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JP7630048B2 - 電源電圧ドループ中の性能管理 - Google Patents

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Description

現代のデータプロセッサは、いくつかの利用可能な性能状態、すなわち、何れかの「Ｐ状態」で動作することによって電力消費を最適化するように設計されている。各Ｐ状態は、動作周波数及び動作電圧の両方によって定義される。例えば、比較的高い処理負荷の期間中により高い動作周波数で適切に機能するためには、概してより高い電源電圧が必要とされる。逆に、比較的低い処理負荷の期間中に電力を節約するために、当該動作周波数での適切な動作を保証したままで電源電圧を下げることができる。相補型金属酸化膜半導体（complementary metal-oxide-semiconductor、ＣＭＯＳ）集積回路の動的電力消費は、次式によって電源電圧及びクロック周波数に関連付けられる。
Ｐ＝Ｃ’Ｖ２’ｆ ［１］
式中、Ｐは電力消費、Ｃはデータプロセッサの動的静電容量、Ｖは電源電圧、ｆは動作周波数である。Ｃは所定の設計に対して固定されるが、Ｖ及びｆは選択されたＰ状態によって決定される。
データプロセッサは、通常、パフォーマンスカウンタを監視すること等によってプロセッサ利用率を測定するか又は推定することによって、適切なＰ状態を選択する。例えば、ファームウェアは、データプロセッサがアイドル状態である時間量に対する、データプロセッサが動作する相対時間量としてプロセッサ利用率を測定することができ、パーセンテージとして表すことができる。Ｐ状態を変化させる場合、Ｖの値を設定する電圧レギュレータ及びｆの値を設定するクロック発生器は、それらの新しい動作点で安定するのに時間を要する。これらの時間要件のために、Ｐ状態機構は、プロセッサ動作周波数がギガヘルツ（ＧＨｚ）範囲にある場合にマイクロ秒又はミリ秒の時間スケール等のように、プロセッサ動作周波数よりも数桁遅く動作することがある。
しかしながら、時には、データプロセッサの電源電圧が、「ドループ」として知られる状態を経験することがある。電圧ドループは、電源が変動負荷を駆動する場合の所望の電圧レベルからの電圧の低下を指す。調整されたシステムでは、負荷が突然急増すると、出力電圧が低下することがあり得る。例えば、過渡負荷状態が発生して電圧ドループを引き起こすことがある。ドループが大きすぎる場合、回路故障が生じる。一方、Ｐ状態が、所定の動作周波数が予想されるドループに適応するのに十分高い公称電圧レベルを定義する場合、平均して多くの電力が浪費される。
先行技術で知られている、加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。 いくつかの実施形態による、データプロセッサのブロック図である。 いくつかの実施形態による、図２のコントローラで使用するのに好適なコントローラの一部のブロック図である。 図３のコントローラの動作の一例を示すタイミング図である。 様々なスロットル量についての図３のデータファブリックスロットリングシステムの反応時間を示すタイミング図である。
以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「連結される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。
データ処理システムを制御するための方法は、プログラム可能なドループ閾値よりも大きい、データ処理システムの機能回路の電源電圧におけるドループを検出することを含む。データ処理システムの動作は、ドループを検出することに応じて、プログラム可能なステップサイズ、プログラム可能なアサート時間、及び、プログラム可能なデアサート時間に従ってスロットルされる。
データ処理システムは、複数のメモリアクセスエージェントと、複数のメモリアクセスレスポンダと、データファブリックと、ドループ検出器と、を含む。データファブリックは、複数のメモリアクセスエージェントと複数のメモリアクセスレスポンダとの間でメモリアクセス要求とメモリアクセス応答とを結合する。ドループ検出器は、ドループ閾値を下回る、データ処理システムの電源電圧におけるドループに応じて、ドループ信号をアクティブ化する。データファブリックは、ドループ信号に応じて、複数のメモリアクセスエージェントと複数のメモリアクセスレスポンダとの間のメモリアクセス要求のフローをスロットルする。
データ処理システムは、複数のメモリアクセスエージェントと、メモリコントローラと、データファブリックと、ドループ検出器と、を備える。メモリコントローラは、外部メモリに結合されるように適合され、対応するメモリアクセスプロトコルを使用して外部メモリへのアクセスを制御する。データファブリックは、複数のメモリアクセスエージェントをメモリコントローラに結合する。ドループ検出器はメモリコントローラに結合され、ドループ閾値を下回る、データ処理システムの電源電圧におけるドループを検出し、それに応じてドループ信号を提供する。メモリコントローラは、ドループ信号に応じて外部メモリへのメモリアクセス命令の速度をスロットルする。
図１は、従来技術において既知の加速処理ユニット（accelerated processing unit、ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして使用するのに好適な集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１２４と、データファブリック１２５と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。
ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０は２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０は任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２及び１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）、及び、データファブリック１２５に双方向に接続され、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２及び１１４の各々は、単体のコアであってもよいし、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。
グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続され、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。
ディスプレイエンジン１２２は、モニタ上に表示するために、グラフィックスコア１２０によって生成されたオブジェクトをレンダリング及びラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの均一な変換のためにメモリ管理ハブ１２４に双方向で接続され、メモリ管理ハブ１４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読み取りデータを受信するためにデータファブリック１２５に双方向で接続される。
データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するための、基本入出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。
周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。
周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入出力（input/output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続される。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２又はＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read-only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。概して、ＢＩＯＳメモリは、ＰＣＩｅバスを介してアクセスされ、システムデータドライブは、ＳＡＴＡインターフェースを介してアクセスされる。
ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２及び１１４並びにグラフィックスコア１２０から測定された電力消費値を受信することができる。
メモリ管理ハブ１４０、並びに、その関連する物理インターフェース（physical interface、ＰＨＹ）１５１及び１５２は、この実施形態では、ＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１及び１４２と、パワーエンジン１４９と、を含む。メモリチャネル１４１は、ホストインターフェース１４５と、メモリチャネルコントローラ１４３と、物理インターフェース１４７と、を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアルプレゼンス検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、ＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４、及び、物理インターフェース１４８を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、ＡＰＢを介してＰＨＹ１５１及び１５２に対して双方向で接続されると共に、メモリチャネルコントローラ１４３及び１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、メモリチャネル１３３への双方向接続を有する。
メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１及び１４２の各々は、ＤＤＲバージョン５（DDR version five、ＤＤＲ５）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン６（graphics DDR version six、ｇＤＤＲ６）、及び、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最新技術ＤＤＲメモリに接続することができ、将来のメモリ技術に適合させることができる。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを提供すると共に、内蔵熱監視も行う。
メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ダブルデータレート（double data rate、ＤＤＲｘ）バス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本例では別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。
ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのＤＤＲｘメモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。
また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は、熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２及び１１４並びに／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になりすぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電力供給電圧を低減することができる。
図２は、いくつかの実施形態による、データ処理システム２００のブロック図である。データ処理システム２００は、概して、メモリアクセスエージェント２１０のセットと、データファブリック２２０と、メモリアクセスレスポンダ２３０のセットと、外部メモリリソース２４０のセットと、を含む。
図２の実施形態では、メモリアクセスエージェント２１０は、ＣＰＵコア複合体２１１と、ＣＰＵコア複合体２１２と、グラフィックス処理ユニット（ＧＰＵ）２１３と、を含む。ＣＰＵコア複合体２１１及び２１２の各々は複数のＣＰＵコアを含み、各々が自身の専用上位レベルキャッシュを有し、ラストレベルキャッシュ（last level cache、ＬＬＣ）は、ＣＰＵコア複合体内の全ＣＰＵコアによって共有される。ＧＰＵ２１３は、シェーディング、レンダリング、ラスタ化等の機能を実行する高性能グラフィックス処理ユニットである。ＧＰＵ２１３の典型的な実施形態は、超並列単一命令複数データ（single-instruction, multiple-data、ＳＩＭＤ）プロセッサを使用して実行されるＯｐｅｎＧＬコマンド等高レベルのグラフィックスプリミティブコマンドに応答するデータプロセッサである。計算強度のために、ＧＰＵ２１３は、多数のメモリ参照を行い、自身の内部キャッシュ階層を含む。
データファブリック２２０は、ファブリックトランスポート層２２３によって相互接続されている、各々「ＣＭ」とラベル付けされたコヒーレントマスタポート２２１のセット及び各々「ＣＳ」とラベル付けされたコヒーレントスレーブポート２２２のセットと、コントローラ２２４と、を含む。本明細書で使用される場合、コヒーレントポートは、メモリアクセス要求が読み取りアクセスであるか書き込みアクセスであるかにかかわらず、メモリアクセス要求を開始することができるメモリアクセスエージェントに接続され得るので、マスタポートであると見なされる。同様に、コヒーレントスレーブポートは、メモリアクセス要求が読み取りアクセスであるか書き込みアクセスであるかにかかわらず、メモリアクセス要求に応答することができるメモリアクセスレスポンダに接続するので、スレーブポートであると見なされる。
データファブリック２２０は、メモリアクセスエージェント２１０ごとにコヒーレントマスタポートを有するように構成される。各コヒーレントマスタポート２２１は、双方向アップストリームポート、双方向ダウンストリームポート、制御入力、及び、コヒーレントマスタから受信したアクセス及びファブリックトランスポート層２２３を介してコヒーレントスレーブから受信した応答の両方のための自身の内部バッファリングを有する。また、各コヒーレントマスタポート２２１は、そのアップストリームポートに接続された制御インターフェースを有し、対応するメモリアクセスエージェントにバックプレッシャシグナリングを提供して、その限られたバッファ空間のオーバーランを回避する。データファブリック２２０は、同様に、メモリアクセスレスポンダ２３０ごとにコヒーレントスレーブポートを有するように構成される。各コヒーレントスレーブポート２２２は、メモリアクセス要求が、方向に応じて、ファブリックトランスポート層２２３を介して処理される前後に記憶されることを可能にするバッファリングを有する。コントローラ２２４は、「ＤＲＯＯＰ」とラベル付けされた信号を受信するための入力と、各コヒーレントマスタポート２２１及び各コヒーレントスレーブポート２２２の制御入力に接続され、「ＴＨＲＯＴＴＬＥ」とラベル付けされた信号をそこに提供するための出力と、を有する。
また、データファブリック２２０は、高速ドループ検出器（fast droop detector、ＦＤＤ）が関連付けられた電源モニタ２２５を有する。電源モニタ２２５は、「ＶＤＤＩＮＴ」とラベル付けされた、データファブリック２２０及びメモリアクセスエージェント２１０に関連付けられた電源電圧を受信するための入力と、コントローラ２２４の入力にＤＲＯＯＰ信号を提供するための出力と、を有する。電源モニタ２２５は、データファブリック２２０と一体的に設計され得るか又は別の要素であり、他の電源モニタ回路と一体的に設計され得るが、何れの場合も、データファブリック２２０及びメモリアクセスエージェント２１０と関連付けられ、それらを動作させる電源電圧、すなわち、ＶＤＤＩＮＴを監視する。
メモリアクセスレスポンダ２３０は、「ＵＭＣ」とラベル付けされた統合メモリコントローラ２３１と、統合メモリコントローラ２３２と、「ＣＣＩＸ ＣＯＮＴ」とラベル付けされたＣＣＩＸ（cache coherent interconnect for accelerator）コントローラ２３３と、を含む。統合メモリコントローラ２３１及び２３２の各々は、対応するコヒーレントスレーブポート２２２を介してデータファブリック２２０に接続されたアップストリームポートと、対応するメモリデバイスに接続されたダウンストリームポートと、制御入力と、を有する。ＣＣＩＸコントローラ２２３は、対応するコヒーレントスレーブポート２２２に接続されたアップストリームポートと、対応するメモリデバイスに接続されたダウンストリームポートと、を有する。
また、統合メモリコントローラ２３１及び２３２は、それらに関連付けられた高速ドループ検出器を有する電源モニタ２３４を有する。電源モニタ２３４は、「ＶＤＤＵＭＣ」とラベル付けされた、統合メモリコントローラ２３１及び２３２に関連付けられた電源電圧を受信するための入力と、統合メモリコントローラ２３１及び２３２の制御入力に異なるＤＲＯＯＰ信号を提供するための出力と、を有する。電源モニタ２３４は、統合メモリコントローラ２３１及び２３２と一体的に設計され得るか又は別の要素であり、他の電源モニタ回路と一体的に設計され得るが、何れの場合も、統合メモリコントローラ２３１及び２３２と関連付けられ、それらを動作させる電源電圧、すなわちＶＤＤＵＭＣを監視する。
外部メモリリソース２４０は、「ＨＢＭ」とラベル付けされた高帯域幅メモリ２４１と、「ＨＢＭ」とラベル付けされた高帯域幅メモリ２４２と、「ＳＣＭ」とラベル付けされたストレージクラスメモリ２４３と、を含む。高帯域幅メモリ２４１及び２４２は、統合メモリコントローラ２３１及び２３２のダウンストリームポートにそれぞれ双方向に接続される。ストレージクラスメモリ２４３は、ＣＣＩＸコントローラ２３３のダウンストリームポートに双方向に接続される。
データ処理システム２００は、パーソナルコンピュータ、ワークステーション、ファイルサーバ等に関連する機能の多くを実行する、高度に統合された高性能デジタルデータプロセッサである。これは、システム内の全メモリが各メモリアクセスエージェント２１０に潜在的に可視である統合メモリ空間を実装する。データファブリック２２０は、メモリアクセスエージェントによって開始されたアクセスをメモリアクセスレスポンダに提供し、メモリアクセスレスポンダからの応答を開始したメモリアクセスエージェントに返す媒体である。データファブリック２２０は、システムアドレスマップに基づいて、中央ファブリックトランスポート層２２３を使用して、対応するマスタポートとスレーブポートとの間のアクセス及び応答を多重化する。メモリアクセスエージェント２１０の動作は、従来のものであり、当技術分野で周知であり、これ以上は説明しない。同様に、メモリアクセスレスポンダ２３０の動作は周知であり、典型的には、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって公開されたダブルデータレート（ＤＤＲ）シンクロナスダイナミックランダムアクセスメモリ（synchronous dynamic random-access memory、ＳＤＲＡＭ）規格及びＨＢＭ規格のうち１つ以上等の公開規格によって指定されており、これ以上は説明しない。
本明細書に記載の様々な実施形態によると、データファブリック２２０は、それ自身及びメモリアクセスエージェント２１０に関連付けられ、少なくとも閾値量のＶＤＤＩＮＴ電源の電源ドループに応じてＤＲＯＯＰ信号を提供する電源モニタ２２５を含む。電源モニタ２２５は、過渡電源ドループを捕捉し、ドループが閾値量を超えると、ＤＲＯＯＰ信号を提供する。コントローラ２２４は、次いで、ＴＨＲＯＴＴＬＥ信号をコヒーレントマスタポート２２１及びコヒーレントスレーブポート２２２に提供して、場合によっては、関連付けられたメモリアクセスエージェント又はメモリアクセスレスポンダに対して受け入れられるアクセスの速度を低下させる。したがって、現在の動作速度で誤動作を生じさせ得るＤＲＯＯＰ信号に応じて、コントローラ２２４は、データファブリック２２０に、そこを通って移動するデータトラフィックの量をスロットルさせる（すなわち、強制的に低減させる）。いくつかの実施形態では、ドループスロットリングは、メモリアクセスエージェント及びコヒーレントマスタポートの既存のスロットリング機構と協働してデータフローを低減させ、メモリアクセスエージェントにおいてストールを引き起こし、それらの作業負荷を低減させ、電源ドループを迅速に緩和する。
同様に、統合メモリコントローラ２３１及び２３２は、少なくとも閾値量のＶＤＤＵＭＣ電源の電源ドループに応じて、そのＤＲＯＯＰ信号を提供する、それらに関連付けられた電源モニタ２３４を含む。電源モニタ２３４は、過渡電源ドループを捕捉し、ドループが閾値量を超えると、ＤＲＯＯＰ信号を提供する。ＤＲＯＯＰ信号は、データファブリック２２０を介して関連するメモリアクセスエージェントから受け入れられるアクセスの速度を低下させる。したがって、現在の動作速度で誤動作を生じさせ得るＤＲＯＯＰ信号に応じて、統合メモリコントローラ２３１及び２３２は、高帯域幅メモリ２４１及び高帯域幅メモリ２４２に送信されるメモリアクセス要求の数をスロットルする。この例では、ドループスロットリングは、統合メモリコントローラ２３１及び２３２、データファブリック２２０、並びに、メモリアクセスエージェント２１０の既存のバックプレッシャ機構と協働して、データフローを低減させる。データフローの低減は、最終的に、メモリアクセスエージェントにおいてストールを引き起こし、それらの作業負荷を低減させ、それによって、電源ドループを緩和する。
これらの２つの機構の何れか又は両方を使用して、データ処理システム２００は、対応するクロック周波数に必要とされるレベルよりも危険なほどに電源を低下させる、突発的な高処理アクティビティ期間中の機能障害のリスクを防止するか又は低減する。更に、電源ドループを引き起こさない、より低いレベルに作業負荷が達するとすぐに、スロットルを除去することを可能にする。この点において、電源モニタ２２５及び２３４内の高速ドループ検出器はヒステリシスを実装しており、ＤＲＯＯＰ信号をアサートする前に電源電圧が下回らなければならない閾値は、ＤＲＯＯＰ信号をデアサートするために電源電圧が上回らなければならない閾値よりも低い。
以下でより詳細に説明するいくつかの実施形態では、電源モニタ２２５及び２３４の高速ドループ検出器は、現在のスロットリングの量に従ってスロットリングの量が段階的に変化する、より広範な制御機構を実装する。このタイプのスロットリングの場合、ＴＨＲＯＴＴＬＥ信号は、各コヒーレントマスタポート及びコヒーレントスレーブポートのアクティビティをスロットルするコマンドだけでなく、スロットル量も含む。このようにして、より長期の過剰な作業負荷は、現在のＰ状態を脱することなく作業負荷が低減されるまで、持続可能なレベルに減速される。
図３は、いくつかの実施形態による、図２のコントローラ２２４で使用するのに好適なコントローラ３００の一部のブロック図である。コントローラ３００は、概して、第１の状態機械３１０と、第１のスロットルレジスタセット３２０と、第２の状態機械３３０と、第２のスロットルレジスタセット３４０と、スロットル論理回路３６０と、を含む。
第１の状態機械３１０は、「ＴＨＲＯＴＴＬＥ ＳＯＵＲＣＥ１」とラベル付けされた第１のスロットル入力を受信するための第１の入力と、第２の入力と、出力と、を有する。コントローラ３００において、状態機械３１０は、電源モニタ２２５からのスロットルソースとしてのＤＲＯＯＰ信号に応答する。状態機械３１０の第２の入力は、電源ドループ状態に関連するスロットル動作のパラメータを指定するスロットルレジスタセット３２０の出力を受信する。いくつかの実施形態では、パラメータは、初期ステップサイズ、エントリタイマ値、及び、エグジットタイマ値を含む。電源ドループ状態に応じて状態機械３１０がこれらのパラメータを使用する方法については、以下で更に説明する。状態機械３１０は、スロットル動作を指定する制御信号を提供するための出力を有する。
第２のスロットル状態機械３３０は、「ＴＨＲＯＴＴＬＥ ＳＯＵＲＣＥｎ」とラベル付けされた第１のスロットル入力を受信するための第１の入力と、第２の入力と、出力と、を有する。コントローラ３００において、状態機械３１０は、「Ｔ」とラベル付けされた温度信号形式の温度センサの出力等のような、スロットルソースとしての別のＤＲＯＯＰ信号に応答する。状態機械３３０の第２の入力は、電源ドループ状態に関連するスロットル動作のパラメータを指定する、１つ以上のスロットルレジスタ３４０の出力を受信する。いくつかの実施形態では、これらのパラメータは、初期ステップサイズ、エントリタイマ、及び、エグジットタイマを含み得るが、他の実施形態では、温度スロットリングに特有の異なるパラメータを含んでもよく、これらのパラメータは、ドループスロットリングに使用されるものと異なり得る。状態機械３３０は、スロットル動作を指定する制御信号を提供するための出力を有する。
スロットル論理３６０は、状態機械３１０及び３３０等各々の状態機械の出力に接続された入力と、ＴＨＲＯＴＴＬＥ信号を適切な機能回路に提供するための出力と、を有する。
コントローラ３００は、本明細書に記載のドループベースの性能スロットル機構が、図３に示される温度ベースのスロットル等の１つ以上のスロットル機構と統合され、その存在を活用することができる方法の一例である。スロットル論理回路３６０は、様々な方法で実装され、様々なスロットルポリシーを実施することができる。いくつかの実施形態によると、コントローラ３００は、電源ドループに応答する状態機械３１０及び過大温度に応答する状態機械３３０等のスロットリング状態機械によって示される最も深いスロットリング量を選択することができる。
図４は、電源ドループに応答する場合の図３のコントローラ３００の動作の一例を示すタイミング図４００である。タイミング図４００において、水平軸は時間をナノ秒（ｎｓ）で表し、垂直軸はＤＲＯＯＰ信号をボルトで表し、スロットル量をパーセントで表す。具体的には、タイミング図４００は、ＤＲＯＯＰ信号をボルトで表す波形４１０、及び、スロットル量を利用可能な帯域幅のパーセンテージとして示す波形４２０を示す。
波形４１０で示されるように、ＤＲＯＯＰ信号は、比較的低い電圧において非アクティブ状態を有し、比較的高い電圧においてアクティブ状態を有し、経時的なＤＲＯＯＰ信号の状態を表す。したがって、ＤＲＯＯＰ信号が論理低電圧にある場合、ＤＲＯＯＰ信号は、電源電圧が高閾値を超えて上昇したことを表し、ＤＲＯＯＰ信号が論理高電圧にある場合、ＤＲＯＯＰ信号は、電源電圧が低閾値を下回ったことを表す。
また、タイミング図４００は、「ｔ０」～「ｔ１２」と連続してラベル付けされた様々な関心時点を示す。時間ｔ０の前に、状態機械３１０は、論理低（デアサート）状態でＤＲＯＯＰ信号を受信し、関連回路の動作をスロットルしない（「ステップ０」として既知の状態）。時間ｔ０において、高速ドループ検出器は、関連付けられた電源電圧が低閾値を下回ったことを検出し、ＤＲＯＯＰ信号をアサートする。ＤＲＯＯＰ信号がアサートされると、コントローラ３００は、初期ステップ量による割合だけデータファブリック２２０の性能を低下させるスロットル動作を実施する。状態機械３１０内のタイマは、ＤＲＯＯＰ信号がアクティブである時間量を決定するためにカウントし、時間ｔ１でタイムアウトすると、状態機械３１０は、スロットル量が「ステップ２」に増加するように、追加の初期ステップ量だけスロットル量を増加させる。タイマが時間ｔ２において再びタイムアウトすると、状態機械３１０は、スロットル量が「ステップ３」に増加するように、追加の初期ステップ量だけスロットル量を更に増加させる。
時間ｔ１の後、スロットリングは、ＶＤＤＩＮＴが一時的に高閾値を超えて上昇し、タイマをリセットさせるように、ＶＤＤＩＮＴドメイン上のデバイスのアクティビティを低減させるのに十分である。ＤＲＯＯＰ信号はエグジットタイマ量の満了前の時間ｔ４において再びアサートされるので、スロットルは、タイマがｔ４の直後にエントリタイマ値に達するまでステップ３に留まり、その時点で、スロットル量は別の初期ステップ量だけ増加して、スロットル量は「ステップ４」に達する。
しかしながら、ｔ５において、性能スロットリング機構は、ＤＲＯＯＰがより持続した期間にわたって除去されるように、十分にドループを緩和し始めている。時間ｔ６において、エグジットタイマはタイムアウトし、スロットル量をステップ３まで減少させる。その後間もなく、エグジットタイマが再びタイムアウトして、スロットル量をステップ２まで更に減少させる。しかしながら、スロットリングにおけるこの低減は、高速ドループ検出器にＤＲＯＯＰ信号を再びアサートさせ、その結果、時間「ｔ７」において、状態機械３１０は、スロットルパーセンテージをステップ３に再び増加させる。エントリタイマ（ＥＮＴＹ ＴＩＭＥＲ）が再びタイムアウトした後、状態機械３１０は再びスロットルパーセンテージを増加させてステップ４に戻す。特定のソフトウェアプログラムによって開始された作業負荷が比較的高く、一定のままである場合、スロットル量のこれらの周期的な変化が、２つ以上の隣接するステップ量の間で変化する定常状態に達することがある。
時間ｔ８の後、プロセッサの作業負荷は減少し、ＴＨＲＯＴＴＬＥ信号はその後デアサートされる。最終的に時間ｔ１２においてステップ０に戻り、その後ステップ０に留まるまで、時間ｔ９、ｔ１０、ｔ１１、ｔ１２において、状態機械３１０が、ステップ３、ステップ２及びステップ１を通してスロットル量を連続的に減少させるように、エグジットタイマ値が繰り返し経過する。
本明細書に記載の様々な実施形態において電源電圧ドループによってトリガされる性能スロットリングを含めることによって、データ処理システムは、性能を迅速に低下させるが、これは、ドループを緩和するのに必要な量だけである。したがって、図４に示すように、応答性は、比較的遅いＰ状態機構とは対照的に、ナノ秒の時間スケールである。Ｐ状態電圧－周波数対の電圧成分にはより小さいマージンの組み込みが必要であるため、プロセッサは、非ドループ状態中の電力消費を減少させる。
状態機械３１０によって使用されるスロットリングパラメータ及びドループ閾値は、スロットリングの影響を受ける回路ブロックの特性に従って設定され、電源ドループによるプログラム障害を回避するのに十分な応答性を有する必要がある。ある態様では、スロットリングは、メモリコントローラにおいて、メモリアクセスエージェントから外部メモリへのメモリアクセス要求のフローをスロットリングすることと、メモリコントローラによってアクセスされるメモリのタイプに応じて、データ処理システムが、プログラム可能なドループ閾値を設定することと、をさらに含む。別の態様では、メモリコントローラは、ドループ信号がアクティブになるのに応じて、第１のスロットル量をプログラム可能なステップサイズに設定し、プログラム可能なアサート時間の間、ドループ信号がアクティブのままである場合に、第１のスロットル量を増加させ、プログラム可能なデアサート時間の間、ドループ信号が非アクティブである場合に、第１のスロットル量を減少させ、データ処理システムは、外部メモリのタイプに従ってドループ閾値を設定する。これらの考慮事項の例を、メモリコントローラスロットリング機構に関してここで説明する。
図５は、様々なスロットル量についての、総データプロセッサ電流消費に対する図３のデータファブリックスロットリングシステムの反応時間を示すタイミング図５００である。タイミング図５００において、水平軸は時間をｎｓで表し、垂直軸はデータ処理システム電流をアンペア（Ａ）で表す。タイミング図５００は、「ｔ０」、「ｔ１」、「ｔ２」とラベル付けされた、３つの関心時点を示す。タイミング図５００は、メモリコントローラが電流を消費しないｔ０から、メモリコントローラが「ＩＭＡＸ」とラベル付けされた電流で飽和し、ＤＲＯＯＰがその最大値に達するｔ２までの均一な電流ランプを示す。データファブリック２２０及びＶＤＤＩＮＴドメイン上の接続された、その全構成要素の初期反応時間、すなわち、システムがスロットル及びより低いアクティビティ及び電力消費に対する反応を開始する前の時間量は、ｔ１とｔ２との間であり、ＤＲＯＯＰは、ｔ２における飽和点の前の当該時間量で検出される必要がある。したがって、電源モニタ２２５は、ドループを検出し、時間ｔ１に対応する閾値でＤＲＯＯＰ信号をアサートする必要がある。図５に示すように、電流がその飽和値に達するのとほぼ同じ時点で、スロットル機構は、電源電圧ドループ及び電流を低減し始める。しかしながら、既存のバックプレッシャ機構は、データファブリック２２０を介してメモリアクセスエージェントまでずっと戻って伝搬しなければならないので、ステップサイズによるデータプロセッサ内の電流の低減には、より長い時間がかかる。２５％のスロットル量において、スロットルは、２５％の電流減少において収束するまでの低減を開始する。同様に、５０％、７５％及び１００％のスロットル量では、全電流が、ほぼ同じ時間量の後に収束する。したがって、メモリコントローラトラフィックをスロットリングすることによって、チップの総作業負荷も、既存のバックプレッシャ機構を介して低減される。
飽和電流、反応時間、パイプライン深さ等の具体的な値は、実施形態ごとに異なる。しかしながら、本明細書に示され、記載される特定のデータ処理システムについて図５に関して記載された分析技術は、データ処理システム構成要素のこれらの異なる実施形態に相応に適用することができる。
本明細書に記載のスロットル機構又はその任意の部分を含む集積回路は、プログラムによって読み取られて使用され得るデータベース又はその他のデータ構造の形態で、コンピュータアクセス可能なデータ構造によって記述又は表され、直接的に又は間接的に集積回路を製造し得る。例えば、本データ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高位設計言語（ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能を表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであってもよい。
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、本願は、データファブリック及びメモリコントローラにおける機能的スロットリングについて説明しているが、他の実施形態では、スロットリングは、メモリアクセスエージェント自体、それらのキャッシュ等に直接等のように、データプロセッサのアーキテクチャ内の他の場所で適用され得る。各スロットリングステップで出入りする時間量及びスロットリングステップサイズは、固定され得るか又はプログラムされ得る。高速ドループ検出器を有する各電源モニタは、回路がスロットリングされるように設計され得るか又は別であり得る。
したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

Claims (15)

  1. データ処理システムを制御するための方法であって、
    プログラム可能なドループ閾値よりも大きい、前記データ処理システムの機能回路の電源電圧におけるドループを検出することと、
    前記ドループを検出したことに応じて、１つ以上のスロットルレジスタの出力によって特定された、プログラム可能なステップサイズ、プログラム可能なアサート時間、及び、プログラム可能なデアサート時間に従って、前記データ処理システムの動作をスロットルすることと、を含む、
    方法。
  2. 前記スロットルすることは、
    データファブリックを介して、メモリアクセスエージェントとメモリアクセスレスポンダとの間のメモリアクセス要求のフローをスロットルすることを含む、
    請求項１の方法。
  3. 前記スロットルすることは、
    前記メモリアクセスエージェントに結合されたコヒーレントマスタポートと、ファブリックトランスポート層を介して前記メモリアクセスレスポンダに結合されたコヒーレントスレーブポートと、を使用して、前記メモリアクセス要求のフローをスロットルすることを含む、
    請求項２の方法。
  4. 前記スロットルすることは、
    メモリコントローラにおいて、メモリアクセスエージェントから外部メモリへのメモリアクセス要求のフローをスロットルすることを含む、
    請求項１の方法。
  5. 前記メモリコントローラによってアクセスされるメモリのタイプに応じて、前記データ処理システムが、前記プログラム可能なドループ閾値を設定することを含む、
    請求項４の方法。
  6. 前記スロットルすることは、
    前記ドループを検出したことに応じて、前記プログラム可能なステップサイズに従ってスロットル量を設定することと、
    前記電源電圧が、前記プログラム可能なアサート時間の間、前記プログラム可能なドループ閾値を下回ったままである場合に、前記プログラム可能なステップサイズだけスロットル量を増加させることと、
    前記電源電圧が、前記プログラム可能なデアサート時間の間、前記プログラム可能なドループ閾値を上回る場合に、前記プログラム可能なステップサイズだけ前記スロットル量を減少させることと、を含む、
    請求項１の方法。
  7. 前記データ処理システムの少なくとも１つのプロセッサコアを、公称クロック周波数及び公称電圧によって定義されるそれぞれの動作電力状態で動作させることと、
    前記スロットルの間、前記少なくとも１つのプロセッサコアの各々の公称クロック周波数及び公称電圧を維持することと、を含む、
    請求項１の方法。
  8. データ処理システムであって、
    複数のメモリアクセスエージェントと、
    複数のメモリアクセスレスポンダと、
    前記複数のメモリアクセスエージェントと前記複数のメモリアクセスレスポンダとの間でメモリアクセス要求とメモリアクセス応答とを結合するためのデータファブリックと、
    前記データ処理システムの電源電圧におけるドループがドループ閾値を下回ることに応じてドループ信号をアクティブにするドループ検出器と、を備え、
    前記データファブリックは、前記ドループ信号に応じて、バックプレッシャを用いて、前記複数のメモリアクセスエージェントと前記複数のメモリアクセスレスポンダとの間のメモリアクセス要求のフローをスロットルする、
    データ処理システム。
  9. 前記データファブリックは、プログラム可能なステップサイズ、プログラム可能なアサート時間、及び、プログラム可能なデアサート時間に従って、前記メモリアクセス要求のフローをスロットルする、
    請求項８のデータ処理システム。
  10. 前記データファブリックは、
    前記複数のメモリアクセスエージェントのそれぞれに結合された複数のコヒーレントマスタポートと、
    前記複数のメモリアクセスレスポンダのそれぞれに結合された複数のコヒーレントスレーブポートと、
    前記複数のコヒーレントマスタポートと前記複数のコヒーレントスレーブポートとの間でメモリアクセス要求及びメモリアクセス応答をルーティングするためのファブリックトランスポート層と、
    前記ドループ信号に応じて、前記複数のコヒーレントマスタポート及び前記複数のコヒーレントスレーブポートに総スロットル量を提供するためのコントローラと、を備える、
    請求項８のデータ処理システム。
  11. 前記コントローラは、
    プログラム可能なステップサイズ、プログラム可能なアサート時間、及び、プログラム可能なデアサート時間を記憶するための少なくとも１つのレジスタと、
    前記少なくとも１つのレジスタに結合されており、前記プログラム可能なステップサイズ、前記プログラム可能なアサート時間、及び、前記プログラム可能なデアサート時間に応じて第１のスロットル量を提供する第１のスロットル状態機械と、を備える、
    請求項１０のデータ処理システム。
  12. 前記第１のスロットル状態機械は、
    前記ドループ信号がアクティブになるのに応じて、第１のスロットル量を前記プログラム可能なステップサイズに設定し、
    前記プログラム可能なアサート時間の間、前記ドループ信号がアクティブのままである場合に、前記第１のスロットル量を増加させ、
    前記プログラム可能なデアサート時間の間、前記ドループ信号が非アクティブである場合に、前記第１のスロットル量を減少させる、
    請求項１１のデータ処理システム。
  13. データ処理システムであって、
    複数のメモリアクセスエージェントと、
    外部メモリに結合されるように適合され、対応するメモリアクセスプロトコルを使用して前記外部メモリへのアクセスを制御するためのメモリコントローラと、
    前記複数のメモリアクセスエージェントを前記メモリコントローラに結合するためのデータファブリックと、
    前記メモリコントローラに結合され、前記データ処理システムの電源電圧におけるドループ閾値を下回るドループを検出し、前記ドループを検出したことに応じてドループ信号を提供するドループ検出器と、を備え、
    前記データ処理システムは、前記ドループ信号に応じて、１つ以上のスロットルレジスタの出力によって特定された、プログラム可能なステップサイズ、プログラム可能なアサート時間、及び、プログラム可能なデアサート時間に従って、前記データ処理システムの動作をスロットルする、
    データ処理システム。
  14. 前記メモリコントローラは、
    前記ドループ信号がアクティブになるのに応じて、第１のスロットル量を前記プログラム可能なステップサイズに設定し、
    前記プログラム可能なアサート時間の間、前記ドループ信号がアクティブのままである場合に、前記第１のスロットル量を増加させ、
    前記プログラム可能なデアサート時間の間、前記ドループ信号が非アクティブである場合に、前記第１のスロットル量を減少させる、
    請求項１３のデータ処理システム。
  15. 前記データ処理システムは、前記外部メモリのタイプに従って前記ドループ閾値を設定する、
    請求項１４のデータ処理システム。
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