JP7625238B2 - Power Cycle Test Equipment - Google Patents
Power Cycle Test Equipment Download PDFInfo
- Publication number
- JP7625238B2 JP7625238B2 JP2020099543A JP2020099543A JP7625238B2 JP 7625238 B2 JP7625238 B2 JP 7625238B2 JP 2020099543 A JP2020099543 A JP 2020099543A JP 2020099543 A JP2020099543 A JP 2020099543A JP 7625238 B2 JP7625238 B2 JP 7625238B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- voltage
- connection structure
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims description 208
- 239000004020 conductor Substances 0.000 claims description 67
- 238000001816 cooling Methods 0.000 claims description 57
- 238000010438 heat treatment Methods 0.000 claims description 49
- 238000003825 pressing Methods 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 37
- 239000007788 liquid Substances 0.000 claims description 11
- 238000005259 measurement Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 107
- 238000010586 diagram Methods 0.000 description 77
- 238000005192 partition Methods 0.000 description 42
- 239000000463 material Substances 0.000 description 18
- 230000008859 change Effects 0.000 description 17
- 238000009529 body temperature measurement Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 12
- 229910052802 copper Inorganic materials 0.000 description 11
- 239000010949 copper Substances 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 10
- 230000017525 heat dissipation Effects 0.000 description 9
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 8
- 229910052709 silver Inorganic materials 0.000 description 8
- 239000004332 silver Substances 0.000 description 8
- 239000000872 buffer Substances 0.000 description 7
- OKKJLVBELUTLKV-UHFFFAOYSA-N Methanol Chemical compound OC OKKJLVBELUTLKV-UHFFFAOYSA-N 0.000 description 6
- 238000003780 insertion Methods 0.000 description 6
- 230000037431 insertion Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 239000003507 refrigerant Substances 0.000 description 5
- 229920002545 silicone oil Polymers 0.000 description 5
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical group [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000002826 coolant Substances 0.000 description 4
- 239000012530 fluid Substances 0.000 description 4
- 239000004519 grease Substances 0.000 description 4
- 239000012811 non-conductive material Substances 0.000 description 4
- 229920001568 phenolic resin Polymers 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- NDVLTYZPCACLMA-UHFFFAOYSA-N silver oxide Chemical compound [O-2].[Ag+].[Ag+] NDVLTYZPCACLMA-UHFFFAOYSA-N 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 229910000906 Bronze Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910006404 SnO 2 Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000010974 bronze Substances 0.000 description 3
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000013021 overheating Methods 0.000 description 3
- 239000005011 phenolic resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910002804 graphite Inorganic materials 0.000 description 2
- 239000010439 graphite Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910001923 silver oxide Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 229910001369 Brass Inorganic materials 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000002199 base oil Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000010951 brass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- -1 coils Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005494 condensation Effects 0.000 description 1
- 238000009833 condensation Methods 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 235000011187 glycerol Nutrition 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003415 peat Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
Description
本発明は、SiC、IGBT、MOS-FET、Gan-FET、バイポーラトランジスタ等の半導体素子のパワーサイクル試験を行う電気素子試験装置、電気素子の試験方法等に関するものである。 The present invention relates to an electrical element testing device and an electrical element testing method for performing power cycle tests on semiconductor elements such as SiC, IGBT, MOS-FET, Gan-FET, and bipolar transistors.
半導体素子の使用環境での故障モードに近いストレスを効率よく再現でき、高い信頼性でパワー半導体素子等の評価を行うことができる半導体素子試験装置および半導体素子の試験方法を提供する。 To provide a semiconductor element testing device and a semiconductor element testing method that can efficiently reproduce stresses similar to failure modes in the environment in which semiconductor elements are used, and can evaluate power semiconductor elements and the like with high reliability.
パワー半導体素子の寿命には、パワー半導体素子自体の発熱に起因した熱疲労現象による寿命と、パワー半導体素子の外部環境の温度変化に起因した熱疲労現象による寿命とがある。また、パワー半導体素子のゲート絶縁膜への印加電圧による電圧疲労による寿命等がある。 The lifespan of a power semiconductor element can be determined by thermal fatigue caused by heat generation within the power semiconductor element itself, or by thermal fatigue caused by temperature changes in the external environment of the power semiconductor element. There is also a lifespan due to voltage fatigue caused by the voltage applied to the gate insulating film of the power semiconductor element.
一般的に、パワー半導体素子の寿命試験は、半導体素子に通電オンオフを繰り返すことが行われている。たとえば、半導体素子のトランジスタのエミッタ端子(ソース端子)、コレクタ端子(ドレイン端子)等に印加電圧および電流を設定し、ゲート端子に周期的なオンオフ信号(動作/非動作信号)を印加して試験が行われる。 Generally, life tests for power semiconductor elements are performed by repeatedly turning current on and off to the semiconductor element. For example, tests are performed by setting an applied voltage and current to the emitter terminal (source terminal) and collector terminal (drain terminal) of the transistor of the semiconductor element, and applying a periodic on-off signal (operation/non-operation signal) to the gate terminal.
試験時に半導体素子に印加する電流は数百アンペアと大きく、発熱、電圧降下をさけるため低抵抗の配線を必要とする。試験電流が大きいため、半導体素子と配線に接続部を低抵抗に接続する必要がある。また、試験も多くの種類があり、試験の種類に対応させて配線の接続を変更する必要がある。 The current applied to the semiconductor element during testing is large, at several hundred amperes, and requires low-resistance wiring to avoid heat generation and voltage drop. Because the test current is large, the connections between the semiconductor element and the wiring must be made with low resistance. In addition, there are many types of tests, and the wiring connections must be changed depending on the type of test.
従来の半導体素子試験装置では、トランジスタ117をオンオフ動作させるとともに、定電流Idをトランジスタのチャンネルに流すことにより、パワー半導体素子(トランジスタ等)の試験を実施している。
In conventional semiconductor element testing equipment, tests of power semiconductor elements (transistors, etc.) are performed by turning
半導体素子試験装置(パワーサイクル試験装置)で実施する試験項目は多種多様であり、試験項目に対応させて、トランジスタ117との接続を変更する必要がある。
The test items performed by the semiconductor element test equipment (power cycle test equipment) are diverse, and the connection to the
定電流Idは数百A以上の電流であることが多く、前記電流を流す接続配線211、電源配線212は太い線材を使用する必要がある。また、半導体素子端子に大きな電流Idが流れる。半導体素子端子と接続配線間に接触抵抗があると、接触部が発熱し、半導体素子が破壊するという課題がある。
The constant current Id is often several hundred amperes or more, and the
試験項目に対応させるための太い線材の配線の接続変更は、長時間を必要とし、また、配線の接続変更のための作業スペースを必要とするため、試験装置が大きくなるという課題がある。 Changing the connections of thick wires to accommodate test items takes a long time, and because it requires work space to change the wiring connections, there is an issue that the test equipment becomes large.
本発明の半導体素子試験装置は、試験する半導体素子の素子端子226と接続する接続構造体218を有する。接続構造体218の一端には素子端子226と接触する接触部220を有し、接続構造体218の表面にはピートパイプ223が取り付けられている。接続構造体218は、隔壁217に形成された開口部216差し込むことにより、また/あるいは支持台323の溝に接続構造体に差し込むことにより、試験をする半導体素子117の素子端子226と電気的に接続が取られる。
The semiconductor element testing apparatus of the present invention has a
本発明の半導体素子試験装置は、試験をするトランジスタ117を配置する半導体素子試験装置内の箇所(スペース)と、前記トランジスタ117の試験電流の発生、制御信号の発生、試験結果の取得をする回路基板の配置箇所とを分離している。分離のための隔壁を設けている。
The semiconductor device testing device of the present invention separates the location (space) within the semiconductor device testing device where the
前記試験をするトランジスタと回路基板との接続は、隔壁214に設けた開口部216を介して、フォークプラグ205(接続プラグ205)を挿入し、前記接続プラグ205と回路基板に有する導体板とを接触させることにより行う。
The connection between the transistor to be tested and the circuit board is made by inserting a fork plug 205 (connection plug 205) through an
試験をするトランジスタ117の素子端子226と接続構造体218との接続部には接触抵抗があるため、大電流が流れると接触部が発熱する。本発明は、接続構造体218にヒートパイプ223が配置されているため、発熱した熱を効率よく熱伝導して逃がすことができる。素子端子226と接続構造体218は隔壁217の開口部216等から差し込む構造であるため、試験するトランジスタ117との脱着が容易であり、試験をするトランジスタ117との接続変更を短時間で行うことができる。
Since there is contact resistance at the connection between the
トランジスタ117を配置する半導体素子試験装置内の箇所(スペース)と、前記トランジスタ117の試験電流の発生、制御信号の発生、試験結果の取得をする回路基板の配置箇所を分離する隔壁214を設けている。隔壁214に設けた開口部216を介して、接続プラグ205を挿入し、前記接続プラグ205と回路基板に有する導体板204とを接続する。試験項目ごとの接続配線211の接続作業が不要であり、配線の接続変更のための作業スペースを必要とせず、半導体素子試験装置を小型化することができる。
A
以下、添付した図面を参照して、本発明の実施の形態に係るパワーサイクル試験等の電気素子試験装置および電気素子の試験方法を説明する。 The following describes an electrical element testing device and an electrical element testing method for power cycle testing, etc., according to an embodiment of the present invention, with reference to the attached drawings.
明細書で記載する実施形態では、パワー半導体素子のうち、IGBTを例にとって説明する。本発明はIGBTに限定されるものではなく、SiC、MOSFET、JFET、トランジスタ等の各種のパワー半導体素子に適用することができる。また、トランジスタだけに適用されるものではなく、ダイオード等の2端子素子にも本発明は適用できる。 In the embodiments described in the specification, an IGBT will be used as an example of a power semiconductor element. The present invention is not limited to IGBTs, and can be applied to various power semiconductor elements such as SiC, MOSFETs, JFETs, and transistors. Furthermore, the present invention is not limited to transistors, and can also be applied to two-terminal elements such as diodes.
また、パワー半導体素子に限定されるものではなく、低電力用の半導体素子、信号制御用の半導体素子、抵抗素子、コンデンサ、コイル、水晶発振子、サーミスタ等の電子素子にも本発明は適用できることは言うまでもない。 It goes without saying that the present invention is not limited to power semiconductor elements, but can also be applied to electronic elements such as low-power semiconductor elements, signal control semiconductor elements, resistor elements, capacitors, coils, crystal oscillators, thermistors, etc.
発明を実施するための形態を説明するための各図面において、同一の機能を有する要素には同一の符号を付し、説明を省略する場合がある。また、本発明の実施例は、それぞれの実施例を組み合わせることができる。 In each drawing for explaining the embodiment of the invention, elements having the same function are given the same reference numerals, and the description may be omitted. In addition, the embodiments of the present invention may be combined with each other.
図8は本発明のパワーサイクル試験装置(半導体素子試験装置)の構成図である。パワーサイクル試験装置は、チラー(冷却・加温装置)136と、加熱冷却プレート134、加熱冷却プレート134とチラー136間を循環する循環水パイプ135を有する。加熱冷却プレート134には、試験する半導体素子としてのトランジスタ117が積載されている。
試験をするトランジスタ117の温度情報Tjが所定値となるように、電流Id、ゲート電圧Vgs、電圧Vceを変化させて試験の条件を設定する。
8 is a configuration diagram of a power cycle test apparatus (semiconductor element test apparatus) of the present invention. The power cycle test apparatus has a chiller (cooling/warming device) 136, a heating/
The test conditions are set by changing the current Id, the gate voltage Vgs, and the voltage Vce so that the temperature information Tj of the
温度情報Tjが変化すると、トランジスタ117が劣化あるいは特性が変化していると判断し、トランジスタ117の試験を停止、あるいは制御方法を変更する。
When the temperature information Tj changes, it is determined that the
なお、トランジスタ117に流す、あるいは印加する電流は定電流Idとして説明をするが、本発明はこれに限定するものではない。Idは所定周期あるいは所定時間等で変化する電流であってもよいことは言うまでもない。また、電流に限定するものではなく、電圧でもよい。
Note that the current flowing through or applied to
温度情報Tjの変化で、トランジスタ117の特性変化を判定あるいは判定する。また、電圧Vceが所定電圧になる時間、トランジスタ117の破壊までの時間等からトランジスタ117の特性変化、信頼性、寿命を評価する。
The change in the characteristics of
本発明の半導体の試験方法において、トランジスタ117の劣化あるいは特性変化にあわせて外部条件を変える。たとえば、トランジスタ117が発熱した場合は水温を下げる。水温を下げると、トランジスタ117に流れる電流を少なくすると、トランジスタ117の劣化、特性変化が進まず、結果、トランジスタ117の寿命が延びる。したがって、所定設定条件に対するトランジスタ117の寿命、信頼性特性を定量的に測定、判断することができる。
In the semiconductor testing method of the present invention, the external conditions are changed according to the deterioration or characteristic changes of
チラー136の循環水を加温または冷却することにより、トランジスタ117の温度を規定値あるいは所定値に維持する。また、試験条件に対応してトランジスタ等の温度を周期的に変化させ、また、一定に冷却し、また、加熱する。試験トランジスタの温度情報Tjを測定し、測定した温度情報Tjを一定値に維持するように、チラー136を制御する。
The temperature of the
チラーは水や熱媒体の液温を管理しながら循環させることで、機器等の温度を一定に保つことができるように構成している。主に冷却に用いる場合が多いが、冷やすだけでなく温めることもできる。様々な温度の制御を実施できるように構成している。 Chillers are designed to keep the temperature of equipment constant by circulating water or heat transfer medium while controlling its temperature. They are primarily used for cooling, but can also heat as well as cool. They are designed to allow for a variety of temperature controls.
制御ラック131には、トランジスタ117に試験電流、試験電圧を供給する電源装置132と、トランジスタ117を制御あるいは試験条件を設定する制御回路133を有している。
The
制御回路133には、トランジスタ117の温度情報Tjが入力され、温度情報Tjに基づいてチラー136を制御する。あるいは、温度情報Tjを所定値にするように、チラー136を制御する。
The
なお、本明細書では循環水として説明するが、水に限定されるものではない。エチレングリコール、グリセリン、フロン等でも良いし、強制空冷であってもよい。チラー136は循環水パイプ135内の液体を、たとえば水温マイナス1℃からプラス100℃までの範囲で制御して試験ユニットの加熱冷却プレート134に供給する。加熱冷却プレート134は十分に大きな熱容量を持っている。
Note that although circulating water is described in this specification, it is not limited to water. It may be ethylene glycol, glycerin, freon, etc., or forced air cooling. The
上記実施形態では加熱冷却プレート134を使用したが、加熱プレートと冷却プレートを別体とし、加熱冷却プレート以外の熱源・冷熱源を用いて加熱・冷却するものであってもよい。
In the above embodiment, a heating/
図11は本発明の第1の実施例における半導体素子試験装置(たとえば、パワートランジスタを試験するパワーサイクル試験装置)の構成図である。また、図29は半導体素子試験装置の等価回路図あるいは説明図である。 Figure 11 is a configuration diagram of a semiconductor device testing device (for example, a power cycle testing device for testing power transistors) in a first embodiment of the present invention. Also, Figure 29 is an equivalent circuit diagram or explanatory diagram of the semiconductor device testing device.
電源装置132は電流電源回路121とスイッチ回路122を有する。電流電源回路121は、トランジスタ117を試験するための大電流の定電流Idを出力する。電流電源回路121は、コントロール回路基板111(コントローラ111)からの制御信号に同期させて電力(電流、電圧)を供給すると共に、供給された電力を用いて前記負荷を設定された定電流または定電圧で駆動する。また、電流電源回路121は、出力する最大電圧値を設定することができる。
The
スイッチ回路122(SWa)は、電流電源回路121が出力する定電流の供給をオン(供給)オフ(遮断)させる。スイッチ回路122はコントロール回路基板(コントローラ)111からの信号に基づき、オン(定電流を出力)またはオフ(定電流を遮断)に設定または制御される。通常、スイッチ回路122は試験開始前にオンされ、半導体素子の試験中は常時、オン状態に維持される。
The switch circuit 122 (SWa) turns on (supply) and off (cut) the supply of the constant current output by the current
図11において、1台の電流電源回路121を図示している。電流電源回路121は1台に限定されるものではない。たとえば、本発明の半導体素子試験装置において、2台以上の電流電源回路121を保有させてもよい。電流電源回路121の台数が増加するほど、多種多様な電流波形Idを発生させることができる。
In FIG. 11, one current
本発明の実施例において、電源装置132は電流を出力する電流電源回路121を有するとして説明するが、電流電源回路121は定電流を出力するものに限定されるものではない。
In the embodiment of the present invention, the
たとえば、電流電源回路121に最大電圧を設定できるものを使用する。一定の条件で、設定された最大電圧において、所定の定電流を出力できるように機能させることが例示される。また、定電流を出力する場合に、出力端子電圧を所定の最大電圧を設定できるように構成されることが例示される。本発明の半導体素子試験装置において、電流電源回路121は、定電流のみ出力する装置ではなく、電圧、電流を出力できる電源装置であってもよいことは言うまでもない。
For example, a current
図11等の実施例において、電流電源回路121で電流Idを発生させるとして説明するが、電流Idは、トランジスタ117のオン抵抗の状態に応じて、印加電圧を調整することによっても実現できる。したがって、本発明の半導体素子試験装置において、電流を出力する電流電源回路121に限定するものではなく、電圧出力の電源装置で構成しても良いことはいうまでもない。
In the embodiment of FIG. 11 etc., the current Id is generated by the current
電流Idは、トランジスタ117のゲート電圧の電圧値の制御によっても実現できる。本明細書では、電流電源回路121の制御によって、トランジスタ117に所定の電流を印加するとして説明する。しかし、これに限定するものはなく、トランジスタ117のゲート端子gの電圧、トランジスタ117のコレクタ端子cの電圧を調整あるいは制御してもよいことは言うまでもない。
The current Id can also be achieved by controlling the voltage value of the gate voltage of
本発明の第1の半導体素子の試験方法の実施例では、説明を容易にするため、定電流Idは電流電源回路121が発生するとしている。トランジスタ117に流す電流Idは電流電源回路121を動作させることにより供給する。電流電源回路121はコントロール回路基板(コントローラ)111からの信号によりオン/オフ制御される。デバイス制御回路基板209はコントロール回路基板(コントローラ)111によりタイミング制御される。
In the embodiment of the first semiconductor element testing method of the present invention, for ease of explanation, it is assumed that the constant current Id is generated by the current
トランジスタ117のエミッタ端子eは接地(グランド)されている(接地ラインと接続されている)。トランジスタ117のゲート端子gには、ゲートドライバ回路113が接続されている。
The emitter terminal e of the
サンプル接続回路203内には、ゲートドライバ回路113、可変抵抗回路125、定電流回路118、オペアンプ(バッファ回路)116が配置または形成されている。サンプル接続回路203は、試験を行うトランジスタ117に近い位置に配置できるように、デバイス制御回路基板209から分離されて配置されている。
The
サンプル接続回路203は、試験する各トランジスタ117に1つのサンプル接続回路203を設けることが好ましいが、これに限定するものではなく、複数のトランジスタ117に対して、複数の信号回路を含む1つのサンプル接続回路203を配置してもよい。
It is preferable to provide one
サンプル接続回路203は、コネクタ202の接続ピン206でトランジスタ117と接続されている。ゲートドライバ回路113とトランジスタ117のゲート端子g間は、30mm以下の短距離となるように配置されている。ゲートドライバ回路113とトランジスタ117のゲート端子g間が長いとゲート端子gにノイズ等が重畳され、トランジスタ117が誤動作してトランジスタ117の破壊に直結する。
The
図9に図示するように、デバイス制御回路基板209は半導体素子試験装置の筐体210のB室に配置される。筐体210は半導体試験装置の電源装置132、駆動回路、加熱冷却プレート134が組み込まれたフレームあるいは装置本体である。サンプル接続回路203は、試験するトランジスタ117に近い位置に配置するため、半導体素子試験装置の筐体210のC1室に配置される。サンプル接続回路203は筐体210の側面に配置されたコネクタ208と接続される。コネクタ208の接続ピン206に接続された配線は、B室のデバイス制御回路基板209と接続されている。
As shown in FIG. 9, the device
筐体210は箱状のものだけでなく、たとえば部屋であってもよい。部屋の中に電流電源回路121が配置されるイメージである。隔壁214、隔壁215、隔壁217は部屋の壁であってもよい。
The
図9に図示するように、試験をする半導体素子117(トランジスタ等)はC1室に配置される。トランジスタ117等は、加熱冷却プレート134に密着して配置・固定される。
必要に応じて、図15に図示するように、トランジスタ117等は、加熱冷却プレート134aと加熱冷却プレート134bに挟持されて固定される。
9, a semiconductor element 117 (transistor, etc.) to be tested is placed in chamber C1. The
If necessary, as shown in FIG. 15, the
以上のように、本発明は、筐体210がC1室等の複数の領域に区分されている。C1室には、ドライエア(乾燥気体、露点温度が低い気体)が注入されるように構成されている。C1室は空気圧力がかかり、C1室に注入されたエアは、開口部216等を介して排出される。
As described above, in the present invention, the
図1、図9等に図示するように、接続構造体218は、C2室から隔壁217の開口部216から差し込まれる。接続構造体218を差し込むことにより、トランジスタ117の素子端子226と接続構造体218とが電気的に接続が取られ、トランジスタ117に定電流(試験電流)Idを印加できるようになる。また、図23、図24に図示するように、接続構造体218は、支持台323の溝に配置され、トランジスタ117の素子端子226に差し込まれる。接続構造体218を差し込むことにより、トランジスタ117の素子端子226と接続構造体218とが電気的に接続が取られる。
As shown in Figures 1 and 9, the
隔壁217は、静電シールド、接続構造体218の保持としての機能がある。別途、静電シールド機能構成物、接続構造体218の固定あるいは保持台を配置または構成する場合は、隔壁217を省略することができることは言うまでもない。
また、隔壁217がない場合、接続構造体218にトランジスタ117の素子端子226を位置決めして固定してもよいことはよいことは言うまでもない。
The
Furthermore, it goes without saying that when the
隔壁(隔壁214、隔壁215、隔壁217)は、各室(C1室、C2室、A室、B室)を分離する機能と、外気が流入しないようにする機能がある。特に、C1室は、低温状態の試験で結露することがあるため、C1室にはドライエアを流入させる。C1室に流入したドライエアは、開口部216から他の室に排出される。しかし、開口部216の開口が大きいと、大量のドライエアが必要になる。したがって、開口部216は、接続部材としてのフォークプラグ205、接続構造体218が丁度、挿入されるサイズにすることが好ましい。
The partitions (
接続構造体218に他端には、固定ネジ221が取り付けられ、接続配線211が接続構造体218に接続されている。接続配線211の他端には接続部材としてのフォークプラグ205が取り付けられている。
接続構造体218は、銅あるいは銅合金で形成され、表面が銀またはニッケルでめっきされている。
A fixing
The
固定ネジ221はネジに限定されるものではなく、接続構造体218に接続配線211を電気的に接続できるものであればいずれのものでもよい。また、固定ネジ221はバネ(図示せず)で押圧により接触できるものであっても良いことは言うまでもない。
The fixing
サンプル接続回路203はコネクタ208の接続ピン206によりデバイス制御回路基板209と接続されている。サンプル接続回路203は試験する各トランジスタ117に対応して個別に配置され、サンプル接続回路203は容易に取り外しが可能なように構成されている。
コネクタ208、コネクタ213はコネクタに限定されるものではなく、配線を電気的に接続、非接続にできるものであれば、いずれのものであってもよい。
The
The
図3は本発明の半導体素子試験装置における接続構造体218の説明図である。図3(a)は裏面を模式的に図示した図であり、図3(b)は側面を模式的に図示した図である。
Figure 3 is an explanatory diagram of a
接続構造体218の表面の凹部234には、ヒートパイプ223が密着されている。接続構造体218の表面とヒートパイプ間に熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。
The
本発明の接続構造体218は、接続金具部233側面にヒートパイプ223が配置されている。ヒートパイプ金具231と接続金具部233とは一体化されることが好ましい。接続金具部233と素子端子226が電気的に接触し、半導体素子117等に試験電流が供給される。
The
接続金具232は素子端子226と接触して、接続金具部233と接続金具232間に素子端子226を挟持する。接続金具232は金属等の導電物であることは要求されない。接続金具232側に試験電流が流れないように構成することが好ましい。
The connecting fitting 232 comes into contact with the
本発明の接続構造体218には、凹部234が形成され、凹部234にヒートパイプ223がはめ込むように形成されている。接続構造体218のヒートパイプ金具231の線膨張率は、ヒートパイプ223パイプの線膨張率よりも小さい材料が採用されている。
The
接続構造体218の素子端子226との接続部は、発熱し接続構造体218は加熱される。したがって、ヒートパイプ223およびヒートパイプ金具231が加熱される。加熱により、ヒートパイプ223およびヒートパイプ金具231が膨張する。
The connection portion of the
本発明は、接続構造体218のヒートパイプ金具231の線膨張率は、ヒートパイプ223パイプの線膨張率よりも小さい材料が採用、あるいは、接続構造体218のヒートパイプ223パイプの線膨張率はヒートパイプ金具231の線膨張率よりも大きい材料が採用されている。ヒートパイプ223材料が凹部234内で膨張が大きくなりヒートパイプ223が凹部234により、より強固に、嵌め込まれる。したがって、ヒートパイプ223がはずれることがない。
In the present invention, a material having a linear expansion coefficient smaller than that of the
ヒートパイプ金具231の材料として、銅(線膨張率16.8)、黄銅(線膨張率19)、鉄(線膨張率12.1)、ステンレス(SUS304)(線膨張率17.3)が例示される。ヒートパイプ223の材料としてヒートパイプ金具231より線膨張率が大きい材料、たとえば、アルミニウム(線膨張率23)、錫(線膨張率26.9)、鉛(線膨張率29.1)が例示される。中でも、ヒートパイプ金具231の材料として、銅(線膨張率16.8)、ヒートパイプ223の材料として、アルミニウム(線膨張率23)を採用することが好ましい。
Examples of materials for the
温度の上昇に対応して長さが変化する割合を線膨張率(線膨張係数)と言う。また、同様に体積の変化する割合を体積膨張率と言う。線膨張率をα、体積膨張率をβとすると、β≒3αの関係がある。熱膨張率は、温度の上昇によって物体の長さ・体積が膨張(熱膨張)する割合を、温度当たりで示したものである。熱膨張係数とも呼ばれる。 The rate at which length changes in response to an increase in temperature is called the linear expansion coefficient. Similarly, the rate at which volume changes is called the volumetric expansion coefficient. If the linear expansion coefficient is α and the volumetric expansion coefficient is β, then there is a relationship of β ≒ 3α. The thermal expansion coefficient indicates the rate at which an object's length and volume expand (thermal expansion) due to an increase in temperature, per unit of temperature. It is also called the thermal expansion coefficient.
本発明は、接続構造体218のヒートパイプ金具231の線膨張率は、ヒートパイプ223パイプの線膨張率よりも小さい材料が採用、あるいは、接続構造体218のヒートパイプ223パイプの線膨張率はヒートパイプ金具231の線膨張率よりも大きい材料が採用することが好ましいとしたが、線膨張率を熱膨張係数、体積膨張率に置き換えてもよいことはいうまでもない。
In the present invention, it is preferable that the linear expansion coefficient of the heat pipe fitting 231 of the
凹部234はヒートパイプ金具231に形成されている。凹部234にはめ込むようにヒートパイプ223が配置されている。凹部にヒートパイプ223を配置することによりヒートパイプ223が損傷するリスクが低下する。
The
ヒートパイプ金具231は、電気伝導性があり、熱伝導性のよい金属で構成される。金属して銅、銀が例示される。その他、金属以外のカーボン等を採用することもできる。 The heat pipe fitting 231 is made of a metal that has good electrical and thermal conductivity. Examples of metals include copper and silver. Other non-metallic materials such as carbon can also be used.
熱伝導性グリスは、窒化ホウ素(ボロン)を配合したものを使用することが好ましい。放熱用シリコーンオイルコンパウンドは、シリコーンオイルを基油にアルミナ等熱伝導性のよい粉末を配合したものを使用することが好ましい。
ヒートパイプ223とは、密閉容器内に少量の液体(作動液)を真空密封し、内壁に毛細管構造(ウイック)を備えたものである。
It is preferable to use thermally conductive grease that contains boron nitride (boron). It is preferable to use heat dissipating silicone oil compound that uses silicone oil as a base oil and mixes powder with good thermal conductivity such as alumina.
The
ヒートパイプの一部が加熱されると加熱部で作動液が蒸発(蒸発潜熱の吸収)し、低温部に蒸気が高速(音速)で移動する。蒸気が低温部で凝縮(蒸発潜熱の放出)し、凝縮した作動液がウイックの毛細管現象で加熱部に還流する。以上の相変化が外力なしに連続的に繰り返されることによって、瞬時に熱が移動することにより、半導体素子の端子部で発熱した熱を高速にかつ効率よく伝熱することができる。 When part of the heat pipe is heated, the working fluid evaporates in the heated area (absorbing the latent heat of evaporation), and the vapor moves to the low-temperature area at high speed (the speed of sound). The vapor condenses in the low-temperature area (releasing the latent heat of evaporation), and the condensed working fluid flows back to the heated area due to the capillary action of the wick. The above phase changes are repeated continuously without any external force, and heat is transferred instantly, allowing the heat generated at the terminals of the semiconductor element to be transferred quickly and efficiently.
ヒートパイプ223は、コンテナ(銅パイプ)を複数本配列することにより、構成されている。コンテナの内部は高度な減圧状態であり、ウィック(毛細管構造)と適量の作動液(純水等)を有している。
作動液として、純水の他、メタノール(メチルアルコール)、アセトン、ナトリウム、水銀、フロン系冷媒、アンモニアを使用してもよい。
ウイック材には、アルミニウム、銅、ステンレス、焼結合金,金網,発泡メタル、セラミック等が用いられる。
The
As the working fluid, in addition to pure water, methanol (methyl alcohol), acetone, sodium, mercury, a fluorocarbon-based refrigerant, or ammonia may be used.
Wick materials include aluminum, copper, stainless steel, sintered alloy, wire mesh, foamed metal, ceramics, and the like.
接続構造体218は金属に限定されるものではない。たとえば、セラミック、グラファイト、グラファイトと銅またはアルミニウムの複合材料等の非金属物質で構成してもよいことは言うまでもない。接続構造体218に直接に電流を通電する構成の場合は、接続構造体218は、銅等の金属材料で構成する。接続構造体218の表面は、銀、ニッケル等でめっきすることが好ましい。
The
図3に図示するように、接続構造体218は、主としてヒートパイプ金具231、接続金具232、接続金具部233からなる。接続金具232と接続金具部233間に半導体素子の素子端子226が差し込まれる。
As shown in FIG. 3, the
図12は試験をする半導体素子117の説明図である。半導体素子117としてトランジスタを例示している。トランジスタ117は大電流を印加するP端子(トランジスタ117のコレクタ端子)と大電流を印加するN端子(トランジスタ117のエミッタ端子)を有する。エミッタ端子とコレクタ端子間にはダイオードDiが形成または付加されている。P端子とN端子に試験電流Idを印加する。
Figure 12 is an explanatory diagram of a
トランジスタ117には、コレクタ端子c、ゲート端子g、エミッタ端子eが配置されている。ゲート端子gには、トランジスタ117をオンオフさせる信号Vgsを印加する。エミッタ端子eとコレクタ端子cには、定電流回路118からダイオードDiに定電流Icを流す。
接続金具232と接続金具部233間には、接点部225a、接点部225bが配置されている。 接点部225として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀-酸化物接点材料(Ag+ZnO、Ag+SnO2、Ag+SnO2 In2O3、Ag+、Ag+SnO2 Sn2Bi2O7)を用いることも好ましい。
一例として、接続金具部233はヒートパイプ金具231と一体化されている。接続金具232は接続金具部233に固定ネジ224bで固定される。固定ネジ224bを締め付けることにより半導体素子の素子端子226を固定する。ヒートパイプ金具231の左端には接続配線211が固定ネジ221で固定される。
As an example, the connection
図15は素子端子226を接続構造体218に接続した状態の説明図である。接点部225aと接点部225b間に素子端子226が挟持されている。接続金具232は固定ネジ224bにより素子端子226と固定される。
Figure 15 is an explanatory diagram of the state in which the
トランジスタ117は加熱冷却プレート134aに固定され、さらに加熱冷却プレート134bで狭持される。トランジスタ117は加熱冷却プレート134により試験温度に適切に維持される。凹部234内にヒートパイプ223が取り付けられている。
The
接続構造体218から素子端子226に試験の定電流Idが印加される。定電流Idは数百アンペア(A)と大きい。素子端子226は小さく、接点部225と素子端子226とは接触抵抗がある。そのため、大電流が素子端子226に流れると接点部225で発熱する。
A test constant current Id is applied from the
発熱は試験をするトランジスタ117に伝導し、トランジスタ117を過熱する。過熱によりトランジスタ117が劣化あるいは素子端子226が焼損する可能性がある。したがって、接点部225での発熱を速やかに放熱する必要がある。
The heat is conducted to the
本発明の接続構造体218はヒートパイプ223を有している。接点部225での発熱は、ヒートパイプ223で伝熱される。したがって、接点部225の熱は速やかに接点部225から除去される。
The
C1室とC2室間には隔壁217が配置されている。図14に図示するように、隔壁217には開口部216が形成されている。開口部216a1に接続構造体218a1が挿入され、開口部216b1に接続構造体218b1が挿入される。開口部216a2に接続構造体218a2が挿入され、開口部216b2に接続構造体218b2が挿入される。開口部216anに接続構造体218anが挿入され、開口部216bnに接続構造体218bnが挿入される。
A
たとえば、図36の半導体素子試験装置では、接続構造体218a1の接続金具232と接続金具部233間に試験をするトランジスタ117Q1のP端子が挟持されて電気的に接続される。また、接続構造体218b1の接続金具232と接続金具部233間に試験をするトランジスタ117Q1のN端子が挟持されて電気的に接続される。
For example, in the semiconductor element testing device of FIG. 36, the P terminal of the transistor 117Q1 to be tested is clamped and electrically connected between the connection fitting 232 and the connection
同様に、接続構造体218a2の接続金具232と接続金具部233間に試験をするトランジスタ117Q2のP端子が挟持されて電気的に接続される。また、接続構造体218b2の接続金具232と接続金具部233間に試験をするトランジスタ117Q2のN端子が挟持されて電気的に接続される。
Similarly, the P terminal of the transistor 117Q2 to be tested is sandwiched and electrically connected between the connection fitting 232 and the connection
同様に、接続構造体218anの接続金具232と接続金具部233間に試験をするトランジスタ117QnのP端子が挟持されて電気的に接続される。また、接続構造体218bnの接続金具232と接続金具部233間に試験をするトランジスタ117QnのN端子が挟持されて電気的に接続される。
Similarly, the P terminal of the transistor 117Qn to be tested is sandwiched and electrically connected between the connection fitting 232 and the connection
隔壁217には電磁シールド板、静電シールド板、あるいは電磁シールド網、静電シールド網等が配置され、電源装置132、B室の駆動回路系からのノイズが遮蔽され、ノイズはC1室には印加されない。また、トランジスタ117のオンオフにより発生するノイズが、B室の駆動回路系には印加されない。
An electromagnetic shield plate, electrostatic shield plate, or electromagnetic shield mesh, electrostatic shield mesh, etc. is arranged on the
図1は、トランジスタ117と接続構造体218の接続状態を説明する説明図である。トランジスタ117は加熱冷却プレート134aに密着して固定される。固定はバネ(図示せず)により行われる。密着は、熱伝導性グリス、放熱用シリコーンオイルコンパウンドを塗付してもよい。必要に応じて、図15に図示するように、トランジスタ117の上側にも加熱冷却プレート134bが配置され、トランジスタ117を所定の温度条件に設定できるようにする。
Figure 1 is an explanatory diagram explaining the connection state between the
トランジスタ117の端子(エミッタ端子e、ゲート端子g、コレクタ端子c)には、コネクタ202が接続される。コネクタ202には信号配線222が引き出される。信号配線222に、トランジスタ117のゲート端子gに印加する制御信号Vgs、定電流回路118からの定電流Icが印加される。
A
接続構造体218aは隔壁217の開口部216aにC2室側から挿入される。接続構造体218bも同様に隔壁217の開口部216bにC2室側から挿入される。接続構造体218を挿入すると、接続金具232と接続金具部233間に素子端子226が挟まる。この状態で、固定ネジ224bを締めることによりトランジスタ117の素子端子226と接続構造体218とが電気的接続される。
The
試験を行うトランジスタ117は加熱冷却プレート134に密着させて固定させる必要があるため、容易に取り外すことが難しい。トランジスタ117の取り付け作業は、最初に試験を行う複数個のトランジスタ117を加熱冷却プレート134に固定する。次に、最初に試験を行うトランジスタ117を選択して接続構造体218を素子端子226に取り付ける。
The
選択するトランジスタ117は、選択するトランジスタ117が位置する開口部216にC2室側から接続構造体218を挿入して素子端子226と電気的接続を行う。
The selected
トランジスタ117との電気的接続は、接続構造体218を挿入する位置を選択するだけであるので容易である。また、接続構造体218に接続された接続配線211の印加信号を変更することにより、トランジスタ117の試験条件、試験内容を容易に変更することができる。
Electrical connection with the
素子端子226は、接点部225aと接点部225bにより圧力をかけて挟持される。接続構造体218の一端には接続配線211が接続され、接続配線211から定電流Idがトランジスタ117に印加される。接続構造体218の裏面側にはヒートパイプ223が配置されている。
The
素子端子226には、数百アンペア(A)の電流が流れる。接点部225にわずかな抵抗があっても、数百アンペア(A)の電流により、大きな熱が発生し、素子端子226部を過熱する。過熱されるとトランジスタ117をも過熱することになり、過熱によりトランジスタ117が劣化あるいは破壊する。
A current of several hundred amperes (A) flows through the
本発明は、接点部225で発生した熱はヒートパイプ223により接続構造体218の接続配線211側に伝熱される。したがって、接点部225が過熱されることはない。接続構造体218の下側には冷却ファン227が配置され、ヒートパイプ223の熱を放熱させる。
図2は本発明の半導体試験装置における半導体素子117と接続構造体218との接続方法を説明する説明図である。
In the present invention, heat generated at the
FIG. 2 is an explanatory diagram for explaining a method of connecting a
C1室とC2室間に隔壁217が設けられている。隔壁217に図14に図示するように、試験するトランジスタ117等の位置に対応して開口部216が形成されている。隔壁217の開口部216と接続構造体218の固定台(図示せず)により、接続構造体218は水平あるいは安定に位置決めされ、固定される。
A
図2(a)に図示するように、試験をするトランジスタ117は、加熱冷却プレート134aに密着されて位置決めされ、また、固定される。トランジスタ117と加熱冷却プレート134a間は熱伝導性グリス、放熱用シリコーンオイルコンパウンドが塗付されている。
As shown in FIG. 2(a), the
トランジスタ117の端子(エミッタ端子e、ゲート端子g、コレクタ端子c)には脱着可能なコネクタ202が接続される。コネクタ202には信号配線222が接続され、信号配線222はサンプル接続回路203に接続されている。
A
サンプル接続回路203とコネクタ202間の信号配線222は極力短くなるように形成する。信号配線222が長いと信号配線222にノイズが重畳され、トランジスタ117が誤動作する。たとえば、トランジスタ117のゲート端子gにノイズが重畳されると、トランジスタ117がオンし、トランジスタ117が破壊する可能性がある。信号配線222はツイスト配線とするか、同軸ケーブルのようにシールドがある配線を使用する。
The
図9に図示するようにコネクタ208は筐体210の側面に設けられたものであり、コネクタ208とB室に配置されたデバイス制御回路基板209とは信号配線235により接続されている。デバイス制御回路基板209から、ゲートドライバ回路113、ゲート信号制御回路112、温度測定回路115、可変抵抗回路125、オペアンプ回路116の制御信号あるいは出力信号が入出力される。
As shown in FIG. 9, the
図2(b)に図示するように、開口部216aに接続構造体218aが挿入される。接続構造体218aは、開口部216aに挿入されることにより、接続構造体218aの先端の接続金具232と接続金具部233間にトランジスタ117の素子端子226aが挟持される。接続構造体218aと素子端子226aの連結後、固定ネジ224b1を締め付けることにより、接点部225と素子端子226が良好な電気的接続を実現できる。
As shown in FIG. 2(b), the
同様に、開口部216bに接続構造体218bが挿入される。接続構造体218bは、開口部216bに挿入されることにより、接続構造体218bの先端の接続金具232と接続金具部233間にトランジスタ117の素子端子226bが挟持される。接続構造体218bと素子端子226bの連結後、固定ネジ224b2を締め付けることにより、接点部225と素子端子226が良好な電気的接続が実現できる。
Similarly, the
接続構造体218の裏面には、ヒートパイプ223の熱を除去するための冷却ファン227が配置される。冷却ファン227は素子端子226、ヒートパイプ223の過熱状況に応じて回転速度が制御される。
A cooling
図3の実施例では、接続構造体218のヒートパイプ金具231の凹部234に、ヒートパイプ223を取り付けるとした。しかし、本発明はこれに限定するものではない。
In the embodiment shown in FIG. 3, the
たとえば、図4に図示するように、接続構造体218を構成してもよい。図4において、図4(a)は接続構造体218の裏面(下面)を模試的に図示したものであり、図4(a)は接続構造体218の表面(上面)を模試的に図示したものである。
For example, the
図4において、凹面234aにヒートパイプ223aが配置されている。ヒートパイプ223aは、接続金具部233部まで形成または配置されている。接続金具部233部まで形成または配置することにより、素子端子226の発熱をより効率よく伝熱することができる。
In FIG. 4, the
図4(b)に図示するように、凹面234bにヒートパイプ223bが配置されている。ヒートパイプ223を接続構造体218の両面に配置することにより、より素子端子226の発熱をより効率よく伝熱することができる。
As shown in FIG. 4B, the
図3の実施例等は、冷却ファン227でヒートパイプ223等を冷却するとしたが、本発明はこれに限定するものではない。たとえば、図5に図示するように、ヒートパイプ223に密着するように、放熱フィン228を形成または配置してもよい。ヒートパイプ223内を伝熱する熱が効率よく放熱フィン228に伝熱され、よりヒートパイプ223の伝熱、放熱効果が高まる。
In the embodiment of FIG. 3, the
図5の放熱フィン228は開口部216部に該当する箇所には形成あるいは配置されていない。接続構造体218はC2室からC1室側に開口部216を介して挿入される。開口部216はC1室の密閉性を保つため、開口部216は接続構造体218の断面積+αのサイズの開口部となっている。したがって、放熱フィン228が接続構造体218に形成または配置されていると、開口部216に挿入できない。そのため、隔壁217を基準としてトランジスタ117の素子端子226と接続される側には放熱フィン228は形成または配置されていない。
The
また、図6に図示するように、接続構造体218内に、循環水パイプ135を形成または配置し、接続構造体218を冷却してもよい。循環水パイプ内を流れる冷媒により接続構造体218が冷却されて、ヒートパイプ223内の伝熱が効率よく接続構造体218に伝達される。したがって、素子端子226で発生した熱が効率よく放熱される。
Also, as shown in FIG. 6, a circulating
図12のトランジスタ117(半導体素子117)は、素子端子226が素子端子226a(P)と素子端子226b(N)の2端子であった。しかし、図13に図示するように、トランジスタ117の素子端子226が素子端子226a(P)、素子端子226b(N)と素子端子226cの3端子のものもある。本発明の半導体素子試験装置および半導体素子の試験方法は、多種多様な半導体素子117を試験することができる。
The transistor 117 (semiconductor element 117) in FIG. 12 has two
図13の半導体素子117はトランジスタ117mとトランジスタ117sの2つのトランジスタが1つのパッケージに配置されているものである。トランジスタ117sのコレクタ端子cが素子端子226aに接続される。トランジスタ117sのエミッタ端子eとトランジスタ117mのコレクタ端子cが接続され、中点が素子端子226cに接続されている。トランジスタ117mのエミッタ端子eが素子端子226bに接続されている。
The
トランジスタ117mには、エミッタ端子e1、ゲート端子g1、コレクタ端子c1が接続されている。トランジスタ117sには、エミッタ端子e2、ゲート端子g2、コレクタ端子c2が接続されている。
図7は、3つの素子端子226(素子端子226a(P)、素子端子226b(N)、素子端子226c(O))を有するトランジスタ117(半導体素子117)と接続構造体218との接続状態を図示した説明図である。
Figure 7 is an explanatory diagram illustrating the connection state between a transistor 117 (semiconductor element 117) having three element terminals 226 (
図7において、接続構造体218aと素子端子226aとの接続、接続構造体218bと素子端子226bとの接続は、図1、図2で説明した内容と同様であるので説明を省略する。
In FIG. 7, the connection between the
図7において、接続構造体218aにはヒートパイプ223aが、接続構造体218bにはヒートパイプ223bが形成または配置されているのに対し、接続構造体218cには、ヒートパイプ223が形成または配置されていない。接続構造体218cは素子端子226cに接続されている。トランジスタ117の素子端子226c(O)には大きな電流が流れない。したがって、素子端子226cが過熱されることはない。接続構造体218cにはヒートパイプ223を形成する必要がない。接続構造体218cを他の接続構造体218(接続構造体218a、接続構造体218b)よりも細く形成することにおり、接続構造体218とトランジスタ117の素子端子226との接続が容易になる。また、トランジスタ117を配置するスペースが狭くても良いため、加熱冷却プレート134に搭載できるトランジスタ117の数を多くすることができる。
7, the
なお、接続構造体218cにヒートパイプ223を形成または配置してもよいことは言うまでもない。他の事項等については、図1、図2の実施例と同様あるいは類似であるので説明を省略する。
It goes without saying that a
図15の実施例では、素子端子226は接点部225aと接点部225bに挟持されて、電気的接続がとられる。トランジスタ117の素子端子226に供給される電流は、接続金具部233に主として流れるが、接続金具232から素子端子226に流れる電流がある。
接続金具232に流れる電流は、固定ネジ224b -> 接続金具232 -> 接点部225b -> 素子端子226に流れる。
素子端子226に流れる電流は数百Aと大きい場合があり、固定ネジ224b部等で接続抵抗が高いと発熱し、発熱部が焼損する。
15, the
The current flowing through the connecting fitting 232 flows in the following order: fixing
The current flowing through the
本明細書、図面では接続金具232のように、導電性のある金具であるように表現しているが、接続金具232は導電性のある金属であることは要求されない。樹脂材料等で構成してもよいことは言うまでもない。
図16は、本発明の他の実施例における接続構造体218と素子端子226との接続方法、接続構造を説明する説明図である。
Although the present specification and drawings depict a metal fitting having electrical conductivity, such as the
FIG. 16 is an explanatory diagram illustrating a method and structure for connecting a
押圧具取付け板313と接続金具部233間に素子端子226を挟持させる構成である。押圧具取付け板313には押圧具311a、押圧具311bが取り付けられている。押圧具311は、たとえば、金属からなる板バネが例示される。なお、押圧具311は、シリコン樹脂材料等の非導電物で形成してもよい。押圧具取付け板313に押圧具311がはめ込まれている。押圧具311の表面は粗面化し、素子端子226を適切に押圧できるように構成することが好ましい。
The
押圧具311と接続金具部233の平面間に素子端子226が挟持される。押圧具311の押圧により、素子端子226と接続金具部233とが電気的に接続される。押圧具311は導電性であることは要求されない。
The
接続金具部233はヒートパイプ金具231とは一体化されて構成することが好ましい。接続金具232は接続金具部233に固定ネジ224bで固定される。固定ネジ224bを締め付けること、あるいは配置することにより半導体素子の素子端子226を固定する。ヒートパイプ金具231の左端には接続配線211が固定ネジ221で固定される。
接続金具部233は、ネジ穴238b1、ネジ穴238b2に挿入されたネジ224bにより、接続金具232と接続して固定される。
It is preferable that the
The connecting
ネジ224はリン青銅、ステンレス等の金属材料が例示されるが、これに限定されるものではない。樹脂材料等の非導電性材料で作製してもよい。その他、スポンジ等のように緩衝材の構成であってもよい。 The screw 224 may be made of a metal material such as phosphor bronze or stainless steel, but is not limited to these. It may also be made of a non-conductive material such as a resin material. Alternatively, it may be made of a cushioning material such as a sponge.
押圧具取付け板313は、両端に凸部251が形成され、接続金具232は両端に溝部252が形成されている。押圧具取付け板313の凸部251は、接続金具232の溝部252にはめ込まれる。押圧具取付け板313の凸部251と、接続金具232の溝部252とは電気的に接触するように構成されている。
The pressing
図18は、図16の押圧取り付け板313の説明図および構成図である。図18(a)は、押圧取り付け板313の側面図であり、図18(b)は押圧取り付け板313を裏面から見た底面図である。
Figure 18 is an explanatory diagram and diagram of the
図18(b)に図示するように、押圧取り付け板313を裏面には、複数の押圧具311a、複数の押圧具311bがマトリックス状に配置されている。また、図18(a)に図示するように、押圧具311が押圧取り付け板313にはめ込まれている。
As shown in FIG. 18(b), a plurality of
押圧取り付け板313には位置決めネジ穴240が形成され、位置決め固定ネジ237が位置決めネジ穴240に挿入される。また、押圧取り付け板313にはバネ穴239が形成され、バネ236がバネ穴239に挿入される
図16の実施例は、バネ(圧力金具)236で、押圧具311と素子端子226間に適正な圧力が印加され、良好な電気的接続が維持される。
Positioning screw holes 240 are formed in the
図16の実施例では、バネ(圧力金具)236は接点部225のバネ穴239に挿入されている。バネ(圧力金具)236、接点部225、接続金具232が導電材料で構成されている場合、素子端子226 -> 接点部225 -> バネ(圧力金具)236 -> 接続金具232に電気が流れる場合がある。この場合、バネ(圧力金具)236の抵抗値が大きい場合、バネ(圧力金具)236に電流が流れ、バネが発熱して焼損する場合がある。
In the embodiment of FIG. 16, the spring (pressure fitting) 236 is inserted into the spring hole 239 of the
押圧具311を非導電性の材料で構成し、押圧具取付け板313に電流が流れないように構成すれば、前述の電流経路は発生せず、バネ(圧力金具)236が焼損することはない。
If the
図17は、本発明の他の実施例における接続構造体218の説明図および構成図である。 図17の本発明の実施例では、バネ穴312は、絶縁板312に形成されている。押圧具311が素子端子226と接触し、バネ236が押圧具取付け板313を押圧する。押圧具取付け板313の上側には絶縁板312が配置され、押圧具取付け板313とバネ236間を絶縁する。絶縁板312にバネ穴239が形成され、バネ穴239にバネ236が挿入されている。
Figure 17 is an explanatory diagram and diagram of a
図17に図示するように、押圧具311が素子端子226と接触し、バネ236が押圧具取付け板313を押圧する。押圧具取付け板313の上側には絶縁板312が配置され、押圧具取付け板313とバネ236間を絶縁する。絶縁板312にバネ穴239が形成され、バネ穴239にバネ236が挿入されている。他の構成は、図16と同様であるので説明を省略する。
As shown in FIG. 17, the
図19は図17の接続構造体218の押圧具取付け板313、絶縁板312部の説明図である。図19(a)は、押圧具取付け板313部を側面から見た図である。図19(b)は、図19(a)のA側から見た押圧具取付け板313部の側面図である。
Figure 19 is an explanatory diagram of the pressing
押圧具取付け板313に押圧具311a、押圧具311bが配置および挿入されている。図19の実施例では、絶縁板312、凸部251が絶縁物で構成され、バネ穴312は、絶縁板312に形成されている。したがって、バネ穴312は絶縁されているため、接続金具232には電流経路が発生しない。
Pressing
絶縁板312は絶縁物で構成されているため、押圧具取付け板313が金属のように導電物であっても、バネ(圧力金具)236には電流が流れない。したがって、素子端子226 -> 接点部225 -> バネ(圧力金具)236 -> 接続金具232の電流経路は発生しない。
なお、絶縁板312は絶縁フィルム、絶縁膜もしくは空気等の絶縁気体等であってもよい。また、押圧具取付け板313を非導電性材料で構成してもよい。
Since the insulating
The insulating
図17の実施例は、絶縁板312で絶縁する構成であった。本発明における絶縁効果は、図17のように、絶縁板312を用いる構成に限定されない。たとえば、図20に図示する構成が例示される。
The embodiment in FIG. 17 is configured to insulate using an insulating
図20は、接続金具232のネジ穴238bの周囲に樹脂材料等で構成した絶縁部315を配置した構成である。図22は、図20の接続金具232を裏面から見た構成図である。図22に図示するように、ネジ穴238bの周囲が絶縁部315を取り囲みネジを絶縁できるように構成している。なお、固定ネジ224bを絶縁物で形成したものを使用してもよい。
Figure 20 shows a configuration in which an insulating
ネジ穴238bの周囲が絶縁部315で絶縁されているため、固定ネジ224bには電流が流れない。したがって、素子端子226 -> 接点部225 -> バネ(圧力金具)236 -> 接続金具232の電流経路は発生せず、バネ(圧力金具)236が焼損することはない。
以上のように、本発明は押圧を印加するバネ236側に、絶縁板312を配置し、電流が押圧具取付け板313、接点部225側に流れないように構成する。
No current flows through the fixing
As described above, the present invention is configured such that insulating
電流が流れると、バネ236等の押圧部品、固定ネジ224bに流れ、バネ236、固定ネジ224bが焼損する。素子端子226には、バネ236等の電気的高抵抗部が少ない接続金具部233側を介して電流を供給する。
When a current flows, it flows through the pressing parts such as the spring 236 and the fixing
図16、図17、図20は押圧具311を有する接続構造体218の実施例であった。本発明はこれに限定するものではなく、たとえば、図21の構成であってもよい。
Figures 16, 17, and 20 show examples of a
図21は、接点部225と接続金具部233間で、素子端子226を挟持する構成である。接点部225の表面を粗面化することにより、素子端子226を均一に圧力印加できる。接点部225は絶縁材料で構成することにより、接続金具232には電流経路が発生しないようにすることができる。
Figure 21 shows a configuration in which the
接続金具232側に、電流経路が発生しないようにすることは、固定ネジ224b、接続金具232を絶縁物で構成することによっても実現できることは言うまでもない。
It goes without saying that preventing a current path from occurring on the connection fitting 232 side can also be achieved by constructing the fixing
本発明の電気素子試験装置では、図1、図14等で図示して説明したように、開口部216に接続構造体218を挿入することにより、接続構造体218の一端と半導体素子117の素子端子226と接続をとる。本発明はこれに限定されるものではない。たとえば、図23、図24に図示した構成が例示される。
In the electrical element testing device of the present invention, as illustrated and explained in Figures 1 and 14, one end of the
図23は、本発明の電気素子試験装置の接続構造体218部を正面から見た説明図である。図24は、本発明の電気素子試験装置の接続構造体218部を上側から見た説明図である。冷却ファン227が側面に配置され、ファンにより接続構造体218のヒートパイプ223が冷却される。
Figure 23 is an explanatory diagram of the
図23は、加熱冷却器322を、紙面上を上側とし、紙面下を下側として図示している。一例として、加熱冷却器322は、2つの電気素子挿入穴324があり、電気素子挿入穴324に電気素子117が加熱冷却器322に密着して挿入されている。
電気素子117の素子端子226aには、接続構造体218aが接続され、電気素子117の素子端子226bには、接続構造体218bが接続される。
23 illustrates the heater/cooler 322 with the top side facing the paper and the bottom side facing the paper. As an example, the heater/cooler 322 has two electric element insertion holes 324, and the
A
加熱冷却器322には循環水パイプ135が取り付けられ、循環水が循環水パイプ135aから流入され、加熱冷却器322内を循環して、循環水パイプ135bから排出される。循環水により電気素子117は所定温度に維持される。
A circulating
接続構造体218は支持台323のスライド溝325に配置され、接続構造体218をスライド溝325に沿ってスライドさせて、接続構造体218の接続金具232と接続金具部233が素子端子226と電気的に接続される。
The
図25はフォークプラグ205およびフォークプラグ205と導体板204の接続(接触)状態を図示している。スイッチ回路基板201には2枚の導体板204が取り付けられている。スイッチ回路基板201は全面アース層(図示せず)を有し、全面アース層と導体板204とは熱的に接続されている。導体板204の熱は、前記全面アース層を介して放熱される。導体板204とスイッチ回路基板201はネジ止めされる。
Figure 25 illustrates the
なお、本明細書、図面において導体板204として説明するが、板に限定されるものではなく、棒状のものであってもよい。フォークプラグ205等の構造物と接合できるものであればいずれの形状等であってもよい。たとえば、ソケット、コネクタ等の構造物であってもよい。また、導体板204をフォークプラグ形状とし、フォークプラグ205と前記フォークプラグとを接続してもよい。
In this specification and drawings, the
また、フォークプラグ205は隔壁214等の空間を分離する構成物あるいは構造に接続物であるフォークプラグ205を挿入するとして説明するが、これに限定するものではない。たとえば、導体板204bにフォークプラグ205cを接続し、フォークプラグ205cを隔壁214から挿入して、トランジスタ117のエミッタ端子eと電気的に接続を取ってもよい。
The
隔壁214、隔壁215は空間あるは領域を区分あるいは分離するものであればいずれのものであっても良い。壁状、板状、メッシュ状、フィルム状、箔状等、多種多様な構成あるいは構造が該当する。
フォークプラグ205は、導体板204等の対象物に圧入、圧接、挿入、圧着、挟持、嵌合等により電気的に接続ができる構成、構造、形態、形式、方法のいずれのものであっても良い。
The
スイッチ回路124は、2枚の導体板に接続されている。図30に図示するようにスイッチ回路124がMOSトランジスタの場合は、ドレイン端子とソース端子が異なる導体板204に接続される。スイッチ回路124はバイポーラトランジスタの場合は、コレクタ端子とエミッタ端子が異なる導体板204に接続される。スイッチ回路124がオン(導通)することにより、2つの導体板204が電気的に接続される。スイッチ回路124として、IGBTも使用できる。
The switch circuit 124 is connected to two conductor plates. As shown in FIG. 30, if the switch circuit 124 is a MOS transistor, the drain terminal and source terminal are connected to
スイッチ回路124はスイッチ回路基板201に実装されている。スイッチ回路124は導体板204(金属板、導電板)に接続されている。導体板204は、一例として厚み5mm、幅50mmの銅からなる板である。長さは、回路基板幅+フォークプラグ205を接続する幅を有している。
The switch circuit 124 is mounted on the
フォークプラグ205と導体板204とは機械的(メカニカル)に嵌合させることにより電気的に接続を実現する。フォークプラグ205のU字部は、導体板204に差し込まれる際、わずかにU字部が広がり、良好にフォークプラグ205と導体板204が接合される。良好に接合あるいは嵌合されることにより接続部の電気抵抗は極めて小さくなり、接続部に大きな電流が流れる場合であっても、発熱あるいは電圧降下は発生しない。
The
フォークプラグ205には接続ボルト219が取り付けられている。接続ボルト219に接続配線211が接続される。図25(a)のAA’での断面を図25(b)に示す。導体板204とフォークプラグ205とは、フォークプラグ205に形成された接触部220a、接触部220bで接触される。接触部220の表面は銀メッキが施されている。接触部220はリン青銅、ニッケル合金で構成されている。
なお、接続ボルト219はボルトに限定されるものではなく、フォークプラグ205と線材が電気的に接続できるものであれば、いずれのものでもよい。
導体板204の表面は少なくともフォークプラグ205と接触する部分には銀メッキが施されている。
A
The
At least the surface of the
図10は、本発明の半導体素子試験装置の構成図である。隔壁217の開口部216aに接続構造体218aが挿入され、隔壁217の開口部216bに接続構造体218bが挿入されている。
Figure 10 is a diagram showing the configuration of a semiconductor device testing device of the present invention. A
なお、図23、図24に図示して説明したように、支持台323のスライド溝325に接続構造体218をスライドさせて半導体素子117の素子端子226と接続してもよいことは言うまでもない。
It goes without saying that, as illustrated and explained in Figures 23 and 24, the
接続構造体218aはトランジスタ117の素子端子226aと連結され、接続構造体218bはトランジスタ117の素子端子226bと連結されている。加熱冷却プレート134には循環水パイプ135が組み込まれている。
The
トランジスタ117の端子にはコネクタ202が接続され、コネクタ202に接続された信号配線222はサンプル接続回路203に接続される。サンプル接続回路203の信号配線235はコネクタ208を介して、デバイス制御回路基板209に接続されている。
A
フォークプラグ205と導体板204とは、図10等に図示するように、隔壁214の開口部216からフォークプラグ205を差し入れることにより接触される。接触時は、フォークプラグ205のU部が導体板204により広げられ、強固に接触される。
As shown in FIG. 10, the
図9に本発明の半導体素子試験装置の各構成部材の配置図を示す。半導体素子試験装置の筐体210は、3つの部分に分離されている。筐体の下部は、A室とB室に分離されている。A室には電源装置132が配置される。A室とB室とは隔壁215で分離されている。
Figure 9 shows the layout of each component of the semiconductor device testing device of the present invention. The
各室は、シールドされている。電源装置132、スイッチ回路基板201、トランジスタ117は動作/非動作を繰り返すことにより大きなノイズを発生する。ノイズにより、回路基板等が誤動作することからシールドにより誤動作を防止する。シールドは、導通を有する板、金属板、金属フィルムを各室の周りに配置して実現する。
Each chamber is shielded. The
C1室には、図8に示す加熱冷却プレート134、循環水パイプ135等が配置され、加熱冷却プレート134上に試験をするトランジスタ117が配置される。
In chamber C1, the heating and
C1室とA室、B室間には隔壁214が形成されている。C1室の加熱冷却プレートの周囲には漏水センサ(図示せず)が配置されている。循環水(冷却媒体)等が漏れると漏水センサが働き、半導体素子試験装置を停止または警報を発するように構成されている。
また、加熱冷却プレートの周囲には、排水用の溝が形成され、加熱冷却プレートから循環水(冷却媒体)が漏れると排水用の溝に、循環水(冷却媒体)が流れ込み、半導体素子試験装置外に排出されるように構成されている。
以上のように、隔壁214は循環水パイプ135が損傷しても、下側のA室、B室に循環水(冷却媒体)等が漏れないように構成されている。
In addition, a drainage groove is formed around the periphery of the heating and cooling plate, so that if circulating water (cooling medium) leaks from the heating and cooling plate, the circulating water (cooling medium) flows into the drainage groove and is discharged outside the semiconductor element testing equipment.
As described above, the
電源装置132が配置されたA室と、駆動回路系が配置されたB室間には隔壁215が形成されている。隔壁214、隔壁215、隔壁217には静電シールド板が配置され、電源装置132のノイズが遮蔽され、ノイズはB室の駆動回路系には印加されない。
A
本発明の実施例では、C2室からフォークプラグ205を差し込み、B室の導体板204と接続するとして説明する。上側から下側にフォークプラグ205を押し込みする動作は容易である。しかし、本発明はこれに限定するものではない。たとえば、C2室に導体板204が配置され、B室からフォークプラグ205を挿入して、電気的に接続してもよい。
また、C2室から接続構造体218を差し込み、半導体素子117の素子端子226と接続構造体218とを接続する。
In the embodiment of the present invention, the
Furthermore, the
図9等に図示するように、接続構造体218をC2室からC1室に挿入し、トランジスタ117の素子端子226と電気的に接続する。また、フォークプラグ205をC2室からB室に挿入して、フォークプラグ205と導体板204とを電気的に接続する。トランジスタ117は加熱冷却プレート134に固定され、スイッチ回路基板201はマザー基板207位置で固定されている。接続構造体218とフォークプラグ205は接続配線211で電気的に接続されている。
As shown in FIG. 9 etc., the
接続構造体218で開口部216の位置を選択し、試験を行うトランジスタ117を選択することができる。フォークプラグ205を挿入する開口部を選択することにより、容易に制御するスイッチ回路基板201を選択し、試験方法、試験条件を変更することができる。したがって、本発明は、接続構造体218およびフォークプラグ205を用いていることにより、容易にトランジスタ117を選択、また、試験方法等の変更を短時間で実施できる。
The position of the
なお、隔壁214、隔壁215、隔壁217とは、壁状の構造物、板状の構造物、フィルム状の物、メッシュ状の物、金網状の物等が例示される。一例としてフェノール樹脂(フェノール樹脂、フェノール-ホルムアルデヒド樹脂、石炭酸樹脂)が例示される。隔壁とは、半導体素子試験装置の第1の部分と第2の部分とを分離するものであればどのような物でもよい。
Note that
図26に図示するように、マザー基板207にコネクタ213が取り付けられている。マザー基板207のコネクタにコントロール回路基板111、デバイス制御回路基板209、スイッチ回路基板201が取り付けられる。試験するトランジスタ117の個数に応じて準備するスイッチ回路基板201はマザー基板207に取り付けるスイッチ回路基板201の枚数を変更することにより容易に実現できる。
As shown in FIG. 26, a
マザー基板207には、温度情報Tj、電圧Vi、可変抵抗回路125の制御信号、定電流回路118の制御信号等が伝送される。また、各回路の電源配線、グランド配線が形成され、コネクタ213を介して各回路基板に供給されている。
導体板204は、スイッチ回路基板201からはみ出るように配置されている。このはみ出た部分にフォークプラグ205が接続される。
Temperature information Tj, voltage Vi, a control signal for the
The
フォークプラグ205aはスイッチ回路基板201aの導体板204aと接続される。電源配線212は隔壁215の開口部216を介して、スイッチ回路基板201aと接続される。フォークプラグ205dはスイッチ回路基板201bの導体板204cと接続される。電源配線212は隔壁215の開口部216を介して、スイッチ回路基板201bと接続される。フォークプラグ205bはスイッチ回路基板201aの導体板204bと接続される。電源配線212は隔壁215の開口部216を介して、スイッチ回路基板201aと接続される。
The
図11等に図示するように、スイッチ回路基板201bの導体板204dと導体板204c間にはスイッチ回路124aが配置され、導体板204dと導体板204c間を短絡する。短絡することにより、電流電源回路121aが出力する電流Iaが試験電流Idとしてトランジスタ117に供給される。
As shown in FIG. 11 etc., a
スイッチ回路基板201aの導体板204aと導体板204b間にはスイッチ回路124bが配置され、スイッチ回路124bがオンすることにより、導体板204aと導体板204b間を短絡する。短絡することにより、電流電源回路121aが出力する電流Iaが放電電流Imとしてグランドに流れ、トランジスタ117のチャンネル間が短絡される。チェンネル間が短絡されることにより、トランジスタ117に過電圧、過電流が印加されることはない。
導体板204にはフォークプラグ205が接続される。導体板204bには、フォークプラグ205cが接続される。導体板204aにはフォークプラグ205bが接続される。また、導体板204dには、フォークプラグ205eが接続される。導体板204cにはフォークプラグ205dが接続される。
図25はフォークプラグ205の構成図である。図25(a)はスイッチ回路基板201に取り付けられた導体板204とフォークプラグ205とが結合された状態を示している。図25(b)は図25(a)のAA’線での断面を矢印方向から見たときの、導体板204とフォークプラグ205の結合状態を示している。
Figure 25 is a diagram of the configuration of the
フォークプラグ205の材質はアルミニウム等の金属で構成されている。また、表面は下地をニッケル処理したうえに銀メッキが施されている。フォークフラグ205はネジ溝が形成されており、接続ボルト219で接続配線211がフォークプラグ205に取り付けができるように構成されている。
The
凸状の接触部220はリン青銅、銅合金で構成されている。また、接触部220の表面は銀メッキが施されている。フォークプラグ205の導体板204への挿入力は40以上60N以下になるように構成されている。
The convex contact portion 220 is made of phosphor bronze and copper alloy. The surface of the contact portion 220 is silver plated. The insertion force of the
接触部220として、白金、金、銀、タングステン、銅、ニッケル、またはそれらを組合せた合金が用いられる。また、銀-酸化物接点材料(Ag+ZnO、Ag+SnO2、Ag+SnO2 In2O3、Ag+、Ag+SnO2 Sn2Bi2O7)を用いることも好ましい。 Platinum, gold, silver, tungsten, copper, nickel, or alloys of combinations thereof may be used for the contact 220. It is also preferred to use silver-oxide contact materials ( Ag + ZnO , Ag+ SnO2 , Ag+ SnO2In2O3 , Ag+, Ag + SnO2Sn2Bi2O7 ).
図26では、2枚のスイッチ回路基板201を図示しているが、試験をするトランジスタ117数によりスイッチ回路基板201は2枚以上を必要とし、スイッチ回路基板201はマザー基板207のコネクタ213と接続される。
In FIG. 26, two
図10に図示するように、フォークプラグ205cは、C2室とB室間に設けられた隔壁214の開口部216から差し込まれ、導体板204bとフォークプラグ205cが接続される。C1室には試験するトランジスタ117、加熱冷却プレート134が配置され、B室にはトランジスタ117の試験のための駆動回路等が配置されている。C1室、C2室とB室とは隔壁214で分離されているため、加熱冷却プレート134から冷媒液がもれたとしてもB室に漏れることはない。なお、加熱冷却プレート134の周辺には漏水センサ(図示せず)が配置されている。また、冷却液が流出した場合、冷却液を試験装置外に排出する溝が形成されている。
隔壁214には静電シールド板が配置され、トランジスタ117から発生したノイズにより、B室の駆動回路系が誤動作しないように構成されている。
As shown in Fig. 10, the
An electrostatic shield plate is disposed on the
試験するトランジスタ117に流す電流は数百アンペアと大きいため、使用する接続配線211の太さも太い。そのため、接続配線211の摺動性がなく、また、接続配線211が硬く、接続配線211の接続変更が容易でない。
The current flowing through the
本発明の半導体素子試験装置では、C2室から挿入されたフォークプラグ205により、スイッチ回路基板201に接続できる。したがって、トランジスタ117の試験条件により使用するスイッチ回路基板201との接続変更は、接続配線211の結線変更する必要がなく、フォークプラグ205を挿入する開口部216位置の変更だけでよい。また、スイッチ回路基板201は、マザー基板207に接続するコネクタ213の位置の変更だけでよい。
The semiconductor element testing device of the present invention can be connected to the
図9、図11、図29、図30等に図示するように、トランジスタ117に接続された接続配線211bはフォークプラグ205cに接続されている。トランジスタ117に接続された接続配線211aはフォークプラグ205eに接続されている。
As shown in Figures 9, 11, 29, 30, etc., the
試験をするトランジスタ117を複数であっても、スイッチ回路基板201aは1基板であっても用途として充足する。電流電源回路121aの出力電流IaをImとしてグランドラインに流せば良いからである。
Even if there are
スイッチ回路基板201bは試験するトランジスタ117の数が必要である。たとえば、試験するトランジスタ117が12個であれば、スイッチ回路基板201bは12枚準備することが好ましい。スイッチ回路基板201aとスイッチ回路基板201bは同一の仕様とすることがコスト的にも有利である。
スイッチ回路基板201には、スイッチ回路124としてのトランジスタ等を複数実装する。スイッチ回路124の個数が多いほど、2枚の導体板204間を短絡するインピーダンスが小さくなる。スイッチ回路124bのオン抵抗は、試験するトランジスタ117のオン抵抗よりも小さくなるように、スイッチ回路基板201aに実装するスイッチ回路124bの個数を決定する。
A plurality of transistors or the like are mounted on the
図27、図28は、隔壁214の開口部216にフォークプラグ205を挿入した状態を図示したものである。図27は隔壁214の表面から見た図であり、図28は隔壁214の裏面から見た図である。
Figures 27 and 28 show the state in which the
図27の導体板204bには、一例として、フォークプラグ205bと複数のフォークプラグ205c(フォークプラグ205c1~フォークプラグ205c5)が接続されている。導体板204d1にはフォークプラグ205e1、導体板204d2にはフォークプラグ205e2、導体板204d3にはフォークプラグ205e3、導体板204d4にはフォークプラグ205e4、導体板204d5にはフォークプラグ205e5が接続されている。
As an example,
フォークプラグ205cとフォークプラグ205e間にはそれぞれ試験するトランジスタ117が接続されている。試験するトランジスタ117の個数分のスイッチ回路基板201bがマザー基板207に実装される。開口部216はスイッチ回路基板201の導体板204位置に対応して形成されている。
A
なお、図示していないが、スイッチ回路基板201のスイッチ回路124がオンオフすることにより大きなノイズが発生する。この対策として、スイッチ回路基板201間に金属板を配置し、金属板をアース接地している。
Although not shown, large noise is generated when the switch circuit 124 of the
各図面では、スイッチ回路124はスイッチ回路基板201に1個を図示している。しかし、実際には導体板204間には、複数のスイッチ回路124が配置されている。スイッチ回路基板201に複数のスイッチ回路124を配置することにより導体板204間(たとえば、導体板204cと導体板204e間)を低抵抗で短絡することができる。
In each drawing, one switch circuit 124 is shown on the
スイッチ回路124の発熱は導体板204に放熱される。また、スイッチ回路124には放熱板が取り付けられている。スイッチ回路124のグランド端子はスイッチ回路基板201のグランドに接続され、グランドの銅箔を介しても放熱される。
The heat generated by the switch circuit 124 is dissipated to the
図9に図示するように、スイッチ回路基板201には、2つの導体板204が取り付けられ、2つの導体板204を短絡するようにスイッチ回路124が配置されている。また、図29は第1の実施例における本発明の半導体素子試験装置の等価回路図である。
As shown in FIG. 9, two
図9、図10、図11等に図示するように、スイッチ回路基板201aには導体板204a、導体板204bが取り付けられている。導体板204aは、フォークプラグ205aと接続されている。フォークプラグ205aは電流電源回路121aの出力端子と接続されている。導体板204bはフォークプラグ205bと接続されている。フォークプラグ205bは電流電源回路121aのグランド端子と接続されている。
As shown in Figures 9, 10, 11, etc.,
スイッチ回路124bがオンすると電流電源回路121aの出力端子間が短絡され、短絡電流Imが流れる。そのため、電流電源回路121aの出力電流はトランジスタ117には供給されない。スイッチ回路124bがオープンの時に、電流電源回路121aの出力電流Iaがトランジスタ117に供給される。
When the
スイッチ回路基板201bには導体板204c、導体板204dが取り付けられている。導体板204cは、フォークプラグ205dと接続されている。フォークプラグ205dは電流電源回路121aの出力端子と接続されている。導体板204dはフォークプラグ205eと接続されている。フォークプラグ205eは試験を行うトランジスタ117のコレクタ端子と接続されている。
図9、図10、図27、図28等に図示するように、フォークプラグ205eは隔壁214に開口された開口部216に差し込まれ、導体板204dと結合されている。また、フォークプラグ205cは隔壁214に開口された開口部216に差し込まれ、導体板204dと結合される。
As shown in Figures 9, 10, 27, 28, etc.,
スイッチ回路基板201bにはスイッチ回路124aが配置され、スイッチ回路124aがオンすると電流電源回路121aからの出力電流Iaがトランジスタ117に流す試験電流Idとして、トランジスタ117に供給される。
A
スイッチ回路基板201bは筐体210のB室に配置されているが、C2室から隔壁214の開口部216から差し込まれたフォークプラグ205により、スイッチ回路基板201bと試験を行うトランジスタ117が電気的に接続される。
The
図9、図10、図27、図28等に図示すように、フォークプラグ205と導体板204とが接続される。図10において、スイッチ回路基板201は平行して配置されているように図示している。実際にはスイッチ回路基板201は基板ラックに並行した挿入されて配列されている。基板ラックの側面にはマザー基板が配置され、各回路基板への制御信号は、マザー基板から印加される。
以下、本発明の半導体素子の試験方法について説明をする。図29、図30、図31は第1の実施例における本発明の半導体素子の試験方法の説明図である。
As shown in Figures 9, 10, 27, 28, etc.,
The method for testing a semiconductor device according to the present invention will be described below. Figures 29, 30 and 31 are explanatory diagrams of the method for testing a semiconductor device according to the first embodiment of the present invention.
定電流回路118はトランジスタ117のダイオードDiに定電流Icを供給する。オペアンプ回路116はダイオードDiの端子電圧Viをバッファリングして出力する。端子電圧Viは温度測定回路115に印加され、温度測定回路115は端子電圧Viからトランジスタ117の温度情報Tjを求め、コントローラ111に転送する。温度情報はデバイス制御回路基板209のコネクタ213からマザー基板207に出力され、コントロール回路基板111に送られる(図26等参照)。
The constant
ゲートドライバ回路113からは、設定された周波数、かつ、設定されたオン電圧時間でトランジスタ117のゲートをオンさせるオン電圧Vgが出力される。一例として、図31(a)に図示するように、トランジスタ117のオンオフ周期はtcycleであり、オン時間はton、オフ時間はtoffである。
The
図31(a)のオン信号電圧Vgsに基づいて、トランジスタ117はオンオフ制御される。ゲートドライバ回路113はゲート信号制御回路112で制御される。
電流電源回路121aは定電流Iaを出力し、定電流Iaがトランジスタ117のIdとして供給される。
31(a), the
The current power supply circuit 121 a outputs a constant current Ia, which is supplied as Id to the
ゲートドライバ回路113から出力されるVgs信号電圧により、トランジスタ117はオンオフ動作し、トランジスタ117がオンしている期間にトランジスタ117のチャンネル間に電流Idが流れる。
The Vgs signal voltage output from the
ゲートドライバ回路113は、内部に可変抵抗回路125を有している。可変抵抗回路125の値は、0(Ω)から500(Ω)間で、所定値に、あるいはステップ的に設定できるように構成されている。ゲート端子gの波形を観察しながら、コントロール回路基板(コントローラ)111からの制御信号により可変抵抗回路125の値を設定してもよい。
The
トランジスタ117のゲート端子gとエミッタ端子eまたは、コレクタ端子c間に抵抗R(図示せず)を配置してもよい。抵抗Rの値を調整することにより、ゲート信号の立ち上がりおよび立ち下がり電圧波形の傾斜角度を調整できる。
A resistor R (not shown) may be placed between the gate terminal g and the emitter terminal e or collector terminal c of the
可変抵抗回路125の値が大きい場合は、トランジスタ117のゲート端子に印加するトランジスタ117のゲート信号の立ち上がり/立ち下がり波形の傾斜が緩やかになる。
When the value of the
一方、可変抵抗回路125の抵抗値が小さい場合は、ゲート信号の立ち上がり/立ち下がり波形の傾斜が急峻になる。可変抵抗回路125の値を変更あるいは所定値に設定することにより、トランジスタ117のオン時間を調整できる。
On the other hand, if the resistance value of the
ゲートドライバ回路113は、トランジスタ117のゲート端子gに印加するゲート電圧において、立ち上がり波形の傾斜(立ち上がり時間Tr)と立ち下がり波形の傾斜(立ち下がり時間Td)を設定できる。立ち上がり時間Trと立ち下がり時間Tdを別々に調整することによりトランジスタ117のオン時間等を任意に調整できる。
The
可変抵抗回路125の抵抗値は、コントロール回路基板(コントローラ)111により設定する。設定は、一定値であることに限定されない。ゲートドライバ回路113の立ち上がり波形の傾斜(立ち上がり時間Tr)と立ち下がり波形の傾斜(立ち下がり時間Td)を変化させてもよい。ゲート信号の立ち上がり時の抵抗値と、立ち下がり時の抵抗値とを変化させてもよい。また、リアルタイムに抵抗値を可変制御してもよい。可変抵抗回路125を可変制御することにより、トランジスタ117のオン時間が安定する。
The resistance value of the
ゲート信号の立ち上がり時の抵抗値を小さくすると、トランジスタ117のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ117がオンする。ゲート信号の立ち上がり時の抵抗値を大きくすると、トランジスタ117のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ117がオンする。
When the resistance value at the rising edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal of
ゲート信号の立ち下がり時の抵抗値を小さくすると、トランジスタ117のゲート端子に印加されるオン電圧の波形が急峻になり、高速にトランジスタ117がオフする。ゲート信号の立ち下がり時の抵抗値を大きくすると、トランジスタ117のゲート端子に印加されるオン電圧の波形が緩やかになり、緩やかにトランジスタ117がオフする。
When the resistance value at the falling edge of the gate signal is reduced, the waveform of the on-voltage applied to the gate terminal of
以上のように、トランジスタ117のゲート端子に接続された可変抵抗回路の値、あるいはゲートドライバ回路113の立ち上がり時間/立ち下がり時間を制御あるいは調整または設定することができる。したがって、ゲートドライバ回路113の機能として、トランジスタ117に発生させる突入電流Is、サージ電圧Vsを変化あるいは変更することができる。
As described above, it is possible to control, adjust, or set the value of the variable resistance circuit connected to the gate terminal of
トランジスタ117の動作は、トランジスタ117のゲート端子のオン電圧の制御だけでなく、電流電源回路121がトランジスタ117に供給する定電流Idあるいは電圧Vmの値を変化あるいは設定できることは言うまでもない。
It goes without saying that the operation of
ゲートドライバ回路113の可変抵抗回路125はコントロール回路基板(コントローラ)111により制御される。図31に図示するゲートドライバ回路113が出力するゲート信号の周期時間tcycle、オン時間tonあるいはオフ時間toffはゲート信号制御回路112が制御し、ゲート信号がトランジスタ117のゲート端子に印加される。また、ゲート信号制御回路112はコントロール回路基板(コントローラ)111により制御される。
The
図11、図29、図30等において、ゲートドライバ回路113の可変抵抗回路125の抵抗値は、可変としたがこれに限定するものではない。たとえば、可変抵抗回路125を外付け抵抗とし、抵抗をコネクタ(図示せず)等によりトランジスタ117のゲート端子に接続してもよいことは言うまでもない。
接続する抵抗の値は、トランジスタ117のゲート端子の波形、チャンネル電流Idの波形を観察して設定する。
11, 29, 30, etc., the resistance value of the
The value of the resistor to be connected is set by observing the waveform of the gate terminal of the
図11、図29、図30等において、トランジスタ117のコレクタ端子cとエミッタ端子e間には定電流回路118が接続されている。定電流回路118は、所定の定電流Icを流す。定電流Icはトランジスタ117の温度をモニターするためである。
In Figures 11, 29, 30, etc., a constant
なお、IGBTを例示して本明細書は説明するため、トランジスタ117の端子はゲート端子g、コレクタ端子c、エミッタ端子eである。MOSトランジスタ117の場合は、トランジスタ117の端子はゲート端子g、ドレイン端子d、ソース端子sとなる。
In this specification, an IGBT is used as an example for explanation, so the terminals of the
トランジスタ117には、ボディダイオードあるいはチャンネルダイオードDiが形成されている。なお、ダイオードDiはトランジスタ117が形成された半導体チップに実装された別の半導体チップのダイオードであってもよい。
A body diode or a channel diode Di is formed in the
ダイオードDiは、トランジスタ117の形成時に副次的に形成されるダイオード(寄生ダイオード)を利用してもよい。寄生ダイオードはトランジスタ117の層構造により副次的に形成される。ダイオードDiは、構造上、トランジスタ117のチャンネル部の近傍に形成される。
The diode Di may be a parasitic diode formed secondarily when the
ダイオードDiは、トランジスタ117を動作させている時には動作しないものであれば、いずれの素子でもよい。たとえば、ダイオードに限定されるものではなく、トランジスタをダイオード接続して使用しても良いことはいうまでもない。
The diode Di may be any element that does not operate when the
また、ダイオード等の半導体に限定されるものではなく、抵抗等のデバイスでもよい。抵抗等のデバイスに定電流Icを印加することにより、抵抗の端子電圧を測定する。この電圧を電圧Viとして測定する。 In addition, the device is not limited to a semiconductor such as a diode, but may be a device such as a resistor. A constant current Ic is applied to a device such as a resistor to measure the terminal voltage of the resistor. This voltage is measured as voltage Vi.
以上のように、温度を取得する素子は、半導体等のデバイスだけでなく、抵抗等のデバイスでもよい。つまり、電流を流すことにより電圧値を取得できるデバイス、あるいは電圧を印加することにより電流値を取得できるデバイスであればいずれのデバイスでも適用できる。 As described above, the element that acquires the temperature can be not only a semiconductor device, but also a resistor or other device. In other words, any device that can acquire a voltage value by passing a current, or a current value by applying a voltage, can be used.
ダイオードDiはトランジスタ117の発熱により抵抗値が変化する。ダイオードDiに定電流Icを流すと、ダイオードDiの抵抗値の変化に比例してダイオードDiの端子間の電圧が変化する。端子間の電圧をモニターあるいは測定すれば、トランジスタ117の温度、または温度の変化を知ることができる。
トランジスタ117の温度をダイオードDiの電圧からモニターするためには、温度係数を予め取得しておく必要がある。
The resistance value of the diode Di changes due to heat generation by the
In order to monitor the temperature of the
温度係数は、トランジスタ117を恒温槽で所定温度に設定し、ダイオードDiに定電流Icを流して、ダイオードDiの端子電圧を測定する。前記所定温度を変化させ、かつダイオードDiの端子電圧を測定することにより、温度に対するダイオードの端子電圧を取得できる。したがって、温度に対するダイオードDiの端子電圧からトランジスタ117の温度係数Kを求めることができる。
The temperature coefficient is determined by setting the
温度係数Kは、トランジスタ117の各生産ロットで異なる場合があるが、一般的には生産ロットで一定の値を示す。したがって、各生産ロットで、試験を行うトランジスタ117を抜き取り、温度係数Kを求めておけば他のトランジスタ117の温度係数Kにも使用できる。
The temperature coefficient K may differ for each production lot of
精度よく温度係数Kを取得するには、同じロットでも、各トランジスタ117の温度係数Kを個別に測定して試験をする。温度係数Kの測定は、恒温槽の使用に限定されない。たとえば、トランジスタ117を実装したヒートシンクに流す水温を変えて温度係数Kを取得する。
To obtain the temperature coefficient K with high accuracy, the temperature coefficient K of each
試験時は、トランジスタ117に間欠的に、試験電流Idを印加する。試験電流Idをオフした直後あるいは、オフした後、短時間の所定時間の経過後、定電流回路118から、温度測定用の定電流Icを流す。
During testing, a test current Id is applied intermittently to
定電流Icでトランジスタ117が発熱することを防止するため、あるいは定電流Icの影響がないようにするため、定電流Icはトランジスタ117のチャンネルに流す定電流Idよりも十分に小さい電流値にする。定電流Idは、温度測定に影響を与える発熱しない程度の電流を流す。
To prevent the constant current Ic from heating the
具体的には、定電流Icは試験時にトランジスタ117に流す電流Idの1/1000以下に設定する。好ましくは、トランジスタ117に流す電流Icは電流Idの1×106の1以上1×104の1以下にする。定電流Icは0.1mA以上100mA以下にする。
Specifically, the constant current Ic is set to 1/1000 or less of the current Id passed through the
チャンネル電流Idを変化させ、ダイオードDi電圧(トランジスタ117のコレクタ-エミッタ端子間電圧)を測定して、温度係数Kを求める。求められた温度係数Kは、温度測定回路115に記憶させる。
The channel current Id is changed, the diode Di voltage (the voltage between the collector and emitter terminals of transistor 117) is measured, and the temperature coefficient K is calculated. The calculated temperature coefficient K is stored in the
温度を測定する時、ダイオードDiがトランジスタ117と同一チップ内に形成されている場合、ゲート電圧Vgsによって飽和電圧のVn電圧が変化する場合がある。ゲート電圧Vgsはゼロ(0)電圧または負電圧(マイナス電圧)とすることが好ましい。
When measuring temperature, if the diode Di is formed in the same chip as the
図8に示すように、温度情報Tjに基づいて、コントロール回路基板(コントローラ)111はチラー136を制御する。チラー136は循環水(循環溶液)の温度を調整し、加熱冷却プレート134の温度を調整する。
As shown in FIG. 8, based on the temperature information Tj, the control circuit board (controller) 111 controls the
以上の実施例では、予め、温度係数Kを求めるとしたが、本発明の半導体試験方法はこれに限定するものではない。なお、温度係数とダイオード端子電圧等からトランジスタ117の温度情報Tjを求める。
トランジスタ117と加熱冷却プレート134に密着して配置し、加熱冷却プレート134の温度が、トランジスタ117と略一致するように構成する。
In the above embodiment, the temperature coefficient K is calculated in advance, but the semiconductor testing method of the present invention is not limited to this. Temperature information Tj of the
The
コントロール回路基板(コントローラ)111はチラー136を制御して、加熱冷却プレート134の温度を所定温度にし、トランジスタ117に定電流Icを印加して、ダイオードDiの端子電圧を測定する。
The control circuit board (controller) 111 controls the
測定結果から、温度係数Kを求める。加熱冷却プレート134の温度は、複数の温度に設定し、それぞれの温度での温度係数Kを求め、結果からより温度係数の値の精度を向上させる。
From the measurement results, the temperature coefficient K is calculated. The temperature of the heating/
温度係数Kは、トランジスタ117を加熱冷却プレート134で所定温度にし、ダイオードDiに定電流Icを流して、端子電圧を測定する。前記所定温度を変化させ、かつダイオードDiの端子電圧を測定することにより、温度に対するダイオードDiの端子電圧を取得できる。したがって、温度に対するダイオードDiの端子電圧からトランジスタ117の温度係数Kを求めることができる。
The temperature coefficient K is calculated by heating the
トランジスタ117の試験時は、定電流Icは、チャンネル電流Idが流れていない時にダイオードDiに流す。つまり、トランジスタ117がオンしていない時に、定電流Icを流してダイオードDiの端子間電圧を測定する。
When testing
オペアンプ回路(バッファ回路)116は、ダイオードDiの端子電圧Vi(端子c-端子e)を出力する。なお、オペアンプ回路116は、オペアンプ素子から構成されるものに限定されない。入力インピーダンスが高く、出力インピーダンスが低いものであればいずれのものでもよい。
温度測定回路115は保持されている温度係数Kと電圧Viから、試験を実施しているトランジスタ117の温度情報Tjを求める。
The operational amplifier circuit (buffer circuit) 116 outputs the terminal voltage Vi (terminal c-terminal e) of the diode Di. Note that the
The
求められた温度情報Tjはコントロール回路基板(コントローラ)111に送られる。コントロール回路基板(コントローラ)111は、温度情報Tjが所定設定値以上のなった場合、トランジスタ117が所定のストレス状態、あるいは劣化状態となったと判断し、試験の制御変更あるいは試験の停止等を行う。
The obtained temperature information Tj is sent to the control circuit board (controller) 111. When the temperature information Tj reaches or exceeds a predetermined set value, the control circuit board (controller) 111 determines that the
試験でトランジスタが劣化する箇所は主として、トランジスタ117内の接合部であることが多い。半導体そのものが劣化することはなく、トランジスタ117の接合部(ボンディング、ダイボンド等)が劣化し、接合部の抵抗値が高くなる。抵抗値が高くなることにより、電圧Vceが高くなり、発熱してトランジスタ117の温度が上昇する。
The main area where a transistor deteriorates during testing is often the junctions within the
半導体が劣化する場合は、トランジスタ117のゲート酸化膜(絶縁膜)の劣化である場合が多い。ゲート酸化膜の劣化が発生した場合は、酸化膜(絶縁膜)の短絡状態になり、電圧Vceは下がる。または、トランジスタ117がオフ状態となり、トランジスタ117には電流は流れず、電圧Vceは電源電圧の最大値まで上昇する。
When a semiconductor deteriorates, it is often the deterioration of the gate oxide film (insulating film) of
温度情報Tjは、試験開始時は、最低温度T1から最高温度T2の間を変化する。試験によりトランジスタ117にストレスがかかると、トランジスタ117のVce電圧が変化し、通常は温度情報Tjが高くなる方向に変化する。
したがって、図32(c)に図示するように、最低温度は、温度T1より上昇し、最高温度は温度情報Tm(Tjmax)に近づく。
本発明の半導体の試験方法では、試験の終了は下記のいずれかの条件で停止する。
・温度情報Tjが所定範囲内から外れた場合。
・チャンネル電圧Vceが所定の電圧範囲から外れた場合。
・熱抵抗が所定の範囲内から外れた場合。
At the start of the test, the temperature information Tj varies between the minimum temperature T1 and the maximum temperature T2. When the
Therefore, as shown in FIG. 32(c), the minimum temperature rises above temperature T1, and the maximum temperature approaches temperature information Tm (Tjmax).
In the semiconductor testing method of the present invention, the test is terminated under any of the following conditions:
When the temperature information Tj falls outside a predetermined range.
When the channel voltage Vce falls outside a predetermined voltage range.
- If the thermal resistance is outside the specified range.
図11、図29、図30等の実施例において、スイッチ回路Ssa124a、スイッチ回路Sab124bはスイッチ回路の記号を使用している。スイッチ回路Ssa124a、スイッチ回路Sab124bは、クローズ(オン)した時の抵抗(オン抵抗)が小さいものであれば、いずれの素子でもスイッチ回路として使用できる。たとえば、トランジスタ、メカニカルリレー、ホトトランジスタ、ホトダイオードスイッチ等が例示される。 In the examples of Figures 11, 29, 30, etc., switch circuit Ssa124a and switch circuit Sab124b use the symbols for switch circuits. Any element can be used as the switch circuit for switch circuit Ssa124a and switch circuit Sab124b as long as the resistance (on resistance) when closed (on) is small. Examples include transistors, mechanical relays, phototransistors, and photodiode switches.
図30は本発明の第1の実施例における半導体素子試験装置の等価回路図である。本実施例では、スイッチ回路Ssa、スイッチ回路Sabは、図30に図示するようにパワーMOSFET124を使用している。パワーMOSFETはチャンネル間の電圧(Vsd)が小さい。 Figure 30 is an equivalent circuit diagram of a semiconductor device testing device in the first embodiment of the present invention. In this embodiment, the switch circuit Ssa and the switch circuit Sab use a power MOSFET 124 as shown in Figure 30. The voltage (Vsd) between the channels of a power MOSFET is small.
なお、スイッチ回路として、パワーMOSFET以外のものを採用してもよい。スイッチ回路Ssa、スイッチ回路SabはパワーMOSFETだけでなく、パワートランジスタ等であっても良いことはいうまもない。その他、電磁リレー、電磁スイッチ等も例示される。 Note that the switch circuit may be something other than a power MOSFET. Needless to say, the switch circuit Ssa and the switch circuit Sab may be power transistors or the like, in addition to power MOSFETs. Other examples include electromagnetic relays and electromagnetic switches.
パワーMOSFET124bのオン時のチャネル電圧(Vsdb)は、パワーMOSFET124aのオン時のチャネル電圧(Vsda)以下となるものを選定する。つまり、パワーMOSFET124bのオン時のチャネル電圧(Vsdb)は、パワーMOSFET124aのオン時のチャネル電圧(Vsda)よりも小さくなるようにする。スイッチ回路124bがオンした時、完全に電流電源回路121aの端子間を短絡して、電流Imを安定して流すためである。
以上の事項は、スイッチ回路124がパワートランジスタ等の場合も同様である。パワートランジスタ124の場合は、チャンネル電圧はVceとなる。
スイッチ回路124aがオンすることにより、電流電源回路121aが出力する電流Iaが試験電流Idとしてトランジスタ117に供給できるようになる。
The channel voltage (Vsdb) of the
The above also applies when the switch circuit 124 is a power transistor, etc. In the case of the power transistor 124, the channel voltage is Vce.
When the
図31は、第1の実施例における本発明の半導体素子の試験方法の説明図である。図31においてVgsは、試験をするトランジスタ117のゲート端子に印加するゲート信号である。Idは試験時にトランジスタ117に流す電流である。説明を容易にするため、トランジスタ117がオン時に定電流Iaを流すとしている。
Figure 31 is an explanatory diagram of a method for testing a semiconductor element of the present invention in the first embodiment. In Figure 31, Vgs is a gate signal applied to the gate terminal of the
図31(c)St1はダイオードDiに電流Icを流すタイミング信号であり、St1がHレベルの時、トランジスタ117のダイオードDiに電流が流れる。オペアンプ回路116はダイオードDiの端子間電圧を取得し、温度測定回路115は端子間電圧を温度情報Tjに変換する。温度情報Tjはコントロール回路基板(コントローラ)111に送られ、コントロール回路基板(コントローラ)111は温度情報Tjにしたがってトランジスタ117(半導体素子117)の試験を実施する。
In Fig. 31 (c), St1 is a timing signal for passing a current Ic through the diode Di, and when St1 is at H level, a current flows through the diode Di of the
Idは試験を行うトランジスタ117に流れる電流であり、電流電源回路121が出力する電流である。St1、St2は温度測定用のダイオードに測定用電流を流す時間あるいは温度の測定時間である。
図31(e)Ssaはスイッチ回路124aのオンオフ信号、図31(f)Sabはスイッチ回路124bのオンオフ信号である。
Id is a current flowing through the
FIG. 31(e) Ssa is the on/off signal of the
図31(g)Vceはトランジスタ117のc端子の電圧(トランジスタ117のチャンネル電圧)、温度情報Tjは測定されたトランジスタ117の温度変化を示す。
Figure 31 (g) Vce indicates the voltage at terminal c of transistor 117 (channel voltage of transistor 117), and temperature information Tj indicates the measured temperature change of
図31(a)に図示するように、ゲートドライバ回路113からゲート信号Vgsがトランジスタ117のゲート端子gに印加される。ゲート信号Vgsは周期時間tcycle、オン時間tonである。周期時間tcycle、オン時間tonはゲート信号制御回路112で任意の値に設定することができる。また、オン電圧Vgも任意の電圧に設定することができる。
As shown in FIG. 31(a), a gate signal Vgs is applied from the
図31(d)St2は図34に示す実施例において、ダイオードDsa、ダイオードDsbに電流Icを流すタイミング信号である。St2がHレベルの時、トランジスタ117のダイオードDsaまたはDsbに電流が流れる。トランジスタ117と独立したデバイス(ダイオード)に定電流Icを流して温度情報Tjを取得する場合である。
Figure 31 (d) St2 is a timing signal that causes current Ic to flow through diode Dsa and diode Dsb in the embodiment shown in Figure 34. When St2 is at H level, current flows through diode Dsa or Dsb of
オペアンプ回路116はダイオードDsaまたはDsbの端子間電圧を取得し、温度測定回路115は端子間電圧を温度情報Tjに変換する。温度情報Tjはコントロール回路基板(コントローラ)111に送られ、コントロール回路基板(コントローラ)111は温度情報Tjに基づいてトランジスタ117の試験を実施する。なお、St2に関連する事項は、図34等で説明する。
The
理解を容易にするため、測定された温度情報Tjは図31(h)で示すように、T1からT2の間を変化するとして説明する。温度情報Tjはトランジスタ117に通電されることにより高くなり、通電する電流が停止すると低下する。また、温度情報Tjはトランジスタ117の特性変化にともなって変化する。
For ease of understanding, the measured temperature information Tj will be described as changing between T1 and T2 as shown in FIG. 31(h). The temperature information Tj increases when a current is passed through the
図31(e)Ssaはスイッチ回路Ssaのオンオフ制御信号のタイミングを示す。SsaがVonになるとスイッチ回路Ssaがクローズ(オン)する。0の場合は、スイッチ回路Ssaがオープン(オフ)になり、電流あるいは電圧の印加が遮断される。 Figure 31 (e) Ssa shows the timing of the on/off control signal for the switch circuit Ssa. When Ssa becomes Von, the switch circuit Ssa closes (turns on). When it is 0, the switch circuit Ssa opens (turns off), and the application of current or voltage is cut off.
図31(f)Ssbはスイッチ回路Ssbのオンオフ制御信号のタイミングを示す。SsbがVonになるとスイッチ回路Ssbがクローズ(オン)する。0の場合は、スイッチ回路Ssbがオープン(オフ)になる。 Figure 31 (f) Ssb shows the timing of the on/off control signal for the switch circuit Ssb. When Ssb becomes Von, the switch circuit Ssb closes (turns on). When it is 0, the switch circuit Ssb opens (turns off).
図31(g)Vceはトランジスタ117のチャンネル電圧(エミッタ端子とコレクタ端子間の電圧)である。トランジスタ117のオンオフにともなって、サージ電圧、ザージ電流が発生し、また、トランジスタ117のオン抵抗の変化にともないVce波形が時間的に複雑に変化する。また、ダイオードDiに電流Icが流れることにより、トランジスタ117のVce波形は変化する。
Figure 31 (g) Vce is the channel voltage (voltage between the emitter terminal and collector terminal) of
本明細書、図面では、説明を容易にするため、あるいは作図を容易にするため、トランジスタ117がオンの時は電圧Vnになるとし、トランジスタがオフの時は電圧Veになるとして説明をする。
ゲート信号は、周期tcycle、オン時間ton、オフ時間toffで試験をするトランジスタ117のゲート端子に印加される。
In this specification and drawings, for ease of explanation or drawing, it is assumed that when the
The gate signal is applied to the gate terminal of the
ゲート信号Vgsはトランジスタ117がNチャンネルの場合は、グランド(接地)電圧0(V)がオフ電圧であり、Vgがオン電圧である。トランジスタ117がPチャンネルの場合は、オン電圧の電位とオフ電圧の電位を変更する。
When
トランジスタ117をオンする前のtn2期間は、オフ電圧よりもマイナス側のVt電圧にする。また、トランジスタ117をオフ後のtn1期間は、オフ電圧よりもマイナス側のVt電圧にする。
Vt電圧は、0(V)よりも低く、-4(V)よりも高い電圧である。したがって、Vtとは、-4(V)以上かつ0(V)よりも低い電圧である。
During a period tn2 before the
The Vt voltage is a voltage lower than 0 (V) and higher than −4 (V). Therefore, Vt is a voltage equal to or higher than −4 (V) and lower than 0 (V).
なお、トランジスタ117がSiCの場合はオフ電圧をVt電圧とし、IGBTの場合は、オフ電圧を0(V)とする。以上のように、試験するトランジスタ117の種類に応じて、トランジスタ117に供給するオフ電圧を変更できるように本発明の半導体素子試験装置を構成している。
When the
Vt電圧が印加されている時に、St1(St2)をHレベルにしてトランジスタ117の温度を測定する。Vt電圧を印加している期間にダイオードDiに定電流Icを流す。また、St1(St2)のHレベルに期間には定電流Icを流す。
When the Vt voltage is applied, St1 (St2) is set to H level to measure the temperature of
トランジスタ117のゲート端子にVt電圧が印加されることにより、トランジスタ117のオフ状態が安定し、温度情報Tjの測定を安定して実施することができる。また、温度情報Tjの測定時にノイズが乗りにくく、温度情報Tjの測定精度が向上する。
By applying the Vt voltage to the gate terminal of
トランジスタ117のゲート端子にVt電圧を印加することにより、トランジスタ117のリーク電流が減少し、Vi電圧の測定精度が向上、また測定が安定する。
By applying the Vt voltage to the gate terminal of
ゲート信号Vgsは、tn1、tn2の時間にVt電圧にされる。一例としてtn1、tn2の時間は、0.2m秒以上2m秒以下の時間である。トランジスタ117は0(V)でオフする。
The gate signal Vgs is set to the Vt voltage during times tn1 and tn2. As an example, the times tn1 and tn2 are between 0.2 ms and 2 ms.
したがって、トランジスタ117のゲート端子gには、Vg、0(V)、Vtの3電圧を印加する。Vtを印加している期間に、トランジスタのダイオードDiに電流を流して温度情報Tjを測定する。
Therefore, three voltages, Vg, 0 (V), and Vt, are applied to the gate terminal g of
ダイオードDiに定電流Icを流すときには、スイッチ回路Ssaをオフして、電流電源回路121aからの電流がトランジスタ117に印加されないように制御する。
When a constant current Ic is passed through the diode Di, the switch circuit Ssa is turned off so that the current from the current power supply circuit 121a is not applied to the
ダイオードDiに定電流Icを流すことにより、ダイオードDiの端子電圧を取得し、オペアンプ回路116は端子電圧に対応するVi電圧を出力する。Vi電圧は温度測定回路115に入力され、温度測定回路115はトランジスタ117の温度に対応する温度情報Tjを求める。
By passing a constant current Ic through the diode Di, the terminal voltage of the diode Di is obtained, and the
温度情報Tjはコントロール回路基板(コントローラ)111に転送され、コントロール回路基板(コントローラ)111は温度情報Tjに基づいてトランジスタ117の試験の継続、停止、条件変更等、トランジスタ117(半導体素子117)の試験を制御する。
The temperature information Tj is transferred to a control circuit board (controller) 111, which controls the test of the transistor 117 (semiconductor element 117) by continuing, stopping, changing the conditions of the test of the
図31(e)Ssaはスイッチ回路124aのオンオフ制御するタイミング信号である。図31(f)Ssbはスイッチ回路124bのオンオフ制御するタイミング信号である。
Figure 31 (e) Ssa is a timing signal that controls the on/off state of
スイッチ回路124aは、トランジスタ117のVgs信号がVgになってから、tm2時間遅れてオンする。tm2時間はコントロール回路基板(コントローラ)111により変更設定できるように構成されている。
The
スイッチ回路124aがオンする前のtb2時間前にスイッチ回路124bがオンする。スイッチ回路124aがオンしてからtb1時間後までスイッチ回路124bのオン状態は維持される。tb2時間、tb1時間は独立して変更設定できるように構成されている。
特に、tb1の設定は重要である。tb1の時間は、トランジスタ117のVce電圧の波形を観察して、適正に設定あるいは変更する。
The
In particular, the setting of tb1 is important. The time tb1 is appropriately set or changed by observing the waveform of the Vce voltage of the
スイッチ回路124aは、トランジスタ117のVgs信号がVtになるtm1時間前にオフする。tm1時間はコントロール回路基板(コントローラ)111により変更設定できるように構成されている。
The
スイッチ回路124aがオフする前のta2時間前にスイッチ回路124bがオンする。スイッチ回路124aがオフしてからta1時間後までスイッチ回路124bのオン状態は維持される。ta2時間、ta1時間は独立して変更設定できるように構成されている。
特に、ta1の設定は重要である。ta1の時間は、トランジスタ117のVce電圧の波形を観察あるいは測定して、適正に設定あるいは変更する。
The
In particular, the setting of ta1 is important. The time ta1 is appropriately set or changed by observing or measuring the waveform of the Vce voltage of the
スイッチ回路Ssbがオンすることにより、電流電源回路121aの出力端子がグランド(接地ライン)と短絡し、電荷が放電される。電荷が放電されることにより電流電源回路121aの端子電圧は0(V)(グランド電圧)となる。また、電流電源回路121aが出力する電流Iaを、電流Imとして接地(グランド)へ流す。したがって、電流Iaはトランジスタ117に印加されることはなく、また、トランジスタ117のコレクタ電圧が上昇することはない。
When the switch circuit Ssb is turned on, the output terminal of the current power supply circuit 121a is shorted to the ground (ground line), and the charge is discharged. As a result of the charge being discharged, the terminal voltage of the current power supply circuit 121a becomes 0 (V) (ground voltage). In addition, the current Ia output by the current power supply circuit 121a is passed to the ground (ground) as a current Im. Therefore, the current Ia is not applied to the
tb2時間は、電流電源回路121aの出力電圧が0(V)あるいは0(V)近傍になる時間、あるいは、電流電源回路121aの出力電圧の方が、トランジスタ117のコレクタ電圧よりも低くなる時間を観察あるいは測定して設定する。
The time tb2 is set by observing or measuring the time when the output voltage of the current power supply circuit 121a becomes 0 (V) or close to 0 (V), or the time when the output voltage of the current power supply circuit 121a becomes lower than the collector voltage of the
上記の電圧の関係が所定値になった時刻(tb2経過後)で、スイッチ回路124aをオンさせて、電流電源回路121aからの電流Ia(=Id)を印加する。しかし、このときは、スイッチ回路124bがオンしているため、電流電源回路121aからの電流Ia(=Id)は、スイッチ回路124bを介して電流Imとしてグランド(接地ライン)に流れる。したがって、トランジスタ117には定電流Idは流れない。
スイッチ回路124aがオンしてから、tb1時間経過後、スイッチ回路124bがオフし、試験電流Idがトランジスタ117に供給される。
試験電流Idは、図31のように、スイッチ回路124aに同期して、トランジスタ117に供給される。
At the time when the voltage relationship reaches a predetermined value (after tb2 has elapsed), the
After the
The test current Id is supplied to the
以上のようにスイッチ回路124a、124bを動作させることにより、トランジスタ117にはサージ電圧Vsあるいは突入電流Isが印加されない。または、サージ電圧Vsあるいは突入電流Isが抑制され、良好なトランジスタ117の試験を実施することができる。
By operating the
トランジスタ117への試験電流Idの停止時は、スイッチ回路124aのオフさせるta2前にスイッチ回路124bをオンさせる。スイッチ回路Ssbを介して、電流電源回路121aが出力する定電流Iaは電流Imとしてグランドに流れ、トランジスタ117には供給されない。
When the test current Id to the
ta2時間は、電流電源回路121aの出力電圧が0(V)あるいは0(V)近傍になる時間、あるいは、電流電源回路121aの出力電圧の方が、トランジスタ117のコレクタ電圧よりも低くなる時間を観察して設定する。
The time ta2 is set by observing the time when the output voltage of the current power supply circuit 121a becomes 0 (V) or close to 0 (V), or the time when the output voltage of the current power supply circuit 121a becomes lower than the collector voltage of the
上記の電圧の関係が所定値になった時刻(ta2経過後)で、スイッチ回路124aをオフさせる。スイッチ回路124aがオフしてから、ta1時間経過後、スイッチ回路124bがオフされる。
When the above voltage relationship reaches a predetermined value (after ta2 has elapsed),
以上のようにスイッチ回路124a、124bを以上のように動作あるいは制御することにより、トランジスタ117にはサージ電圧Vsあるいは突入電流Isが印加されない。または、サージ電圧Vsあるいは突入電流Isが抑制され、良好なトランジスタ117の試験を実施することができる。
By operating or controlling the
トランジスタ117に定電流Idが供給されることにより、温度情報Tjは上昇する。トランジスタ117への定電流Idが停止することにより、温度情報Tjは下降する。温度情報TjはT1とT2間を変動する。試験によりトランジスタ117の特性が変動すると温度情報Tjは徐々に上昇する。
一定値の電流Idをトランジスタ117に印加するには、電流電源回路121aを動作させ、トランジスタ117に電流Id(=Ia)を印加する。
The temperature information Tj increases when the constant current Id is supplied to the
In order to apply a constant current Id to the
図11、図29、図30、図32、図34、図35等に図示するように、ゲートドライバ回路113の可変抵抗回路125の抵抗値も設定することができる。抵抗値を大きくすることにより、ゲート信号Vgsの立ち上がり/立ち下がり波形は、図32(a)の点線あるいは一点鎖線のように変化させることができる。
As shown in Figures 11, 29, 30, 32, 34, 35, etc., the resistance value of the
ゲート信号Vgsの変化あるいは設定により、トランジスタ117に流れる電流Idも図32(b)に図示するように、点線あるいは一点鎖線のように変化させることができる。
電流Idの立ち上り波形、立ち下り波形を変化させることにより、サージ電圧あるいは突入電流を調整あるいは抑制することができる。
By changing or setting the gate signal Vgs, the current Id flowing through the
By changing the rising and falling waveforms of the current Id, it is possible to adjust or suppress the surge voltage or inrush current.
温度情報Tjは図32(c)に図示するように、試験によりトランジスタ117の特性が変化するにともなって、実線から点線、点線から一点鎖線に変化する。温度情報TjがTmのレベルに達した時に試験を停止する。あるいは、温度情報Tjの変化割合が所定値になったときに試験と停止する。また、試験条件を変更する。
As shown in FIG. 32(c), the temperature information Tj changes from a solid line to a dotted line and from a dotted line to a dashed line as the characteristics of the
図33に図示するように、スイッチ回路Ssa(スイッチ回路124a)がオフ状態の時に、St1信号をHにして、温度情報Tjを測定する。St1信号は、ゲート信号がVtの時に、Hレベルにする。tn2期間で、tc2の期間にHレベルにして、温度情報Tjを測定する。tn1期間で、tc1の期間に温度情報Tjを測定する。
As shown in FIG. 33, when the switch circuit Ssa (
tc2の期間に測定した温度情報Tjは、トランジスタ117が冷却された時点の温度情報Tjとなる。tc1期間に測定した温度情報Tjは、トランジスタ117に電流Idを停止した直後の温度情報Tjとなる。
試験の停止、条件変更、制御の変更等は、tc2の期間に測定した温度情報Tjと、tc1期間に測定した温度情報Tjで判断する。
The temperature information Tj measured during the period tc2 is the temperature information Tj at the time when the
Stopping the test, changing the conditions, changing the control, etc. are determined based on the temperature information Tj measured during the period tc2 and the temperature information Tj measured during the period tc1.
tc1期間に測定した温度情報Tjがtc2の期間に測定した温度情報Tjに比較して変化率が大きい場合、tc1期間に測定した温度情報Tjがtc2の期間に測定した温度情報Tjとの絶対値の差が大きい場合等、測定値温度情報Tjに対応して、試験を制御、変更する。 If the rate of change of the temperature information Tj measured during the tc1 period is greater than that of the temperature information Tj measured during the tc2 period, or if the difference in absolute value between the temperature information Tj measured during the tc1 period and the temperature information Tj measured during the tc2 period is large, the test is controlled and modified in response to the measurement value temperature information Tj.
また、tc2の期間に測定した温度情報Tjが標準値と所定値異なっていると場合、トランジスタ117の接続状態、試験装置に問題があるかを判定し「試験を開始せず」の判断等を行う。
tc2あるいはtc1期間に、Viを複数回測定し、Viに対する温度情報Tjを求める。
Furthermore, if the temperature information Tj measured during the period tc2 differs from the standard value by a predetermined value, it is determined whether there is a problem with the connection state of the
During the period tc2 or tc1, Vi is measured multiple times to obtain temperature information Tj for Vi.
図34の実施例は、本発明の第2の実施例における半導体素子試験装置である。図34におけるトランジスタ117は、温度測定用のダイオードDs(ダイオードDsa、ダイオードDsb)を別途設けている。なお、ダイオードDsは、トランジスタ117と同一プロセスで形成される。
The embodiment in FIG. 34 is a semiconductor device testing device according to the second embodiment of the present invention. The
図34の実施例では、図31(d)のSt2信号のタイミングで温度情報Tjを測定する。スイッチ回路Ssa(スイッチ回路124a)がオフ状態の時に、St2信号をHにして、温度情報Tjを測定する。tn2期間で、tc2の期間にHレベルにして、温度情報Tjを測定する。tc1の期間は、tonの期間、tn1の期間にいずれの期間に温度情報Tjを測定してもよい。tc2の期間に測定した温度情報Tjと、tc1期間に測定した温度情報Tjは、平均を取り、温度情報Tjを求める。
In the embodiment of FIG. 34, temperature information Tj is measured at the timing of the St2 signal in FIG. 31(d). When the switch circuit Ssa (
なお、tc2あるいはtc1期間に、Viを複数回測定し、Viに対する温度情報Tjを求める。図31の他の信号あるいはスイッチ回路の動作は、図11等で説明した実施例と同一あるいは同様である。
以上の実施例は、トランジスタ117に付加する、あるいは形成されたダイオードで温度情報Tjを測定する実施例であった。
図34の実施例では、トランジスタ117にトランジスタとは接続されていない(独立した)ダイオードDsが形成された実施例である。
During the period tc2 or tc1, Vi is measured multiple times to obtain temperature information Tj for Vi. The operations of other signals or switch circuits in Fig. 31 are the same as or similar to those in the embodiment described with reference to Fig. 11 and the like.
In the above embodiment, the temperature information Tj is measured by a diode added to or formed in the
In the embodiment of FIG. 34, a diode Ds that is not connected (is independent) from the
ダイオードDsaは定電流Icを流す向きに形成されている。ダイオードDsbは定電流Ic’を流す向きに形成されている。定電流回路118(Pc)は定電流Icおよび定電流Ic’を発生する。 Diode Dsa is oriented to pass constant current Ic. Diode Dsb is oriented to pass constant current Ic'. Constant current circuit 118 (Pc) generates constant current Ic and constant current Ic'.
ダイオードDsa、ダイオードDsbは温度測定用のダイオードである。ダイオードDsa、ダイオードDsbの構造は、図11等のダイオードDiと類似あるいは同一である。 Diodes Dsa and Dsb are diodes for measuring temperature. The structures of diodes Dsa and Dsb are similar or identical to the structure of diode Di in Figure 11, etc.
ダイオードDiがトランジスタ117の端子(端子c、端子e)と接続されているのに対して、ダイオードDsa、ダイオードDsbはトランジスタ117の端子とは接続されておらず、独立した端子に接続されている点、ダイオードDiは図31(c)のSt1のタイミングで温度情報Tjが測定されるのに対し、ダイオードDsa、ダイオードDsbは図31(d)St2のタイミングで温度情報Tjが測定される点以外は、同一動作あるいは同一構成である。
Diode Di is connected to the terminals (terminals c and e) of
図34の実施例では、ダイオードDsが定電流Idを流す経路から分離されている。トランジスタ117に電流Idを流している状態でもダイオードに定電流Icを流すことができる。したがって、温度情報Tjを測定する時間を自由に設定することができる。図31(d)に図示するように、tc1、tc2の位置を設定することができる。
In the embodiment of FIG. 34, the diode Ds is separated from the path through which the constant current Id flows. Even when the current Id flows through the
ただし、tc2にあっては、図31(d)に示すように、ゲート信号がVtの期間に配置あるいは設定する。tc2の期間で測定する温度情報Tjは、トランジスタ117が動作前の値として使用する。tc1の期間は、トランジスタ117の定電流Idを停止する直前が好ましい。なお、定電流Idの停止した直後でもよい。直前、直後とは1m秒以内の時間とすることが好ましい。
図31(d)のSt2はダイオードDs(Dsa、Dsb)の電流Ic(または電流Ic’)を流すタイミング信号である。
However, in tc2, as shown in Fig. 31(d), the gate signal is placed or set in the period of Vt. The temperature information Tj measured in the period tc2 is used as the value before the
St2 in FIG. 31(d) is a timing signal for causing the current Ic (or current Ic') to flow through the diode Ds (Dsa, Dsb).
St2がHレベルの時、トランジスタ117のダイオードDs(Dsa、Dsb)に電流が流れる。オペアンプ回路116はダイオードDsの端子間電圧を取得し、温度測定回路115は端子間電圧を温度情報Tjに変換する。
When St2 is at H level, a current flows through the diode Ds (Dsa, Dsb) of the
温度情報Tjはコントロール回路基板(コントローラ)111に送られ、コントロール回路基板(コントローラ)111は温度情報Tjにしたがってトランジスタ117の試験を実施あるいは停止あるいは制御を変更する。
The temperature information Tj is sent to the control circuit board (controller) 111, which performs, stops, or changes the control of the test of the
St2がHレベルの時に、定電流回路118は定電流Icを流し、定電流IcはダイオードDsaに流れる。また、定電流回路118は定電流Ic’を流し、定電流Ic’はダイオードDsbに流れる。
When St2 is at the H level, the constant
定電流Icと定電流Ic’は同一の大きさの電流である。ただし、ダイオードDsaとダイオードDsbの閾値電圧が異なる場合、ダイオードDsaとダイオードDsbの特性が異なる場合等は、定電流Icと定電流Ic’の大きさを異ならせることが好ましい。 The constant current Ic and the constant current Ic' are currents of the same magnitude. However, when the threshold voltages of the diodes Dsa and Dsb are different, or when the characteristics of the diodes Dsa and Dsb are different, it is preferable to make the constant current Ic and the constant current Ic' different in magnitude.
オペアンプ回路116はダイオードDsaまたはDsbの端子間電圧を取得し、温度測定回路115は端子間電圧を温度情報Tjに変換する。温度情報Tjはコントロール回路基板(コントローラ)111に送られ、コントロール回路基板(コントローラ)111は温度情報Tjに基づいてトランジスタ117の試験を実施する。
The
定電流Icを流して求めたTjと、定電流Ic’を流して求めた温度情報Tjとは、平均値をとる、あるいは重みづけ処理を行い、1つの温度情報Tjの値とする。この温度情報Tjを用いて、コントロール回路基板(コントローラ)111はトランジスタ117の試験を実施あるいは停止あるいは制御を変更する。
他の事項は、本明細書、図面で説明した事項あるいは内容と同一あるいは類似であるので説明を省略する。
The temperature information Tj obtained by passing a constant current Ic and the temperature information Tj obtained by passing a constant current Ic' are averaged or weighted to obtain a single value of temperature information Tj. Using this temperature information Tj, the control circuit board (controller) 111 performs or stops the test of the
The other matters are the same as or similar to the matters or contents described in this specification and drawings, and therefore will not be described here.
本発明はその要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。本明細書および図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。 It goes without saying that the present invention can be modified in various ways without departing from the spirit and scope of the invention. It goes without saying that the matters or contents described in this specification and drawings can be combined with each other.
図35は本発明の第3の実施例における半導体素子試験装置の説明図である。図11との差異は、ダイオード接続されたトランジスタ117sが試験を行うトランジスタ117mに流す電流Idの経路に配置されている点である。他の箇所は同一であるので説明を省略する。
Figure 35 is an explanatory diagram of a semiconductor element testing device in a third embodiment of the present invention. The difference from Figure 11 is that a diode-connected
トランジスタ117sは一例として、試験を実施するトランジスタ117mと同一の仕様のトランジスタである。トランジスタ117sのゲート端子g2とエミッタ端子e2は接続され、トランジスタ117sは等価的にダイオードとみなせる。トランジスタ117sのゲート端子g2とエミッタ端子e2は素子端子226のO端子に接続される。トランジスタ117sのコレクタ端子c2は素子端子226のP端子と接続される。
As an example,
トランジスタ117sの端子(ゲート端子g2、エミッタ端子e2、コレクタ端子c2)は図7に図示するように、コネクタ202bと接続され、コネクタ202bは信号配線222bにより、サンプル接続回路203に接続されている。トランジスタ117sの端子(ゲート端子g2、エミッタ端子e2、コレクタ端子c2)の結線は、サンプル接続回路203内で実施される。
As shown in FIG. 7, the terminals of the
スイッチ回路124bがオンすると電流Imが流れ、電流電源回路121aの電荷を放電する。あるいは、電流電源回路121aが出力する電流Iaはスイッチ回路124bを介して、グランドに流す。
When the
試験をするトランジスタ117mに突入電流Isが流れるとトランジスタ117mを突入電流Isあるいはサージ電圧Vsの発生によって、トランジスタ117mが破壊する。突入電流Isあるいはサージ電圧Vsの発生することを防止するため、スイッチ回路124a、124bのオンオフ制御、オンオフ順序を制御する。
When an inrush current Is flows through the
周期tcycleを速くして、トランジスタ117mの試験を実施する場合、スイッチ回路124a、スイッチ回路124bのオンオフを高速に実施する必要がある。この場合、スイッチ回路124のオンオフタイミングにより、突入電流Isあるいはサージ電圧Vsが発生する場合がある。
When testing
トランジスタ117のコレクタ端子の電圧Vmの電圧が、電流電源装置の出力部の電圧Vpよりも高ければ、電流は電流Imとしてグランドに向かって流れ、トランジスタ117mには流れないか、わずかとなる。
If the voltage Vm at the collector terminal of
Vm > Vpの関係を作るため、図35に示す実施例では、ダイオード接続したトランジスタ117sを電流Idの経路に配置している。トランジスタ117sに電流が流れる場合、トランジスタ117sのチャンネル電圧分だけ、電圧Vmに積み上がる状態になる。したがって、電圧Vpは、電圧Vmより低い状態となり、トランジスタ117mに突入電流は印加されなくなる。トランジスタ117mが突入電流Isあるいはサージ電圧Vsで破壊することはない。
In order to create the relationship Vm > Vp, in the embodiment shown in Figure 35, a diode-connected
図36は、本発明の第4の実施例における半導体素子試験装置の説明図である。図36において、電流電源回路121に並列して、試験を行う複数のトランジスタ117(トランジスタ117Q1~トランジスタ117Qn)が接続されている。
Figure 36 is an explanatory diagram of a semiconductor device testing device according to a fourth embodiment of the present invention. In Figure 36, multiple transistors 117 (transistors 117Q1 to 117Qn) to be tested are connected in parallel to a current
第4の実施例では、1枚のスイッチ回路基板201aと、n枚のスイッチ回路基板201b(スイッチ回路基板201b1~スイッチ回路基板201bn)を有している。同時あるいは順次に試験するトランジスタ117Qはn個(トランジスタ117Q1~トランジスタ117Qn)である。
In the fourth embodiment, there is one
トランジスタQ1のコレクタ端子は、フォークプラグ205e1と接続され、トランジスタQ1のエミッタ端子は、フォークプラグ205c1と接続されている。 The collector terminal of transistor Q1 is connected to fork plug 205e1, and the emitter terminal of transistor Q1 is connected to fork plug 205c1.
トランジスタQ2のコレクタ端子は、フォークプラグ205e2と接続され、トランジスタQ2のエミッタ端子は、フォークプラグ205c2と接続されている。 The collector terminal of transistor Q2 is connected to fork plug 205e2, and the emitter terminal of transistor Q2 is connected to fork plug 205c2.
トランジスタQ3のコレクタ端子は、フォークプラグ205e3と接続され、トランジスタQ3のエミッタ端子は、フォークプラグ205c3と接続されている。 The collector terminal of transistor Q3 is connected to fork plug 205e3, and the emitter terminal of transistor Q3 is connected to fork plug 205c3.
以下同様で、トランジスタQnのコレクタ端子は、フォークプラグ205enと接続され、トランジスタQnのエミッタ端子は、フォークプラグ205cnと接続されている。 Similarly, the collector terminal of transistor Qn is connected to fork plug 205en, and the emitter terminal of transistor Qn is connected to fork plug 205cn.
定電流回路118の電流Icは、スイッチ回路Ssa1がオンすることにより、トランジスタ117Q1のダイオードDsに供給される。ダイオードDsの端子電圧は、オペアンプ(バッファ)116に印加され、オペアンプ回路116からVi1電圧として出力される。
When the switch circuit Ssa1 is turned on, the current Ic of the constant
定電流回路118の電流Icは、スイッチ回路Ssa2がオンすることにより、トランジスタ117Q2のダイオードDsに供給される。ダイオードDsの端子電圧は、オペアンプ(バッファ)116に印加され、オペアンプ回路116からVi2電圧として出力される。
When the switch circuit Ssa2 is turned on, the current Ic of the constant
同様に、定電流回路118の電流Icは、スイッチ回路Ssanがオンすることにより、トランジスタ117QnのダイオードDsに供給される。ダイオードDsの端子電圧は、オペアンプ(バッファ)116に印加され、オペアンプ回路116からVin電圧として出力される。
電圧Vi1から電圧Vinはセレクタ127で1つの電圧が選択され、Viとして出力されて温度測定回路115に入力される。
Similarly, when the switch circuit Ssan is turned on, the current Ic of the constant
One voltage is selected from the
温度測定回路115は温度情報Tjを求めて、コントロール回路基板111に出力する。なお、図36の実施例において、定電流回路118は1つとしたがこれに限定するものではない。各トランジスタ117Qに定電流回路118を配置してもよい。また、各トランジスタ117Qに温度測定回路115を形成または配置してもよい。
電圧データVi、温度情報Tjはマザー基板207の配線を介して、コントロール回路基板111に送られる。
The
The voltage data Vi and the temperature information Tj are sent to the
トランジスタ117Q1の素子端子226(P端子)は接続構造体218a1と接続されている。トランジスタ117Q1の素子端子226(N端子)は接続構造体218b1と接続されている。 The element terminal 226 (P terminal) of the transistor 117Q1 is connected to the connection structure 218a1. The element terminal 226 (N terminal) of the transistor 117Q1 is connected to the connection structure 218b1.
トランジスタ117Q2の素子端子226(P端子)は接続構造体218a2と接続されている。トランジスタ117Q2の素子端子226(N端子)は接続構造体218b2と接続されている。 The element terminal 226 (P terminal) of the transistor 117Q2 is connected to the connection structure 218a2. The element terminal 226 (N terminal) of the transistor 117Q2 is connected to the connection structure 218b2.
以下、同様に、トランジスタ117Qnの素子端子226(P端子)は接続構造体218anと接続されている。トランジスタ117Qnの素子端子226(N端子)は接続構造体218bnと接続されている。なお、nは1以上の正数である。
接続構造体218は隔壁217に設けられた開口部216から挿入される。接続構造体218の挿入は、C2室からC1室方向に実施される。
Similarly, the element terminal 226 (P terminal) of the transistor 117Qn is connected to the connection structure 218an, and the element terminal 226 (N terminal) of the transistor 117Qn is connected to the connection structure 218bn, where n is a positive number equal to or greater than 1.
The
フォークプラグ205は、C2室側から隔壁214に形成された開口部216を介してB室に差し込まれる。フォークプラグ205は差し込まれることによりスイッチ回路基板201の導体板204と接続される。フォークプラグ205を差し込む開口部216位置により、スイッチ回路基板201を選択できる。
The
マザー基板207のコネクタ213に接続するスイッチ回路基板201位置を変更することによりフォークプラグ205で選択するスイッチ回路基板201を選択することができる。
The
スイッチ回路基板201には導体板204が2枚配置されている。2枚の導体板204のうち、C2室に近い側の導体板204とフォークプラグ205とが接続(接触)されるように、導体板204が配置される。
Two
本発明の実施例において、フォークプラグ205と導体板204とを接触させて電気的に接続するとしたが、これに限定するものではない。機構的な動作により電気的に接続状態と、非接続状態とを変更できるものであればいずれでもよい。また、接続した状態を安定的に維持できるものであればいずれの構成であってもよい。
In the embodiment of the present invention, the
たとえば、フォークプラグ205のかわりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタ等であってもよい。導体板204の代わりに、ロータリーコネクタ、ロータリージョイント、大電流コネクタであってもよいし、円筒状の導体棒、角型の導体棒、くし型の導体板等であってもよい。
For example, instead of the
なお、本明細書、図面において導体板204として説明するが、板に限定されるものではなく、棒状のものであってもよい。フォークプラグ205等の構造物と接合できるものであればいずれの形状等であってもよい。たとえば、ソケット、コネクタ等の構造物であってもよい。また、導体板204をフォークプラグ形状とし、フォークプラグ205と前記フォークプラグとを接続してもよい。
In this specification and drawings, the
図37は、図36の動作を説明する本発明の実施例における半導体素子の試験方法の説明図である。トランジスタ117Q(トランジスタ117Q1~トランジスタ117Qn)が同時にオンさせて半導体試験を実施することは可能である。この場合、トランジスタ117Q(トランジスタ117Q1~トランジスタ117Qn)のすべてに定電流Idを流す必要がある。したがって、電流電源回路121aには、トランジスタ117Qがn個あれば、Id×n(nは1以上の正数)の電流を出力できる必要がある。したがって、大容量の電流電源回路121aが必要となる。 Figure 37 is an explanatory diagram of a method for testing a semiconductor element in an embodiment of the present invention, explaining the operation of Figure 36. It is possible to perform a semiconductor test by simultaneously turning on transistors 117Q (transistors 117Q1 to 117Qn). In this case, it is necessary to pass a constant current Id through all of transistors 117Q (transistors 117Q1 to 117Qn). Therefore, if there are n transistors 117Q, the current power supply circuit 121a must be able to output a current of Id x n (n is a positive number equal to or greater than 1). Therefore, a large-capacity current power supply circuit 121a is required.
トランジスタ117Qを順次オンさせて、定電流Idをトランジスタ117Qに印加して試験を実施すれば、電流電源回路121aが出力する定電流はIdでよい。図37は、トランジスタ117Qを順次オンさせて試験を実施する半導体素子試験装置の試験方法の実施例である。半導体素子は、定電流Idをオンオフさせる回数で変化する。 If the test is performed by turning on the transistors 117Q in sequence and applying a constant current Id to the transistors 117Q, the constant current output by the current power supply circuit 121a can be Id. Figure 37 shows an example of a test method for a semiconductor element test device that performs a test by turning on the transistors 117Q in sequence. The semiconductor element changes depending on the number of times the constant current Id is turned on and off.
したがって、図37のように半導体素子(トランジスタ117Q等)を順次オンさせることによる試験をすることにより、効率よく試験を実施でき、また、電流電源回路121aの最大出力電流容量を小さくすることができる。 Therefore, by performing testing by sequentially turning on the semiconductor elements (transistor 117Q, etc.) as shown in FIG. 37, the testing can be performed efficiently and the maximum output current capacity of the current power supply circuit 121a can be reduced.
図37において、オンさせるトランジスタ117Qは1個として説明するが、これに限定するものではない。たとえば、複数個のトランジスタ117Qを同時にオンさせてもよい。この場合、電流電源回路121aが出力する定電流の最大値は、オンさせるトランジスタ117Qの個数×Idとなる。 In FIG. 37, the number of transistors 117Q turned on is described as one, but this is not limited to this. For example, multiple transistors 117Q may be turned on simultaneously. In this case, the maximum value of the constant current output by the current power supply circuit 121a is the number of transistors 117Q turned on x Id.
また、本発明の実施例において電流電源回路121aは1台と図示しているが、これに限定するものではない。電流電源回路121aは、別途、電流電源回路121bを設置してもよい。また、2台以上の電流電源回路121を設置してもよい。電流電源回路121を複数台、設置することより、トランジスタ117に流す電流Idをさまざまな波形とすることができる。
以上の事項は、本発明の実施例においても同様である。
In addition, in the embodiment of the present invention, one current power supply circuit 121a is illustrated, but the present invention is not limited to this. A current power supply circuit 121b may be installed separately from the current power supply circuit 121a. Furthermore, two or more current
The above also applies to the embodiments of the present invention.
図37(a)に図示するように、スイッチ回路St1(151s1)~スイッチ回路Stn(151sn)がオンすることにより、トランジスタ117に定電流Id1~定電流Idnが流れる。たとえば、定電流Idの印加時間はtonであり、定電流Id1と定電流Id2とは時間tcycleの間隔で順次、トランジスタ117に印加される。トランジスタ117はオンすることにより、トランジスタ117Qのチャンネル電圧が順次、変化する(図37(c))。
As shown in FIG. 37(a), when switch circuit St1 (151s1) to switch circuit Stn (151sn) are turned on, constant currents Id1 to Idn flow through
したがって、たとえば、定電流Id1と定電流Id2とは時間的に重なりがない。そのため、電流電源回路121の出力容量は、1つのトランジスタ117Qの試験に必要とする出力容量でよい。
Therefore, for example, there is no overlap in time between the constant current Id1 and the constant current Id2. Therefore, the output capacitance of the current
定電流Id(Id1~Idn)は重ならないように制御する。また、好ましくは定電流Id(Id1~Idn)のそれぞれの電流Id間は、1μ秒以上の間隔をあけることが好ましい。なお、各トランジスタ117Qに対しては、図31で説明した駆動方法、制御方法を実施する。 The constant currents Id (Id1 to Idn) are controlled so as not to overlap. It is also preferable to leave an interval of 1 μs or more between each of the constant currents Id (Id1 to Idn). The driving and control methods described in FIG. 31 are implemented for each transistor 117Q.
各トランジスタ117Qに供給する定電流Icは、スイッチ回路Ssa(Ssa1~Ssan)を順次オンさせて、各トランジスタ117QのダイオードDsに供給する。 The constant current Ic supplied to each transistor 117Q is supplied to the diode Ds of each transistor 117Q by sequentially turning on the switch circuits Ssa (Ssa1 to Ssan).
ダイオードDsの端子電圧に対応する電圧Vi(Vi1~Vin)はスイッチ回路Ssa(Ssa1~Ssan)に同期して、セレクタ127によって選択される。たとえば、トランジスタ117Q1に電流Icが供給されている時は、セレクタ127はトランジスタ117Q1のダイオードDsの端子電圧を選択する。トランジスタ117Q3に電流Icが供給されている時は、セレクタ127はトランジスタ117Q3のダイオードDsの端子電圧を選択する。選択された電圧Viが温度測定回路115に供給される。
他の構成、動作は他の実施例で説明している構成、動作と同様であるので説明を省略する。
本発明の実施例において、トランジスタ117は、IGBTを例示して説明したが、これに限定するものではない。
A voltage Vi (Vi1 to Vin) corresponding to the terminal voltage of diode Ds is selected by the
The other configurations and operations are similar to those described in the other embodiments, and therefore the description thereof will be omitted.
In the embodiment of the present invention, the
たとえば、NチャンネルのJFET(図38(a))、PチャンネルのJFET(図38(b))、NチャンネルのMOSFET(図38(c))、PチャンネルのMOSFET(図38(d))、NチャンネルのバイポーラFET(図38(e))、PチャンネルのバイポーラFET(図38(f))であっても良いことは言うまでもない。 For example, it goes without saying that it may be an N-channel JFET (Figure 38(a)), a P-channel JFET (Figure 38(b)), an N-channel MOSFET (Figure 38(c)), a P-channel MOSFET (Figure 38(d)), an N-channel bipolar FET (Figure 38(e)), or a P-channel bipolar FET (Figure 38(f)).
また、3端子のデバイスに限定されるものではなく、図38(g)に図示するダイオード等の2端子素子であってもよい。2端子素子では、ゲート信号Vgsは必要がない。電流電源回路121で定電流Idを流して試験することにより、本発明の半導体素子試験装置、半導体素子の試験方法を適用できることは言うまでもない。
Furthermore, the device is not limited to a three-terminal device, and may be a two-terminal element such as a diode as shown in FIG. 38(g). A two-terminal element does not require a gate signal Vgs. It goes without saying that the semiconductor element testing apparatus and semiconductor element testing method of the present invention can be applied by testing by passing a constant current Id from the current
また、トランジスタ、ダイオードに限定されるものではなく、サイリスタ、トライアック等の他の半導体素子、バリスタ、ダイアック、あるいは、トランジスタ、ダイオード抵抗等が混載あるいは集積されたモジュールも、本発明の半導体素子試験装置、半導体素子の試験方法を適用できることは言うまでもない。 It goes without saying that the semiconductor element testing device and semiconductor element testing method of the present invention can be applied to other semiconductor elements such as thyristors and triacs, varistors, diacs, or modules in which transistors, diodes, resistors, etc. are mixed or integrated, without being limited to transistors and diodes.
以上、本明細書において、実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
本明細書および図面に記載した事項あるいは内容は、相互に組み合わせることができることは言うまでもない。
In the above, the present specification has specifically described the present invention based on the embodiment, but it goes without saying that the present invention is not limited thereto and various modifications are possible without departing from the spirit of the present invention.
It goes without saying that the matters or contents described in this specification and the drawings can be combined with each other.
たとえば、図30で示すスイッチ回路124a、スイッチ回路124bは、他の実施例にも適用できる。たとえば、図36、図37の構成あるいは動作は、図34、図35等の他の実施例にも適用できることは言うまでもない。
For example, the
本発明は、トランジスタ等の半導体素子の試験内容、半導体素子の同時試験数に応じて、容易に接続変更でき、試験時に発生するノイズ対策を良好に実現できる半導体素子試験装置および半導体試験方法を提供できる。 The present invention provides a semiconductor element testing device and a semiconductor testing method that can easily change connections depending on the test content of semiconductor elements such as transistors and the number of semiconductor elements to be tested simultaneously, and can effectively deal with noise generated during testing.
111 コントロール回路基板(コントローラ)
112 ゲート信号制御回路
113 ゲートドライバ回路
115 温度測定回路
116 オペアンプ(バッファアンプ)
117 パワートランジスタ
118 定電流回路
121 電流電源回路
122 スイッチ回路
124 スイッチ回路
125 可変抵抗回路
126 可変抵抗回路
127 セレクタ
128 電流検出回路
129 電圧検出回路
130 定電流設定回路
131 制御ラック
132 電源装置
133 制御回路
134 加熱冷却プレート
135 循環水パイプ
136 チラー
137 短絡回路
138 絶縁型DCDCコンバータ回路
201 スイッチ回路基板
202 コネクタ
203 サンプル接続回路
204 導体板
205 フォークプラグ
206 接続ピン
207 マザー基板
208 コネクタ
209 デバイス制御回路基板
210 筐体
211 接続配線
212 電源配線
213 コネクタ
214 隔壁
215 隔壁
216 開口部
218 接続構造体
219 接続ボルト
220 接触部
221 固定ネジ
222 信号配線
223 ヒートパイプ
224 固定ネジ
225 接点部
226 素子端子
227 冷却ファン
228 放熱フィン
231 ヒートパイプ金具
232 接続金具
233 接続金具部
234 凹部
236 バネ(圧力金具)
237 位置固定ネジ
238 ネジ穴
239 バネ穴
240 位置決めネジ穴
241 フォークプラグ挿入板
251 凸部
252 溝部
301 試験回路モジュール
302 電圧選択回路
311 押圧具
312 絶縁板
313 押圧具取付け板
315 絶縁部
322 加熱冷却器
323 支持台
324 電気素子挿入穴
325 スライド溝
111 Control circuit board (controller)
112 Gate
117
237 Position fixing screw 238 Screw hole 239
Claims (8)
支持台と、
前記素子端子に接続する接続構造体と、
前記接続構造体に接続された接続配線と、
前記信号端子に接続された信号配線と、
前記信号配線に接続されたゲートドライバ回路と、
前記信号端子または前記素子端子に接続された端子電圧測定回路と、
試験電流または試験電圧を供給する電源装置と、
前記接続構造体を介して、前記パワートランジスタの素子端子に前記試験電流または試験電圧を供給する第1のスイッチ回路を具備し、
前記接続構造体は前記支持台に配置されて、前記素子端子と前記接続構造体が接続され、
前記ゲートドライバ回路は、前記パワートランジスタをオンまたはオフさせる信号電圧を前記信号配線に印加し、
前記端子電圧測定回路は、前記試験電流が前記パワートランジスタに供給されていない時に、前記パワートランジスタの前記信号端子または素子端子間の端子電圧を測定し、
前記加熱冷却プレートおよび前記パワートランジスタは第1の室に配置され、
前記第1のスイッチ回路は、第2の室に配置されていることを特徴とするパワーサイクル試験装置。 A power cycle test apparatus for testing a power transistor having a signal terminal and an element terminal, the power transistor being disposed on a heating/cooling plate to which a first circulating water pipe for introducing a liquid and a second circulating water pipe for discharging the liquid are attached, the power cycle test apparatus comprising:
A support stand;
A connection structure for connecting to the element terminal;
A connection wiring connected to the connection structure;
A signal wiring connected to the signal terminal;
A gate driver circuit connected to the signal wiring;
a terminal voltage measuring circuit connected to the signal terminal or the element terminal;
a power supply for supplying a test current or a test voltage;
a first switch circuit that supplies the test current or test voltage to an element terminal of the power transistor via the connection structure;
the connection structure is disposed on the support base, and the element terminal and the connection structure are connected to each other;
the gate driver circuit applies a signal voltage to the signal wiring to turn on or off the power transistor;
the terminal voltage measurement circuit measures a terminal voltage between the signal terminal or element terminal of the power transistor when the test current is not supplied to the power transistor;
the heating/cooling plate and the power transistor are disposed in a first chamber;
The power cycle testing apparatus according to claim 1, wherein the first switch circuit is disposed in a second chamber.
支持台と、
前記素子端子に接続する接続構造体と、
前記接続構造体に接続された接続配線と、
前記信号端子に接続された信号配線と、
前記信号配線に接続されたゲートドライバ回路と、
前記信号端子または前記素子端子に接続された端子電圧測定回路と、
前記信号端子または前記素子端子に接続された定電流回路と、
試験電流または試験電圧を供給する電源装置と、
前記接続構造体を介して、前記パワートランジスタの素子端子に前記試験電流または試験電圧を供給する第1のスイッチ回路と、
前記電源装置の出力端子間を短絡する第2のスイッチ回路を具備し、
前記接続構造体は前記支持台に配置されて、前記素子端子と前記接続構造体が接続され、
前記ゲートドライバ回路は、前記パワートランジスタをオンまたはオフさせる信号電圧を前記信号配線に印加し、
前記定電流回路は定電流を前記信号端子または前記素子端子に供給し、
前記端子電圧測定回路は、前記試験電流が前記パワートランジスタに供給されていない時に、前記定電流が供給された前記信号端子または前記素子端子間の電圧を測定し、
前記加熱冷却プレートおよび前記パワートランジスタは第1の室に配置され、
前記第1のスイッチ回路および前記第2のスイッチ回路は、第2の室に配置されていることを特徴とするパワーサイクル試験装置。 A power cycle test apparatus for testing a power transistor having a signal terminal and an element terminal, the power transistor being disposed on a heating/cooling plate to which a first circulating water pipe for introducing a liquid and a second circulating water pipe for discharging the liquid are attached, the power cycle test apparatus comprising:
A support stand;
A connection structure for connecting to the element terminal;
A connection wiring connected to the connection structure;
A signal wiring connected to the signal terminal;
A gate driver circuit connected to the signal wiring;
a terminal voltage measuring circuit connected to the signal terminal or the element terminal;
a constant current circuit connected to the signal terminal or the element terminal;
a power supply for supplying a test current or a test voltage;
a first switch circuit that supplies the test current or test voltage to an element terminal of the power transistor via the connection structure;
a second switch circuit for shorting output terminals of the power supply device;
the connection structure is disposed on the support base, and the element terminal and the connection structure are connected to each other;
the gate driver circuit applies a signal voltage to the signal wiring to turn on or off the power transistor;
the constant current circuit supplies a constant current to the signal terminal or the element terminal;
the terminal voltage measurement circuit measures a voltage between the signal terminal or the element terminal to which the constant current is supplied when the test current is not supplied to the power transistor ;
the heating/cooling plate and the power transistor are disposed in a first chamber;
The power cycle testing apparatus according to claim 1, wherein the first switch circuit and the second switch circuit are disposed in a second chamber.
前記冷却ファンは、前記接続構造体の側面または下面に配置されていることを特徴とする請求項1または請求項2記載のパワーサイクル試験装置。 Further comprising a cooling fan,
3. The power cycle testing device according to claim 1 , wherein the cooling fan is disposed on a side surface or a bottom surface of the connection structure.
前記接続部または前記押圧具と、前記接続金具部間に前記素子端子を挟持させて接続し、
前記接続部または前記押圧具の表面が、粗面化されていることを特徴とする請求項1または請求項2記載のパワーサイクル試験装置。 The connection structure has a connection part or a pressing tool and a connection fitting part,
The element terminal is sandwiched between the connection part or the pressing tool and the connection metal part, and connected;
3. The power cycle testing device according to claim 1, wherein the surface of the connection portion or the pressing tool is roughened.
漏れた前記液体の排水用の溝が形成され、
前記漏水センサの動作により、パワーサイクル試験装置を停止または警報を発することを特徴とする請求項1または請求項2記載のパワーサイクル試験装置。 Further comprising a water leakage sensor for detecting the leaked liquid,
A channel is formed for drainage of the leaked liquid,
3. The power cycle testing device according to claim 1, wherein the operation of the power cycle testing device is stopped or an alarm is issued in response to the operation of the water leakage sensor.
前記第1のスイッチ回路は、オンすることにより前記第1の導体板と前記第2の導体板を短絡することを特徴とする請求項1または請求項2記載のパワーサイクル試験装置。 the first switch circuit is mounted on a switch circuit board to which a first conductor plate and a second conductor plate are attached;
3. The power cycle testing device according to claim 1 , wherein the first switch circuit shorts the first conductive plate and the second conductive plate when the first switch circuit is turned on.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2025005151A JP2025039830A (en) | 2019-06-14 | 2025-01-15 | Power Cycle Test Equipment |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019110761 | 2019-06-14 | ||
JP2019110761 | 2019-06-14 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2025005151A Division JP2025039830A (en) | 2019-06-14 | 2025-01-15 | Power Cycle Test Equipment |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2020204609A JP2020204609A (en) | 2020-12-24 |
JP2020204609A5 JP2020204609A5 (en) | 2023-05-19 |
JP7625238B2 true JP7625238B2 (en) | 2025-02-03 |
Family
ID=73837994
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020099543A Active JP7625238B2 (en) | 2019-06-14 | 2020-06-08 | Power Cycle Test Equipment |
JP2025005151A Pending JP2025039830A (en) | 2019-06-14 | 2025-01-15 | Power Cycle Test Equipment |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2025005151A Pending JP2025039830A (en) | 2019-06-14 | 2025-01-15 | Power Cycle Test Equipment |
Country Status (1)
Country | Link |
---|---|
JP (2) | JP7625238B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7343180B2 (en) * | 2019-08-07 | 2023-09-12 | 株式会社クオルテック | Electrical element testing equipment |
JP7591249B2 (en) | 2020-07-14 | 2024-11-28 | 株式会社クオルテック | Semiconductor device testing apparatus and semiconductor device testing method |
CN115680005B (en) * | 2022-10-09 | 2024-10-18 | 中交第一公路勘察设计研究院有限公司 | Highway assembled overhead structure in high-intensity permafrost region and construction method |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001041915A (en) | 1999-08-02 | 2001-02-16 | Fujitsu Quantum Devices Ltd | Test cassette of optical semiconductor module |
JP2002286792A (en) | 2001-03-22 | 2002-10-03 | Espec Corp | Semiconductor device loading device |
JP2003031884A (en) | 2001-07-18 | 2003-01-31 | Fujitsu Quantum Devices Ltd | Apparatus and method for controlling temperature of semiconductor module |
JP2008157695A (en) | 2006-12-22 | 2008-07-10 | Fuji Electric Device Technology Co Ltd | Semiconductor element evaluation apparatus and semiconductor element evaluation method |
JP2012229971A (en) | 2011-04-26 | 2012-11-22 | Honda Motor Co Ltd | Semiconductor inspection device and semiconductor inspection method |
JP2014020893A (en) | 2012-07-18 | 2014-02-03 | Espec Corp | Power cycle testing device |
JP2016023939A (en) | 2014-07-16 | 2016-02-08 | セイコーエプソン株式会社 | Electronic component conveyance device and electronic component inspection device |
JP2016170147A (en) | 2015-03-16 | 2016-09-23 | セイコーエプソン株式会社 | Electronic component conveyance device, electronic component inspection device and inspection method for dew formation or frost formation |
WO2016174944A1 (en) | 2015-04-28 | 2016-11-03 | 新東工業株式会社 | Inspection device and inspection method |
-
2020
- 2020-06-08 JP JP2020099543A patent/JP7625238B2/en active Active
-
2025
- 2025-01-15 JP JP2025005151A patent/JP2025039830A/en active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001041915A (en) | 1999-08-02 | 2001-02-16 | Fujitsu Quantum Devices Ltd | Test cassette of optical semiconductor module |
JP2002286792A (en) | 2001-03-22 | 2002-10-03 | Espec Corp | Semiconductor device loading device |
JP2003031884A (en) | 2001-07-18 | 2003-01-31 | Fujitsu Quantum Devices Ltd | Apparatus and method for controlling temperature of semiconductor module |
JP2008157695A (en) | 2006-12-22 | 2008-07-10 | Fuji Electric Device Technology Co Ltd | Semiconductor element evaluation apparatus and semiconductor element evaluation method |
JP2012229971A (en) | 2011-04-26 | 2012-11-22 | Honda Motor Co Ltd | Semiconductor inspection device and semiconductor inspection method |
JP2014020893A (en) | 2012-07-18 | 2014-02-03 | Espec Corp | Power cycle testing device |
JP2016023939A (en) | 2014-07-16 | 2016-02-08 | セイコーエプソン株式会社 | Electronic component conveyance device and electronic component inspection device |
JP2016170147A (en) | 2015-03-16 | 2016-09-23 | セイコーエプソン株式会社 | Electronic component conveyance device, electronic component inspection device and inspection method for dew formation or frost formation |
WO2016174944A1 (en) | 2015-04-28 | 2016-11-03 | 新東工業株式会社 | Inspection device and inspection method |
Also Published As
Publication number | Publication date |
---|---|
JP2020204609A (en) | 2020-12-24 |
JP2025039830A (en) | 2025-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7633711B2 (en) | Power Cycle Test Equipment | |
JP2025039830A (en) | Power Cycle Test Equipment | |
JP7668590B2 (en) | Semiconductor Test Equipment | |
US5918469A (en) | Cooling system and method of cooling electronic devices | |
JP2024177583A (en) | Power semiconductor element test equipment | |
JP7306710B2 (en) | Electrical device testing equipment | |
JP7570661B2 (en) | Power Cycle Test Equipment | |
JP2022053526A (en) | Semiconductor element test device and semiconductor element test method | |
Bragard et al. | The integrated emitter turn-off thyristor (IETO)—An innovative thyristor-based high power semiconductor device using MOS assisted turn-off | |
JP7523794B2 (en) | Semiconductor device testing equipment | |
JP2022053527A (en) | Semiconductor element testing device and testing method for semiconductor element | |
JP7591249B2 (en) | Semiconductor device testing apparatus and semiconductor device testing method | |
Mohseni et al. | Thermal Management Experience in GaN-Based DC-DC Converter | |
JP2022170675A (en) | Semiconductor element testing apparatus and semiconductor element testing method | |
US20200075454A1 (en) | Switching Device for Switching High Voltages for Cable Testing via the Application of High Voltage to a Test Cable and Discharge of the Test Cable | |
Kasztelan et al. | Taking Power Semiconductors to the Next Level: Novel Plug & Play High Thermal Performance Insulated Molded Power Package | |
Vardi et al. | Assessment of POL Technology for SiC-based Integrated Modular Motor Drive Development | |
JP2024035796A (en) | Electrical element test device and test method of electrical element | |
Shen et al. | Best fit between baseplate geometry and ceramic thickness to achieve excellent thermal performance | |
Fritze et al. | Analysis of Surface Mount Heat Sinks for SiC MOSFETs Concerning Heat Dissipation and EMC Behaviour | |
Ponnappan et al. | Influence of external thermal resistances on forced convective cooling of power devices | |
Meisser et al. | Static Characterization of Discrete State-of-the-Art SiC Power Transistors |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230511 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240528 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20240610 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240905 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20241003 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20241226 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20250115 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7625238 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |