JP7621915B2 - 情報処理装置 - Google Patents

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。

メモリシステムは、例えば、１つの書き込み要求をホストから受け付けた場合に、その書き込み要求を受け付けたことに伴ってホストから受信したユーザデータを不揮発性メモリに書き込んで、ホストに応答を返す。

あるいは、メモリシステムは、ホストから受け付けた複数の書き込み要求によって書き込みが要求されるユーザデータの総量が特定のデータ単位に達した後に、その特定のデータ単位のユーザデータを不揮発性メモリに書き込み、複数の書き込み要求それぞれに対応する応答をホストに返すことがある。特定のデータ単位は、例えば、１回のデータ書き込み動作で不揮発性メモリに書き込みが可能なデータ量である。つまり、メモリシステムは、受け付けた１つの書き込み要求に応じた書き込みを即座に実行せず、複数の書き込み要求によって書き込みが要求されるユーザデータの総量が特定のデータ単位に達した後に、それら複数の書き込み要求に応じた書き込みを実行するメカニズムを用い得る。以下では、このメカニズムは、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎとも称される。

Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎでは、例えば、複数の書き込み要求にそれぞれ対応する複数のユーザデータを含む書き込み単位のユーザデータを不揮発性メモリに書き込むので、不揮発性メモリの記憶領域を効率的に利用できる。しかし、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎでは、書き込み単位のユーザデータに対応する複数の書き込み要求を受け付けるまで、各々の書き込み要求に対応する書き込みおよび応答が遅延し得る。

ところで、メモリシステムには、ホストから書き込みが要求されたユーザデータを一時的に記憶する記憶領域（すなわち、バッファ）が設けられることがある。この場合、ユーザデータは、バッファから不揮発性メモリに転送されて、不揮発性メモリに書き込まれる。

また、メモリシステムはパワーロスプロテクション（ＰＬＰ）機能を有することがある。ＰＬＰ機能は、外部電源からメモリシステムに供給される電力が遮断された場合に、メモリシステム内の蓄電装置に蓄積された電荷のエネルギーを用いて、バッファに格納され、且つ不揮発性メモリには書き込まれていないユーザデータ等を、不揮発性メモリに書き込むための機能である。ＰＬＰ機能により、メモリシステムは、ホストから書き込みが要求され、バッファに格納されたユーザデータを、不正電源断等が発生した場合にも不揮発性メモリに書き込むことができる。

特許第６４１４８５３号公報 米国特許第１０６４９８９８号明細書 米国特許出願公開第２０２０／００８９４０７号明細書 特開２０１９－１０５８７３号公報 米国特許第１０４６８０７７号明細書 米国特許出願公開第２０１９／００４２４６０号明細書 米国特許第９９７７７４０号明細書 米国特許出願公開第２０２１／００６４５２０号明細書

一方で、メモリシステムは、格納しているデータがＰＬＰ機能によって保護され得るバッファを有していない場合もある。その場合、メモリシステムは、ホストから書き込み要求を受け付けてからその書き込み要求に関連付けられたユーザデータを不揮発性メモリに書き込むまでの間に、異常終了するか、あるいは意図せず再起動したならば、受け付けた書き込み要求に対応する書き込み処理を完了できない。さらに、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによる書き込みが行われるならば、メモリシステムは、受け付けた複数の書き込み要求に対応する書き込み処理を完了できない可能性がある。

本発明の実施形態は、異常終了または意図せず再起動したメモリシステムに対する未完了の書き込みを復旧できる情報処理装置を提供する。

実施形態によれば、情報処理装置は、メモリシステムと接続可能である。情報処理装置は、不揮発性メモリとプロセッサとを具備する。プロセッサは、不揮発性メモリに第１データを格納する。プロセッサは、第１データに関連付けられた第１書き込み要求のメモリシステムへの１度目の送信を行う。プロセッサは、第１書き込み要求に相当する情報を含む第１管理データを不揮発性メモリに格納する。プロセッサは、１度目に送信された第１書き込み要求に対する第１応答をメモリシステムから受け取ったことに応じ、１度目に送信された第１書き込み要求に対する第１応答を受け取り済みであることを示す情報を第１管理データに追加する。プロセッサは、第１応答を受け取った後に、１度目に送信された第１書き込み要求に対する第２応答をメモリシステムから受け取ったことに応じ、不揮発性メモリから第１データと第１管理データとを削除する。

実施形態に係る情報処理装置（ホスト）とメモリシステムとを含む情報処理システムの構成例を示すブロック図。 同実施形態の情報処理装置において用いられるロックデータリストの構成例を示す図。 図１のメモリシステムにおいて用いられる論理物理アドレス変換テーブルの構成例を示す図。 図１のメモリシステムにおいて用いられるライト管理テーブルの構成例を示す図。 図１の情報処理システムにおけるバインド動作の例を示すブロック図。 図１の情報処理システムにおける書き込み動作の例を示すブロック図。 図６の書き込み動作において更新されたロックデータリストの第１の例を示す図。 図６の書き込み動作において更新されたロックデータリストの第２の例を示す図。 図６に後続する書き込み動作の例を示すブロック図。 図９の書き込み動作において更新されたロックデータリストの例を示す図。 図１の情報処理システムにおけるシャットダウン動作の例を示すブロック図。 図１１に後続するシャットダウン動作の例を示すブロック図。 図１の情報処理システムにおけるアンバインド動作の例を示すブロック図。 図１の情報処理システムにおけるリカバリ動作の例を示すブロック図。 図１４に後続するリカバリ動作の例を示すブロック図。 図１５に後続するリカバリ動作の例を示すブロック図。 同実施形態の情報処理装置において実行されるバインド処理の手順の例を示すフローチャート。 図１のメモリシステムにおいて実行されるバインド処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行される書き込み要求処理の手順の例を示すフローチャート。 図１のメモリシステムにおいて実行される書き込み制御処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行される応答受信処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行されるアンバインド処理の手順の例を示すフローチャート。 図１のメモリシステムにおいて実行されるアンバインド処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行されるシャットダウン処理の手順の例を示すフローチャート。 図１のメモリシステムにおいて実行されるシャットダウン処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行される起動処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行されるリカバリ書き込み要求処理の手順の例を示すフローチャート。 図１のメモリシステムにおいて実行される起動処理の手順の例を示すフローチャート。 同実施形態の情報処理装置において実行される、フラッシュコマンドが用いられる場合のリカバリ書き込み要求処理の手順の例を示すフローチャート。 図１のメモリシステムにおいて実行される、フラッシュコマンドが用いられる場合の書き込み制御処理の手順の例を示すフローチャート。

以下、実施の形態について図面を参照して説明する。

まず図１を参照して、実施形態に係る情報処理装置を含む情報処理システム１の構成を説明する。情報処理システム１は、情報処理装置２とメモリシステム３とを含む。

情報処理装置２は、大量且つ多様なデータをメモリシステム３に保存するストレージサーバであってもよいし、パーソナルコンピュータであってもよい。以下では、情報処理装置２を、ホスト２とも称する。

メモリシステム３は、ＮＡＮＤ型フラッシュメモリのような不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。メモリシステムはストレージデバイスとも称される。メモリシステムは、例えばソリッドステートドライブ（ＳＳＤ）として実現される。

メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に内蔵されてもよいし、ホスト２にケーブルまたはネットワークを介して接続されてもよい。

ホスト２とメモリシステム３とを接続するためのインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。

ホスト２とメモリシステム３それぞれの構成例について以下に説明する。

（ホスト２の構成例）
ホスト２は、例えば、ＣＰＵ２１、ランダムアクセスメモリ（ＲＡＭ）２２、ストレージインターフェース（ストレージＩ／Ｆ）２３、および不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）２４を備える。これらＣＰＵ２１、ＲＡＭ２２、ストレージＩ／Ｆ２３、およびＮＶＲＡＭ２４は、バス２０を介して接続されていてもよい。

ＣＰＵ２１は、例えば、少なくとも１つのプロセッサである。ＣＰＵ２１は、情報処理装置２内の様々なコンポーネントの動作を制御する。

ＲＡＭ２２は揮発性メモリである。ＲＡＭ２２は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）として実現される。ＲＡＭ２２の記憶領域は、例えば、オペレーティングシステム（ＯＳ）２２１、ドライバ２２２、各種のアプリケーションプログラムの格納領域として割り当てられる。以下では、アプリケーションプログラムを、単に、アプリケーションとも称する。

ストレージＩ／Ｆ２３は、ホスト２とメモリシステム３との通信を制御する制御回路として機能する。ストレージＩ／Ｆ２３は、ホスト２に様々なコマンド、例えば、Ｉ／Ｏコマンド、各種制御コマンドを送信する。Ｉ／Ｏコマンドには、例えば、ライトコマンド、リードコマンドが含まれる。制御コマンドには、例えば、フラッシュ（ｆｌｕｓｈ）コマンド、仮想ＰＬＰドライブモード遷移コマンド、仮想ＰＬＰドライブモード解除コマンド、リカバリモード遷移コマンド、リカバリモード解除コマンドが含まれる。仮想ＰＬＰドライブモード遷移コマンドは、第１モード遷移コマンドとも称される。仮想ＰＬＰドライブモード解除コマンドは、第１モード解除コマンドとも称される。リカバリモード遷移コマンドは、第２モード遷移コマンドとも称される。リカバリモード解除コマンドは、第２モード解除コマンドとも称される。

フラッシュコマンドは、メモリシステム３のＮＡＮＤ型フラッシュメモリ５に書き込まれていないユーザデータを、ホスト２またはメモリシステム３内の記憶領域から、メモリシステム３のＮＡＮＤ型フラッシュメモリ５に書き込むためのコマンドである。

第１モード遷移コマンドは、メモリシステム３を通常ドライブモードから仮想パワーロスプロテクションドライブモード（仮想ＰＬＰドライブモード）に遷移させるためのコマンドである。第１モード遷移コマンドは、例えば、この第１モード遷移コマンドを発行したホスト２の識別情報（ホストＩＤ）を含む。ホストＩＤは、メモリシステム３が１つのホストを一意に特定可能な情報である。ホストＩＤとして、例えば、ＮＶＭｅ規格で規定されたＨｏｓｔ Ｉｄｅｎｔｉｆｉｅｒが用いられる。

メモリシステム３では、通常ドライブモードと仮想ＰＬＰドライブモードのいずれか一方が、第１動作モードとして設定される。ホスト２は、仮想ＰＬＰドライブモードに遷移させたメモリシステム３（すなわち、第１動作モードが仮想ＰＬＰドライブモードであるメモリシステム３）に対して、仮想的なパワーロスプロテクション機能（仮想ＰＬＰ機能）を提供する。仮想ＰＬＰ機能は、ホスト２の異常終了、メモリシステム３の不正電源断等による異常終了、あるいはメモリシステム３の意図しない再起動、によって完了できなかったメモリシステム３（より詳しくはＮＡＮＤ型フラッシュメモリ５）へのユーザデータの書き込みを、ＮＶＲＡＭ２４に格納されているデータを用いて復旧する機能である。

以下では、ホスト２が第１モード遷移コマンドによって仮想ＰＬＰドライブモードに遷移させたメモリシステム３を、ホスト２に対して仮想ＰＬＰドライブモードで動作するメモリシステム３とも称する。なお、ホスト２は、仮想ＰＬＰドライブモードに遷移させていないメモリシステム３（すなわち、第１動作モードが通常ドライブモードであるメモリシステム３）に対して、仮想ＰＬＰ機能を提供しない。

第１モード解除コマンドは、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させるためのコマンドである。

第２モード遷移コマンドは、メモリシステム３を通常書き込みモードからリカバリ書き込みモードに遷移させるためのコマンドである。メモリシステム３では、通常書き込みモードとリカバリ書き込みモードのいずれか一方が、第２動作モードとして設定される。リカバリ書き込みモードに遷移したメモリシステム３（すなわち、第２動作モードがリカバリ書き込みモードであるメモリシステム３）では、ホスト２から受け付けたライトコマンドに対応する書き込み処理が、ライトコマンドの受け付け順に実行されることが保証される。なお、リカバリ書き込みモードに遷移していないメモリシステム３（すなわち、第２動作モードが通常書き込みモードであるメモリシステム３）では、ホスト２から受け付けたライトコマンドに対応する書き込み処理が、ライトコマンドの受け付け順に実行されることが保証されない可能性がある。

第２モード解除コマンドは、メモリシステム３をリカバリ書き込みモードから通常書き込みモードに遷移させるためのコマンドである。

ＮＶＲＡＭ２４は不揮発性メモリである。ＮＶＲＡＭ２４として、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、またはＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が用いられる。ＮＶＲＡＭ２４の記憶領域は、ホスト２による処理に用いられる各種のデータの格納領域、データバッファ２４２として利用されるバッファ領域、サブミッションキュー（ＳＱ）２４３の領域、コンプリーションキュー（ＣＱ）２４４の領域、ポインタリスト２４６の格納領域として割り当てられる。

データバッファ２４２は、メモリシステム３のＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータを一時的に記憶する記憶領域である。

サブミッションキュー２４３は、ホスト２からメモリシステム３にコマンドを送信するために、コマンドが格納されるキューである。

コンプリーションキュー２４４は、メモリシステム３からホスト２に応答（コンプリーション）を返すために、応答が格納されるキューである。メモリシステム３は、１つのライトコマンドに対して複数のコンプリーションを応答し得る。

なお、ホスト２は、１つのメモリシステム３に対して、コマンドの種類毎、例えば管理コマンド用と、リードコマンドやライトコマンドのような入出力コマンド用に、別のサブミッションキュー２４３やコンプリーションキュー２４４を実装してもよい。また、ホスト２は、１つのメモリシステム３に対して、入出力コマンド用のサブミッションキュー２４３／コンプリーションキュー２４４を複数実装してもよい。本実施形態においては、サブミッションキュー２４３／コンプリーションキュー２４４はＮＶＲＡＭ２４に設けられるとするが、ライトコマンド以外用のサブミッションキュー２４３／コンプリーションキュー２４４は、ＲＡＭ２２に設けられてもよい。

ポインタリスト２４６は、ライトコマンドまたはリードコマンドに関連付けられたユーザデータの、データバッファ２４２上の位置を示すポインタのリストである。本実施形態においては、ポインタリスト２４６はＮＶＲＡＭ２４に格納されるとするが、ポインタリスト２４６は、ＲＡＭ２２に格納されてもよい。

ホスト２による処理に用いられる各種のデータには、例えば、仮想ＰＬＰドライブＩＤ２４１、ロックデータリスト（ｌｏｃｋｅｄ ｄａｔａ ｌｉｓｔ）２４５がある。

仮想ＰＬＰドライブＩＤ２４１は、ホスト２が仮想ＰＬＰドライブモードに遷移させたメモリシステム３の識別情報（ドライブＩＤ）を示す。ドライブＩＤは、ホスト２が１つのメモリシステム３を一意に特定可能な情報である。なお、ホスト２が複数のメモリシステム３それぞれを仮想ＰＬＰドライブモードに遷移させている場合、ＮＶＲＡＭ２４には、複数のメモリシステム３にそれぞれ対応する複数の仮想ＰＬＰドライブＩＤ２４１が格納される。

ロックデータリスト２４５は、ホスト２からメモリシステム３に対して発行されたライトコマンドの処理状況を管理するためのデータである。１つのロックデータリスト２４５は、例えば、１つのメモリシステム３に対応する。より詳しくは、１つのロックデータリスト２４５は、例えば、対応する１つのメモリシステム３の仮想ＰＬＰドライブＩＤ２４１に関連付けられる。

複数のメモリシステム３にそれぞれ対応する複数のロックデータリスト２４５が、ＮＶＲＡＭ２４に格納されていてもよい。その場合、複数のロックデータリスト２４５それぞれは、対応する１つのメモリシステム３の仮想ＰＬＰドライブＩＤ２４１に関連付けられる。つまり、ホスト２は、メモリシステム３の仮想ＰＬＰドライブＩＤ２４１を用いて、そのメモリシステム３に対して用いられるべき１つのロックデータリスト２４５を特定可能である。

図２は、ホスト２において用いられるロックデータリスト２４５の構成例を示す。ロックデータリスト２４５は、ホスト２からメモリシステム３に送信される１つ以上のライトコマンドにそれぞれ対応する１つ以上のエントリを含み得る。各エントリは、例えば、ＳＱエントリ情報フィールド、コンプリーション順序フィールド、データ領域管理情報フィールド、およびコンプリーション状態フィールドを含む。

ＳＱエントリ情報フィールドは、対応するライトコマンドを表す情報（ＳＱエントリ情報）を示す。ＳＱエントリ情報は、コマンドの種別、内容、実行時に必要なパラメータ等の情報を含む。具体的には、ＳＱエントリ情報フィールドは、例えば、コマンドオペレーションコード、データポインタ、コマンドＩＤ、ネームスペースＩＤ、ＬＢＡ（論理ブロックアドレス）、およびデータ長を示す。

コマンドオペレーションコードは、対応するコマンド（ここではライトコマンド）の種類を示すコードである。コマンドオペレーションコードとして、例えば、ＮＶＭｅ規格で定められるＯｐｃｏｄｅが用いられる。

データポインタは、ホスト２において、対応するライトコマンドに応じて書き込まれるべきユーザデータが格納されている場所を示す情報である。データポインタとして、例えば、ＮＶＭｅ規格で定められるＰｈｙｓｉｃａｌ Ｒｅｇｉｏｎ Ｐａｇｅ（ＰＲＰ）エントリまたはそのリスト、Ｓｃａｔｔｅｒ Ｇａｔｈｅｒ Ｌｉｓｔ（ＳＧＬ）が用いられる。データ量が多い場合にＰＲＰが用いられる場合は、ＰＲＰのエントリのリストのポインタが、ＳＱエントリ情報フィールドに格納される。ＳＧＬが用いられる場合は、ＳＧＬの最初のセグメントのみが、ＳＱエントリ情報フィールドに格納される。なお、ＰＲＰエントリのリストや、ＳＧＬの２つ目以降のセグメントは、ポインタリスト２４６に格納される。

コマンドＩＤは、対応するライトコマンドの識別情報である。

ネームスペースＩＤは、対応するライトコマンドが実行されるべきネームスペースの識別情報である。メモリシステム３にアクセスするためにホスト２によって使用される論理アドレス空間（ＬＢＡ空間）は複数存在し得る。各論理アドレス空間は、ネームスペースと称されることがある。複数のネームスペースの１つは、ネームスペースＩＤによって特定され得る。

ＬＢＡは、対応するライトコマンドで指定されるＬＢＡである。このＬＢＡは、ライトコマンドに応じてユーザデータが書き込まれるべきＬＢＡ範囲の先頭のＬＢＡを示す。

データ長は、対応するライトコマンドで指定されるデータ長である。このデータ長は、ライトコマンドに応じて書き込まれるべきユーザデータの長さを示す。よって、ライトコマンドでＬＢＡとデータ長とを指定することで、そのライトコマンドに応じてユーザデータが書き込まれるべきＬＢＡ範囲が特定可能である。

コンプリーション順序フィールドは、対応するライトコマンドに対する１回目のコンプリーションが受け取られた順序を示す。ホスト２によって受け取られる１つ以上のコンプリーションそれぞれには、受け取られた順序に従ってシーケンス番号が割り当てられる。コンプリーション順序フィールドは、対応するライトコマンドに対する１回目のコンプリーションに割り当てられたシーケンス番号を示す。

データ領域管理情報フィールドは、対応するライトコマンドに応じて書き込まれるべきユーザデータが格納されているＮＶＲＡＭ２４内の記憶領域を特定可能な情報を示す。この情報は、例えば、特定されるＮＶＲＡＭ２４内の記憶領域（例えば、ページ）を、ＯＳ２２１の機能を用いてロックまたはロック解除するために利用され得る。

コンプリーション状態フィールドは、対応するライトコマンドに対する１回目のコンプリーションを受信したか否かを示す。なお、コンプリーション状態フィールドを省略し、コンプリーション順序フィールドにシーケンス番号が格納されたことをもって、対応するライトコマンドに対する１回目のコンプリーションを受信したことを示すようにしてもよい。

以下のロックデータリスト２４５に関する説明では、ＳＱエントリ情報フィールドに示される値を、単に、ＳＱエントリ情報とも称する。ロックデータリスト２４５の他の各フィールドに示される値、および他のテーブルの各フィールドに示される値についても同様である。

図１に戻る。ここで、ＣＰＵ２１が実行するプログラムについて説明する。

ＣＰＵ２１は、例えばＮＶＲＡＭ２４からＲＡＭ２２にロードされる様々なプログラムを実行する。ＣＰＵ２１が実行するプログラムには、ＯＳ２２１、ドライバ２２２、および各種のアプリケーションが含まれる。

ＯＳ２２１は、ホスト２内の様々なコンポーネントの基本的な動作を制御するためのプログラムである。ＯＳ２２１を実行しているＣＰＵ２１は、例えば、入出力、ファイル管理、メモリ管理、通信を制御する。

ドライバ２２２は、ホスト２に接続されたデバイスを制御するためのプログラムである。例えば、ドライバ２２２を実行しているＣＰＵ２１は、ストレージＩ／Ｆ２３を介して、コマンドやデータをメモリシステム３に送信する。ドライバ２２２を実行しているＣＰＵ２１は、ストレージＩ／Ｆ２３を介して、コマンドに対する応答やデータをメモリシステム３から受信する。

ＣＰＵ２１は、ドライバ２２２を実行することによって、例えば、コマンド発行部２１１、ライト管理部２１２、およびリカバリ制御部２１３として機能する。コマンド発行部２１１、ライト管理部２１２、およびリカバリ制御部２１３の具体的な動作は、図５から図１６を参照して後述する。コマンド発行部２１１、ライト管理部２１２、およびリカバリ制御部２１３は、ホスト２内の専用ハードウェアによって実現されてもよい。

（メモリシステム３の構成例）
メモリシステム３は、例えば、コントローラ４、ＮＡＮＤ型フラッシュメモリ５、およびＤＲＡＭ６を備える。コントローラ４は、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現され得る。コントローラ４はＳＲＡＭを内蔵していてもよい。また、ＤＲＡＭ６がコントローラ４に内蔵されていてもよい。

ＤＲＡＭ６は揮発性のメモリである。ＤＲＡＭ６等のＲＡＭには、例えば、ファームウェア（ＦＷ）６１の格納領域、論理物理アドレス変換テーブル６２のキャッシュ領域、ライト管理テーブル２６の格納領域が設けられる。

ＦＷ６１は、コントローラ４の動作を制御するためのプログラムである。ＦＷ６１は、例えばＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされる。

論理物理アドレス変換テーブル６２は、論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。

ライト管理テーブル６３は、受け付けたライトコマンドに関する情報を管理する。

ＮＡＮＤ型フラッシュメモリ５は複数のブロックを含む。ブロックそれぞれは複数のページを含む。ブロックはデータ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。ページそれぞれは、単一のワード線に接続された複数のメモリセルを含む。ページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。

各ブロックに対するプログラム／イレーズサイクル数（Ｐ／Ｅサイクル数）には上限があり、最大Ｐ／Ｅサイクル数と称される。あるブロックの１回のＰ／Ｅサイクルは、このブロック内のすべてのメモリセルを消去状態にするための消去動作と、このブロックのページそれぞれにデータを書き込む書き込み動作（プログラム動作）とを含む。

ＮＡＮＤ型フラッシュメモリ５には、例えば、ユーザデータと管理データとが書き込まれ得る。ユーザデータは、ホスト２から受け付けたライトコマンドに関連付けられた、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきデータである。管理データは、メモリシステム３の動作を管理するためのデータである。管理データには、例えば、仮想ＰＬＰホストＩＤ５１、第１モード情報５２、コマンドログ５３が含まれる。

仮想ＰＬＰホストＩＤ５１は、メモリシステム３を仮想ＰＬＰドライブモードに遷移させたホスト２のホストＩＤを示す。仮想ＰＬＰホストＩＤ５１は、メモリシステム３が仮想ＰＬＰドライブモードで動作している間、ＮＡＮＤ型フラッシュメモリ５に格納されている。

第１モード情報５２は、メモリシステム３の第１動作モードが、通常ドライブモードと仮想ＰＬＰドライブモードのいずれであるかを示す。メモリシステム３が通常ドライブモードから仮想ＰＬＰドライブモードに遷移した場合、第１モード情報５２は仮想ＰＬＰドライブモードを示すように更新される。また、メモリシステム３が仮想ＰＬＰドライブモードから通常ドライブモードに遷移した場合、第１モード情報５２は通常ドライブモードを示すように更新される。

コマンドログ５３は、対応する処理が完了したコマンドのコマンドＩＤを示す。コマンドログ５３は、メモリシステム３のデバッグに用いられる。コントローラ４は、コマンドに対応する処理が完了した順序が管理できるように、コマンドＩＤをコマンドログ５３に格納する。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたメモリコントローラとして機能する。

コントローラ４は、ＮＡＮＤ型フラッシュメモリ５のデータ管理およびブロック管理を実行するように構成されたフラッシュトランスレーション層（ＦＴＬ）として機能してもよい。このＦＴＬによって実行されるデータ管理には、（１）論理アドレスそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理、および（２）ページ単位のリード／ライト動作とブロック単位の消去（イレーズ）動作との差異を隠蔽するための処理が含まれる。ブロック管理には、不良ブロックの管理、ウェアレベリング、およびガベージコレクションが含まれる。

論理アドレスは、メモリシステム３をアドレス指定するために、ホスト２によって使用される。論理アドレスは、例えば論理ブロックアドレス（ＬＢＡ）である。以下では、論理アドレスとしてＬＢＡが用いられる場合について主に例示する。

ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングの管理は、論理物理アドレス変換テーブル６２を用いて実行される。コントローラ４は、論理物理アドレス変換テーブル６２を使用して、ＬＢＡそれぞれと物理アドレスそれぞれとの間のマッピングを特定の管理サイズ単位で管理する。あるＬＢＡに対応する物理アドレスは、このＬＢＡのデータが書き込まれたＮＡＮＤ型フラッシュメモリ５内の物理記憶位置を示す。コントローラ４は、論理物理アドレス変換テーブル６２を用いて、ＮＡＮＤ型フラッシュメモリ５の記憶領域を論理的に分割した複数の記憶領域を管理する。これら複数の記憶領域は、複数のＬＢＡにそれぞれ対応する。つまり、これら複数の記憶領域のそれぞれは、１つのＬＢＡで特定される。論理物理アドレス変換テーブル６２は、メモリシステム３の電源オン時にＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされてもよい。

１つのページへのデータ書き込みは、１回のＰ／Ｅサイクル当たり１回のみ可能である。このため、コントローラ４は、あるＬＢＡに対応する更新データを、このＬＢＡに対応する以前のデータが格納されている物理記憶位置ではなく、別の物理記憶位置に書き込む。そして、コントローラ４は、このＬＢＡをこの別の物理記憶位置に関連付けるように論理物理アドレス変換テーブル６２を更新することにより、以前のデータを無効化する。論理物理アドレス変換テーブル６２から参照されているデータ（すなわちＬＢＡと紐付けられているデータ）は有効データと称される。また、どのＬＢＡとも紐付けられていないデータは無効データと称される。有効データは、後にホスト２からリードされる可能性があるデータである。無効データは、もはやホスト２からリードされる可能性が無いデータである。

コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）１１、ＣＰＵ１２、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１３、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１４、およびタイマー１５を含んでもよい。これらホストＩ／Ｆ１１、ＣＰＵ１２、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、およびタイマー１５は、バス１０を介して接続されていてもよい。

ホストＩ／Ｆ１１は、ホスト２から様々なコマンド、例えば、Ｉ／Ｏコマンド、各種制御コマンドを受信する回路として機能する。また、ホストＩ／Ｆ１１は、コマンドに対する応答やデータをホスト２に送信する回路として機能する。

ＮＡＮＤ Ｉ／Ｆ１３は、コントローラ４とＮＡＮＤ型フラッシュメモリ５とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１３は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。

ＮＡＮＤ Ｉ／Ｆ１３は、ＮＡＮＤ型フラッシュメモリ５を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１３は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ５内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ５全体に対するアクセスを広帯域化することができる。

ＤＲＡＭ Ｉ／Ｆ１４は、ＤＲＡＭ６へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。

タイマー１５は時間を計測する。タイマー１５は、計測された時間を、コントローラ４内の各部に提供し得る。

ＣＰＵ１２は、ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１３、ＤＲＡＭ Ｉ／Ｆ１４、およびタイマー１５を制御するように構成されたプロセッサである。ＣＰＵ１２はＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ６にロードされたＦＷ６１を実行することによって、様々な処理を行う。ＦＷ６１は、ＣＰＵ１２に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１２は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１２の動作は、ＣＰＵ１２によって実行されるＦＷ６１によって制御される。

コントローラ４内の各部の機能は、コントローラ４内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１２がＦＷ６１を実行することによって実現されてもよい。

ＣＰＵ１２は、例えば、コマンド受付部１２１、モード制御部１２２、およびライト制御部１２３として機能する。ＣＰＵ１２は、例えばＦＷ６１を実行することにより、これら各部として機能する。コマンド受付部１２１、モード制御部１２２、およびライト制御部１２３による具体的な動作については、図５から図１６を参照して後述する。

次いで、図３および図４を参照して、メモリシステム３において用いられる２つのテーブルについて説明する。

図３は、論理物理アドレス変換テーブル６２の構成例を示す。論理物理アドレス変換テーブル６２は、ＬＢＡそれぞれとＮＡＮＤ型フラッシュメモリ５の物理アドレスそれぞれとの間のマッピングを管理する。コントローラ４は論理物理アドレス変換テーブル６２を用いて、ＬＢＡを物理アドレスに変換し得る。また、コントローラ４は論理物理アドレス変換テーブル６２を用いて、物理アドレスをＬＢＡに変換し得る。

図３に示す例では、ＬＢＡ“０”に物理アドレス“Ｘ”が、ＬＢＡ“１”に物理アドレス“Ｙ”が、ＬＢＡ“２”に物理アドレス“Ｚ”が、それぞれマッピングされている。

図４はライト管理テーブル６３の構成例を示す。ライト管理テーブル６３は、１つ以上のライトコマンドにそれぞれ対応する１つ以上のエントリを含み得る。各エントリは、例えば、コマンドＩＤフィールド、ＬＢＡフィールド、データ長フィールド、およびデータポインタフィールドを含む。

コマンドＩＤフィールドは、対応するライトコマンドのコマンドＩＤを示す。

ＬＢＡフィールドは、対応するライトコマンドで指定されたＬＢＡを示す。このＬＢＡは、ライトコマンドに応じてユーザデータが書き込まれるべきＬＢＡ範囲の先頭のＬＢＡを示す。

データ長フィールドは、対応するライトコマンドで指定されたデータ長を示す。このデータ長は、ライトコマンドに応じて書き込まれるべきユーザデータの長さを示す。よって、ライトコマンドで指定されたＬＢＡとデータ長とを用いて、そのライトコマンドに応じてユーザデータが書き込まれるべきＬＢＡ範囲が特定可能である。

データポインタフィールドは、対応するライトコマンドで指定されたデータポインタを示す。このデータポインタは、ライトコマンドに応じてＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータが格納されている、ホスト２内の場所を示す。つまり、コントローラ４は、データポインタで示されるホスト２内の格納場所から、ユーザデータをメモリシステム３に転送する。

次いで、図５から図１６を参照して、情報処理システム１において行われる幾つかの動作の例について説明する。

図５は、情報処理システム１におけるバインド動作の例を示すブロック図である。バインド動作は、ホスト２に接続されたメモリシステム３を仮想ＰＬＰドライブモードで動作させる初期設定を行うための動作である。

具体的には、まず、ホスト２において、コマンド発行部２１１は、ホスト２に接続されたメモリシステム３に対して、サブミッションキュー２４３を介して第１モード遷移コマンドを送信する（図５中の（１））。第１モード遷移コマンドは、ホスト２のホストＩＤを含み得る。なお、ホスト２は、第１モード遷移コマンドの送信とは別に、ホストＩＤをメモリシステム３に通知してもよい。

メモリシステム３において、コマンド受付部１２１は、第１モード遷移コマンドを受信する。コマンド受付部１２１は、受信した第１モード遷移コマンドをモード制御部１２２に送出する（図５中の（２））。

モード制御部１２２は、第１モード遷移コマンドに含まれるホストＩＤが、仮想ＰＬＰホストＩＤ５１としてＮＡＮＤ型フラッシュメモリ５に格納されているか否かを確認する（図５中の（３））。

ＮＡＮＤ型フラッシュメモリ５にホストＩＤが格納されていない場合、モード制御部１２２は、メモリシステム３を仮想ＰＬＰドライブモードに遷移させ、仮想ＰＬＰドライブモードを示すように第１モード情報５２を更新する（図５中の（４））。そして、モード制御部１２２は、第１モード遷移コマンドに含まれるホストＩＤをＮＡＮＤ型フラッシュメモリ５に書き込む。これにより、メモリシステム３を仮想ＰＬＰドライブモードに遷移させたホスト２のホストＩＤが、仮想ＰＬＰホストＩＤ５１としてＮＡＮＤ型フラッシュメモリ５に登録される（図５中の（５））。そして、モード制御部１２２は、仮想ＰＬＰドライブモードへの遷移が完了したことと、メモリシステム３のドライブＩＤとを示す応答を、コマンド受付部１２１およびコンプリーションキュー２４４を介してコマンド発行部２１１に送信する（図５中の（６））。

ホスト２のコマンド発行部２１１は、メモリシステム３によって送信された応答を受信する。コマンド発行部２１１は、受信した応答に含まれるドライブＩＤをＮＶＲＡＭ２４に格納する（図５中の（７））。これにより、ホスト２が仮想ＰＬＰドライブモードに遷移させたメモリシステム３のドライブＩＤが、仮想ＰＬＰドライブＩＤ２４１としてＮＶＲＡＭ２４に登録される。また、コマンド発行部２１１は、受信した応答をライト管理部２１２に送出する（図５中の（８））。ライト管理部２１２は、仮想ＰＬＰドライブモードへの遷移が完了したことを示す応答に基づいて、仮想ＰＬＰドライブＩＤ２４１に関連付けられたロックデータリスト２４５を生成して、ＮＶＲＡＭ２４に格納する（図５中の（９））。

なお、第１モード遷移コマンドに含まれるホストＩＤとは異なるホストＩＤが仮想ＰＬＰホストＩＤ５１としてＮＡＮＤ型フラッシュメモリ５に既に格納されている場合、メモリシステム３は、そのホストＩＤを有する別のホストに対して仮想ＰＬＰドライブモードで動作している。そのため、モード制御部１２２は、受信された第１モード遷移コマンドに対して、仮想ＰＬＰドライブモードに遷移しない。モード制御部１２２は、仮想ＰＬＰドライブモードに遷移しなかったことを示すエラー通知を、コマンド受付部１２１およびコンプリーションキュー２４４を介してコマンド発行部２１１に返す（図５中の（１０））。

以上のバインド動作により、ホスト２は、メモリシステム３が別のホストに対して仮想ＰＬＰドライブモードで動作していないならば、メモリシステム３を仮想ＰＬＰドライブモードに遷移させることができる。そして、メモリシステム３では、ホスト２のホストＩＤと、メモリシステム３が仮想ＰＬＰドライブモードで動作していることを示す第１モード情報５２とが、ＮＡＮＤ型フラッシュメモリ５に格納される。また、ホスト２では、メモリシステム３のドライブＩＤと、ドライブＩＤに関連付けられたロックデータリスト２４５とが、ＮＶＲＡＭ２４に格納される。したがって、ホスト２とメモリシステム３とにおいて、メモリシステム３を仮想ＰＬＰドライブモードで動作させるための初期設定を行うことができる。

（書き込み動作）
次いで、図６から図１０を参照して、情報処理システム１における書き込み動作の例を説明する。書き込み動作は、ホスト２からメモリシステム３にライトコマンドを送信して、ライトコマンドに関連付けられたユーザデータをＮＡＮＤ型フラッシュメモリ５に書き込むための動作である。書き込み動作は、例えば、図５を参照して前述したバインド動作の後に行われる。

ここで、ホスト２のＮＶＲＡＭ２４に設けられるサブミッションキュー２４３およびコンプリーションキュー２４４について説明する。ホスト２はサブミッションキュー２４３を介して、コマンドをメモリシステム３に送信する。また、メモリシステム３はコンプリーションキュー２４４を介して、コマンドに対するコンプリーションをホスト２に返す。

サブミッションキュー２４３は、ホスト２からメモリシステム３に対して発行されるコマンドを、ホスト２がそれぞれに格納する複数のスロットを含む。ホスト２がコマンドを格納すべきサブミッションキュー２４３内の位置（すなわちスロット）は、ＳＱ Ｔａｉｌポインタで示される。メモリシステム３がコマンドをフェッチすべきサブミッションキュー２４３内の位置は、ＳＱ Ｈｅａｄポインタで示される。

コンプリーションキュー２４４は、コマンドに対する応答をメモリシステム３がそれぞれに格納する複数のスロットを含む。メモリシステム３が応答を格納すべきコンプリーションキュー２４４内の位置は、ＣＱ Ｔａｉｌポインタで示される。ホスト２が応答をフェッチすべきコンプリーションキュー２４４内の位置は、ＣＱ Ｈｅａｄポインタで示される。

ホスト２およびメモリシステム３における具体的な書き込み動作例について以下に説明する。図６から図１０に示す例では、説明を分かりやすくするために、サブミッションキュー２４３に書き込まれるコマンドがライトコマンドのみである場合を例示する。

図６は、情報処理システム１における書き込み動作の例を示すブロック図である。ここでは、ホスト２のコマンド発行部２１１およびライト管理部２１２が、ユーザデータ７１をＮＡＮＤ型フラッシュメモリ５に書き込む書き込み要求を受けた場合について例示する。この書き込み要求は、例えば、ＣＰＵ２１が実行するアプリケーションによる書き込み要求である。

まず、ホスト２において、ライト管理部２１２は、アプリケーションまたはＯＳ２２１の機能を用いてデータバッファ２４２に格納され、書き込みが要求されたユーザデータ７１をロックする（図６中の（１））。より詳しくは、ライト管理部２１２は、ＯＳ２２１の機能を用いて、ユーザデータ７１が格納されている記憶領域（例えば、ページ）をロックする。これにより、ユーザデータ７１が格納されている記憶領域が意図せず解放されたりページアウトされることを防ぐ。なお、ユーザデータ７１は、アプリケーションまたはＯＳ２２１の機能を用いて、ＲＡＭ２２に格納されていてもよい。ユーザデータ７１がＲＡＭ２２に格納されている場合、ライト管理部２１２は、ユーザデータ７１をＲＡＭ２２からＮＶＲＡＭ２４にコピーする。

コマンド発行部２１１は、ユーザデータ７１を書き込むためのライトコマンドを発行する。つまり、コマンド発行部２１１は、ユーザデータ７１を書き込むためのライトコマンドに相当するＳＱエントリ情報を生成する。コマンド発行部２１１は、生成されたＳＱエントリ情報をライト管理部２１２に送出する（図６中の（２））。

ライト管理部２１２は、コマンド発行部２１１によって送出されたＳＱエントリ情報を用いて、ロックデータリスト２４５のエントリを生成する。生成されたエントリは、例えば、発行されたライトコマンドに相当するＳＱエントリ情報とデータ領域管理情報とを含む。このデータ領域管理情報は、ユーザデータ７１が格納されているデータバッファ２４２内の記憶領域を特定可能な情報である。ライト管理部２１２は、生成されたエントリを、ロックデータリスト２４５に追加する（図６中の（３））。

図７は、図６中の（３）の動作でエントリが追加されたロックデータリスト２４５の例を示す。ロックデータリスト２４５は、追加されたエントリ８１を含んでいる。

図７に示す例において、エントリ８１は、発行されたライトコマンドに相当するＳＱエントリ情報“ｓｑｅｎｔｒｙ＿ｉｎｆｏ１”と、このライトコマンドに関連付けられたユーザデータ７１が格納されているデータバッファ２４２内の記憶領域を示すデータ領域管理情報“ｒｅｇｉｏｎ＿ｉｎｆｏ１”とを含む。なお、エントリ８１は、コンプリーション順序とコンプリーション状態とを未だ含んでいない。

図６に戻る。次いで、コマンド発行部２１１は、発行されたライトコマンド（ＳＱエントリ情報）をサブミッションキュー２４３に格納する（図６中の（４））。コマンドをサブミッションキュー２４３に格納する動作について、より具体的に説明する。まず、コマンド発行部２１１は、サブミッションキュー２４３内のＳＱ Ｔａｉｌポインタが示すスロットに、コマンド（ここではライトコマンド）を書き込む。コマンド発行部２１１は、ＳＱ Ｔａｉｌポインタに１を加算する。なお、ＳＱ Ｔａｉｌポインタに１を加算した値が、サブミッションキュー２４３のスロット数（すなわちキューサイズ）に達する場合、コマンド発行部２１１はＳＱ Ｔａｉｌポインタに０を設定する。そして、コマンド発行部２１１は、更新したＳＱ Ｔａｉｌポインタの値をメモリシステム３のＳＱ Ｔａｉｌ ｄｏｏｒｂｅｌｌレジスタに書き込む。このように、コマンドをサブミッションキュー２４３に格納する動作は、コマンドをサブミッションキュー２４３に書き込む動作と、ＳＱ Ｔａｉｌポインタを更新するための動作とを含んでいる。

ＳＱ Ｔａｉｌ ｄｏｏｒｂｅｌｌレジスタが更新されると、それを受けて、メモリシステム３のコマンド受付部１２１は、サブミッションキュー２４３からライトコマンドを取得する（図６中の（５））。そして、コマンド受付部１２１は、取得されたライトコマンドをライト制御部１２３に送出する（図６中の（６））。ここで、サブミッションキュー２４３からコマンドを取得する動作について、より具体的に説明する。まず、コマンド受付部１２１は、ＳＱ ＨｅａｄポインタとＳＱ Ｔａｉｌポインタとに差がある場合、サブミッションキュー２４３内のＳＱ Ｈｅａｄポインタが示すスロットから、コマンド（ここではライトコマンド）をフェッチする。コマンド受付部１２１は、ＳＱ Ｈｅａｄポインタに１を加算する。なお、ＳＱ Ｈｅａｄポインタに１を加算した値が、サブミッションキュー２４３のスロット数に達する場合、コマンド受付部１２１はＳＱ Ｈｅａｄポインタに０を設定する。このように、コマンドをサブミッションキュー２４３から取得する動作は、サブミッションキュー２４３からコマンドをフェッチする動作と、ＳＱ Ｈｅａｄポインタを更新するための動作とを含んでいる。

次いで、ライト制御部１２３は、コマンド受付部１２１によって送出されたライトコマンドを用いて、ライト管理テーブル６３を更新する（図６中の（７））。具体的には、ライト制御部１２３は、ライトコマンドで指定されたコマンドＩＤ、ＬＢＡ、データ長、およびデータポインタを含むエントリを、ライト管理テーブル６３に追加する。なお、ライト制御部１２３は、ライトコマンドで指定されたＬＢＡが有効であることを、あるいはそのＬＢＡにデータを書き込み可能であること、データポインタが有効であること、を確認してから、対応するエントリをライト管理テーブル６３に追加する。データポインタは、例えば、データポインタがホスト２内のアクセスできない領域を示しておらず、データ長に見合った領域を示している場合に、有効とみなされる。そして、ライト制御部１２３は、ライトコマンドに基づくライト管理テーブル６３の更新が完了したことをコマンド受付部１２１に通知する（図６中の（８））。

コマンド受付部１２１は、ライト制御部１２３による通知に応じて、ライトコマンドに対する１回目のコンプリーション（正常終了を示すコンプリーション）を、コンプリーションキュー２４４に格納する（図６中の（９））。この１回目のコンプリーションは、ライトコマンドのコマンドＩＤを含む。コンプリーションをコンプリーションキュー２４４に格納する動作について、より具体的に説明する。まず、コマンド受付部１２１は、コンプリーションキュー２４４内のＣＱ Ｔａｉｌポインタが示すスロットにコンプリーションを書き込む。コマンド受付部１２１はＣＱ Ｔａｉｌポインタに１を加算する。なお、ＣＱ Ｔａｉｌポインタに１を加算した値が、コンプリーションキュー２４４のスロット数に達する場合、コマンド受付部１２１はＣＱ Ｔａｉｌポインタに０を設定する。コマンド受付部１２１は、割り込みを発行する。コマンド受付部１２１は、割り込みを発行することにより、処理されるべき新たなコンプリーションがコンプリーションキュー２４４にあることを、ホスト２に通知する。このように、コンプリーションをコンプリーションキュー２４４に格納する動作は、コンプリーションキュー２４４にコンプリーションを書き込む動作と、ＣＱ Ｔａｉｌポインタを更新するための動作と、割り込みを発行する動作とを含んでいる。

なお、コマンド受付部１２１は、サブミッションキュー２４３から取得したライトコマンドが実行できないコマンドである場合、エラー終了を示すコンプリーションを、１回目のコンプリーションとして、コンプリーションキュー２４４に格納してもよい。

次いで、ホスト２のコマンド発行部２１１は、コンプリーションキュー２４４からライトコマンドに対する１回目のコンプリーションを取得する（図６中の（１０））。そして、コマンド発行部２１１は、取得された１回目のコンプリーションをライト管理部２１２に送出する（図６中の（１１））。ここで、コンプリーションキュー２４４からコンプリーションを取得する動作について、より具体的に説明する。まず、コマンド発行部２１１は、メモリシステム３のコマンド受付部１２１によって発行された割り込みに応じて、コンプリーションキュー２４４内のＣＱ Ｈｅａｄポインタが示すスロットから、コンプリーションをフェッチする。コマンド発行部２１１はＣＱ Ｈｅａｄポインタに１を加算する。なお、ＣＱ Ｈｅａｄポインタに１を加算した値が、コンプリーションキュー２４４のスロット数に達する場合、コマンド発行部２１１はＣＱ Ｈｅａｄポインタに０を設定する。コマンド発行部２１１は、更新したＣＱ Ｈｅａｄポインタをメモリシステム３のＣＱ Ｈｅａｄ ｄｏｏｒｂｅｌｌレジスタに書き込む。そして、コマンド発行部２１１は、メモリシステム３から受信した割り込みをクリアする。このように、コンプリーションキュー２４４からコンプリーションを取得する動作は、コンプリーションキュー２４４からコンプリーションをフェッチする動作と、ＣＱ Ｈｅａｄポインタを更新するための動作と、割り込みをクリアする動作とを含んでいる。

１回目のコンプリーションが正常終了を示すコンプリーションである場合、ライト管理部２１２は、コマンド発行部２１１から１回目のコンプリーションを受け取り、ロックデータリスト２４５において、受け取った１回目のコンプリーションに対応するエントリを更新する（図６中の（１２））。具体的には、ライト管理部２１２は、受け取った１回目のコンプリーションに対して、受け取った順序を示すシーケンス番号を割り当てる。ライト管理部２１２は、例えば、メモリシステム３からコンプリーションキュー２４４を介してライトコマンドに対する１回目のコンプリーションを受け取る毎に１ずつ増加するシーケンス番号を、受け取った１回目のコンプリーションに対して割り当てる。また、ライト管理部２１２は、受け取った１回目のコンプリーションに含まれるコマンドＩＤを取得する。ライト管理部２１２は、ロックデータリスト２４５において、取得されたコマンドＩＤに対応するＳＱエントリ情報を含むエントリを特定する。そして、ライト管理部２１２は、特定されたエントリに、割り当てられたシーケンス番号（すなわち、受け取った順序を示す情報）と、１回目のコンプリーションを受け取り済みであることとを示す情報とを追加する。

１回目のコンプリーションがエラー終了を示すコンプリーションである場合は、ライト管理部２１２は、受け取った１回目のコンプリーションに対応するデータバッファ２４２内のユーザデータ７１のロックを解除する（図６中の（１３））。そして、ライト管理部２１２は、受け取った１回目のコンプリーションに対応するエントリを、ロックデータリスト２４５から削除する（図６中の（１４））。より具体的には、ライト管理部２１２は、受け取った１回目のコンプリーションに含まれるコマンドＩＤを取得する。ライト管理部２１２は、ロックデータリスト２４５において、取得されたコマンドＩＤに対応するＳＱエントリ情報を含むエントリを特定する。ライト管理部２１２は、特定されたエントリ内のデータ領域管理情報を用いて、書き込みが完了したユーザデータ７１のロックを解除する。また、ライト管理部２１２は、ＰＲＰエントリのリストやＳＧＬの２つ目以降のセグメントを作成していた場合は、それらが格納されているポインタリスト２４６の領域も解放する。そして、ライト管理部２１２は、特定されたエントリを、ロックデータリスト２４５から削除する（すなわち、ＮＶＲＡＭ２４から削除する）。なお、ロックが解除されたユーザデータ７１は、データバッファ２４２から削除される。具体的には、ロックが解除されたユーザデータ７１が格納されているデータバッファ２４２内の記憶領域には、別のデータが格納され得る。

図８は、図６中の（１２）の動作でエントリが更新されたロックデータリスト２４５の例を示す。ロックデータリスト２４５は、更新されたエントリ８１を含んでいる。

図８に示す例において、エントリ８１には、受け取った１回目のコンプリーションの受け取り順序を示すコンプリーション順序“ｃｓｅｑ１”と、１回目のコンプリーションを受け取り済みであることを示すコンプリーション状態“ｃｏｍｐｌｅｔｅｄ”とが追加されている。つまり、エントリ８１は、コンプリーション順序“ｃｓｅｑ１”で、１回目のコンプリーションを受け取り済みであることを示している。

ライト管理部２１２は、ロックデータリスト２４５の更新が完了すると、アプリケーションまたはＯＳ２２１から発生した書き込み要求に対して、１回目のコンプリーションが正常終了の場合は書き込みが完了したという応答を返し、エラー終了の場合はエラー応答を返す。

なお、上述したように、アプリケーションまたはＯＳ２２１がユーザデータ７１をＲＡＭ２２に格納し、ライト管理部２１２がユーザデータ７１をＲＡＭ２２からＮＶＲＡＭ２４にコピーしている場合がある。この場合、アプリケーションまたはＯＳ２２１は、ＲＡＭ２２のユーザデータ７１が格納されていた領域を、エラー終了を示す１回目のコンプリーションを受け取ったことに応じ、解放し別用途に利用できる。ライト管理部２１２は、ユーザデータ７１が格納されているＮＶＲＡＭ２４を解放してもよい。

図９は、図６に後続する書き込み動作の例を示すブロック図である。ここでは、メモリシステム３がホスト２から受け付けた複数のライトコマンドによって書き込みが要求されるユーザデータ７１の総量が、特定のデータ単位に達した場合について例示する。特定のデータ単位は、例えば、１回のデータ書き込み動作でＮＡＮＤ型フラッシュメモリ５に書き込みが可能なデータ量である。

メモリシステム３において、コマンド受付部１２１およびライト制御部１２３は、ホスト２から受け付けた複数のライトコマンドによって書き込みが要求されるユーザデータ７１の総量が特定のデータ単位に達した後に、その特定のデータ単位のユーザデータ７１をＮＡＮＤ型フラッシュメモリ５に書き込み、複数のライトコマンドそれぞれに対応する２回目のコンプリーションをホスト２に返す。つまり、コマンド受付部１２１およびライト制御部１２３は、受け付けた１つのライトコマンドに応じた書き込みを即座に実行せず、複数のライトコマンドによって書き込みが要求されるユーザデータ７１の総量が特定のデータ単位に達した後に、それら複数のライトコマンドに応じた書き込みを実行するメカニズム（Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎ）で動作する。

具体的には、ライト制御部１２３は、書き込み単位のユーザデータ７１をデータバッファ２４２からＮＡＮＤ型フラッシュメモリ５に転送し、転送された書き込み単位のユーザデータ７１をＮＡＮＤ型フラッシュメモリ５に書き込む（プログラムする）（図９中の（１））。そして、ライト制御部１２３は、対応するユーザデータ７１がＮＡＮＤ型フラッシュメモリ５から読み出し可能になったライトコマンドがある場合、そのライトコマンドに応じた処理の完了を、コマンド受付部１２１に通知する（図９中の（２））。ライト制御部１２３は、書き込み単位のユーザデータ７１に対応する複数のライトコマンドそれぞれに応じた処理の完了を、コマンド受付部１２１に通知する。ライト制御部１２３は、複数のライトコマンドそれぞれに対応するエントリを、ライト管理テーブル６３から削除する（図９中の（３））。また、ライト制御部１２３は、複数のライトコマンドそれぞれのコマンドＩＤを、コマンドログ５３に追加する（図９中の（４））。

コマンド受付部１２１は、ライト制御部１２３による通知を受け取る毎に、対応するライトコマンドに応じた処理が完了したことを示す２回目のコンプリーションをホスト２に送信する（図９中の（５））。より具体的には、コマンド受付部１２１は、ライト制御部１２３による通知に応じて、対応するライトコマンドに対する２回目のコンプリーションを、コンプリーションキュー２４４に格納する。ライト制御部１２３による通知は、例えば、処理が完了したライトコマンドのコマンドＩＤを含んでいる。

なお、コマンド受付部１２１は、ライトコマンドに応じた処理でエラーが発生した場合、エラーを示すコンプリーションを、２回目のコンプリーションとしてホスト２に送信する。

次いで、ホスト２のコマンド発行部２１１は、コンプリーションキュー２４４から２回目のコンプリーションを取得する（図９中の（６））。そして、コマンド発行部２１１は、取得された２回目のコンプリーションをライト管理部２１２に送出する（図９中の（７））。

ライト管理部２１２は、コマンド発行部２１１から２回目のコンプリーションを受け取り、受け取った２回目のコンプリーションに対応するデータバッファ２４２内のユーザデータ７１のロックを解除する（図９中の（８））。そして、ライト管理部２１２は、受け取った２回目のコンプリーションに対応するエントリを、ロックデータリスト２４５から削除する（図９中の（９））。より具体的には、ライト管理部２１２は、受け取った２回目のコンプリーションに含まれるコマンドＩＤを取得する。ライト管理部２１２は、ロックデータリスト２４５において、取得されたコマンドＩＤに対応するＳＱエントリ情報を含むエントリを特定する。ライト管理部２１２は、特定されたエントリ内のデータ領域管理情報を用いて、書き込みが完了したユーザデータ７１のロックを解除する。また、ライト管理部２１２は、ＰＲＰエントリのリストやＳＧＬの２つ目以降のセグメントを作成していた場合は、それらが格納されているポインタリスト２４６の領域も解放する。そして、ライト管理部２１２は、特定されたエントリを、ロックデータリスト２４５から削除する（すなわち、ＮＶＲＡＭ２４から削除する）。なお、ロックが解除されたユーザデータ７１は、データバッファ２４２から削除される。具体的には、ロックが解除されたユーザデータ７１が格納されているデータバッファ２４２内の記憶領域には、別のデータが格納され得る。

なお、２回目のコンプリーションがエラーを示す場合、ホスト２（具体的には、ライト管理部２１２）は、メモリシステム３の故障とみなす。ライト管理部２１２は、当該メモリシステム３に対する処理を中止し、情報処理システム１としての異常処理を行う。例えば、ライト管理部２１２は、当該メモリシステム３に関連する一切のデータを削除する。削除されるデータは、当該メモリシステム３に対応するデータバッファ２４２内のユーザデータ７１および当該メモリシステム３に対応するロックデータリスト２４５を含む。また、ライト管理部２１２は、少なくとも、故障とみなしたメモリシステム３にライトコマンドを送ることを停止する。さらにライト管理部２１２は、アプリケーションまたはＯＳ２２１からの書き込み要求には全てエラーで応答する。

図１０は、図９中の（９）の動作でエントリが削除されるロックデータリスト２４５の例を示す。ロックデータリスト２４５は、受け取った２回目のコンプリーションに対応するエントリ８１を含んでいる。

図１０に示す例において、エントリ８１は、ＳＱエントリ情報“ｓｑｅｎｔｒｙ＿ｉｎｆｏ１”、コンプリーション順序“ｃｓｅｑ１”、データ領域管理情報“ｒｅｇｉｏｎ＿ｉｎｆｏ１”、およびコンプリーション状態“ｃｏｍｐｌｅｔｅｄ”を含む。つまり、エントリ８１は、１回目のコンプリーションを受け取り済みであることを示すエントリである。エントリ８１は、対応するライトコマンド（すなわち、ＳＱエントリ情報“ｓｑｅｎｔｒｙ＿ｉｎｆｏ１”に相当するライトコマンド）に対する２回目のコンプリーションをメモリシステム３から受け取ったことに応じて、削除される。

なお、サブミッションキュー２４３に格納されたライトコマンド（ＳＱエントリ情報）は、例えば、このライトコマンドに対する１回目のコンプリーションを受け取ったことに応じてクリアされる。そのため、ロックデータリスト２４５のエントリ内に、ライトコマンドに相当するＳＱエントリ情報が保存される。なお、この場合は、ＮＶＲＡＭ２４のサブミッションキュー２４３に格納されていたライトコマンド（ＳＱエントリ情報）を、クリアせずにＲＡＭ２２に格納してもよい。

また、サブミッションキュー２４３に格納されたライトコマンドが、このライトコマンドに対する２回目のコンプリーションを受け取るまでクリアされないようにしてもよい。その場合、ロックデータリスト２４５のエントリ内には、ＳＱエントリ情報の代わりにサブミッションキュー２４３のエントリを示すポインタが保存される。そして、サブミッションキュー２４３に格納されたライトコマンドそのものがＳＱエントリ情報として用いられる。なお、サブミッションキュー２４３からライトコマンドがクリアされないことによって、ＳＱ Ｈｅａｄポインタが更新されずサブミッションキュー２４３がフルになりやすく、リードコマンドのような他のコマンドが発行できなくなる可能性がある。そのため、サブミッションキュー２４３は、ライトコマンドを発行するための専用のサブミッションキューとして設けられてもよい。

以上の書き込み動作により、メモリシステム３がホスト２から受け付けたライトコマンドに基づき、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによるユーザデータの書き込みを行う間、ホスト２は、発行したライトコマンドに対応する処理の状況を、ロックデータリスト２４５を用いて管理できる。

具体的には、ホスト２は、ライトコマンドをメモリシステム３に送信する場合、そのライトコマンドに対応するエントリをロックデータリスト２４５に追加する。追加されたエントリには、例えば、コンプリーション順序とコンプリーション状態とが含まれていない。よって、ホスト２は、追加されたエントリにより、対応するライトコマンドに対する１回目のコンプリーションおよび２回目のコンプリーションを受け取っていないことを管理できる。換言すると、ホスト２は、追加されたエントリにより、対応するライトコマンドをメモリシステム３に発行（送信）し、且つ、１回目のコンプリーションを受信していない状態であることを管理できる。

メモリシステム３は、ホスト２からライトコマンドを受け付け、対応するエントリをライト管理テーブル６３に追加した場合、そのライトコマンドに対する１回目のコンプリーションをホスト２に返す。ホスト２は、メモリシステム３から受け取った１回目のコンプリーションに基づいて、対応するロックデータリスト２４５内のエントリを更新する。更新されたエントリでは、例えば、コンプリーション順序とコンプリーション状態とが追加される。よって、ホスト２は、更新されたエントリにより、対応するライトコマンドに対する１回目のコンプリーションを受け取り済みであって、且つ、２回目のコンプリーションを受け取っていない状態であることを管理できる。換言すると、ホスト２は、更新されたエントリにより、対応するライトコマンドをメモリシステム３が受け付けた状態であることを管理できる。

また、メモリシステム３は、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎでライトコマンドに対応するユーザデータの書き込みが完了した場合、そのライトコマンドに対する２回目のコンプリーションをホスト２に返す。ホスト２は、メモリシステム３から受け取った２回目のコンプリーションに基づいて、対応するロックデータリスト２４５内のエントリを削除する。よって、ホスト２は、エントリが削除されたことにより、対応するライトコマンドに関する管理を終了できる。

なお、メモリシステム３のライト制御部１２３は、ライトコマンドを受け付けてから経過した時間が閾値を超えた場合に、受け付け済みのライトコマンドに対応するユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。ここで、ユーザデータをパディング付きで書き込むとは、ユーザデータとパディング用のデータとで構成される書き込み単位のデータを書き込むことを意味する。この閾値は、例えば、ホスト２によって期待される、ライトコマンドに対する２回目のコンプリーションが得られるまでの時間の上限に基づく。ライトコマンドを受け付けてから経過した時間は、例えば、タイマー１５を用いて計測される。より具体的には、ライト制御部１２３は、ライトコマンドを受け付けてから経過した時間が閾値を超えた場合に、受け付け済みのライトコマンドに対応するユーザデータを、ホスト２のデータバッファ２４２からＮＡＮＤ型フラッシュメモリ５に転送する。そして、ライト制御部１２３は、転送されたユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込む。これにより、コマンド受付部１２１は、ホスト２によって期待される時間内に、ライトコマンドに対する２回目のコンプリーションを通知し得る。

（シャットダウン動作）
次いで、図１１および図１２を参照して、情報処理システム１におけるシャットダウン動作の例を説明する。シャットダウン動作は、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータの書き込みが完了した後に、メモリシステム３の動作を終了させるための動作である。

図１１は、情報処理システム１におけるシャットダウン動作の例を示すブロック図である。ここでは、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータ７１の書き込みを完了させるために、フラッシュコマンドが用いられる場合について例示する。なお、説明を分かりやすくするために、ホスト２は、ホスト２からメモリシステム３に送信された全てのライトコマンドに対する１回目のコンプリーションを受け取り済みであって、少なくとも１つのライトコマンドに対する２回目のコンプリーションをまだ受け取っていないことを想定する。

まず、ホスト２において、ライト管理部２１２は、アプリケーション等からの新規Ｉ／Ｏ要求の受け付けを停止する。そして、ライト管理部２１２は、フラッシュコマンドの発行をコマンド発行部２１１に要求する（図１１中の（１））。コマンド発行部２１１は、ライト管理部２１２による要求に応じて、フラッシュコマンドを発行し、サブミッションキュー２４３に格納する（図１１中の（２））。

次いで、メモリシステム３において、コマンド受付部１２１は、サブミッションキュー２４３からフラッシュコマンドを取得する（図１１中の（３））。コマンド受付部１２１は、取得されたフラッシュコマンドをライト制御部１２３に送出する（図１１中の（４））。

ライト制御部１２３は、コマンド受付部１２１から受け取ったフラッシュコマンドに基づき、ライト管理テーブル６３を用いて、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータ７１があるか否かを判定する（図１１中の（５））。具体的には、ライト管理テーブル６３に少なくとも１つのエントリがある場合、ライト制御部１２３は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータ７１があると判断する。ライト管理テーブル６３にエントリがない場合、ライト制御部１２３は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータ７１がないと判断する。

ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータ７１がある場合、ライト制御部１２３は、ユーザデータ７１をデータバッファ２４２からＮＡＮＤ型フラッシュメモリ５に転送し、転送されたユーザデータ７１をパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込む（図１１中の（６））。そして、ライト制御部１２３は、対応するユーザデータ７１がＮＡＮＤ型フラッシュメモリ５から読み出し可能になったライトコマンドに対して、そのライトコマンドに応じた処理の完了を、コマンド受付部１２１に通知する（図１１中の（７））。ライト制御部１２３は、書き込んだユーザデータ７１に対応する１つ以上のライトコマンドそれぞれに応じた処理の完了を、コマンド受付部１２１に通知する。ライト制御部１２３は、１つ以上のライトコマンドそれぞれに対応するエントリを、ライト管理テーブル６３から削除する（図１１中の（８））。また、ライト制御部１２３は、１つ以上のライトコマンドそれぞれのコマンドＩＤを、コマンドログ５３に追加する（図１１中の（９））。

そして、コマンド受付部１２１は、ライト制御部１２３による通知を受け取る毎に、対応するライトコマンドに応じた処理が完了したことを示す２回目のコンプリーションを、コンプリーションキュー２４４に格納する（図１１中の（１０））。

このように、メモリシステム３では、フラッシュコマンドに応じて、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータ７１の書き込みを完了する。これにより、全てのライトコマンドに対して２回目のコンプリーションがホスト２に返される。

以降のホスト２における図１１中の（１１）から（１４）の動作は、図９を参照して前述した書き込み動作の（６）から（９）までの動作と同様である。ホスト２からメモリシステム３に送信された全てのライトコマンドに対して２回目のコンプリーションを受け取ったことにより、ロックデータリスト２４５内のエントリは全て削除される。つまり、ロックデータリスト２４５は空になる。ライト管理部２１２は、ロックデータリスト２４５内のエントリが全て削除されたことに基づいて、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータ７１の書き込みが完了したと判断する。そして、ライト管理部２１２は、全てのライトコマンドに対応するユーザデータ７１の書き込みが完了したことを、コマンド発行部２１１に通知する（図１１中の（１５））。

図１２は、図１１に後続するシャットダウン動作の例を示す。

全てのライトコマンドに対応するユーザデータ７１の書き込みが完了したことが通知された場合、コマンド発行部２１１は、サブミッションキュー２４３を介してメモリシステム３にシャットダウン命令を送信する（図１２中の（１））。

メモリシステム３において、コマンド受付部１２１は、ホスト２からシャットダウン命令を受信する。コマンド受付部１２１は、受信したシャットダウン命令をモード制御部１２２に送出する（図１２中の（２））。

モード制御部１２２は、コマンド受付部１２１から受け取ったシャットダウン命令に応じて、メモリシステム３の動作モードを仮想ＰＬＰドライブモードから通常ドライブモードに遷移させる。そして、モード制御部１２２は、ＮＡＮＤ型フラッシュメモリ５内の第１モード情報５２を、通常ドライブモードを示すように更新する（図１２中の（３））。また、モード制御部１２２は、シャットダウン命令に応じて、ＮＡＮＤ型フラッシュメモリ５に格納されているホスト２の仮想ＰＬＰホストＩＤ５１を削除する（図１２中の（４））。

その後、コマンド受付部１２１は、ホスト２のコマンド発行部２１１にシャットダウンが完了したことを通知する（図１２中の（５））。

通知を受けて、コマンド発行部２１１は、ＮＶＲＡＭ２４に格納されているメモリシステム３の仮想ＰＬＰドライブＩＤ２４１を削除する（図１２中の（６））。そして、コマンド発行部２１１は、ＮＶＲＡＭ２４に格納されているサブミッションキュー２４３、コンプリーションキュー２４４、ロックデータリスト２４５を削除する（図１２中の（７））。コマンド発行部２１１は、例えば、仮想ＰＬＰドライブＩＤ２４１とロックデータリスト２４５が格納されているＮＶＲＡＭ２４内の記憶領域を解放する。

以上のシャットダウン動作により、ホスト２は、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータの書き込みが完了した後に、メモリシステム３を通常ドライブモードに遷移させることができる。また、メモリシステム３を仮想ＰＬＰドライブモードで動作させるために用いられたデータ（より詳しくは、仮想ＰＬＰドライブＩＤ２４１、ロックデータリスト２４５、仮想ＰＬＰホストＩＤ５１）を削除できる。したがって、シャットダウン命令に応じて、メモリシステム３の動作を正常に終了できる。

（起動動作）
次いで、情報処理システム１における起動動作について説明する。起動動作は、メモリシステム３が異常終了した後に起動した場合に、あるいは意図せず再起動した場合に、または、ホスト２が異常終了した後に起動した場合に、メモリシステム３を復旧するためのアンバインド動作およびリカバリ動作を含み得る。ここで、メモリシステム３の異常終了とは、メモリシステム３が受け取った全てのライトコマンドに対応するユーザデータの書き込みを完了する前に、メモリシステム３が動作を終了することを表す。また、メモリシステム３の意図しない再起動とは、メモリシステム３が、上述したシャットダウン動作を完了せずに、再起動したことを表す。ホスト２の異常終了とは、ホスト２がメモリシステム３に発行した全てのライトコマンドに対応するユーザデータの書き込みをメモリシステム３が完了する前に、ホスト２が動作を終了することを表す。

アンバインド動作は、例えば、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったメモリシステム３へのユーザデータの書き込みがない場合に、メモリシステム３を強制的に仮想ＰＬＰドライブモードから通常ドライブモードに戻すための動作である。リカバリ動作は、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったメモリシステム３へのユーザデータの書き込みを、ＮＶＲＡＭ２４に格納されているデータを用いて復旧するための動作である。以下では、アンバインド動作とリカバリ動作それぞれの具体例を説明する。

（アンバインド動作）
図１３は、情報処理システム１におけるアンバインド動作の例を示すブロック図である。ここでは、仮想ＰＬＰドライブモードで動作していたメモリシステム３が、今回の起動の直前に異常終了したか、あるいは意図せず再起動したことを想定する。この場合、メモリシステム３は、今回の起動後も仮想ＰＬＰドライブモードで動作している。また、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったメモリシステム３へのユーザデータの書き込みがないことを想定する。つまり、１回目のコンプリーションを受け取ったことを示すエントリがロックデータリスト２４５に含まれていないことを想定する。

まず、ホスト２のリカバリ制御部２１３は、ホスト２に接続されているメモリシステム３のドライブＩＤが、ＮＶＲＡＭ２４に格納されている仮想ＰＬＰドライブＩＤ２４１と一致しているかどうかを判定する（図１３中の（１））。

メモリシステム３のドライブＩＤが、ＮＶＲＡＭ２４内の仮想ＰＬＰドライブＩＤ２４１とは異なる場合、メモリシステム３は、ホスト２とは別のホストに対して仮想ＰＬＰドライブモードで動作していたと推定される。そのため、ホスト２は、メモリシステム３が通常ドライブモードに戻るまで、メモリシステム３にアクセスしない。メモリシステム３は、例えば、ホスト２のオペレータによる操作に基づき、その別のホストとの間でアンバインド動作を行うことによって、仮想ＰＬＰドライブモードから通常ドライブモードに戻る。

なお、ホスト２のＮＶＲＡＭ２４が故障し交換され、ＮＶＲＡＭ２４に格納されていたデータが全て失われた場合や、別のホストが故障し修復不能になり、メモリシステム３をホスト２に接続した場合は、仮想ＰＬＰドライブＩＤ２４１は、メモリシステム３のドライブＩＤと一致しない。この場合も、例えばホスト２のオペレータによる操作に基づき、ホスト２は、メモリシステム３に第１モード解除コマンドを発行し、一旦、メモリシステム３を通常モードに復帰させた上で、図５を参照して説明した手順でメモリシステム３を仮想ＰＬＰドライブモードに遷移させることができる。

メモリシステム３のドライブＩＤが、ＮＶＲＡＭ２４内の仮想ＰＬＰドライブＩＤ２４１と一致している場合、すなわち、メモリシステム３のドライブＩＤがＮＶＲＡＭ２４に格納されている場合、リカバリ制御部２１３は、ＮＶＲＡＭ２４内のロックデータリスト２４５に、１回目のコンプリーションを受け取ったことを示すエントリが含まれているか否かを判定する（図１３中の（２））。ロックデータリスト２４５は、メモリシステム３の仮想ＰＬＰドライブＩＤ２４１に関連付けられたロックデータリストである。

１回目のコンプリーションを受け取ったことを示すエントリは、例えば、コンプリーション順序と、１回目のコンプリーションを受け取り済みであることを示すコンプリーション状態とを含むエントリである。１回目のコンプリーションを受け取ったことを示すエントリがロックデータリスト２４５に含まれていない場合、リカバリ制御部２１３は、ホスト２またはメモリシステム３が異常終了したかあるいは意図せず再起動したことによって、アプリケーションまたはＯＳ２２１の書き込み要求に正常応答したにもかかわらず完了できなかったメモリシステム３へのユーザデータの書き込みがないと判断する。１回目のコンプリーションを受け取ったことを示すエントリがロックデータリスト２４５に含まれている場合、リカバリ制御部２１３は、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったメモリシステム３へのユーザデータの書き込みがあると判断する。

前述した通り、図１３に示す例では、１回目のコンプリーションを受け取ったことを示すエントリがロックデータリスト２４５に含まれていないことを想定している。この場合、リカバリ制御部２１３は、このメモリシステム３に関連する異常終了前のデータをＮＶＲＡＭ２４から削除する。削除されるデータは、サブミッションキュー２４３に格納されているライトコマンド（ＳＱエントリ情報）、コンプリーションキュー２４４に格納されているコンプリーション、ロックデータリスト２４５、ポインタリスト２４６、およびデータバッファ２４２上に残されたユーザデータ７１を含む。リカバリ制御部２１３は、リカバリ処理が完了した後にこれらのデータを作成しなおすことで、このメモリシステム３を仮想ＰＬＰドライブモードで使用することができる。リカバリ制御部２１３は、第１モード解除コマンドの発行をコマンド発行部２１１に要求する（図１３中の（３））。そして、リカバリ制御部２１３は、ＮＶＲＡＭ２４に格納されているメモリシステム３の仮想ＰＬＰドライブＩＤ２４１を削除する（図１３中の（４））。

コマンド発行部２１１は、リカバリ制御部２１３による要求に応じて、第１モード解除コマンドをメモリシステム３に送信する（図１３中の（５））。

起動（あるいは再起動）されたメモリシステム３において、モード制御部１２２は、メモリシステム３に接続されているホスト２のホストＩＤが、ＮＡＮＤ型フラッシュメモリ５に格納されている仮想ＰＬＰホストＩＤ５１と一致しているか否かを判定する（図１３中の（６））。また、モード制御部１２２は、ＮＡＮＤ型フラッシュメモリ５に格納されている第１モード情報５２を用いて、メモリシステム３が通常ドライブモードと仮想ＰＬＰドライブモードのいずれに設定されているかを判定する（図１３中の（７））。前述した通り、図１３に示す例では、メモリシステム３が仮想ＰＬＰドライブモードに設定されていることを想定している。

ホスト２のホストＩＤが、ＮＡＮＤ型フラッシュメモリ５内の仮想ＰＬＰホストＩＤ５１とは異なる場合、メモリシステム３は、ホスト２とは別のホストに対して仮想ＰＬＰドライブモードで動作していたと推定される。その場合、コマンド受付部１２１は、例えば、その別のホストからの第１モード解除コマンドを待つ。

ホスト２のホストＩＤが、ＮＡＮＤ型フラッシュメモリ５内の仮想ＰＬＰホストＩＤ５１と一致している場合、コマンド受付部１２１は、ホスト２から第１モード解除コマンドを受信する。コマンド受付部１２１は、受信した第１モード解除コマンドをモード制御部１２２に送出する（図１３中の（８））。

モード制御部１２２は、コマンド受付部１２１から受け取った第１モード解除コマンドに応じて、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させる。そして、モード制御部１２２は、ＮＡＮＤ型フラッシュメモリ５内の第１モード情報５２を、通常ドライブモードを示すように更新する（図１３中の（９））。また、モード制御部１２２は、第１モード解除コマンドに応じて、ＮＡＮＤ型フラッシュメモリ５に格納されているホスト２の仮想ＰＬＰホストＩＤ５１を削除する（図１３中の（１０））。

以上のアンバインド動作により、仮想ＰＬＰドライブモードで動作していたメモリシステム３が今回の起動の直前に異常終了した場合もしくは仮想ＰＬＰドライブモードで動作していたメモリシステム３が以前とは別のホスト２に接続された場合、または、ホスト２がＮＶＲＡＭ２４に保持していた、メモリシステム３を仮想ＰＬＰドライブモードで動作させるために用いられていたデータ（より詳しくは、仮想ＰＬＰドライブＩＤ２４１、ロックデータリスト２４５）が失われた場合に、ホスト２はメモリシステム３を強制的に仮想ＰＬＰドライブモードから通常ドライブモードに戻すことができる。通常ドライブモードに遷移したメモリシステム３は、ホスト２とのバインド動作により、ホスト２に対して再度、仮想ＰＬＰドライブモードで動作し得る。あるいは、通常ドライブモードに遷移したメモリシステム３は、ホスト２とは別のホストとのバインド動作により、その別のホストに対して仮想ＰＬＰドライブモードで動作することもできる。なお、アンバインド動作は、メモリシステム３の起動時に限定されない任意のタイミングで行われてもよい。

（リカバリ動作）
図１４は、情報処理システム１におけるリカバリ動作の例を示すブロック図である。ここでは、仮想ＰＬＰドライブモードで動作していたメモリシステム３が、今回の起動の直前に異常終了したか、あるいは意図せず再起動したことを想定する。この場合、メモリシステム３は、今回の起動後も仮想ＰＬＰドライブモードで動作している。また、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったメモリシステム３へのユーザデータの書き込みがあることを想定する。つまり、１回目のコンプリーションを受け取ったことを示すエントリがロックデータリスト２４５に含まれていることを想定する。

まず、ホスト２のリカバリ制御部２１３は、ホスト２に接続されているメモリシステム３のドライブＩＤが、ＮＶＲＡＭ２４に格納されている仮想ＰＬＰドライブＩＤ２４１と一致しているかどうかを判定する（図１４中の（１））。

メモリシステム３のドライブＩＤが、ＮＶＲＡＭ２４内の仮想ＰＬＰドライブＩＤ２４１とは異なる場合、メモリシステム３は、ホスト２とは別のホストに対して仮想ＰＬＰドライブモードで動作していたと推定される。そのため、ホスト２は、メモリシステム３が通常ドライブモードに戻るまで、メモリシステム３にアクセスしない。メモリシステム３では、例えば、その別のホストとの間でリカバリ動作が行われる。

メモリシステム３のドライブＩＤが、ＮＶＲＡＭ２４内の仮想ＰＬＰドライブＩＤ２４１と一致している場合、リカバリ制御部２１３は、ＮＶＲＡＭ２４内のロックデータリスト２４５に、１回目のコンプリーションを受け取ったことを示すエントリが含まれているか否かを判定する（図１４中の（２））。

前述した通り、図１４に示す例では、１回目のコンプリーションを受け取ったことを示すエントリがロックデータリスト２４５に含まれていることを想定している。この場合、リカバリ制御部２１３は、第２モード遷移コマンドの発行をコマンド発行部２１１に要求する（図１４中の（３））。また、リカバリ制御部２１３は、ＮＶＲＡＭ２４内に、サブミッションキュー２４３とコンプリーションキュー２４４とを新たに作成する。

コマンド発行部２１１は、リカバリ制御部２１３による要求に応じて、第２モード遷移コマンドを新たに作成されたサブミッションキュー２４３を介して、あるいは管理用コマンド専用のサブミッションキューを介してメモリシステム３に送信する（図１４中の（４））。

起動されたメモリシステム３において、モード制御部１２２は、メモリシステム３に接続されているホスト２のホストＩＤが、ＮＡＮＤ型フラッシュメモリ５に格納されている仮想ＰＬＰホストＩＤ５１と一致しているか否かを判定する（図１４中の（５））。また、モード制御部１２２は、ＮＡＮＤ型フラッシュメモリ５に格納されている第１モード情報５２を用いて、メモリシステム３が通常ドライブモードと仮想ＰＬＰドライブモードのいずれに設定されているかを判定する（図１４中の（６））。前述した通り、図１４に示す例では、メモリシステム３が仮想ＰＬＰドライブモードに設定されていることを想定している。

ホスト２のホストＩＤが、ＮＡＮＤ型フラッシュメモリ５内の仮想ＰＬＰホストＩＤ５１とは異なる場合、ホスト２が異常動作をしていると考えられるため、メモリシステム３は、ホスト２に対して、第２モード遷移コマンドがエラーを起こしたことを通知する。

ホスト２のホストＩＤが、ＮＡＮＤ型フラッシュメモリ５内の仮想ＰＬＰホストＩＤ５１と一致している場合、コマンド受付部１２１は、ホスト２に対して、第２モード遷移コマンドが正常完了し、メモリシステム３がリカバリ書き込みモードに遷移したことを通知する（図１４中の（７））。コマンド受付部１２１は、受信した第２モード遷移コマンドをモード制御部１２２に送出する（図１４中の（８））。

モード制御部１２２は、コマンド受付部１２１から受け取った第２モード遷移コマンドに応じて、メモリシステム３を通常書き込みモードからリカバリ書き込みモードに遷移させる。

図１５は、図１４に後続するリカバリ動作の例を示す。図１５に示すリカバリ動作では、リカバリ書き込みモードに遷移したメモリシステム３に対して、異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みが、ホスト２によって再度要求される。

具体的には、ホスト２のリカバリ制御部２１３は、メモリシステム３の仮想ＰＬＰドライブＩＤ２４１に関連付けられたロックデータリスト２４５において、１回目のコンプリーションを受信したことをそれぞれ示すｎ個のエントリを特定する（図１５中の（１））。ｎは１以上の整数である。

リカバリ制御部２１３は、特定されたｎ個のエントリそれぞれに含まれるコンプリーション順序を用いて、コンプリーション順序の昇順に、ｎ個のエントリの１つを選択する。以下では、選択されたエントリを、対象エントリとも称する。図１５に示す以降の動作では、ｎ個のエントリが、コンプリーション順序の昇順に１つずつ、対象エントリとして用いられる。

リカバリ制御部２１３は、対象エントリに含まれるデータ領域管理情報を用いて、対応するデータバッファ２４２内のユーザデータ７１をロックする（図１５中の（２））。そして、リカバリ制御部２１３は、対象エントリに含まれるＳＱエントリ情報を用いて、対応するライトコマンドの発行をコマンド発行部２１１に要求する（図１５中の（３））。

なお、リカバリ制御部２１３は、ロックデータリスト２４５に、１回目のコンプリーションを受け取っていないことを示すエントリがある場合、そのエントリを削除する。１回目のコンプリーションを受け取っていないことを示すエントリは、例えば、コンプリーション順序とコンプリーション状態を含んでいないエントリである。リカバリ制御部２１３は、１回目のコンプリーションを受け取っていないので、このエントリに対応するライトコマンドがメモリシステム３によって受け付けられていないと判断する。また、１回目のコンプリーションを受け取っていないので、このエントリに対応するユーザデータの書き込みを要求したアプリケーション等に対して、書き込みの完了が通知されていない。したがって、１回目のコンプリーションを受け取っていないことを示すエントリに対応するライトコマンドをメモリシステム３に再度送信する必要がない。そのため、リカバリ制御部２１３は、１回目のコンプリーションを受け取っていないことを示すエントリをロックデータリスト２４５から削除する。

コマンド発行部２１１は、リカバリ制御部２１３によるライトコマンドの発行の要求に応じて、対象エントリ内のＳＱエントリ情報に相当するライトコマンドを、サブミッションキュー２４３に格納する（図１５中の（４））。

そして、リカバリ制御部２１３は、対象エントリにおいて、コンプリーション順序とコンプリーション状態とを削除する（図１５中の（５））。これにより、対象エントリは、対応するライトコマンドがメモリシステム３に発行（送信）され、１回目のコンプリーションを受け取っていない状態であることを示す。

以降の図１５中の（６）から（１０）までの動作は、図６を参照して前述した書き込み動作の（５）から（９）までの動作と同様である。すなわち、メモリシステム３のコマンド受付部１２１およびライト制御部１２３は、サブミッションキュー２４３から取得したライトコマンドに基づきライト管理テーブル６３を更新して、１回目のコンプリーションをコンプリーションキュー２４４に格納する。

そして、ホスト２のコマンド発行部２１１は、コンプリーションキュー２４４からライトコマンドに対する１回目のコンプリーションを取得する（図１５中の（１１））。コマンド発行部２１１は、取得された１回目のコンプリーションをリカバリ制御部２１３に送出する（図１５中の（１２））。

リカバリ制御部２１３は、コマンド発行部２１１から１回目のコンプリーションを受け取り、ロックデータリスト２４５において、受け取った１回目のコンプリーションに対応するエントリを更新する（図１５中の（１３））。具体的には、ライト管理部２１２は、受け取った１回目のコンプリーションに対応するエントリに、コンプリーションを受け取った順序を示すシーケンス番号と、１回目のコンプリーションを受け取り済みであることとを示す情報とを追加する。

以上の図１５に示すリカバリ動作により、ホスト２は、ロックデータリスト２４５において、１回目のコンプリーションを受信したことをそれぞれ示すｎ個のエントリを用いて、コンプリーション順序の昇順に、対応するユーザデータの書き込みを要求するライトコマンドをメモリシステム３に再度送信できる。したがって、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって処理を完了できなかったライトコマンドの送信を、メモリシステム３によって受け付けられていた順序を考慮して再現できる。

メモリシステム３のライト制御部１２３は、メモリシステム３がリカバリ書き込みモードで動作しているので、ライトコマンドを受け付けた順に、対応するユーザデータの書き込みを行うことを保証する。

図１６は、図１５に後続するリカバリ動作の例を示す。

ホスト２のリカバリ制御部２１３は、ｎ個の対象エントリにそれぞれ対応するｎ個のライトコマンド全てがメモリシステム３に送信された後、フラッシュコマンドの発行をコマンド発行部２１１に要求する（図１６中の（１））。コマンド発行部２１１は、リカバリ制御部２１３による要求に応じて、フラッシュコマンドを発行し、サブミッションキュー２４３に格納する（図１６中の（２））。

以降の図１６中の（３）から（１０）までの動作は、図１１を参照して前述したシャットダウン動作の（３）から（１０）までの動作と同様である。すなわち、メモリシステム３のコマンド受付部１２１およびライト制御部１２３は、サブミッションキュー２４３から取得したフラッシュコマンドに応じて、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータ７１の書き込みを完了し、２回目のコンプリーションをコンプリーションキュー２４４に格納する。

次いで、ホスト２のコマンド発行部２１１は、コンプリーションキュー２４４から２回目のコンプリーションを取得する（図１６中の（１１））。そして、コマンド発行部２１１は、取得された２回目のコンプリーションをリカバリ制御部２１３に送出する（図１６中の（１２））。

リカバリ制御部２１３は、コマンド発行部２１１から２回目のコンプリーションを受け取り、受け取った２回目のコンプリーションに対応するデータバッファ２４２内のユーザデータ７１のロックを解除する（図１６中の（１３））。そして、リカバリ制御部２１３は、受け取った２回目のコンプリーションに対応するエントリを、ロックデータリスト２４５から削除する（図１６中の（１４））。

ホスト２からメモリシステム３に送信された全てのライトコマンドに対して２回目のコンプリーションを受け取ったことにより、ロックデータリスト２４５内のエントリは全て削除される。つまり、ロックデータリスト２４５は空になる。リカバリ制御部２１３は、ロックデータリスト２４５内のエントリが全て削除されたことに基づいて、ホスト２からメモリシステム３に送信された全てのライトコマンドに対応するユーザデータ７１の書き込みが完了したと判断する。そして、リカバリ制御部２１３は、全てのライトコマンドに対応するユーザデータの書き込みが完了したことを、コマンド発行部２１１に通知する（図１６中の（１５））。

コマンド発行部２１１は、リカバリ制御部２１３による通知に応じて、第２モード解除コマンドを、サブミッションキュー２４３を介してメモリシステム３に送信する（図１６中の（１６））。

メモリシステム３のコマンド受付部１２１は、ホスト２から第２モード解除コマンドを受信する。コマンド受付部１２１は、受信した第２モード解除コマンドをライト制御部１２３に送出する（図１６中の（１７））。

ライト制御部１２３は、第２モード解除コマンドに応じて、メモリシステム３をリカバリ書き込みモードから通常書き込みモードに遷移させる。なお、メモリシステム３の第１モードは、仮想ＰＬＰドライブモードのままである。

以上のリカバリ動作により、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みを完了できる。つまり、ホスト２は、発行したライトコマンドの処理状況を管理するロックデータリスト２４５を用いて、異常終了または意図せず再起動したメモリシステム３に対する未完了の書き込みを復旧できる。そして、ホスト２は、アプリケーションからの新規Ｉ／Ｏ要求の受け付けを開始できる。新規Ｉ／Ｏ要求は、メモリシステム３に対する新規のデータ読み出し要求またはデータ書き込み要求である。つまり、ホスト２は、受け付けた新規Ｉ／Ｏ要求に対応するリードコマンドやライトコマンドを、メモリシステム３に対して新たに発行可能になる。なお、メモリシステム３だけでなく、ホスト２が異常終了したかあるいは意図せず再起動した場合にも、ロックデータリスト２４５が不揮発に記憶されているので、同様のリカバリ動作を行うことができる。

また、図９を参照して前述した書き込み動作と同様に、ライト制御部１２３は、ライトコマンドを受け付けてから経過した時間が閾値を超えた場合に、受け付け済みのライトコマンドに対応するユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。その場合、ホスト２では、期待する時間内に２回目のコンプリーションを受け取ることができるので、リカバリ制御部２１３およびコマンド発行部２１１は、フラッシュコマンドをメモリシステム３に送信しなくてもよい。

なお、リカバリ制御部２１３およびコマンド発行部２１１は、ホスト２からメモリシステム３に送信された全てのライトコマンドに対して１回目のコンプリーションを受け取った時点で、第２モード解除コマンドをメモリシステム３に送信してもよい。つまり、リカバリ制御部２１３は、送信された全てのライトコマンドに対して１回目のコンプリーションを受信した場合に、メモリシステム３が異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みが復旧されたと判断し得る。その場合、リカバリ制御部２１３およびコマンド発行部２１１は、送信された全てのライトコマンドに対して１回目のコンプリーションを受信したことに応じて、第２モード解除コマンドを、サブミッションキュー２４３を介してメモリシステム３に送信し、アプリケーションからの新規Ｉ／Ｏ要求の受け付けを開始する。

次いで、図１７から図３０のフローチャートを参照して、ホスト２およびメモリシステム３において実行される処理の手順について説明する。

（ホスト２におけるバインド処理）
図１７は、ホスト２のＣＰＵ２１によって実行されるバインド処理の手順の例を示すフローチャートである。このバインド処理は、ホスト２に接続されているメモリシステム３を仮想ＰＬＰドライブモードで動作させる初期設定を行うための処理である。ＣＰＵ２１は、例えば、メモリシステム３がホスト２に接続された場合に、バインド処理を実行する。

まず、ＣＰＵ２１は、第１モード遷移コマンドをメモリシステム３に送信する（ステップＳ１０１）。第１モード遷移コマンドは、メモリシステム３を仮想ＰＬＰドライブモードに遷移させるためのコマンドである。第１モード遷移コマンドはホストＩＤを含む。

そして、ＣＰＵ２１は、第１モード遷移コマンドに対する応答をメモリシステム３から受信する（ステップＳ１０２）。受信した応答は、メモリシステム３が仮想ＰＬＰドライブモードに遷移したか否かを示す情報を含む。また、受信した応答は、メモリシステム３のドライブＩＤを含んでいてもよい。ＣＰＵ２１は、受信した応答に基づいて、メモリシステム３が仮想ＰＬＰドライブモードに遷移したか否かを判定する（ステップＳ１０３）。

メモリシステム３が仮想ＰＬＰドライブモードに遷移していない場合（ステップＳ１０３でＮＯ）、ＣＰＵ２１はバインド処理を終了する。メモリシステム３は、例えば、ホスト２とは別のホストによるバインド処理によって仮想ＰＬＰドライブモードに既に遷移している場合、ホスト２からの第１モード遷移コマンドに対して、仮想ＰＬＰドライブモードに遷移しなかったことを示す応答をホスト２に返す。この場合、ＣＰＵ２１はバインド処理を終了する。

メモリシステム３が仮想ＰＬＰドライブモードに遷移した場合（ステップＳ１０３でＹＥＳ）、ＣＰＵ２１は、メモリシステム３のドライブＩＤを仮想ＰＬＰドライブＩＤ２４１としてＮＶＲＡＭ２４に格納する（ステップＳ１０４）。ＣＰＵ２１は、例えば、メモリシステム３から受信した応答に含まれるドライブＩＤをＮＶＲＡＭ２４に格納する。あるいは、ＣＰＵ２１は、メモリシステム３との接続処理や認証処理で得られたドライブＩＤをＮＶＲＡＭ２４に格納してもよい。そして、ＣＰＵ２１は、メモリシステム３のドライブＩＤに関連付けられたロックデータリスト２４５を生成して、ＮＶＲＡＭ２４に格納し（ステップＳ１０５）、バインド処理を終了する。

以上のバインド処理により、ＣＰＵ２１は、ホスト２に接続されているメモリシステム３を仮想ＰＬＰドライブモードで動作させる初期設定を行うことができる。具体的には、ＣＰＵ２１は、メモリシステム３が第１モード遷移コマンドに応じて仮想ＰＬＰドライブモードに遷移した場合、メモリシステム３に対応する仮想ＰＬＰドライブＩＤ２４１とロックデータリスト２４５とをＮＶＲＡＭ２４に格納できる。

（メモリシステム３におけるバインド処理）
図１８は、メモリシステム３のＣＰＵ１２によって実行されるバインド処理の手順の例を示すフローチャートである。ＣＰＵ１２は、ホスト２から第１モード遷移コマンドを受信したことに応じて、このバインド処理を実行する。

まず、ＣＰＵ１２は、ホスト２から受信した第１モード遷移コマンドに含まれるホストＩＤを取得する（ステップＳ２０１）。第１モード遷移コマンドに含まれるホストＩＤを、第１ホストＩＤと称する。

ＣＰＵ１２は、第１ホストＩＤとは異なるホストＩＤがメモリシステム３に既に登録されているか否かを判定する（ステップＳ２０２）。具体的には、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に、第１ホストＩＤとは異なるホストＩＤが仮想ＰＬＰホストＩＤ５１として格納されているか否かを判定する。ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に第１ホストＩＤとは異なるホストＩＤが格納されている場合、第１ホストＩＤとは異なるホストＩＤがメモリシステム３に既に登録されていると判断する。また、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５にいずれのホストＩＤも格納されていない場合、およびＮＡＮＤ型フラッシュメモリ５に第１ホストＩＤが格納されている場合、第１ホストＩＤとは異なるホストＩＤがメモリシステム３に登録されていないと判断する。

第１ホストＩＤとは異なるホストＩＤがメモリシステム３に既に登録されている場合、ＣＰＵ１２は、ホスト２にエラーを通知し（ステップＳ２０３）、バインド処理を終了する。つまり、メモリシステム３が、登録されているホストＩＤを有する別のホストに対して、仮想ＰＬＰドライブモードで既に動作しているので、ＣＰＵ１２は、受信した第１モード遷移コマンドに応じて仮想ＰＬＰドライブモードに遷移できなかったことを、ホスト２に通知する。

また、第１ホストＩＤとは異なるホストＩＤがメモリシステム３に登録されていない場合、ＣＰＵ１２は、第１ホストＩＤをＮＡＮＤ型フラッシュメモリ５に格納する（ステップＳ２０４）。ＣＰＵ１２は、メモリシステム３を通常ドライブモードから仮想ＰＬＰドライブモードに遷移させる（ステップＳ２０５）。具体的には、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５内の、通常ドライブモードを示す第１モード情報５２を、仮想ＰＬＰドライブモードを示す第１モード情報５２に書き換える。そして、ＣＰＵ１２は、仮想ＰＬＰドライブモードに遷移したこと（モード遷移完了）を示す情報を含む応答をホスト２に送信する（ステップＳ２０６）。応答には、メモリシステム３のドライブＩＤがさらに含まれていてもよい。

以上のバインド処理により、メモリシステム３は、ホスト２から第１モード遷移コマンドを受信した場合に、別のホストに対して仮想ＰＬＰドライブモードで動作していないならば、通常ドライブモードから仮想ＰＬＰドライブモードに遷移できる。

（ホスト２におけるメモリシステム３へのユーザデータ書き込みのための処理）
図１９は、ホスト２のＣＰＵ２１によって実行される書き込み要求処理の手順の例を示すフローチャートである。書き込み要求処理は、ホスト２がメモリシステム３にユーザデータの書き込みを要求するための処理である。ＣＰＵ２１は、例えば、図１７を参照して前述したバインド処理によって、メモリシステム３を仮想ＰＬＰドライブモードに遷移させた後に、書き込み要求処理を実行する。

まず、ＣＰＵ２１は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータを、データバッファ２４２に格納する（ステップＳ３０１）。なお、ＣＰＵ２１は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべきユーザデータがＲＡＭ２２に格納されている場合、そのユーザデータをデータバッファ２４２にコピーしてもよい。そして、ＣＰＵ２１は、データバッファ２４２に格納されたユーザデータをロックする（ステップＳ３０２）。より詳しくは、ＣＰＵ２１は、実行しているＯＳ２２１の機能を用いて、ドライバ２２２によって使用されるユーザデータが格納されている記憶領域（例えば、ページ）の状態をロックする。これにより、ユーザデータが格納されている記憶領域が意図せず解放されることを防ぐ。

ＣＰＵ２１は、データバッファ２４２に格納されたユーザデータをＮＡＮＤ型フラッシュメモリ５に書き込むためのライトコマンド（以下、第１ライトコマンドと称する）を発行する（ステップＳ３０３）。

次いで、ＣＰＵ２１は、第１ライトコマンドに対応するエントリをロックデータリスト２４５に追加する（ステップＳ３０４）。追加されたエントリは、例えば、第１ライトコマンドに対応するＳＱエントリ情報とデータ領域管理情報とを含む。第１ライトコマンドに対応するＳＱエントリ情報は、第１ライトコマンドを表す情報である。より具体的には、第１ライトコマンドに対応するＳＱエントリ情報は、メモリシステム３に第１ライトコマンドに応じた処理を実行させるために、サブミッションキュー２４３に格納される情報である。また、第１ライトコマンドに対応するデータ領域管理情報は、第１ライトコマンドに対応するユーザデータが格納されたデータバッファ２４２内の記憶領域を特定可能な情報である。

そして、ＣＰＵ２１は、第１ライトコマンド（すなわち、第１ライトコマンドを表すＳＱエントリ情報）をサブミッションキュー２４３に格納する（ステップＳ３０５）。

なお、ＣＰＵ２１は、第１ライトコマンドをサブミッションキュー２４３に格納するステップＳ３０５の手順の後に、第１ライトコマンドに対応するエントリをロックデータリスト２４５に追加するステップＳ３０４の手順を実行してもよい。また、ＣＰＵ２１は、ステップＳ３０４の手順とステップＳ３０５の手順とを並列に実行してもよい。

以上の書き込み要求処理により、ＣＰＵ２１は、データバッファ２４２に格納されたユーザデータの書き込みを、メモリシステム３に要求できる。また、ＣＰＵ２１は、メモリシステム３に要求した書き込みに関する情報（すなわち、発行したライトコマンドに関する情報）を、ロックデータリスト２４５を用いて管理できる。

（メモリシステム３におけるユーザデータ書き込みのための処理）
図２０は、メモリシステム３のＣＰＵ１２によって実行される書き込み制御処理の手順の例を示すフローチャートである。書き込み制御処理は、ホスト２によって発行されたライトコマンドを受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御するための処理である。ここでは、説明を分かりやすくするために、ＣＰＵ１２がホスト２のサブミッションキュー２４３から受け付けるコマンドが、ライトコマンドのみである場合を例示する。

まず、ＣＰＵ１２は、サブミッションキュー２４３からライトコマンド（以下、第２ライトコマンドと称する）を取得する（ステップＳ４０１）。ＣＰＵ１２は、第２ライトコマンドに基づいてライト管理テーブル６３を更新する（ステップＳ４０２）。具体的には、ＣＰＵ１２は、第２ライトコマンドから、例えば、コマンドＩＤ、ＬＢＡ、データ長、およびデータポインタを取得する。ＣＰＵ１２は、取得されたコマンドＩＤ、ＬＢＡ、データ長、およびデータポインタを示すエントリを、ライト管理テーブル６３に追加する。

そして、ＣＰＵ１２は、第２ライトコマンドに対する１回目のコンプリーションをコンプリーションキュー２４４に格納する（ステップＳ４０３）。第２ライトコマンドに対する１回目のコンプリーションは、第２ライトコマンドのコマンドＩＤを含む。

次いで、ＣＰＵ１２は、ホスト２のデータバッファ２４２に格納されている未書き込みのユーザデータの総量が書き込み単位に達したか否かを判定する（ステップＳ４０４）。ＣＰＵ１２は、ライト管理テーブル６３を用いて、データバッファ２４２に格納されている未書き込みのユーザデータの総量を取得する。

データバッファ２４２に格納されている未書き込みのユーザデータの総量が書き込み単位に達していない場合（ステップＳ４０４でＮＯ）、ＣＰＵ１２による処理はステップＳ４０１に戻る。つまり、ＣＰＵ１２は、新たなライトコマンドを受け付けるための処理を続行する。

データバッファ２４２に格納されている未書き込みのユーザデータの総量が書き込み単位に達した場合（ステップＳ４０４でＹＥＳ）、ＣＰＵ１２は、ホスト２のデータバッファ２４２からメモリシステム３のＮＡＮＤ型フラッシュメモリ５に、書き込み単位のユーザデータを転送する（ステップＳ４０５）。ＣＰＵ１２は、転送されたユーザデータをＮＡＮＤ型フラッシュメモリ５に書き込む（ステップＳ４０６）。

次いで、ＣＰＵ１２は、対応するユーザデータがＮＡＮＤ型フラッシュメモリ５から読み出し可能になったライトコマンドがあるか否かを判定する（ステップＳ４０７）。対応するユーザデータが読み出し可能になったライトコマンドがない場合（ステップＳ４０７でＮＯ）、ＣＰＵ１２による処理はステップＳ４０７に戻る。つまり、ライトコマンドに応じたユーザデータの書き込みが完了したことを示す２回目のコンプリーションをまだホスト２に通知できないので、ＣＰＵ１２による処理がステップＳ４０７に戻る。

対応するユーザデータが読み出し可能になったライトコマンドがある場合（ステップＳ４０７でＹＥＳ）、ＣＰＵ１２は、このライトコマンドに対する２回目のコンプリーションをコンプリーションキュー２４４に格納する（ステップＳ４０８）。以下では、対応するユーザデータが読み出し可能になったライトコマンドを、対象ライトコマンドと称する。対象ライトコマンドに対する２回目のコンプリーションは、対象ライトコマンドのコマンドＩＤを含む。そして、ＣＰＵ１２はライト管理テーブル６３を更新する（ステップＳ４０９）。具体的には、ＣＰＵ１２は、対象ライトコマンドに対応するエントリを、ライト管理テーブル６３から削除する。また、ＣＰＵ１２は、対象ライトコマンドのコマンドＩＤを追加するようにコマンドログ５３を更新する（ステップＳ４１０）。

次いで、ＣＰＵ１２は、ステップＳ４０６で書き込んだ書き込み単位のユーザデータに対応する全てのライトコマンドに対して２回目のコンプリーションをコンプリーションキュー２４４に格納したか否かを判定する（ステップＳ４１１）。書き込み単位のユーザデータに対応する少なくとも１つのライトコマンドに対して２回目のコンプリーションをコンプリーションキュー２４４に格納していない場合（ステップＳ４１１でＮＯ）、ＣＰＵ１２による処理はステップＳ４０７に戻る。

一方、書き込み単位のユーザデータに対応する全てのライトコマンドに対して２回目のコンプリーションをコンプリーションキュー２４４に格納した場合（ステップＳ４１１でＹＥＳ）、ＣＰＵ１２による処理はステップＳ４０１に戻る。つまり、ＣＰＵ１２は、ホスト２から新たなライトコマンドを受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御するための処理を続行する。

以上の書き込み制御処理により、ＣＰＵ１２は、ホスト２からライトコマンドを受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御できる。具体的には、ＣＰＵ１２は、ホスト２からライトコマンドを受け付けた場合に、１回目のコンプリーションをホスト２に返す。また、ＣＰＵ１２は、書き込み単位のユーザデータがデータバッファ２４２に格納されている場合、その書き込み単位のユーザデータをＮＡＮＤ型フラッシュメモリ５に書き込む。そして、ＣＰＵ１２は、書き込みが完了したユーザデータに対応するライトコマンドに対する２回目のコンプリーションをホスト２に返す。

したがって、ＣＰＵ１２は、１回目のコンプリーションと２回目のコンプリーションとをホスト２に返すことで、ライトコマンドの処理状態をホスト２に通知できる。また、ＣＰＵ１２は、Ｄｅｌａｙｅｄ Ｗｒｉｔｅ Ｃｏｍｐｌｅｔｉｏｎによる書き込みにより、ＮＡＮＤ型フラッシュメモリ５の記憶領域を効率的に利用できる。

なお、ＣＰＵ１２は、ステップＳ４０４における、ホスト２のデータバッファ２４２に格納されている未書き込みのユーザデータの総量が書き込み単位に達した場合だけでなく、ライトコマンドを受け付けてから経過した時間が閾値を超えた場合に、受け付け済みのライトコマンドに対応するユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。具体的には、ＣＰＵ１２は、ライトコマンドを受け付けてから経過した時間が閾値を超えた場合に、受け付け済みのライトコマンドに対応するユーザデータを、ホスト２のデータバッファ２４２からＮＡＮＤ型フラッシュメモリ５に転送する。そして、ＣＰＵ１２は、転送されたユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込む。これにより、ＣＰＵ１２は、ホスト２によって期待される時間内に、ライトコマンドに対する２回目のコンプリーションを通知し得る。

（ホスト２におけるメモリシステム３からの応答に基づく処理）
図２１は、ホスト２のＣＰＵ２１によって実行される応答受信処理の手順の例を示すフローチャートである。応答受信処理は、メモリシステム３から受信した応答（コンプリーション）に基づく処理である。ＣＰＵ２１は、メモリシステム３によって発行された割り込みを受信したことに応じて、応答受信処理を実行する。

まず、ＣＰＵ２１は、コンプリーションキュー２４４からコンプリーションを取得する（ステップＳ５０１）。ＣＰＵ２１は、取得されたコンプリーションに含まれるコマンドＩＤを取得する（ステップＳ５０２）。そして、ＣＰＵ２１は、ロックデータリスト２４５において、取得されたコマンドＩＤに対応するエントリを特定する（ステップＳ５０３）。

ＣＰＵ２１は、特定されたエントリを用いて、受け取ったコンプリーションが１回目のコンプリーションであるか否かを判定する（ステップＳ５０４）。具体的には、ＣＰＵ２１は、例えば、特定されたエントリ内のコンプリーション状態として、いずれの値も設定されていない場合、受け取ったコンプリーションが１回目のコンプリーションであると判断する。また、ＣＰＵ２１は、特定されたエントリ内のコンプリーション状態として、１回目のコンプリーションが受け取り済みであることを示す値が設定されている場合、受け取ったコンプリーションが２回目のコンプリーションであると判断する。

受け取ったコンプリーションが１回目のコンプリーションである場合（ステップＳ５０４でＹＥＳ）、ＣＰＵ２１は、コンプリーションに対するシーケンス番号の割り当てに用いられる変数Ｃｓｅｑに１を加算する（すなわちインクリメントする）（ステップＳ５０５）。そして、ＣＰＵ２１は、変数Ｃｓｅｑを用いて、特定されたエントリを更新し（ステップＳ５０６）、応答受信処理を終了する。具体的には、ＣＰＵ２１は、特定されたエントリ内のコンプリーション順序として、変数Ｃｓｅｑで示されるシーケンス番号を追加（設定）する。これにより、受信したコンプリーションに対して、変数Ｃｓｅｑで示されるシーケンス番号が割り当てられる。また、ＣＰＵ２１は、特定されたエントリ内のコンプリーション状態として、１回目のコンプリーションが受け取り済みであることを示す値を追加する。

受信したコンプリーションが２回目のコンプリーションである場合（ステップＳ５０４でＮＯ）、ＣＰＵ２１は、取得されたコマンドＩＤに関連付けられたデータバッファ２４２内のユーザデータのロックを解除する（ステップＳ５０７）。アプリケーションまたはＯＳ２２１は、データバッファ２４２のロックが解除された後、ユーザデータ７１を削除する。ＣＰＵ２１は、例えば、特定されたエントリ内のデータ管理領域情報を用いて、ロックを解除すべきデータバッファ２４２内のユーザデータを特定可能である。ユーザデータのロックが解除された場合、そのユーザデータは削除される。すなわち、そのユーザデータが格納されているデータバッファ２４２内の記憶領域（すなわち、ＮＶＲＡＭ２４内の記憶領域）は解放される。そして、ＣＰＵ２１は、特定されたエントリをロックデータリスト２４５から削除し（ステップＳ５０８）、応答受信処理を終了する。

以上の応答受信処理により、ＣＰＵ２１は、受信したコンプリーションが、対応するライトコマンドに対する１回目のコンプリーションであるか、それとも２回目のコンプリーションであるかに応じて、異なる処理を行うことができる。すなわち、受信したコンプリーションが１回目のコンプリーションである場合、ＣＰＵ２１は、対応するロックデータリスト２４５内のエントリに、そのコンプリーションに割り当てられたシーケンス番号Ｃｓｅｑと、１回目のコンプリーションを受け取り済みであることを示す情報を追加する。また、受信したコンプリーションが２回目のコンプリーションである場合、ＣＰＵ２１は、対応するユーザデータ（すなわち、書き込みが完了したユーザデータ）と、対応するロックデータリスト２４５内のエントリとをＮＶＲＡＭ２４から削除する。

次いで、図２２および図２３を参照して、アンバインド処理について説明する。アンバインド処理は、メモリシステム３を強制的に仮想ＰＬＰドライブモードから通常ドライブモードに遷移させるための処理である。ここでは、メモリシステム３が、ホスト２に対して、仮想ＰＬＰドライブモードで動作していることを想定する。仮想ＰＬＰドライブモードで動作しているメモリシステム３において、ＮＡＮＤ型フラッシュメモリ５には、ホスト２のホストＩＤと、仮想ＰＬＰドライブモードを示す第１モード情報５２とが格納されている。

（ホスト２におけるアンバインド処理）
図２２は、ホスト２のＣＰＵ２１によって実行されるアンバインド処理の手順の例を示すフローチャートである。ＣＰＵ２１は、ホスト２またはメモリシステム３が異常終了した後に起動した場合に、あるいはメモリシステム３が意図せず再起動した場合に、アンバインド処理を実行し得る。

まず、ＣＰＵ２１は第１モード解除コマンドをメモリシステム３に送信する（ステップＳ６０１）。第１モード解除コマンドは、仮想ＰＬＰドライブモードから通常ドライブモードに遷移することを要求するコマンドである。そして、ＣＰＵ２１は、ＮＶＲＡＭ２４から仮想ＰＬＰドライブＩＤ２４１を削除する（ステップＳ６０２）。なお、ＣＰＵ２１は、通常ドライブモードへの遷移が完了したことを示す応答をメモリシステム３から受信した場合に、ＮＶＲＡＭ２４から仮想ＰＬＰドライブＩＤ２４１を削除してもよい。

以上のアンバインド処理により、ＣＰＵ２１は、仮想ＰＬＰドライブモードで動作しているメモリシステム３を、通常ドライブモードに遷移させることができる。

（メモリシステム３におけるアンバインド処理）
図２３は、メモリシステム３のＣＰＵ１２によって実行されるアンバインド処理の手順の例を示すフローチャートである。ＣＰＵ１２は、ホスト２から第１モード解除コマンドを受信したことに応じて、アンバインド処理を実行する。

ＣＰＵ１２は、ホスト２から受信した第１モード解除コマンドに基づいて、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させる（ステップＳ７０１）。より詳しくは、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に格納されている第１モード情報５２を、通常ドライブモードを示すように更新する。そして、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５から仮想ＰＬＰホストＩＤ５１を削除する（ステップＳ７０２）。

以上のアンバインド処理により、ＣＰＵ１２は、ホスト２から受信した第１モード解除コマンドに基づいて、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させることができる。

次いで、図２４および図２５を参照して、メモリシステム３の動作が正常に終了する場合のシャットダウン処理について説明する。

（ホスト２におけるシャットダウン処理）
図２４は、ホスト２のＣＰＵ２１によって実行されるシャットダウン処理の手順の例を示すフローチャートである。ＣＰＵ２１は、メモリシステム３に動作の終了を要求する前に、シャットダウン処理を実行する。

まず、ＣＰＵ２１は、フラッシュコマンドをサブミッションキュー２４３に格納する（ステップＳ８０１）。

次いで、ＣＰＵ２１は応答受信処理を実行する（ステップＳ８０２）。応答受信処理の具体的な手順については、図２１を参照して前述した通りである。そして、ＣＰＵ２１は、ロックデータリスト２４５を用いて、発行した全てのライトコマンドに対して２回目のコンプリーションを受け取ったか否かを判定する（ステップＳ８０３）。ＣＰＵ２１は、ロックデータリスト２４５にエントリが１つも含まれていない場合、発行した全てのライトコマンドに対して２回目のコンプリーションを受け取ったと判断する。ＣＰＵ２１は、ロックデータリスト２４５に少なくとも１つのエントリが含まれている場合、発行したライトコマンドの内、少なくとも１つのライトコマンドに対して２回目のコンプリーションを受け取っていないと判断する。

発行したライトコマンドの内、少なくとも１つのコマンドに対して２回目のコンプリーションを受け取っていない場合（ステップＳ８０３でＮＯ）、ＣＰＵ２１による処理は、ステップＳ８０２に戻る。つまり、ＣＰＵ２１は、発行したライトコマンドに対するコンプリーションをメモリシステム３から受信するための処理を続行する。

発行した全てのライトコマンドに対して２回目のコンプリーションを受け取った場合（ステップＳ８０３でＹＥＳ）、ＣＰＵ２１は、仮想ＰＬＰドライブＩＤ２４１とロックデータリスト２４５をＮＶＲＡＭ２４から削除する（ステップＳ８０４）。そして、ＣＰＵ２１は、シャットダウン命令をメモリシステム３に送信する（ステップＳ８０５）。

以上のシャットダウン処理により、ＣＰＵ２１は、メモリシステム３に対して発行した全てのライトコマンドに対する２回目のコンプリーションを受け取った後に、メモリシステム３にシャットダウン命令を送信できる。つまり、ＣＰＵ２１は、全てのライトコマンドに対応するユーザデータの書き込みを完了する前にメモリシステム３が動作を終了しないように（すなわち、異常終了しないように）、制御できる。

（メモリシステム３におけるシャットダウン処理）
図２５は、メモリシステム３のＣＰＵ１２によって実行されるシャットダウン処理の手順の例を示すフローチャートである。ＣＰＵ１２は、ホスト２による要求（より詳しくは、フラッシュコマンド、シャットダウン命令等）に従って、シャットダウン処理を実行する。

まず、ＣＰＵ１２は、サブミッションキュー２４３からフラッシュコマンドを取得する（ステップＳ９０１）。ＣＰＵ１２は、取得されたフラッシュコマンドに応じて、ホスト２のデータバッファ２４２からメモリシステム３のＮＡＮＤ型フラッシュメモリ５に、受付済みのライトコマンドに対応する未書き込みのユーザデータを転送する（ステップＳ９０２）。ＣＰＵ１２は、転送されたユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込む（ステップＳ９０３）。

後続するステップＳ９０４からステップＳ９０８までの手順は、図２０を参照して前述した書き込み制御処理のＳ４０７からＳ４１１までの手順と同様である。すなわち、ＣＰＵ１２は、書き込んだユーザデータに対応する全てのライトコマンドに対する２回目のコンプリーションをコンプリーションキュー２４４に格納するための処理を行う。

そして、書き込んだユーザデータに対応する全てのライトコマンドに対する２回目のコンプリーションをコンプリーションキュー２４４に格納した場合（ステップＳ９０８でＹＥＳ）、ＣＰＵ１２はホスト２からシャットダウン命令を受信する（ステップＳ９０９）。ＣＰＵ１２は、シャットダウン命令に基づいて、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させる（ステップＳ９１０）。より詳しくは、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に格納されている第１モード情報５２を、通常ドライブモードを示すように更新する。また、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に格納されている仮想ＰＬＰホストＩＤ５１を削除する（ステップＳ９１１）。そして、ＣＰＵ１２はメモリシステム３の動作を終了する（ステップＳ９１２）。

以上のシャットダウン処理により、ＣＰＵ１２は、ホスト２から受信したフラッシュコマンドに応じて、メモリシステム３に対して発行された全てのライトコマンドに対応するユーザデータの書き込みが完了できる。そして、ＣＰＵ１２は、それら全てのライトコマンドに対する２回目のコンプリーションをコンプリーションキュー２４４に格納した後に、メモリシステム３の動作を終了できる。つまり、ＣＰＵ１２は、全てのライトコマンドに対応するユーザデータの書き込みを完了する前にメモリシステム３の動作が終了しないように（すなわち、異常終了しないように）、メモリシステム３を制御できる。

なお、前述した通り、ＣＰＵ１２は、ライトコマンドを受け付けてから経過した時間が閾値を超えた場合に、受け付け済みのライトコマンドに対応するユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込んでもよい。この場合、ＣＰＵ１２は、ホスト２によって期待される時間内に、ライトコマンドに対する２回目のコンプリーションを通知するので、ホスト２のＣＰＵ２１は、シャットダウン処理においてフラッシュコマンドをサブミッションキュー２４３に格納する手順（図２４のステップＳ８０１に相当）を行わなくてもよい。

次いで、図２６から図２８を参照して、起動処理について説明する。起動処理は、メモリシステム３が今回の起動の直前に異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みの有無を判断して、完了できなかったユーザデータの書き込みを復旧するための処理である。

（ホスト２における起動処理）
図２６は、ホスト２のＣＰＵ２１によって実行される起動処理の手順の例を示すフローチャートである。ＣＰＵ２１は、メモリシステム３が起動されて、ホスト２に接続された場合に、起動処理を実行する。

ＣＰＵ２１は、ＮＶＲＡＭ２４に仮想ＰＬＰドライブＩＤ２４１が格納されている否かを判定する（ステップＳ１００１）。例えば、メモリシステム３が今回の起動の直前に異常終了していた場合、およびメモリシステム３が意図せず再起動した場合、ＮＶＲＡＭ２４には仮想ＰＬＰドライブＩＤ２４１が格納されている可能性がある。

ＮＶＲＡＭ２４に仮想ＰＬＰドライブＩＤ２４１が格納されていない場合（ステップＳ１００１でＮＯ）、ＣＰＵ２１は、ＮＶＲＡＭ２４にサブミッションキュー２４３とコンプリーションキュー２４４とを作成する（ステップＳ１００２）。つまり、ＣＰＵ２１は、サブミッションキュー２４３およびコンプリーションキュー２４４それぞれとして、ＮＶＲＡＭ２４内の記憶領域を割り当てる。そして、ＣＰＵ２１はアプリケーションからの新規Ｉ／Ｏ要求の受け付けを開始し（ステップＳ１００３）、起動処理を終了する。

ＮＶＲＡＭ２４に仮想ＰＬＰドライブＩＤ２４１が格納されている場合（ステップＳ１００１でＹＥＳ）、ＣＰＵ２１は、ホスト２に接続されているメモリシステム３のドライブＩＤを取得する（ステップＳ１００４）。ＣＰＵ２１は、取得されたドライブＩＤと、ＮＶＲＡＭ２４に格納されている仮想ＰＬＰドライブＩＤ２４１とが一致しているか否かを判定する（ステップＳ１００５）。

取得されたドライブＩＤが、ＮＶＲＡＭ２４に格納されている仮想ＰＬＰドライブＩＤ２４１とは異なる場合（ステップＳ１００５でＮＯ）、ＣＰＵ２１は起動処理を終了する。つまり、接続されたメモリシステム３は、ホスト２に対して仮想ＰＬＰドライブモードで動作させているメモリシステムとは異なるので、ＣＰＵ２１は起動処理を終了する。なお、ホスト２とメモリシステム３とにおいて、図１７および図１８を参照して前述したバインド処理が行われてもよい。その場合、メモリシステム３を、ホスト２に対して新たに仮想ＰＬＰドライブモードで動作させることができる。

取得されたドライブＩＤと、ＮＶＲＡＭ２４に格納されている仮想ＰＬＰドライブＩＤ２４１とが一致している場合（ステップＳ１００５でＹＥＳ）、ＣＰＵ２１は、取得されたドライブＩＤに関連付けられたロックデータリスト２４５に、１回目のコンプリーションを受け取ったことを示すエントリがあるか否かを判定する（ステップＳ１００６）。

ロックデータリスト２４５に１回目のコンプリーションを受け取ったことを示すエントリがない場合（ステップＳ１００６でＮＯ）、ＣＰＵ２１は、ＮＶＲＡＭ２４にサブミッションキュー２４３とコンプリーションキュー２４４とを作成する（ステップＳ１００２）。そして、ＣＰＵ２１は、アプリケーションからの新規Ｉ／Ｏ要求の受け付けを開始し（ステップＳ１００３）、起動処理を終了する。

ロックデータリスト２４５に１回目のコンプリーションを受け取ったことを示すエントリがある場合（ステップＳ１００６でＹＥＳ）、ＣＰＵ２１は、ＮＶＲＡＭ２４にサブミッションキュー２４３とコンプリーションキュー２４４とを作成する（ステップＳ１００７）。ＣＰＵ２１は、第２モード遷移コマンドをメモリシステム３に送信する（ステップＳ１００８）。第２モード遷移コマンドは、メモリシステム３を、通常書き込みモードからリカバリ書き込みモードに遷移させるためのコマンドである。そして、ＣＰＵ２１はリカバリ書き込み要求処理を実行する（ステップＳ１００９）。リカバリ書き込み要求処理は、１回目のコンプリーションを受け取ったことを示す１つ以上のロックデータリスト２４５のエントリそれぞれに対応するユーザデータの書き込みを、メモリシステム３に要求するための処理である。より詳しくは、リカバリ書き込み要求処理では、１回目のコンプリーションを受け取ったことを示す１つ以上のロックデータリスト２４５のエントリそれぞれに対応するライトコマンドがサブミッションキュー２４３に格納される。リカバリ書き込み要求処理の具体的な手順については、図２７を参照して後述する。

次いで、ＣＰＵ２１は応答受信処理を実行する（ステップＳ１０１０）。応答受信処理では、メモリシステム３から受信したライトコマンドに対する１回目のコンプリーションまたは２回目のコンプリーションに応じた処理が行われる。応答受信処理の具体的な手順については、図２１を参照して前述した通りである。

そして、ＣＰＵ２１は、発行した全てのライトコマンドに対して２回目のコンプリーションを受け取ったか否かを判定する（ステップＳ１０１１）。発行した全てのライトコマンドは、ステップＳ１００９のリカバリ書き込み要求処理で発行した全てのライトコマンドである。

発行した全てのライトコマンドの内、少なくとも１つのライトコマンドに対して２回目のコンプリーションを受け取っていない場合（ステップＳ１０１１でＮＯ）、ＣＰＵ２１による処理はステップＳ１０１０に戻る。つまり、ＣＰＵ２１は、発行したライトコマンドに対するコンプリーションをメモリシステム３から受信するための処理を続行する。

発行した全てのライトコマンドに対して２回目のコンプリーションを受け取った場合（ステップＳ１０１１でＹＥＳ）、ＣＰＵ２１は、第２モード解除コマンドをメモリシステム３に送信する（ステップＳ１０１２）。第２モード解除コマンドは、メモリシステムを、リカバリ書き込みモードから通常書き込みモードに遷移させるためのコマンドである。そして、ＣＰＵ２１はアプリケーションからの新規Ｉ／Ｏ要求の受け付けを開始し（ステップＳ１０１３）、起動処理を終了する。

以上の起動処理により、ＣＰＵ２１は、メモリシステム３が今回の起動の直前に異常終了したことによって、あるいはメモリシステム３が意図せず再起動したことによって、メモリシステム３のＮＡＮＤ型フラッシュメモリ５への書き込みが未完了となったユーザデータの書き込みを、メモリシステム３に再度要求できる。より詳しくは、ＣＰＵ２１は、ロックデータリスト２４５内の１回目のコンプリーションを受け取ったことを示すエントリに基づいて、ライトコマンドを発行して、サブミッションキュー２４３に格納する。これにより、ＣＰＵ２１は、ユーザデータの書き込みをメモリシステム３に要求できる。

なお、ＣＰＵ２１は、ステップＳ１０１１において、発行した全てのライトコマンドに対して２回目のコンプリーションを受け取ったか否かを判定する代わりに、発行した全てのライトコマンドに対して１回目のコンプリーションを受け取ったか否かを判定してもよい。ＣＰＵ２１は、発行した全てのライトコマンドに対して１回目のコンプリーションを受け取った場合に、メモリシステム３が今回の起動の直前に異常終了したか、あるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みを復旧したと判断し得る。その場合、ＣＰＵ２１は、発行した全てのライトコマンドに対して１回目のコンプリーションを受け取ったことに応じて、第２モード解除コマンドをメモリシステム３に送信し、アプリケーションからの新規Ｉ／Ｏ要求の受け付けを開始する。

図２７は、ホスト２のＣＰＵ２１によって実行されるリカバリ書き込み要求処理の手順の例を示すフローチャートである。リカバリ書き込み要求処理は、図２６を参照して前述した起動処理のステップＳ１００９に相当する。

まず、ＣＰＵ２１は、ロックデータリスト２４５から、１回目のコンプリーションを受け取り済みであることをそれぞれ示すｎ個のエントリを、コンプリーション順序の昇順に取得する（ステップＳ１１０１）。ｎは１以上の整数である。そして、ＣＰＵ２１は変数ｉに１を設定する（ステップＳ１１０２）。変数ｉは、コンプリーション順序の昇順に並べられたｎ個のエントリの１つを特定するために用いられる。以下では、コンプリーション順序の昇順に並べられたｎ個のエントリの内のｉ番目のエントリを、第ｉエントリと称する。

ＣＰＵ２１は、第ｉエントリのデータ領域管理情報を用いて、対応するデータバッファ２４２内のユーザデータをロックする（ステップＳ１１０３）。より詳しくは、ＣＰＵ２１は、第ｉエントリのデータ領域管理情報を用いて、ユーザデータが格納されているデータバッファ２４２内の記憶領域を特定する。そして、ＣＰＵ２１は、実行しているＯＳ２２１の機能を用いて、特定された記憶領域をロックする。

次いで、ＣＰＵ２１は、第ｉエントリのＳＱエントリ情報に基づくライトコマンド（以下、第ｉライトコマンドと称する）を発行する（ステップＳ１１０４）。ＣＰＵ２１は、第ｉライトコマンドをサブミッションキュー２４３に格納する（ステップＳ１１０５）。ＣＰＵ２１は、第ｉエントリにおいて、コンプリーション順序およびコンプリーション状態それぞれとして設定されている値を削除する（ステップＳ１１０６）。つまり、ＣＰＵ２１は、第ｉエントリを、対応するライトコマンドが発行された後、１回目のコンプリーションをまだ受け取っていないことを示すように更新する。そして、ＣＰＵ２１は変数ｉに１を加算する（ステップＳ１１０７）。

次いで、ＣＰＵ２１は、変数ｉがｎ以下であるか否かを判定する（ステップＳ１１０８）。変数ｉがｎ以下である場合（ステップＳ１１０８でＹＥＳ）、ＣＰＵ２１による処理はステップＳ１１０３に戻る。つまり、ＣＰＵ２１は、１回目のコンプリーションを受け取ったことを示す別のエントリに基づくライトコマンドをメモリシステム３に送信するための処理をさらに行う。

変数ｉがｎを超えた場合（ステップＳ１１０８でＮＯ）、ＣＰＵ２１はリカバリ書き込み要求処理を終了する。

以上のリカバリ書き込み要求処理により、メモリシステム３が今回の起動の直前に異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みを、ＣＰＵ２１はメモリシステム３に要求できる。具体的には、ＣＰＵ２１は、ロックデータリスト２４５を用いて、１回目のコンプリーションを受け取り済みであることを示すｎ個のエントリそれぞれに対応するライトコマンドを、サブミッションキュー２４３を介してメモリシステム３に送信できる。

（メモリシステム３における起動処理）
図２８は、メモリシステム３のＣＰＵ１２によって実行される起動処理の手順の例を示すフローチャートである。ＣＰＵ１２は、メモリシステム３が起動され、ホスト２との接続が確立された場合に、起動処理を実行する。

まず、ＣＰＵ１２は、ホスト２にドライブＩＤを通知する（ステップＳ１２０１）。ドライブＩＤは、メモリシステム３とホストとの接続を確立するための処理において、ホスト２に通知されてもよい。

次いで、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に格納されている第１モード情報５２を取得する（ステップＳ１２０２）。第１モード情報５２は、メモリシステム３が、通常ドライブモードと仮想ＰＬＰドライブモードのいずれであるかを示す。ＣＰＵ１２は、取得された第１モード情報５２が仮想ＰＬＰドライブモードを示しているか否かを判定する（ステップＳ１２０３）。

取得された第１モード情報５２が仮想ＰＬＰドライブモードを示していない場合（ステップＳ１２０３でＮＯ）、すなわち通常ドライブモードを示している場合、ＣＰＵ１２は起動処理を終了する。第１モード情報５２が通常ドライブモードを示している場合、メモリシステム３が今回の起動の直前に異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みがないと、ＣＰＵ１２は判断する。したがって、ＣＰＵ１２は起動処理を終了して、ホスト２によるメモリシステム３へのアクセスを受け付ける。

取得された第１モード情報５２が仮想ＰＬＰドライブモードを示す場合（ステップＳ１２０３でＹＥＳ）、ＣＰＵ１２は、ホスト２から第１モード解除コマンドを受信したか否かを判定する（ステップＳ１２０４）。第１モード解除コマンドは、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させるためのコマンドである。

ホスト２から第１モード解除コマンドを受信した場合（ステップＳ１２０４でＹＥＳ）、ＣＰＵ１２は、メモリシステム３を仮想ＰＬＰドライブモードから通常ドライブモードに遷移させる（ステップＳ１２０５）。そして、ＣＰＵ１２は、ＮＡＮＤ型フラッシュメモリ５に格納されている仮想ＰＬＰホストＩＤ５１を削除し（ステップＳ１２０６）、起動処理を終了する。これにより、通常ドライブモードに遷移したメモリシステム３において、ＣＰＵ１２はホスト２によるメモリシステム３へのアクセスを受け付ける。

ホスト２から第１モード解除コマンドを受信していない場合（ステップＳ１２０４でＮＯ）、ＣＰＵ１２は、ホスト２から第２モード遷移コマンドを受信したか否かを判定する（ステップＳ１２０７）。第２モード遷移コマンドは、メモリシステム３を通常書き込みモードからリカバリ書き込みモードに遷移させるためのコマンドである。メモリシステム３がリカバリ書き込みモードに遷移した場合、ＣＰＵ１２は、ホスト２から受け付けたライトコマンド（すなわち、サブミッションキュー２４３から取得したライトコマンド）を、受け付けた順に処理する。つまり、ＣＰＵ１２は、受け付け順に、ライトコマンドに応じた書き込み処理を実行することを保証する。

ホスト２から第２モード遷移コマンドを受信していない場合（ステップＳ１２０７でＮＯ）、ＣＰＵ１２は起動処理を終了する。例えば、メモリシステム３が今回の起動の直前に異常終了したか、あるいは意図せず再起動したものの、ＮＡＮＤ型フラッシュメモリ５への書き込みが未完了となったユーザデータがなかった場合、ＣＰＵ１２は起動処理を終了する。したがって、仮想ＰＬＰドライブモードで動作するメモリシステム３において、ＣＰＵ１２はホスト２によるメモリシステム３へのアクセスを受け付ける。

ホスト２から第２モード遷移コマンドを受信した場合（ステップＳ１２０７でＹＥＳ）、ＣＰＵ１２は、メモリシステム３を通常書き込みモードからリカバリ書き込みモードに遷移させる（ステップＳ１２０８）。そして、ＣＰＵ１２は書き込み制御処理を実行する（ステップＳ１２０９）。ＣＰＵ１２は、書き込み制御処理において、ホスト２からライトコマンドを受け付け、受け付け済みのライトコマンドに対応するユーザデータの書き込みを制御する。書き込み制御処理の具体的な手順については、図２０を参照して前述した通りである。

次いで、ＣＰＵ１２は、ホスト２から第２モード解除コマンドを受信したか否かを判定する（ステップＳ１２１０）。

ホスト２から第２モード解除コマンドを受信していない場合（ステップＳ１２１０でＮＯ）、ＣＰＵ１２による処理はステップ１２０９に戻る。つまり、ＣＰＵ２１は、ホスト２から第２モード解除コマンドを受信するまで、書き込み制御処理を続行する。

ホスト２から第２モード解除コマンドを受信した場合（ステップＳ１２１０でＹＥＳ）、ＣＰＵ１２は、メモリシステム３を、リカバリ書き込みモードから通常書き込みモードに遷移させ（ステップＳ１２１１）、起動処理を終了する。これにより、通常書き込みモードに遷移したメモリシステム３において、ＣＰＵ１２はホスト２によるメモリシステム３へのアクセスを受け付ける。

以上の起動処理により、メモリシステム３が今回の起動の直前に異常終了したかあるいは意図せず再起動したことによって完了できなかったユーザデータの書き込みがある場合に、ＣＰＵ１２は完了できなかったユーザデータの書き込みを復旧できる。

ここで、メモリシステム３にリカバリ書き込みモードで動作するための構成が設けられていない場合のリカバリ書き込み要求処理および書き込み制御処理について説明する。この場合、メモリシステム３では、ホスト２から複数のライトコマンドを受け付けた場合に、ライトコマンドに応じた書き込み処理を受け付け順に実行することを保証できない可能性がある。

そのため、ホスト２は、指定されるＬＢＡ（またはＬＢＡ範囲）が重複する複数のライトコマンドをメモリシステム３に送信する場合、例えば、それら複数のライトコマンドの１つをサブミッションキュー２４３に格納した直後に、フラッシュコマンドをサブミッションキュー２４３に格納する。具体的には、ホスト２は、フラッシュコマンドに対するコンプリーションを受信した後、次のライトコマンドをサブミッションキュー２４３に格納するという動作を繰り返す。メモリシステム３は、フラッシュコマンドのコンプリーションを返した順に、フラッシュコマンドを受信する前に受信していたライトコマンドのデータをＮＡＮＤ型フラッシュメモリ５に書き込む処理を行う。これにより、メモリシステム３では、同一のＬＢＡを指定する複数のライトコマンドそれぞれに対応する書き込み処理を、ライトコマンドの受け付け順に実行することを保証できる。

本実施形態に係るメモリシステム３は、リカバリ書き込みモードをサポートしているため、ホスト２は、サブミッションキュー２４３に処理したい順番にライトコマンドを積むだけで、高速にリカバリ処理を行うことができる。

図２９は、ホスト２のＣＰＵ２１によって実行される、フラッシュコマンドが用いられる場合のリカバリ書き込み要求処理の手順の例を示すフローチャートである。ステップＳ１３０１からステップＳ１３０５までの手順は、図２７を参照して前述したリカバリ書き込み要求処理のステップＳ１１０１からステップＳ１１０５までの手順と同様である。すなわち、ＣＰＵ２１は、ロックデータリスト２４５から、１回目のコンプリーションを受け取り済みであることをそれぞれ示すｎ個のエントリを、コンプリーション順序の昇順に取得する。ＣＰＵ２１は、第ｉエントリに基づいて、対応するデータバッファ２４２内のユーザデータをロックし、対応するライトコマンド（第ｉライトコマンド）を発行してサブミッションキュー２４３に格納する。

次いで、ＣＰＵ２１は、ｎ個のエントリを用いて、第ｉライトコマンドの後に、指定されるＬＢＡ（またはＬＢＡ範囲）が第ｉライトコマンドと重複する別のライトコマンドが発行されるか否かを判定する（ステップＳ１３０６）。具体的には、ＣＰＵ２１は、例えば、第ｉエントリのコンプリーション順序よりも大きいコンプリーション順序を含み、且つ第ｉライトコマンドと同じＬＢＡを指定するライトコマンドに対応するＳＱエントリ情報を含むエントリが、ｎ個のエントリに含まれているか否かを判定する。

第ｉライトコマンドの後に、指定されるＬＢＡが第ｉライトコマンドと重複する別のライトコマンドが発行される場合（ステップＳ１３０６でＹＥＳ）、ＣＰＵ２１は、フラッシュコマンドを発行してサブミッションキュー２４３に格納し（ステップＳ１３０７）、ＣＰＵ２１による処理はステップＳ１３０８に進む。サブミッションキュー２４３では、第ｉライトコマンドの後にフラッシュコマンドが格納される。これにより、メモリシステム３では、第ｉライトコマンドに対応するユーザデータの書き込み処理を、後続するフラッシュコマンドに応じて完了できる。したがって、メモリシステム３では、同一のＬＢＡを指定する複数のライトコマンドそれぞれに対応する書き込み処理を、ライトコマンドの受け付け順に実行することを保証できる。

第ｉライトコマンドの後に、指定されるＬＢＡが第ｉライトコマンドと重複する別のライトコマンドが発行されない場合（ステップＳ１３０６でＮＯ）、ＣＰＵ２１による処理はステップＳ１３０８に進む。

後続するステップＳ１３０８からステップＳ１３１０までの手順は、図２７を参照して前述したリカバリ書き込み要求処理のステップＳ１１０６およびステップＳ１１０８の手順と同様である。

以上のリカバリ書き込み要求処理により、ＣＰＵ２１は、指定されるＬＢＡが重複する複数のライトコマンドをメモリシステム３に送信する場合、それら複数のライトコマンドの１つをサブミッションキュー２４３に格納した直後に、フラッシュコマンドをサブミッションキュー２４３に格納する。これにより、メモリシステム３では、同一のＬＢＡを指定する複数のライトコマンドそれぞれに対応する書き込み処理を、ライトコマンドの受け付け順に実行することを保証できる。

図３０は、メモリシステム３のＣＰＵ１２によって実行される、フラッシュコマンドが用いられる場合の書き込み制御処理の手順の例を示すフローチャートである。ここでは、説明を分かりやすくするために、サブミッションキュー２４３に格納され得るコマンドが、ライトコマンドとフラッシュコマンドだけである場合を例示する。

まず、ＣＰＵ１２は、サブミッションキュー２４３からコマンドを取得する（ステップＳ１４０１）。そして、ＣＰＵ１２は、取得されたコマンドがライトコマンドとフラッシュコマンドのいずれであるかを判定する（ステップＳ１４０２）。

取得されたコマンドがライトコマンドである場合（ステップＳ１４０２でライトコマンド）、ＣＰＵ１２はステップＳ１４０３からステップＳ１４１２までの手順を実行して、書き込み制御処理を終了する。ステップＳ１４０３からステップＳ１４１２までの手順は、図２０を参照して前述した書き込み制御処理のステップＳ４０２からステップＳ４１１までの手順と同様である。

取得されたコマンドがフラッシュコマンドである場合（ステップＳ１４０２でフラッシュコマンド）、ＣＰＵ１２は、ホスト２のデータバッファ２４２からメモリシステム３のＮＡＮＤ型フラッシュメモリ５に、受付済みのライトコマンドに対応する未書き込みのユーザデータを転送する（ステップＳ１４１３）。ＣＰＵ１２は、転送されたユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込む（ステップＳ１４１４）。そして、ＣＰＵ１２は、ステップＳ１４０８からＳ１４１２までの手順を実行して、書き込み制御処理を終了する。ステップＳ１４０８からステップＳ１４１２までの手順は、図２０を参照して前述した書き込み制御処理のステップＳ４０７からステップＳ４１１までの手順と同様である。

以上の書き込み制御処理により、ＣＰＵ１２は、ホスト２からライトコマンドを受け付け、受け付け済みのライトコマンドに対応する書き込み処理を行う場合に、フラッシュコマンドを受け付けたならば、ホスト２のデータバッファ２４２に格納されている未書き込みのユーザデータをパディング付きでＮＡＮＤ型フラッシュメモリ５に書き込む。ホスト２は、指定されるＬＢＡが重複する複数のライトコマンドをメモリシステムに送信する場合、それら複数のライトコマンドの１つをサブミッションキュー２４３に格納した直後に、フラッシュコマンドをサブミッションキュー２４３に格納する。これにより、ＣＰＵ１２は、同一のＬＢＡを指定する複数のライトコマンドそれぞれに対応する書き込み処理を、後続するフラッシュコマンドに応じて完了できる。したがって、メモリシステム３では、メモリシステム３では、同一のＬＢＡを指定する複数のライトコマンドそれぞれに対応する書き込み処理を、ライトコマンドの受け付け順に実行することを保証できる。

以上説明したように、本実施形態によれば、異常終了または意図せず再起動したメモリシステム３に対する未完了の書き込みを復旧できる。ライト管理部２１２は、ＮＶＲＡＭ２４に第１データを格納する。ライト管理部２１２およびコマンド発行部２１１は、第１データに関連付けられた第１書き込み要求（例えばライトコマンド）のメモリシステム３への１度目の送信を行う。ライト管理部２１２は、第１書き込み要求に相当する情報を含む第１管理データ（例えば、ロックデータリスト２４５のエントリ）をＮＶＲＡＭ２４に格納する。ライト管理部２１２は、１度目に送信された第１書き込み要求に対する第１応答をメモリシステム３から受け取ったことに応じ、１度目に送信された第１書き込み要求に対する第１応答を受け取り済みであることを示す情報を第１管理データに追加する。ライト管理部２１２は、第１応答を受け取った後に、１度目に送信された第１書き込み要求に対する第２応答をメモリシステム３から受け取ったことに応じ、ＮＶＲＡＭ２４から第１データと第１管理データとを削除する。

このように、ホスト２は、ＮＡＮＤ型フラッシュメモリ５に書き込まれるべき第１データと、ホスト２からメモリシステム３に１度目に送信されたライトコマンドの処理状況を管理する第１管理データとを、ＮＶＲＡＭ２４に格納する。これにより、例えば、メモリシステム３が第１データがＰＬＰ機能によって保護され得るバッファを有していない場合に、異常終了や意図しない再起動が発生したとしても、ＮＶＲＡＭ２４に格納された第１データと第１管理データとを用いて、未完了の書き込みを復旧できる。

本実施形態の説明に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、本実施形態の説明に記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態の説明に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…ホスト、３…メモリシステム、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、１１…ホストＩ／Ｆ、１２…ＣＰＵ、１３…ＮＡＮＤ Ｉ／Ｆ、１４…ＤＲＡＭ Ｉ／Ｆ、１５…タイマー、２１…ＣＰＵ、２２…ＲＡＭ、２３…ストレージＩ／Ｆ、２４…ＮＶＲＡＭ、５１…仮想ＰＬＰホストＩＤ、５２…第１モード情報、５３…コマンドログ、６１…ＦＷ、６２…論理物理アドレス変換テーブル、６３…ライト管理テーブル、１２１…コマンド受付部、１２２…モード制御部１２２…ライト制御部、２１１…コマンド発行部、２１２…ライト管理部、２１３…リカバリ制御部、２２１…ＯＳ、２２２…ドライバ、２４１…仮想ＰＬＰドライブＩＤ、２４２…データバッファ、２４３…サブミッションキュー、２４４…コンプリーションキュー、２４５…ロックデータリスト、２４６…ポインタリスト。

Claims (14)

1. メモリシステムと接続可能な情報処理装置であって、
   不揮発性メモリと、
   前記不揮発性メモリに第１データを格納し、
   前記第１データに関連付けられた第１書き込み要求の前記メモリシステムへの１度目の送信を行い、
   前記第１書き込み要求に相当する情報を含む第１管理データを前記不揮発性メモリに格納し、
   前記１度目に送信された第１書き込み要求に対する第１応答を前記メモリシステムから受け取ったことに応じ、前記１度目に送信された第１書き込み要求に対する前記第１応答を受け取り済みであることを示す情報を前記第１管理データに追加し、
   前記第１応答を受け取った後に、前記１度目に送信された第１書き込み要求に対する第２応答を前記メモリシステムから受け取ったことに応じ、前記不揮発性メモリから前記第１データと前記第１管理データとを削除するように構成される
   プロセッサと、を具備する
   情報処理装置。
2. 前記プロセッサは、さらに、前記第１書き込み要求の前記メモリシステムへの１度目の送信を行った後に前記メモリシステムが起動したことに応じ、前記第１管理データが前記不揮発性メモリに格納されているならば、前記第１書き込み要求の前記メモリシステムへの２度目の送信を行うように構成される
   請求項１に記載の情報処理装置。
3. 前記プロセッサは、さらに、前記２度目に送信された第１書き込み要求に対する前記第１応答と前記第２応答を前記メモリシステムから受け取ったことに応じ、前記不揮発性メモリから前記第１データと前記第１管理データとを削除するように構成される
   請求項２に記載の情報処理装置。
4. 前記プロセッサは、さらに、
   第１モード遷移要求を前記メモリシステムに送信し、
   前記第１モード遷移要求に応じて前記メモリシステムが第１システムモードから第２システムモードに遷移した場合、
   前記メモリシステムの識別情報を前記不揮発性メモリに格納し、
   前記第１書き込み要求の前記メモリシステムへの１度目の送信を行い、
   前記識別情報に関連付けられた前記第１管理データを前記不揮発性メモリに格納し、
   前記第１応答を前記メモリシステムから受け取ったことに応じ、前記第１応答を受け取り済みであることを示す情報を前記第１管理データに追加し、
   前記第１応答を受け取った後に、前記第２応答を前記メモリシステムから受け取ったことに応じ、前記不揮発性メモリから前記第１データと前記識別情報に関連付けられた前記第１管理データとを削除するように構成される
   請求項１乃至請求項３のいずれか一項に記載の情報処理装置。
5. 前記プロセッサは、さらに、前記メモリシステムが起動したことに応じ、前記メモリシステムの前記識別情報と前記識別情報に関連付けられた前記第１管理データとが前記不揮発性メモリに格納されているならば、前記第１書き込み要求の前記メモリシステムへの２度目の送信を行うように構成される
   請求項４に記載の情報処理装置。
6. 前記プロセッサは、さらに、
   前記第２システムモードで動作する前記メモリシステムに、第１モード解除コマンドを送信し、
   前記第１モード解除コマンドに応じて前記メモリシステムが前記第２システムモードから前記第１システムモードに遷移したことに応じ、前記不揮発性メモリに格納されている前記メモリシステムの前記識別情報を削除するように構成される
   請求項４に記載の情報処理装置。
7. 前記プロセッサは、さらに、
   前記不揮発性メモリに第２データを格納し、
   前記第２データに関連付けられた第２書き込み要求の前記メモリシステムへの１度目の送信を行い、
   前記第２書き込み要求に相当する情報を含む第２管理データを前記不揮発性メモリに格納し、
   前記１度目に送信された第２書き込み要求に対する第３応答を前記メモリシステムから受け取ったことに応じ、前記１度目に送信された第２書き込み要求に対する前記第３応答を受け取り済みであることを示す情報を前記第２管理データに追加し、
   前記第３応答を受け取った後に、前記１度目に送信された第２書き込み要求に対する第４応答を前記メモリシステムから受け取ったことに応じ、前記不揮発性メモリから前記第２データと前記第２管理データとを削除するように構成される
   請求項１に記載の情報処理装置。
8. 前記プロセッサは、さらに、前記１度目に送信された第１書き込み要求に対する前記第１応答と前記１度目に送信された第２書き込み要求に対する前記第３応答とを受け取った順序を示す情報を、前記不揮発性メモリに格納するように構成される
   請求項７に記載の情報処理装置。
9. 前記プロセッサは、さらに、
   前記メモリシステムが起動したことに応じ、前記第１管理データと前記第２管理データとが前記不揮発性メモリに格納されているならば、前記第１応答と前記第３応答を受け取った順序に従って、前記第１書き込み要求の前記メモリシステムへの２度目の送信と前記第２書き込み要求の前記メモリシステムへの２度目の送信とを行うように構成される
   請求項８に記載の情報処理装置。
10. 前記プロセッサは、さらに、前記メモリシステムが起動したことに応じ、前記第１管理データと前記第２管理データとが前記不揮発性メモリに格納されているならば、
    第２モード遷移要求を前記メモリシステムに送信し、
    前記第２モード遷移要求に応じて前記メモリシステムが第１書き込みモードから第２書き込みモードに遷移した場合、前記第１応答と前記第３応答を受け取った順序に従って、前記第１書き込み要求の前記メモリシステムへの２度目の送信と前記第２書き込み要求の前記メモリシステムへの２度目の送信とを行うように構成され、
    前記２度目に送信された第１書き込み要求と前記２度目に送信された第２書き込み要求とは、前記第２書き込みモードに遷移した前記メモリシステムによって、受け付けられた順に処理される
    請求項９に記載の情報処理装置。
11. 前記プロセッサは、さらに、前記２度目に送信された第１書き込み要求に対する前記第１応答および前記第２応答と、前記２度目に送信された第２書き込み要求に対する前記第３応答および前記第４応答とを前記メモリシステムから受け取った場合、前記第２書き込みモードで動作する前記メモリシステムを前記第１書き込みモードに遷移させる第２モード解除要求を前記メモリシステムに送信するように構成される
    請求項１０に記載の情報処理装置。
12. 前記プロセッサは、さらに、前記第１書き込み要求と前記第２書き込み要求とが同一の論理アドレスを指定する場合、前記第１書き込み要求の前記メモリシステムへの２度目の送信と前記第２書き込み要求の前記メモリシステムへの２度目の送信の一方を行った後に、受け付け済みの書き込み要求に対応するデータ書き込みを前記メモリシステムに完了させるフラッシュ要求を、前記メモリシステムに送信するように構成される
    請求項９に記載の情報処理装置。
13. 前記プロセッサは、さらに、前記メモリシステムの動作を終了する前に、前記第１データと前記第１管理データとが前記不揮発性メモリに格納されているならば、
    受け付け済みの書き込み要求に対応するデータ書き込みを前記メモリシステムに完了させるフラッシュ要求を、前記メモリシステムに送信し、
    前記１度目に送信された第１書き込み要求に対する前記第１応答と前記第２応答とを前記メモリシステムから受け取った後に、前記メモリシステムの動作を終了する要求を前記メモリシステムに送信するように構成される
    請求項１に記載の情報処理装置。
14. 前記プロセッサは、さらに、
    前記第１データが格納されている前記不揮発性メモリ内の記憶領域が解放されないように前記第１データをロックした後に、前記第１書き込み要求の前記メモリシステムへの１度目の送信を行い、
    前記１度目に送信された第１書き込み要求に対する前記第２応答を前記メモリシステムから受け取ったことに応じ、前記第１データのロックを解除するように構成される
    請求項１に記載の情報処理装置。

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