JP7615507B2 - Semiconductor device manufacturing method - Google Patents
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Description
本発明は、半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device.
特許文献１には、ドレイン電極の真下領域であるｎ＋型拡散領域の下端と深さ方向において重なるかたちでｐ＋型拡散領域が形成され、該ｐ＋型拡散領域及びｎ＋型拡散領域によって、静電放電(ＥＳＤ：Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ)保護を行うＥＳＤ保護装置の製造プロファイルが記載されている。
当該製造プロファイルによれば、製造されたＥＳＤ保護装置は、ドレイン電極の真下領域に、ドレイン電極と略同一の平面形状を有するｐ＋型拡散領域を形成することができる。さらに、ドレイン電極の真下領域において可能な限り広くｐ＋型拡散領域が形成されるため、低電圧によって正孔電流が半導体基板に供給される。これによって、寄生バイポーラトランジスタの動作を開始する電圧値がより低電圧側にシフトされるとともに、オン抵抗の変化率が増大する。このため、寄生バイポーラトランジスタの動作を開始する電圧値は、内部回路を破壊してしまう電圧値に対して十分にマージンをとることができる。
Patent Document 1 describes a manufacturing profile of an ESD protection device in which a p+ type diffusion region is formed so as to overlap in the depth direction with the lower end of an n+ type diffusion region that is the region directly below a drain electrode, and the p+ type diffusion region and the n+ type diffusion region provide electrostatic discharge (ESD) protection.
According to this manufacturing profile, the manufactured ESD protection device can form a p+ type diffusion region having substantially the same planar shape as the drain electrode in the region immediately below the drain electrode. Furthermore, since the p+ type diffusion region is formed as wide as possible in the region immediately below the drain electrode, a hole current is supplied to the semiconductor substrate by a low voltage. As a result, the voltage value at which the parasitic bipolar transistor starts to operate is shifted to the lower voltage side, and the rate of change of the on-resistance is increased. Therefore, the voltage value at which the parasitic bipolar transistor starts to operate can have a sufficient margin with respect to the voltage value that destroys the internal circuit.
ここで、一般に、ＥＳＤ保護装置の製造プロファイルにおいて、ドレイン電極の真下領域にｐ＋型拡散領域を形成するためには、注入する不純物が幅方向に散乱することを考慮して、フォトレジスト及び酸化膜のパターンを設定する。 Generally, in the manufacturing profile of an ESD protection device, in order to form a p+ type diffusion region directly below the drain electrode, the photoresist and oxide film patterns are set taking into account that the implanted impurities are scattered in the width direction.
このように、ＭＯＳＦＥＴのドレイン側にＥＳＤ保護領域を形成する際において、ＭＯＳＦＥＴの所定領域にのみｐ型不純物を注入するために、ＭＯＳＦＥＴを形成する領域をフォトレジストによる専用のマスクで覆う必要があった。この場合、半導体装置の製造において、ｐ型不純物の注入を行うために専用のマスクを新たに用意する必要があるため、半導体装置の製造工程及び製造コストが増加してしまうという課題がある。 In this way, when forming an ESD protection region on the drain side of a MOSFET, in order to inject p-type impurities only into a specific region of the MOSFET, it was necessary to cover the region in which the MOSFET was to be formed with a special photoresist mask. In this case, in the manufacture of the semiconductor device, a new special mask must be prepared in order to inject p-type impurities, which creates the problem of increased manufacturing processes and costs for the semiconductor device.
本発明は、このような事情に鑑みてなされたものであって、製造コストを増やすことなく、ＭＯＳＦＥＴの動作開始電圧を低電圧化した半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。 The present invention has been made in consideration of these circumstances, and aims to provide a method for manufacturing a semiconductor device that can manufacture a semiconductor device with a lower MOSFET start-of-operation voltage without increasing manufacturing costs.
本開示の第１態様に係る半導体装置の製造方法は、半導体基板上に、静電放電（ＥＳＤ）保護領域を有する第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴとを形成する半導体装置の製造方法であって、前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程とを有する。 The method for manufacturing a semiconductor device according to the first aspect of the present disclosure is a method for manufacturing a semiconductor device in which a first MOSFET and a second MOSFET having an electrostatic discharge (ESD) protection region are formed on a semiconductor substrate, and includes a first type region forming step of forming a first type region on the drain side of a first MOSFET formation region, which is a region in which the first MOSFET is formed, and forming a first type region on each of the source side and drain side of a second MOSFET formation region, which is a region in which the second MOSFET is formed, by injecting a first type impurity into the semiconductor substrate; a gate electrode forming step of forming gate electrodes in each of the first MOSFET formation region and the second MOSFET formation region; and an ESD protection region forming step of forming the ESD protection region in the first MOSFET formation region by injecting a second type impurity of an opposite polarity to the first type impurity into a part of the first type region of the first MOSFET formation region, thereby forming a second type region of an opposite polarity to the first type region, with a junction position shallower than the first type region.
本発明によれば、製造コストを増やすことなく、ＭＯＳＦＥＴの動作開始電圧を低電圧化した半導体装置を製造することができるという効果を奏する。 The present invention has the effect of making it possible to manufacture a semiconductor device in which the MOSFET's start-of-operation voltage is reduced without increasing manufacturing costs.
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。 Below, an embodiment of a semiconductor device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構造を示す概略図である。本実施形態において、図１に示すように、半導体基板２の厚さ（深さ）方向Ｘに直交する方向を幅方向Ｙという。また、厚さ方向Ｘ及び幅方向Ｙのそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
また、以下の説明において、厚さや幅について一例をあげているが、この例に限られず、例えば、製造工程などにおける注入量等の誤差、また、完成品における厚さ、幅等の誤差の範囲は許容されるものとする。
First Embodiment
Fig. 1 is a schematic diagram showing the structure of a semiconductor device according to a first embodiment. In this embodiment, as shown in Fig. 1, a direction perpendicular to a thickness (depth) direction X of a semiconductor substrate 2 is called a width direction Y. In addition, with respect to the depth direction perpendicular to each of the thickness direction X and the width direction Y, a cross section as shown in Fig. 1 is formed continuously over a predetermined range, and a description thereof will be omitted.
In addition, in the following description, an example of thickness and width is given, but this is not limited to this example, and for example, errors in the injection amount during the manufacturing process, and a range of errors in the thickness, width, etc. of the finished product are allowed.
本実施形態において半導体装置１は、第１ＭＯＳＦＥＴ１０（ＧＧＮＭＯＳ）を有している。第１ＭＯＳＦＥＴ１０は、Ｐ型不純物を注入することによりＰウェル領域が形成された半導体基板２と、シャロートレンチアイソレーション（ＳＴＩ）３と、ドレイン側に形成されるＰ型領域（第１型領域）４と、ソース側及びドレイン側のそれぞれに形成されるＬＤＤ領域５と、ソース側及びドレイン側のそれぞれに形成されるＳＤ領域（第２型領域）６（ソース側：６Ｓ，ドレイン側：６Ｄ）と、ゲート酸化膜７と、ゲート（ゲート電極）Ｇとを備える。また、ドレイン側に形成されるＰ型領域４及びドレイン側ＳＤ領域６Ｄは、ｐｎ接合されており、静電放電（ＥＳＤ）が印加される場合に第１ＭＯＳＦＥＴ１０の故障を抑止するためのＥＳＤ保護領域８である。 In this embodiment, the semiconductor device 1 has a first MOSFET 10 (GGNMOS). The first MOSFET 10 includes a semiconductor substrate 2 in which a P-well region is formed by implanting P-type impurities, a shallow trench isolation (STI) 3, a P-type region (first type region) 4 formed on the drain side, LDD regions 5 formed on the source side and drain side, SD regions (second type regions) 6 (source side: 6S, drain side: 6D) formed on the source side and drain side, a gate oxide film 7, and a gate (gate electrode) G. In addition, the P-type region 4 formed on the drain side and the drain side SD region 6D are pn-junctioned and are an ESD protection region 8 for preventing failure of the first MOSFET 10 when electrostatic discharge (ESD) is applied.
本実施形態において、第１ＭＯＳＦＥＴ１０は、通常のＮＭＯＳトランジスタと同様に、Ｐ型の半導体基板２又はＰウェル領域内に形成されたＮ型の不純物拡散領域であるドレインと、半導体基板２上にゲート酸化膜７を介して設けられたゲート電極Ｇとを有している。また、第１ＭＯＳＦＥＴ１０は、通常のＮＭＯＳトランジスタのソースに相当するＮ型の不純物拡散領域を有している。また、第１ＭＯＳＦＥＴ１０は、比較的幅の広いＮＭＯＳデバイスであり、ゲート、ソース及びボディはグランドに接続され、ドレインはＩ／Ｏパッドに接続されている。 In this embodiment, the first MOSFET 10, like a normal NMOS transistor, has a drain which is an N-type impurity diffusion region formed in a P-type semiconductor substrate 2 or a P-well region, and a gate electrode G provided on the semiconductor substrate 2 via a gate oxide film 7. The first MOSFET 10 also has an N-type impurity diffusion region which corresponds to the source of a normal NMOS transistor. The first MOSFET 10 is also a relatively wide NMOS device, with the gate, source, and body connected to ground, and the drain connected to an I/O pad.
半導体基板２は、本実施形態においてＰ型のシリコン基板である。半導体基板２は、Ｐウェル領域と、ＳＴＩ３を備えている。Ｐウェル領域は、半導体基板２にボロン（Ｂ）等のＰ型不純物を注入することによって形成されるＰ型の極性を有する領域である。また、ＳＴＩ３は、半導体基板２に形成される各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩ３は絶縁体で構成されるため、シリコン基板上面に形成された各領域を電気的に分離する。 In this embodiment, the semiconductor substrate 2 is a P-type silicon substrate. The semiconductor substrate 2 includes a P-well region and STI 3. The P-well region is a region having P-type polarity formed by implanting P-type impurities such as boron (B) into the semiconductor substrate 2. The STI 3 is a structure for isolating each region formed in the semiconductor substrate 2, and is formed by digging a groove (trenches) at a predetermined position and filling the groove with a silicon oxide film. The STI 3 is made of an insulator, and therefore electrically isolates each region formed on the top surface of the silicon substrate.
Ｐ型領域４は、半導体基板２のドレイン側にボロン（Ｂ）等のＰ型不純物を注入することにより、半導体層に形成されるＰ型の高濃度領域である。Ｐ型領域４は、後述するドレイン側ＳＤ領域６Ｄとｐｎ接合を形成し、ＥＳＤ保護領域８を形成する。 The P-type region 4 is a P-type high concentration region formed in the semiconductor layer by implanting P-type impurities such as boron (B) into the drain side of the semiconductor substrate 2. The P-type region 4 forms a pn junction with the drain side SD region 6D (described later) to form the ESD protection region 8.
ＬＤＤ領域５は、半導体基板２のソース側及びドレイン側にヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより、半導体層に形成される低濃度領域である。半導体層に低濃度領域を形成することにより、ゲートＧ下部のＰウェル領域において空乏層が拡大し電界強度を低下させる。 The LDD region 5 is a low-concentration region formed in the semiconductor layer by injecting N-type impurities such as arsenic (As) and phosphorus (P) into the source and drain sides of the semiconductor substrate 2. By forming a low-concentration region in the semiconductor layer, the depletion layer expands in the P-well region below the gate G, reducing the electric field strength.
ＳＤ領域（ソース－ドレイン領域）６は、トランジスタのドレインを設けたい領域にヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより形成される。また、ドレイン側ＳＤ領域６Ｄは、ポリシリコン等の材料によって構成されるドレイン電極が形成される領域である。なお、ドレイン側ＳＤ領域６Ｄは、ジャンクション位置がＰ型領域４のジャンクション位置よりも浅くなるように形成される。 The SD region (source-drain region) 6 is formed by injecting N-type impurities such as arsenic (As) or phosphorus (P) into the region where the transistor drain is to be located. The drain-side SD region 6D is a region where a drain electrode made of a material such as polysilicon is to be formed. The drain-side SD region 6D is formed so that the junction position is shallower than the junction position of the P-type region 4.
ゲート酸化膜７は、ゲート電極Ｇの下部、及び半導体基板２上面に形成される酸化膜である。ゲート酸化膜７が形成されることにより、半導体基板２中におけるゲート電極Ｇ下部のチャネル領域をゲート電極Ｇが絶縁される。これにより、ゲート電極Ｇに電圧が印加された場合に、ソース－ドレイン間においてキャリアの移動が適切に行われ、チャネル領域に電流が流れる。 The gate oxide film 7 is an oxide film formed on the lower part of the gate electrode G and on the upper surface of the semiconductor substrate 2. By forming the gate oxide film 7, the gate electrode G is insulated from the channel region below the gate electrode G in the semiconductor substrate 2. As a result, when a voltage is applied to the gate electrode G, carriers move appropriately between the source and drain, and a current flows in the channel region.
ゲート電極Ｇは、ポリシリコンにより構成されている。ゲート電極Ｇは、ゲート酸化膜７上に形成される。なお、ゲート電極Ｇは、ポリシリコンの他に、高誘電率絶縁膜／メタル・ゲート（ＭＧＨＫ：ｍｅｔａｌ ｇａｔｅ／ｈｉｇｈ－ｋ）を用いることとしても良い。 The gate electrode G is made of polysilicon. The gate electrode G is formed on the gate oxide film 7. Note that, in addition to polysilicon, the gate electrode G may be made of a high dielectric constant insulating film/metal gate (MGHK: metal gate/high-k).
（半導体装置の製造方法）
次に、第１実施形態に係る半導体装置の製造工程（プロセスフロー）の一例について図２～図９を参照して説明する。本実施形態においては、第１ＭＯＳＦＥＴ１０は、具体的には、ＧＧＮＭＯＳである。また、第２ＭＯＳＦＥＴ２０は、具体的には、ＭＶＰＭＯＳである。なお、図２～図９においては、第１ＭＯＳＦＥＴ１０及び第２ＭＯＳＦＥＴ２０を除く半導体基板２に形成される他のＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴの図示を省略する。
(Method of manufacturing a semiconductor device)
Next, an example of a manufacturing process (process flow) of the semiconductor device according to the first embodiment will be described with reference to Figures 2 to 9. In this embodiment, the first MOSFET 10 is specifically a GGNMOS. Also, the second MOSFET 20 is specifically an MVPMOS. Note that in Figures 2 to 9, other PMOSFETs or NMOSFETs formed on the semiconductor substrate 2, except for the first MOSFET 10 and the second MOSFET 20, are not shown.
図２に示すステップＳ１０において、半導体基板２にＳＴＩ３を形成する。ＳＴＩ３は、各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩ３は絶縁体で構成されるため、半導体基板２に形成された各領域を電気的に分離する。その後、熱酸化法により、半導体基板２上面におけるＳＴＩ３上面を除く全域に厚さ８［ｎｍ］の酸化膜を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。 In step S10 shown in FIG. 2, STI 3 is formed in the semiconductor substrate 2. STI 3 is a structure for separating each region, and is formed by digging a groove (trench) at a predetermined position and filling the groove with a silicon oxide film. Since STI 3 is made of an insulator, it electrically separates each region formed in the semiconductor substrate 2. Then, an oxide film having a thickness of 8 nm is formed by thermal oxidation on the entire upper surface of the semiconductor substrate 2 except for the upper surface of STI 3. Note that the thermal oxidation may be dry oxidation, wet oxidation, or steam oxidation.
次に、第１ＭＯＳＦＥＴ形成領域１０ｂに対してボロン（Ｂ）等のＰ型不純物を注入し、第２ＭＯＳＦＥＴ形成領域２０ｂに対してヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入する。そして、アニール処理を行うことにより、第１ＭＯＳＦＥＴ形成領域１０ｂにＰウェル領域を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにＮウェル領域を形成する。 Next, a P-type impurity such as boron (B) is implanted into the first MOSFET formation region 10b, and an N-type impurity such as arsenic (As) or phosphorus (P) is implanted into the second MOSFET formation region 20b. Then, an annealing process is performed to form a P-well region in the first MOSFET formation region 10b, and an N-well region in the second MOSFET formation region 20b.
次に、図３に示すステップＳ１２において、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂに対してＰ型不純物を注入し、第１ＭＯＳＦＥＴ形成領域１０ｂにＰ型領域４を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。
まず、半導体基板２において、第１ＭＯＳＦＥＴ形成領域１０ｂのドレイン側においてＰ型領域４を形成する領域、第２ＭＯＳＦＥＴ形成領域２０ｂにおいてソース側ＬＤＤ領域（第１型領域）２１及びドレイン側ＬＤＤ領域（第１型領域）２２を形成する各領域上面以外の半導体基板２上面をフォトレジストによってマスクする。
Next, in step S12 shown in FIG. 3, P-type impurities are implanted into the first MOSFET formation region 10b and the second MOSFET formation region 20b to form a P-type region 4 in the first MOSFET formation region 10b and a source side LDD region 21 and a drain side LDD region 22 in the second MOSFET formation region 20b.
First, the upper surface of the semiconductor substrate 2 is masked with photoresist, except for the region in which the P-type region 4 is formed on the drain side of the first MOSFET formation region 10 b, and the upper surfaces of the regions in which the source-side LDD region (first type region) 21 and the drain-side LDD region (first type region) 22 are formed in the second MOSFET formation region 20 b.
次に、半導体基板２上面がマスクされた状態で不純物を注入することにより、第１ＭＯＳＦＥＴ形成領域１０ｂにＰ型領域４を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂのＰ型領域４、第２ＭＯＳＦＥＴ形成領域２０ｂのソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２は、例えば、Ｐウェル領域に対して、ボロン（Ｂ）等のＰ型不純物を、注入エネルギー６０［ｋｅＶ］、ドーズ量３ｅ＋１３オーダー［／ｃｍ２］の条件で注入して形成する。 Next, impurities are injected with the upper surface of the semiconductor substrate 2 masked, thereby forming a P-type region 4 in the first MOSFET formation region 10b, and a source-side LDD region 21 and a drain-side LDD region 22 in the second MOSFET formation region 20b. The P-type region 4 in the first MOSFET formation region 10b and the source-side LDD region 21 and drain-side LDD region 22 in the second MOSFET formation region 20b are formed, for example, by injecting a P-type impurity such as boron (B) into a P-well region under conditions of an injection energy of 60 [keV] and a dose of the order of 3e+13 [/ cm2 ].
次に、図４に示すステップＳ１４において、ソース側及びドレイン側ＬＤＤ領域を形成するためのマスクを除去した後、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂの各領域においてゲート電極を設ける領域以外の半導体基板２上面に対してマスクを形成した状態で熱酸化法を用いて、ゲート電極を設ける領域にゲート酸化膜７を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。図４～図９においては、半導体基板２上面の薄い酸化膜の図示を省略する。 Next, in step S14 shown in FIG. 4, after removing the mask for forming the source-side and drain-side LDD regions, a gate oxide film 7 is formed in the region where the gate electrode is to be provided by using a thermal oxidation method while a mask is formed on the upper surface of the semiconductor substrate 2 in each of the first MOSFET formation region 10b and the second MOSFET formation region 20b except for the region where the gate electrode is to be provided. The thermal oxidation method may be any of dry oxidation, wet oxidation, and steam oxidation. In FIGS. 4 to 9, the thin oxide film on the upper surface of the semiconductor substrate 2 is not shown.
次に、ゲート酸化膜７を形成した後、リソグラフィ技術によって、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂのそれぞれにおいて、ゲート電極Ｇを形成する領域にゲート電極Ｇのパターニングを行う。そして、フォトレジストを除去した後、ＣＶＤ法により半導体基板２上面の所定の領域にゲート電極用のポリシリコンを堆積する。 Next, after forming the gate oxide film 7, the gate electrode G is patterned by lithography in the region in which the gate electrode G is to be formed in each of the first MOSFET formation region 10b and the second MOSFET formation region 20b. Then, after removing the photoresist, polysilicon for the gate electrode is deposited by CVD in a predetermined region on the top surface of the semiconductor substrate 2.
次に、図５に示すステップＳ１６において、第１ＭＯＳＦＥＴ形成領域１０ｂにおいて、ＬＤＤ領域５を形成する各領域を除く半導体基板２上面をマスクした状態で、ヒ素（Ａｓ）等のＮ型不純物を第１ＭＯＳＦＥＴ形成領域１０ｂへ注入し、ソース側及びドレイン側にＬＤＤ領域５を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂの各ＬＤＤ領域５は、例えば、ヒ素（Ａｓ）等のＮ型不純物を、注入エネルギー１０［ｋｅＶ］、ドーズ量１ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
ソース側及びドレイン側の各ＬＤＤ領域５の各ジャンクション位置は、ＬＤＤ領域５を形成する際の不純物の注入エネルギーを、Ｐ型領域４を形成する際の注入エネルギーよりも低くすることにより、Ｐ型領域４のジャンクション位置よりも浅く形成する。
5, in a state where the upper surface of the semiconductor substrate 2 in the first MOSFET formation region 10b is masked except for the regions in which the LDD regions 5 are to be formed, an N-type impurity such as arsenic (As) is implanted into the first MOSFET formation region 10b to form the LDD regions 5 on the source and drain sides. Each LDD region 5 in the first MOSFET formation region 10b is formed by implanting an N-type impurity such as arsenic (As) with an implantation energy of 10 [keV] and a dose of 1e+15 order [/ cm2 ].
The junction positions of the source and drain side LDD regions 5 are formed shallower than the junction positions of the P-type region 4 by setting the impurity injection energy when forming the LDD regions 5 to be lower than the injection energy when forming the P-type region 4.
次に、図６に示すステップＳ１８において、第１ＭＯＳＦＥＴ形成領域１０ｂ、第２ＭＯＳＦＥＴ形成領域２０ｂにおいて、各ゲート電極にサイドウォールＳＷを形成するとともに、第１ＭＯＳＦＥＴ形成領域１０ｂにソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄを形成する。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲート電極Ｇに酸化膜を形成した後、異方性エッチングを行い、各ゲート電極Ｇの側壁にのみ酸化膜を形成する。各ゲート電極Ｇの側壁に形成された酸化膜がサイドウォールＳＷとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
Next, in step S18 shown in FIG. 6, sidewalls SW are formed on each gate electrode in the first MOSFET formation region 10b and the second MOSFET formation region 20b, and a source side SD region 6S and a drain side SD region 6D are formed in the first MOSFET formation region 10b.
First, an oxide film is formed on each gate electrode G by a CVD method using TEOS, and then anisotropic etching is performed to form an oxide film only on the side wall of each gate electrode G. The oxide film formed on the side wall of each gate electrode G becomes a sidewall SW. In addition to TEOS, a silicon nitride (SiN) film may be laminated by a CVD method.
次に、第１ＭＯＳＦＥＴ形成領域１０ｂにおいてソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄを形成する領域及び他のＮＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、Ｐ型領域４及び各ＬＤＤ領域５のそれぞれへ、リン（Ｐ）等のＮ型不純物を注入し、Ｎ型のソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄを形成する。第１ＭＯＳＦＥＴ形成領域１０ｂの各ＬＤＤ領域５は、例えば、リン（Ｐ）等のＮ型不純物を、注入エネルギー１５［ｋｅＶ］、ドーズ量７ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
なお、ソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄのジャンクション位置は、Ｐ型領域４のジャンクション位置よりも浅く、半導体基板２上面に対して深さ０．１［μｍ］程度であることが好ましい。
Next, in a state where the upper surface of the first MOSFET formation region 10b other than the region in which the source side SD region 6S and the drain side SD region 6D are to be formed and the regions in the other NMOSFET formation regions in which the SD regions are to be formed are masked, N-type impurities such as phosphorus (P) are implanted into each of the P-type region 4 and each LDD region 5 to form the N-type source side SD region 6S and drain side SD region 6D. Each LDD region 5 in the first MOSFET formation region 10b is formed by implanting, for example, an N-type impurity such as phosphorus (P) under conditions of an implantation energy of 15 [keV] and a dose of the order of 7e+15 [/ cm2 ].
The junction position of the source side SD region 6S and the drain side SD region 6D is shallower than the junction position of the P-type region 4, and is preferably about 0.1 μm deep from the upper surface of the semiconductor substrate 2.
次に、図７に示すステップＳ２０において、第２ＭＯＳＦＥＴ形成領域２０ｂの各ＳＤ領域２３、２４を形成する領域及び他のＰＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、ボロン（Ｂ）等のＰ型不純物をソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２へ注入し、Ｎ型のソース側ＳＤ領域２３及びドレイン側ＳＤ領域２４を形成する。 Next, in step S20 shown in FIG. 7, while the upper surface of the second MOSFET formation region 20b other than the region where the SD regions 23 and 24 are to be formed and the region where the SD regions are to be formed in the other PMOSFET formation regions are masked, P-type impurities such as boron (B) are implanted into the source side LDD region 21 and the drain side LDD region 22 to form N-type source side SD region 23 and drain side SD region 24.
次に、図８に示すステップＳ２２において、フォトレジストを除去した後、アニール処理を行うことにより、各領域に注入されたボロン（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等の不純物を活性化させる。
なお、第１ＭＯＳＦＥＴ形成領域１０ｂのドレイン側において、界面がｐｎ接合されたＰ型領域４及びドレイン側ＳＤ領域６ＤがＥＳＤ保護領域８となる。
Next, in step S22 shown in FIG. 8, the photoresist is removed and then annealing is performed to activate the impurities such as boron (B), arsenic (As), phosphorus (P), etc. implanted in each region.
On the drain side of the first MOSFET formation region 10 b , the P-type region 4 and the drain side SD region 6 D, whose interface forms a pn junction, form an ESD protection region 8 .
次に、図９に示すステップＳ２４において、第１ＭＯＳＦＥＴ形成領域１０ｂの所定位置においてシリサイド化を行うために、酸化膜にフォトレジストを塗布し、パターンを形成する。そして、フッ酸（ＨＦ）を用いたウェットエッチング及び／又はケミカルドライエッチングを行い、シリサイド領域を形成する所定領域のみ酸化膜を除去し、酸化膜の開口を形成する。
次に、スパッタリング等のＰＶＤ法により半導体基板２上面にニッケル（Ｎｉ）を堆積する。ニッケル（Ｎｉ）膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケル（Ｎｉ）の接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によってソース、ドレイン及びゲート領域を除く半導体基板２上面のニッケル（Ｎｉ）を除去する。 なお、ニッケルシリサイド等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
9, in order to perform silicidation at a predetermined position in the first MOSFET formation region 10b, a photoresist is applied to the oxide film and a pattern is formed. Then, wet etching using hydrofluoric acid (HF) and/or chemical dry etching is performed to remove the oxide film only from a predetermined region where a silicide region is to be formed, and an opening is formed in the oxide film.
Next, nickel (Ni) is deposited on the top surface of the semiconductor substrate 2 by a PVD method such as sputtering. By performing an annealing process after the deposition of the nickel (Ni) film, the junction between silicon (Si) and nickel (Ni) is changed to nickel silicide (NiSi). Then, the nickel (Ni) on the top surface of the semiconductor substrate 2 except for the source, drain, and gate regions is removed by a chemical process. Note that silicides such as nickel silicide are formed by a general silicide process flow as described above.
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂにおける導電層や各電極、配線上に層間絶縁膜を形成する。そして、ソース、ドレイン、ゲート及びボディの各電極をそれぞれ接続するためのコンタクトホールをドライエッチングにより形成する。また、形成されたコンタクトホールの内側壁面には、コンタクトホールに埋め込まれるタングステン（Ｗ）形成時にニッケルシリサイド等のシリサイドがフッ素系化合物、フッ素（Ｆ）に晒されることを防ぐために、バリアメタルを形成する。バリアメタルは、例えば、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）等を材料とする薄膜であり、スパッタリング法やＣＶＤ法によって形成される厚さ１０～１５［ｎｍ］程度の薄膜である。
そして、バリアメタル形成後、コンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの上面にメタル配線等が敷設されてソース、ドレイン及びゲートの各電極が形成される。
本実施形態に係る半導体装置１は、以上のプロセスフローを経て製造される。
Next, an interlayer insulating film is formed on the conductive layers, electrodes, and wiring in the first MOSFET formation region 10b and the second MOSFET formation region 20b. Then, contact holes for connecting the source, drain, gate, and body electrodes are formed by dry etching. In addition, a barrier metal is formed on the inner wall surface of the formed contact hole to prevent silicide such as nickel silicide from being exposed to fluorine-based compounds and fluorine (F) when forming tungsten (W) to be filled in the contact hole. The barrier metal is a thin film made of titanium (Ti), titanium nitride (TiN), or the like, and is a thin film with a thickness of about 10 to 15 nm formed by a sputtering method or a CVD method.
After the barrier metal is formed, contacts are formed by filling the contact holes with tungsten (W) or copper (Cu), and metal wiring or the like is laid on the upper surface of the formed contacts to form source, drain, and gate electrodes.
The semiconductor device 1 according to this embodiment is manufactured through the above process flow.
（第１ＭＯＳＦＥＴの性能評価）
図１０は、第１実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。また、図１１は、半導体装置のＥＳＤ保護領域における半導体基板上面に対する深さと各不純物の不純物濃度を示したグラフである。また、図１１のグラフにおいて、横軸はＥＳＤ保護領域における半導体基板上面に対する深さを示す。縦軸はＥＳＤ保護領域における各不純物の不純物濃度を示す。さらに、図１１において、実線はヒ素（Ａｓ）の不純物濃度を示し、破線はリン（Ｐ）の不純物濃度を示し、一点鎖線はボロン（Ｂ）の不純物濃度を示す。
(Performance Evaluation of First MOSFET)
Fig. 10 is an enlarged view of the ESD protection region in the semiconductor device according to the first embodiment. Fig. 11 is a graph showing the depth of the ESD protection region of the semiconductor device relative to the upper surface of the semiconductor substrate and the impurity concentration of each impurity. In the graph of Fig. 11, the horizontal axis shows the depth of the ESD protection region relative to the upper surface of the semiconductor substrate. The vertical axis shows the impurity concentration of each impurity in the ESD protection region. In Fig. 11, the solid line shows the impurity concentration of arsenic (As), the dashed line shows the impurity concentration of phosphorus (P), and the dashed line shows the impurity concentration of boron (B).
図１０に示す通り、第１ＭＯＳＦＥＴ１０のドレイン側において、半導体基板２上にドレイン電極のコンタクトが形成される。また、ドレイン電極のコンタクト下部には、ＥＳＤ保護領域８であるドレイン側ＳＤ領域６Ｄ及びＰ型領域４が形成され、各領域の界面にｐｎ接合が形成される。 As shown in FIG. 10, on the drain side of the first MOSFET 10, a drain electrode contact is formed on the semiconductor substrate 2. In addition, a drain side SD region 6D and a P-type region 4, which are ESD protection regions 8, are formed below the drain electrode contact, and a pn junction is formed at the interface between the regions.
図１１は、第１実施形態に係る第１ＭＯＳＦＥＴのＥＳＤ領域における半導体基板上面に対する深さと各不純物の不純物濃度を示したグラフである。図１１によれば、各不純物の不純物濃度は、深さ０．１［μｍ］地点近傍のドレイン側ＳＤ領域６ＤとＰ型領域４とのｐｎ接合面における不純物濃度が約１ｅ＋１８［／ｃｍ３］であり、高い状態にある。 11 is a graph showing the depth of the ESD region of the first MOSFET according to the first embodiment relative to the upper surface of the semiconductor substrate and the impurity concentration of each impurity. According to Fig. 11, the impurity concentration of each impurity at the pn junction interface between the drain-side SD region 6D and the P-type region 4 near a depth of 0.1 μm is about 1e+18 [/cm 3 ], which is high.
このように、Ｐ型領域４及びドレイン側ＳＤ領域６Ｄのｐｎ接合面において、各不純物の不純物濃度は高い状態にある。また、Ｐ型領域４の不純物濃度は、ゲート電極Ｇ下の同一深度における不純物濃度よりも高濃度である。従って、ドレイン側ＳＤ領域６ＤとＰ型領域４とのｐｎ接合面において、ドレイン側ＳＤ領域６Ｄと半導体基板２のＰウェル領域とのｐｎ接合面における空乏層よりも狭い空乏層が形成される。 In this way, the impurity concentration of each impurity is high at the pn junction surface of the P-type region 4 and the drain side SD region 6D. The impurity concentration of the P-type region 4 is also higher than the impurity concentration at the same depth under the gate electrode G. Therefore, at the pn junction surface between the drain side SD region 6D and the P-type region 4, a depletion layer is formed that is narrower than the depletion layer at the pn junction surface between the drain side SD region 6D and the P well region of the semiconductor substrate 2.
ここで、ドレイン側ＳＤ領域６ＤとＰ型領域４とのｐｎ接合面に狭い空乏層が形成されることにより、アバランシェ降伏が起こる電圧が低電圧化する。これにより、第１ＭＯＳＦＥＴ１０のＰウェル領域内の寄生バイポーラトランジスタは、低電圧で導通するようになる。さらに、寄生バイポーラトランジスタが導通することによって、ドレイン側ＳＤ領域６Ｄとソース側ＳＤ領域６Ｓの間を大電流が流れ、Ｉ／Ｏパッドに印加されたＥＳＤサージをグランド（接地電位）に逃がすことにより、第１ＭＯＳＦＥＴ（ＧＧＮＭＯＳ）１０に接続される回路へのＥＳＤサージの印加を防止することができる。 Here, a narrow depletion layer is formed at the pn junction surface between the drain side SD region 6D and the P-type region 4, lowering the voltage at which avalanche breakdown occurs. This causes the parasitic bipolar transistor in the P-well region of the first MOSFET 10 to conduct at a low voltage. Furthermore, the conduction of the parasitic bipolar transistor causes a large current to flow between the drain side SD region 6D and the source side SD region 6S, dissipating the ESD surge applied to the I/O pad to ground (earth potential), thereby preventing the application of the ESD surge to the circuit connected to the first MOSFET (GGNMOS) 10.
（第２実施形態）
図１２は、第２実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。また、図１３は、第２実施形態に係る半導体装置の平面図である。
図１２及び図１３より、本実施形態の第１ＭＯＳＦＥＴ１０’は、製造工程において、幅方向においてゲート電極ＧとＰ型領域４’の間に絶縁物であるシリサイドブロック３０が設けられる工程を有する点が第１実施形態と異なる。
また、シリサイドブロック３０は、例えば、ゲート電極ＧにサイドウォールＳＷを形成する際の絶縁層を用い、フォトリソグラフィ技術とエッチング技術を用いて、サイドウォールＳＷとともに、ゲート電極とＰ型領域の縁部との間の所定の領域に形成する。
Second Embodiment
Fig. 12 is an enlarged view of an ESD protection region in the semiconductor device according to the second embodiment, and Fig. 13 is a plan view of the semiconductor device according to the second embodiment.
12 and 13, the first MOSFET 10′ of this embodiment differs from the first embodiment in that the manufacturing process includes a step of providing a silicide block 30, which is an insulator, between the gate electrode G and the P-type region 4′ in the width direction.
In addition, the silicide block 30 is formed in a predetermined region between the gate electrode and the edge of the P-type region, together with the sidewall SW, by using, for example, an insulating layer used when forming the sidewall SW on the gate electrode G, and by using photolithography and etching techniques.
本実施形態において、シリサイドブロック３０は、Ｐ型領域４’の縁部から離間した位置に形成する。なお、Ｐ型領域４’及びシリサイドブロック３０間の所定の距離は、特定の値に限定されるものではなく、熱酸化法を行う工程においてもシリサイドブロック３０の下にＰ型の不純物であるボロン（Ｂ）が拡散しないように調整されるものである。本実施形態における所定の距離は、例えば、５０［ｎｍ］である。 In this embodiment, the silicide block 30 is formed at a position spaced apart from the edge of the P-type region 4'. The predetermined distance between the P-type region 4' and the silicide block 30 is not limited to a specific value, but is adjusted so that boron (B), a P-type impurity, does not diffuse under the silicide block 30 even in the process of performing thermal oxidation. The predetermined distance in this embodiment is, for example, 50 nm.
（半導体装置の製造方法）
本実施形態における半導体装置の製造工程（プロセスフロー）の一例について図１４～図２１を参照して説明する。本実施形態は、半導体装置の製造工程において、Ｐ型領域４’の縁部と離間した位置にシリサイドブロックを設ける点が第１実施形態と異なる。
なお、Ｐ型領域４’の縁部と離間した位置にシリサイドブロックを設ける点を除いて、第１実施形態における半導体装置の製造工程と同一である。そのため、本実施形態においては、主に第１実施形態と異なる各工程について説明する。また、第１実施形態と共通する構成については、第１実施形態と同一の符号を使用する。
なお、図１４～図２１においては、第１ＭＯＳＦＥＴ１０’及び第２ＭＯＳＦＥＴ２０を除く半導体基板２に形成される他のＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴの図示を省略する。
(Method of manufacturing a semiconductor device)
An example of a manufacturing process (process flow) of the semiconductor device in this embodiment will be described with reference to Figures 14 to 21. This embodiment differs from the first embodiment in that a silicide block is provided at a position spaced apart from the edge of the P-type region 4' in the manufacturing process of the semiconductor device.
The manufacturing process of the semiconductor device in this embodiment is the same as that in the first embodiment, except that a silicide block is provided at a position spaced apart from the edge of the P-type region 4'. Therefore, in this embodiment, the steps different from those in the first embodiment will be mainly described. Also, the same reference numerals as in the first embodiment are used for the components common to the first embodiment.
14 to 21, other PMOSFETs or NMOSFETs formed on the semiconductor substrate 2 other than the first MOSFET 10' and the second MOSFET 20 are not shown.
図１４に示すステップＳ３０において、半導体基板２にＳＴＩ３を形成する。ＳＴＩ３は、各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩ３は絶縁体で構成されるため、半導体基板２に形成された各領域を電気的に分離する。その後、熱酸化法により、半導体基板２上面におけるＳＴＩ３上面を除く全域に厚さ８［ｎｍ］の酸化膜を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。 In step S30 shown in FIG. 14, STI 3 is formed in the semiconductor substrate 2. STI 3 is a structure for separating each region, and is formed by digging a groove (trench) at a predetermined position and filling the groove with a silicon oxide film. Since STI 3 is made of an insulator, it electrically separates each region formed in the semiconductor substrate 2. Then, an oxide film having a thickness of 8 nm is formed by thermal oxidation on the entire upper surface of the semiconductor substrate 2 except for the upper surface of STI 3. Note that the thermal oxidation may be any of dry oxidation, wet oxidation, and steam oxidation.
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ’に対してボロン（Ｂ）等のＰ型不純物を注入し、第２ＭＯＳＦＥＴ形成領域２０ｂに対してヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入する。そして、アニール処理を行うことにより、第１ＭＯＳＦＥＴ形成領域１０ｂ’にＰウェル領域を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにＮウェル領域を形成する。 Next, a P-type impurity such as boron (B) is implanted into the first MOSFET formation region 10b', and an N-type impurity such as arsenic (As) or phosphorus (P) is implanted into the second MOSFET formation region 20b. Then, an annealing process is performed to form a P-well region in the first MOSFET formation region 10b' and an N-well region in the second MOSFET formation region 20b.
次に、図１５に示すステップＳ３２において、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂに対してＰ型不純物を注入し、第１ＭＯＳＦＥＴ形成領域１０ｂ’にＰ型領域４’を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。
まず、半導体基板２において、第１ＭＯＳＦＥＴ形成領域１０ｂ’のドレイン側においてＰ型領域４’を形成する領域、第２ＭＯＳＦＥＴ形成領域２０ｂにおいてソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する各領域上面以外の半導体基板２上面をフォトレジストによってマスクする。なお、マスクの寸法は、後の工程において、ゲート電極ＧとＰ型領域４’の間にシリサイドブロックを形成するための領域が確保されるように調整されることが好ましい。
Next, in step S32 shown in FIG. 15, P-type impurities are implanted into the first MOSFET formation region 10b' and the second MOSFET formation region 20b to form a P-type region 4' in the first MOSFET formation region 10b' and to form a source side LDD region 21 and a drain side LDD region 22 in the second MOSFET formation region 20b.
First, the upper surface of the semiconductor substrate 2 is masked with photoresist, except for the region in which the P-type region 4' is formed on the drain side of the first MOSFET formation region 10b' and the upper surfaces of the regions in which the source-side LDD region 21 and the drain-side LDD region 22 are formed in the second MOSFET formation region 20b. The dimensions of the mask are preferably adjusted so that a region for forming a silicide block between the gate electrode G and the P-type region 4' is secured in a later step.
次に、半導体基板２上面がマスクされた状態で不純物を注入することにより、第１ＭＯＳＦＥＴ形成領域１０ｂ’にＰ型領域４’を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂのＰ型領域４’、第２ＭＯＳＦＥＴ形成領域２０ｂのソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２は、例えば、Ｐウェル領域に対して、ボロン（Ｂ）等のＰ型不純物を、注入エネルギー６０［ｋｅＶ］、ドーズ量３ｅ＋１３オーダー［／ｃｍ２］の条件で注入して形成する。 Next, impurities are injected with the upper surface of the semiconductor substrate 2 masked, thereby forming a P-type region 4' in the first MOSFET formation region 10b', and a source-side LDD region 21 and a drain-side LDD region 22 in the second MOSFET formation region 20b. The P-type region 4' in the first MOSFET formation region 10b, and the source-side LDD region 21 and drain-side LDD region 22 in the second MOSFET formation region 20b are formed, for example, by injecting a P-type impurity such as boron (B) into a P-well region under conditions of an injection energy of 60 [keV] and a dose of the order of 3e+13 [/ cm2 ].
次に、図１６に示すステップＳ３４において、ソース側及びドレイン側の各ＬＤＤ領域を形成するためのマスクを除去した後、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂの各領域においてゲート電極を設ける領域以外の半導体基板２上面に対してマスクを形成した状態で熱酸化法を用いて、ゲート電極を設ける領域にゲート酸化膜７を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。図１６～図２１においては、半導体基板２上面の薄い酸化膜の図示を省略する。
なお、マスクの寸法は、後の工程において、ゲート電極ＧとＰ型領域４’の間にシリサイドブロックを形成するための領域が確保されるように調整されることが好ましい。
16, after removing the masks for forming the source-side and drain-side LDD regions, a gate oxide film 7 is formed in the region where the gate electrode is to be provided by using a thermal oxidation method while a mask is formed on the upper surface of the semiconductor substrate 2 in each of the first MOSFET formation region 10b' and the second MOSFET formation region 20b except for the region where the gate electrode is to be provided. The thermal oxidation method may be any of dry oxidation, wet oxidation, and steam oxidation. In FIGS. 16 to 21, the thin oxide film on the upper surface of the semiconductor substrate 2 is not shown.
It is preferable that the dimensions of the mask are adjusted so as to ensure a region for forming a silicide block between the gate electrode G and the P-type region 4' in a later step.
次に、ゲート酸化膜７を形成した後、リソグラフィ技術によって、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂのそれぞれにおいて、ゲート電極Ｇを形成する領域にゲート電極Ｇのパターニングがなされる。そして、フォトレジストを除去した後、ＣＶＤ法により半導体基板２上面の所定の領域にゲート電極用のポリシリコンを堆積する。 Next, after forming the gate oxide film 7, the gate electrode G is patterned by lithography in the region where the gate electrode G is to be formed in each of the first MOSFET formation region 10b' and the second MOSFET formation region 20b. Then, after removing the photoresist, polysilicon for the gate electrode is deposited by CVD in a predetermined region on the top surface of the semiconductor substrate 2.
次に、図１７に示すステップＳ３６において、第１ＭＯＳＦＥＴ形成領域１０ｂ’において、ＬＤＤ領域５を形成する各領域を除く半導体基板２上面全域をマスクした状態で、ヒ素（Ａｓ）等のＮ型不純物を第１ＭＯＳＦＥＴ形成領域１０ｂ’へ注入し、ソース側及びドレイン側にＬＤＤ領域５を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂ’の各ＬＤＤ領域５は、例えば、ヒ素（Ａｓ）等のＮ型不純物を、注入エネルギー１０［ｋｅＶ］、ドーズ量１ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
ソース側及びドレイン側の各ＬＤＤ領域５の各ジャンクション位置は、ＬＤＤ領域５を形成する際の不純物の注入エネルギーを、Ｐ型領域４’を形成する際の注入エネルギーよりも低くすることにより、Ｐ型領域４’のジャンクション位置よりも浅く形成する。
17, in a state where the entire upper surface of the semiconductor substrate 2 in the first MOSFET formation region 10b' is masked except for each region in which the LDD regions 5 are to be formed, an N-type impurity such as arsenic (As) is implanted into the first MOSFET formation region 10b' to form the LDD regions 5 on the source and drain sides. Each LDD region 5 in the first MOSFET formation region 10b' is formed by implanting an N-type impurity such as arsenic (As) with an implantation energy of 10 [keV] and a dose of 1e+15 order [/ cm2 ].
The junction positions of the source and drain side LDD regions 5 are formed shallower than the junction positions of the P-type region 4' by setting the impurity injection energy when forming the LDD regions 5 lower than the injection energy when forming the P-type region 4'.
次に、図１８に示すステップＳ３８において、第１ＭＯＳＦＥＴ形成領域１０ｂ’、第２ＭＯＳＦＥＴ形成領域２０ｂにおいて、各ゲート電極にサイドウォールＳＷを形成するとともに、第１ＭＯＳＦＥＴ形成領域１０ｂ’にソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’を形成する。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲート電極Ｇに酸化膜を形成した後、異方性エッチングを行い、各ゲート電極Ｇの側壁にのみ酸化膜を形成する。各ゲート電極Ｇの側壁に形成された酸化膜がサイドウォールＳＷとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
Next, in step S38 shown in FIG. 18, sidewalls SW are formed on each gate electrode in the first MOSFET formation region 10b' and the second MOSFET formation region 20b, and a source side SD region 6S and a drain side SD region 6D' are formed in the first MOSFET formation region 10b'.
First, an oxide film is formed on each gate electrode G by a CVD method using TEOS, and then anisotropic etching is performed to form an oxide film only on the side wall of each gate electrode G. The oxide film formed on the side wall of each gate electrode G becomes a sidewall SW. In addition to TEOS, a silicon nitride (SiN) film may be laminated by a CVD method.
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ’においてソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’を形成する領域及び他のＮＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、Ｐ型領域４’及び各ＬＤＤ領域５のそれぞれへ、リン（Ｐ）等のＮ型不純物を注入し、Ｎ型のソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂ’の各ＬＤＤ領域５は、例えば、リン（Ｐ）等のＮ型不純物を、注入エネルギー１５［ｋｅＶ］、ドーズ量７ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
なお、ソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’のジャンクション位置は、Ｐ型領域４’のジャンクション位置よりも浅く、半導体基板２上面に対して深さ０．１［μｍ］程度であることが好ましい。
なお、本実施形態において、Ｐ型領域４’の上面は、ドレイン側ＳＤ領域６Ｄ’の下面の一部とｐｎ接合する。
Next, in a state where the upper surface of the first MOSFET formation region 10b' other than the region in which the source side SD region 6S and the drain side SD region 6D' are to be formed and the regions in the other NMOSFET formation regions in which the SD regions are to be formed are masked, N-type impurities such as phosphorus (P) are implanted into the P-type region 4' and each of the LDD regions 5 to form the N-type source side SD region 6S and the drain side SD region 6D'. Each of the LDD regions 5 in the first MOSFET formation region 10b' is formed by implanting, for example, an N-type impurity such as phosphorus (P) under conditions of an implantation energy of 15 [keV] and a dose of the order of 7e+15 [/ cm2 ].
The junction position of the source side SD region 6S and the drain side SD region 6D' is shallower than the junction position of the P-type region 4', and is preferably about 0.1 μm deep from the upper surface of the semiconductor substrate 2.
In this embodiment, the upper surface of the P-type region 4' forms a pn junction with a part of the lower surface of the drain-side SD region 6D'.
次に、図１９に示すステップＳ４０において、第２ＭＯＳＦＥＴ形成領域２０ｂの各ＳＤ領域２３、２４を形成する領域及び他のＰＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、ボロン（Ｂ）等のＰ型不純物をソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２へ注入し、Ｎ型のソース側ＳＤ領域２３及びドレイン側ＳＤ領域２４を形成する。 Next, in step S40 shown in FIG. 19, with the upper surface masked except for the region in which the SD regions 23, 24 of the second MOSFET formation region 20b are to be formed and the region in which the SD regions of the other PMOSFET formation regions are to be formed, P-type impurities such as boron (B) are implanted into the source-side LDD region 21 and the drain-side LDD region 22 to form the N-type source-side SD region 23 and the drain-side SD region 24.
次に、図２０に示すステップＳ４２において、フォトレジストを除去した後、アニール処理を行うことにより、各領域に注入されたボロン（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等の不純物を活性化させる。
なお、第１ＭＯＳＦＥＴ形成領域１０ｂ’のドレイン側において、界面がｐｎ接合であるＰ型領域４’及びドレイン側ＳＤ領域６Ｄ’がＥＳＤ保護領域８’となる。
Next, in step S42 shown in FIG. 20, the photoresist is removed, and then an annealing process is performed to activate the impurities such as boron (B), arsenic (As), phosphorus (P), etc. implanted in each region.
On the drain side of the first MOSFET formation region 10b', the P-type region 4' and the drain side SD region 6D', whose interface is a pn junction, form an ESD protection region 8'.
次に、ＴＥＯＳを用いたＣＶＤ法及びエッチング技術を用いて、第１ＭＯＳＦＥＴ形成領域１０ｂ’上面の酸化膜をパターニングし、幅方向においてＰ型領域４’のチャネル側縁部から所定の距離だけ離れた所定の位置にシリサイドブロック３０を形成する。 Next, the oxide film on the top surface of the first MOSFET formation region 10b' is patterned using CVD and etching techniques using TEOS to form a silicide block 30 at a predetermined position a predetermined distance away from the channel side edge of the P-type region 4' in the width direction.
次に、図２１に示すステップＳ４４において、第１ＭＯＳＦＥＴ形成領域１０ｂ’の所定位置においてシリサイド化を行うために、シリサイドブロック３０及び酸化膜にフォトレジストを塗布し、パターンを形成する。そして、フッ酸（ＨＦ）を用いたウェットエッチング及び／又はケミカルドライエッチングを行い、シリサイド領域を形成する所定領域のみ酸化膜を除去し、酸化膜の開口を形成する。
次に、スパッタリング等のＰＶＤ法により半導体基板２上面にニッケル（Ｎｉ）を堆積する。ニッケル膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケル（Ｎｉ）の接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によってソース、ドレイン及びゲート領域を除く半導体基板２上面のニッケル（Ｎｉ）を除去する。
なお、ニッケルシリサイド（ＮｉＳｉ）等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
21, in order to perform silicidation at a predetermined position in the first MOSFET formation region 10b', a photoresist is applied to the silicide block 30 and the oxide film to form a pattern. Then, wet etching using hydrofluoric acid (HF) and/or chemical dry etching is performed to remove the oxide film only from a predetermined region where a silicide region is to be formed, and an opening is formed in the oxide film.
Next, nickel (Ni) is deposited on the top surface of the semiconductor substrate 2 by a PVD method such as sputtering. By performing an annealing process after the nickel film is formed, the junction between silicon (Si) and nickel (Ni) is changed to nickel silicide (NiSi). After that, the nickel (Ni) on the top surface of the semiconductor substrate 2 except for the source, drain, and gate regions is removed by a chemical process.
Incidentally, silicide such as nickel silicide (NiSi) is formed by a general silicide process flow as described above.
次に、異方性エッチングにより、シリサイドブロックを除去する。ここで、第１ＭＯＳＦＥＴ形成領域１０ｂ’において、ソース、ドレイン及びゲート領域のように半導体基板２上面がシリサイド化した領域はシリサイド領域であり、酸化膜で覆われたことにより半導体基板２上面がシリサイド化していない領域はノンシリサイド領域となる。また、上述のＳ４２において、シリサイドブロック３０が形成されていた領域は、シリサイドブロックが除去された後、半導体基板２上面が酸化膜で覆われた領域となるためノンシリサイド領域である。また、ノンシリサイド領域はバラスト抵抗として機能する。
このように、Ｐ型領域４’の縁部から離間した位置にシリサイドブロックを形成したことにより、Ｐ型領域４’の不純物がノンシリサイド領域まで拡散することを抑制することができる。
Next, the silicide block is removed by anisotropic etching. Here, in the first MOSFET formation region 10b', the regions in which the upper surface of the semiconductor substrate 2 is silicided, such as the source, drain and gate regions, are silicide regions, and the regions in which the upper surface of the semiconductor substrate 2 is not silicided because they are covered with an oxide film are non-silicide regions. Also, in the above-mentioned S42, the region in which the silicide block 30 was formed is a non-silicide region because the upper surface of the semiconductor substrate 2 is covered with an oxide film after the silicide block is removed. Also, the non-silicide region functions as a ballast resistor.
In this manner, by forming the silicide block at a position spaced apart from the edge of the P-type region 4', it is possible to suppress the diffusion of impurities in the P-type region 4' into the non-silicide region.
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂにおける導電層や各電極、配線上に層間絶縁膜を形成する。そして、ソース、ドレイン、ゲート及びボディの各電極をそれぞれ接続するためのコンタクトホールをドライエッチングにより形成する。また、形成されたコンタクトホールの内側壁面には、コンタクトホールに埋め込まれるタングステン（Ｗ）形成時にニッケルシリサイド等のシリサイドがフッ素系化合物、フッ素（Ｆ）に晒されることを防ぐために、バリアメタルを形成する。バリアメタルは、例えば、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）等を材料とする薄膜であり、スパッタリング法やＣＶＤ法によって形成される厚さ１０～１５［ｎｍ］程度の薄膜である。
そして、バリアメタル形成後、コンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの上面にメタル配線等が敷設されてソース、ドレイン及びゲートの各電極が形成される。
本実施形態に係る半導体装置１は、以上のプロセスフローを経て製造される。
Next, an interlayer insulating film is formed on the conductive layers, electrodes, and wiring in the first MOSFET formation region 10b' and the second MOSFET formation region 20b. Then, contact holes for connecting the source, drain, gate, and body electrodes are formed by dry etching. In addition, a barrier metal is formed on the inner wall surface of the formed contact hole to prevent silicide such as nickel silicide from being exposed to fluorine-based compounds and fluorine (F) when forming tungsten (W) to be filled in the contact hole. The barrier metal is a thin film made of titanium (Ti), titanium nitride (TiN), or the like, and is a thin film with a thickness of about 10 to 15 nm formed by a sputtering method or a CVD method.
After the barrier metal is formed, contacts are formed by filling the contact holes with tungsten (W) or copper (Cu), and metal wiring or the like is laid on the upper surface of the formed contacts to form source, drain, and gate electrodes.
The semiconductor device 1 according to this embodiment is manufactured through the above process flow.
このように、製造工程において、Ｐ型領域４’とゲート電極Ｇの間に、バラスト抵抗として機能するノンシリサイド領域を形成する。また、Ｐ型領域４’の縁部から離間した位置にシリサイドブロックを形成することにより、ノンシリサイド領域もＰ型領域４’と離間した位置に形成されることとなる。これにより、Ｐ型領域４’の不純物がノンシリサイド領域にまで拡散することを抑制することができる。 In this way, in the manufacturing process, a non-silicide region that functions as a ballast resistor is formed between the P-type region 4' and the gate electrode G. In addition, by forming a silicide block at a position spaced apart from the edge of the P-type region 4', the non-silicide region is also formed at a position spaced apart from the P-type region 4'. This makes it possible to prevent impurities in the P-type region 4' from diffusing into the non-silicide region.
次に、ＥＳＤ保護領域８’を備える第１ＭＯＳＦＥＴ１０’（ＥＳＤ保護回路）におけるバラスト抵抗の機能について以下に説明する。
仮に、同一のＩ／Ｏパッドに接続された複数のＥＳＤ保護回路（ＧＧＮＭＯＳ）並列に接続されている場合において、各ＥＳＤ保護回路にノンシリサイド領域が設けられていない、すなわちバラスト抵抗が存在しない場合、特定のＥＳＤ保護回路にのみ大電流が流れてしまう可能性がある。この場合、複数のＥＳＤ保護回路は動作することができないとともに、低電圧で動作可能なＥＳＤ保護回路に大電流が流れることにより一部のＥＳＤ保護回路を破損してしまう可能性がある。
Next, the function of the ballast resistor in the first MOSFET 10' (ESD protection circuit) having the ESD protection region 8' will be described below.
If multiple ESD protection circuits (GGNMOS) are connected in parallel to the same I/O pad, and if each ESD protection circuit does not have a non-silicide region, i.e., if there is no ballast resistor, a large current may flow only to a specific ESD protection circuit. In this case, the multiple ESD protection circuits cannot operate, and a large current may flow to an ESD protection circuit that can operate at a low voltage, damaging some of the ESD protection circuits.
ここで、各ＥＳＤ保護回路のそれぞれにバラスト抵抗が存在する場合、Ｉ／Ｏパッドから流れる電流を、並列に接続されている複数のＥＳＤ保護回路へ均等に流すことができる。そのため、Ｉ／Ｏパッドの電位の電圧降下を抑制することができるとともに、全てのＥＳＤ保護回路を動作することができる。また、アナログ回路に使用する場合においても、規格に対して十分なマージンを確保したＡＣ特性（交流特性）を有することができる。 Here, if each ESD protection circuit has a ballast resistor, the current flowing from the I/O pad can be evenly distributed to the multiple ESD protection circuits connected in parallel. This makes it possible to suppress the voltage drop of the I/O pad potential and to operate all ESD protection circuits. Furthermore, even when used in analog circuits, it is possible to have AC characteristics (alternating current characteristics) that ensure a sufficient margin relative to the standard.
以上説明したように、各実施形態に係る半導体装置１の製造方法は、半導体基板２上に、静電放電（ＥＳＤ）保護領域８を有する第１ＭＯＳＦＥＴ１０と、第２ＭＯＳＦＥＴ２０とを形成する半導体装置の製造方法であって、前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域４を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域２１，２２を形成する第１型領域形成工程と、前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極Ｇを形成するゲート電極形成工程と、前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域６を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程とを有する。 As described above, the manufacturing method of the semiconductor device 1 according to each embodiment is a manufacturing method of a semiconductor device in which a first MOSFET 10 having an electrostatic discharge (ESD) protection region 8 and a second MOSFET 20 are formed on a semiconductor substrate 2, and includes a first type region forming step of forming a first type region 4 on the drain side of the first MOSFET formation region, which is the region in which the first MOSFET is formed, and forming first type regions 21, 22 on the source side and drain side of the second MOSFET formation region, which is the region in which the second MOSFET is formed, by injecting a first type impurity into the semiconductor substrate, a gate electrode forming step of forming a gate electrode G in each of the first MOSFET formation region and the second MOSFET formation region, and an ESD protection region forming step of forming the ESD protection region in the first MOSFET formation region by injecting a second type impurity of the opposite polarity to the first type impurity into a part of the first type region of the first MOSFET formation region, and forming a second type region 6 of the opposite polarity to the first type region, which has a shallower junction position than the first type region.
本開示に係る半導体装置の製造方法によれば、第２ＭＯＳＦＥＴ形成領域に第１型領域を形成する工程において、第１ＭＯＳＦＥＴ形成領域におけるドレイン側の所定領域に対して第１型不純物を注入し、第１ＭＯＳＦＥＴのＥＳＤ保護領域における第１型領域を形成する。これにより、マスクや製造工程を新たに増やすことなく、第１ＭＯＳＦＥＴにＥＳＤ保護領域を形成することができる。すなわち、製造コストを増やすことなく、第１ＭＯＳＦＥＴにＥＳＤ保護領域を形成することができるとともに、ＥＳＤ保護領域におけるｐｎ接合面（第１型領域及び第２型領域の界面）においてアバランシェ降伏が起きやすく、ＭＯＳＦＥＴの動作開始電圧を低電圧化した半導体装置を製造することができる。 According to the manufacturing method of the semiconductor device disclosed herein, in the step of forming a first-type region in the second MOSFET formation region, a first-type impurity is implanted into a predetermined region on the drain side in the first MOSFET formation region to form a first-type region in the ESD protection region of the first MOSFET. This allows the ESD protection region to be formed in the first MOSFET without adding new masks or manufacturing processes. In other words, it is possible to form an ESD protection region in the first MOSFET without increasing manufacturing costs, and it is possible to manufacture a semiconductor device in which avalanche breakdown is likely to occur at the pn junction surface (the interface between the first and second type regions) in the ESD protection region, thereby lowering the start-of-operation voltage of the MOSFET.
また、本開示に係る半導体装置の製造方法は、前記第１ＭＯＳＦＥＴ形成領域において、前記半導体基板の幅方向における前記ゲート電極と前記第１型領域との間に、前記第１型領域の縁部から離間してシリサイドブロック３０を形成するシリサイドブロック形成工程を有する。 The method for manufacturing a semiconductor device according to the present disclosure also includes a silicide block formation step of forming a silicide block 30 in the first MOSFET formation region between the gate electrode and the first type region in the width direction of the semiconductor substrate, spaced apart from the edge of the first type region.
本開示に係る半導体装置の製造方法によれば、前記第１ＭＯＳＦＥＴ形成領域において、半導体基板の幅方向におけるゲート電極と第１型領域との間に、第１型領域の縁部から離間してシリサイドブロックを形成する。これにより、シリサイドブロック下部に第１型領域に含まれる不純物が拡散することを抑制できる。このため、半導体装置の製造における歩留まりを改善することができる。 According to the method for manufacturing a semiconductor device disclosed herein, in the first MOSFET formation region, a silicide block is formed between the gate electrode and the first type region in the width direction of the semiconductor substrate, spaced apart from the edge of the first type region. This makes it possible to suppress the diffusion of impurities contained in the first type region to the lower part of the silicide block. This makes it possible to improve the yield in the manufacture of semiconductor devices.
また、本開示に係る半導体装置及びその製造方法は、前記第１型領域形成工程は、前記ゲート電極形成工程よりも前の工程である。 In addition, in the semiconductor device and the manufacturing method thereof disclosed herein, the first type region forming step is a step prior to the gate electrode forming step.
本開示に係る半導体装置の製造方法によれば、第１型領域形成工程は、ゲート電極形成工程よりも前の工程とする。これにより、ゲート電極形成時におけるポリシリコンのイオン注入による突き抜けを考慮する必要が無く、深いジャンクションを有する第１型領域を形成することができる。 According to the manufacturing method of the semiconductor device disclosed herein, the first-type region formation process is a process prior to the gate electrode formation process. This makes it possible to form a first-type region with a deep junction without having to consider punch-through caused by ion implantation of polysilicon when forming the gate electrode.
以上、本発明について各実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。また、上記実施形態を適宜組み合わせてもよい。
また、上記各実施形態で説明した製造工程の流れも一例であり、本発明の主旨を逸脱しない範囲内において不要な工程を削除したり、新たな工程を追加したり、工程の順序を入れ替えたりしてもよい。また、各実施形態で説明した具体的なドーズ量、厚さ等の各種設計値についても一例であり、本発明の主旨を逸脱しない範囲内において変更することができる。
Although the present invention has been described above using each embodiment, the technical scope of the present invention is not limited to the scope described in the above embodiment. Various modifications or improvements can be made to the above embodiment without departing from the gist of the invention, and the forms in which such modifications or improvements are made are also included in the technical scope of the present invention. In addition, the above embodiments may be combined as appropriate.
In addition, the flow of the manufacturing process described in each of the above embodiments is also an example, and unnecessary steps may be deleted, new steps may be added, or the order of steps may be changed without departing from the spirit of the present invention. In addition, various design values such as specific doses and thicknesses described in each of the embodiments are also an example, and may be changed without departing from the spirit of the present invention.
１ 半導体装置
２ 半導体基板
３ シャロートレンチアイソレーション（ＳＴＩ）
４，４’ Ｐ型領域
５ LＤＤ領域
６ ＳＤ領域
６Ｓ ソース側ＳＤ領域
６Ｄ，６Ｄ’ ドレイン側ＳＤ領域
７ ゲート酸化膜
８，８’ ＥＳＤ保護領域
１０，１０’ 第１ＭＯＳＦＥＴ
１０ｂ，１０ｂ’ 第１ＭＯＳＦＥＴ形成領域
２０ 第２ＭＯＳＦＥＴ
２０ｂ 第２ＭＯＳＦＥＴ形成領域
２１ ソース側ＬＤＤ領域
２２ ドレイン側ＬＤＤ領域
２３ ソース側ＳＤ領域
２４ ドレイン側ＳＤ領域
３０ シリサイドブロック
Ｇ ゲート電極
1 Semiconductor device 2 Semiconductor substrate 3 Shallow trench isolation (STI)
4, 4' P-type region 5 LDD region 6 SD region 6S Source side SD region 6D, 6D' Drain side SD region 7 Gate oxide film 8, 8' ESD protection region 10, 10' First MOSFET
10b, 10b' First MOSFET formation region 20 Second MOSFET
20b: second MOSFET forming region 21: source side LDD region 22: drain side LDD region 23: source side SD region 24: drain side SD region 30: silicide block G: gate electrode
Claims (4)
前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート酸化膜を形成するゲート酸化膜形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、
前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程と
を有する半導体装置の製造方法。 1. A method for manufacturing a semiconductor device, comprising the steps of: forming, on a semiconductor substrate, a first MOSFET of a first type having an electrostatic discharge (ESD) protection region ; and a second MOSFET of a second type having a gate oxide film having the same thickness as that of the first MOSFET and an opposite polarity to that of the first type , the method comprising the steps of:
a first-type region forming step of forming a first-type region on a drain side of a first MOSFET formation region, which is a region for forming the first MOSFET, and forming first-type regions on each of a source side and a drain side of a second MOSFET formation region, which is a region for forming the second MOSFET, by injecting a first-type impurity into the semiconductor substrate;
a gate oxide film forming step of forming a gate oxide film in each of the first MOSFET formation region and the second MOSFET formation region;
a gate electrode forming step of forming a gate electrode in each of the first MOSFET forming region and the second MOSFET forming region;
and an ESD protection region formation step of injecting a second type impurity having an opposite polarity to the first type impurity into a part of the first type region in the first MOSFET formation region to form a second type region having an opposite polarity to the first type region and having a junction position shallower than the first type region, thereby forming the ESD protection region in the first MOSFET formation region.
前記半導体基板において、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型ウェル領域と反対極性の第２型ウェル領域を形成する工程と、injecting a second-type impurity having an opposite polarity to the first-type impurity into a second MOSFET formation region in the semiconductor substrate, the second MOSFET being a region in which the second MOSFET is to be formed, to form a second-type well region having an opposite polarity to the first-type well region;
を有し、having
前記第１型領域形成工程は、前記第１型ウェル領域における前記第１ＭＯＳＦＥＴ形成領域のドレイン側及び前記第２型ウェル領域における前記第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに対して前記第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する請求項１に記載の半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein the first type region forming step comprises injecting the first type impurity into each of a drain side of the first MOSFET formation region in the first type well region and a source side and a drain side of the second MOSFET formation region in the second type well region, thereby forming a first type region on the drain side of the first MOSFET formation region and forming first type regions on each of the source side and the drain side of the second MOSFET formation region.
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