JP7596770B2

JP7596770B2 - スイッチング制御回路、力率改善回路

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Publication number: JP7596770B2
Application number: JP2020209089A
Authority: JP
Inventors: 隆二山田; 竜之介荒海
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2020-12-17
Filing date: 2020-12-17
Publication date: 2024-12-10
Anticipated expiration: 2040-12-17
Also published as: US11764667B2; US20220200444A1; JP2022096152A

Description

本発明は、スイッチング制御回路及び力率改善回路に関する。

一般に、交流電圧の波形と、入力電流の波形とを相似にして力率を改善するスイッチング制御回路がある（例えば、特許文献１～５）。

特開２０１０－１０４２１８号公報特開２０２０－０１４３２５号公報特開２０１８－０６４４１０号公報特開２０１７－０８５８６５号公報特開２０１２－２２２８６４号公報

ところで、スイッチング制御回路には、オン時間が一定となるようトランジスタを制御し、臨界モードで電源回路を動作させるものがある。このようなスイッチング制御回路を用いた場合、電源回路のダイオードやインダクタによる影響により力率が悪化することがある。

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、力率を改善できるスイッチング制御回路を提供することにある。

前述した課題を解決する本発明にかかるスイッチング制御回路の第１の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタのスイッチングを制御するスイッチング制御回路であって、前記インダクタ電流のピーク値の波形を前記整流電圧の波形と相似とするための前記ピーク値の目標値を出力する目標値出力回路と、前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記インダクタ電流の前記ピーク値が前記目標値になると前記トランジスタをオフする駆動信号を出力する駆動信号出力回路と、を備える。

前述した課題を解決する本発明にかかる力率改善回路は、交流電圧から出力電圧を生成する力率改善回路であって、前記交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタと、前記インダクタ電流と、前記出力電圧と、に基づいて、前記トランジスタのスイッチングを制御するスイッチング制御回路と、を備え、前記スイッチング制御回路は、前記インダクタ電流のピーク値の波形を前記整流電圧の波形と相似とするための前記ピーク値の目標値を出力する目標値出力回路と、前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記インダクタ電流の前記ピーク値が前記目標値になると前記トランジスタをオフする駆動信号を出力する駆動信号出力回路と、を含む。

前述した課題を解決する本発明にかかるスイッチング制御回路の第２の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタのスイッチングを制御するスイッチング制御回路であって、前記インダクタ電流のピーク値の目標値を出力する目標値出力回路と、前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記インダクタ電流の前記ピーク値が前記目標値になると前記トランジスタをオフする駆動信号を出力する駆動信号出力回路と、を備え、前記目標値は前記交流電圧と周期が同一で位相が揃っており振幅が比例関係である。

本発明によれば、力率を改善できるスイッチング制御回路を提供することができる。

ＡＣ－ＤＣコンバータ１０の一例を示す図である。力率改善ＩＣ２５ａの構成を示す図である。スイッチング制御回路４２ａの構成を示す図である。推定値Ｖｒ＿ｅｓｔを推定する方法を説明するための図である。出力電圧Ｖｏｕｔのリップル成分の発生原理を説明する図である。出力電圧Ｖｏｕｔとパルス幅との関係を説明する図である。スイッチング制御回路４２ｂの構成を示す図である。整流電圧Ｖｒｅｃの推定方法及びインダクタンス値Ｌの算出方法を説明するための図である。スイッチング制御回路４２ｃの構成を示す図である。スイッチング制御回路４２ｄの構成を示す図である。ＡＣ－ＤＣコンバータ１２の一例を示す図である。力率改善ＩＣ２５ｂの構成を示す図である。スイッチング制御回路４５の構成を示す図である。

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成の一例を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。なお、ＡＣ－ＤＣコンバータ１０は、負荷１１に出力電圧Ｖｏｕｔを印加して電力を供給し、電流Ｉｌｏａｄを流す。また、詳細は後述するがＡＣ－ＤＣコンバータ１０は、臨界モード又は不連続モードで動作する力率改善回路として動作する。ここで、「臨界モード」とは、後述するインダクタ電流ＩＬがゼロになった時点でスイッチングをオンにするモードである。また、「不連続モード」とは、インダクタ電流ＩＬが断続的に流れるモード、つまり、インダクタ電流ＩＬがスイッチング周期内で毎回ゼロになる期間がある断続モードである。

ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２７、インダクタ２２、ＮＭＯＳトランジスタ２３、抵抗２４，２８，２９、力率改善ＩＣ２５、及びダイオード２６を含んで構成される。

全波整流回路２０は、入力される所定の交流電圧Ｖａｃを全波整流し、入力電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２２に印加する。なお、交流電圧Ｖａｃは、例えば、実効値が１４０～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。なお、以下、本実施形態では、基本的に電圧は基準点（図１中のＧＮＤ）に対する電位差であるが、交流電圧Ｖａｃは、端子間電圧を示す。

コンデンサ２１は、入力電圧Ｖｒｅｃを平滑化し、コンデンサ２７は、インダクタ２２、ＮＭＯＳトランジスタ２３、及びダイオード２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２７の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、ダイオード２６に流れる電流を電流Ｉｄとし、コンデンサ２７に流れる電流を充電電流Ｉｃとする。

ＮＭＯＳトランジスタ２３は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのスイッチング素子である。なお、本実施形態では、ＮＭＯＳトランジスタ２３は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたが、例えば、バイポーラトランジスタ等であっても良い。また、ＮＭＯＳトランジスタ２３のゲート電極は、力率改善ＩＣ２５の端子ＯＵＴに接続されている。

抵抗２４は、ＮＭＯＳトランジスタ２３がオンする際に、インダクタ２２に流れるインダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２３のソース電極に接続され、他端は、力率改善ＩＣ２５の端子ＣＳに接続される。

力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２３のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２３を駆動する。力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＯＵＴが設けられている。なお、本実施形態では、力率改善ＩＣ２５の端子ＣＳ等以外の他の端子は便宜上、省略されている。

抵抗２８，２９は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２３をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗２８，２９が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。

＜＜＜力率改善ＩＣ２５について＞＞＞
＝＝力率改善ＩＣ２５ａの構成＝＝
図２は、力率改善ＩＣ２５の一実施形態である力率改善ＩＣ２５ａの構成を示す図である。力率改善ＩＣ２５ａは、ＡＤコンバータ（ＡＤＣ：Analog-to-Digital Converter）４０，４１、スイッチング制御回路４２、バッファ回路４３を含んで構成される。

ＡＤコンバータ４０は、帰還電圧Ｖｆｂをデジタル値に変換し、ＡＤコンバータ４１は、抵抗２４で検出され、レベルシフト回路（不図示）により極性が反転された、インダクタ電流ＩＬを示す電圧を、デジタル値に変換する。なお、本実施形態では、デジタル値に変換された帰還電圧Ｖｆｂを、便宜上、帰還電圧Ｖｆｂと称する。同様に、スイッチング制御回路４２において処理されるデジタル値に変換されたインダクタ電流ＩＬを示す信号も、便宜上、インダクタ電流ＩＬと称する。

スイッチング制御回路４２は、帰還電圧Ｖｆｂ、インダクタ電流ＩＬに基づいて、駆動信号Ｓｄｒｖを出力する。

バッファ回路４３は、駆動信号Ｓｄｒｖを増幅し、ＮＭＯＳトランジスタ２３を駆動するための電圧Ｖｄｒを出力する。

＝＝スイッチング制御回路４２ａ＝＝
図３は、スイッチング制御回路４２の一実施形態であるスイッチング制御回路４２ａの構成を示す図である。スイッチング制御回路４２ａは、帰還電圧Ｖｆｂ、インダクタ電流ＩＬに基づいて、駆動信号Ｓｄｒｖを出力する。

スイッチング制御回路４２ａは、目標値出力回路５０ａ、駆動信号出力回路５１ａ、ローパスフィルタ（ＬＰＦ）５２、及び乗算器５３を含んで構成される。

目標値出力回路５０ａは、インダクタ電流ＩＬのピーク値の波形を整流電圧Ｖｒｅｃの波形と相似とするための目標値ＩＬｔａｒｇｅｔを出力する。

具体的には、目標値出力回路５０ａは、帰還電圧Ｖｆｂが上昇し、目的レベルの出力電圧Ｖｏｕｔの基準となる基準電圧ＶＲＥＦ０より高くなると低い目標値ＩＬｔａｒｇｅｔを出力する。一方、目標値出力回路５０ａは、帰還電圧Ｖｆｂが低下し、基準電圧ＶＲＥＦ０より低くなると高い目標値ＩＬｔａｒｇｅｔを出力する。

目標値出力回路５０ａは、減算器６０、電圧調整器（ＡＶＲ）６１、及び乗算器６２を含んで構成される。

減算器６０は、基準電圧ＶＲＥＦ０から帰還電圧Ｖｆｂを減算し、基準電圧ＶＲＥＦ０と、帰還電圧Ｖｆｂとの誤差Ｅ１を算出する。

電圧調整器６１は、帰還電圧Ｖｆｂのレベルを基準電圧ＶＲＥＦ０のレベルに一致させるための指令電圧ＶＡを、誤差Ｅ１に応じて出力する。なお、減算器６０及び電圧調整器６１は、例えば、誤差Ｅ１を増幅、積分等する、いわゆる誤差増幅回路に相当する。

乗算器６２は、後述する乗算器５３からの、整流電圧Ｖｒｅｃの推定値Ｖｒ＿ｅｓｔと、指令電圧ＶＡとを乗算し、乗算結果を、インダクタ電流ＩＬの目標値ＩＬｔａｒｇｅｔとして出力する。つまり、乗算器６２は、出力電圧Ｖｏｕｔの変動に基づいて変動する指令電圧ＶＡに推定値Ｖｒ＿ｅｓｔの成分を乗算し、目標値ＩＬｔａｒｇｅｔを出力する。

結果として、目標値出力回路５０ａは、出力電圧Ｖｏｕｔの上昇又は低下に伴い、出力電圧Ｖｏｕｔを目的レベルに維持すべくインダクタ電流ＩＬの目標値ＩＬｔａｒｇｅｔを低下又は上昇させて出力し、インダクタ電流ＩＬを制御する。

これにより、インダクタ電流ＩＬの平均値ＩＬｍｅａｎの波形が整流電圧Ｖｒｅｃの波形と相似となり、スイッチング制御回路４２は、力率を改善する。すなわち入力電流Ｉａｃの波形も、交流電圧Ｖａｃの波形と相似となり、ＡＣ－ＤＣコンバータ１０の力率は改善される。なお、目標値出力回路５０ａは、目標値ＩＬｔａｒｇｅｔとして、目標値ＩＬｔａｒｇｅｔを示す基準電圧を出力する。よって目標値ＩＬｔａｒｇｅｔは整流電圧Ｖｒｅｃと位相が揃っており、周期が同じであり、振幅は比例関係となる。

駆動信号出力回路５１ａは、インダクタ電流ＩＬに基づいてＮＭＯＳトランジスタ２３をオンオフする駆動信号Ｓｄｒｖを出力する回路である。具体的には、駆動信号出力回路５１ａは、インダクタ電流ＩＬが所定値より小さくなるとＮＭＯＳトランジスタ２３をオンし、インダクタ電流ＩＬのピーク値が目標値ＩＬｔａｒｇｅｔになるとＮＭＯＳトランジスタ２３をオフする駆動信号Ｓｄｒｖを出力する。

駆動信号出力回路５１ａは、比較器（ＣＭＰ）７０，７２、及びＳＲフリップフロップ７１を含んで構成される。

比較器７０は、インダクタ電流ＩＬが所定値より小さくなることを検出する。具体的には、比較器７０は、インダクタ電流ＩＬが所定値（例えば、ほぼゼロ）になると、ハイレベル（以下、“Ｈ”レベルとする。）の信号Ｓ０を出力する。一方、比較器７０は、インダクタ電流ＩＬが所定値とならない場合、ローレベル（以下、“Ｌ”レベルとする。）の信号Ｓ０を出力する。なお、「インダクタ電流ＩＬが所定値となると」とは、「インダクタ電流ＩＬが所定値となった後」をも含む。

ＳＲフリップフロップ７１は、比較器７０，７２からの信号Ｓ０，Ｓ１に基づいて駆動信号Ｓｄｒｖを出力する。具体的には、ＳＲフリップフロップ７１は、比較器７０が“Ｈ”レベルの信号Ｓ０を出力すると、“Ｈ”レベルの駆動信号Ｓｄｒｖを出力し、後述する比較器７２が“Ｈ”レベルの信号Ｓ１を出力すると、“Ｌ”レベルの駆動信号Ｓｄｒｖを出力する。

一方、比較器７０，７２が共に“Ｌ”レベルの信号Ｓ０，Ｓ１を出力する場合、ＳＲフリップフロップ７１は、駆動信号Ｓｄｒｖの論理レベルを遷移させない。なお、駆動信号Ｓｄｒｖが“Ｈ”レベルである場合、ＮＭＯＳトランジスタ２３はオンされ、駆動信号Ｓｄｒｖが“Ｌ”レベルである場合、ＮＭＯＳトランジスタ２３はオフされる。

比較器７２は、インダクタ電流ＩＬのピーク値が目標値ＩＬｔａｒｇｅｔになることを検出する。具体的には、比較器７２は、インダクタ電流ＩＬのピーク値が目標値ＩＬｔａｒｇｅｔになると、“Ｈ”レベルの信号Ｓ１を出力する。一方、比較器７２は、インダクタ電流ＩＬのピーク値が目標値ＩＬｔａｒｇｅｔより小さい場合、“Ｌ”レベルの信号Ｓ１を出力する。

以上から、駆動信号出力回路５１ａは、ＡＣ－ＤＣコンバータ１０が臨界モードで動作するよう駆動信号Ｓｄｒｖを出力する。

ローパスフィルタ（ＬＰＦ）５２は、駆動信号Ｓｄｒｖとは反対の論理レベルを有する信号Ｓ２に基づいて、ＮＭＯＳトランジスタ２３がオフされる期間の駆動信号Ｓｄｒｖを積分し、オフ電圧Ｖｏｆｆを出力する。なお、本実施形態では、後述する乗算器５３からの推定値Ｖｒ＿ｅｓｔを乗算器６２に入力しているが、ＬＰＦ５２からのオフ電圧Ｖｏｆｆを乗算器６２に入力してもよい。すなわち、オフ電圧Ｖｏｆｆも整流電圧Ｖｒｅｃの推定値として使用することができる。

乗算器５３は、オフ電圧Ｖｏｆｆと、帰還電圧Ｖｆｂとを乗算し、オフ電圧Ｖｏｆｆのリップル成分を除去した推定値Ｖｒ＿ｅｓｔを出力する。なお、乗算器５３でオフ電圧Ｖｏｆｆのリップル成分を除去できる理由については後述する。また、ＬＰＦ５２は、「推定回路」又は「積分回路」に相当し、乗算器５３は、「除去回路」に相当する。

＜＜＜推定値Ｖｒ＿ｅｓｔの推定方法＞＞＞
図４は、推定値Ｖｒ＿ｅｓｔを推定する方法を説明するための図である。ここで、インダクタ電流ＩＬは実線で示され、目標値ＩＬｔａｒｇｅｔは破線で示され、インダクタ電流ＩＬの平均値ＩＬｍｅａｎは２点鎖線で示されている。また、信号Ｓ２は駆動信号Ｓｄｒｖの論理レベルと反対の論理レベルを有し、ＳＲフリップフロップ７１の反転出力から出力される信号である。

そのため、信号Ｓ２が“Ｌ”レベルとなる期間は、ＮＭＯＳトランジスタ２３がオンするオン期間Ｔｏｎであり、信号Ｓ２が“Ｈ”レベルとなる期間は、ＮＭＯＳトランジスタ２３がオフするオフ期間Ｔｏｆｆである。

まず、オン期間Ｔｏｎ及びオフ期間Ｔｏｆｆについて説明する。インダクタ電流ＩＬが所定値となると、ＳＲフリップフロップ７１は“Ｈ”レベルの駆動信号Ｓｄｒｖを出力し、オン期間Ｔｏｎが始まる。そして、インダクタ電流ＩＬが目標値ＩＬｔａｒｇｅｔとなると、ＳＲフリップフロップ７１は“Ｌ”レベルの駆動信号Ｓｄｒｖを出力し、オフ期間Ｔｏｆｆが始まる。その後、インダクタ電流ＩＬが所定値となると、ＳＲフリップフロップ７１は“Ｈ”レベルの信号駆動信号Ｓｄｒｖを出力し、オン期間Ｔｏｎが再度始まる。以後、この動作が連続する。

このとき、インダクタ２２のインダクタンス値をＬとすると、目標値ＩＬｔａｒｇｅｔ、インダクタンス値Ｌ、整流電圧Ｖｒｅｃ、オン期間Ｔｏｎ、オフ期間Ｔｏｆｆ、及び出力電圧Ｖｏｕｔの間には以下の関係が成立する。

ＩＬｔａｒｇｅｔ＝Ｖｒｅｃ／Ｌ×Ｔｏｎ＝（Ｖｏｕｔ－Ｖｒｅｃ）／Ｌ×Ｔｏｆｆ・・・（１）
式（１）より、オン期間Ｔｏｎと、オン期間Ｔｏｎ及びオフ期間Ｔｏｆｆを足したスイッチング周期とは、以下の式で表される。

Ｔｏｎ＝（Ｖｏｕｔ－Ｖｒｅｃ）／Ｖｒｅｃ×Ｔｏｆｆ・・・（２）
Ｔｏｎ＋Ｔｏｆｆ＝Ｖｏｕｔ／Ｖｒｅｃ×Ｔｏｆｆ・・・（３）
したがって、式（２）及び（３）より、Ｔｏｆｆ／（Ｔｏｎ＋Ｔｏｆｆ）で表されるオフデューティαは以下の式で表される。

α＝Ｖｒｅｃ／Ｖｏｕｔ・・・（４）
また、α＜１であり、かつＡＣ－ＤＣコンバータ１０において整流電圧Ｖｒｅｃは出力電圧Ｖｏｕｔより小さいため、本実施形態において式（４）は常に成立する。

また、式（４）は、出力電圧Ｖｏｕｔが一定であるとすると、オフデューティαが整流電圧Ｖｒｅｃの交流成分を有していることを表している。したがって、オフデューティαを求めることができれば、整流電圧Ｖｒｅｃの推定値Ｖｒ＿ｅｓｔを推定することができる。

また、オフデューティαは、ＬＰＦ５２で信号Ｓ２を平滑化又は積分したオフ電圧Ｖｏｆｆとして求められ、オフ電圧Ｖｏｆｆは整流電圧Ｖｒｅｃの推定値となる。しかしながら、出力電圧Ｖｏｕｔは、後述するように交流電圧Ｖａｃの交流成分に基づくリップル成分を有するため、オフ電圧Ｖｏｆｆもリップル成分を含む。

そこで、乗算器５３は、出力電圧Ｖｏｕｔのリップル成分を有する帰還電圧Ｖｆｂと、オフ電圧Ｖｏｆｆとを乗算してオフ電圧Ｖｏｆｆのリップル成分を除去し、推定値Ｖｒ＿ｅｓｔとして出力する。そして、目標値出力回路５０ａは、リップル成分が除去された推定値Ｖｒ＿ｅｓｔに基づいて目標値ＩＬｔａｒｇｅｔを出力する。

＜＜＜出力電圧Ｖｏｕｔのリップル成分＞＞＞
図５は、出力電圧Ｖｏｕｔのリップル成分の発生原理を説明する図である。なお、Ｖａｃ／Ｉａｃのうち実線で示されているのが交流電圧Ｖａｃであり、一点鎖線で示されているのが入力電流Ｉａｃである。

まず、交流電圧Ｖａｃの振幅をＶとし、入力電流Ｉａｃの振幅をＩとすると、交流電圧Ｖａｃ、入力電流Ｉａｃ、及び入力電力Ｐａｃは、以下のようにあらわされる。

Ｖａｃ＝Ｖｓｉｎθ ・・・（５）
Ｉａｃ＝Ｉｓｉｎθ ・・・（６）
Ｐａｃ＝Ｖａｃ×Ｉａｃ＝ＶＩｓｉｎ^２θ
＝ＶＩ／２－ＶＩ／２×ｃｏｓ２θ ・・・（７）
ＡＣ－ＤＣコンバータ１０のダイオード２６に流れる電流を電流Ｉｄとすると、出力電圧Ｖｏｕｔを用いて、電流Ｉｄは以下のようにあらわされる。

Ｉｄ＝Ｐａｃ／Ｖｏｕｔ
＝ＶＩ／２／Ｖｏｕｔ－ＶＩ／２／Ｖｏｕｔ×ｃｏｓ２θ ・・・（８）
ここで、式（８）の第１項を直流分、すなわち負荷電流Ｉｌｏａｄとすると、充電電流Ｉｃは、以下のようにあらわされる。

Ｉｃ＝－ＶＩ／２／Ｖｏｕｔ×ｃｏｓ２θ ・・・（９）
出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔは、電流Ｉｃを積分し、コンデンサ２７の容量値Ｃで除算したものであり、以下のようにあらわされる。

ΔＶｏｕｔ＝－ＶＩ／４／Ｖｏｕｔ／Ｃ×ｓｉｎ２θ ・・・（１０）
したがって、リップル成分ΔＶｏｕｔは、交流電圧Ｖａｃの２倍の周波数で変動し、その振幅は、容量値Ｃに反比例する。

＜＜＜出力電圧Ｖｏｕｔとパルス幅との関係＞＞＞
図６は、出力電圧Ｖｏｕｔとパルス幅との関係を説明する図である。なお、交流電圧Ｖａｃ、入力電流Ｉａｃ及び出力電圧Ｖｏｕｔの関係は図５と同様である。また、インダクタ２２と、ＮＭＯＳトランジスタ２３の接続点の電圧を電圧Ｖｓｗとする。また、電圧Ｖｓｗは、ＮＭＯＳトランジスタ２３がオンする際、接地電圧となり、ＮＭＯＳトランジスタ２３がオフする際、出力電圧Ｖｏｕｔに応じた電圧となる。

また、式（１）より、目標値ＩＬｔａｒｇｅｔは、以下のようにあらわされる。

ＩＬｔａｒｇｅｔ＝（Ｖｏｕｔ－Ｖｒｅｃ）／Ｌ×Ｔｏｆｆ・・・（１１）
式（１１）を変形すると、オフ期間Ｔｏｆｆは以下のようにあらわされる。

Ｔｏｆｆ＝ＩＬｔａｒｇｅｔ×Ｌ／（Ｖｏｕｔ－Ｖｒｅｃ）・・・（１２）
ここで、あるスイッチング周期において、目標値ＩＬｔａｒｇｅｔと、整流電圧Ｖｒｅｃが所定値になっているとすると、式（１２）より、出力電圧Ｖｏｕｔが高いほど、オフ期間Ｔｏｆｆは短くなる。したがって、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを考慮すると、電圧Ｖｓｗのパルス幅は、図６に示すように変化する。

また、インダクタ電流ＩＬが目標値ＩＬｔａｒｇｅｔによって一定範囲に収まっている場合、整流電圧Ｖｒｅｃは、電圧Ｖｓｗの平均値とほぼ等しくなる。なぜなら、整流電圧Ｖｒｅｃが電圧Ｖｓｗの平均値より高い場合、インダクタ電流ＩＬは際限なく増加し、逆に小さい場合、インダクタ電流ＩＬは流れなくなるからである。

すなわち、本実施形態において、インダクタ電流ＩＬが目標値ＩＬｔａｒｇｅｔによって制限されながら流れていることを考慮すると、整流電圧Ｖｒｅｃは、電圧Ｖｓｗの平均値とほぼ等しいといえる。また、整流電圧Ｖｒｅｃ、すなわち電圧Ｖｓｗの平均値は、電圧Ｖｓｗのパルス幅と、出力電圧Ｖｏｕｔの積に比例する。

そして、電圧Ｖｓｗのパルス幅は、ＳＲフリップフロップ７１からの信号Ｓ２のパルス幅と同様である。また、先に説明したように信号Ｓ２を平滑化又は積分するＬＰＦ５２からのオフ電圧Ｖｏｆｆは、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔが負となると、高くなり、逆に出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔが正となると、低くなる。

したがって、乗算器５３によって、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと、オフ電圧Ｖｏｆｆとが乗算された推定値Ｖｒ＿ｅｓｔは、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔが除去された電圧となる。

＝＝スイッチング制御回路４２ｂ＝＝
図７は、スイッチング制御回路４２の一実施形態であるスイッチング制御回路４２ｂの構成を示す図である。なお、図７において図３と同一の参照符号が付された対象は、図３と同一である。そのため、同一の対象についての詳細な説明は省略する。

スイッチング制御回路４２ｂは、ＮＭＯＳトランジスタ２３がオフした後にインダクタ２２及び寄生容量との間で生じる疑似共振を利用しＮＭＯＳトランジスタ２３のスイッチング損失を低減させるようＮＭＯＳトランジスタをオンする。具体的には、インダクタ電流ＩＬが所定値となった後、所定期間経過し、ＮＭＯＳトランジスタ２３のドレイン・ソース間電圧である電圧Ｖｓｗが疑似共振により低下すると、スイッチング制御回路４２ｂは、ＮＭＯＳトランジスタ２３をオンする。

スイッチング制御回路４２ｂは、目標値出力回路５０ａ、駆動信号出力回路５１ｂ、推定回路５４を含んで構成される。

駆動信号出力回路５１ｂは、比較器（ＣＭＰ）７０，７２、ＳＲフリップフロップ７１、遅延回路７３を含んで構成される。

遅延回路７３は、インダクタ電流ＩＬが所定値より小さくなり、所定期間が経過するとＮＭＯＳトランジスタ２３をオンする。具体的には、遅延回路７３は、ＳＲフリップフロップ７１がＮＭＯＳトランジスタ２３をオンするため“Ｈ”レベルの信号Ｓ３を出力した後、所定期間経過後ＮＭＯＳトランジスタ２３をオンするための“Ｈ”レベルの駆動信号Ｓｄｒｖを出力する。

推定回路５４は、駆動信号出力回路５１ｂからの信号、インダクタ電流ＩＬ、帰還電圧Ｖｆｂに基づいて、整流電圧Ｖｒｅｆの推定値Ｖｒ＿ｅｓｔを推定する。具体的には、推定回路５４は、オン期間Ｔｏｎ、立下り期間Ｔｆを計算し、インダクタ電流ＩＬ、帰還電圧Ｖｆｂと共に推定値Ｖｒ＿ｅｓｔを推定する。推定回路５４は、カウンタ８０，８１、演算器８２を含んで構成される。

カウンタ８０は、遅延回路７３から出力される駆動信号Ｓｄｒｖが“Ｈ”レベルとなる期間をオン期間Ｔｏｎとして計算する。

カウンタ８１は、信号Ｓ０，Ｓ２に基づいてインダクタ電流ＩＬが目標値ＩＬｔａｒｇｅｔとなってから所定値となるまでの期間を立下り期間Ｔｆとして計算する。

演算器８２は、オン期間Ｔｏｎ、立下り期間Ｔｆ、インダクタ電流ＩＬ、帰還電圧Ｖｆｂに基づいて推定値Ｖｒ＿ｅｓｔを推定する。なお、演算器８２が推定値Ｖｒ＿ｅｓｔを推定する方法については後述する。また、オン期間Ｔｏｎは、「第１期間」に相当し、立下り期間Ｔｆは、「第２期間」に相当する。

＜＜＜推定値Ｖｒ＿ｅｓｔを推定する方法＞＞＞
図８は、電圧Ｖｒｅｃの推定方法及びインダクタンス値Ｌの算出方法を説明するための図である。

図８を見ると理解されるように、スイッチング制御回路４２ｂの場合、ＡＣ－ＤＣコンバータ１０は、不連続モードのように動作し、インダクタ電流ＩＬが一時的にほぼゼロとなる期間が生じる。このため、図４で説明した式（４）は成立しない。しかしながら、立下り期間Ｔｆをオフ期間Ｔｏｆｆの代わりに用いると、式（１）の関係は以下のようになる。

ＩＬｔａｒｇｅｔ＝Ｖｒｅｃ／Ｌ×Ｔｏｎ＝（Ｖｏｕｔ－Ｖｒｅｃ）／Ｌ×Ｔｆ・・・（１３）
式（１３）より、オン期間Ｔｏｎと、オン期間Ｔｏｎ及び立下り期間Ｔｆを足した周期とは、以下のようにあらわされる。

Ｔｏｎ＝（Ｖｏｕｔ－Ｖｒｅｃ）／Ｖｒｅｃ×Ｔｆ・・・（１４）
Ｔｏｎ＋Ｔｆ＝Ｖｏｕｔ／Ｖｒｅｃ×Ｔｆ・・・（１５）
したがって、整流電圧Ｖｒｅｃは以下のようにあらわされる。

Ｖｒｅｃ＝Ｖｏｕｔ×Ｔｆ／（Ｔｏｎ＋Ｔｆ）・・・（１６）
ただし、立下り期間Ｔｆは、目標値ＩＬｔａｒｇｅｔが小さい場合小さくなる。そのため、立下り期間Ｔｆを精度よく計算することは難しい。

一方、インダクタ２２のインダクタンス値Ｌを用いると、整流電圧Ｖｒｅｃは、以下のようにあらわされる。

Ｖｒｅｃ＝Ｌ×ＩＬｔａｒｇｅｔ／Ｔｏｎ・・・（１７）
この場合、インダクタンス値Ｌは、以下のようにあらわされる。

Ｌ＝Ｖｏｕｔ／ＩＬｔａｒｇｅｔ×Ｔｏｎ×Ｔｆ／（Ｔｏｎ＋Ｔｆ）・・・（１８）
したがって、インダクタンス値Ｌの変化がほぼ無視できる場合、目標値ＩＬｔａｒｇｅｔが大きい際に比較的大きくなる立下り期間Ｔｆを計算して式（１８）より、インダクタンス値Ｌを計算する。また、計算されたインダクタンス値Ｌを式（１７）に用いれば、精度よく計算するのが難しい立下り期間Ｔｆを計算しなくとも整流電圧Ｖｒｅｃを推定することができる。

＝＝スイッチング制御回路４２ｃ＝＝
図９は、スイッチング制御回路４２の一実施形態であるスイッチング制御回路４２ｃの構成を示す図である。なお、図９において図３と同一の参照符号が付された対象は、図３と同一である。そのため、同一の対象についての詳細な説明は省略する。

スイッチング制御回路４２ｃは、スイッチング制御回路４２ａの乗算器５３を加算器５５にした実施形態である。図６の説明から明らかなように、出力電圧Ｖｏｕｔと、オフ電圧Ｖｏｆｆとは、逆方向に変化する。したがって、帰還電圧Ｖｆｂと、オフ電圧Ｖｏｆｆとを、加算器５５によって加算した推定値Ｖｒ＿ｅｓｔは、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを含まない。そのため、加算器５５は、ＬＰＦ５２の出力であるオン電圧Ｖｏｎと、出力電圧Ｖｏｕｔとを加算して、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを除去する。なお、加算器５５は、「除去回路」に相当する。

＝＝スイッチング制御回路４２ｄ＝＝
図１０は、スイッチング制御回路４２の一実施形態であるスイッチング制御回路４２ｄの構成を示す図である。なお、図１０において図３と同一の参照符号が付された対象は、図３と同一である。そのため、同一の対象についての詳細な説明は省略する。

スイッチング制御回路４２ｄは、ＬＰＦ５６及び減算器５７を用いてオフ電圧Ｖｏｆｆを出力する点で、スイッチング制御回路４２ａとは異なる。具体的には、ＬＰＦ５６は、駆動信号Ｓｄｒｖを平滑化又は積分し、オン電圧Ｖｏｎを出力し、減算器５７は、電源回路（不図示）からの内部電源Ｖｄｄ（スイッチング制御回路４２ｄの電源電圧となる。）からオン電圧Ｖｏｎを減算し、オフ電圧Ｖｏｆｆを出力する。なお、ＬＰＦ５６及び減算器５７は、「推定回路」又は「積分回路」に相当する。

＝＝＝変形例＝＝＝
＜＜＜ＡＣ－ＤＣコンバータ１２＞＞＞
図１１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１２の構成の一例を示す図である。なお、図１１において図１と同一の参照符号が付された対象は、図１と同一である。そのため、同一の対象についての詳細な説明は省略する。

ＡＣ－ＤＣコンバータ１２は、整流電圧Ｖｒｅｃを分圧して電圧Ｖｒとして出力する分圧回路を構成する抵抗３０，３１を有する。なお、力率改善ＩＣ２５ｂは、電圧Ｖｒが印加される端子Ａを更に備える。

＝＝力率改善ＩＣ２５ｂの構成＝＝
図１２は、力率改善ＩＣ２５の一実施形態である力率改善ＩＣ２５ｂの構成を示す図である。なお、図１２において図２と同一の参照符号が付された対象は、図２と同一である。そのため、同一の対象についての詳細な説明は省略する。

力率改善ＩＣ２５ｂは、ＡＤコンバータ（ＡＤＣ：Analog-to-Digital Converter）４０，４１，４４、スイッチング制御回路４５、バッファ回路４３を含んで構成される。ＡＤコンバータ４４は、電圧Ｖｒをデジタル値に変換する。スイッチング制御回路４５は、帰還電圧Ｖｆｂ、インダクタ電流ＩＬ、及び電圧Ｖｒに基づいて、駆動信号Ｓｄｒｖを出力する。

＝＝スイッチング制御回路４５＝＝
図１３は、スイッチング制御回路４５の構成を示す図である。なお、図１３において図３と同一の参照符号が付された対象は、図３と同一である。そのため、同一の対象についての詳細な説明は省略する。

スイッチング制御回路４５は、目標値出力回路５０ｂが推定値Ｖｒ＿ｅｓｔではなく、電圧Ｖｒに基づいて目標値ＩＬｔａｒｇｅｔを出力する点で、スイッチング制御回路４２ａとは異なる。

＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０，１２について説明した。スイッチング制御回路４２，４５は、目標値出力回路５０ａ，５０ｂ、駆動信号出力回路５１ａを含む。目標値出力回路５０ａ，５０ｂは、出力電圧Ｖｏｕｔと、推定値Ｖｒ＿ｅｓｔ又は電圧Ｖｒとに基づいて目標値ＩＬｔａｒｇｅｔを出力する。また、駆動信号出力回路５１ａは、インダクタ電流ＩＬが所定値より小さくなるとＮＭＯＳトランジスタ２３をオンし、インダクタ電流ＩＬのピーク値が目標値ＩＬｔａｒｇｅｔになるとＮＭＯＳトランジスタ２３をオフする駆動信号を出力する。これにより、スイッチング制御回路４２，４５は、オン時間一定でＮＭＯＳトランジスタ２３を制御するのではなく、出力電圧Ｖｏｕｔに応じて目標値ＩＬｔａｒｇｅｔを決め、目標値ＩＬｔａｒｇｅｔに応じてオン時間を決定する。これにより、スイッチング制御回路４２，４５は、ＡＣ－ＤＣコンバータ１０，１２のダイオード又はインダクタなどの影響を受けることなく、力率を改善することができる。したがって、力率を改善するスイッチング制御回路を提供することができる。

また、スイッチング制御回路４２ａ等は、駆動信号Ｓｄｒｖに基づいて推定値Ｖｒ＿ｅｓｔを推定する推定回路を更に備える。これにより、スイッチング制御回路４２ａ等は、整流電圧Ｖｒｅｃの分圧電圧Ｖｒを得るための分圧回路を用いることなく、力率を改善できる。そして、分圧回路を用いないことにより、待機時等において定常電流が分圧回路に流れることがない。そのため、待機時のＡＣ－ＤＣコンバータ１０の電力損失が低減する。

また、スイッチング制御回路４２ａ等は、推定回路として、オフ電圧Ｖｏｆｆを出力するＬＰＦ５２を備える。これにより、簡単な回路で整流電圧Ｖｒｅｃの推定値となるオフ電圧Ｖｏｆｆを求めることができる。

また、スイッチング制御回路４２ａ等は、ＬＰＦ５２からのオフ電圧Ｖｏｆｆに含まれるリップル成分ΔＶｏｕｔを除去する乗算器５３又は加算器５５を備える。これにより、リップル成分ΔＶｏｕｔの影響を除去した推定値Ｖｒ＿ｅｓｔが目標値出力回路５０ａ等に出力される。

また、スイッチング制御回路４２ａ等は、除去回路として、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを除去する乗算器５３を更に備える。これにより、オフ電圧Ｖｏｆｆに含まれる出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを除去することができる。

また、スイッチング制御回路４２ａ等は、除去回路として、出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを除去する加算器５５を更に備える。これにより、オフ電圧Ｖｏｆｆに含まれる出力電圧Ｖｏｕｔのリップル成分ΔＶｏｕｔを除去することができる。

また、スイッチング制御回路４２ｂは、インダクタ電流ＩＬが所定値より小さくなり、所定期間が経過するとＮＭＯＳトランジスタ２３をオンする遅延回路を更に備える。これにより、スイッチング制御回路４２ｂは、ＮＭＯＳトランジスタ２３のスイッチング損失を低減することができる。

また、スイッチング制御回路４２ｂは、オン期間Ｔｏｎと、立下り期間Ｔｆと、出力電圧Ｖｏｕｔと基づいて、整流電圧Ｖｒｅｃの推定値Ｖｒ＿ｅｓｔを推定する推定回路を更に備える。これにより、スイッチング制御回路４２ｂは、整流電圧Ｖｒｅｃの分圧電圧Ｖｒを得るための分圧回路を用いることなく、力率を改善できる。そして、分圧回路を用いないことにより、待機時等において定常電流が分圧回路に流れることがない。そのため、待機時のＡＣ－ＤＣコンバータ１０の電力損失が低減する。

また、スイッチング制御回路４２，４５は、目標値出力回路５０ａ，５０ｂ、駆動信号出力回路５１ａを含む。目標値出力回路５０ａ，５０ｂは、出力電圧Ｖｏｕｔと、推定値Ｖｒ＿ｅｓｔ又は電圧Ｖｒとに基づいて目標値ＩＬｔａｒｇｅｔを出力する。また、駆動信号出力回路５１ａは、インダクタ電流ＩＬが所定値より小さくなるとＮＭＯＳトランジスタ２３をオンし、インダクタ電流ＩＬのピーク値が目標値ＩＬｔａｒｇｅｔになるとＮＭＯＳトランジスタ２３をオフする駆動信号を出力する。そして、目標値ＩＬｔａｒｇｅｔは交流電圧Ｖａｃと周期が同一で位相が揃っており振幅が比例関係である。これにより、スイッチング制御回路４２，４５は、オン時間一定でＮＭＯＳトランジスタ２３を制御するのではなく、出力電圧Ｖｏｕｔに応じて目標値ＩＬｔａｒｇｅｔを決め、目標値ＩＬｔａｒｇｅｔに応じてオン時間を決定する。これにより、スイッチング制御回路４２，４５は、ＡＣ－ＤＣコンバータ１０，１２のダイオード又はインダクタなどの影響を受けることなく、力率を改善することができる。

上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

１０，１２ＡＣ－ＤＣコンバータ
１１負荷
２０全波整流回路
２１，２７コンデンサ
２２インダクタ
２３ＮＭＯＳトランジスタ
２４，２８，２９，３０，３１抵抗
２６ダイオード
４０，４１，４４ＡＤコンバータ
４２，４２ａ，４２ｂ，４２ｃ，４２ｄ，４５スイッチング制御回路
４３バッファ回路
５０ａ，５０ｂ目標値出力回路
５１ａ，５１ｂ駆動信号出力回路
５２，５６ローパスフィルタ
５３，６２乗算器
５４推定回路
５５加算器
５７，６０減算器
６１電圧調整器
７０，７２比較器
７１ＳＲフリップフロップ
７３遅延回路
８０，８１カウンタ
８２演算器

Claims

交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタのスイッチングを制御するスイッチング制御回路であって、
前記インダクタ電流のピーク値の波形を前記整流電圧の波形と相似とするための前記ピーク値の目標値を出力する目標値出力回路と、
前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記インダクタ電流の前記ピーク値が前記目標値になると前記トランジスタをオフする駆動信号を出力する駆動信号出力回路と、
前記駆動信号に基づいて、前記整流電圧の推定値を推定する推定回路と、
を備え、
前記目標値出力回路は、
前記出力電圧と、前記推定値とに基づいて前記目標値を出力する、
スイッチング制御回路。
請求項１に記載のスイッチング制御回路であって、
前記推定回路は、
前記トランジスタがオフされる期間の前記駆動信号を積分する積分回路である、
スイッチング制御回路。
請求項１又は請求項２に記載のスイッチング制御回路であって、
前記出力電圧に基づいて、前記推定値のリップル成分を除去する除去回路を更に備える、
スイッチング制御回路。
請求項３に記載のスイッチング制御回路であって、
前記除去回路は、
前記推定回路の出力と、前記出力電圧とを乗算して、前記リップル成分を除去する乗算器である、
スイッチング制御回路。
請求項３に記載のスイッチング制御回路であって、
前記除去回路は、
前記推定回路の出力と、前記出力電圧とを加算して、前記リップル成分を除去する加算器である、
スイッチング制御回路。
請求項１に記載のスイッチング制御回路であって、
前記駆動信号出力回路は、
前記インダクタ電流が前記所定値より小さくなり、所定期間が経過すると前記トランジスタをオンする遅延回路を更に備える、
スイッチング制御回路。
請求項６に記載のスイッチング制御回路であって、
前記推定回路は、
前記駆動信号に応じて変化する期間であり、前記トランジスタがオンされる第１期間と、前記トランジスタがオフされてから前記インダクタ電流が前記所定値より小さくなるまでの第２期間と、前記出力電圧とに基づいて前記推定値を推定する、
スイッチング制御回路。
交流電圧から出力電圧を生成する力率改善回路であって、
前記交流電圧を整流する整流回路と、
前記整流回路からの整流電圧が印加されるインダクタと、
前記インダクタに流れるインダクタ電流を制御するトランジスタと、
前記インダクタ電流と、前記出力電圧と、に基づいて、前記トランジスタのスイッチングを制御するスイッチング制御回路と、
を備え、
前記スイッチング制御回路は、
前記インダクタ電流のピーク値の波形を前記整流電圧の波形と相似とするための前記ピーク値の目標値を出力する目標値出力回路と、
前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記インダクタ電流の前記ピーク値が前記目標値になると前記トランジスタをオフする駆動信号を出力する駆動信号出力回路と、
前記駆動信号に基づいて、前記整流電圧の推定値を推定する推定回路と、
を含み、
前記目標値出力回路は、
前記出力電圧と、前記推定値とに基づいて前記目標値を出力する、
力率改善回路。
請求項８に記載の力率改善回路であって、
前記力率改善回路は、臨界モード又は不連続モードで動作する、力率改善回路。
交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタのスイッチングを制御するスイッチング制御回路であって、
前記インダクタ電流のピーク値の目標値を出力する目標値出力回路と、
前記インダクタ電流が所定値より小さくなると前記トランジスタをオンし、前記インダクタ電流の前記ピーク値が前記目標値になると前記トランジスタをオフする駆動信号を出力する駆動信号出力回路と、
前記駆動信号に基づいて、前記整流電圧の推定値を推定する推定回路と、
を備え、
前記目標値は前記交流電圧と周期が同一で位相が揃っており振幅が比例関係であり、
前記目標値出力回路は、
前記出力電圧と、前記推定値とに基づいて前記目標値を出力する、
スイッチング制御回路。
請求項１０に記載のスイッチング制御回路であって、
前記推定回路は、
前記トランジスタがオフされる期間の前記駆動信号を積分する積分回路である、
スイッチング制御回路。
請求項１０又は請求項１１に記載のスイッチング制御回路であって、
前記出力電圧に基づいて、前記推定値のリップル成分を除去する除去回路を更に備える、
スイッチング制御回路。
請求項１２に記載のスイッチング制御回路であって、
前記除去回路は、
前記推定回路の出力と、前記出力電圧とを乗算して、前記リップル成分を除去する乗算器である、
スイッチング制御回路。
請求項１２に記載のスイッチング制御回路であって、
前記除去回路は、
前記推定回路の出力と、前記出力電圧とを加算して、前記リップル成分を除去する加算器である、
スイッチング制御回路。
請求項１０に記載のスイッチング制御回路であって、
前記駆動信号出力回路は、
前記インダクタ電流が前記所定値より小さくなり、所定期間が経過すると前記トランジスタをオンする遅延回路を更に備える、
スイッチング制御回路。
請求項１５に記載のスイッチング制御回路であって、
前記推定回路は、
前記駆動信号に応じて変化する期間であり、前記トランジスタがオンされる第１期間と、前記トランジスタがオフされてから前記インダクタ電流が前記所定値より小さくなるまでの第２期間と、前記出力電圧とに基づいて前記推定値を推定する、
スイッチング制御回路。