JP7582897B2

JP7582897B2 - 表示装置

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Publication number: JP7582897B2
Application number: JP2021066721A
Authority: JP
Inventors: 芳孝尾関; 誠司上島
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Filing date: 2021-04-09
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Description

本発明一実施形態は、表示装置の画素の構造に関する。

液晶パネルは、外部から入射する光が内部で多重反射を繰り返しスイッチング素子（薄膜トランジスタ）の動作に影響を与えないように遮光膜が設けられている。表示パネルに設けられる遮光膜の構造及び配置は様々である。例えば、スイッチング素子が形成された基板に設けられた遮光膜及び対向基板に設けられたブラックマトリクスを金属膜及び黒色化された透明導電膜で形成した表示装置が開示されている（特許文献１参照）。

特開平１０－２０６８８９号公報

表示パネルはカラー表示に対応していることが通常であり、一つの画素には赤色に対応した第１副画素、緑色に対応した第２副画素、青色に対応した第３副画素が含まれる。各副画素の開口率は必ずしも同一ではなく、色バランスを考慮して開口比率が調整される。この開口比率の調整は、カラーフィルタが形成される対向基板側の遮光膜（ブラックマトリクスとも呼ばれる）のパターン形状を変えることにより行われる。対向基板側の遮光膜は、通常、黒色顔料を含む樹脂材料で形成される。

画素が高精細化すると遮光膜のパターンも微細化する必要がある。しかし、樹脂材料で形成される遮光膜は微細加工が難しいという問題がある。遮光膜は副画素の配置に合わせて格子状のパターンを有するが、コーナー部を鋭利な角度で形成することが難しく、開口部を形成する角部が湾曲した形状となり、実際の開口部が設計値より縮小してしまうという問題がある。

さらに、遮光膜が形成された対向基板と、画素アレイが形成されたアレイ基板とを貼り合わせる際のアライメント誤差により、開口率に影響を受けることが問題となる。これらの問題により、各副画素の開口率にばらつきが生じ、色バランスがパネル毎にばらついてしまうという問題がある。

本発明の一実施形態はこのような問題に鑑み、画素を高精細化しても開口率を精密に制御することのできる表示装置を提供することを目的の一つとする。

本発明の一実施形態に係る表示装置は、第１基板と、第１基板に設けられた少なくとも１つの画素と、第１基板に設けられた第１遮光層と、第２基板と、第２基板に設けられた第２遮光層と、を有し、第１遮光層は第１方向に延伸し、第２遮光層は第１方向と交差する第２方向に延伸し、少なくとも１つの画素は、第１遮光層と第２遮光層とにより開口部が画定される。

本発明の一実施形態に係る表示装置の第１基板側の構成を示す断面図である。本発明の一実施形態に係る表示装置の画素の構成を示す断面図である。本発明の一実施形態に係る表示装置の画素部の構成を示す平面図である。本発明の一実施形態に係る表示装置の第１副画素、第２副画素、及び第３副画素の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる第１遮光層の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる半導体層の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる走査信号線の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられるデータ信号線の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる接続電極の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる画素電極の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる共通補助電極の構成を示す平面図である。本発明の一実施形態に係る表示装置の画素部に設けられる共通電極の構成を示す平面図である。本発明の一実施形態に係る表示装置の構成を示す図である。

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有しない。

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。

本発明の各実施の形態において、基板上に第１導電層、第１絶縁層、半導体層がこの順に積層される場合、第１導電層から半導体層へ向かう方向を上又は上方という。逆に、半導体層から第１導電層へ向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、図示されるときに基板の下側に第１導電層、第１絶縁層、半導体層がこの順に積層される場合であっても同様に第１導電層から半導体層へ向かう方向を上又は上方というものとする。以下の説明で、例えば、基板上の半導体層という表現は、上記のように基板と半導体層との上下関係を説明しているに過ぎず、基板と半導体層との間に第１導電層及び第１絶縁層のような他の層が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、特段の限定がない限り、平面視でトランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視でトランジスタと画素電極とが重なる位置関係を意味する。

１．表示装置の構成（第１基板側）
図１は、本発明の一実施形態に係る表示装置１００を構成する第１基板ＳＵＢ１に設けられる各層の概要を示す断面図である。図１に示すように、第１基板ＳＵＢ１には、第１トランジスタＴｒ１、第２トランジスタＴｒ２、データ信号線ＤＬ、第１配線Ｗ１、第２配線Ｗ２、接続電極ＺＴＣＯ、画素電極ＰＴＣＯ、共通補助電極ＣＭＴＬ、及び共通電極ＣＴＣＯが設けられる。なお、ＴＣＯという記号に特段の意味はないが、本明細書でＩＴＯ、ＺｎＯ、ＩＺＯ等の透明導電性酸化物又はこれに類するものを示すときの用いられることがある。第１トランジスタＴｒ１は表示装置１００の画素ＰＸに含まれる素子であり、第２トランジスタＴｒ２は駆動回路に含まれる素子である。なお、詳細は後述するが、駆動回路は画素ＰＸを駆動する回路である。

１－１．第１トランジスタＴｒ１
第１トランジスタＴｒ１は、半導体層ＯＳ、ゲート絶縁層ＧＩ１、及びゲート電極ＧＬ１を含む。半導体層ＯＳは、例えば、酸化物半導体層である。また、半導体層ＯＳは、多結晶シリコン層であってもよい。ゲート電極ＧＬ１は半導体層ＯＳに対向する。ゲート絶縁層ＧＩ１は半導体層ＯＳとゲート電極ＧＬ１との間に設けられる。図１は、ゲート電極ＧＬ１より基板ＳＵＢ側に半導体層ＯＳが設けられたトップゲート型トランジスタを例示するが、ゲート電極ＧＬ１と半導体層ＯＳとの位置関係が逆であるボトムゲート型トランジスタであってもよい。

半導体層ＯＳは、第１半導体領域ＯＳ１及び第２半導体領域ＯＳ２を含む。第１半導体領域ＯＳ１は、半導体層ＯＳがゲート電極ＧＬ１と重なる領域であり、第１トランジスタＴｒ１の中でチャネルと呼ばれる領域に該当する。第１トランジスタＴｒ１は、ゲート電極ＧＬ１に印加されるゲート電圧に応じて導通状態と非導通状態とが制御される。第２半導体領域ＯＳ２はソース領域及びドレイン領域に該当する。第２半導体領域ＯＳ２は、第１半導体領域ＯＳ１から連続し、第１半導体領域ＯＳ１より電気伝導度が高い領域でもある。

ゲート電極ＧＬ１の上に第２絶縁層ＩＬ２が設けられる。第２絶縁層ＩＬ２の上にデータ信号線ＤＬが設けられる。データ信号線ＤＬは、第２絶縁層ＩＬ２及びゲート絶縁層ＧＩ１に設けられた開口部ＷＣＯＮを介して第２半導体領域ＯＳ２に接続される。データ信号線ＤＬは、画像の階調に関連するデータ信号を伝送する配線である。第２絶縁層ＩＬ２及びデータ信号線ＤＬの上に第３絶縁層ＩＬ３が設けられる。第３絶縁層ＩＬ３の上に接続電極ＺＴＣＯが設けられる。接続電極ＺＴＣＯは、第３絶縁層ＩＬ３、第２絶縁層ＩＬ２、及びゲート絶縁層ＧＩ１に設けられる開口部ＺＣＯＮを介して第２半導体領域ＯＳ２に接続される。接続電極ＺＴＣＯは開口部ＺＣＯＮの底部において第２半導体領域ＯＳ２と接している。接続電極ＺＴＣＯは透明導電膜で形成される。

接続電極ＺＴＣＯと第２半導体領域ＯＳ２とが接する領域を第１コンタクト領域ＣＯＮ１という。接続電極ＺＴＣＯは、平面視でゲート電極ＧＬ１及びデータ信号線ＤＬとは重ならない位置に設けられた第１コンタクト領域ＣＯＮ１において第２半導体領域ＯＳ２に接続される。

接続電極ＺＴＣＯの上に第４絶縁層ＩＬ４が設けられる。第４絶縁層ＩＬ４は、平坦化層とも呼ばれる絶縁層であり、第４絶縁層ＩＬ４よりも下層に設けられた半導体層ＯＳ、ゲート電極ＧＬ１等によって形成される凹凸を緩和する。第４絶縁層ＩＬ４の上に画素電極ＰＴＣＯが設けられる。画素電極ＰＴＣＯは第４絶縁層ＩＬ４に設けられた開口部ＰＣＯＮを介して接続電極ＺＴＣＯに接続される。接続電極ＺＴＣＯと画素電極ＰＴＣＯとが接する領域を第２コンタクト領域ＣＯＮ２という。平面視で第２コンタクト領域ＣＯＮ２はゲート電極ＧＬ１と重なる。画素電極ＰＴＣＯは、透明導電膜で形成される。

画素電極ＰＴＣＯの上に第５絶縁層ＩＬ５が設けられる。第５絶縁層ＩＬ５の上に共通補助電極ＣＭＴＬ及び共通電極ＣＴＣＯが設けられる。共通補助電極ＣＭＴＬと共通電極ＣＴＣＯとは異なる平面パターンを有する。共通補助電極ＣＭＴＬは金属層である。共通電極ＣＴＣＯは透明導電層である。共通補助電極ＣＭＴＬの電気抵抗は共通電極ＣＴＣＯの電気抵抗よりも低い。共通補助電極ＣＭＴＬは遮光層としても機能し、例えば、隣接する画素からの光を遮光することで、混色の発生を抑制することができる。共通電極ＣＴＣＯの上に第１スペーサＳＰ１が設けられる。

第１スペーサＳＰ１は、第１基板ＳＵＢ１に離散して設けられる。第１スペーサＳＰ１は全ての画素に対応して設けられるのではなく、一部の画素とそれに隣接する画素との画素間の領域に設けられる。第１スペーサＳＰ１の高さは、セルギャップの半分の高さである。なお、第２基板ＳＵＢ２にも第２スペーサが設けられている。第２基板ＳＵＢ２の第２スペーサと第１基板ＳＵＢ１の第１スペーサＳＰ１とは平面視で重なるように設けられる。

第１基板ＳＵＢ１に第１遮光層ＬＳ１が設けられる。第１遮光層ＬＳ１は画素ＰＸの領域に設けられる。図１は、第１遮光層ＬＳ１として、第１遮光層ＬＳ１ａ、ＬＳ１ｂを示す。ただし、第１遮光層ＬＳ１は第１遮光層ＬＳ１ａのみ又は第１遮光層ＬＳ１ｂのみで形成されていてもよい。平面視で、第１遮光層ＬＳ１は、少なくともゲート電極ＧＬ１と半導体層ＯＳとが重なる領域に設けられる。別言すれば、第１遮光層ＬＳ１は、平面視で半導体層ＯＳと重なる領域に設けられる。第１遮光層ＬＳ１は、第１基板ＳＵＢ１側から入射した光が第１半導体領域ＯＳ１に到達することを抑制する。また、第１遮光層ＬＳ１は、画素ＰＸの開口範囲を画定する。第１遮光層ＬＳ１が導電性の膜で形成される場合、第１遮光層ＬＳ１に電圧が印加されてもよい。第１遮光層ＬＳ１に電圧が印加される場合、第１遮光層ＬＳ１とゲート電極ＧＬ１とは電気的に接続されてもよい。なお、平面視で、第１コンタクト領域ＣＯＮ１は第１遮光層ＬＳ１と重ならない領域に設けられる。

１－２．第２トランジスタＴｒ２
駆動回路は第２トランジスタＴｒ２（ｐチャネル型トランジスタＴｒ２－１及びｎチャネル型トランジスタＴｒ２－２）を含む。ｐチャネル型トランジスタＴｒ２－１及びｎチャネル型トランジスタＴｒ２－２は、いずれもゲート電極ＧＬ２、ゲート絶縁層ＧＩ２、半導体層Ｓを含む。半導体層Ｓは、第１半導体領域Ｓ１、第２半導体領域Ｓ２、第３半導体領域Ｓ３を含む。半導体層Ｓにおいて、第１半導体領域Ｓ１はチャネルを形成する領域に該当し、第２半導体領域Ｓ２はソース領域及びドレイン領域を形成する領域に該当し、第３半導体領域Ｓ３は低濃度ドレイン（ＬＤＤ）を形成する領域に該当する。ゲート電極ＧＬ２は第１半導体領域Ｓ１に重なる領域を含む。ゲート絶縁層ＧＩ２は半導体層Ｓとゲート電極ＧＬ２との間に設けられる。図１は、第２トランジスタＴｒ２（ｐチャネル型トランジスタＴｒ２－１及びｎチャネル型トランジスタＴｒ２－２）において、ゲート電極ＧＬ２が半導体層Ｓの第１基板ＳＵＢ１側に設けられたボトムゲート型トランジスタを例示する。第２トランジスタＴｒ２（ｐチャネル型トランジスタＴｒ２－１及びｎチャネル型トランジスタＴｒ２－２）は、しかし、半導体層Ｓとゲート電極ＧＬ２との位置関係が逆であるトップゲート型トランジスタであってもよい。

ｐチャネル型トランジスタＴｒ２－１は、第１半導体領域Ｓ１、第２半導体領域Ｓ２を含む。ｎチャネル型トランジスタＴｒ２－２は、第１半導体領域Ｓ１、第２半導体領域Ｓ２、第３半導体領域Ｓ３を含む。第１半導体領域Ｓ１は、平面視でゲート電極ＧＬ２と重なり、ｐチャネル型トランジスタＴｒ２－１及びｎチャネル型トランジスタＴｒ２－２のチャネルとして機能し、第２半導体領域Ｓ２はソース領域及びドレイン領域として機能する。ｎチャネル型トランジスタＴｒ２－２の第３半導体領域Ｓ３は、第２半導体領域Ｓ２よりも高抵抗な領域であり低濃度ドレイン（ＬＤＤ）とも呼ばれ、ホットキャリア劣化を抑制する機能を有する。

半導体層Ｓの上に第１絶縁層ＩＬ１及びゲート絶縁層ＧＩ１が設けられる。ｐチャネル型トランジスタＴｒ２－１、ｎチャネル型トランジスタＴｒ２－２に対しゲート絶縁層ＧＩ１は層間膜として機能する。これらの絶縁層の上に第２配線Ｗ２が設けられる。第２配線Ｗ２は、第１絶縁層ＩＬ１及びゲート絶縁層ＧＩ１に設けられた開口を介して第２半導体領域Ｓ２に接続される。第２配線Ｗ２の上に第２絶縁層ＩＬ２が設けられる。第２絶縁層ＩＬ２の上に第１配線Ｗ１が設けられる。第１配線Ｗ１は、第２絶縁層ＩＬ２に設けられた開口を介して第２配線Ｗ２に接続される。

ゲート電極ＧＬ２と第１遮光層ＬＳ１ｂとは同一層である。第２配線Ｗ２とゲート電極ＧＬ１とは同一層である。ここで、同一層とは、複数の部材が、１つの層がパターニングされることによって形成されたものであることを意味する。

２．画素の部分的な断面構造
図２は、画素ＰＸの部分的な断面構造の一例を示す。画素ＰＸは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、及び第１基板ＳＵＢ１と第２基板ＳＵＢ２との間の液晶層ＬＣを含む。図１を参照して説明したように、第１基板ＳＵＢ１は、第１遮光層ＬＳ１、第１トランジスタＴｒ１、接続電極ＺＴＣＯ、画素電極ＰＴＣＯ、共通電極ＣＴＣＯを含む。第２基板ＳＵＢ２は、第２遮光層ＢＭ、カラーフィルタ層ＣＦ（第１カラーフィルタ層ＣＦ１、第２カラーフィルタ層ＣＦ２）、オーバーコート層ＯＣを含む。前述のように、第２基板ＳＵＢ２には、第１スペーサＳＰ１に対応する位置に第２スペーサＳＰ２が設けられる。第１基板ＳＵＢ１と第２基板ＳＵＢ２の間隔（セルギャップ）は第１スペーサＳＰ１及び第２スペーサＳＰ２によって一定の間隔となるように保持される。

第２遮光層ＢＭは、例えば黒色の顔料を含む有機樹脂材料で形成される。第２遮光層ＢＭは、画素ＰＸの境界領域に設けられる。また、第２遮光層ＢＭは、第１カラーフィルタ層ＣＦ１と第２カラーフィルタ層ＣＦ２の境界領域に設けられる。第１カラーフィルタ層ＣＦ１と第２カラーフィルタ層ＣＦ２は所定の色に着色され透光性を有する層であり、それぞれ異なる色相に着色されている。カラーフィルタ層ＣＦの上にはオーバーコート層ＯＣが設けられる。なお、図２は、液晶層ＬＣの初期配向状態を規定する配向膜を省略して示している。

３．画素の平面レイアウト
表示装置１００は、図２に示す要素を含む画素ＰＸが複数配列された画素部１０２を有する。図３は、画素部１０２を第２基板ＳＵＢ２側からみたときの平面模式構造を示す。図３は、画素ＰＸが、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３を含む態様を示す。例えば、第１副画素ＳＰＸ１は青色に対応する副画素であり、第２副画素ＳＰＸ２は緑色に対応する副画素であり、第３副画素ＳＰＸ３は赤色に対応する副画素であるものとする。

図３は、第１方向Ｄ１に第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３が第１方向Ｄ１に配列される態様を示す。ＰＸ３と同じ構成の副画素を含む画素ＰＸが、第１方向Ｄ１及び第１方向Ｄ１と交差する第２方向Ｄ２に配列される。

第１副画素ＳＰＸ１は、第１半導体層ＯＳａ、第１接続電極ＺＴＣＯ１、第１画素電極ＰＴＣＯ１を含み、第２副画素ＳＰＸ２は、第２半導体層ＯＳｂ、第２接続電極ＺＴＣＯ２、第２画素電極ＰＴＣＯ２を含み、第３副画素ＳＰＸ３は、第３半導体層ＯＳｃ、第３接続電極ＺＴＣＯ３、第３画素電極ＰＴＣＯ３を含む。第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３は、第１遮光層ＬＳ１、ＬＳ２及び第２遮光層ＢＭによって囲まれており、平面視でこれらの遮光層から露出する領域が透光性領域となる。第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３は、第１遮光層ＬＳ１、ＬＳ２及び第２遮光層ＢＭによって開口部が画定される。

画素部１０２には第１方向Ｄ１に延伸する走査信号線ＳＣＬと第２方向Ｄ２に延伸するデータ信号線ＤＬ（第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、第３データ信号線ＤＬ３）が配設される。走査信号線ＳＣＬは、第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃと交差するように配設され、その交差部分がゲート電極（ＧＬ１）として機能する。

第１遮光層ＬＳ１は、第１方向Ｄ１に延伸するパターンを有する。第１遮光層ＬＳ１は、第１方向Ｄ１に延伸する走査信号線ＳＣＬと重なる位置に設けられる。走査信号線ＳＣＬの幅は第１遮光層ＬＳ１の幅よりも小さい。走査信号線ＳＣＬは第１遮光層ＬＳ１のパターンの内側の領域に配置される。第１遮光層ＬＳ１、ＬＳ２は二層構造を有していてもよく、下層側の第１遮光層ＬＳ１ａ及び上層側の第１遮光層ＬＳ１ｂから構成されてもよい。第１遮光層ＬＳ１ａに対して第１遮光層ＬＳ１ｂが幅広である。第１遮光層ＬＳ１の幅を画定する両側端部は、第１方向Ｄ１に沿って配列される第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３と重なる。第１遮光層ＬＳ１に隣接する第１遮光層ＬＳ２も同様のパターンを有し（図３はその一部を示す）、幅方向の端部が第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３と重なるように設けられる。別言すれば、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３は、第１方向Ｄ１に平行な両端が第１遮光層ＬＳ１、ＬＳ２と重なるように設けられる。

第２遮光層ＢＭは、第２方向Ｄ２に延伸するパターンを含む。第２遮光層ＢＭは、第２方向Ｄ２に延伸する第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、第３データ信号線ＤＬ３と平面視で重なる形状を有する。また、第２遮光層ＢＭは、第１方向Ｄ１に延伸し、走査信号線ＳＣＬと重なるパターンが含まれてもよい。第１方向Ｄ１に延伸するパターンは第２方向Ｄ２に延伸するパターンから連続するパターンである。第２遮光層ＢＭの第１方向Ｄ１に延伸する部分は、第１遮光層ＬＳ１、ＬＳ２よりも狭い幅を有する。第２遮光層ＢＭは、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３の第２方向Ｄ２に平行な両辺と重なるように設けられる。

上記のように、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３は、平面視で第１遮光層ＬＳ１、ＬＳ２、及び第２遮光層ＢＭに囲まれている。ここで、第１遮光層ＬＳ１、ＬＳ２が第１画素電極ＰＴＣＯ１と重なる領域の面積と、第２画素電極ＰＴＣＯ２及び第３画素電極ＰＴＣＯ３と重なる領域の面積とは異なっている。具体的には、第１遮光層ＬＳ１、ＬＳ２が第１画素電極ＰＴＣＯ１と重なる面積は、第１遮光層ＬＳ１、ＬＳ２が第２画素電極ＰＴＣＯ２及び第３画素電極ＰＴＣＯ３と重なる面積より大きい面積を有する。第１遮光層ＬＳ１、ＬＳ２が第２画素電極ＰＴＣＯ２と重なる面積は、第１遮光層ＬＳ１、ＬＳ２が第１画素電極ＰＴＣＯ１と重なる面積より小さく、第３画素電極ＰＴＣＯ３と重なる面積より大きい面積を有する。また、第１遮光層ＬＳ１、ＬＳ２が第３画素電極ＰＴＣＯ３と重なる面積は、第１遮光層ＬＳ１、ＬＳ２が第１画素電極ＰＴＣＯ１及び第２画素電極ＰＴＣＯ２と重なる面積より小さい面積を有する。

図４は、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３の拡大図を示す。第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３は、平面視で第１遮光層ＬＳ１、ＬＳ２、及び第２遮光層ＢＭによって囲まれている。そして、第１副画素ＳＰＸ１は第１遮光層ＬＳ１、ＬＳ２から露出する第１開口部ＯＰ１を有し、同様に第２副画素ＳＰＸ２は第２開口部ＯＰ２を有し、第３副画素ＳＰＸ３は第３開口部ＯＰ３を有する。

ここで、第１開口部ＯＰ１、第２開口部ＯＰ２、及び第３開口部ＯＰ３の大きさ（面積）は、開口部ごとに第１遮光層ＬＳ１、ＬＳ２の幅が変更されていることにより異なる。すなわち、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３の第１方向Ｄ１の幅Ｘ１は、３つの画素で同じであるのに対し、第２方向Ｄ２の幅は、第１副画素ＳＰＸ１がＹ１の長さを有し、第２副画素ＳＰＸ２がＹ２の長さを有し、第３副画素ＳＰＸ３がＹ３の長さを有するとき、Ｙ１＜Ｙ２＜Ｙ３の関係を有している。各副画素において、第２方向Ｄ２の長さに違いは第１遮光層ＬＳ１、ＬＳ２の幅（第２方向Ｄ２の長さ）が異なることに基づいている。第１遮光層ＬＳ１、ＬＳ２は、第１方向Ｄ１において、第１副画素ＳＰＸ１に対応する部分の幅が大きく、第３副画素ＳＰＸ３に対応する部分の幅が小さく、第２副画素ＳＰＸ２に対応する部分がその中間の幅となっている。

このように、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３を挟む第１遮光層ＬＳ１及び第１遮光層ＬＳ２の一方又は両方の幅を第１方向Ｄ１において異ならせることで、各画素の開口部の面積を異ならせることができる。すなわち、第１遮光層ＬＳ１及び第１遮光層ＬＳ２幅を調整することによって、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３の開口率を異ならせることができる。なお、本実施形態は、第１遮光層ＬＳ１、ＬＳ２の幅を異ならせる例を示すが、これに加えて、第２遮光層ＢＭの幅も同時に異ならせてもよい。なお、開口率とは、一つの画素（又は副画素）が占める面積に対し、遮光層で遮蔽されていない面積の割合をいうものとする。

第１副画素ＳＰＸ１が青色に対応する画素であり、第２副画素ＳＰＸ２は緑色に対応する副画素であり、第３副画素ＳＰＸ３は赤色に対応する副画素である場合、第１遮光層ＬＳ１によって、赤色に対応する副画素の開口率（又は開口部の面積）を、青色に対応する副画素及び緑色に対応する副画素の開口率（又は開口部の面積）に比べて大きくすることができる。

第１遮光層ＬＳ１、ＬＳ２は、第１方向Ｄ１に配列する画素電極ごとに、画素電極と重なる面積を異ならせるために、第１方向Ｄ１に沿ってパターン幅が変化している。

第１遮光層ＬＳ１は、また、スペーサＳＰが設けられる領域を遮光するために用いられる。図５は、第１スペーサＳＰ１が設けられる領域の第１遮光層ＬＳ１のパターンを示す。第１遮光層ＬＳ１は、第１方向Ｄ１に沿って周期的に幅が変化するパターンを有するが、第１スペーサＳＰ１が設けられる領域においては変則的なパターンを有する。すなわち、第１スペーサＳＰ１が設けられる領域を遮光するため他の領域より幅広のパターンを有する。

一方、第２遮光層ＢＭは、第１スペーサＳＰ１が設けられる領域においても第１遮光層ＳＬ１のような変則的なパターンを有さず、他の領域と同じパターンを有する。第１スペーサＳＰ１は第２遮光層ＢＭから一部が露出することになるが、第１遮光層ＬＳ１によって遮光されるため画像の表示には何ら影響が生じない。第２遮光層ＢＭは樹脂材料で形成されるため微細で精密なパターンを形成することが難しい。仮に、第２遮光層ＢＭで第１スペーサＳＰ１を遮光しようとするとマージンを考慮して遮光部分の面積を広く設計する必要がある。しかしこの問題を第１遮光層ＬＳ１の精密なパターンによって補うことができ、画素の開口率を必要以上に小さくしないようにすることができる。

第１画素電極ＰＴＣＯ１が第１遮光層ＬＳ１、ＬＳ２及び第２遮光層ＢＭから露出する領域が透光性領域となる。この透光性領域が第１副画素ＳＰＸ１の開口部に相当する。すなわち、第１副画素ＳＰＸ１の開口率は、第１遮光層ＬＳ１、ＬＳ２及び第２遮光層ＢＭによって画定される。同様に、第２副画素ＳＰＸ２及び第３副画素ＳＰＸ３の開口率も第１遮光層ＬＳ１、ＬＳ２及び第２遮光層ＢＭによって画定される。第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３の開口率は異なっている。各画素の開口率の違いは、第１遮光層ＬＳ１、ＬＳ２が画素電極と重なる面積の違いによって規定される。

ここで留意すべきは、第１遮光層ＬＳ１、ＬＳ２が第１基板ＳＵＢ１に設けられ、第２遮光層ＢＭが第２基板ＳＵＭ２に設けられる点である。図１及び図２に示すように、第１遮光層ＬＳ１は、走査信号線ＳＣＬ（及びゲート電極ＧＬ１）及び画素電極ＰＴＣＯより下層側に設けられる。第１遮光層ＬＳ１は、第１基板ＳＵＢ１上に金属膜を形成し、フォトリソグラフィー工程を経て上記のようなパターンが形成される。第１遮光層ＬＳ１は、第１基板ＳＵＢ１に最初にパターニングされる層であり、以降の工程で形成される走査信号線ＳＣＬ（及びゲート電極ＧＬ１）及び画素電極ＰＴＣＯは、第１遮光層LS1と同じ層で形成されるアライメントマーカーにより位置が画定される。第１遮光層ＬＳ１は、無機材料である金属膜をドライエッチング又はウェットエッチングして形成されるため精細なパターンで形成することが可能である。また、画素電極ＰＴＣＯは、第１基板ＳＵＢ１上に形成された透明導電膜を、フォトリソグラフィー工程を経て所定の形状に形成される。第１遮光層ＬＳ１と画素電極ＰＴＣＯとの相互の位置は、露光装置におけるフォトマスクのアライメント精度に依存し、高精度に位置合わせをすることができる。一方、第２遮光層ＢＭは黒色の顔料を含む有機樹脂材料で形成される。第２遮光層ＢＭは、第１遮光層ＬＳ１のような高精細なパターンを形成することは向いていないが、工程数が少なく大面積の領域に安価に製造することができる。

ここで、第２基板ＳＵＢ２側に形成された第２遮光層ＢＭのみで画素の開口率を調整しようとすると、第１基板ＳＵＢ１と第２基板ＳＵＭ２を張り合わせるときのアライメント精度が問題となる。この問題に対し、本実施形態に係る表示装置１００は、上記のような２種類の遮光層を組み合わせることで、画素の開口率を精密に制御している。すなわち、画素の開口率を第２基板ＳＵＢ２側の第２遮光層ＢＭのみによって画定するのではなく、第１基板ＳＵＢ１側に形成される第１遮光層ＬＳ１と第２基板ＳＵＢ２側に形成される第２遮光層ＢＭの両方を使い、開口する部分の調整を第１遮光層ＬＳ１によって行うことで各画素の開口率の制御を精密に行うことができる。これにより、画素が高精細化した場合であっても（画素の寸法が縮小した場合であっても）、画素の開口率を精密に制御することができる。

４．画素を構成する各層の詳細なレイアウト
以下に、画素ＰＸを構成する各層の詳細なレイアウトを説明する。

４－１．第１遮光層
図６は、第１遮光層ＬＳ１、ＬＳ２、ＬＳ３を示す。第１遮光層ＬＳ１、ＬＳ２、ＬＳ３は第１方向Ｄ１に延伸するパターンを有する。図３を参照して説明したように、第１遮光層ＬＳ１は、画素の配置に合わせてパターン幅が異なっている。すなわち、第１遮光層ＬＳ１は、第１方向Ｄ１に沿って幅が広い部分と、その幅が広い部分に比べて狭い部分を含む。例えば、図３に示すような第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、及び第３副画素ＳＰＸ３が第１方向Ｄ１に沿って周期的に配列される場合、第１遮光層ＬＳ１は周期的に変化するパターンを有する。第１遮光層ＬＳ２、ＬＳ３についても同様である。

第１遮光層ＬＳ１は、図１に示すように、第１遮光層ＬＳ１ａと、第１遮光層ＬＳ１ｂの二層構造を有していてもよい。第１遮光層ＬＳ１を金属膜の二層構造とすることで遮光性を高めることができる。

４－２．半導体層
図７に示すように、第１半導体層ＯＳａ、第２半導体層ＯＳｂ、第３半導体層ＯＳｃは、第２方向Ｄ２に延びる島状パターンを有する。第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃは、第１遮光層ＬＳ１の上層側に配置される。第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃは、第１遮光層ＬＳ１と一部が重なるように設けられる。

４－３．走査信号線
図８は走査信号線ＳＣＬを示す。走査信号線ＳＣＬは、第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃと交差するように第１方向Ｄ１に延伸する。走査信号線ＳＣＬが第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃと交差する部分はゲート電極（ＧＬ１）として機能する。走査信号線ＳＣＬ（ゲート電極ＧＬ１）のパターンは第１遮光層ＬＳ１のパターンの内側に設けられる。

４－４．データ信号線
図９は、第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、第３データ信号線ＤＬ３を示す。第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、及び第３データ信号線ＤＬ３は、第２方向Ｄ２に延伸し、走査信号線ＳＣＬと交差するように設けられる。図９に示すように、開口部ＷＣＯＮは、第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃの島状パターンの一方の端部の付近において、第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、第３データ信号線ＤＬ３と重なる領域に設けられる。第１半導体層ＯＳａの主たる部分は第１データ信号線ＤＬ１と第２データ信号線ＤＬ２との間に配置され、第２方向Ｄ２に延びている。第１半導体層ＯＳａの一方の端部は、第１データ信号線ＤＬ１及び第２データ信号線ＤＬ２に挟まれた部分から開口部ＷＣＯＮの方向に向かって屈曲するパターンを有する。第１データ信号線ＤＬ１は、開口部ＷＣＯＮと重なるように配設される。第１半導体層ＯＳａは、開口部ＷＣＯＮにおいて第１データ信号線ＤＬ１と接続される。第２半導体層ＯＳｂ及び第３半導体層ＯＳｃについても同様である。

４－５．接続電極
図１０に示すように、開口部ＺＣＯＮは第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃの島状パターンと重なるように設けられる。開口部ＷＣＯＮが第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃの一方の端部の側に設けられるのに対し、開口部ＺＣＯＮは第１半導体層ＯＳａ、第２半導体層ＯＳｂ、及び第３半導体層ＯＳｃの他方の端部の側に設けられる。また、開口部ＺＣＯＮは走査信号線ＳＣＬと重ならない位置に設けられる。

接続電極ＺＴＣＯは、第１データ信号線ＤＬ１と第２データ信号線ＤＬ２との間に配置され、第１半導体層ＯＳａと重なるように設けられる。接続電極ＺＴＣＯは、開口部ＺＣＯＮ（第１コンタクト領域ＣＯＮ１）において第１半導体層ＯＳａと接続される。第２半導体層ＯＳｂ及び第３半導体層ＯＳｃについても同様に接続電極ＺＴＣＯと接続される。接続電極ＺＴＣＯは、第２方向Ｄ２に沿って伸びるパターンを有し、開口部ＺＣＯＮが形成される部分から走査信号線ＳＣＬを越える領域まで延伸するように設けられる。

４－６．画素電極
図１１は、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３を示す。第１画素電極ＰＴＣＯ１は開口部ＰＣＯＮにより第１接続電極ＺＴＣＯ１と接続され、第２画素電極ＰＴＣＯ２は開口部ＰＣＯＮにより第２接続電極ＺＴＣＯ２と接続され、第３画素電極ＰＴＣＯ３は開口部ＰＣＯＮにより第３接続電極ＺＴＣＯ３と接続される。開口部ＰＣＯＮは第１接続電極ＺＴＣＯ１、第２接続電極ＺＴＣＯ２、第３接続電極ＺＴＣＯ３のパターンの上端付近であって、走査信号線ＳＣＬ（ゲート電極ＧＬ１）のパターンと重なる領域に設けられる。第１画素電極ＰＴＣＯ１は、第１データ信号線ＤＬ１と第２データ信号線ＤＬ２との間において、走査信号線ＳＣＬ（ゲート電極ＧＬ１）、半導体層ＯＳ１ａ、及び第１接続電極ＺＴＣＯ１と重なり、第２方向Ｄ２に延伸するように設けられる。第２画素電極ＰＴＣＯ２及び第３画素電極ＰＴＣＯ３についても同様である。

４－７．共通補助電極
図１２は、共通補助電極ＣＭＴＬを示す。共通補助電極ＣＭＴＬは、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３の周囲を囲む格子状のパターンを有する。共通補助電極ＣＭＴＬは、第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、及び第３データ信号線ＤＬ３と重なるように第２方向Ｄ２に延伸するパターンと、開口部ＰＣＯＮと重なり第１方向Ｄ１に延伸するパターンとを含む。共通補助電極ＣＭＴＬの第１方向Ｄ１に延伸するパターンの幅は、第１遮光層ＬＳ１の幅よりも狭い。共通補助電極ＣＭＴＬは画素部１０２の全体に亘って設けられる。換言すると、共通補助電極ＣＭＴＬは、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３を露出する開口部を有する。

共通補助電極ＣＭＴＬは金属膜で形成される。共通補助電極ＣＭＴＬは、この上に透明導電膜で画素部１０２の略全面に形成される共通電極ＣＴＣＯの抵抗を低減する補助電極として用いられる。

上記の構成によれば、共通補助電極ＣＭＴＬの幅を調整することで、第１画素ＰＸ１、第２画素ＰＸ２、及び第３画素ＰＸ３の第１方向Ｄ１の開口幅を画定することもできる。すなわち、共通補助電極ＣＭＴＬの幅を広げることによって、第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３と重なる領域を形成することができ、遮光層としての機能を付加することができる。別言すれば、第２基板ＳＵＢ２に設けられる第２遮光層ＢＭの機能を、共通補助電極ＣＭＴＬが代替することができる。

図３は、第１遮光層ＬＳ１と第２遮光層ＢＭとによって画素の開口部を画定する例を示すが、図１２に示すように第１遮光層ＬＳ１と共通補助電極ＣＭＴＬによっても画素の開口の大きさ（開口率）を画定することができる。共通補助電極ＣＭＴＬは、第１遮光層ＬＳ１と同様にフォトリソグラフィーでパターニングされるため、画素ＰＸが微細化しても開口率を精密に画定することができる。

４－８．共通電極
図１３は、共通電極ＣＴＣＯを示す。共通電極ＣＴＣＯは、複数の画素に対して共通に設けられる。共通電極ＣＴＣＯは、第１画素ＰＸ１、第２画素ＰＸ２、及び第３画素ＰＸ３の開口部に対応する領域にスリットＳＬが設けられる。スリットＳＬは湾曲した形状（縦に長いＳ字形状）を有しており、先端ほど延伸方向に対する幅が小さくなる形状を有している。以上のようにして、ＩＰＳモード（横電界モード）で液晶を駆動する画素ＰＸが作製される。

４－９．画素を構成する各部材の材質
第１基板ＳＵＢ１及び第２基板ＳＵＢ２として、ガラス基板、石英基板、およびサファイア基板など、透光性を有し、可撓性を有しない剛性基板を用いることができる。一方、第１基板ＳＵＢ１及び第２基板ＳＵＢ２が可撓性を有する必要がある場合は、基板材料としてポリイミド基板、アクリル基板、シロキサン基板、またはフッ素樹脂基板など、樹脂を含み、可撓性を有するフレキシブル基板を用いることができる。第１基板ＳＵＢ１及び第２基板ＳＵＢ２の耐熱性を向上させるために、上記の樹脂に不純物を導入してもよい。

走査信号線ＳＣＬ（ゲート電極ＧＬ１）、ゲート電極ＧＬ２、データ信号線ＤＬ、第１配線Ｗ１、第２配線Ｗ２、第１遮光層ＬＳ１、及び共通補助電極ＣＭＴＬとして、金属材料を用いることができる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、及びこれらの合金又は化合物が用いられる。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。

ゲート絶縁層ＧＩ１、ＧＩ２及び第１絶縁層ＩＬ１、第２絶縁層ＩＬ２、第３絶縁層ＩＬ３、第４絶縁層ＩＬ４、第５絶縁層ＩＬ５として、絶縁層性材料を用いることができる。例えば、第１絶縁層ＩＬ１、第２絶縁層ＩＬ２、第３絶縁層ＩＬ３、第５絶縁層ＩＬ５として、として、酸化シリコン（ＳｉＯ_ｘ）、酸化窒化シリコン（ＳｉＯ_ｘＮ_ｙ）、窒化シリコン（Ｓｉ_ｘＮ_ｙ）、酸化アルミニウム（ＡｌＯ_ｘ）、酸化窒化アルミニウム（ＡｌＯ_ｘＮ_ｙ）、窒化アルミニウム（ＡｌＮ_ｘ）などの無機絶縁層を用いることができる。これらの絶縁層として、欠陥が少ない絶縁層を用いることができる。第４絶縁層ＩＬ４として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、又はシロキサン樹脂などの有機絶縁材料を用いることができる。なお、ゲート絶縁層ＧＩ１、ＧＩ２及び第１絶縁層ＩＬ１、第２絶縁層ＩＬ２、第３絶縁層ＩＬ３、第５絶縁層ＩＬ５として、上記の有機絶縁材料が用いられてもよい。上記の部材として、上記の材料が単層で用いられてもよく、積層で用いられてもよい。

なお、絶縁層の一例として、ゲート絶縁層ＧＩ１として厚さが１００ｎｍのＳｉＯ_ｘが用いられる。また、第１絶縁層ＩＬ１として総厚さが６００ｎｍ～７００ｎｍのＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘが用いられる。ゲート絶縁層ＧＩ２として総厚さが６０～１００ｎｍのＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙが用いられる。第２絶縁層ＩＬ２として総厚さが３００ｎｍ～５００ｎｍのＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘが用いられる。第３絶縁層ＩＬ３として総厚さが２００ｎｍ～５００ｎｍのＳｉＯ_ｘ（単層）、Ｓｉ_ｘＮ_ｙ（単層）、又はこれらの積層が用いられる。第４絶縁層ＩＬ４として厚さが２μｍ～４μｍの有機層が用いられる。第５絶縁層ＩＬ５として厚さが５０ｎｍ～１５０ｎｍのＳｉ_ｘＮ_ｙ（単層）が用いられる。

半導体層ＯＳとして、半導体の特性を有する酸化金属（酸化物半導体）を用いることができる。半導体層ＯＳは透光性を有する。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を上記より大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を上記より大きくしてもよい。

Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよい。例えば、当該酸化物半導体にＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ及びＧａを含む酸化物半導体（ＩＧＯ）、Ｉｎ及びＺｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ及びＺｎを含む酸化物半導体（ＩＴＺＯ）、並びにＩｎ及びＷを含む酸化物半導体などが半導体層ＯＳとして用いられてもよい。半導体層ＯＳはアモルファスであってもよく、結晶性であってもよい。半導体層ＯＳはアモルファスと結晶の混相であってもよい。

接続電極ＺＴＣＯ、画素電極ＰＴＣＯ（第１画素電極ＰＴＣＯ１、第２画素電極ＰＴＣＯ２、及び第３画素電極ＰＴＣＯ３）、及び共通電極ＣＴＣＯとして、透明導電層が用いられる。当該透明導電層として、酸化インジウム及び酸化スズの混合物（ＩＴＯ）及び酸化インジウム及び酸化亜鉛の混合物（ＩＺＯ）を用いることができる。当該透明導電層として、上記以外の材料が用いられてもよい。

５．表示装置の構成
図１４は、本発明の一実施形態に係る表示装置１００の構成を示す。表示装置１００は、第１基板ＳＵＢ１、第２基板ＳＵＢ２、ドライバＩＣ１１０、及びフレキシブルプリント回路基板１１２を含む。本実施形態で示すように、第１基板ＳＵＢ１には第1遮光層ＬＳ１を含む画素ＰＸが設けられ、第２基板ＳＵＢ２には第2遮光層ＢＭ及びカラーフィルタ層ＣＦが設けられる。第1基板ＳＵＢ１と第2基板ＳＵＢ２との間には図示されないシール材が設けられる。第１基板ＳＵＢ１と第２基板ＳＵＢ２とはシール材で張り合わされる。

第1基板ＳＵＢ１は、複数の画素ＰＸが配列される画素部１０２と、画素部１０２の外側の領域に設けられる走査信号線駆動回路１０４、データ信号線選択回路１０６、及びフレキシブルプリント回路基板１１２と接続を形成する端子部１０８を含む。フレキシブルプリント回路基板１１２にはドライバＩＣ１１０が実装される。画素ＰＸは、第1副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３を含む。走査信号線ＳＣＬは走査信号線駆動回路１０４と接続され、第１データ信号線ＤＬ１、第２データ信号線ＤＬ２、第３データ信号線ＤＬ３はデータ信号線選択回路１０６に接続される。

図１に示す第１トランジスタＴｒ１は第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３に設けられる。第２トランジスタＴｒ２は走査信号線駆動回路１０４、データ信号線選択回路１０６に適用される。また、図３及び図５に示す第１副画素ＳＰＸ１、第２副画素ＳＰＸ２、第３副画素ＳＰＸ３によって画素部１０２が形成される。

本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。

上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。

１００：表示装置、１０２：画素部、１０４：走査信号線駆動回路、１０６：データ信号線選択回路、１０８：端子部、１１０：ドライバＩＣ、１１２：フレキシブルプリント回路基板、ＢＭ：第２遮光層、ＣＦ：カラーフィルタ層、ＣＦ１：第１カラーフィルタ層、ＣＦ２：第２カラーフィルタ層、ＣＭＴＬ：共通補助電極、ＣＯＮ１：第１コンタクト領域、ＣＯＮ２：第２コンタクト領域、ＣＴＣＯ：共通電極、ＤＬ：データ信号線、ＤＬ１：第１データ信号線、ＤＬ２：第２データ信号線、ＤＬ３：第３データ信号線、ＧＩ１：ゲート絶縁層、ＧＩ２：ゲート絶縁層、ＧＬ１：ゲート電極、ＧＬ２：ゲート電極、ＩＬ１：第１絶縁層、ＩＬ２：第２絶縁層、ＩＬ３：第３絶縁層、ＩＬ４：第４絶縁層、ＩＬ５：第５絶縁層、ＬＣ：液晶層、ＬＳ、ＬＳ１ａ、ＬＳ１ｂ：第１遮光層、ＯＣ：オーバーコート層、ＯＳ：半導体層、ＯＳａ：第１半導体層、ＯＳｂ：第２半導体層、ＯＳｃ：第３半導体層、ＯＳ１：第１半導体領域、ＯＳ２：第２半導体領域、ＰＣＯＮ：開口部、ＰＴＣＯ：画素電極、ＰＴＣＯ１：第１画素電極、ＰＴＣＯ２：第２画素電極、ＰＴＣＯ３：第３画素電極、ＰＸ：画素、ＳＰＸ１：第１副画素、ＳＰＸ２：第２副画素、ＳＰＸ３：第３副画素、Ｓ：半導体層、Ｓ１：第１半導体領域、Ｓ２：第２半導体領域、Ｓ３：第３半導体領域、ＳＣＬ：走査信号線、ＳＰ１：第１スペーサ、ＳＰ２：第２スペーサ、ＳＵＢ１：第１基板、ＳＵＢ２：第２基板、Ｔｒ１：第１トランジスタ、Ｔｒ２：第２トランジスタ、Ｔｒ２－１：ｐチャネル型トランジスタ、Ｔｒ２－２：ｎチャネル型トランジスタ、Ｗ１：第１配線、Ｗ２：第２配線、ＷＣＯＮ：開口部、ＺＣＯＮ：開口部、ＺＴＣＯ：接続電極、ＺＴＣＯ１：第１接続電極、ＺＴＣＯ２：第２接続電極、ＺＴＣＯ３：第３接続電極

Claims

第１基板と、
前記第１基板に設けられた少なくとも１つの画素と、
前記第１基板に設けられた第１遮光層と、
第２基板と、
前記第２基板に設けられた第２遮光層と、
前記第１基板と第２基板との間のスペーサと、
を有し、
前記第１遮光層は、第１方向に延伸し、
前記第２遮光層は、前記第１方向と交差する第２方向に延伸し、
前記少なくとも１つの画素は、前記第１遮光層と前記第２遮光層とにより開口部が画定され、
前記第１遮光層が前記スペーサと重なる領域を遮光する遮光パターンを含み、
前記スペーサは、平面視で前記第１遮光層と完全に重なると共に、前記スペーサの第１の部分は、平面視において、前記第２遮光層と重なり、前記スペーサの第１の部分以外の第２の部分は、前記第２遮光層から露出している
ことを特徴とする表示装置。
前記第１基板は、前記第１方向に延伸する走査信号線を含み、
前記第１遮光層が前記走査信号線と重なり、
前記第１遮光層の幅が前記走査信号線の幅よりも広い、
請求項１に記載の表示装置。
前記第１遮光層と前記走査信号線との間に少なくとも１層の絶縁層を有し、
前記第１遮光層が前記走査信号線より前記第１基板側に設けられている、
請求項２に記載の表示装置。
前記第１基板は、前記第２方向に延伸するデータ信号線を含み、
前記データ信号線が前記第２遮光層と重なる、
請求項１に記載の表示装置。
前記第１基板は、前記第１方向に延伸する走査信号線、及び前記第２方向に延伸するデータ信号線を含み、
前記第１遮光層が前記走査信号線と重なり、前記第１遮光層の幅が前記走査信号線の幅よりも広く、
前記第２遮光層が、前記走査信号線及び前記データ信号線、並びに前記第１遮光層と重なり、
前記第２遮光層の前記走査信号線と重なる領域の幅が、前記第１遮光層の幅よりも狭い、
請求項１に記載の表示装置。
前記少なくとも１つの画素が複数の画素からなり、
前記複数の画素が、前記第１方向に配列された第１画素、第２画素、及び第３画素を含み、
前記第１画素、前記第２画素、及び前記第３画素のそれぞれの開口率が異なるように、前記第１遮光層の幅が前記第１方向に沿って異なっている、
請求項１に記載の表示装置。
前記第１画素が青色に対応する画素であり、前記第２画素が緑色に対応する画素であり、前記第３画素が赤色に対応する画素であり、
前記第１遮光層は、前記第３画素に対応する領域の幅が、前記第１画素及び前記第２画素に対応する領域の幅よりも狭い、
請求項６に記載の表示装置。
前記第１遮光層が金属膜であり、前記第２遮光層が樹脂膜である、
請求項１に記載の表示装置。
前記第１遮光層が、少なくとも２層の金属層を含み、
前記２層の金属層において、上層の金属層の幅が下層の金属層の幅より広い、
請求項１に記載の表示装置。
前記第１方向に延伸する複数の走査信号線と、前記第２方向に延伸する複数のデータ信号線と、を備え、
前記複数の走査信号線及び前記複数のデータ信号線は、断面視において、前記第１遮光層と前記第２遮光層との間に設けられている、
請求項１に記載の表示装置。
前記少なくとも１つの画素は半導体層を含み、
前記半導体層は、断面視において、前記第１遮光層と前記第２遮光層との間に設けられている、
請求項１に記載の表示装置。
前記半導体層は、前記第１遮光層と交差する、
請求項１１に記載の表示装置。
前記半導体層は、一方の端部が前記第２遮光層と重なる、
請求項１１に記載の表示装置。
断面視において、前記第１遮光層と前記第２遮光層との間の液晶層を含む、
請求項１０に記載の表示装置。
第１基板と、
前記第１基板に設けられた少なくとも１つの画素と、
前記第１基板に設けられた第１遮光層と、
前記第１基板に設けられたデータ信号線と、
前記第１基板に設けられ、前記データ信号線と重なる共通補助電極と、
第２基板と、
前記第２基板に設けられた第２遮光層と、
を有し、
前記第１遮光層は、第１方向に延伸し、
前記第２遮光層と前記データ信号線とは、前記第１方向と交差する第２方向に延伸し、
前記少なくとも１つの画素は、前記第１遮光層と前記共通補助電極とにより開口部が画定される、
ことを特徴とする表示装置。
前記第１基板は、前記第１方向に延伸する走査信号線を含み、
前記第１遮光層が前記走査信号線と重なり、
前記第１遮光層の幅が前記走査信号線の幅よりも広い、
請求項１５に記載の表示装置。
前記第１遮光層と前記走査信号線との間に少なくとも１層の絶縁層を有し、
前記第１遮光層が前記走査信号線より前記第１基板側に設けられている、
請求項１６に記載の表示装置。
前記第１基板は、前記第２方向に延伸するデータ信号線を含み、
前記データ信号線が前記第２遮光層と重なる、
請求項１５に記載の表示装置。