JP7545900B2 - 積層型電子部品 - Google Patents

Description

本発明は、積層体と積層体の表面の一部を覆うシールドとを備えた積層型電子部品に関する。

近年、携帯電話機やスマートフォンに代表される小型移動体通信機器では、多機能化、小型化が進み、それに伴い、電子部品の実装の高密度化が進んでいる。その結果、小型移動体通信機器では、実装基板に実装される複数の電子部品の間隔や、複数の電子部品を覆うシールドケースと電子部品との距離が小さくなってきている。

複数の電子部品の間隔が小さくなると、複数の電子部品間における電磁干渉が生じやすくなる。また、シールドケースと電子部品との距離が小さくなると、電子部品内の導体とシールドケースとによって形成される容量に起因して、実装時の電子部品の特性が設計時の特性とは異なったものになりやすくなる。

複数の電子部品間における電磁干渉や、シールドケースに起因する電子部品の特性の変動を抑制するために、特許文献１および特許文献２に記載されているような電子部品が知られている。特許文献１には、積層体の側面にシールド電極が形成されたローパスフィルタが記載されている。特許文献２には、積層体の上面および側面にシールド電極が配置されたローパスフィルタが記載されている。

特開２０１８－１９３１６号公報 国際公開第２０１８／０４７４８８号

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。

ここで、分波器の表面にシールドを形成することを考える。分波器の表面にシールドが設けられていると、フィルタの構成要素とシールドとが容量結合し得る。この容量結合によって容量が形成されると、フィルタのインピーダンスが設計時とは異なったものになるため、インピーダンス整合を取りにくくなる。また、フィルタの通過帯域が高いほど、フィルタの構成要素とシールドとが容量結合しやすくなる。そのため、上述の第１および第２のフィルタを備えた分波器の表面にシールドを形成した場合には、第２のフィルタは、第１のフィルタに比べて、容量結合の影響を受けやすく、インピーダンス整合を取りにくい。これにより、所望の特性を実現しにくいという問題点があった。

上記の問題は、分波器に限らず、複数の共振器を備えた積層型電子部品であって、周波数が互いに異なる複数の信号を扱う積層型電子部品全般に当てはまる。

本発明はかかる問題点に鑑みてなされたもので、その目的は、実装の高密度化に伴う電磁気的な不具合の発生を抑制しながら、所望の特性を実現できるようにした積層型電子部品を提供することにある。

本発明の積層型電子部品は、共通ポートと、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートと、第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートと、回路構成上共通ポートと第１の信号ポートとの間に設けられた第１の共振器と、回路構成上共通ポートと第２の信号ポートとの間に設けられた第２の共振器と、積層された複数の誘電体層と複数の導体層とを含み、共通ポート、第１の信号ポート、第２の信号ポート、第１の共振器および第２の共振器を一体化するための積層体と、導体よりなり積層体の表面の一部を覆うシールドとを備えている。

第１および第２の共振器は、複数の導体層を用いて構成されている。積層体は、複数の誘電体層の積層方向の両端に位置する底面および上面と、底面と上面を接続する４つの側面とを有している。シールドは、第１の共振器と第２の共振器の両方に対向する特定の部分を含んでいる。第２の共振器と特定の部分との間隔は、第１の共振器と特定の部分との間隔よりも大きい。

本発明の積層型電子部品において、シールドは、特定の部分の少なくとも一部として、４つの側面のうちの１つを覆う側面被覆部分を含んでいてもよい。この場合、第２の共振器と側面被覆部分との間隔は、第１の共振器と側面被覆部分との間隔よりも大きくてもよい。

また、本発明の積層型電子部品において、シールドは、特定の部分の少なくとも一部として、上面を覆う上面被覆部分を含んでいてもよい。この場合、第２の共振器と上面被覆部分との間隔は、第１の共振器と上面被覆部分との間隔よりも大きくてもよい。

また、本発明の積層型電子部品において、第１の共振器は、少なくとも１つの第１のインダクタを含んでいてもよく、第２の共振器は、少なくとも１つの第２のインダクタを含んでいてもよい。この場合、少なくとも１つの第２のインダクタと特定の部分との間隔は、少なくとも１つの第１のインダクタと特定の部分との間隔よりも大きくてもよい。

また、本発明の積層型電子部品において、第１の共振器は、少なくとも１つの第１のキャパシタを含んでいてもよく、第２の共振器は、少なくとも１つの第２のキャパシタを含んでいてもよい。この場合、少なくとも１つの第２のキャパシタと特定の部分との間隔は、少なくとも１つの第１のキャパシタと特定の部分との間隔よりも大きくてもよい。

また、本発明の積層型電子部品は、更に、回路構成上共通ポートと第１の共振器との間に設けられ、複数の導体層を用いて構成された少なくとも１つの素子を含む回路を備えていてもよい。この場合、特定の部分は、回路に対向していてもよい。回路と特定の部分との間隔は、第１の共振器と特定の部分との間隔よりも大きくてもよい。また、素子は、インダクタであってもよい。

また、本発明の積層型電子部品において、共通ポート、第１の信号ポートおよび第２の信号ポートは、積層体の底面に設けられていてもよい。この場合、シールドは、上面および４つの側面の全体を覆っていてもよい。

また、本発明の積層型電子部品は、更に、第１の通過帯域よりも高く第２の通過帯域よりも低い第３の通過帯域内の周波数の第３の信号を選択的に通過させる第３の信号ポートと、回路構成上共通ポートと第３の信号ポートとの間に設けられた第３の共振器とを備えていてもよい。第３の共振器は、複数の導体層を用いて構成されていてもよい。この場合、特定の部分は、第３の共振器に対向していてもよい。第２の共振器と特定の部分との間隔は、第３の共振器と特定の部分との間隔よりも大きくてもよい。また、第３の共振器と特定の部分との間隔は、第１の共振器と特定の部分との間隔よりも大きくてもよい。

本発明の積層型電子部品では、第１の共振器と第２の共振器は、積層体に一体化されている。シールドは、積層体の表面の一部を覆っている。また、シールドは、第１の共振器と第２の共振器の両方に対向する特定の部分を含んでいる。第２の共振器と特定の部分との間隔は、第１の共振器と特定の部分との間隔よりも大きい。これにより、本発明によれば、実装の高密度化に伴う電磁気的な不具合の発生を抑制しながら、所望の特性を実現できる積層型電子部品を実現することができるという効果を奏する。

本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。 本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。 図２に示した積層型電子部品の断面図である。 図２に示した積層型電子部品の積層体の内部を示す斜視図である。 図２に示した積層型電子部品の積層体の内部を示す平面図である。 図４および図５に示した積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における１３層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における１６層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における１９層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における２２層目ないし２４層目の誘電体層のパターン形成面を示す説明図である。 図４および図５に示した積層体における２５層目ないし２９層目の誘電体層のパターン形成面を示す説明図である。 本発明の一実施の形態に係る積層型電子部品の通過減衰特性の一例を示す特性図である。 本発明の一実施の形態に係る積層型電子部品の反射減衰特性の一例を示す特性図である。 シミュレーションによって求めたミドルバンドフィルタの挿入損失を示す特性図である。 シミュレーションによって求めたミドルバンドフィルタの反射損失を示す特性図である。 シミュレーションによって求めたハイバンドフィルタの挿入損失を示す特性図である。 シミュレーションによって求めたハイバンドフィルタの反射損失を示す特性図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）の構成の概略について説明する。本実施の形態に係る電子部品１は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１のフィルタと、第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２のフィルタと、第１の通過帯域よりも高く第２の通過帯域よりも低い第３の通過帯域内の周波数の第３の信号を選択的に通過させる第３のフィルタとを備えた分波器（トリプレクサ）である。

図１に示したように、電子部品１は、共通ポート２と、信号ポート３，４，５と、共振器１０，２０，３０と、ＬＣ回路４０とを備えている。

信号ポート３は、第１の通過帯域内の周波数の第１の信号を選択的に通過させる。共振器１０は、回路構成上共通ポート２と信号ポート３との間に設けられている。共振器１０は、第１のフィルタを構成する。

信号ポート５は、第２の通過帯域内の周波数の第２の信号を選択的に通過させる。共振器３０は、回路構成上共通ポート２と信号ポート５との間に設けられている。共振器３０は、第２のフィルタを構成する。

信号ポート４は、第３の通過帯域内の周波数の第３の信号を選択的に通過させる。共振器２０は、回路構成上共通ポート２と信号ポート４との間に設けられている。共振器２０は、第３のフィルタを構成する。

ＬＣ回路４０は、回路構成上共通ポート２と共振器１０，２０との間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

共振器１０は、本発明における「第１の共振器」に対応する。共振器２０は、本発明における「第３の共振器」に対応する。共振器３０は、本発明における「第２の共振器」に対応する。信号ポート３は、本発明における「第１の信号ポート」に対応する。信号ポート４は、本発明における「第３の信号ポート」に対応する。信号ポート５は、本発明における「第２の信号ポート」に対応する。

次に、図１を参照して、共振器１０，２０，３０およびＬＣ回路４０の構成の一例について説明する。共振器１０，２０，３０は、それぞれ、少なくとも１つのインダクタと、少なくとも１つのキャパシタとを含んでいる。

共振器１０は、ＬＣ回路４０に接続されるポート１１と、信号ポート３に接続されるポート１２と、ポート１１とポート１２を接続する経路１３と、インダクタＬ１１，Ｌ１２と、キャパシタＣ１１，Ｃ１２，Ｃ１３とを含んでいる。インダクタＬ１１，Ｌ１２は、ポート１１側からこの順に、経路１３に直列に設けられている。キャパシタＣ１１は、インダクタＬ１１とインダクタＬ１２の接続点とグランドとの間に設けられている。キャパシタＣ１２は、インダクタＬ１２に対して並列に接続されている。キャパシタＣ１３は、インダクタＬ１２とポート１２との間において経路１３とグランドとの間に設けられている。

共振器２０は、ＬＣ回路４０に接続されるポート２１と、信号ポート４に接続されるポート２２と、ポート２１とポート２２を接続する経路２３と、インダクタＬ２１と、キャパシタＣ２１，Ｃ２２，Ｃ２３とを含んでいる。キャパシタＣ２１，Ｃ２２は、ポート２１側からこの順に、経路２３に直列に設けられている。キャパシタＣ２３は、キャパシタＣ２１，Ｃ２２に対して並列に接続されている。インダクタＬ２１は、キャパシタＣ２１とキャパシタＣ２２の接続点とグランドとの間に設けられている。

共振器３０は、共通ポート２に接続されるポート３１と、信号ポート５に接続されるポート３２と、ポート３１とポート３２を接続する経路３３と、インダクタＬ３１，Ｌ３２，Ｌ３３，Ｌ３４と、キャパシタＣ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３５，Ｃ３６，Ｃ３７とを含んでいる。キャパシタＣ３１，Ｃ３２およびインダクタＬ３２，Ｌ３４は、ポート３１側からこの順に、経路３３に直列に設けられている。キャパシタＣ３３は、キャパシタＣ３１，Ｃ３２に対して並列に接続されている。インダクタＬ３１は、キャパシタＣ３１とキャパシタＣ３２の接続点とグランドとの間に設けられている。キャパシタＣ３４は、インダクタＬ３２に対して並列に接続されている。インダクタＬ３３は、インダクタＬ３２とインダクタＬ３４の接続点に接続されている。キャパシタＣ３５は、インダクタＬ３３とグランドとの間に設けられている。キャパシタＣ３６は、インダクタＬ３４に対して並列に接続されている。キャパシタＣ３７は、インダクタＬ３４とポート３２との間において経路３３とグランドとの間に設けられている。

ＬＣ回路４０は、共通ポート２に接続されるポート４１と、共振器１０のポート１１と共振器２０のポート２１に接続されるポート４２と、ポート４１とポート４２を接続する経路４３と、インダクタＬ４１，Ｌ４２と、キャパシタＣ４１，Ｃ４２とを含んでいる。インダクタＬ４１，Ｌ４２は、ポート４１側からこの順に、経路４３に直列に設けられている。キャパシタＣ４１は、インダクタＬ４１とインダクタＬ４２の接続点とグランドとの間に設けられている。キャパシタＣ４２は、インダクタＬ４２に対して並列に接続されている。

第１の通過帯域内の周波数の第１の信号は、ＬＣ回路４０の経路４３と共振器１０の経路１３を選択的に通過する。第２の通過帯域内の周波数の第２の信号は、共振器３０の経路３３を選択的に通過する。第３の通過帯域内の周波数の第３の信号は、ＬＣ回路４０の経路４３と共振器２０の経路２３を選択的に通過する。このようにして、電子部品１は、第１の信号と第２の信号と第３の信号を分離する。

次に、図２ないし図５を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。図３は、電子部品１の断面図である。図４は、電子部品１の積層体の内部を示す斜視図である。図５は、電子部品１の積層体の内部を示す平面図である。

電子部品１は、更に、積層された複数の誘電体層と複数の導体層とを含む積層体５０と、導体よりなり積層体５０の表面の一部を覆うシールド８０を備えている。積層体５０は、共通ポート２、信号ポート３～５、共振器１０，２０，３０およびＬＣ回路４０を一体化するためのものである。共振器１０，２０，３０およびＬＣ回路４０は、複数の導体層を用いて構成されている。

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

電子部品１は、更に、積層体５０の底面５０Ａに設けられた端子１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９を備えている。端子１１１は、底面５０Ａの中央に配置されている。端子１１２は、底面５０Ａと側面５０Ｃと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。端子１１３は、底面５０Ａと側面５０Ｃと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。端子１１４は、底面５０Ａと側面５０Ｄと側面５０Ｅが交差する位置に存在する角部の近傍に配置されている。端子１１５は、底面５０Ａと側面５０Ｄと側面５０Ｆが交差する位置に存在する角部の近傍に配置されている。端子１１６は、端子１１２と端子１１３の間に配置されている。端子１１７は、端子１１３と端子１１４の間に配置されている。端子１１８は、端子１１４と端子１１５の間に配置されている。端子１１９は、端子１１２と端子１１５の間に配置されている。

端子１１２は共通ポート２に対応し、端子１１３は信号ポート３に対応し、端子１１４は信号ポート４に対応し、端子１１５は信号ポート５に対応している。従って、共通ポート２および信号ポート３～５は、積層体５０の底面５０Ａに設けられている。端子１１１，１１６～１１９の各々は、グランドに接続される。シールド８０は、端子１１１，１１６～１１９に電気的に接続されている。

シールド８０は、積層体５０の上面５０Ｂおよび４つの側面５０Ｃ～５０Ｆの全体を覆っている。シールド８０は、それぞれ積層体５０の上面５０Ｂと４つの側面５０Ｃ～５０Ｆを覆う５つの部分を含んでいる。以下、シールド８０のうち積層体５０の上面５０Ｂを覆う部分を上面被覆部分８０Ｂと言い、シールド８０のうち積層体５０の側面５０Ｃ～５０Ｆを覆う４つの部分を、それぞれ側面被覆部分８０Ｃ～８０Ｆと言う。シールド８０は、積層された複数の金属層を含んでいてもよい。

次に、図６ないし図１４を参照して、積層体５０を構成する複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールの構成の一例について説明する。この例では、積層体５０は、積層された２９層の誘電体層を有している。以下、この２９層の誘電体層を、下から順に１層目ないし２９層目の誘電体層と呼ぶ。また、１層目ないし２９層目の誘電体層を符号５１～７９で表す。

図６ないし図１３において、複数の円は複数のスルーホールを表している。誘電体層５１～７４の各々には、複数のスルーホールが形成されている。複数のスルーホールの各々は、導体層または他のスルーホールに接続されている。

図６（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、端子１１１～１１９が形成されている。

図６（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３，５２４，５２５，５２６が形成されている。導体層５２３は、導体層５２１に接続されている。導体層５２５は、導体層５２４に接続されている。導体層５２６は、導体層５２５に接続されている。

図６（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２，５３３，５３４，５３５，５３６，５３７，５３８が形成されている。導体層５３２は、導体層５３１に接続されている。

図７（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４，５４５，５４６，５４７，５４８，５４９が形成されている。導体層５４５は、導体層５４２に接続されている。導体層５４４は、導体層５４３に接続されている。導体層５４７は、導体層５４６に接続されている。

図７（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２，５５３，５５４，５５５が形成されている。導体層５５２は、導体層５５１に接続されている。

図７（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１，５６２，５６３，５６４，５６５，５６６が形成されている。導体層５６６は、導体層５６５に接続されている。

図８（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１，５７２，５７３，５７４，５７５が形成されている。導体層５７２は、導体層５７１に接続されている。

図８（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１，５８２，５８３が形成されている。

図８（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、導体層５９１，５９２，５９３，５９４，５９５が形成されている。導体層５９３は、シールド８０の側面被覆部分８０Ｅに接続されている。導体層５９４は、シールド８０の側面被覆部分８０Ｃに接続されている。導体層５９５は、シールド８０の側面被覆部分８０Ｆに接続されている。

図９（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１，６０２が形成されている。導体層６０２は、シールド８０の側面被覆部分８０Ｄに接続されている。

図９（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、導体層６１１，６１２が形成されている。

図９（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層６２１，６２２，６２３が形成されている。

図１０（ａ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１が形成されている。

図１０（ｂ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、導体層６４１，６４２，６４３，６４４が形成されている。

図１０（ｃ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、導体層６５１，６５２，６５３，６５４が形成されている。

図１１（ａ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、導体層６６１，６６２，６６３，６６４，６６５が形成されている。

図１１（ｂ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、導体層６７１，６７２，６７３，６７４，６７５が形成されている。

図１１（ｃ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、導体層６８１，６８２，６８３，６８４，６８５，６８６が形成されている。

図１２（ａ）は、１９層目の誘電体層６９のパターン形成面を示している。誘電体層６９のパターン形成面には、導体層６９１，６９２，６９３，６９４，６９５，６９６が形成されている。

図１２（ｂ）は、２０層目の誘電体層７０のパターン形成面を示している。誘電体層７０のパターン形成面には、導体層７０１，７０２，７０３，７０４，７０５，７０６，７０７が形成されている。

図１２（ｃ）は、２１層目の誘電体層７１のパターン形成面を示している。誘電体層７１のパターン形成面には、導体層７１１，７１２，７１３，７１４，７１５，７１６，７１７が形成されている。

図１３（ａ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、導体層７２１，７２２，７２３，７２４，７２５，７２６，７２７が形成されている。導体層７２７は、導体層７２６に接続されている。

図１３（ｂ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、導体層７３１，７３２，７３３，７３４，７３５，７３６，７３７が形成されている。導体層７３７は、導体層７３６に接続されている。

図１３（ｃ）は、２４層目の誘電体層７４のパターン形成面を示している。誘電体層７４のパターン形成面には、導体層７４１，７４２が形成されている。

図１４（ａ）は、２５層目の誘電体層７５のパターン形成面を示している。誘電体層７５のパターン形成面には、導体層７５１，７５２が形成されている。

図１４（ｂ）は、２６層目ないし２８層目の誘電体層７６～７８のパターン形成面を示している。誘電体層７６～７８には、導体層およびスルーホールは形成されていない。

図１４（ｃ）は、２９層目の誘電体層７９のパターン形成面を示している。誘電体層７９のパターン形成面とは反対側のマーク形成面には、導体層よりなるマーク７９１が形成されている。

図２ないし図５に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２９層目の誘電体層７９のマーク形成面およびマーク７９１の上面が積層体５０の上面５０Ｂになるように、１層目ないし２９層目の誘電体層５１～７９が積層されて構成される。

図６ないし図１３に示した複数のスルーホールの各々は、１層目ないし２９層目の誘電体層５１～７９を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図６ないし図１３に示した複数のスルーホールのうち、端子内または導体層内に位置するスルーホールは、その端子またはその導体層に接続されている。

以下、図１に示した電子部品１の回路の構成要素と、図６ないし図１４に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、共振器１０の構成要素について説明する。インダクタＬ１１は、図１０（ｂ）ないし図１４（ａ）に示した導体層６４１，６５１，６６１，６７１，６８１，６９１，７０１，７１１，７２１，７３１，７４１，７５１と、これらの導体層に接続された複数のスルーホールとによって構成されている。

インダクタＬ１２は、図１１（ｃ）ないし図１３（ｂ）に示した導体層６８３，６９３，７０３，７１３，７２３，７３３と、これらの導体層に接続された複数のスルーホールとによって構成されている。

キャパシタＣ１１は、図６（ｂ）ないし図８（ａ）に示した導体層５２１，５３１，５４１，５５１，５６１，５７１と、これらの導体層の間の誘電体層５２～５６とによって構成されている。

キャパシタＣ１２は、図６（ｂ）ないし図８（ｂ）に示した導体層５２２，５３２，５４２，５５２，５６２，５７２，５８１と、これらの導体層の間の誘電体層５２～５７とによって構成されている。

キャパシタＣ１３は、図６（ｂ）および図７（ａ）に示した導体層５２３，５４５と、これらの導体層の間の誘電体層５２，５３とによって構成されている。

次に、共振器２０の構成要素について説明する。インダクタＬ２１は、図１０（ｂ）ないし図１４（ａ）に示した導体層６４２，６５２，６６２，６７２，６８２，６９２，７０２，７１２，７２２，７３２，７４２，７５２と、これらの導体層に接続された複数のスルーホールとによって構成されている。

キャパシタＣ２１は、図７（ａ）および図７（ｂ）に示した導体層５４４，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。

キャパシタＣ２２は、図７（ｂ）ないし図８（ｂ）に示した導体層５５３，５６３，５７３，５８２と、これらの導体層の間の誘電体層５５～５７とによって構成されている。

キャパシタＣ２３は、図６（ｃ）および図７（ａ）に示した導体層５３３，５４３と、これらの導体層の間の誘電体層５３とによって構成されている。

次に、共振器３０の構成要素について説明する。インダクタＬ３１は、図１１（ａ）ないし図１３（ｂ）に示した導体層６６４，６７４，６８４，６９４，７０４，７１４，７２４，７３４と、これらの導体層に接続された複数のスルーホールとによって構成されている。

インダクタＬ３２は、図８（ｃ）ないし図９（ｃ）に示した導体層５９１，６０１，６１１，６２１と、これらの導体層に接続された複数のスルーホールとによって構成されている。

インダクタＬ３３は、図１０（ｂ）ないし図１３（ｂ）に示した導体層６４４，６５４，６６５，６７５，６８５，６９５，７０５，７１５，７２５，７３５と、これらの導体層に接続された複数のスルーホールとによって構成されている。

インダクタＬ３４は、図７（ｃ）ないし図８（ｃ）に示した導体層５６４，５７４，５８３，５９２と、これらの導体層に接続された複数のスルーホールとによって構成されている。

キャパシタＣ３１は、図７（ｂ）および図７（ｃ）に示した導体層５５５，５６５と、これらの導体層の間の誘電体層５５とによって構成されている。

キャパシタＣ３２は、図７（ａ）および図７（ｃ）に示した導体層５４６，５６６と、これらの導体層の間の誘電体層５４，５５とによって構成されている。

キャパシタＣ３３は、図６（ｃ）ないし図７（ｂ）に示した導体層５３５，５４７，５５５と、これらの導体層の間の誘電体層５３，５４とによって構成されている。

キャパシタＣ３４は、図６（ｃ）および図７（ａ）に示した導体層５３６，５４６と、これらの導体層の間の誘電体層５３とによって構成されている。

キャパシタＣ３５は、図６（ｂ）ないし図７（ａ）に示した導体層５２５，５３７，５４８と、これらの導体層の間の誘電体層５２，５３とによって構成されている。

キャパシタＣ３６は、図６（ｃ）および図７（ａ）に示した導体層５３８，５４９と、これらの導体層の間の誘電体層５３とによって構成されている。

キャパシタＣ３７は、図６（ｂ）および図６（ｃ）に示した導体層５２６，５３８と、これらの導体層の間の誘電体層５２とによって構成されている。

次に、ＬＣ回路４０の構成要素について説明する。インダクタＬ４１は、図１０（ｂ）ないし図１３（ｂ）に示した導体層６４３，６５３，６６３，６７３，６８６，６９６，７０６，７１６，７２６，７３６と、これらの導体層に接続された複数のスルーホールとによって構成されている。

インダクタＬ４２は、図１２（ｂ）ないし図１３（ｂ）に示した導体層７０７，７１７，７２７，７３７と、これらの導体層に接続された複数のスルーホールとによって構成されている。

キャパシタＣ４１は、図６（ｂ）および図６（ｃ）に示した導体層５２４，５３４と、これらの導体層の間の誘電体層５２とによって構成されている。

キャパシタＣ４２は、図６（ｃ）および図７（ａ）に示した導体層５３４，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。

次に、シールド８０と積層体５０の内部の構成要素との接続関係について説明する。シールド８０の側面被覆部分８０Ｃは、図６（ａ）ないし図８（ｃ）に示した導体層５２１，５２３，５９４と複数のスルーホールを介して、端子１１６，１１７に接続されている。シールド８０の側面被覆部分８０Ｄは、図６（ａ）ないし図９（ａ）に示した導体層５２４，５２５，６０２と複数のスルーホールを介して、端子１１１，１１８，１１９に接続されている。シールド８０の側面被覆部分８０Ｅは、図６（ａ）ないし図８（ｃ）に示した導体層５２１，５２３，５６１，５９３と複数のスルーホールを介して、端子１１６，１１７に接続されている。シールド８０の側面被覆部分８０Ｆは、図６（ａ）ないし図８（ｃ）に示した導体層５２４，５２５，５９５と複数のスルーホールを介して、端子１１１，１１８，１１９に接続されている。

次に、図３ないし図５を参照して、本実施の形態に係る電子部品１の構造上の特徴について説明する。シールド８０は、共振器１０と共振器３０の両方に対向する特定の部分を含んでいる。共振器３０と上記特定の部分との間隔は、共振器１０と上記特定の部分の間隔よりも大きい。

以下、上記特定の部分について具体的に説明する。シールド８０の側面被覆部分８０Ｃは、上記特定の部分に対応する。共振器１０のインダクタＬ１２とキャパシタＣ１２は、側面被覆部分８０Ｃに対向している。本実施の形態では特に、インダクタＬ１２を構成する導体層６８３，６９３，７０３，７１３，７２３，７３３と側面被覆部分８０Ｃとの間隔と、キャパシタＣ１２を構成する導体層５２２，５４２，５６２，５８１と側面被覆部分８０Ｃとの間隔は、互いに等しい。また、共振器３０のインダクタＬ３１とキャパシタＣ３３は、側面被覆部分８０Ｃに対向している。インダクタＬ３１を構成する導体層６６４，６７４，７０４，７１４と側面被覆部分８０Ｃとの間隔は、キャパシタＣ３３を構成する導体層５３５と側面被覆部分８０Ｃとの間隔よりも大きい。

図５に示したように、共振器３０のインダクタＬ３１（導体層７１４）と側面被覆部分８０Ｃとの間隔は、共振器１０のインダクタＬ１２（導体層７３３）と側面被覆部分８０Ｃとの間隔よりも大きい。従って、共振器３０と側面被覆部分８０Ｃとの間隔は、共振器１０と側面被覆部分８０Ｃとの間隔よりも大きい。また、図６（ｂ）ないし図８（ｂ）に示したように、共振器３０のキャパシタＣ３３（導体層５３５）と側面被覆部分８０Ｃとの間隔は、共振器１０のキャパシタＣ１２（導体層５２２，５４２，５６２，５８１）と側面被覆部分８０Ｃとの間隔よりも大きい。

また、シールド８０の上面被覆部分８０Ｂも、上記特定の部分に対応する。共振器１０のインダクタＬ１１を構成する導体層７５１は、上面被覆部分８０Ｂに対向している。共振器３０のインダクタＬ３１を構成する導体層７３４と共振器３０のインダクタＬ３３を構成する導体層７３５は、上面被覆部分８０Ｂに対向している。図３に示したように、共振器３０のインダクタＬ３１，Ｌ３３（導体層７３４，７３５）と上面被覆部分８０Ｂとの間隔は、共振器１０のインダクタＬ１１（導体層７５１）と上面被覆部分８０Ｂとの間隔よりも大きい。従って、共振器３０と上面被覆部分８０Ｂとの間隔は、共振器１０と上面被覆部分８０Ｂとの間隔よりも大きい。

また、シールド８０の上面被覆部分８０Ｂは、共振器２０にも対向している。共振器２０のインダクタＬ２１を構成する導体層７５２は、上面被覆部分８０Ｂに対向している。図３に示したように、共振器３０のインダクタＬ３１，Ｌ３３（導体層７３４，７３５）と上面被覆部分８０Ｂとの間隔は、共振器２０のインダクタＬ２１（導体層７５１）と上面被覆部分８０Ｂとの間隔よりも大きい。従って、共振器３０と上面被覆部分８０Ｂとの間隔は、共振器２０と上面被覆部分８０Ｂとの間隔よりも大きい。

また、シールド８０の側面被覆部分８０Ｅは、共振器１０と共振器２０の両方に対向している。共振器１０のインダクタＬ１２とキャパシタＣ１１，Ｃ１２は、側面被覆部分８０Ｅに対向している。本実施の形態では特に、インダクタＬ１２を構成する導体層６８３，６９３，７０３，７１３，７２３，７３３と側面被覆部分８０Ｅとの間隔と、キャパシタＣ１１を構成する導体層５３１，５５１，５７１と側面被覆部分８０Ｅとの間隔と、キャパシタＣ１２を構成する導体層５２２，５４２，５６２，５８１と側面被覆部分８０Ｅとの間隔は、互いに等しい。また、共振器２０のインダクタＬ２１とキャパシタＣ２２，Ｃ２３は、側面被覆部分８０Ｅに対向している。インダクタＬ２１を構成する導体層６４２，６５２，６６２，６７２，６８２，６９２，７２２，７３２，７４２，７５２と側面被覆部分８０Ｅとの間隔は、キャパシタＣ２２，Ｃ２３を構成する導体層５３３，５５３と側面被覆部分８０Ｅとの間隔よりも大きい。

図５に示したように、共振器２０のインダクタＬ２１（導体層７５２）と側面被覆部分８０Ｅとの間隔は、共振器１０のインダクタＬ１２（導体層７３３）と側面被覆部分８０Ｅとの間隔よりも大きい。また、図６（ｂ）ないし図８（ｂ）に示したように、共振器２０のキャパシタＣ２２，Ｃ２３（導体層５３３，５５３）と側面被覆部分８０Ｅとの間隔は、共振器１０のキャパシタＣ１１，Ｃ１２（導体層５２２，５３１，５４２，５５１，５６２，５７１，５８１）と側面被覆部分８０Ｃとの間隔よりも大きい。従って、共振器２０と側面被覆部分８０Ｅとの間隔は、共振器１０と側面被覆部分８０Ｅとの間隔よりも大きい。

また、シールド８０の側面被覆部分８０Ｃと上面被覆部分８０Ｂは、ＬＣ回路４０にも対向している。ＬＣ回路４０のインダクタＬ４１を構成する導体層６４３，６５３，６８６，６９６，７２６，７３６は、側面被覆部分８０Ｃに対向している。図５に示したように、ＬＣ回路４０のインダクタＬ４１（導体層７３６）と側面被覆部分８０Ｃとの間隔は、共振器１０のインダクタＬ１２（導体層７３３）と側面被覆部分８０Ｃとの間隔よりも大きい。従って、ＬＣ回路４０と側面被覆部分８０Ｃとの間隔は、共振器１０と側面被覆部分８０Ｃとの間隔よりも大きい。

ＬＣ回路４０のインダクタＬ４１を構成する導体層７３６とＬＣ回路４０のインダクタＬ４２を構成する導体層７３７は、上面被覆部分８０Ｂに対向している。図３に示したように、ＬＣ回路４０のインダクタＬ４１，Ｌ４２（導体層７３６，７３７）と上面被覆部分８０Ｂとの間隔は、共振器１０のインダクタＬ１１（導体層７５１）と上面被覆部分８０Ｂとの間隔よりも大きい。従って、ＬＣ回路４０と上面被覆部分８０Ｂとの間隔は、共振器１０と上面被覆部分８０Ｂとの間隔よりも大きい。

なお、特定の部分は、上記の例に限られない。例えば、上面被覆部分８０Ｂの一部または側面被覆部分の一部を特定の部分としてもよいし、複数の側面被覆部分を１つの特定の部分としてもよい。

次に、本実施の形態に係る電子部品１の特性の一例を示す。図１５は、電子部品１の通過減衰特性の一例を示す特性図である。図１６は、電子部品１の反射減衰特性の一例を示す特性図である。図１５および図１６において、横軸は周波数を示し、縦軸は減衰量を示している。図１５において、符号８１を付した曲線は、共通ポート２と信号ポート３との間に設けられた共振器１０によって構成される第１のフィルタの通過減衰特性を示している。また、符号８２を付した曲線は、共通ポート２と信号ポート４との間に設けられた共振器２０によって構成される第３のフィルタの通過減衰特性を示している。また、符号８３を付した曲線は、共通ポート２と信号ポート５との間に設けられた共振器３０によって構成される第２のフィルタの通過減衰特性を示している。

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、シールド８０は、積層体５０の表面の一部を覆っている。本実施の形態では特に、シールド８０は、積層体５０の上面５０Ｂと４つの側面５０Ｃ～５０Ｆを覆っている。これにより、本実施の形態によれば、複数の電子部品間における電磁干渉や、シールドケースに起因する電子部品の特性の変動を抑制することができる。

また、本実施の形態では、共振器１０，２０，３０は、積層体５０に一体化されている。共振器１０，２０，３０は、積層体５０に含まれる複数の導体層を用いて構成されている。共振器１０は、第１の通過帯域内の周波数の第１の信号が通過する信号経路に設けられている。共振器２０は、第３の通過帯域内の周波数の第３の信号が通過する信号経路に設けられている。共振器３０は、第２の通過帯域内の周波数の第２の信号が通過する信号経路に設けられている。

本実施の形態では、積層体５０の表面にシールド８０が設けられている。そのため、共振器１０，２０，３０の各々の構成要素とシールド８０とが容量結合し得る。共振器１０と共振器３０を比較すると、共振器３０は、共振器１０に比べて通過帯域が高い信号経路に設けられている。そのため、共振器３０は、共振器１０に比べて、容量結合の影響を受けやすく、インピーダンス整合を取りにくい。

これに対し、本実施の形態では、前述のように、共振器３０とシールド８０の特定の部分との間隔を、共振器１０とシールド８０の特定の部分の間隔よりも大きくしている。これにより、本実施の形態によれば、共振器３０が受けるシールド８０との容量結合の影響を抑制して、インピーダンス整合を取りやすくすることができる。

同様に、共振器２０は、共振器１０に比べて通過帯域が高い信号経路に設けられている。本実施の形態では、前述のように、共振器２０とシールド８０の特定の部分との間隔を、共振器１０とシールド８０の特定の部分の間隔よりも大きくしている。これにより、本実施の形態によれば、共振器２０が受けるシールド８０との容量結合の影響を抑制して、インピーダンス整合を取りやすくすることができる。

なお、共振器２０と共振器３０を比較すると、共振器３０は、共振器２０に比べて通過帯域が高い信号経路に設けられている。本実施の形態では、前述のように、共振器３０とシールド８０の特定の部分との間隔を、共振器２０とシールド８０の特定の部分の間隔よりも大きくしている。

また、本実施の形態では、共通ポート２と共振器１０，２０との間にＬＣ回路４０が設けられている。ＬＣ回路４０は、積層体５０に含まれる複数の導体層を用いて構成された少なくとも１つの素子を含んでいる。ＬＣ回路４０の少なくとも１つの素子も、シールド８０と容量結合し得る。また、ＬＣ回路４０は、共振器１０，２０に比べて、インピーダンスの変動によって共振器３０に与える影響が大きい。これに対し、本実施の形態では、前述のように、ＬＣ回路４０とシールド８０の特定の部分との間隔を、共振器１０とシールド８０の特定の部分との間隔よりも大きくしている。これにより、本実施の形態によれば、ＬＣ回路４０のインピーダンスの変動によって共振器３０が受ける影響を抑制することができる。

以上のことから、本実施の形態によれば、実装の高密度化に伴う電磁気的な不具合の発生を抑制しながら、所望の特性を実現することができる。

なお、本実施の形態では、共振器３０のインダクタＬ３１またはインダクタＬ３３とシールド８０の特定の部分（上面被覆部分８０Ｂまたは側面被覆部分８０Ｃ）との間隔が、共振器３０とシールド８０の特定の部分との間隔となる。しかし、インダクタおよびキャパシタのみならず、共振器３０の経路３３を構成する導体層およびスルーホールも、シールド８０と容量結合し得る。従って、インダクタＬ３１，Ｌ３３等の共振器３０に含まれる素子よりも、共振器３０の経路３３の一部を構成する導体層およびスルーホールがシールド８０の特定の部分に近い場合には、この導体層およびスルーホールとシールド８０の特定の部分との間隔を大きくすることにより、共振器３０が受けるシールド８０との容量結合の影響を抑制することができる。

上記の共振器３０の経路３３についての説明は、共振器２０の経路２３およびＬＣ回路４０の経路４３にも当てはまる。

また、本実施の形態では、共振器１０とシールド８０との間隔を大きくすることなく、共振器３０とシールド８０との間隔を大きくしている。これにより、本実施の形態によれば、共振器１０とシールド８０との間隔が、共振器３０とシールド８０との間隔と同じである場合に比べて、電子部品１を小型化することができる。

次に、シールド８０が電子部品１の特性に与える影響について調べたシミュレーションの結果について説明する。シミュレーションでは、本実施の形態に係る電子部品１に対応する実施例のモデルと、比較例の電子部品に対応する比較例のモデルを用いた。シミュレーションでは、電子部品１において、共振器３０のインダクタＬ３２，Ｌ３３，Ｌ３４およびＬＣ回路４０のインダクタＬ４１，Ｌ４２の各々とシールド８０の上面被覆部分８０Ｂとの間隔が、１５０～２２０μｍの範囲内になるように、実施例のモデルを作成した。

比較例の電子部品の構成は、基本的には、本実施の形態に係る電子部品１の構成と同じである。シミュレーションでは、比較例の電子部品において、共振器３０のインダクタＬ３２，Ｌ３３，Ｌ３４およびＬＣ回路４０のインダクタＬ４１，Ｌ４２の各々とシールド８０の上面被覆部分８０Ｂとの間隔が、３０μｍになるように、比較例のモデルを作成した。

また、シミュレーションでは、共振器３０によって構成される第２のフィルタの通過帯域を、３３００ＭＨ以上５０００ＭＨｚ以下とした。また、共振器２０によって構成される第３のフィルタの通過帯域を、１４２８ＭＨｚ以上２６９０ＭＨｚ以下とした。以下、第２のフィルタをハイバンドフィルタとも言い、第３のフィルタをミドルバンドフィルタとも言う。

図１７は、ミドルバンドフィルタ（第３のフィルタ）の挿入損失を示す特性図である。図１８は、ミドルバンドフィルタ（第３のフィルタ）の反射損失を示す特性図である。図１９は、ハイバンドフィルタ（第２のフィルタ）の挿入損失を示す特性図である。図２０は、ハイバンドフィルタ（第２のフィルタ）の反射損失を示す特性図である。図１７ないし図２０の各々において、横軸は周波数を示している。図１７および図１９の各々において、縦軸は挿入損失を示している。図１８および図２０の各々において、縦軸は反射損失を示している。

また、図１７において、符号８４を付した曲線は、実施例のモデルにおけるミドルバンドフィルタの挿入損失を示し、符号８５を付した曲線は、比較例のモデルにおけるミドルバンドフィルタの挿入損失を示している。図１８において、符号８６を付した曲線は、実施例のモデルにおけるミドルバンドフィルタの反射損失を示し、符号８７を付した曲線は、比較例のモデルにおけるミドルバンドフィルタの反射損失を示している。図１９において、符号８８を付した曲線は、実施例のモデルにおけるハイバンドフィルタの挿入損失を示し、符号８９を付した曲線は、比較例のモデルにおけるハイバンドフィルタの挿入損失を示している。図２０において、符号９０を付した曲線は、実施例のモデルにおけるハイバンドフィルタの反射損失を示し、符号９１を付した曲線は、比較例のモデルにおけるハイバンドフィルタの反射損失を示している。

図１７および図１９に示したように、比較例のモデルでは、ミドルバンドフィルタとハイバンドフィルタのいずれにおいても、実施例のモデルに比べて、通過帯域における挿入損失が大きかった。また、図１８および図２０に示したように、比較例のモデルでは、ミドルバンドフィルタとハイバンドフィルタのいずれにおいても、実施例のモデルに比べて、通過帯域における反射損失が小さかった。上述のように比較例のモデルにおいて反射損失が小さくなるのは、フィルタの通過帯域においてフィルタのインピーダンスが低下して、インピーダンス整合が取れなくなるからである。その結果、比較例のモデルでは、挿入損失が大きくなる。

シミュレーションの結果から、共振器３０のインダクタＬ３２，Ｌ３３，Ｌ３４を、シールド８０の上面被覆部分８０Ｂから遠ざけることにより、ハイバンドフィルタ（第２のフィルタ）の特性が悪化することを防止できることが分かる。同様に、シミュレーションの結果から、ＬＣ回路４０のインダクタＬ４１，Ｌ４２を、シールド８０の上面被覆部分８０Ｂから遠ざけることにより、ミドルバンドフィルタ（第３のフィルタ）の特性が悪化することを防止できることが分かる。

なお、シミュレーションでは、共振器３０およびＬＣ回路４０の各々とシールド８０の上面被覆部分８０Ｂとの間隔を変化させた。しかし、シミュレーションの結果は、シールド８０の上面被覆部分８０Ｂに限らず、シールド８０の他の部分にも当てはまる。すなわち、共振器３０を、シールド８０の上面被覆部分８０Ｂ以外の部分から遠ざけることによっても、ハイバンドフィルタ（第２のフィルタ）の特性が悪化することを防止できる。同様に、ＬＣ回路４０を、シールド８０の上面被覆部分８０Ｂ以外の部分から遠ざけることによっても、ミドルバンドフィルタ（第３のフィルタ）の特性が悪化することを防止できる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、周波数帯域の異なる２つの信号を分離するダイプレクサであってもよいし、周波数が異なる複数の信号を扱う分波器以外の電子部品であってもよい。

また、電子部品１は、ＬＣ回路４０の代わりに、１つ以上のインダクタを含む回路を備えていてもよい。

１…電子部品、２…共通ポート、３，４，５…信号ポート、１０，２０，３０…共振器、４０…ＬＣ回路、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、５１～７９…誘電体層、８０…シールド、８０Ｂ…上面被覆部分、８０Ｃ～８０Ｆ…側面被覆部分。

Claims (11)

1. 共通ポートと、
   第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートと、
   前記第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートと、
   回路構成上前記共通ポートと前記第１の信号ポートとの間に設けられた第１の共振器と、
   回路構成上前記共通ポートと前記第２の信号ポートとの間に設けられた第２の共振器と、
   積層された複数の誘電体層と複数の導体層とを含み、前記共通ポート、前記第１の信号ポート、前記第２の信号ポート、前記第１の共振器および前記第２の共振器を一体化するための積層体と、
   導体よりなり前記積層体の表面の一部を覆うシールドとを備え、
   前記第１および第２の共振器は、前記複数の導体層を用いて構成され、
   前記積層体は、前記複数の誘電体層の積層方向の両端に位置する底面および上面と、前記底面と前記上面を接続する４つの側面とを有し、
   前記シールドは、前記第１の共振器と前記第２の共振器の両方に対向する特定の部分を含み、
   前記第２の共振器と前記特定の部分との間隔は、前記第１の共振器と前記特定の部分との間隔よりも大きく、
   前記第１の共振器は、前記第２の共振器と前記特定の部分との間に介在していないことを特徴とする積層型電子部品。
2. 前記シールドは、前記特定の部分の少なくとも一部として、前記４つの側面のうちの１つを覆う側面被覆部分を含み、
   前記第２の共振器と前記側面被覆部分との間隔は、前記第１の共振器と前記側面被覆部分との間隔よりも大きいことを特徴とする請求項１記載の積層型電子部品。
3. 前記シールドは、前記特定の部分の少なくとも一部として、前記上面を覆う上面被覆部分を含み、
   前記第２の共振器と前記上面被覆部分との間隔は、前記第１の共振器と前記上面被覆部分との間隔よりも大きいことを特徴とする請求項１または２記載の積層型電子部品。
4. 前記第１の共振器は、少なくとも１つの第１のインダクタを含み、
   前記第２の共振器は、少なくとも１つの第２のインダクタを含み、
   前記少なくとも１つの第２のインダクタと前記特定の部分との間隔は、前記少なくとも１つの第１のインダクタと前記特定の部分との間隔よりも大きいことを特徴とする請求項１ないし３のいずれかに記載の積層型電子部品。
5. 前記第１の共振器は、少なくとも１つの第１のキャパシタを含み、
   前記第２の共振器は、少なくとも１つの第２のキャパシタを含み、
   前記少なくとも１つの第２のキャパシタと前記特定の部分との間隔は、前記少なくとも１つの第１のキャパシタと前記特定の部分との間隔よりも大きいことを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。
6. 共通ポートと、
   第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートと、
   前記第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートと、
   回路構成上前記共通ポートと前記第１の信号ポートとの間に設けられた第１の共振器と、
   回路構成上前記共通ポートと前記第２の信号ポートとの間に設けられた第２の共振器と、
   積層された複数の誘電体層と複数の導体層とを含み、前記共通ポート、前記第１の信号ポート、前記第２の信号ポート、前記第１の共振器および前記第２の共振器を一体化するための積層体と、
   導体よりなり前記積層体の表面の一部を覆うシールドと、
   回路構成上前記共通ポートと前記第１の共振器との間に設けられ、前記複数の導体層を用いて構成された少なくとも１つの素子を含む回路をと備え、
   前記第１および第２の共振器は、前記複数の導体層を用いて構成され、
   前記積層体は、前記複数の誘電体層の積層方向の両端に位置する底面および上面と、前記底面と前記上面を接続する４つの側面とを有し、
   前記シールドは、前記第１の共振器と前記第２の共振器の両方に対向する特定の部分を含み、
   前記第２の共振器と前記特定の部分との間隔は、前記第１の共振器と前記特定の部分との間隔よりも大きく、
   前記特定の部分は、前記回路に対向し、
   前記回路と前記特定の部分との間隔は、前記第１の共振器と前記特定の部分との間隔よりも大きいことを特徴とする積層型電子部品。
7. 前記素子は、インダクタであることを特徴とする請求項６記載の積層型電子部品。
8. 前記共通ポート、前記第１の信号ポートおよび前記第２の信号ポートは、前記積層体の前記底面に設けられ、
   前記シールドは、前記上面および前記４つの側面の全体を覆っていることを特徴とする請求項１ないし７のいずれかに記載の積層型電子部品。
9. 更に、前記第１の通過帯域よりも高く前記第２の通過帯域よりも低い第３の通過帯域内の周波数の第３の信号を選択的に通過させる第３の信号ポートと、
   回路構成上前記共通ポートと前記第３の信号ポートとの間に設けられた第３の共振器とを備え、
   前記第３の共振器は、前記複数の導体層を用いて構成されていることを特徴とする請求項１ないし８のいずれかに記載の積層型電子部品。
10. 共通ポートと、
    第１の通過帯域内の周波数の第１の信号を選択的に通過させる第１の信号ポートと、
    前記第１の通過帯域よりも高い第２の通過帯域内の周波数の第２の信号を選択的に通過させる第２の信号ポートと、
    前記第１の通過帯域よりも高く前記第２の通過帯域よりも低い第３の通過帯域内の周波数の第３の信号を選択的に通過させる第３の信号ポートと、
    回路構成上前記共通ポートと前記第１の信号ポートとの間に設けられた第１の共振器と、
    回路構成上前記共通ポートと前記第２の信号ポートとの間に設けられた第２の共振器と、
    回路構成上前記共通ポートと前記第３の信号ポートとの間に設けられた第３の共振器と、
    積層された複数の誘電体層と複数の導体層とを含み、前記共通ポート、前記第１の信号ポート、前記第２の信号ポート、前記第３の信号ポート、前記第１の共振器、前記第２の共振器および前記第３の共振器を一体化するための積層体と、
    導体よりなり前記積層体の表面の一部を覆うシールドとを備え、
    前記第１ないし第３の共振器は、前記複数の導体層を用いて構成され、
    前記積層体は、前記複数の誘電体層の積層方向の両端に位置する底面および上面と、前記底面と前記上面を接続する４つの側面とを有し、
    前記シールドは、前記第１の共振器と前記第２の共振器の両方に対向する特定の部分を含み、
    前記第２の共振器と前記特定の部分との間隔は、前記第１の共振器と前記特定の部分との間隔よりも大きく、
    前記特定の部分は、前記第３の共振器に対向し、
    前記第２の共振器と前記特定の部分との間隔は、前記第３の共振器と前記特定の部分との間隔よりも大きいことを特徴とする積層型電子部品。
11. 前記特定の部分は、前記第３の共振器に対向し、
    前記第３の共振器と前記特定の部分との間隔は、前記第１の共振器と前記特定の部分との間隔よりも大きいことを特徴とする請求項９または１０記載の積層型電子部品。

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