JP7543484B2 - 小画素設計のための誘電体構造 - Google Patents
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Description
多くの現代の電子装置（例えば、スマートフォン、デジタルカメラ、生物医学画像装置、自動車画像装置など）は、イメージセンサを備えている。イメージセンサは、入射放射線を吸収し、入射放射線に対応する電気信号を出力するように構成された１つ以上の光検出素子（例えば、フォトダイオード、フォトトランジスタ、フォトレジスタなど）を備える。ある種類のイメージセンサには、電荷結合素子（ＣＣＤ）イメージセンサと相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサが含まれる。ＣＣＤイメージセンサと比較して、ＣＭＯＳイメージセンサは、低消費電力、小型サイズ、高速データ処理、データの直接出力、及び製造コストの低さから好まれている。ある種類のＣＭＯＳイメージセンサには、前面照射型（ＦＳＩ）イメージセンサと背面照射型（ＢＳＩ）イメージセンサが含まれる。
したがって、本発明は、改善された性能を有するイメージセンサを対象とする。
したがって、本発明は、コストを削減するイメージセンサの形成方法を対象とする。
いくつかの実施形態において、本発明はイメージセンサを提供する。イメージセンサは半導体基板を含み、半導体基板は第１の画素領域と第２の画素領域とを含み、半導体基板は第１の側を有し、半導体基板は半導体基板の第１の側とは反対側の第２の側を有する。第１の転送ゲートは、第１の画素領域の上に位置される。第２の転送ゲートは、第２の画素領域の上に位置される。ディープトレンチアイソレーション（ＤＴＩ）構造が半導体基板内に配置され、横方向で第１の画素領域と第２の画素領域の間に配置される。ＤＴＩ 構造は、半導体基板の第１面から第２面まで半導体基板を完全に貫通する。第１の浮遊拡散ノードは、第１の画素領域に配置される。第２の浮遊拡散ノードは第２の画素領域に配置され、ＤＴＩ構造は横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置される。中間層誘電体（ＩＬＤ）構造は、半導体基板、第１の転送ゲート、第２の転送ゲート、ＤＴＩ構造、第１の浮遊拡散ノード、及び第２の浮遊拡散ノードの上に配置される。誘電体構造は、ＩＬＤ構造と半導体基板との間に配置され、誘電体構造は、横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置され、誘電体構造は、第１の転送ゲート及び第２の転送ゲートから横方向に離間し、誘電体構造はＤＴＩ構造の上に位置され、誘電体構造の幅はＤＴＩ構造の幅より大きい。
いくつかの実施形態において、本発明はイメージセンサを提供する。イメージセンサは、半導体基板の第１の画素領域に配置された第１の光検出素子を含み、半導体基板は、第１の側と、第１の側の反対側の第２の側とを有する。第２の光検出素子は、半導体基板の第２の画素領域に配置される。第１浮遊拡散ノードは、第１画素領域に配置される。第２浮遊拡散ノードは、第２画素領域に配置される。ディープ トレンチアイソレーション（ＤＴＩ）構造が半導体基板内に配置され、第１画素領域と第２画素領域の両方を横方向に取り囲み、ＤＴＩ構造は、半導体基板の第１面から第２面まで半導体基板を完全に貫通し、ＤＴＩ構造の第１の部分は、第１の方向に半導体基板を通って横方向に延在し、ＤＴＩ構造の第２の部分は、第１の方向と垂直な第２の方向に半導体基板を通って横方向に延在し、ＤＴＩ構造の第１の部分は、ＤＴＩ構造の第３の部分でＤＴＩ構造の第２の部分と交差する。中間層誘電体（ＩＬＤ）構造は、半導体基板、ＤＴＩ構造、第１の浮遊拡散ノード、及び第２の浮遊拡散ノードの上に配置される。誘電体構造は、ＩＬＤ構造と半導体基板との間に配置され、誘電体構造は、横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置され、誘電体構造は、少なくとも部分的に、ＤＴＩ構造の第３の部分、ＤＴＩ構造の第２の部分、及びＤＴＩ構造の第１の部分のそれぞれを覆う。
いくつかの実施形態において、本発明は、イメージセンサの形成方法を提供する。この方法は、半導体基板の第１の側に沿って第１の転送ゲートを形成することを含み、半導体基板は、第１の側とは反対側の第２の側を有する。第２の転送ゲートは、半導体基板の第１の側に沿って形成される。誘電体構造は、半導体基板の第１の側に沿って、横方向で第１の転送ゲートと第２の転送ゲートとの間に形成される。誘電体構造が形成された後、第１の浮遊拡散ノードが、半導体基板内に、横方向で第１の転送ゲートと誘電体構造との間に形成される。誘電体構造が形成された後、第２の浮遊拡散ノードが、半導体基板内に、横方向で第２の転送ゲートと誘電体構造との間に形成される。第１の転送ゲート、第２の転送ゲート、誘電体構造、半導体基板の第１の側、第１の浮遊拡散ノード、及び第２の浮遊拡散ノードの上にエッチストップ層が形成される。エッチストップ層の上に中間層誘電体（ＩＬＤ）構造が形成される。トレンチは半導体基板内に形成され、トレンチが横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に形成され、トレンチが半導体基板の第１の側から第２の側まで半導体基板を完全に貫通するように形成され、前記トレンチは、その一部が横方向で前記誘電体構造の周囲内に配置されるように形成される。ディープトレンチアイソレーション（ＤＴＩ）構造が半導体基板内に形成され、ＤＴＩ構造を形成することは、トレンチ内に誘電材料を堆積させることを含む。
以上により、本発明のイメージセンサは、改善された性能（例えば、暗電流の減少、白色画素の減少など）を有し得る。さらに、本発明のイメージセンサの形成方法は、コストを削減することができる。
本発明の態様は、以下の詳細な説明を添付の図面とともに読むと最もよく理解される。業界の標準的な慣行に従って、さまざまな特徴が一定の縮尺で描かれていないことに留意されたい。実際、説明を明確にするために、さまざまな特徴の寸法を任意に増減することができる。
以下の開示では、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は例を提供する。本発明を簡略化するために、構成要素及び配置の特定の例を以下に説明する。無論、これらは専ら例であり、限定することを意図したものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１及び第２の特徴が直接接触して形成される実施形態を含むことができ、追加の特徴が第１及び第２の特徴が直接接触せず、第１及び第２の特徴の間に形成されることができる実施形態も含むことができる。さらに、本発明は、様々な例において符号及び／又は記載を繰り返すことがある。この繰り返しは、単純化及び明確化を目的としており、それ自体、説明したさまざまな実施形態及び／又は構成の間の関係を示すものではない。
「下に」、「下方に」、「下部」、「上方に」、「上部」など空間的に相対的な用語は、説明を容易にするために、図面に示されたある構成要素又は特徴と別の構成要素又は特徴との関係を説明するために本明細書で使用される場合がある。空間的に相対的な用語は、図に示される向きに加えて、使用中又は動作中の装置のさまざまな向きを包含することを意図している。装置は別の方向（９０度回転又は他の方向）に向けられても良く、本明細書で使用される空間的に相対的な記述子も同様にそれに応じて解釈され得る。
多くのポータブル電子装置（例えば、カメラ、携帯電話など）は、画像を取得するためのイメージセンサを備えている。そのようなイメージセンサの一例は、複数の画素センサを備える相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサ（ＣＩＳ）である。画素センサの各々は、基板（例えば、半導体基板）の画素領域に配置された光検出素子を備える。画素センサの各々は、蓄積された電荷をその光検出素子から浮遊拡散ノードに転送するように構成された転送ゲートを備える。バックサイドディープトレンチアイソレーション（ＢＤＴＩ）構造が基板内に配置され、画素領域を横方向に囲む。ＢＤＴＩ構造は、画素センサ間の隔離（例えば、電気的隔離、光学的隔離など）を提供するように構成される。
ＢＤＴＩ構造は、基板の前側の反対側にある基板の裏側から基板内に延在する。典型的には、ＢＤＴＩ構造は、基板を部分的に貫通して延在する（例えば、基板の裏側から前側まで基板を完全には貫通しない）。ただし、ＢＤＴＩ 構造が基板を部分的にしか貫通していないため、画素サイズが縮小し続けるにつれて、画素センサの重要業績評価指標（ＫＰＩ）（暗電流、白色画素、フルウェル容量など）は悪影響を受ける（暗電流の増加、白色画素の増加など）。例えば、ＢＤＴＩ構造は基板を部分的にしか貫通しないので、ＢＤＴＩ構造と基板の前側との間の基板の一部は、電荷キャリアが隣接する画素センサ間で容易に移動することを可能にし（例えば、電子クロストーク）、それによって画素センサのＫＰＩに悪影響を与える。
ＢＤＴＩ構造が基板を部分的にしか貫通していないことに起因する画素センサのＫＰＩを改善する１つの部分的な解決策は、ＢＤＴＩ構造が基板を完全に貫通するようにＢＤＴＩ構造の深さを増加させることである。ＢＤＴＩ構造を基板全体に貫通することにより、画素センサのＫＰＩを改善することができる（例えば、暗電流の減少、白色画素の減少、フルウェル容量の増加など）。しかしながら、画素サイズがさらに縮小されるにつれて、ＢＤＴＩ構造と浮遊拡散ノードとの間の横方向の間隔を制御すること（例えば、ＢＤＴＩ構造と浮遊拡散ノードとの間の所定の横方向の間隔を一貫して維持すること）がより困難になる。浮遊拡散ノードがＢＤＴＩ構造に近すぎる（又は直接接触する）場合、画素センサのＫＰＩは、電荷キャリアがＢＤＴＩ構造に沿ってトラップされるため、悪影響を受ける可能性がある。
いくつかの実施形態において、浮遊拡散ノードを形成するためのプロセスのために、ＢＤＴＩ構造と浮遊拡散ノードとの間の横方向の間隔を制御することが難しい場合がある。例えば、浮遊拡散ノードは、通常、複数の小さな開口部を含むフォトレジスト（例えば、ポジ／ネガ型フォトレジスト材料）を利用するドーピングプロセス（例えば、イオン注入プロセス）によって形成される。複数の小さな開口部は、浮遊拡散ノードが形成される位置に対応する。しかしながら、画素サイズがさらに縮小されるにつれて、複数の小さな開口部のサイズを縮小することがますます困難になっている（例えば、現在の世代のフォトリソグラフィツールには、開口部のサイズを縮小し続けるための解像度がない）。
本発明の様々な実施形態は、イメージセンサ（例えば、ＣＩＳ）に関する。イメージセンサは、第２の側とは反対側の第１の側を有する半導体基板を含む。半導体基板は、第１の画素領域と第２の画素領域とを有する。第１の転送ゲートは、第１の画素領域の上に位置される。第２の転送ゲートは、第２の画素領域の上に位置される。ディープトレンチアイソレーション（ＤＴＩ）構造（例えば、ＢＤＴＩ構造）が、半導体基板内に配置され、横方向で第１の画素領域と第２の画素領域との間に配置される。ＤＴＩ構造は、半導体基板の第１の側から半導体基板の第２の側まで半導体基板を完全に貫通する。第１の浮遊拡散ノードは、第１画素領域に配置される。第２の浮遊拡散ノードは、第２画素領域に配置される。ＤＴＩ構造は、横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置される。中間層誘電体（ＩＬＤ）構造が、半導体基板、第１の転送ゲート、第２の転送ゲート、ＤＴＩ構造、第１の浮遊拡散ノード、及び第２の浮遊拡散ノードの上に配置される。誘電体構造は、ＩＬＤ構造と半導体基板との間に配置される。誘電体構造はＤＴＩ構造の上に位置され、誘電体構造は横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置される。誘電体構造の幅は、ＤＴＩ構造の幅より大きい。
誘電体構造がＤＴＩ構造の上に配置され、横方向で第１及び第２の浮遊拡散ノード間に配置されるので、ＤＴＩ構造と第１及び第２の浮遊拡散ノードとの間の横方向の間隔は、より適切に制御され得る（例えば、誘電体構造により、より一貫したＤＴＩ構造と第１及び第２浮遊拡散ノードの間の横方向の間隔が達成される）。より具体的には、誘電体構造は、第１及び第２の浮遊拡散ノードを形成するためのドーピングプロセス（例えば、イオン注入プロセス）中にマスキング構造として利用される。誘電体構造はドーピングプロセス中にマスキング構造として利用され、誘電体構造の幅はＤＴＩ構造の幅よりも大きいため、第１の浮遊拡散ノード及び第２の浮遊拡散ノードがＤＴＩ構造からより正確に横方向に離間されるように形成され得る。したがって、典型的なイメージセンサと比較して、本発明のイメージセンサは改善された性能（例えば、暗電流の減少、白色画素の減少など）を有し得る。さらに、いくつかの実施形態において、本発明のイメージセンサを製造するためのコストは、典型的なイメージセンサを製造するためのコストよりも低くなり得る（例えば、誘電体構造は、現世代のリソグラフィツール、現世代のエッチングツールなどの現行世代の製造ツールを依然として利用しながら、横方向の間隔をより適切に制御することを可能にし得る）。
図１は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの実施形態の断面図１００を示す。
図１の断面図１００に示されるように、イメージセンサは基板１０２（例えば、半導体基板）を備える。基板１０２は、前側１０２ｆと、前側１０２ｆの反対側の裏側１０２ｂとを有する。いくつかの実施形態において、基板１０２の前側１０２ｆは、第１の表面（例えば、前面）によって画定され、基板１０２の裏側１０２ｂは、第１の表面とは反対側の第２の表面（例えば、裏面）によって画定される。
基板１０２は、複数の画素領域１０３を含む。例えば、基板１０２は、第１の画素領域１０３ａ及び第２の画素領域１０３ｂを含む。複数の画素領域１０３は、イメージセンサの個々の画素（例えば、画素センサ）のフィーチャー（例えば、以下により詳細に説明する構造的フィーチャー）が配置される基板１０２の部分である。例えば、第１の画素領域１０３ａは、イメージセンサの第１の個別の画素のフィーチャー（例えば、以下により詳細に説明する構造的フィーチャー）が配置される基板１０２の第１の部分である。第２の画素領域１０３ｂは、イメージセンサの第２の個別の画素のフィーチャー（例えば、以下でより詳細に説明する構造的フィーチャー）が配置される基板１０２の第２の部分である、などである。
基板１０２は、任意のタイプの半導体本体（例えば、単結晶シリコン／ＣＭＯＳバルク、ゲルマニウム（Ｇｅ）、ＩＩＩ－Ｖ族半導体材料、シリコン－ゲルマニウム（ＳｉＧｅ）、シリコン・オン・インシュレータ（ＳＯＩ）など）を含んでも良い。いくつかの実施形態において、イメージセンサ（例えば、裏側照明イメージセンサ）は、基板１０２の裏側１０２ｂを通過する入射放射線（例えば、光子）を記録するように構成される。他の実施形態では、イメージセンサ（例えば、前側照明イメージセンサ）は、基板１０２の前側１０２ｆを通過する入射放射線（例えば、光子）を記録するように構成される。基板１０２は、第１のドーピング型（例えば、ｐ型／ｎ型）を有していても良く、又は真性であっても良い。他の実施形態では、基板１０２は、第１のドーピング型とは反対の第２のドーピング型（例えば、ｎ型／ｐ型）を有していても良い。
複数の画素領域１０３には、それぞれ複数の光検出素子１０４が配置されている。例えば、第１の光検出素子１０４ａは、第１の画素領域１０３ａに配置される。第２の光検出素子１０４ｂは、第２の画素領域１０３ｂに配置されるなどである。いくつかの実施形態において、複数の光検出素子１０４はそれぞれ、第２のドーピング型を有する基板１０２の部分を含む。他の実施形態では、複数の光検出素子１０４はそれぞれ、第１のドーピング型を有する基板１０２の部分を含む。いくつかの実施形態において、複数の光検出素子１０４に隣接する基板１０２の一部は、第１のドーピング型（例えば、ｐ型／ｎ型）を有するか、又は真性であっても良い。複数の光検出素子１０４は、入射放射線（例えば、光）を吸収し、入射放射線に対応する電気信号を生成するように構成される。
複数の浮遊拡散ノード１０６は、複数の画素領域１０３にそれぞれ配置される。例えば、第１浮遊拡散ノード１０６ａは、第１画素領域１０３ａに配置される。第２浮遊拡散ノード１０６ｂは、第２画素領域１０３ｂに配置されるなどである。複数の浮遊拡散ノード１０６は、第２のドーピング型を有する基板１０２の領域である。複数の浮遊拡散ノード１０６は、複数の光検出素子１０４から離間している。いくつかの実施形態において、複数の浮遊拡散ノード１０６は、複数の光検出素子１０４にそれぞれ対応する。例えば、第１浮遊拡散ノード１０６ａは第１光検出素子１０４ａに対応する。第２の浮遊拡散ノード１０６ｂは、第２の光検出素子１０４ｂに対応するなどである。複数の浮遊拡散ノード１０６は、それらの対応する光検出素子から離間している。
いくつかの実施形態において、ドープウェル１０８が基板１０２に配置される。さらなる実施形態では、ドープウェル１０８は複数の画素領域１０３に配置される。ドープウェル１０８は、第１のドーピング型を有する基板１０２の領域である。さらなる実施形態では、複数の浮遊拡散ノード１０６は、ドープされたウェル１０８内に配置されて良い。
複数の転送ゲート１１０は、基板１０２の前側１０２ｆの上方に／上に配置される。複数の転送ゲート１１０は、複数の画素領域１０３の上にそれぞれは位置される。例えば、第１の転送ゲート１１０ａは、第１の画素領域１０３ａの上に位置される。第２の転送ゲート１１０ｂは、第２の画素領域１０３ｂの上に位置される、などである。複数の転送ゲート１１０は、蓄積された電荷を対応する光検出素子から対応する浮遊拡散ノードに転送するように構成される。例えば、第１の転送ゲート１１０ａは、第１の光検出素子１０４ａに蓄積された電荷を第１の光検出素子１０４ａから第１の浮遊拡散ノード１０６ａに転送するように構成される。第２の転送ゲート１１０ｂは、第２の光検出素子１０４ｂに蓄積された電荷を第２の光検出素子１０４ｂから第２の浮遊拡散ノード１０６ｂに転送するように構成されるなどである。
複数の転送ゲート１１０は、それぞれ複数のゲート誘電体構造１１２を含む。複数の転送ゲート１１０は、それぞれ複数のゲート電極構造１１４を含む。複数のゲート電極構造１１４は、それぞれ、複数のゲート誘電体構造１１２の上に配置される。例えば、第１の転送ゲート１１０ａは、第１のゲート誘電体構造１１２ａと、第１のゲート誘電体構造１１２ａの上に配置される第１のゲート電極構造１１４ａとを含む。第２の転送ゲート１１０ｂは、第２のゲート誘電体構造１１２ｂと、第２のゲート誘電体構造１１２ｂの上に配置される第２のゲート電極構造１１４ｂとを含む、などである。いくつかの実施形態において、複数のゲート誘電体構造１１２は、例えば、酸化物（例えば、二酸化シリコン（ＳｉＯ２））、高誘電率誘電材料（例えば、酸化ハフニウム（ＨｆＯ）、酸化タンタル（ＴａＯ））、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、約３．９より大きい誘電率を有する他の誘電材料）、他の誘電材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。いくつかの実施形態において、複数のゲート電極構造１１４は、例えば、ポリシリコン、金属（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）など）、他の導電性材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。
いくつかの実施形態において、複数の転送ゲート１１０は、上部及び下部を有する。さらなる実施形態では、複数の転送ゲート１１０の上部は、基板１０２の前側１０２ｆの上に配置される。さらに別の実施形態では、複数の転送ゲート１１０の下部は、図１の断面図１００に示すように、対応する上部から基板１０２に垂直に延在する。そのような実施形態において、複数の転送ゲー１１０は、垂直転送ゲートともいう。
ディープトレンチアイソレーション（ＤＴＩ）構造１１５が基板１０２に配置される。ＤＴＩ構造１１５は、基板１０２の裏側１０２ｂから基板１０２に垂直に延在する。ＤＴＩ構造１１５は、基板１０２を通って延在する。いくつかの実施形態において、ＤＴＩ構造１１５は、基板１０２の裏側１０２ｂから基板１０２の前側１０２ｆまで基板１０２を完全に貫通して延在する。他の実施形態では、ＤＴＩ構造１１５は、基板１０２を部分的に貫通しても良い（例えば、基板１０２を完全に貫通しない）。
ＤＴＩ構造１１５は、横方向で第１の画素領域１０３ａと第２の画素領域１０３ｂとの間に配置される。いくつかの実施形態において、ＤＴＩ構造１１５は、横方向で第１の浮遊拡散ノード１０６ａと第２の浮遊拡散ノード１０６ｂとの間に配置される。いくつかの実施形態において、ＤＴＩ構造１１５は、横方向で第１の光検出素子１０４ａと第２の光検出素子１０４ｂとの間に配置される。いくつかの実施形態において、ＤＴＩ構造１１５は、横方向で第１の転送ゲート１１０ａと第２の転送ゲート１１０ｂとの間に配置される。
ＤＴＩ構造１１５は、基板１０２を通って横方向に延在する。いくつかの実施形態において、ＤＴＩ構造１１５は、基板１０２を通って横方向に延在し、第１の画素領域１０３ａを横方向に取り囲む。さらなる実施形態では、ＤＴＩ構造１１５は、基板１０２を通って横方向に延在し、第２の画素領域１０３ｂを横方向に取り囲む。さらに別の実施形態では、ＤＴＩ構造１１５は、基板１０２を通って横方向に延在し、複数の画素領域１０３の各画素領域を横方向に取り囲む。
いくつかの実施形態において、ＤＴＩ構造１１５の第１の部分は第１の画素領域１０３ａに配置され、ＤＴＩ構造１１５の第２の部分は第２の画素領域１０３ｂに配置される。さらなる実施形態では、ＤＴＩ構造１１５の第１の部分及びＤＴＩ構造１１５の第２の部分は、環状のレイアウトを有していても良い（例えば、ＤＴＩ構造１１５が複数の画素領域１０３のそれぞれを横方向に取り囲む実施形態）。いくつかの実施形態において、ＤＴＩ構造１１５の第１の部分の厚さ（例えば、環の厚さ）は、ＤＴＩ構造１１５の第２の部分の厚さと実質的に同じである。他の実施形態では、ＤＴＩ構造１１５の第１の部分の厚さは、ＤＴＩ構造１１５の第２の部分の厚さとは異なって良い。ＤＴＩ構造１１５の他の部分は、複数の画素領域１０３の他の画素領域に配置され得ることが理解される。
いくつかの実施形態において、ＤＴＩ構造１１５は隔離構造ともいう。いくつかの実施形態において、ＤＴＩ構造１１５は、バックサイドディープトレンチアイソレーション（ＢＤＴＩ）構造ともいう。そのような実施形態において、ＤＴＩ構造１１５は、基板１０２の裏側１０２ｂから基板１０２に延在して良い。いくつかの実施形態において、ＤＴＩ構造１１５は、基板１０２の裏側１０２ｂではなく、基板１０２の前側１０２ｆから基板内に延在して良いことを理解されたい。そのような実施形態においてでは、ＤＴＩ構造１１５は、フロントサイドディープトレンチアイソレーション（ＦＤＴＩ）構造ともいう。
いくつかの実施形態において、ＤＴＩ構造１１５は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、窒化ケイ素（ＳｉＮ））、酸窒化物（例えば、酸窒化ケイ素（ＳｉＯＮ））、テトラエトキシシラン（ＴＥＯＳ）、高誘電率誘電材料（例えば、酸化ハフニウム（ＨｆＯ）、酸化タンタル（ＴａＯ））、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、約３．９より大きい誘電率を有する他の誘電材料）、他の誘電材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。いくつかの実施形態において、ＤＴＩ構造１１５の側壁は、図１の断面図１００に示されるように、実質的に真っ直ぐ（例えば、垂直）であっても良い。他の実施形態では、ＤＴＩ構造１１５は、傾斜した側壁を有しても良い。
中間層誘電体（ＩＬＤ）構造１１６は、基板１０２の前側１０２ｆの上に配置される。ＩＬＤ構造１１６は、複数の転送ゲート１１０の上方に配置される。ＩＬＤ構造１１６は、ＤＴＩ構造１１５の上方に配置される。いくつかの実施形態において、ＩＬＤ構造１１６は、低誘電率誘電体（例えば、約３．９未満の誘電率を有する誘電材料）、酸化物（例えば、ＳｉＯ２）などをそれぞれ含む、１つ以上の積層されたＩＬＤ層を含む。
相互接続構造１１８（例えば、銅相互接続）は、ＩＬＤ構造１１６内及び基板１０２の前側１０２ｆの上に配置される。相互接続構造１１８は、複数の導電性コンタクト１１８ａ（例えば、金属コンタクト）及び複数の導電性ワイヤ１１８ｂ（例えば、金属ビア）を含む。図１の断面図１００には示されていないが、いくつかの実施形態において、相互接続構造１１８が追加の導電性フィーチャー（例えば、複数の導電性ビア）を含んでも良いことが理解される。いくつかの実施形態において、相互接続構造１１８は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、金（Ａｕ）、他の導電性材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。さらなる実施形態では、複数の導電性コンタクト１１８ａは、第１の導電性材料（例えば、Ｗ）を含んでも良く、複数の導電性ワイヤ１１８ｂは、第１の導電性材料とは異なる第２の導電性材料（例えば、Ｃｕ）を含んでも良い。
誘電体構造１２０は、垂直方向でＩＬＤ構造１１６とＤＴＩ構造１１５との間に配置される。誘電体構造１２０は、垂直方向でＩＬＤ構造１１６と基板１０２との間に配置される。いくつかの実施形態において、誘電体構造１２０は、垂直方向でＩＬＤ構造と基板１０２の前側１０２ｆとの間に配置される。誘電体構造１２０は、ＤＴＩ構造１１５の上方に位置される。誘電体構造１２０は、横方向で第１の浮遊拡散ノード１０６ａと第２の浮遊拡散ノード１０６ｂとの間に配置される。いくつかの実施形態において、誘電体構造１２０は、ＤＴＩ構造１１５に接触する（例えば、直接接触する）。さらなる実施形態では、ＤＴＩ構造１１５の上面は、誘電体構造１２０の下面に接触する。
いくつかの実施形態において、誘電体構造１２０は、例えば、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＸＮＹ）、酸化物（例えば、ＳｉＯ２）、炭化物（例えば、炭化ケイ素（ＳｉＣ））、他の誘電材料、又はこれらの組み合わせ（例えば、ＯＮＯ多層構造）であっても良く、又はそれを含んでも良い。さらなる実施形態では、誘電体構造１２０は、窒化ケイ素（ＳｉＮ）であってもよく、又はそれを含んでも良い。さらなる実施形態では、誘電体構造１２０は、ＩＬＤ構造１１６とは異なる化学組成を有する。例えば、いくつかの実施形態において、誘電体構造１２０は窒化ケイ素（ＳｉＮ）であり、ＩＬＤ構造１１６は二酸化シリコン（ＳｉＯ２）である。
ＤＴＩ構造１１５は幅１２２を有する。誘電体構造１２０は幅１２４を有する。誘電体構造１２０の幅１２４は、ＤＴＩ構造１１５の幅１２２よりも大きい。
誘電体構造１２０はＤＴＩ構造１１５の上方に位置され、横方向で第１の浮遊拡散ノード１０６ａと第２の浮遊拡散ノード１０６ｂとの間に配置されるので、ＤＴＩ構造１１５と第１の浮遊拡散ノード１０６ａとの間の横方向の間隔及びＤＴＩ構造１１５と第２の浮遊拡散ノード１０６ｂとの間の横方向の間隔は、より適切に制御され得る（例えば、誘電体構造１２０により、より一貫したＤＴＩ構造１１５と第１浮遊拡散ノード１０６ａ及び第 ２の 浮遊拡散ノード１０６ｂの間の横方向の間隔が達成される）。より具体的には、誘電体構造１２０は、本明細書でより詳細に説明される第１の浮遊拡散ノード１０６ａ及び第２の浮遊拡散ノード１０６ｂを形成するためのドーピングプロセス（例えば、イオン注入プロセス）中にマスキング構造として利用される。誘電体構造１２０はドーピングプロセス中にマスキング構造として利用され、誘電体構造１２０の幅１２４はＤＴＩ構造１１５の幅１２２よりも大きいため、第１の浮遊拡散ノード１０６ａ及び第２の浮遊拡散ノード１０６ｂは、第１の浮遊拡散ノード１０６ａ及び第２の浮遊拡散ノード１０６ｂがＤＴＩ構造１１５からより正確に横方向に離間されるように形成され得る。したがって、典型的なイメージセンサ（例えば、誘電体構造１２０を含まないイメージセンサ）と比較して、本発明のイメージセンサは、改善された性能（例えば、暗電流の減少、白色画素の減少など）を有し得る。さらに、いくつかの実施形態において、本発明のイメージセンサを製造するためのコストは、典型的なイメージセンサを製造するためのコストよりも低くなり得る（例えば、誘電体構造１２０は、現世代のリソグラフィツール、現世代のエッチングツールなどの現行世代の製造ツールを依然として利用しながら、横方向の間隔をより適切に制御することを可能にし得る。
図２は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態の断面図２００を示す。
図２の断面図２００に示されるように、イメージセンサは、基板１０２の上に配置された複数の側壁スペーサ２０２を含む。例えば、イメージセンサは、基板１０２の上に配置された第１の側壁スペーサ２０２ａと、基板１０２の上に配置された第２の側壁スペーサ２０２ｂを含む、などである。複数の側壁スペーサ２０２は、複数の転送ゲート１１０の側壁に沿って配置される。例えば、第１の側壁スペーサ２０２ａは、第１の転送ゲート１１０ａの側壁に沿って配置される。第２の側壁スペーサ２０２ｂは、第２の転送ゲート１１０ｂの側壁に沿って配置される、などである。複数の側壁スペーサ２０２は、複数のゲート電極構造１１４の側壁に沿って配置される。例えば、第１の側壁スペーサ２０２ａは、第１のゲート電極構造１１４ａの側壁に沿って配置される。第２の側壁スペーサ２０２ｂは、第２のゲート電極構造１１４ｂの側壁に沿って配置される、などである。いくつかの実施形態において、複数の側壁スペーサ２０２は、複数のゲート誘電体構造１１２の側壁に沿って配置される。例えば、第１の側壁スペーサ２０２は、第１のゲート誘電体構造１１２ａの側壁に沿って配置される。第２の側壁スペーサ２０２ｂは、第２のゲート誘電体構造１１２ｂの側壁に沿って配置される、などである。さらなる実施形態では、複数の側壁スペーサ２０２は、それぞれ閉ループ経路で複数の転送ゲート１１０の周りに横方向に延在することができる。例えば、第１の側壁スペーサ２０２ａは、第１の閉ループ経路で第１の転送ゲート１１０ａの周りに横方向に延在する。第２の側壁スペーサ２０２ｂは、第２の閉ループ経路で第２の転送ゲート１１０ｂの周りに横方向に延在する、などである。
複数の側壁スペーサ２０２は、誘電体構造１２０から横方向に離間している。例えば、第１の側壁スペーサ２０２ａは、誘電体構造から第１の方向に（ｘ軸に沿って）横方向に離間しており、第２の側壁スペーサ２０２ｂは、誘電体構造から第１の方向とは反対の第２の方向に（ｘ軸に沿って）横方向に離間している。いくつかの実施形態において、複数の側壁スペーサ２０２は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＸＮＹ）、他の誘電材料、又はこれらの組み合わせ（例えば、ＯＮＯ側壁スペーサ）であっても良く、又はそれを含んでも良い。さらなる実施形態では、複数の側壁スペーサ２０２は、窒化ケイ素（ＳｉＮ）であっても良く、又はそれを含んでも良い。さらなる実施形態では、複数の側壁スペーサ２０２は誘電体構造１２０と同じ化学組成を有する。例えば、いくつかの実施形態において、複数の側壁スペーサ２０２及び誘電体構造１２０はそれぞれＳｉＮである。
また、図２の断面図２００に示されるように、エッチストップ層２０４（例えば、コンタクトエッチストップ層（ＣＥＳＬ））が基板１０２の上に配置される。いくつかの実施形態において、エッチストップ層２０４は、複数の転送ゲート１１０、誘電体構造１２０、複数の側壁スペーサ２０２、複数の浮遊拡散ノード１０６、ＤＴＩ構造１１５、及びドープウェル１０８の上にも配置される。いくつかの実施形態において、エッチストップ層２０４は、基板１０２、複数の転送ゲート１１０、誘電体構造１２０、及び複数の側壁スペーサ２０２を覆う。
エッチストップ層２０４は、垂直方向でＩＬＤ構造１１６と誘電体構造１２０との間に配置される。いくつかの実施形態において、エッチストップ層２０４は、ＩＬＤ構造１１６及び誘電体構造１２０に接触する（例えば、直接接触する）。いくつかの実施形態において、エッチストップ層２０４はまた、垂直方向でＩＬＤ構造１１６と複数の側壁スペーサ２０２との間に配置され、及び／又は垂直方向でＩＬＤ構造１１６と複数の転送ゲート１１０との間に配置される。さらなる実施形態では、エッチストップ層２０４は、複数の側壁スペーサ２０２及び／又は複数の転送ゲート１１０に接触（例えば、直接接触）こしても良い。エッチストップ層２０４は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、他の誘電材料、これらの組み合わせであっても良く、又はそれを含んでも良い。さらなる実施形態では、エッチストップ層２０４の化学組成は、誘電体構造１２０の化学組成及び／又はＩＬＤ構造１１６の化学組成とは異なる（例えば、エッチストップ層は誘電体構造１２０及び／又はＩＬＤ構造１１６とは異なる材料である）。
複数のゲート電極構造１１４は厚さ２０６を有する。いくつかの実施形態において、複数のゲート電極構造１１４の厚さ２０６は、基板１０２の前側１０２ｆの上に配置された複数のゲート電極構造１１４の上部の厚さに対応する。さらなる実施形態では、厚さ２０６は、約１００オングストローム（Å）から約１０００Åである（例えば、約１００Åから約１０００Åは、製造方法によるわずかな変動を含む）。さらに別の実施形態では、厚さ２０６は、約５００Åから約８００Åである。
誘電体構造１２０は厚さ２０８を有する。いくつかの実施形態において、厚さ２０８は約１５０Åから約９５０Åである。さらなる実施形態では、厚さ２０８は、約４００Åから約５２０Åである。いくつかの実施形態において、厚さ２０８は、厚さ２０６以下である。さらなる実施形態では、厚さ２０８は、厚さ２０６の約５０％から約６５％である。いくつかの実施形態において、厚さ２０８が厚さ２０６の５０％未満である場合、誘電体構造１２０は、マスキング構造として適切に機能しない可能性がある（例えば、基板１０２へのイオンの注入を適切に阻止できない可能性がある）。いくつかの実施形態において、厚さ２０８が厚さ２０６の６５％を超える場合、ＩＬＤ構造１１６の厚さは、所定の厚さを超えて増加する可能性があり、それによって、意味のある利益を追加することなくイメージセンサを製造するためのコストが増加する。
また、図２の断面図２００に示されるように、誘電体構造１２０は、第１の側壁２１０及び第２の側壁２１２を有する。第１の側壁２１０は、第２の側壁２１２の反対側にある。ＤＴＩ構造１１５は、第１の側壁２１４及び第２の側壁２１６を有する。第２の側壁２１６は、第１の側壁２１４の反対側にある。
誘電体構造１２０の第１の側壁２１０は、ＤＴＩ構造１１５の第１の側壁２１４から第１の距離２１８で横方向に離間している。誘電体構造１２０の第２の側壁２１２は、ＤＴＩ構造１１５の第２の側壁２１６から第２の距離２２０で横方向に離間している。いくつかの実施形態において、第１の距離２１８は、第２の距離２２０と実質的に等しい（例えば、実質的に等しい距離は、製造方法による小さな変動を含み得る）。さらなる実施形態では、第１の距離２１８及び第２の距離２２０は、約４０Åから約６０Åである。いくつかの実施形態において、第１の距離２１８及び／又は第２の距離２２０が約４０Å未満である場合、第１の浮遊拡散ノード１０６ａとＤＴＩ構造１１５との間の横方向の間隔及び／又は第２の浮遊拡散ノード１０６ｂとＤＴＩ構造１１５との間の横方向の間隔は小さすぎる可能性があり、それによって、電荷キャリアがＤＴＩ構造１１５に沿ってトラップされるため、イメージセンサの性能が悪影響を受ける（例えば、画素センサのＫＰＩの低下）。いくつかの実施形態において、第１の距離２１８及び／又は第２の距離２２０が約６０Åより大きい場合、第１の浮遊拡散ノード１０６ａとＤＴＩ構造１１５との間の横方向の間隔及び／又は第２の浮遊拡散ノードとＤＴＩ構造 １１５との間の横方向の間隔は大きすぎる可能性があり、それによって歩留りに悪影響を与える（例えば、浮遊拡散ノードに電気的に結合される導電性コンタクトのランディング区ゾーンが小さすぎるため）。
また、図２の断面図２００に示されるように、基板１０２は厚さ２２２を有する。厚さ２２２は、約１マイクロメートル（μｍ）から約１０μｍであって良い。いくつかの実施形態において、厚さ２２２は、約２μｍから約５μｍである。さらなる実施形態では、厚さ２２２は約３μｍである。
図３は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態のレイアウト図３００を示す。図３のレイアウト図３００を明確にするために、イメージセンサのいくつかのフィーチャー（例えば、複数の側壁スペーサ２０２、エッチングストップ層２０４、ドープされたウェル１０８など）は、図３のレイアウト図３００に図示されていない場合があることを理解されたい。
図３のレイアウト図３００に示すように、イメージセンサは、第１の画素領域１０３ａと、第２の画素領域１０３ｂと、第３の画素領域１０３ｃと、第４の画素領域１０３ｄと、を含む。いくつかの実施形態において、複数の画素領域１０３は、第１の画素領域１０３ａと、第２の画素領域１０３ｂと、第３の画素領域１０３ｃと、第４の画素領域１０３ｄと、を含む。
第３の光検出素子１０４ｃは、第３の画素領域１０３ｃに配置される。第４の光検出素子１０４ｄは、第４の画素領域１０３ｄに配置される。いくつかの実施形態において、複数の光検出素子１０４は、第１の光検出素子１０４ａと、第２の光検出素子１０４ｂと、第３の光検出素子１０４ｃと、第４の光検出素子１０４ｄと、を含む。
第３の浮遊拡散ノード１０６ｃは、基板１０２内及び第３の画素領域１０３ｃ内に配置される。第４の浮遊拡散ノード１０６ｄは、基板１０２内及び第４の画素領域１０３ｄ内に配置される。いくつかの実施形態において、複数の浮遊拡散ノード１０６は、第１の浮遊拡散ノード１０６ａと、第２の浮遊拡散ノード１０６ｂと、第３の浮遊拡散ノード１０６ｃと、及び第４の浮遊拡散ノード１０６ｄと、を含む。
第３の転送ゲート１１０ｃは、基板１０２上に配置され、第３の画素領域１０３ｃの上に配置される。第４の転送ゲート１１０ｄは、基板１０２の上に配置され、第４の画素領域１０３ｄの上に配置される。いくつかの実施形態において、複数の転送ゲート１１０は、第１の転送ゲート１１０ａと、第２の転送ゲート１１０ｂと、第３の転送ゲート１１０ｃと、第４の転送ゲート１１０ｄと、を含む。
第３の転送ゲート１１０ｃは、第３のゲート電極構造１１４ｃ及び第３のゲート誘電体構造（図示せず）を含む。第４の転送ゲート１１０ｄは、第４のゲート電極構造１１４ｄ及び第４のゲート誘電体構造（図示せず）を含む。いくつかの実施形態において、複数のゲート電極構造１１４は、第１のゲート電極構造１１４ａと、第２のゲート電極構造１１４ｂと、第３のゲート電極構造１１４ｃと、第４のゲート電極構造１１４ｄと、を含む。いくつかの実施形態において、複数のゲート誘電体構造１１２は、第１のゲート誘電体構造１１２ａと、第２のゲート誘電体構造１１２ｂと、第３のゲート誘電体構造と、第４のゲート誘電体構造と、を含む。
複数の導電性コンタクト１１８ａは、第１の導電性コンタクト１１８ａ１と、第２の導電性コンタクト１１８ａ２と、第３の導電性コンタクト１１８ａ３と、第４の導電性コンタクト１１８ａ４と、を含む。いくつかの実施形態において、第１の導電性コンタクト１１８ａ１、第２の導電性コンタクト１１８ａ２、第３の導電性コンタクト１１８ａ３、及び第４の導電性コンタクト１１８ａ４は、第１のグループの導電性コンタクト１１８ａ１～１１８ａ４と総称される。第１のグループの導電性コンタクト１１８ａ１～１１８ａ４は、複数の浮遊拡散ノード１０６にそれぞれ電気的に結合される。第１のグループの導電性コンタクト１１８ａ１～１１８ａ４はそれぞれ、複数の浮遊拡散ノード１０６の上に配置される。例えば、第１の導電性コンタクト１１８ａ１は、第１の浮遊拡散ノード１０６ａの上に配置され、電気的に結合される。第２の導電コンタクト１１８ａ２は、第２の浮遊拡散ノード１０６ｂの上に配置され、電気的に結合される、などである。第１のグループの導電性コンタクト１１８ａ１～１１８ａ４は、複数の浮遊拡散ノード１０６から垂直に延在する。
複数の導電性コンタクト１１８ａは、第５の導電性コンタクト１１８ａ５と、第６の導電性コンタクト１１８ａ６と、第７の導電性コンタクト１１８ａ７と、第８の導電性コンタクト１１８ａ８と、を含む。いくつかの実施形態において、第５の導電性コンタクト１１８ａ５、第６の導電性コンタクト１１８ａ６、第７の導電性コンタクト１１８ａ７、及び第８の導電性コンタクト１１８ａ８は、第２のグループの導電性コンタクト１１８ａ５～１１８ａ８と総称される。第２グループの導電性コンタクト１１８ａ５～１１８ａ８は、複数のゲート電極構造１１４にそれぞれ電気的に結合される。第２グループの導電性コンタクト１１８ａ５～１１８ａ８はそれぞれ、複数のゲート電極構造１１４の上に位置される。例えば、第５の導電性コンタクト１１８ａ５は、第１のゲート電極構造１１４ａの上に位置され、電気的に結合される。第６の導電性コンタクト１１８ａ６は、第２のゲート電極構造１１４ｂの上に位置され、電気的に結合される、などである。第２グループの導電性コンタクト１１８ａ５～１１８ａ８は、複数のゲート電極構造１１４から垂直に延在する。
いくつかの実施形態において、第２のグループの導電性コンタクト１１８ａ５～１１８ａ８は、それぞれ、複数の転送ゲート１１０の下部の上方に位置される（例えば、図１を参照）。例えば、第５の導電コンタクト１１８ａ５は、第１の転送ゲート１１０ａの下部の上方に位置される。第６の導電コンタクト１１８ａ６は、第２の転送ゲート１１０ｂの下部の上方に位置される、などである。明確にするために、複数の転送ゲート１１０の下部の輪郭は、図３のレイアウト図３００において破線で示されている。
複数の導電性コンタクト１１８ａは、第９の導電性コンタクト１１８ａ９と、第１０の導電性コンタクト１１８ａ１０と、第１１の導電性コンタクト１１８ａ１１と、第１２の導電性コンタクト１１８ａ１２と、を含む。いくつかの実施形態において、第９の導電性コンタクト１１８ａ９、第１０の導電性コンタクト１１８ａ１０、第１１の導電性コンタクト１１８ａ１１、及び第１２の導電性コンタクト１１８ａ１２は、第３のグループの導電性コンタクト１１８ａ９～１１８ａ１２と総称される。第３グループの導電性コンタクト１１８ａ９～１１８ａ１２は、基板１０２に電気的に結合される。第３グループの導電性コンタクト１１８ａ９～１１８ａ１２は、複数の画素領域１０３の上にそれぞれ位置される。例えば、第９の導電性コンタクト１１８ａ９は、第１の画素領域１０３ａの上に位置される。第１０の導電性コンタクト１１８ａ１０は、第２の画素領域１０３ｂの上に位置される、などである。第３グループの導電性コンタクト１１８ａ９～１１８ａ１２は、基板１０２から垂直に延在する。
いくつかの実施形態において、複数のグランドウェル３０１が基板１０２に配置される。例えば、第１のグランドウェル３０１ａが基板１０２に配置される、第２のグランドウェル３０１ｂが基板１０２に配置される、などである。複数のグランドウェル３０１は、第１ドーピング型を有する基板１０２の領域である。いくつかの実施形態において、第１のグランドウェル３０１ａは、第１の画素領域１０３ａ及び第３の画素領域１０３ｃに配置される。いくつかの実施形態において、第２のグランドウェル３０１ｂは、第２の画素領域１０３ｂ及び第４の画素領域１０３ｄに配置される。
いくつかの実施形態において、導電性コンタクト１１８ａ９～１１８ａ１２の第３のグループは、複数のグランドウェル３０１の上に位置される。例えば、第９の導電性コンタクト１１８ａ９及び第１１の導電性コンタクト１１８ａ１１ は、第１のグランドウェル３０１ａの上に位置され、第１０の導電性コンタクト１１８ａ１０及び第１２の導電性コンタクト１１８ａ１２は、第２のグランドウェル３０１ｂの上に位置される。さらなる実施形態では、第３のグループの導電性コンタクト１１８ａ９～１１８ａ１２は、複数のグランドウェル３０１に電気的に結合される。例えば、第９の導電性コンタクト１１８ａ９及び第１１の導電性コンタクト１１８ａ１１は、第１のグランドウェル３０１ａに電気的に結合され、第１０の導電性コンタクト１１８ａ１０及び第１２の導電性コンタクト１１８ａ１２は、第２のグランドウェル３０１ｂに電気的に結合される。さらに別の実施形態では、第３グループの導電性コンタクト１１８ａ９～１１８ａ１２は、複数のグランドウェル３０１を電気接地（例えば、０ボルト（Ｖ））に電気的に結合するように構成される。
いくつかの実施形態において、ＤＴＩ構造１１５は、第１の横の部分１１５Ｔ１及び第１の縦の部分１１５Ｌ１を有する。ＤＴＩ構造１１５の第１の横の部分１１５Ｔ１は、ＤＴＩ構造１１５の第１の縦の部分１１５Ｌ１に垂直である。第１の横の部分１１５Ｔ１は、基板１０２を通って第１の方向（ｘ軸に沿って）に横方向に延在する。第１の縦の部分１１５Ｌ１は、第１の方向と垂直な第２の方向（ｚ軸に沿って）に基板１０２を通って横方向に延在する。ＤＴＩ構造１１５の第１の横の部分１１５Ｔ１は、ＤＴＩ構造１１５の第１の縦の部分１１５Ｌ１と交差する。ＤＴＩ構造１１５の第１の横の部分１１５Ｔ１がＤＴＩ構造１１５の第１の縦の部分１１５Ｌ１と交差する領域は、ＤＴＩ構造１１５の第１の交差部分１１５Ｘ１として参照される。ＤＴＩ構造１１５の第１交差部１１５Ｘ１は、横方向で第１画素領域１０３ａと第４画素領域１０３ｄとの間に配置され、横方向で第２画素領域１０３ｂと第３画素領域１０３ｃとの間に配置される。ｘ軸とｚ軸は、ｙ軸に対して垂直である。
いくつかの実施形態において、誘電体構造１２０は、少なくとも部分的に、ＤＴＩ構造１１５の第１の横の部分１１５Ｔ１、ＤＴＩ構造１１５の第１の縦の部分１１５Ｌ１、及びＤＴＩ構造１１５の第１の交差部分１１５Ｘ１を覆う。さらなる実施形態では、ＤＴＩ構造１１５の第１の交差部分１１５Ｘ１は、横方向で誘電体構造１２０の周囲内に配置される。いくつかの実施形態において、誘電体構造１２０は、図３のレイアウト図３００に示されるように、レイアウト図に沿って見ると十字状の形状を有する。つまり、いくつかの実施形態において、誘電体構造１２０は、上面から見たときに十字状の形状を有する。
いくつかの実施形態において、誘電体構造１２０は、ＤＴＩ構造１１５の第１の交差部分１１５Ｘ１を完全に覆う。さらなる実施形態では、誘電体構造１２０は、第１の横の部分１１５Ｔ１を部分的に覆い、第１の縦の部分１１５Ｌ１を部分的に覆う。さらなる実施形態では、誘電体構造１２０の中心点は、ＤＴＩ構造１１５の第１の交差部分１１５Ｘ１の中心点の上に位置される（例えば、直上に位置される）。
図３のレイアウト図３００に示されるように、いくつかの実施形態において、ＤＴＩ構造１１５は、複数の画素領域１０３のそれぞれを横方向に取り囲む。第１の縦の部分１１５Ｌ１は、横方向で第１の画素領域１０３ａと第２の画素領域１０３ｂとの間に配置される。第１の縦の部分１１５Ｌ１は、横方向で第３の画素領域１０３ｃと第４の画素領域１０３ｄとの間に配置される。第１の横の部分１１５Ｔ１は、横方向で第１画素領域１０３ａと第３画素領域１０３ｃとの間に配置される。第１の横の部分１１５Ｔ１は、横方向で第２画素領域１０３ｂと第４画素領域１０３ｄとの間に配置される。
誘電体構造１２０は、第１の側壁２１０及び第２の側壁２１２を有する。第１の側壁２１０は、第２の側壁２１２の反対側にある。第１の側壁２１０は、第２の側壁２１２から第１の方向に（ｘ軸に沿って）横方向に離間している。誘電体構造１２０はまた、第３の側壁３０２と、第４の側壁３０４と、第５の側壁３０６と、第６の側壁３０８と、第７の側壁３１０と、第８の側壁３１２と、第９の側壁３１４と、第１０の側壁３１６と、第１１の側壁３１８と、第１２の側壁 ３２０と、を有していても良い。
第３の側壁３０２は、第４の側壁３０４の反対側にある。第３の側壁３０２は、第４の側壁３０４から第２の方向（ｚ軸に沿って）に横方向に離間している。第５の側壁３０６は、第６の側壁３０８の反対側にある。第５の側壁３０６は、第６の側壁３０８から第１の方向（ｘ軸に沿って）に横方向に離間している。第７の側壁３１０は、第８の側壁３１２の反対側にある。第７の側壁３１０は、第８の側壁３１２から第１の方向に（ｘ軸に沿って）横方向に離間している。第９の側壁３１４は、第１０の側壁３１６の反対側にある。第９の側壁３１４は、第１０の側壁３１６から第２の方向（ｚ軸に沿って）に横方向に離間している。第１１の側壁３１８は、第１２の側壁３２０の反対側にある。第１１の側壁３１８は、第１２の側壁３２０から第２の方向（ｚ軸に沿って）に横方向に離間している。
いくつかの実施形態において、第１の側壁２１０及び第７の側壁３１０は、第１の平面に沿って位置合わせされる。さらなる実施形態では、第２の側壁２１２は、第２の平面に沿って第８の側壁３１２と位置合わせされる。いくつかの実施形態において、第９の側壁３１４及び第１１の側壁３１８は、第３の平面に沿って位置合わせされる。さらなる実施形態では、第１０の側壁３１６は、第４の平面に沿って第１２の側壁３２０と位置合わせされる。
いくつかの実施形態において、第１のグループの導電性コンタクト１１８ａ１～１１８ａ４は、横方向で第３の側壁３０２と第４の側壁３０４との間に配置される。さらなる実施形態では、第１のグループの導電性コンタクト１１８ａ１～１１８ａ４はまた、横方向で第５の側壁３０６と第６の側壁３０８との間に配置される。例えば、第１の導電コンタクト１１８ａ１は、横方向で第３の側壁３０２と第４の側壁３０４との間に配置され、横方向で第５の側壁３０６と第６の側壁３０８との間に配置される。第２の導電性コンタクト１１８ａ２は、横方向で第３の側壁３０２と第４の側壁３０４との間に配置され、横方向で第５の側壁３０６と第６の側壁３０８との間に配置される、などである。
図３のレイアウト図３００に示されるように、いくつかの実施形態において、誘電体構造１２０の幅１２４は、第１の側壁２１０と第２の側壁２１２との間の距離に対応する。いくつかの実施形態において、第７の側壁３１０と第８の側壁３１２との間の距離は、第１の側壁２１０と第２の側壁２１２との間の距離と実質的に同じであっても良い。いくつかの実施形態において、第９の側壁３１４と第１０の側壁３１６との間の距離は、第１の側壁２１０と第２の側壁２１２との間の距離と実質的に同じであっても良い。いくつかの実施形態において、第１１の側壁 ３１８と第１２の側壁３２０との間の距離は、第１の側壁２１０と第２の側壁２１２との間の距離と実質的に同じであっても良い。
ＤＴＩ構造１１５の第１の縦の部分１１５Ｌ１は、第１の側壁３２２及び第２の側壁３２４を有する。第２の側壁３２４は、第１の側壁３２２の反対側にある。第１の側壁３２２は、第１の方向に（ｘ軸に沿って）で第２の側壁３２４から横方向に離間する。ＤＴＩ構造１１５は幅１２２を有する。いくつかの実施形態において、幅１２２は、第１の側壁３２２と第２の側壁３２４との間の距離に対応する。いくつかの実施形態において、幅１２４は幅１２２より大きい。さらなる実施形態では、第１の側壁３２２及び第２の側壁３２４の両方は、横方向で第１の側壁２１０と第２の側壁２１２との間に配置される。
ＤＴＩ構造１１５の第１の縦の部分１１５Ｌ１は、第３の側壁３２６及び第４の側壁３２８を有する。第３の側壁３２６は、第４の側壁３２８の反対側にある。第３の側壁３２６は、第１の方向に（ｘ軸に沿って）第４の側壁３２８から横方向に離間する。いくつかの実施形態において、第３の側壁３２６は、第５の平面に沿って第１の側壁３２２と位置合わせされる。いくつかの実施形態において、第４の側壁３２８は、第６の平面に沿って第２の側壁３２４と位置合わせされる。いくつかの実施形態において、第３の側壁３２６と第４の側壁３２８との間の幅は、第１の側壁３２２と第２の側壁３２４との間の距離に実質的に等しい。さらなる実施形態では、第３の側壁３２６と第４の側壁３２８の両方は、横方向で第７の側壁３１０と第８の側壁３１２との間に配置される。
ＤＴＩ構造１１５の第１の横の部分１１５Ｔ１は、第１の側壁３３０及び第２の側壁３３２を有する。第２の側壁３３２は、第１の側壁３３０の反対側にある。第１の側壁３３０は、第２の方向に（ｚ軸に沿って）第２の側壁３３２から横方向に離間する。いくつかの実施形態において、第１の側壁３３０と第２の側壁３３２との間の幅は、第１の側壁３２２と第２の側壁３２４との間の距離に実質的に等しい。さらなる実施形態では、第１の側壁３３０と第２の側壁３３２の両方は、横方向で第９の側壁３１４と第１０の側壁３１６との間に配置される。
ＤＴＩ構造１１５の第１の横の部分１１５Ｔ１は、第３の側壁３３４及び第４の側壁３３６を有する。第３の側壁３３４は、第４の側壁３３６の反対側にある。第３の側壁 ３３４は、第２の方向に（ｚ軸に沿って）第４の側壁３３６から横方向に離間する。いくつかの実施形態において、第３の側壁３３４は、第７の平面に沿って第１の側壁３３０と位置合わせされる。いくつかの実施形態において、第４の側壁３３６は、第８の平面に沿って第２の側壁３３２と位置合わせされる。いくつかの実施形態において、第３の側壁３３４と第４の側壁３３６との間の幅は、第１の側壁３２２と第２の側壁３２４との間の距離に実質的に等しい。さらなる実施形態では、第３の側壁３３４と第４の側壁３３６の両方が横方向で第１１の側壁３１８と第１２の側壁３２０との間に配置される。いくつかの実施形態において、図１の断面図１００及び／又は図２の断面図２００は、図３のレイアウト図３００のＡ－Ａ線に沿って切り取られる。
図４は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態のレイアウト図４００を示す。
図４のレイアウト図４００に示されるように、イメージセンサは、画素領域４０２のグループを含む。例えば、イメージセンサは、第１グループの画素領域４０２ａと、第２グループの画素領域４０２ｂと、第３グループの画素領域４０２ｃと、第４のグループの画素領域４０２ｄと、を含む。画素領域４０２のグループは、行と列を含むアレイに配置することができる。いくつかの実施形態において、画素領域の個々のグループはそれぞれ、複数の画素領域を含む。例えば、第１グループの画素領域４０２ａは、第１の複数の画素領域を含む（例えば、複数の画素領域１０３を参照）。画素領域の第２のグループ４０２ｂは、第２の複数の画素領域を含む、などである。画素領域４０２のグループの個々のグループの画素領域の１つの可能な実施形態のより詳細なレイアウト図が、図３のレイアウト図３００に示されている。いくつかの実施形態において、画素領域４０２のグループは、互いに実質的に同様のレイアウトを有していても良い。
また、図４のレイアウト図４００に示されるように、イメージセンサは、複数の誘電体構造４０４を備える。例えば、イメージセンサは、第１の誘電体構造４０４ａと、第２の誘電体構造４０４ｂと、第３の誘電体構造４０４ｃと、 第４の誘電体構造４０４ｄと、を含む。複数の誘電体構造４０４は、横方向に離間している。複数の誘電体構造４０４は、行と列を含むアレイに配置することができる。複数の誘電体構造のうちの誘電体構造の可能な実施形態のより詳細なレイアウト図が、図３のレイアウト図３００に示されている（例えば、図３のレイアウト図３００に示されている誘電体構造１２０を参照）。いくつかの実施形態において、複数の誘電体構造４０４は、互いに実質的に同様のレイアウトを有していても良い。
また、図４のレイアウト図４００に示されるように、ＤＴＩ構造１１５は、複数の横の部分１１５Ｔ、複数の縦の部分１１５Ｌ、及び複数の交差部分１１５Ｘを備える。いくつかの実施形態において、ＤＴＩ構造１１５は、画素領域４０２のグループを横方向に取り囲む。さらなる実施形態では、ＤＴＩ構造１１５は、画素領域４０２のグループの複数の画素領域を横方向に取り囲む。ＤＴＩ構造１１５の１つの可能な実施形態のより詳細なレイアウト図は、図３のレイアウト図３００に示されている（例えば、図３のレイアウト図３００に示されているＤＴＩ構造１１５を参照）。
図５は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態のレイアウト図５００を示す。
図５のレイアウト図５００に示すように、誘電体構造１２０は、第１の側壁２１０と、第２の側壁２１２と、第３の側壁３０２と、第４の側壁３０４と、第５の側壁３０６、第６の側壁３０８と、第７の側壁３１０と、第８の側壁３１２と、を含んでも良い。
いくつかの実施形態において、第１の側壁２１０は（例えば、完全に又は部分的に）湾曲し、第３の側壁３０２から第５の側壁３０６まで延在しても良い。さらなる実施形態では、第１の側壁２１０は、第１の導電性コンタクト１１８ａ１の周りで湾曲しても良い。さらに別の実施形態では、第１の側壁２１０の湾曲は凹状であっても良い。
いくつかの実施形態において、第２の側壁２１２は（例えば、完全に又は部分的に）湾曲し、第３の側壁３０２から第６の側壁３０８まで延在しても良い。さらなる実施形態では、第２の側壁２１２は、第２の導電性コンタクト１１８ａ２の周りで湾曲しても良い。さらに別の実施形態では、第２の側壁２１２の湾曲は凹状であっても良い。
いくつかの実施形態において、第７の側壁３１０は（例えば、完全に又は部分的に）湾曲し、第４の側壁３０４から第５の側壁３０６まで延在しても良い。さらなる実施形態では、第７の側壁３１０は、第３の導電性コンタクト１１８ａ３の周りで湾曲しても良い。さらに別の実施形態では、第７の側壁３１０の湾曲は凹状であっても良い。
いくつかの実施形態において、第８の側壁３１２は（例えば、完全に又は部分的に）湾曲し、第４の側壁３０４から第６の側壁３０８まで延在しても良い。さらなる実施形態では、第７の側壁３１０は、第４の導電性コンタクト１１８ａ４の周りで湾曲しても良い。さらに別の実施形態では、第８の側壁３１２の湾曲は凹状であっても良い。
図６は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態のレイアウト図６００を示す。
図６のレイアウト図６００に示されるように、いくつかの実施形態において、誘電体構造１２０は、レイアウト図に沿って見た場合、四つ葉状の形状を有する。つまり、いくつかの実施形態において、誘電体構造１２０は、上面から見たときに四つ葉状の形状を有する。
図７は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態の断面図７００を示す。
図７の断面図７００に示されるように、いくつかの実施形態において、ＤＴＩ構造１１５は、誘電ライナー構造７０２及び誘電フィラー構造７０４を含む。誘電ライナー構造７０２は、基板１０２を裏打ちし、誘電体フィラー構造７０４の表面（例えば、側壁及び上面））を覆う。いくつかの実施形態において、誘電体ライナー構造７０２は、基板１０２に接触する（例えば、直接接触する）。いくつかの実施形態において、誘電体ライナー構造７０２は、誘電体構造１２０に接触する（例えば、直接接触する）。いくつかの実施形態において、誘電体ライナー構造７０２は、ドープウェル１０８に接触する（例えば、直接接触する）。
ＤＴＩ構造１１５が誘電体ライナー構造７０２を含む実施形態では、ＤＴＩ構造１１５の上面は、誘電体ライナー構造７０２の上面によって定義されても良い。ＤＴＩ構造１１５が誘電体ライナー構造７０２を含む実施形態では、ＤＴＩ構造１１５の第１の側壁２１４は、誘電体ライナー構造７０２の第１の側壁によって定義されても良い。ＤＴＩ構造１１５が誘電体ライナー構造７０２を含む実施形態では、ＤＴＩ構造１１５の第２の側壁２１６は、誘電体ライナー構造７０２の第２の側壁によって定義されても良い。
いくつかの実施形態において、誘電体ライナー構造７０２は、例えば、高誘電率誘電材料（例えば、ＨｆＯ、ＴａＯ、ＨｆＳｉＯ、ＨｆＴａＯ、ＡｌＯ、ＺｒＯなど）、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、炭化物（例えば、炭化ケイ素（ＳｉＣ））、他の誘電材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。いくつかの実施形態において、誘電性フィラー構造７０４は、例えば、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、テトラエトキシシラン（ＴＥＯＳ）、他の誘電材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。いくつかの実施形態において、誘電フィラー構造７０４は、第１の化学組成（例えば、ＴＥＯＳ）を有し、誘電ライナー構造７０２は、第１の化学組成とは異なる第２の化学組成（例えば、高誘電率誘電材料）を有する。いくつかの実施形態において、誘電体ライナー構造７０２の下面は、基板１０２の裏側１０２ｂと実質的に同一平面上にあっても良い。いくつかの実施形態において、誘電体フィラー構造７０４の下面は、基板１０２の裏側１０２ｂと実質的に同一平面上にあっても良い。
図８は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態の断面図８００を示す。
図８の断面図８００に示されるように、いくつかの実施形態において、誘電ライナー構造７０２は、誘電フィラー構造７０４の上面と実質的に同一平面上にある上面を有する。ライナー構造７０２は、誘電体構造１２０に接触（例えば、直接接触）しても良い。さらなる実施形態では、誘電フィラー構造７０４は、誘電体構造１２０に接触（例えば、直接接触）しても良い。
図９は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態の断面図９００を示す。
図９の断面図９００に示されるように、ＤＴＩ構造１１５は、誘電体構造１２０内に垂直に延在しても良い。いくつかの実施形態において、ＤＴＩ構造１１５は、基板１０２の裏側１０２ｂから誘電体構造１２０の第１の下面９０２まで延在しても良い。さらなる実施形態では、ＤＴＩ構造１１５は、誘電体構造１２０の第１の下面９０２に接触する（例えば、直接接触する）。いくつかの実施形態において、誘電体ライナー構造７０２は、誘電体構造１２０の第１の下面９０２に接触する（例えば、直接接触する）。いくつかの実施形態において、誘電体フィラー構造７０４は、誘電体構造１２０の第１の下面９０２に接触（例えば、直接接触）する。誘電体構造 １２０は、第１の下面９０２と基板１０２の前側１０２ｆとの間に配置される第２の下面９０４を有する。いくつかの実施形態において、第２の下面９０４は、基板１０２の前側１０２ｆと接触（例えば、直接接触）する。
図１０は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態の断面図１０００を示す。
図１０の断面図１０００に示されるように、ＤＴＩ構造１１５は、傾斜した側壁を有しても良い。例えば、いくつかの実施形態において、第１の側壁２１４及び第２の側壁２１６は傾斜していても良い。いくつかの実施形態において、誘電体ライナー構造７０２は、傾斜した側壁を有しても良い。いくつかの実施形態において、誘電体フィラー構造７０４は、傾斜した側壁を有しても良い。また、図１０の断面図１０００に示されるように、複数の転送ゲート１１０は、基板１０２に垂直に延在する下部を含まなくても良い。
図１１は、小画素設計のための誘電体構造１２０を有するイメージセンサのいくつかの他の実施形態の断面図１１００を示す。
図１１の断面図１１００に示すように、イメージセンサは、基板１０２の裏側１０２ｂに沿って配置された隔離グリッド１１０２を備えていても良い。いくつかの実施形態において、隔離グリッド１１０２は、ＤＴＩ構造１１５の下面に沿って配置される。隔離グリッド１１０２は、例えば、金属（例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、他の金属、又はこれらの組み合わせ）、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、炭化物（例えば、ＳｉＣ）、高誘電率誘電材料（例えば、ＨｆＯ、ＴａＯなど）、低誘電率誘電材料、他の隔離材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。さらなる実施形態では、隔離グリッド１１０２は金属グリッドであっても良い。そのような実施形態において、金属グリッドは、金属材料（例えば、タングステン（Ｗ））を含む。
いくつかの実施形態において、電磁放射（ＥＭＲ）フィルタ１１０４（例えば、カラーフィルタ、赤外線フィルタなど）が、基板１０２の裏側１０２ｂに沿って、隔離グリッド１１０２内に配置される。ＥＭＲフィルタ１１０４は、複数の光検出素子１０４の光検出素子に対応するように、入射放射線の特定の波長（又は特定の範囲の波長）を伝達するように構成される。例えば、ＥＭＲフィルタ１１０４は、第１の波長範囲を有する入射放射線を第１の光検出素子１０４ａ（例えば、赤色フィルタ）に伝達するように構成された、第１の画素領域１０３ａを実質的に中心とする第１の部分を備えていても良い。ＥＭＲフィルタ１１０４は、第２の波長範囲を有する入射放射線を第２の光検出素子１０４ｂ（例えば、緑色フィルタ）に伝達するように構成された、第２の画素領域１０３ｂを実質的に中心とする第２の部分を備えていても良い、などである。ＥＭＲフィルタ１１０４は、隔離グリッド１１０２内に配置された複数のＥＭＲフィルタのうちの１つのＥＭＲフィルタであって良いことが理解される。
いくつかの実施形態において、複数のマイクロレンズ１１０６がＥＭＲフィルタ１１０４に沿って配置される。いくつかの実施形態において、ＥＭＲフィルタ１１０４は、基板１０２の裏側１０２ｂから複数のマイクロレンズ１１０６を垂直に分離する。いくつかの実施形態において、複数のマイクロレンズ１１０６は、それぞれ複数の画素領域１０３上で実質的に中央に配置される。複数のマイクロレンズ１１０６は、それぞれ複数の光検出素子１０４に向かって入射放射線を集束させるように構成される。
図１２は、小型画素設計用の誘電体構造１２０を有するイメージセンサのいくつかの実施形態を含む集積チップ（ＩＣ）１２０１のいくつかの実施形態の断面図１２００を示す。
図１２の断面図１２００に示されるように、ＩＣ１２０１は、第１のチップ１２０２と、第２のチップ１２０４と、第３のチップ１２０６と、を備える。第１のチップ１２０２は、本発明のイメージセンサを備える。例えば、第１のチップ１２０２は、複数の画素領域１０３と、複数の光検出素子１０４と、複数の浮遊拡散ノード１０６と、ＤＴＩ構造１１５と、誘電体構造１２０と、ＥＭＲフィルタ１１０４と、などを含む。
第２のチップ１２０４は、基板１２０７（例えば、半導体基板）と、ＩＬＤ構造１２０８と、導電性相互接続構造１２１０と、１つ以上の半導体装置１２１２（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ））と、を備える。いくつかの実施形態において、１つ以上の半導体装置は、第１の半導体装置１２１２ａと、第２の半導体装置１２１２ｂと、第３の半導体装置１２１２ｃと、第４の半導体装置１２１２ｄと、を含む。さらなる実施形態では、第１の半導体装置１２１２ａは、第１のソースフォロワトランジスタであっても良い。さらなる実施形態では、第２の半導体装置１２１２ｂは、第１のリセットトランジスタであっても良い。さらなる実施形態では、第３の半導体装置１２１２ｃは、第２のリセットトランジスタであっても良い。さらなる実施形態では、第４の半導体装置１２１２ｄは、第２のソースフォロワトランジスタであっても良い。
第３のチップ１２０６は、基板１２１４（例えば、半導体基板）と、ＩＬＤ構造１２１６と、導電性相互接続構造１２１８と、１つ以上の半導体装置１２２０（例えば、ＭＯＳＦＥＴｓ）と、を含む。いくつかの実施形態において、第３のチップ１２０６は、特定用途向け集積回路（ＡＳＩＣ）を含む。
第１のチップ１２０２、第２のチップ１２０４、及び第３のチップ１２０６は、（例えば、１つ又は複数のボンディング構造を介して）一緒にボンディングされる。第１のチップ１２０２、第２のチップ１２０４、及び第３のチップ１２０６は、垂直に積層され、（例えば、それぞれの導電性相互接続構造の１つ又は複数の導電性パッドを介して）互いに電気的に結合される。そのような実施形態において、イメージセンサは、３チップイメージセンサ（例えば、３チップＣＩＳ）ともいう。図１２の断面図１２００は、互いにボンディングされた３チップを含むＩＣ１２０１を示しているが、ＩＣ１２０１は、互いにボンディングされた任意の数のチップ（例えば、２チップ、３チップ、４チップ、５チップなど）を含んでも良いことが理解される。いくつかの実施形態において、ＩＣは第１のチップ１２０２（例えば、１チップＣＩＳ）のみを備えても良いことも理解される。
図１３～２７は、小画素設計のための誘電体構造１２０を有するイメージセンサの形成方法のいくつかの実施形態の一連の断面図１３００～２７００を示す。
図１３の断面図１３００に示すように、複数の光検出素子１０４が基板１０２に形成される。複数の光検出素子１０４は、複数の画素領域１０３にそれぞれ形成される。いくつかの実施形態において、複数の光検出素子１０４はそれぞれ、第２のドーピング型（例えば、ｎ型／ｐ型）を有する基板１０２の部分を含む。
いくつかの実施形態において、複数の光検出素子１０４を形成するプロセスは、基板１０２の前側１０２ｆの上にパターン化されたマスキング層（図示せず）（例えば、ネガ／ポジ型フォトレジスト、ハードマスクなど）を形成することを含む。いくつかの実施形態において、パターン化されたマスキング層を形成するためのプロセスは、基板１０２の前側１０２ｆ上にマスキング層（図示せず）を堆積することを含む。マスキング層は、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、スピンオンプロセス、他の堆積プロセス、又はこれらの組み合わせによって堆積されても良い。その後、マスキング層は、（例えば、フォトリソグラフィ、極紫外線リソグラフィなどのリソグラフィプロセスを介して）パターンに露光され、現像され、それによって基板１０２の前側１０２ｆの上にパターン化されたマスキング層が形成される。パターン化されたマスキング層が配置された状態で、ドーピングプロセス（例えば、イオン注入プロセス、拡散プロセスなど）が基板１０２上で実行され、第２のドーピング型のドーパント（例えば、リン、ヒ素、アンチモンなどのｎ型ドーパント）をパターン化されたマスキング層に従って基板１０２に選択的に注入し、それによって複数の光検出素子１０４を形成する。続いて、いくつかの実施形態において、パターン化されたマスキング層が剥離される。
図１４の断面図１４００に示されるように、ドープウェル１０８が基板１０２に形成される。いくつかの実施形態において、ドープウェル１０８は、複数の画素領域１０３に形成される。いくつかの実施形態において、ドープウェル１０８は、第１のドーピング型（例えば、ｐ型／ｎ型）を有する基板１０２の一部である。
いくつかの実施形態において、ドープウェル１０８を形成するプロセスは、基板１０２の前側１０２ｆの上にパターン化されたマスキング層（図示せず）（例えば、ネガ／ポジ型フォトレジスト、ハードマスクなど）を形成することを含む。パターン化されたマスキング層が配置された状態で、ドーピングプロセス（例えば、イオン注入プロセス、拡散プロセスなど）が基板１０２上で実行され、第１のドーピング型のドーパント（例えば、ホウ素、アルミニウム、ガリウムなどのｐ型ドーパント）をパターン化されたマスキング層に従って基板１０２に選択的に注入し、それによってドープされたウェル１０８を形成する。続いて、いくつかの実施形態において、パターン化されたマスキング層が剥離される。
図１５の断面図１５００に示すように、複数の垂直ゲート開口部１５０２が基板１０２に形成される。複数の垂直ゲート開口部１５０２は、複数の画素領域１０３にそれぞれ形成される。例えば、第１の垂直ゲート開口部１５０２ａが第１の画素領域１０３ａに形成される。第２の垂直ゲート開口部１５０２ｂが第２の画素領域１０３ｂに形成される、などである。いくつかの実施形態において、複数の垂直ゲート開口部１５０２は、図１５の断面図１５００に示すように、傾斜した側壁で形成される。他の実施形態では、複数の垂直ゲート開口部１５０２は、実質的に真っ直ぐな側壁（例えば、実質的に垂直な側壁）で形成される。
いくつかの実施形態において、複数の垂直ゲート開口部１５０２を形成するプロセスは、基板１０２の前側１０２ｆの上にパターン化されたマスキング層（図示せず）（例えば、ネガ／ポジ型フォトレジスト、ハードマスクなど）を形成することを含む。パターン化されたマスキング層が配置された状態で、基板１０２上でエッチングプロセスが実行される。エッチングプロセスは、基板１０２のマスクされていない部分を除去し、それによって基板１０２に複数の垂直ゲート開口部１５０２を形成する。エッチングプロセスは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、他のエッチングプロセス、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。続いて、いくつかの実施形態において、パターン化されたマスキング層が剥離される。
図１６の断面図１６００に示されるように、ゲート誘電体層１６０２が、基板１０２の前側１０２ｆの上方／上に形成され、複数の垂直ゲート開口部１５０２を覆う。いくつかの実施形態において、ゲート誘電体層１６０２は、例えば、酸化物（例えば、二酸化シリコン（ＳｉＯ２））、高誘電率誘電材料（例えば、酸化ハフニウム（ＨｆＯ）、酸化タンタル（ＴａＯ））、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムタンタル酸化物（ＨｆＴａＯ）、酸化アルミニウム（ＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、約３．９より大きい誘電率を有する他の誘電材料）、他の誘電材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。いくつかの実施形態において、ゲート誘電体層１６０２を形成するためのプロセスは、基板１０２の前側１０２ｆ及び複数の垂直ゲート開口部１５０２の表面上にゲート誘電体層１６０２を堆積又は成長させることを含む。ゲート誘電体層１６０２は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化、スパッタリング、他の堆積又は成長プロセス、又はこれらの組み合わせによって堆積又は成長させても良い。
図１７の断面図１７００に示されるように、ゲート電極層１７０２は、ゲート誘電体層１６０２の上方／上に、及び複数の垂直ゲート開口部１５０２に形成される（例えば、図１６を参照）。いくつかの実施形態において、ゲート電極層１７０２は、例えば、ポリシリコン、金属（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、 モリブデン（Ｍｏ）、コバルト（Ｃｏ）など）、他の導電性材料、又はこれらの組み合わせを含であっても良く、又はそれを含んでも良い。いくつかの実施形態において、ゲート電極層１７０２を形成するプロセスは、ゲート誘電体層１６０２上及び複数の垂直ゲート開口部１５０２内にゲート電極層１７０２を堆積させることを含む。ゲート電極層１７０２は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学めっき、無電解めっき、他の堆積プロセス、又はこれらの組み合わせによって堆積されても良い。
図１８の断面図１８００に示されるように、複数の転送ゲート１１０は、基板１０２の前側１０２ｆの上方／上に形成される。複数の転送ゲート１１０は、少なくとも部分的に、複数の画素領域１０３を覆うように形成される。複数の転送ゲート１１０には、それぞれ複数のゲート誘電体構造１１２で形成される。複数の転送ゲート１１０には、それぞれ複数のゲート電極構造１１４が形成されている。例えば、第１の転送ゲート１１０ａは、第１の画素領域１０３ａの上に形成される。第１の転送ゲート１１０ａは、第１のゲート誘電体構造１１２ａ上にある第１のゲート電極構造１１４ａで形成される。第２の転送ゲート１１０ｂは、第２の画素領域１０３ｂの上に形成される。第２の転送ゲート１１０ｂは、第２のゲート誘電体構造１１２ｂの上の第２のゲート電極構造１１４ｂで形成される。
いくつかの実施形態において、複数の転送ゲートを形成するためのプロセスは、ゲート電極層１７０２上にパターン化されたマスキング層１８０２（例えば、ネガ／ポジ型フォトレジスト、ハードマスクなど）を形成することを含む（例えば、図１８を参照）。いくつかの実施形態において、パターン化されたマスキング層１８０２を形成するプロセスは、ゲート電極層１７０２上にマスキング層（図示せず）を堆積することを含む。マスキング層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオンプロセス、他の堆積プロセス、又はこれらの組み合わせによって堆積されても良い。その後、マスキング層は（例えば、フォトリソグラフィ、極紫外線リソグラフィなどのリソグラフィプロセスを介して）パターンに露光され、現像され、それによってゲート電極層１７０２上にパターン化されたマスキング層１８０２が形成される。
パターン化されたマスキング層１８０２が配置された状態で、ゲート電極層１７０２及びゲート誘電体層１６０２に対してエッチングプロセスが実行される（例えば、図１７を参照）。エッチングプロセスは、ゲート電極層１７０２のマスクされていない部分を除去し、それによって複数のゲート電極構造１１４を形成する。エッチングプロセスはまた、ゲート誘電体層１６０２のマスクされていない部分を除去し、それによって複数のゲート誘電体構造１１２を形成する。いくつかの実施形態において、エッチングプロセスは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、他のエッチングプロセス、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。続いて、いくつかの実施形態において、パターン化されたマスキング層１８０２が剥離される。
図１９の断面図１９００に示されるように、誘電体層１９０２は、基板１０２の上方／上に及び複数の転送ゲート１１０の上方／上に形成される。いくつかの実施形態において、誘電体層１９０２は、複数の転送ゲート１１０（例えば、複数のゲート電極構造１１４の上面、複数のゲート電極構造１１４の側壁、複数のゲート誘電体構造１１２の側壁）を覆って形成される。さらなる実施形態では、誘電体層１９０２は、基板１０２の前側１０２ｆを覆って形成される。
いくつかの実施形態において、誘電体層１９０２は、例えば、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＸＮＹ）、酸化物（例えば、ＳｉＯ２）、炭化物（例えば、炭化ケイ素（ＳｉＣ））、他の誘電材料、又はこれらの組み合わせ（例えば、ＯＮＯ多層構造）であっても良く、又はそれを含んでも良い。さらなる実施形態では、誘電体層１９０２は窒化ケイ素（ＳｉＮ）を含んでも良い。いくつかの実施形態において、誘電体層１９０２は、約１５０Åから約９５０Åの間の厚さ（例えば、厚さ２０８を参照）で形成されても良い。さらなる実施形態では、誘電体層１９０２は、約４００Åから約５２０Åの間の厚さで形成されても良い。いくつかの実施形態において、誘電体層１９０２は、複数のゲート電極構造１１４の厚さ（例えば、厚さ２０６を参照）未満の厚さで形成されても良い。さらなる実施形態では、誘電体層１９０２は、複数のゲート電極構造１１４の厚さの約５０％から約６５％の間の厚さで形成されても良い。
いくつかの実施形態において、誘電体層１９０２を形成するプロセスは、基板１０２の上及び複数の転送ゲート１１０上に誘電体層１９０２を堆積又は成長させることを含む。さらなる実施形態では、誘電体層１９０２は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、熱酸化、他の堆積又は成長プロセス、又はこれらの組み合わせによって堆積又は成長させても良い。いくつかの実施形態において、誘電体層１９０２はコンフォーマル層として形成されても良い。
図２０の断面図２０００に示されるように、複数の側壁スペーサ２０２は、基板の上に、複数の転送ゲート１１０の側壁に沿って形成される。例えば、第１の側壁スペーサ２０２ａは、基板１０２の上に、第１の転送ゲート１１０ａの側壁に沿って形成される。第２の側壁スペーサ２０２ｂは、基板１０２の上に、第２の転送ゲート１１０ｂの側壁に沿って形成される、などである。いくつかの実施形態において、複数の側壁スペーサ２０２は、複数のゲート電極構造１１４の側壁に沿って形成される。いくつかの実施形態において、複数の側壁スペーサ２０２は、複数のゲート誘電体構造１１２の側壁に沿って形成される。
また、図２０の断面図２０００に示されるように、誘電体構造１２０が基板１０２の上に形成される。誘電体構造１２０は、複数の側壁スペーサ２０２から横方向に離間して形成される。誘電体構造１２０は、少なくとも部分的に複数の画素領域１０３を覆うように形成される。さらに別の実施形態では、誘電体構造１２０は、少なくとも部分的にドープウェル１０８を覆うように形成される。さらに別の実施形態では、誘電体構造１２０は、レイアウト図に沿って見たときに十字状の形状を有する。
いくつかの実施形態において、複数の側壁スペーサ２０２及び誘電体構造１２０を形成するためのプロセスは、誘電体層１９０２の上にパターン化されたマスキング層２００２（例えば、ネガ／ポジ型フォトレジスト、ハードマスクなど）を形成することを含む（例えば、図１９）。いくつかの実施形態において、パターン化されたマスキング層２００２を形成するためのプロセスは、誘電体層１９０２上にマスキング層（図示せず）を堆積させることを含む。マスキング層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオンプロセス、他の堆積プロセス、又はこれらの組み合わせによって堆積されても良い。その後、マスキング層は（例えば、フォトリソグラフィ、極端紫外線リソグラフィなどのリソグラフィプロセスを介して）パターンに露光され、現像され、それによって誘電体層１９０２の上にパターン化されたマスキング層２００２が形成される。
パターン化されたマスキング層２００２が配置された状態で、誘電体層１９０２に対してエッチングプロセスが実行される。エッチングプロセスは、誘電体層１９０２のマスクされていない水平部分を除去し、それによって、誘電体層１９０２のマスクされた部分は、誘電体構造１２０として残され、誘電体層１９０２の垂直部分は、複数の側壁スペーサ２０２として残される。いくつかの実施形態において、エッチングプロセスは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、他のエッチングプロセス、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。その後、いくつかの実施形態において、パターン化されたマスキング層２００２が剥離される。いくつかの実施形態において、複数の側壁スペーサ２０２及び誘電体構造１２０は、誘電体層１９０２をエッチングすることによって（例えば、同じエッチングプロセスによって）形成されるため、本発明のイメージセンサを製造するためのコストは、典型的なイメージセンサを製造するためのコストよりも低くなり得る（例えば、誘電体構造１２０を形成するために、追加の材料及び／又は製造ツールは必要ない）。
図２１の断面図２１００に示すように、複数の浮遊拡散ノード１０６が基板１０２に形成される。複数の浮遊拡散ノード１０６は、第２のドーピング型を有する基板１０２の領域である。複数の浮遊拡散ノード１０６は、複数の画素領域１０３にそれぞれ形成される。例えば、第１浮遊拡散ノード１０６ａが第１画素領域１０３ａに形成される。第２浮遊拡散ノード１０６ｂは、第２画素領域１０３ｂに形成される、などである。いくつかの実施形態において、複数の浮遊拡散ノード１０６は、ドープウェル１０８に形成される。複数の浮遊拡散ノード１０６は、誘電体構造１２０の複数の部分が横方向に隣接する浮遊拡散ノード間に配置されるように形成される。
第１の浮遊拡散ノード１０６ａは、横方向で第１の転送ゲート１１０ａと誘電体構造１２０との間に形成される。いくつかの実施形態において、第１の浮遊拡散ノード１０６ａは、横方向で第１の側壁スペーサ２０２ａと誘電体構造１２０との間に形成される。第２の浮遊拡散ノード１０６ｂは、横方向で第２の転送ゲート１１０ｂと誘電体構造１２０との間に形成される。いくつかの実施形態において、第２の浮遊拡散ノード１０６ｂは、横方向で第２の側壁スペーサ２０２ｂと誘電体構造１２０との間に形成される。
複数の浮遊拡散ノード１０６は、誘電体構造１２０をマスキング構造として利用して、第２のドーピング型ドーパントを基板１０２に選択的に注入するドーピングプロセスによって形成される。いくつかの実施形態において、ドーピングプロセスは、例えば、イオン注入プロセス、斜めイオン注入プロセス、拡散プロセス、他のドーピングプロセス、又はこれらの組み合わせであって良い。いくつかの実施形態において、ドーピングプロセスはまた、マスキング構造として複数の側壁スペーサ２０２及び／又は転送ゲート１１０を利用する。さらなる実施形態では、ドーピングプロセスはまた、基板１０２の前側１０２ｆの上(及び複数の転送ゲート１１０の上)のパターン化されたマスキング層（誘電体構造１２０と組み合わせて）（図示せず）（例えば、ポジ／ネガ型フォトレジスト、ハードマスクなど）を利用して、第２のドーピング型のドーパントを基板１０２に選択的に注入することもできる。その後、そのような実施形態において、パターン化されたマスキング層を剥離することができる。
ドーピングプロセス中に誘電体構造１２０をマスキング構造として利用することによって、複数の浮遊拡散ノード１０６が形成される位置をより正確に制御することができる。例えば、ドーピングプロセス中に誘電体構造１２０をマスキング構造として利用することによって、第１浮遊拡散ノード１０６ａと第２浮遊拡散ノード１０６ｂとの間の横方向間隔をより正確に制御することができる。
図２２の断面図２２００に示されるように、エッチストップ層２０４が、複数の転送ゲート１１０、複数の側壁スペーサ２０２、誘電体構造１２０、及び基板１０２の前側１０２ｆの上に形成される。いくつかの実施形態において、エッチストップ層２０４を形成するプロセスは、複数の転送ゲート１１０、複数の側壁スペーサ２０２、誘電体構造１２０、及び基板１０２の前側１０２ｆ上にエッチストップ層２０４を堆積することを含む。エッチストップ層２０４は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、他の堆積プロセス、又はこれらの組み合わせによって堆積されても良い。
図２３の断面図２３００に示されるように、ＩＬＤ構造１１６が、基板１０２の前側１０２ｆの上及び複数の転送ゲート１１０の上に形成される。ＩＬＤ構造１１６はまた、エッチストップの上に形成されても良い。また、図２０の断面図２０００に示されるように、相互接続構造１１８は、ＩＬＤ構造１１６内（及びエッチストップ層２０４内）及び基板１０２の前側１０２ｆの上に形成される。いくつかの実施形態において、相互接続構造１１８は、複数の導電性コンタクト１１８ａ及び複数の導電性ワイヤ１１８ｂを含む。
いくつかの実施形態において、ＩＬＤ構造１１６及び相互接続構造１１８を形成するプロセスは、基板１０２の前側１０２ｆの上に第１のＩＬＤ層を形成することを含む。その後、コンタクト開口部が第１のＩＬＤ層に形成される。次に、導電性材料（例えば、タングステン（Ｗ））が、第１のＩＬＤ層上及びコンタクト開口部内に形成される。その後、平坦化プロセス（例えば、化学機械平坦化（ＣＭＰ））が導電性材料に対して実行され、第１のＩＬＤ層に複数の導電性コンタクト１１８ａが形成される。次いで、第２のＩＬＤ層が、第１のＩＬＤ層及び複数の導電性コンタクト１１８ａの上に形成される。次に、複数のトレンチが第２のＩＬＤ層に形成される。導電性材料（例えば、銅（Ｃｕ））が、第２のＩＬＤ層上及びトレンチ内に形成される。その後、複数の導電性ワイヤ１１８ｂを形成するために、平坦化プロセス（例えば、ＣＭＰ）が導電性材料に実行される。
ＩＬＤ層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、他の堆積プロセス、又はこれらの組み合わせによって形成することができる。導電性材料（例えば、タングステン（Ｗ）、銅（Ｃｕ）など）は、堆積プロセス（例えば、ＣＶＤ、ＰＶＤ、スパッタリングなど）及び／又はめっきプロセス（例えば、電気化学めっき、無電解めっきなど）によって形成することができる。いくつかの実施形態において、相互接続構造１１８の追加の導電性フィーチャ（例えば、導電性ビア、追加の導電性ワイヤなど）が、基板１０２の前側１０２ｆの上に（例えば、シングルダマシンプロセス、デュアルダマシンプロセスなどのダマシンプロセス）形成されても良いことが理解される。
図２４の断面図２４００に示されるように、トレンチ２４０２が基板１０２に形成される。トレンチ２４０２は、基板１０２の裏側１０２ｂから基板１０２に延在するように形成される。トレンチ２４０２は、トレンチ２４０２が複数の画素領域１０３を横方向に取り囲むように、基板１０２を貫通して横方向に延在するように形成される。
いくつかの実施形態において、トレンチ２４０２は、基板１０２の裏側１０２ｂから基板１０２の前側１０２ｆまで基板１０２を完全に貫通して延在するように形成される。他の実施形態では、ＤＴＩ構造１１５は、基板１０２を部分的に貫通して延在するように形成されても良い（例えば、基板１０２を完全に貫通しない）。さらなる実施形態では、トレンチ２４０２は、誘電体構造１２０内に部分的に延在するように形成される。そのような実施形態において、トレンチ２４０２は、基板１０２の裏側１０２ｂから誘電体構造１２０の上面と下面との間の位置まで延在しても良い（例えば、第１の下面９０２を参照）。
トレンチ２４０２は、横方向で第１の浮遊拡散ノード１０６ａと第２の浮遊拡散ノード１０６ｂとの間に形成される。トレンチ２４０２は、横方向で第１の側壁スペーサ２０２ａと第２の側壁スペーサ２０２ｂとの間に形成される。トレンチ２４０２は、横方向で誘電体構造１２０の第１の側壁２１０と誘電体構造１２０の第２の側壁２１２との間に形成される。トレンチ２４０２の一部は、横方向で誘電体構造１２０の周囲内に形成される。
いくつかの実施形態において、トレンチ２４０２のレイアウトは格子状の形状を有する。したがって、トレンチ２４０２のフットプリントは格子状の形状を有する。トレンチ２４０２の格子状の形状は、トレンチ２４０２の縦の部分及びトレンチ２４０２の横の部分を含む。トレンチ２４０２の縦の部分は、第１の横方向に互いに平行に延在する。トレンチ２４０２の横の部分は、第１の横方向と垂直な第２の横方向に互いに平行に延在する。トレンチ２４０２の縦の部分とトレンチ２４０２の横の部分は互いに交差する。トレンチ２４０２の縦の部分がトレンチ２４０２の横の部分と交差するトレンチ２４０２の領域は、トレンチ２４０２の交差部分ともいう。いくつかの実施形態において、トレンチ２４０２は、その縦の部分のうちの１つの一部、その横の部分のうちの１つの一部、及び縦の部分のうちの１つと、トレンチ２４０２の横の部分の１つが交差する交差部分が、誘電体構造１２０の周囲内に配置されるように、形成される。
いくつかの実施形態において、トレンチ２４０２は、図２４の断面図２４００に示されるように、傾斜した側壁を有しても良い。他の実施形態では、トレンチ２４０２の側壁は実質的に真っ直ぐ（例えば、垂直）であって良い。いくつかの実施形態において、トレンチ２４０２は、基板１０２の裏側１０２ｂではなく、基板１０２の前側１０２ｆから基板内に延在するように形成されても良いことが理解される。
いくつかの実施形態において、トレンチ２４０２を形成するプロセスは、パターン化されたマスキング層（図示せず）（例えば、ポジ／ネガ型フォトレジスト、ハードマスクなど）を基板１０２の裏側１０２ｂの上に形成することを含む。いくつかの実施形態において、パターン化されたマスキング層を形成するプロセスは、基板１０２の裏側１０２ｂが上を向くように、図２３に示される構造を反転させる（例えば、１８０度回転させる）ことを含む。その後、マスキング層（図示せず）が基板１０２の裏側１０２ｂ上に堆積される。マスキング層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スピンオンプロセス、他の堆積プロセス、又は上記の組み合わせによって堆積されても良い。その後、（例えば、フォトリソグラフィ、極端紫外線リソグラフィなどのリソグラフィプロセスを介して）マスキング層はパターンに露光され、現像され、それによって基板１０２の裏側１０２ｂ上にパターン化されたマスキング層が形成される。
パターン化されたマスキング層が基板１０２の裏側１０２ｂ上に配置された状態で、基板１０２上でエッチングプロセスが実行される。エッチングプロセスは、基板１０２のマスクされていない部分を除去し、それによって基板１０２にトレンチ２４０２を形成する。いくつかの実施形態において、エッチングプロセスは、誘電体構造１２０上で停止することができる。エッチングプロセスは、例えば、ウェットエッチングプロセス、ドライエッチングプロセス、反応性イオンエッチング（ＲＩＥ）プロセス、他のエッチングプロセス、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。続いて、いくつかの実施形態において、パターン化されたマスキング層が剥離される。
図２５の断面図２５００に示すように、誘電体ライナー構造７０２は、トレンチ２４０２の表面（例えば、トレンチ２４０２の側壁、トレンチ２４０２の下面など）を覆って形成される。いくつかの実施形態において、誘電体ライナー構造７０２は、基板１０２に接触して（例えば、直接接触して）形成される。いくつかの実施形態において、誘電体ライナー構造７０２は、誘電体構造１２０に接触して（例えば、直接接触して）形成される。いくつかの実施形態において、誘電体ライナー構造７０２は省略される。
いくつかの実施形態において、誘電体ライナー構造７０２を形成するためのプロセスは、基板１０２の裏側１０２ｂ上及びトレンチ２４０２の表面に沿って誘電体ライナー層（図示せず）を堆積又は成長させることを含む。誘電体ライナー層は、例えば、高誘電率誘電材料（例えば、ＨｆＯ、ＴａＯ、ＨｆＳｉＯ、ＨｆＴａＯ、ＡｌＯ、ＺｒＯなど）、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、酸窒化物（例えば、ＳｉＯＮ）、炭化物（例えば、炭化ケイ素（ＳｉＣ））、何らかの他の誘電材料、他の誘電材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。誘電体ライナー層は、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化、スパッタリング、他の堆積又は成長プロセス、又はこれらの組み合わせによって堆積又は成長させることができる。その後、誘電体ライナー層の上部が除去され、それによって残りの部分が誘電体ライナー構造７０２として残される。いくつかの実施形態において、誘電体ライナー層の上部は、例えば、平坦化プロセス（例えば、化学機械平坦化（ＣＭＰ））、エッチングプロセス（例えば、ウェットエッチング、ドライエッチングなど）、他の除去プロセスなどによって除去されても良い。
図２６の断面図２６００に示されるように、トレンチ２４０２内に誘電充填構造７０４が形成される（例えば、図２５を参照）。いくつかの実施形態において、誘電フィラー構造７０４はまた、基板１０２の裏側１０２ｂ上に形成されても良い。そのような実施形態において、誘電フィラー構造７０４の一部は、基板１０２の裏側１０２ｂに沿って形成される。いくつかの実施形態において、誘電充填構造７０４を形成することによって、トレンチ２４０２内にＤＴＩ構造１１５の形成が完了する。つまり、ＤＴＩ構造１１５がトレンチ２４０２内に形成される。トレンチ２４０２内にＤＴＩ構造１１５を形成することは、トレンチ２４０２内に誘電体フィラー構造７０４を形成することを含む。
ＤＴＩ構造１１５がトレンチ２４０２内に形成されるため、トレンチ２４０２は、本明細書に記載のＤＴＩ構造１１５の特徴に対応する特徴（例えば、構造的特徴）を含むことが理解される。例えば、本明細書で説明するように、ＤＴＩ構造１１５は、幅１２２を有していても良い。したがって、トレンチ２４０２も幅１２２（又は幅１２２と実質的に同様の幅）を有していても良いことが理解される。いくつかの実施形態において、ＤＴＩ構造１１５は、ＤＴＩ構造１１５の縦の部分（例えば、第１の縦の部分１１５Ｌ１を参照）、横の部分（例えば、第１の横の部分１１５Ｔ１を参照）、及びＤＴＩ構造１１５の複数の交差部分（例えば、第１の交差部分１１５Ｘ１を参照）を含む。
誘電体構造１２０は、複数の浮遊拡散ノード１０６が形成される位置に対してより正確な制御を提供するため（例えば、マスキング構造として使用されるため）、ＤＴＩ構造１１５は、複数の浮遊拡散ノード１０６からより正確に横方向に離間して形成され得る（例えば、第１の浮遊拡散ノード１０６ａと第２の浮遊拡散ノード１０６ｂとの間の横方向の間隔がより正確に制御されるため）。ＤＴＩ構造１１５は、複数の浮遊拡散ノード１０６からより正確に横方向に離間して形成され得るので、典型的なイメージセンサ（例えば、誘電体構造１２０を含まないイメージセンサ）と比較して、本発明のイメージセンサは、改善された性能（例：暗電流の減少、白色画素の減少など）を有し得る。さらに、いくつかの実施形態において、本発明のイメージセンサを製造するためのコストは、典型的なイメージセンサを製造するためのコストよりも低くなり得る（例えば、誘電体構造１２０は、現世代のリソグラフィツール、現世代のエッチングツールなどの現行世代の製造ツールを依然として利用しながら、横方向の間隔をより適切に制御することを可能にし得る）。
いくつかの実施形態において、誘電フィラー構造７０４を形成するためのプロセスは、誘電ライナー構造７０２上に誘電フィラー構造７０４を堆積し、トレンチ２４０２内に誘電フィラー構造７０４を堆積することを含む。いくつかの実施形態において、誘電フィラー構造７０４は基板１０２の裏側１０２ｂ上にも堆積される。いくつかの実施形態において、誘電体フィラー構造７０４に平坦化プロセス（例えば、ＣＭＰ）を実行して、誘電体フィラー構造７０４の表面を基板１０２の裏側１０２ｂ（及び／又は誘電体ライナー構造７０２の表面）と共平坦化する。
図２７の断面図２７００に示すように、基板１０２の裏側１０２ｂに沿って隔離グリッド１１０２が形成される。いくつかの実施形態において、隔離グリッド１１０２は、少なくとも部分的にＤＴＩ構造１１５を覆うように形成される。いくつかの実施形態において、隔離グリッド１１０２を形成するためのプロセスは、基板１０２の裏側１０２ｂに沿って、その中に配置されたトレンチを有するパターン化されたマスキング層（図示せず）を形成することを含む。その後、パターン化されたマスキング層上及びトレンチ内に絶縁材料が堆積される。絶縁材料は、例えば、金属（例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、他の金属、又はこれらの組み合わせ）、酸化物（例えば、ＳｉＯ２）、窒化物（例えば、ＳｉＮ）、炭化物（例えば、ＳｉＣ）、高誘電率誘電材料（例えば、ＨｆＯ、ＴａＯなど）、低誘電率誘電材料、その他の隔離材料、又はこれらの組み合わせであっても良く、又はそれを含んでも良い。その後、隔離材料に対して平坦化プロセス（例えば、ＣＭＰ、エッチバックプロセスなど）が実行されて、隔離材料の上部が除去され、それによってトレンチ内に隔離材料の下部が隔離グリッド１１０２として残される。続いて、いくつかの実施形態において、パターン化されたマスキング層が剥離される。
図２７の断面図２７００にも示されるように、ＥＭＲフィルタ１１０４は、基板１０２の裏側１０２ｂに沿って隔離グリッド１１０２内に形成される。いくつかの実施形態において、ＥＭＲフィルタ１１０４を形成するプロセスは、（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、スピンオンプロセスなどによって）１つ以上の光フィルタリング材料を、基板１０２の裏側１０２ｂ上及び隔離グリッド１１０２内に堆積することを含む。１つ以上の光フィルタリング材料は、特定の範囲以外の波長の光をブロックしながら、特定の波長範囲の放射（例えば、光）の透過を可能にする材料である。その後、いくつかの実施形態において、ＥＭＲフィルタ１１０４の上面を平坦化するために、ＥＭＲフィルタ１１０４に対して平坦化プロセス（例えば、ＣＭＰ）が実行されても良い。
図２７の断面図２７００にも示されているように、複数のマイクロレンズ１１０６はＥＭＲフィルタ１１０４の上／上方に形成される。いくつかの実施形態において、複数のマイクロレンズ１１０６は、（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、スピンオンプロセスなどを介して）ＥＭＲフィルタ１１０４上にマイクロレンズ材料を堆積することにより形成することができる。湾曲した上面を有するマイクロレンズテンプレート（図示せず）が、マイクロレンズ材料の上にパターン化される。いくつかの実施形態において、マイクロレンズテンプレートは、分布露光量を使用して露光され（例えば、ネガ型フォトレジストの場合、曲面の底部でより多くの光が露光され、曲面の上部でより少ない光が露光される）現像され、ベークされて円状を形成するフォトレジストを含んでも良い。次に、マイクロレンズテンプレートに従ってマイクロレンズ材料を選択的にエッチングすることによって、複数のマイクロレンズ１１０６が形成される。いくつかの実施形態において、複数のマイクロレンズ１１０６が形成された後、イメージセンサ（例えば、図１１を参照）の形成が完了する。
明確にするために、図示される構造を説明するために本明細書で使用される空間的に相対的な用語（例えば、の上の、の下の、上部の、下部のなど）は、一般に、それぞれの図に示されるような構造の向きに基づくことを理解されたい。例えば、図２７に示す構造を説明すると、ＥＭＲフィルタ１１０４の上に複数のマイクロレンズ１１０６が形成されていると言える。一方、図１１に示す構造を説明すると、ＥＭＲフィルタ１１０４は複数のマイクロレンズ１１０６の上に位置されるといえる。
図２８は、小画素設計のための誘電体構造を有するイメージセンサの形成方法のいくつかの実施形態のフローチャート２８００を示している。図２８のフローチャート２８００は、本明細書では一連の動作又はイベントとして図示及び説明されているが、そのような動作又はイベントの図示された順序は、限定的な意味で解釈されるべきではないことが理解される。例えば、いくつかの動作は、異なる順序で、及び／又は本明細書に図示及び／又は記載されたものとは別の他の動作又はイベントと同時に発生し得る。さらに、本明細書の説明の１つ又は複数の態様又は実施形態を実施するために、図示された動作のすべてが必要とされるわけではなく、本明細書に示される１つ以上の動作は、１つ以上の別個の動作及び／又は段階で実行されても良い。
動作２８０２において、複数の光検出素子が基板内に形成される。図１３は、動作２８０２に対応するいくつかの実施形態の断面図１３００を示す。
動作２８０４において、ドープウェルが基板内に形成される。図１４は、動作２８０４に対応するいくつかの実施形態の断面図１４００を示す。
動作２８０６において、基板の第１の側に沿って複数の転送ゲートが形成される。図１５～１８は、動作２８０６に対応するいくつかの実施形態の一連の断面図１５００～１８００を示す。
動作２８０８において、誘電体構造が、基板の上で、横方向で転送ゲート間に形成される。図１９～２０は、動作２８０８に対応するいくつかの実施形態の一連の断面図１９００～２０００を示す。
動作２８１０において、基板内に複数の浮遊拡散ノードが形成される。図２１は、動作２８１０に対応するいくつかの実施形態の断面図２１００を示す。
動作２８１２において、中間層誘電体（ＩＬＤ）構造が、基板の上、誘電体構造の上、及び転送ゲートの上に形成される。図２２～２３は、動作２８１２に対応するいくつかの実施形態の一連の断面図２２００～２３００を示す。
動作２８１４において、導電性相互接続構造がＩＬＤ構造内に形成される。図２３は、動作２８１４に対応するいくつかの実施形態の断面図２３００を示す。
動作２８１６において、トレンチが基板内に形成され、トレンチは、横方向で誘電体構造の対向する側壁の間に形成される。図２４は、動作２８１６に対応するいくつかの実施形態の断面図２４００を示す。
動作２８１８において、ディープトレンチアイソレーション（ＤＴＩ）構造がトレンチ内に形成される。図２５～２６は、動作２８１８に対応するいくつかの実施形態の一連の断面図２５００～２６００を示す。
動作２８２０において、複数のマイクロレンズが基板の第２の側に形成される。図２７は、動作２８２０に対応するいくつかの実施形態の断面図２７００を示す。
いくつかの実施形態において、本発明はイメージセンサを提供する。イメージセンサは半導体基板を含み、半導体基板は第１の画素領域と第２の画素領域とを含み、半導体基板は第１の側を有し、半導体基板は半導体基板の第１の側とは反対側の第２の側を有する。第１の転送ゲートは、第１の画素領域の上に配置される。第２の転送ゲートは、第２の画素領域の上に配置される。ディープトレンチアイソレーション（ＤＴＩ）構造が半導体基板内に配置され、横方向で第１の画素領域と第２の画素領域との間に配置され、ＤＴＩ構造は、半導体基板の第１の側から第２の側まで半導体基板を完全に貫通する。第１の浮遊拡散ノードは、第１画素領域に配置される。第２の浮遊拡散ノードは第２の画素領域に配置され、ＤＴＩ構造は横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置される。中間層誘電体（ＩＬＤ）構造が、半導体基板、第１の転送ゲート、第２の転送ゲート、ＤＴＩ構造、第１の浮遊拡散ノード、及び第２の浮遊拡散ノード上に配置される。誘電体構造は、ＩＬＤ構造と半導体基板との間に配置され、誘電体構造は、横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置され、誘電体構造は、第１の転送ゲート及び第２の転送ゲートから横方向に離間し、誘電体構造はＤＴＩ構造上にあり、誘電体構造の幅はＤＴＩ構造の幅より大きい。
いくつかの実施形態において、誘電体構造はＩＬＤ構造とは異なる材料である。
いくつかの実施形態において、ＤＴＩ構造は誘電体構造に接触する。
さらなる実施形態では、ＤＴＩ構造は、誘電体構造の第１の下面に接触する。誘電体構造は、誘電体構造の第１の下面と半導体基板の第１の側との間に配置された第２の下面を有する。
いくつかの実施形態において、第１の側壁スペーサは、半導体基板の上に、第１の転送ゲートの側壁に沿って配置される。第２の側壁スペーサは、半導体基板の上に、第２の転送ゲートの側壁に沿って配置される。第１の側壁スペーサ、第２の側壁スペーサ、及び誘電体構造は同一の材料である。
さらなる実施形態では、誘電体構造は、第１の方向に第１の側壁スペーサから横方向に離間している。誘電体構造は、第１の方向と反対の第２の方向に第２の側壁スペーサから横方向に離間している。
いくつかの実施形態において、誘電体構造は、上面から見たときに十字状の形状を有する。
いくつかの実施形態において、エッチストップ層が、半導体基板、誘電体構造、第１の転送ゲート、第２の転送ゲート、第１の浮遊拡散ノード、及び第２の浮遊拡散ノード上に配置され、エッチストップ層は、垂直方向で誘電体構造とＩＬＤ構造との間に配置される。
いくつかの実施形態において、誘電体構造の幅及びＤＴＩ構造の幅は両方とも平面に沿って測定される。前記平面は、半導体基板と交差し、半導体基板の第１の側から半導体基板の第２の側まで半導体基板を完全に貫通する。
いくつかの実施形態において、本発明はイメージセンサを提供する。イメージセンサは、半導体基板の第１の画素領域に配置された第１の光検出素子を含み、半導体基板は、第１の側と、第１の側の反対側の第２の側とを有する。第２の光検出素子は、半導体基板の第２の画素領域に配置される。第１の浮遊拡散ノードは、第１画素領域に配置される。第２の浮遊拡散ノードは、第２画素領域に配置される。ディープトレンチアイソレーション（ＤＴＩ）構造が半導体基板内に配置され、第１の画素領域と第２の画素領域の両方を横方向に取り囲み、ＤＴＩ構造は、半導体基板の第１の面から第２の面まで半導体基板を完全に貫通し、ＤＴＩ構造の第１の部分は、第１の方向に半導体基板を通って横方向に延在し、ＤＴＩ構造の第２の部分は、第１の方向と垂直な第２の方向に半導体基板を通って横方向に延在し、ＤＴＩ構造の第１の部分は、ＤＴＩ構造の第３の部分でＤＴＩ構造の第２の部分と交差する。中間層誘電体（ＩＬＤ）構造は、半導体基板、ＤＴＩ構造、第１の浮遊拡散ノード、及び第２の浮遊拡散ノード上に配置される。誘電体構造は、ＩＬＤ構造と半導体基板との間に配置され、誘電体構造は、横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に配置され、誘電体構造は、少なくとも部分的に、ＤＴＩ構造の第３の部分、ＤＴＩ構造の第２の部分、及びＤＴＩ構造の第１の部分のそれぞれを覆う。
いくつかの実施形態において、第１の導電性コンタクトがＩＬＤ構造内に配置され、第１の浮遊拡散ノードに電気的に結合される。第２の導電性コンタクトがＩＬＤ構造内に配置され、第２の浮遊拡散ノードに電気的に結合され、第１の導電性コンタクトは第１の浮遊拡散ノードから垂直に延在し、第２の導電性コンタクトは第２の浮遊拡散ノードから垂直に延在し、第１の導電コンタクトは、横方向で誘電体構造の第１の側壁と誘電体構造の第２の側壁との間に配置され、誘電体構造の第１の側壁は誘電体構造の第２の側壁の反対側にあり、第１の導電コンタクトは、横方向で誘電体構造の第３の側壁と誘電体構造の第４の側壁との間に配置され、誘電体構造の第３の側壁は誘電体構造の第４の側壁の反対側にあり、第２の導電性コンタクトは、横方向で誘電体構造の第１の側壁と誘電体構造の第２の側壁との間に配置され、第２の導電性コンタクトは、横方向で誘電体構造の第３の側壁と誘電体構造の第４の側壁との間に配置される。
さらなる実施形態では、誘電体構造の第１の側壁は、誘電体構造の第２の側壁から第１の方向に離間している。誘電体構造の第３の側壁は、誘電体構造の第４の側壁から第２の方向に離間している。
いくつかの実施形態において、第３の光検出素子は、半導体基板の第３の画素領域に配置される。第４の光検出素子は、半導体基板の第４の画素領域に配置され、ＤＴＩ構造は、第１の画素領域、第２の画素領域、第３の画素領域、及び第４の画素領域のそれぞれを横方向に取り囲み、ＤＴＩ構造の第１の部分は、横方向で第１の画素領域と第３の画素領域との間に配置され、ＤＴＩ構造の第１の部分は、横方向で第４の画素領域と第２の画素領域との間に配置され、ＤＴＩ構造の第２の部分は、横方向で第１の画素領域と第４の画素領域との間に配置され、ＤＴＩ構造の第２の部分は、横方向で第３の画素領域と第２の画素領域との間に配置される。
さらなる実施形態では、第３の浮遊拡散ノードは、第３の画素領域に配置される。第４の浮遊拡散ノードは、第４の画素領域に配置される。第１の導電性コンタクトはＩＬＤ構造内に配置され、第１の浮遊拡散ノードに電気的に結合される。第２の導電性コンタクトはＩＬＤ構造内に配置され、第２の浮遊拡散ノードに電気的に結合される。第３の導電性コンタクトはＩＬＤ構造内に配置され、第３の浮遊拡散ノードに電気的に結合される。第４の導電性コンタクトはＩＬＤ構造内に配置され、第４の浮遊拡散ノードに電気的に結合される。第１、第２、第３、及び第４の浮遊拡散ノードのそれぞれは、横方向で誘電体構造の第１の側壁と誘電体構造の第２の側壁との間に配置される。第１、第２、第３、及び第４の浮遊拡散ノードのそれぞれは、横方向で誘電体構造の第３の側壁と誘電体構造の第４の側壁との間に配置される。誘電体構造の第１の側壁は、 誘電体構造の第２の側壁から第１の方向に離間し、誘電体構造の第３の側壁は誘電体構造の第４の側壁から第２の方向に離間する。
いくつかの実施形態において、ＤＴＩ構造の第２の部分は、第１の側壁及び第２の側壁を有する。ＤＴＩ構造の第２の部分の第１の側壁は、ＤＴＩ構造の第２の部分の第２の側壁から第１の方向に第１の距離だけ横方向に離間している。誘電体構造は、第１の側壁及び第２の側壁を有する。誘電体構造の第１の側壁は、誘電体構造の第２の側壁から第１の方向に横方向に離間している。誘電体構造は、第３の側壁及び第４の側壁を有する。誘電体構造の第３の側壁及び誘電体構造の第４の側壁は両方とも、横方向で誘電体構造の第１の側壁と誘電体構造の第２の側壁との間に配置される。誘電体構造の第３の側壁は、誘電体構造の第４の側壁から第１の方向に第２の距離だけ横方向に離間している。第２の距離は第１の距離より大きい。
さらなる実施形態では、ＤＴＩ構造の第１の部分は、第１の側壁及び第２の側壁を有する。ＤＴＩ構造の第１の部分の第１の側壁は、ＤＴＩ構造の第１の部分の第２の側壁から第２の方向に第３の距離だけ横方向に離間している。誘電体構造は、第５の側壁及び第６の側壁を有する。誘電体構造の第５の側壁は、誘電体構造の第６の側壁から第２の方向に横方向に離間している。誘電体構造は、第７の側壁及び第８の側壁を有する。誘電体構造の第７の側壁及び誘電体構造の第８の側壁は両方とも、横方向で誘電体構造の第５の側壁と誘電体構造の第６の側壁との間に配置される。誘電体構造の第７の側壁は、誘電体構造の第８の側壁から第２の方向に第４の距離だけ横方向に離間している。第４の距離は、第３の距離より大きい。
さらなる実施形態では、第４の距離は第２の距離と実質的に同じである。
いくつかの実施形態において、本発明は、イメージセンサの形成方法を提供する。この方法は、半導体基板の第１の側に沿って第１の転送ゲートを形成することを含み、半導体基板は、第１の側とは反対側の第２の側を有する。第２の転送ゲートは、半導体基板の第１の側に沿って形成される。誘電体構造は、半導体基板の第１の側に沿って、横方向で第１の転送ゲートと第２の転送ゲートとの間に形成される。誘電体構造が形成された後、第１の浮遊拡散ノードが、半導体基板内に、横方向で第１の転送ゲートと誘電体構造との間に形成される。誘電体構造が形成された後、第２の浮遊拡散ノードが、半導体基板内に、横方向で第２の転送ゲートと誘電体構造との間に形成される。第１の転送ゲート、第２の転送ゲート、誘電体構造、半導体基板の第１の側、第１の浮遊拡散ノード、及び第２の浮遊拡散ノード上にエッチストップ層が形成される。エッチストップ層上に中間層誘電体（ＩＬＤ）構造が形成される。トレンチは半導体基板内に形成され、トレンチは横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に形成され、トレンチは半導体基板の第１の側から第２の側まで半導体基板を完全に貫通するように形成される、トレンチは、その一部が横方向で前記誘電体構造の周囲内に配置されるように形成される。ディープトレンチアイソレーション（ＤＴＩ）構造が半導体基板内に形成され、ＤＴＩ構造を形成することは、トレンチ内に誘電材料を堆積させることを含む。トレンチは、ことと、ブロックと前記トレンチの底
いくつかの実施形態において、誘電体構造を形成することは、プロセスを実行することを含む。このプロセスは、エッチストップ層を形成する前に、半導体基板の第１の側、第１の転送ゲート、及び第２の転送ゲートの上に誘電体層を堆積することを含む。パターン化されたマスキング層が誘電体層上に形成される。パターン化されたマスキング層が誘電体層上にある状態で、誘電体層にエッチングプロセスを実行して、パターン化されたマスキング層に従って誘電体層をエッチングする。
さらなる実施形態では、第１の側壁スペーサは、半導体基板の第１の側の上に、第１の転送ゲートの側壁に沿って形成される。第２の側壁スペーサは、半導体基板の第１の側の上に、第２の転送ゲートの側壁に沿って形成される。第１の側壁スペーサ及び第２の側壁スペーサを形成することは、誘電体層の水平部分を除去するエッチングプロセスを含み、それによって誘電体層の垂直部分が第１の側壁スペーサ及び第２の側壁スペーサとして残される。
以上は、当業者が本発明の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説したものである。当業者は、本明細書に導入された実施形態と同じ目的を実行し、及び／又は同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、本発明を容易に使用できることを理解すべきである。当業者はまた、そのような同等の構成が本発明の精神及び範囲から逸脱しないこと、及びそれらが本発明の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び改変を行うことができることを理解すべきである。
本発明は、イメージセンサ及びその製造方法に関する。イメージセンサの性能が向上する。
１００、２００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２１００、２２００、２３００、２４００、２５００、２６００、２７００： 断面図
１０２、１２０７、１２１４： 基板
１０２ｂ： 裏側
１０２ｆ： 前側
１０３、４０２： 画素領域
１０３ａ： 第１の画素領域
１０３ｂ： 第２の画素領域
１０３ｃ： 第３の画素領域
１０３ｄ： 第４の画素領域
１０４： 光検出素子
１０４ａ： 第１の光検出素子
１０４ｂ： 第２の光検出素子
１０４ｃ： 第３の光検出素子
１０４ｄ： 第４の光検出素子
１０６： 浮遊拡散ノード
１０６ａ： 第１の浮遊拡散ノード
１０６ｂ： 第２の浮遊拡散ノード
１０６ｃ： 第３の浮遊拡散ノード
１０６ｄ： 第４の浮遊拡散ノード
１０８： ドープウェル
１１０： 転送ゲート
１１０ａ： 第１の転送ゲート
１１０ｂ： 第２の転送ゲート
１１０ｃ： 第３の転送ゲート
１１０ｄ： 第４の転送ゲート
１１２： ゲート誘電体構造
１１２ａ： 第１のゲート誘電体構造
１１２ｂ： 第２のゲート誘電体構造
１１４： ゲート電極構造
１１４ａ： 第１のゲート電極構造
１１４ｂ： 第２のゲート電極構造
１１４ｃ： 第３のゲート電極構造
１１４ｄ： 第４のゲート電極構造
１１５： ディープトレンチアイソレーション（ＤＴＩ）構造
１１５Ｌ： 縦の部分
１１５Ｌ１： 第１の縦の部分
１１５Ｔ： 横の部分
１１５Ｔ１： 第１の横の部分
１１５Ｘ： 交差部分
１１５Ｘ１： 第１の交差部分
１１６、１２０８、１２１６： 中間層誘電体（ＩＬＤ）構造
１１８： 相互接続構造
１１８ａ： 導電性コンタクト
１１８ａ１： 第１の導電性コンタクト／導電性コンタクトの第１のグループ
１１８ａ２： 第２の導電性コンタクト／導電性コンタクトの第１のグループ
１１８ａ３： 第３の導電性コンタクト／導電性コンタクトの第１のグループ
１１８ａ４： 第４の導電性コンタクト／導電性コンタクトの第１のグループ
１１８ａ５： 第５の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ６： 第６の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ７： 第７の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ８： 第８の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ９： 第９の導電性コンタクト／ 導電性コンタクトの第３のグループ
１１８ａ１０： 第１０の導電性コンタクト／導電性コンタクトの第３のグループ
１１８ａ１１： 第１１の導電性コンタクト／導電性コンタクトの第３のグループ
１１８ａ１２： 第１２の導電性コンタクト／導電性コンタクトの第３のグループ
１１８ｂ： 導電性ワイヤ
１２０、４０４： 誘電体構造
１２２、１２４： 幅
２０２： 側壁スペーサ
２０２ａ： 第１の側壁スペーサ
２０２ｂ： 第２の側壁スペーサ
２０４： エッチストップ層
２０６、２０８、２２２： 厚さ
２１０、２１４、３２２、３３０： 第１の側壁
２１２、２１６、３２４、３３２： 第２の側壁
２１８： 第１の距離
２２０： 第２の距離
３００、４００、５００、６００： レイアウト図
３０１： グランドウェル
３０１ａ： 第１のグランドウェル
３０１ｂ： 第２のグランドウェル
３０２、３２６、３３４： 第３の側壁
３０４、３２８、３３６： 第４の側壁
３０６： 第５の側壁
３０８： 第６の側壁
３１０： 第７の側壁
３１２： 第８の側壁
３１４： 第９の側壁
３１６： 第１０の側壁
３１８： 第１１の側壁
３２０： 第１２の側壁
４０２ａ： 画素領域の第１のグループ
４０２ｂ： 画素領域の第２のグループ
４０２ｃ： 画素領域の第３のグループ
４０２ｄ： 画素領域の第４のグループ
４０４ａ： 第１の誘電体構造
４０４ｂ： 第２の誘電体構造
４０４ｃ： 第３の誘電体構造
４０４ｄ： 第４の誘電体構造
７０２： 誘電体ライナー構造
７０４： 誘電体フィラー構造
９０２： 第１の下面
９０４： 第２の下面
１１０２： 隔離グリッド
１１０４： 電磁放射（ＥＭＲ）フィルタ
１１０６： マイクロレンズ
１２０１： 集積チップ（ＩＣ）
１２０２： 第１のチップ
１２０４： 第２のチップ
１２０６： 第３のチップ
１２１０、１２１８： 導電性相互接続構造
１２１２、１２２０： 半導体装置
１２１２ａ： 第１の半導体装置
１２１２ｂ： 第２の半導体装置
１２１２ｃ： 第３の半導体装置
１２１２ｄ： 第４の半導体装置
１５０２： 垂直ゲート開口部
１５０２ａ： 第１の垂直ゲート開口部
１５０２ｂ： 第２の垂直ゲート開口部
１６０２： ゲート誘電体層
１７０２： ゲート電極層
１８０２、２００２：パターン化されたマスキング層
１９０２： 誘電体層
２４０２： トレンチ
２８００： フローチャート
２８０２、２８０４、２８０６、２８０８、２８１０、２８１２、２８１４、２８１６、２８１８、２８２０： 動作
Ａ－Ａ： 線
ｘ、ｙ、ｚ： 軸
１０２、１２０７、１２１４： 基板
１０２ｂ： 裏側
１０２ｆ： 前側
１０３、４０２： 画素領域
１０３ａ： 第１の画素領域
１０３ｂ： 第２の画素領域
１０３ｃ： 第３の画素領域
１０３ｄ： 第４の画素領域
１０４： 光検出素子
１０４ａ： 第１の光検出素子
１０４ｂ： 第２の光検出素子
１０４ｃ： 第３の光検出素子
１０４ｄ： 第４の光検出素子
１０６： 浮遊拡散ノード
１０６ａ： 第１の浮遊拡散ノード
１０６ｂ： 第２の浮遊拡散ノード
１０６ｃ： 第３の浮遊拡散ノード
１０６ｄ： 第４の浮遊拡散ノード
１０８： ドープウェル
１１０： 転送ゲート
１１０ａ： 第１の転送ゲート
１１０ｂ： 第２の転送ゲート
１１０ｃ： 第３の転送ゲート
１１０ｄ： 第４の転送ゲート
１１２： ゲート誘電体構造
１１２ａ： 第１のゲート誘電体構造
１１２ｂ： 第２のゲート誘電体構造
１１４： ゲート電極構造
１１４ａ： 第１のゲート電極構造
１１４ｂ： 第２のゲート電極構造
１１４ｃ： 第３のゲート電極構造
１１４ｄ： 第４のゲート電極構造
１１５： ディープトレンチアイソレーション（ＤＴＩ）構造
１１５Ｌ： 縦の部分
１１５Ｌ１： 第１の縦の部分
１１５Ｔ： 横の部分
１１５Ｔ１： 第１の横の部分
１１５Ｘ： 交差部分
１１５Ｘ１： 第１の交差部分
１１６、１２０８、１２１６： 中間層誘電体（ＩＬＤ）構造
１１８： 相互接続構造
１１８ａ： 導電性コンタクト
１１８ａ１： 第１の導電性コンタクト／導電性コンタクトの第１のグループ
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１１８ａ３： 第３の導電性コンタクト／導電性コンタクトの第１のグループ
１１８ａ４： 第４の導電性コンタクト／導電性コンタクトの第１のグループ
１１８ａ５： 第５の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ６： 第６の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ７： 第７の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ８： 第８の導電性コンタクト／導電性コンタクトの第２のグループ
１１８ａ９： 第９の導電性コンタクト／ 導電性コンタクトの第３のグループ
１１８ａ１０： 第１０の導電性コンタクト／導電性コンタクトの第３のグループ
１１８ａ１１： 第１１の導電性コンタクト／導電性コンタクトの第３のグループ
１１８ａ１２： 第１２の導電性コンタクト／導電性コンタクトの第３のグループ
１１８ｂ： 導電性ワイヤ
１２０、４０４： 誘電体構造
１２２、１２４： 幅
２０２： 側壁スペーサ
２０２ａ： 第１の側壁スペーサ
２０２ｂ： 第２の側壁スペーサ
２０４： エッチストップ層
２０６、２０８、２２２： 厚さ
２１０、２１４、３２２、３３０： 第１の側壁
２１２、２１６、３２４、３３２： 第２の側壁
２１８： 第１の距離
２２０： 第２の距離
３００、４００、５００、６００： レイアウト図
３０１： グランドウェル
３０１ａ： 第１のグランドウェル
３０１ｂ： 第２のグランドウェル
３０２、３２６、３３４： 第３の側壁
３０４、３２８、３３６： 第４の側壁
３０６： 第５の側壁
３０８： 第６の側壁
３１０： 第７の側壁
３１２： 第８の側壁
３１４： 第９の側壁
３１６： 第１０の側壁
３１８： 第１１の側壁
３２０： 第１２の側壁
４０２ａ： 画素領域の第１のグループ
４０２ｂ： 画素領域の第２のグループ
４０２ｃ： 画素領域の第３のグループ
４０２ｄ： 画素領域の第４のグループ
４０４ａ： 第１の誘電体構造
４０４ｂ： 第２の誘電体構造
４０４ｃ： 第３の誘電体構造
４０４ｄ： 第４の誘電体構造
７０２： 誘電体ライナー構造
７０４： 誘電体フィラー構造
９０２： 第１の下面
９０４： 第２の下面
１１０２： 隔離グリッド
１１０４： 電磁放射（ＥＭＲ）フィルタ
１１０６： マイクロレンズ
１２０１： 集積チップ（ＩＣ）
１２０２： 第１のチップ
１２０４： 第２のチップ
１２０６： 第３のチップ
１２１０、１２１８： 導電性相互接続構造
１２１２、１２２０： 半導体装置
１２１２ａ： 第１の半導体装置
１２１２ｂ： 第２の半導体装置
１２１２ｃ： 第３の半導体装置
１２１２ｄ： 第４の半導体装置
１５０２： 垂直ゲート開口部
１５０２ａ： 第１の垂直ゲート開口部
１５０２ｂ： 第２の垂直ゲート開口部
１６０２： ゲート誘電体層
１７０２： ゲート電極層
１８０２、２００２：パターン化されたマスキング層
１９０２： 誘電体層
２４０２： トレンチ
２８００： フローチャート
２８０２、２８０４、２８０６、２８０８、２８１０、２８１２、２８１４、２８１６、２８１８、２８２０： 動作
Ａ－Ａ： 線
ｘ、ｙ、ｚ： 軸
Claims (10)
- 第１の画素領域と第２の画素領域とを含む半導体基板であって、第１の側と、前記半導体基板の前記第１の側とは反対側の第２の側を有する半導体基板と、
前記第１の画素領域の上に位置される第１の転送ゲートと、
前記第２の画素領域の上に位置される第２の転送ゲートと、
前記半導体基板内に配置され、横方向で前記第１の画素領域と前記第２の画素領域との間に配置されたディープトレンチアイソレーション（ＤＴＩ）構造であって、前記半導体基板の前記第１の側から前記半導体基板の前記第２の側まで前記半導体基板を完全に貫通するディープトレンチアイソレーション（ＤＴＩ）構造と、
前記第１の画素領域に配置された第１の浮遊拡散ノードと、
前記第２の画素領域に配置された第２の浮遊拡散ノードであって、前記ＤＴＩ構造は、横方向で前記第１の浮遊拡散ノードと前記第２の浮遊拡散ノードとの間に配置されている第２の浮遊拡散ノードと、
前記半導体基板、前記第１の転送ゲート、前記第２の転送ゲート、前記ＤＴＩ構造、前記第１の浮遊拡散ノード、及び前記第２の浮遊拡散ノードの上に配置された中間層誘電体（ＩＬＤ）構造と、
前記ＩＬＤ構造と前記半導体基板の第１の側との間に配置された誘電体構造であって、横方向で前記第１の浮遊拡散ノードと前記第２の浮遊拡散ノードとの間に配置され、前記第１の転送ゲート及び前記第２の転送ゲートから横方向に離間されている誘電体構造と、
を備え、
前記誘電体構造は、前記ＤＴＩ構造の上に位置され、
前記誘電体構造の幅は前記ＤＴＩ構造の幅より大きい、イメージセンサ。 - 前記ＤＴＩ構造が前記誘電体構造に接触する、請求項１に記載のイメージセンサ。
- 前記誘電体構造は、上面から見たときに十字状の形状を有する、請求項１に記載のイメージセンサ。
- 半導体基板の第１の画素領域に配置された第１の光検出素子であって、前記半導体基板は、第１の側と、前記第１の側とは反対側の第２の側とを有する第１の光検出素子と、
前記半導体基板の第２の画素領域に配置された第２の光検出素子と、
前記第１の画素領域に配置された第１の浮遊拡散ノードと、
前記第２の画素領域に配置された第２の浮遊拡散ノードと、
前記半導体基板内に配置され、第１の画素領域と第２の画素領域の両方を横方向に取り囲むディープトレンチアイソレーション（ＤＴＩ）構造と、
を備え、
前記ＤＴＩ構造は、前記半導体基板の前記第１の側から前記半導体基板の前記第２の側まで前記半導体基板を完全に貫通し、
前記ＤＴＩ構造の第１の部分は、前記半導体基板を通って第１の方向に横方向に延在し、
前記ＤＴＩ構造の第２の部分は、前記半導体基板を通って前記第１の方向と垂直な第２の方向に横方向に延在し、
前記ＤＴＩ構造の前記第１の部分は、前記ＤＴＩ構造の第３の部分で前記ＤＴＩ構造の前記第２の部分と交差し、
前記半導体基板、前記ＤＴＩ構造、前記第１の浮遊拡散ノード、及び前記第２の浮遊拡散ノードの上に配置された中間層誘電体（ＩＬＤ）構造と、
前記ＩＬＤ構造と前記半導体基板の第１の側との間に配置された誘電体構造であって、横方向で前記第１の浮遊拡散ノードと前記第２の浮遊拡散ノードとの間に配置され、少なくとも部分的に、前記ＤＴＩ構造の前記第３の部分、前記ＤＴＩ構造の前記第２の部分、及び前記ＤＴＩ構造の前記第１の部分のそれぞれを覆う誘電体構造と、
を備えるイメージセンサ。 - 前記ＩＬＤ構造内に配置され、前記第１の浮遊拡散ノードに電気的に結合された第１の導電コンタクトと、
前記ＩＬＤ構造内に配置され、前記第２の浮遊拡散ノードに電気的に結合された第２の導電コンタクトと、
をさらに備え、
前記第１の導電コンタクトは、前記第１の浮遊拡散ノードから垂直に延在し、
前記第２の導電コンタクトは、前記第２の浮遊拡散ノードから垂直に延在し、
前記第１の導電コンタクトは、横方向で前記誘電体構造の第１の側壁と前記誘電体構造の第２の側壁との間に配置され、
前記誘電体構造の前記第１の側壁は、前記誘電体構造の前記第２の側壁の反対側にあり、
前記第１の導電コンタクトは、横方向で前記誘電体構造の第３の側壁と前記誘電体構造の第４の側壁との間に配置され、
前記誘電体構造の前記第３の側壁は、前記誘電体構造の前記第４の側壁の反対側にあり、
前記第２の導電コンタクトは、横方向で前記誘電体構造の前記第１の側壁と前記誘電体構造の前記第２の側壁との間に配置され、
前記第２の導電コンタクトは、横方向で前記誘電体構造の前記第３の側壁と前記誘電体構造の前記第４の側壁との間に配置される、請求項４に記載のイメージセンサ。 - 前記誘電体構造の前記第１の側壁は、前記誘電体構造の前記第２の側壁から第１の方向に離間しており、
前記誘電体構造の前記第３の側壁は、前記誘電体構造の前記第４の側壁から第２の方向に離間している、請求項５に記載のイメージセンサ。 - 前記ＤＴＩ構造の前記第２の部分は、第１の側壁及び第２の側壁を有し、
前記ＤＴＩ構造の前記第２の部分の前記第１の側壁は、前記ＤＴＩ構造の前記第２の部分の前記第２の側壁から第１の方向に第１の距離で横方向に離間しており、
前記誘電体構造は、第１の側壁及び第２の側壁を有し、
前記誘電体構造の前記第１の側壁は、前記誘電体構造の前記第２の側壁から前記第１の方向に横方向に離間しており、
前記誘電体構造は、第３の側壁及び第４の側壁を有し、
前記誘電体構造の前記第３の側壁と前記誘電体構造の前記第４の側壁の両方は、横方向で前記誘電体構造の前記第１の側壁と前記誘電体構造の前記第２の側壁との間に配置され、
前記誘電体構造の前記第３の側壁は、前記誘電体構造の前記第４の側壁から前記第１の方向に第２の距離で横方向に離間しており、
前記第２の距離は前記第１の距離よりも大きい、請求項４に記載のイメージセンサ。 - 半導体基板の第１の側に沿って第１の転送ゲートを形成することであって、前記半導体基板は前記第１の側とは反対側の第２の側を有することと、
前記半導体基板の前記第１の側に沿って第２の転送ゲートを形成することと、
前記半導体基板の前記第１の側に沿って、横方向で前記第１の転送ゲートと前記第２の転送ゲートとの間に誘電体構造を形成することと、
前記誘電体構造が形成された後、前記半導体基板内に、横方向で前記第１の転送ゲートと前記誘電体構造との間に第１の浮遊拡散ノードを形成することと、
前記誘電体構造が形成された後、前記半導体基板内に、横方向で前記第２の転送ゲートと前記誘電体構造との間に第２の浮遊拡散ノードを形成することと、
前記第１の転送ゲート、前記第２の転送ゲート、前記誘電体構造、前記半導体基板の前記第１の側、前記第１の浮遊拡散ノード、及び前記第２の浮遊拡散ノードの上にエッチストップ層を形成することと、
前記エッチストップ層の上に中間層誘電体（ＩＬＤ）構造を形成することと、
前記半導体基板にトレンチを形成することであって、前記トレンチは、横方向で第１の浮遊拡散ノードと第２の浮遊拡散ノードとの間に形成され、前記トレンチは、前記半導体基板の前記第１の側から前記半導体基板の前記第２の側まで前記半導体基板を完全に貫通して形成され、前記トレンチは、横方向で前記トレンチの一部が前記誘電体構造の周囲内に配置されるように形成されることと、
前記半導体基板内にディープトレンチアイソレーション（ＤＴＩ）構造を形成することであって、前記ＤＴＩ構造を形成することは、前記トレンチ内に誘電材料を堆積することを含む、
イメージセンサの形成方法。 - 前記誘電体構造を形成することは、
前記エッチストップ層が形成される前に、前記半導体基板の前記第１の側、前記第１の転送ゲート、及び前記第２の転送ゲートの上に誘電体層を堆積することと、
前記誘電体層上にパターン化されたマスキング層を形成することと、
前記誘電体層上に前記パターン化されたマスキング層がある状態で、前記誘電体層にエッチングプロセスを実行して、前記パターン化されたマスキング層に従って前記誘電体層をエッチングすることと、を含む、請求項８に記載の方法。 - 前記半導体基板の前記第１の側の上に、前記第１の転送ゲートの側壁に沿って第１の側壁スペーサを形成することと、
前記半導体基板の前記第１の側の上に第２の転送ゲートの側壁に沿って第２の側壁スペーサを形成することと、
をさらに含み、
前記第１の側壁スペーサ及び前記第２の側壁スペーサを形成することは、
前記誘電体層の水平部分を除去する前記エッチングプロセスを含み、それによって、前記誘電体層の垂直部分を第１の側壁スペーサ及び第２の側壁スペーサとして残す、請求項９に記載の方法。
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