JP7539630B2 - Semiconductor device and semiconductor system - Google Patents
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Description
本発明は、パワーデバイス等として有用な半導体装置およびそれを備える半導体システムに関する。 The present invention relates to a semiconductor device useful as a power device, etc., and a semiconductor system including the same.
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、バンドギャップの大きな酸化ガリウム（Ｇａ２Ｏ３）を用いた半導体装置が注目されており、インバータなどの電力用半導体装置への適用が期待されている。しかも、広いバンドギャップからＬＥＤやセンサー等の受発光装置としての応用も期待されている。当該酸化ガリウムはインジウムやアルミニウムをそれぞれ、あるいは組み合わせて混晶することによりバンドギャップ制御することが可能であり、ＩｎＡｌＧａＯ系半導体として極めて魅力的な材料系統を構成している。ここでＩｎＡｌＧａＯ系半導体とはＩｎＸＡｌＹＧａＺＯ３（０≦Ｘ≦２、０≦Ｙ≦２、０≦Ｚ≦２、Ｘ＋Ｙ＋Ｚ＝１．５～２．５）を示し、酸化ガリウムを内包する同一材料系統として俯瞰することができる。 As a next-generation switching element capable of realizing high voltage resistance, low loss, and high heat resistance, semiconductor devices using gallium oxide (Ga 2 O 3 ) with a large band gap have been attracting attention, and are expected to be applied to power semiconductor devices such as inverters. Moreover, due to its wide band gap, it is also expected to be applied to light-receiving devices such as LEDs and sensors. The band gap of gallium oxide can be controlled by mixing indium and aluminum, or by combining them together, and it constitutes an extremely attractive material system as an InAlGaO-based semiconductor. Here, InAlGaO-based semiconductor refers to In x Al y Ga zo 3 (0≦X≦2, 0≦Y≦2, 0≦Z≦2, X+Y+Z=1.5-2.5), and can be viewed as the same material system containing gallium oxide.
そして、近年においては、酸化ガリウム系のｐ型半導体が検討されており、例えば、特許文献１には、β－Ｇａ２Ｏ３系結晶を、ＭｇＯ（ｐ型ドーパント源）を用いてＦＺ法により形成したりすると、ｐ型導電性を示す基板が得られることが記載されている。また、特許文献２には、ＭＢＥ法により形成したα－（ＡｌｘＧａ１－ｘ）２Ｏ３単結晶膜にｐ型ドーパントをイオン注入してｐ型半導体を形成することが記載されている。しかしながら、これらの方法では、ｐ型半導体の作製は実現困難であり、実際に、これらの方法でｐ型半導体の作製に成功したとの報告はなされていない。そのため、実現可能なｐ型酸化物半導体及びその製造方法が待ち望まれていた。 In recent years, gallium oxide-based p-type semiconductors have been studied. For example, Patent Document 1 describes that a substrate exhibiting p-type conductivity can be obtained by forming β-Ga 2 O 3 -based crystals by the FZ method using MgO (p-type dopant source). Patent Document 2 describes that a p-type semiconductor is formed by ion-implanting a p-type dopant into an α-(Al x Ga 1-x ) 2 O 3 single crystal film formed by the MBE method. However, it is difficult to fabricate a p-type semiconductor by these methods, and there have been no reports of successful fabrication of a p-type semiconductor by these methods. Therefore, a feasible p-type oxide semiconductor and a method for fabricating the same have been awaited.
また、例えば、非特許文献１に記載されているように、Ｒｈ２Ｏ３やＺｎＲｈ２Ｏ４等をｐ型半導体に用いることも検討されているが、Ｒｈ２Ｏ３は、成膜時に特に原料濃度が薄くなってしまい、成膜に影響する問題があり、有機溶媒を用いても、Ｒｈ２Ｏ３単結晶が作製困難であった。また、ホール効果測定を実施してもｐ型とは判定されることがなく、測定自体もできていない問題もあり、また、測定値についても、例えばホール係数が測定限界（０．２ｃｍ３／Ｃ）以下しかなく、実用上の問題となった。また、ＺｎＲｈ２Ｏ４は移動度が低く、バンドギャップも狭いため、ＬＥＤやパワーデバイスに用いることができない問題があり、これらは必ずしも満足のいくものではなかった。 In addition, as described in Non-Patent Document 1, for example, the use of Rh 2 O 3 and ZnRh 2 O 4 as p-type semiconductors has been considered, but Rh 2 O 3 has a problem that the raw material concentration becomes particularly low during film formation, which affects film formation, and even if an organic solvent is used, it is difficult to produce Rh 2 O 3 single crystals. In addition, even if the Hall effect measurement is performed, it is not judged to be p-type, and there is a problem that the measurement itself cannot be performed. In addition, the measured value, for example, the Hall coefficient is only below the measurement limit (0.2 cm 3 /C), which is a practical problem. In addition, ZnRh 2 O 4 has a low mobility and a narrow band gap, so there is a problem that it cannot be used in LEDs or power devices, and these are not necessarily satisfactory.
ワイドバンドギャップ半導体として、Ｒｈ２Ｏ３やＺｎＲｈ２Ｏ４等以外にも、ｐ型の酸化物半導体が種々検討されている。特許文献３には、デラフォサイトやオキシカルコゲナイド等をｐ型半導体として用いることが記載されている。しかしながら、これらの半導体は、移動度が１ｃｍ２／Ｖ・ｓ程度かまたはそれ以下であり、電気特性が悪く、α－Ｇａ２Ｏ３等のｎ型の次世代酸化物半導体とのｐｎ接合がうまくできない問題もあった。 As a wide band gap semiconductor, various p-type oxide semiconductors other than Rh 2 O 3 and ZnRh 2 O 4 are being considered. Patent Document 3 describes the use of delafossite, oxychalcogenide, etc. as a p-type semiconductor. However, these semiconductors have a mobility of about 1 cm 2 /V·s or less, poor electrical characteristics, and there is a problem that a pn junction with next-generation n-type oxide semiconductors such as α-Ga 2 O 3 cannot be formed well.
なお、従来より、Ｉｒ２Ｏ３は知られている。例えば、特許文献４には、イリジウム触媒としてＩｒ２Ｏ３を用いることが記載されている。また、特許文献５には、Ｉｒ２Ｏ３を誘電体に用いることが記載されている。また、特許文献６には、電極にＩｒ２Ｏ３を用いることが記載されている。しかしながら、Ｉｒ２Ｏ３をｐ型半導体に用いることは知られていなかったが、最近、本出願人らにより、ｐ型半導体として、Ｉｒ２Ｏ３を用いることが検討され、研究開発が進められている（非特許文献２）。
ところで、高耐圧・大電流を可能とするパワーデバイスにおいては、ｐ型半導体の特性動作が安定せず、電気特性が悪くなるといった問題があった。そのため、電気特性が良好であり半導体動作の安定性に優れた、信頼性のある半導体装置が待ち望まれていた。
Incidentally, Ir 2 O 3 has been known for some time. For example, Patent Document 4 describes the use of Ir 2 O 3 as an iridium catalyst. Patent Document 5 describes the use of Ir 2 O 3 as a dielectric. Patent Document 6 describes the use of Ir 2 O 3 as an electrode. However, the use of Ir 2 O 3 as a p-type semiconductor was not known, but recently, the present applicants have considered the use of Ir 2 O 3 as a p - type semiconductor and have been conducting research and development (Non-Patent Document 2).
However, in power devices capable of handling high voltages and large currents, there has been a problem in that the characteristic operation of p-type semiconductors is unstable and the electrical characteristics are deteriorated. For this reason, a reliable semiconductor device with good electrical characteristics and excellent stability of semiconductor operation has been desired.
本発明は、パワーデバイス等として有用な半導体特性に優れた半導体装置を提供することを目的とする。 The present invention aims to provide a semiconductor device with excellent semiconductor characteristics that is useful as a power device, etc.
本発明者らは、上記目的を達成すべく鋭意検討した結果、２ｅＶ以上のバンドギャップを有する結晶層を少なくとも備える半導体素子を含む半導体装置であって、さらに、前記バンドギャップよりもエネルギーが小さい光を発光する発光素子を備え、前記光が前記半導体素子内で反射した反射光を、前記結晶層の少なくとも一部に照射可能に構成されている半導体装置が、電気特性および半導体動作の安定性が良好であり、半導体素子の信頼性に優れていることを知見し、このような半導体装置が、上記した従来の問題を一挙に解決できるものであることを見出した。
また、本発明者らは、上記知見を得た後、さらに検討を重ねて本発明を完成させるに至った。
As a result of intensive research into achieving the above-mentioned object, the inventors have discovered that a semiconductor device including a semiconductor element having at least a crystal layer having a band gap of 2 eV or more, which further includes a light-emitting element that emits light having energy smaller than the band gap, and which is configured so that the light reflected within the semiconductor element can be irradiated onto at least a part of the crystal layer, has good electrical characteristics and stable semiconductor operation, and has excellent reliability of the semiconductor element, and have found that such a semiconductor device can solve the above-mentioned conventional problems in one fell swoop.
Furthermore, after obtaining the above findings, the inventors conducted further studies and completed the present invention.
すなわち、本発明は、以下の発明に関する。
［１］ ２ｅＶ以上のバンドギャップを有する結晶層を少なくとも備える半導体素子を含む半導体装置であって、さらに、前記バンドギャップよりもエネルギーが小さい光を発光する発光素子を備え、前記光が前記半導体素子内で反射した反射光を、前記結晶層の少なくとも一部に照射可能に構成されていることを特徴とする半導体装置。
［２］ 前記結晶層の少なくとも一部が、全反射条件を満たす界面を有している前記［１］記載の半導体装置。
［３］ 前記結晶層が、結晶性酸化物半導体を主成分として含む前記［１］または［２］に記載の半導体装置。
［４］ 前記結晶性酸化物半導体がガリウムおよび／またはイリジウムを含む、前記［３］記載の半導体装置。
［５］ 前記結晶性酸化物半導体が少なくともガリウムを含む、前記［３］記載の半導体装置。
［６］ 前記結晶性酸化物半導体がコランダム構造を有する前記［３］～［５］のいずれかに記載の半導体装置。
［７］ 前記結晶層が、ｐ型ドーパントを含有する前記［１］～［６］のいずれかに記載の半導体装置。
［８］ さらに、第１の電極と第２の電極とを有し、前記第１の電極および前記第２の電極の間の電流経路内の少なくとも一部に前記結晶層が設けられている前記［１］～［７］のいずれかに記載の半導体装置。
［９］ さらに、誘電体膜を有しており、前記結晶層と前記誘電体膜との界面が、全反射条件を満たしている前記［１］～［８］のいずれかに記載の半導体装置。
［１０］ 前記半導体素子がＭＯＳＦＥＴである前記［１］～［９］のいずれかに記載の半導体装置。
［１１］ 前記半導体素子がパワーデバイスである、前記［１］～［１０］のいずれかに記載の半導体装置。
［１２］ 前記半導体素子がノーマリーオフである前記［１］～［１１］のいずれかに記載の半導体装置。
［１３］ 半導体装置を備える半導体システムであって、前記半導体装置が、前記［１］～［１２］のいずれかに記載の半導体装置である半導体システム。
That is, the present invention relates to the following inventions.
[1] A semiconductor device including a semiconductor element having at least a crystal layer having a band gap of 2 eV or more, further comprising a light-emitting element that emits light having energy smaller than the band gap, and configured to be capable of irradiating at least a portion of the crystal layer with light that is reflected within the semiconductor element.
[2] The semiconductor device according to [1], wherein at least a part of the crystal layer has an interface that satisfies the total reflection condition.
[3] The semiconductor device according to [1] or [2], wherein the crystal layer contains a crystalline oxide semiconductor as a main component.
[4] The semiconductor device according to [3] above, wherein the crystalline oxide semiconductor contains gallium and/or iridium.
[5] The semiconductor device according to [3] above, wherein the crystalline oxide semiconductor contains at least gallium.
[6] The semiconductor device according to any one of [3] to [5], wherein the crystalline oxide semiconductor has a corundum structure.
[7] The semiconductor device according to any one of [1] to [6], wherein the crystal layer contains a p-type dopant.
[8] The semiconductor device according to any one of [1] to [7], further comprising a first electrode and a second electrode, wherein the crystal layer is provided in at least a portion of a current path between the first electrode and the second electrode.
[9] The semiconductor device according to any one of [1] to [8], further comprising a dielectric film, wherein an interface between the crystal layer and the dielectric film satisfies a total reflection condition.
[10] The semiconductor device according to any one of [1] to [9], wherein the semiconductor element is a MOSFET.
[11] The semiconductor device according to any one of [1] to [10], wherein the semiconductor element is a power device.
[12] The semiconductor device according to any one of [1] to [11], wherein the semiconductor element is normally off.
[13] A semiconductor system including a semiconductor device, the semiconductor device being the semiconductor device according to any one of [1] to [12] above.
本発明の半導体装置は、パワーデバイス等として有用であり、半導体特性に優れている。 The semiconductor device of the present invention is useful as a power device, etc., and has excellent semiconductor properties.
本発明の半導体装置は、２ｅＶ以上のバンドギャップを有する結晶層を少なくとも備える半導体素子を含む半導体装置であって、さらに、前記バンドギャップよりもエネルギーが小さい光を発光する発光素子を備え、前記光が前記半導体素子内で反射した反射光を、前記結晶層の少なくとも一部に照射可能に構成されていることを特長とする。前記半導体素子は、２ｅＶ以上のバンドギャップを有する結晶層を少なくとも備える。「反射」とは、正反射および拡散反射等のいずれであってもよく、光の一方向への跳ね返りを指すのみならず、光が様々な方向に進路を変える「散乱」も含む。前記光が反射する反射対象物は、前記半導体素子内にあるものであれば特に限定されないが、本発明においては、電極または誘電体膜であるのが好ましい。 The semiconductor device of the present invention is a semiconductor device including a semiconductor element having at least a crystal layer with a band gap of 2 eV or more, further including a light emitting element that emits light with energy smaller than the band gap, and configured to be capable of irradiating at least a part of the crystal layer with the light reflected within the semiconductor element. The semiconductor element has at least a crystal layer with a band gap of 2 eV or more. "Reflection" may be either regular reflection or diffuse reflection, and not only refers to light bouncing back in one direction, but also includes "scattering" in which light changes course in various directions. The reflective object from which the light is reflected is not particularly limited as long as it is within the semiconductor element, but in the present invention, it is preferably an electrode or a dielectric film.
前記結晶層は、２ｅＶ以上のバンドギャップを有するものであって、少なくとも一部に全反射条件を満たす界面を有するものであるのが好ましい。また、本発明においては、前記結晶層が３ｅＶ以上のバンドギャップを有するのが好ましく、４ｅＶ以上のバンドギャップを有するのがより好ましい。また、本発明の実施態様においては、前記結晶層が、結晶性酸化物半導体を主成分として含むのが好ましい。前記結晶性酸化物半導体はガリウムおよび／またはイリジウムを含むのが好ましく、少なくともガリウムを含むのがより好ましい。また、本発明の実施態様においては、前記結晶性酸化物半導体がコランダム構造またはβ－ガリア構造を有するのが好ましく、コランダム構造を有するのがより好ましい。なお、「主成分」とは、例えば結晶性酸化物半導体がα－Ｇａ２Ｏ３である場合、前記結晶層の全ての金属元素中のガリウムの原子比が５０％以上の割合でα－Ｇａ２Ｏ３が含まれていればそれでよい。本発明の実施態様においては、前記酸化物半導体膜の全ての金属元素中のガリウムの原子比が７０％以上であることが好ましく、８０％以上であるのがより好ましい。前記結晶層は、多結晶層であってもよいし、単結晶層であってもよい。また、本発明の実施態様においては、前記結晶層がｐ型ドーパントを含むのが、前記発光素子による光の照射によって、ｐ型半導体の動作特性をより優れたものとすることができるので、好ましい。また、本発明の実施態様においては、前記半導体装置が、さらに、チャネル形成領域を含んでおり、前記発光素子が、前記チャネル形成領域の少なくとも一部に前記光を照射可能に構成されているのも好ましい。 The crystal layer preferably has a band gap of 2 eV or more and has an interface that satisfies the total reflection condition at least in a part. In the present invention, the crystal layer preferably has a band gap of 3 eV or more, more preferably has a band gap of 4 eV or more. In the embodiment of the present invention, the crystal layer preferably contains a crystalline oxide semiconductor as a main component. The crystalline oxide semiconductor preferably contains gallium and/or iridium, more preferably contains at least gallium. In the embodiment of the present invention, the crystalline oxide semiconductor preferably has a corundum structure or a β-gallium structure, more preferably has a corundum structure. Note that the "main component" may be, for example, when the crystalline oxide semiconductor is α-Ga 2 O 3 , so long as the atomic ratio of gallium in all metal elements of the crystal layer is 50% or more. In the embodiment of the present invention, the atomic ratio of gallium in all metal elements of the oxide semiconductor film is preferably 70% or more, more preferably 80% or more. The crystal layer may be a polycrystalline layer or a single crystal layer. In an embodiment of the present invention, it is preferable that the crystal layer contains a p-type dopant, since the operation characteristics of the p-type semiconductor can be improved by irradiation with light from the light-emitting element. In an embodiment of the present invention, it is also preferable that the semiconductor device further includes a channel formation region, and the light-emitting element is configured to be able to irradiate the light to at least a part of the channel formation region.
前記結晶層は、半導体層であるのが好ましく、酸化ガリウムまたはその混晶を主成分として含む酸化物半導体膜からなるのがより好ましい。前記酸化物半導体膜は、ｐ型半導体膜であってもよいし、ｎ型半導体膜であってもよい。前記酸化ガリウムとしては、例えば、α－Ｇａ２Ｏ３、β－Ｇａ２Ｏ３、ε－Ｇａ２Ｏ３などが挙げられるが、中でもα－Ｇａ２Ｏ３が好ましい。また、前記の酸化ガリウムの混晶としては、前記酸化ガリウムと、１種または２種以上の金属酸化物との混晶が挙げられ、前記金属酸化物の好適な例としては、例えば、酸化アルミニウム、酸化インジウム、酸化イリジウム、酸化ロジウム、酸化鉄などが挙げられる。本発明の実施態様においては、前記混晶が、酸化ガリウムと酸化イリジウムとの混晶であるのが好ましい。なお、「主成分」とは、例えば酸化物半導体膜がα－Ｇａ２Ｏ３を主成分として含む場合、前記酸化物半導体膜の金属元素中のガリウムの原子比が５０％以上の割合でα－Ｇａ２Ｏ３が含まれていればそれでよい。本発明の実施態様においては、前記酸化物半導体膜の金属元素中のガリウムの原子比が７０％以上であることが好ましく、８０％以上であるのがより好ましい。また、例えば酸化物半導体膜がα－Ｇａ２Ｏ３とα－Ｉｒ２Ｏ３との混晶を主成分として含む場合、前記酸化物半導体膜の金属元素中のガリウムとイリジウムとの合計の原子比が５０％以上の割合で前記混晶が含まれていればそれでよいが、本発明の実施態様においては、さらに、前記酸化物半導体膜の金属元素中のガリウムの原子比が５０％以上であるのが好ましく、７０％以上であるのがより好ましい。 The crystal layer is preferably a semiconductor layer, and more preferably is made of an oxide semiconductor film containing gallium oxide or its mixed crystal as a main component. The oxide semiconductor film may be a p-type semiconductor film or an n-type semiconductor film. Examples of the gallium oxide include α-Ga 2 O 3 , β-Ga 2 O 3 , and ε-Ga 2 O 3 , and among these, α-Ga 2 O 3 is preferable. In addition, the mixed crystal of the gallium oxide includes a mixed crystal of the gallium oxide and one or more metal oxides, and suitable examples of the metal oxide include aluminum oxide, indium oxide, iridium oxide, rhodium oxide, and iron oxide. In an embodiment of the present invention, the mixed crystal is preferably a mixed crystal of gallium oxide and iridium oxide. In addition, the "main component" means, for example, when the oxide semiconductor film contains α-Ga 2 O 3 as a main component, that the atomic ratio of gallium in the metal elements of the oxide semiconductor film is 50 % or more. In an embodiment of the present invention, the atomic ratio of gallium in the metal elements of the oxide semiconductor film is preferably 70% or more, more preferably 80% or more. In addition, for example, when the oxide semiconductor film contains a mixed crystal of α-Ga 2 O 3 and α-Ir 2 O 3 as a main component, that the mixed crystal is contained in the metal elements of the oxide semiconductor film at a total atomic ratio of gallium and iridium of 50% or more. In an embodiment of the present invention, the atomic ratio of gallium in the metal elements of the oxide semiconductor film is preferably 50% or more, more preferably 70% or more.
前記結晶層が、全反射条件を満たす界面を有している場合としては、例えば、前記半導体素子が、さらに誘電体膜を有しており、前記結晶層と前記誘電体膜との界面が、全反射条件を満たしている場合等が挙げられる。なお、前記全反射条件とは、前記結晶層および前記誘電体膜のそれぞれの屈折率によって定められる全反射条件を意味する。前記誘電体膜は、特に限定されず、公知の誘電体膜であってよい。前記誘電体膜の比誘電率等も特に限定されないが、比誘電率が５以下であるのが好ましい。「比誘電率」とは、膜の誘電率と、真空の誘電率との比である。誘電体膜の例として、酸化膜やリン酸化物膜や窒化膜等が挙げられるが、本発明においては、前記誘電体膜がＳｉを含む膜であるのが好ましい。前記のＳｉを含む膜としては、酸化シリコン系の膜が好適な例として挙げられる。前記酸化シリコン系膜としては、例えば、ＳｉＯ２膜、リン添加ＳｉＯ２（ＰＳＧ）膜、ボロン添加ＳｉＯ２膜、リンーボロン添加ＳｉＯ２膜（ＢＰＳＧ膜）、ＳｉＯＣ膜、ＳｉＯＦ膜等が挙げられる。前記誘電体膜の形成手段としては、特に限定されないが、例えば、ＣＶＤ法、大気圧ＣＶＤ法、プラズマＣＶＤ法、ミストＣＶＤ法、熱酸化法等が挙げられる。本発明においては、前記誘電体膜の形成手段が、ミストＣＶＤ法または大気圧ＣＶＤ法であるのが好ましい。また、前記誘電体膜の膜厚も、特に限定されないが、前記誘電体膜の少なくとも一部の膜厚が１μｍ以上であるのが好ましい。なお、本発明の実施態様においては、前記誘電体膜を、ゲート絶縁膜として用いるのも好ましい。 An example of a case where the crystal layer has an interface that satisfies the total reflection condition is when the semiconductor element further has a dielectric film, and the interface between the crystal layer and the dielectric film satisfies the total reflection condition. The total reflection condition means a total reflection condition determined by the respective refractive indices of the crystal layer and the dielectric film. The dielectric film is not particularly limited and may be a known dielectric film. The relative dielectric constant of the dielectric film is also not particularly limited, but it is preferable that the relative dielectric constant is 5 or less. The "relative dielectric constant" is the ratio of the dielectric constant of the film to the dielectric constant of a vacuum. Examples of dielectric films include oxide films, phosphorus oxide films, and nitride films, but in the present invention, it is preferable that the dielectric film is a film containing Si. A suitable example of the film containing Si is a silicon oxide film. Examples of the silicon oxide film include a SiO 2 film, a phosphorus-added SiO 2 (PSG) film, a boron-added SiO 2 film, a phosphorus-boron-added SiO 2 film (BPSG film), a SiOC film, and a SiOF film. The means for forming the dielectric film is not particularly limited, but examples thereof include CVD, atmospheric CVD, plasma CVD, mist CVD, and thermal oxidation. In the present invention, the means for forming the dielectric film is preferably mist CVD or atmospheric CVD. The thickness of the dielectric film is also not particularly limited, but it is preferable that at least a part of the dielectric film has a thickness of 1 μm or more. In an embodiment of the present invention, the dielectric film is also preferably used as a gate insulating film.
また、前記結晶層の厚みは、特に限定されず、１μｍ以下であってもよいし、１μｍ以上であってもよいが、本発明の実施態様においては、１μｍ以上であるのが好ましく、１μｍ～４０μｍであるのがより好ましく、１μｍ～２５μｍであるのが最も好ましい。前記結晶層の表面積は特に限定されないが、１ｍｍ２以上であってもよいし、１ｍｍ２以下であってもよい。なお、前記結晶層は、単層膜から構成されていてもよいし、多層膜から構成されていてもよい。 The thickness of the crystal layer is not particularly limited and may be 1 μm or less or 1 μm or more, but in an embodiment of the present invention, it is preferably 1 μm or more, more preferably 1 μm to 40 μm, and most preferably 1 μm to 25 μm. The surface area of the crystal layer is not particularly limited and may be 1 mm2 or more or 1 mm2 or less. The crystal layer may be composed of a single layer film or a multilayer film.
前記結晶層は、ドーパントが含まれている酸化物半導体膜であるのが好ましい。前記ドーパントは、本発明の目的を阻害しない限り特に限定されず、公知のものであってよい。前記ドーパントとしては、ｎ型ドーパント、ｐ型ドーパント等が挙げられる。ドーパントの含有量は、前記酸化物半導体膜の組成中、０．００００１原子％以上であるのが好ましく、０．００００１原子％～２０原子％であるのがより好ましく、０．０００１原子％～２０原子％であるのが最も好ましい。 The crystal layer is preferably an oxide semiconductor film containing a dopant. The dopant is not particularly limited as long as it does not impede the object of the present invention, and may be a known one. Examples of the dopant include n-type dopants and p-type dopants. The content of the dopant in the composition of the oxide semiconductor film is preferably 0.00001 atomic % or more, more preferably 0.00001 atomic % to 20 atomic %, and most preferably 0.0001 atomic % to 20 atomic %.
なお、前記ｎ型ドーパントは、本発明の目的を阻害しない限り、特に限定されず、公知のものであってもよい。前記ｎ型ドーパントとしては、例えば、スズ、ゲルマニウム、ケイ素、チタン、ジルコニウム、バナジウムおよびニオブ等から選択される一種または二種以上のｎ型ドーパントが挙げられる。前記ｐ型ドーパントは、本発明の目的を阻害しない限り、特に限定されず、公知のものであってよい。前記ｐ型ドーパントとしては、例えば、Ｍｇ、Ｈ、Ｌｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｆｒ、Ｂｅ、Ｃａ、Ｓｒ、Ｂａ、Ｒａ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｐｄ、Ｃｕ、Ａｇ、Ａｕ、Ｚｎ、Ｃｄ、Ｈｇ、Ｔｌ、Ｐｂ、Ｎ、Ｐ等及びこれらの２種以上の元素などが挙げられるが、本発明の実施態様においては、前記ｐ型ドーパントが、Ｍｇ、ＺｎまたはＣａであるのが好ましい。 The n-type dopant is not particularly limited and may be a known one as long as it does not impede the object of the present invention. Examples of the n-type dopant include one or more n-type dopants selected from tin, germanium, silicon, titanium, zirconium, vanadium, and niobium. The p-type dopant is not particularly limited and may be a known one as long as it does not impede the object of the present invention. Examples of the p-type dopant include Mg, H, Li, Na, K, Rb, Cs, Fr, Be, Ca, Sr, Ba, Ra, Mn, Fe, Co, Ni, Pd, Cu, Ag, Au, Zn, Cd, Hg, Tl, Pb, N, P, and two or more elements thereof. In an embodiment of the present invention, the p-type dopant is preferably Mg, Zn, or Ca.
前記結晶層（以下、「半導体層」または「半導体膜」ともいう。）は、エピタキシャル結晶成長方法を用いて成膜することにより得ることが可能であるが、形成方法等は特に限定されない。前記エピタキシャル結晶成長方法は、本発明の目的を阻害しない限り、特に限定されず、公知の方法であってよい。前記エピタキシャル結晶成長方法としては、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＯＶＰＥ法、ミストＣＶＤ法、ミスト・エピタキシー法、ＭＢＥ法、ＨＶＰＥ法またはパルス成長法などが挙げられる。本発明の実施態様においては、前記エピタキシャル結晶成長方法が、ミストＣＶＤ法またはミスト・エピタキシー法であるのが好ましい。 The crystal layer (hereinafter also referred to as "semiconductor layer" or "semiconductor film") can be obtained by forming a film using an epitaxial crystal growth method, but the formation method is not particularly limited. The epitaxial crystal growth method is not particularly limited and may be a known method as long as it does not impede the object of the present invention. Examples of the epitaxial crystal growth method include CVD, MOCVD, MOVPE, mist CVD, mist epitaxy, MBE, HVPE, and pulse growth methods. In an embodiment of the present invention, the epitaxial crystal growth method is preferably mist CVD or mist epitaxy.
本発明の実施態様においては、前記成膜を、金属を含む原料溶液を霧化し（霧化工程）、得られた霧化液滴をキャリアガスでもって前記基体近傍まで搬送し（搬送工程）、ついで、前記霧化液滴を熱反応させること（成膜工程）により行うのが好ましい。 In an embodiment of the present invention, the film is preferably formed by atomizing a raw material solution containing a metal (atomization process), transporting the obtained atomized droplets to the vicinity of the substrate by a carrier gas (transportation process), and then thermally reacting the atomized droplets (film formation process).
（原料溶液）
原料溶液は、成膜原料として金属を含んでおり、霧化可能であれば特に限定されず、無機材料を含んでいてもよいし、有機材料を含んでいてもよい。前記金属は、金属単体であっても、金属化合物であってもよく、本発明の目的を阻害しない限り特に限定されないが、ガリウム（Ｇａ）、イリジウム（Ｉｒ）、インジウム（Ｉｎ）、ロジウム（Ｒｈ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、銅（Ｃｕ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、亜鉛（Ｚｎ）、鉛（Ｐｂ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）およびジルコニウム（Ｚｒ）から選ばれる１種または２種以上の金属などが挙げられるが、本発明の実施態様においては、前記金属が、少なくとも周期律表第４周期～第６周期の１種または２種以上の金属を含むのが好ましく、少なくともガリウム、インジウム、アルミニウム、ロジウムまたはイリジウムを含むのがより好ましく、少なくともガリウムを含むのが最も好ましい。このような好ましい金属を用いることにより、半導体装置等により好適に用いることができるエピタキシャル膜を成膜することができる。
(raw material solution)
The raw material solution contains a metal as a film-forming raw material, and is not particularly limited as long as it can be atomized, and may contain an inorganic material or an organic material. The metal may be a single metal or a metal compound, and is not particularly limited as long as it does not impede the object of the present invention. Examples of the metal include gallium (Ga), iridium (Ir), indium (In), rhodium (Rh), aluminum (Al), gold (Au), silver (Ag), platinum (Pt), copper (Cu), iron (Fe), manganese (Mn), nickel (Ni), palladium (Pd), cobalt (Co), ruthenium (Ru), chromium (Cr), molybdenum (Mo), tungsten (W), tantalum (Ta), zinc (Zn), lead ( Examples of suitable metals include one or more metals selected from the group consisting of ruthenium (Pb), rhenium (Re), titanium (Ti), tin (Sn), gallium (Ga), magnesium (Mg), calcium (Ca) and zirconium (Zr), but in an embodiment of the present invention, the metal preferably contains at least one or more metals from the fourth to sixth periods of the periodic table, more preferably contains at least gallium, indium, aluminum, rhodium or iridium, and most preferably contains at least gallium. By using such a preferred metal, it is possible to form an epitaxial film that can be more suitably used in semiconductor devices and the like.
本発明の実施態様においては、前記原料溶液として、前記金属を錯体または塩の形態で有機溶媒または水に溶解または分散させたものを好適に用いることができる。錯体の形態としては、例えば、アセチルアセトナート錯体、カルボニル錯体、アンミン錯体、ヒドリド錯体などが挙げられる。塩の形態としては、例えば、有機金属塩（例えば金属酢酸塩、金属シュウ酸塩、金属クエン酸塩等）、硫化金属塩、硝化金属塩、リン酸化金属塩、ハロゲン化金属塩（例えば塩化金属塩、臭化金属塩、ヨウ化金属塩等）などが挙げられる。 In an embodiment of the present invention, the raw material solution can be preferably prepared by dissolving or dispersing the metal in the form of a complex or salt in an organic solvent or water. Examples of the complex include acetylacetonate complexes, carbonyl complexes, ammine complexes, and hydride complexes. Examples of the salt include organic metal salts (e.g., metal acetates, metal oxalates, and metal citrates), metal sulfides, metal nitrates, metal phosphates, and metal halides (e.g., metal chlorides, metal bromides, and metal iodides).
前記原料溶液の溶媒は、本発明の目的を阻害しない限り特に限定されず、水等の無機溶媒であってもよいし、アルコール等の有機溶媒であってもよいし、無機溶媒と有機溶媒との混合溶媒であってもよい。本発明の実施態様においては、前記溶媒が水を含むのが好ましい。 The solvent of the raw material solution is not particularly limited as long as it does not interfere with the object of the present invention, and may be an inorganic solvent such as water, an organic solvent such as alcohol, or a mixed solvent of an inorganic solvent and an organic solvent. In an embodiment of the present invention, it is preferable that the solvent contains water.
また、前記原料溶液には、ハロゲン化水素酸や酸化剤等の添加剤を混合してもよい。前記ハロゲン化水素酸としては、例えば、臭化水素酸、塩酸、ヨウ化水素酸などが挙げられる。前記酸化剤としては、例えば、過酸化水素（Ｈ２Ｏ２）、過酸化ナトリウム（Ｎａ２Ｏ２）、過酸化バリウム（ＢａＯ２）、過酸化ベンゾイル（Ｃ６Ｈ５ＣＯ）２Ｏ２等の過酸化物、次亜塩素酸（ＨＣｌＯ）、過塩素酸、硝酸、オゾン水、過酢酸やニトロベンゼン等の有機過酸化物などが挙げられる。前記添加剤の配合割合は、特に限定されないが、好ましくは、原料溶液に対し、０．００１体積％～５０体積％であり、より好ましくは、０．０１体積％～３０体積％である。 The raw material solution may be mixed with additives such as hydrohalic acid and oxidizing agents. Examples of the hydrohalic acid include hydrobromic acid, hydrochloric acid, and hydroiodic acid. Examples of the oxidizing agent include peroxides such as hydrogen peroxide (H 2 O 2 ), sodium peroxide (Na 2 O 2 ), barium peroxide (BaO 2 ), and benzoyl peroxide (C 6 H 5 CO) 2 O 2 , hypochlorous acid (HClO), perchloric acid, nitric acid, ozone water, and organic peroxides such as peracetic acid and nitrobenzene. The mixing ratio of the additive is not particularly limited, but is preferably 0.001% by volume to 50% by volume, and more preferably 0.01% by volume to 30% by volume, relative to the raw material solution.
前記原料溶液には、ドーパントが含まれているのが好ましい。前記ドーパントは、本発明の目的を阻害しない限り、特に限定されない。前記ドーパントとしては、例えば、上記したｎ型ドーパントまたはｐ型ドーパントなどが挙げられる。ドーパントの濃度は、通常、約１×１０１４／ｃｍ３～１×１０２２／ｃｍ３であってもよいし、また、ドーパントの濃度を例えば約１×１０１７／ｃｍ３以下の低濃度にしてもよい。また、さらに、本発明によれば、ドーパントを約１×１０２０／ｃｍ３以上の高濃度で含有させてもよい。 The raw material solution preferably contains a dopant. The dopant is not particularly limited as long as it does not impede the object of the present invention. Examples of the dopant include the above-mentioned n-type dopants and p-type dopants. The concentration of the dopant may usually be about 1×10 14 /cm 3 to 1×10 22 /cm 3 , or the concentration of the dopant may be a low concentration of, for example, about 1×10 17 /cm 3 or less. Furthermore, according to the present invention, the dopant may be contained at a high concentration of about 1×10 20 /cm 3 or more.
（霧化工程）
前記霧化工程は、金属を含む原料溶液を調整し、前記原料溶液を霧化し、霧化液滴を発生させる。前記金属の配合割合は、特に限定されないが、原料溶液全体に対して、０．０００１ｍｏｌ／Ｌ～２０ｍｏｌ／Ｌが好ましい。霧化方法は、前記原料溶液を霧化できさえすれば特に限定されず、公知の霧化方法であってよいが、本発明の実施態様においては、超音波振動を用いる霧化方法であるのが好ましい。本発明で用いられる霧化液滴（例えばミスト等）は、空中に浮遊するものであり、例えば、スプレーのように吹き付けるのではなく、初速度がゼロで、空間に浮遊して搬送することが可能な霧化液滴であるのがより好ましい。霧化液滴の液滴サイズは、特に限定されず、数ｍｍ程度の液滴であってもよいが、好ましくは５０μｍ以下であり、より好ましくは１～１０μｍである。
(Atomization process)
In the atomization step, a raw material solution containing a metal is prepared, the raw material solution is atomized, and atomized droplets are generated. The blending ratio of the metal is not particularly limited, but is preferably 0.0001 mol/L to 20 mol/L with respect to the entire raw material solution. The atomization method is not particularly limited as long as the raw material solution can be atomized, and may be a known atomization method, but in an embodiment of the present invention, it is preferable to use an atomization method using ultrasonic vibration. The atomized droplets (e.g., mist, etc.) used in the present invention are suspended in the air, and are more preferably atomized droplets that can be transported while suspended in space with an initial velocity of zero, rather than being sprayed like a spray. The droplet size of the atomized droplets is not particularly limited, and may be droplets of about several mm, but is preferably 50 μm or less, and more preferably 1 to 10 μm.
（搬送工程）
前記搬送工程では、前記キャリアガスによって前記霧化液滴を前記基体へ搬送する。キャリアガスの種類としては、本発明の目的を阻害しない限り特に限定されず、例えば、酸素、オゾン、不活性ガス（例えば窒素やアルゴン等）、または還元ガス（水素ガスやフォーミングガス等）などが好適な例として挙げられる。また、キャリアガスの種類は１種類であってよいが、２種類以上であってもよく、キャリアガス濃度を変化させた希釈ガス（例えば１０倍希釈ガス等）などを、第２のキャリアガスとしてさらに用いてもよい。また、キャリアガスの供給箇所も１箇所だけでなく、２箇所以上あってもよい。キャリアガスの流量は、特に限定されないが、好ましくは０．０１～２０ＬＰＭであり、より好ましくは０．１～１０ＬＰＭである。
(Transportation process)
In the transport step, the atomized droplets are transported to the substrate by the carrier gas. The type of carrier gas is not particularly limited as long as it does not impede the object of the present invention, and suitable examples include oxygen, ozone, inert gas (e.g., nitrogen, argon, etc.), and reducing gas (hydrogen gas, forming gas, etc.). The type of carrier gas may be one type, but may be two or more types, and a dilution gas (e.g., 10-fold dilution gas, etc.) with a changed carrier gas concentration may be further used as a second carrier gas. The number of supply points of the carrier gas may be not only one, but also two or more. The flow rate of the carrier gas is not particularly limited, but is preferably 0.01 to 20 LPM, and more preferably 0.1 to 10 LPM.
（成膜工程）
成膜工程では、前記霧化液滴を反応させて、前記基体上に成膜する。前記反応は、前記霧化液滴から膜が形成される反応であれば特に限定されないが、本発明の実施態様においては、熱反応が好ましい。前記熱反応は、熱でもって前記霧化液滴が反応すればそれでよく、反応条件等も本発明の目的を阻害しない限り特に限定されない。本工程においては、前記熱反応を、通常、原料溶液の溶媒の蒸発温度以上の温度で行うが、高すぎない温度以下が好ましく、８５０℃以下がより好ましく、６５０℃以下が最も好ましい。また、熱反応は、本発明の目的を阻害しない限り、真空下、非酸素雰囲気下、還元ガス雰囲気下および酸素雰囲気下のいずれの雰囲気下で行われてもよく、また、大気圧下、加圧下および減圧下のいずれの条件下で行われてもよいが、本発明の実施態様においては、大気圧下で行われるのが蒸発温度の計算がより簡単になり、設備等も簡素化できる等の点で好ましい。また、膜厚は成膜時間を調整することにより、設定することができる。
(Film forming process)
In the film-forming step, the atomized droplets are reacted to form a film on the substrate. The reaction is not particularly limited as long as a film is formed from the atomized droplets, but in an embodiment of the present invention, a thermal reaction is preferred. The thermal reaction may be performed as long as the atomized droplets react with heat, and the reaction conditions are not particularly limited as long as the object of the present invention is not hindered. In this step, the thermal reaction is usually performed at a temperature equal to or higher than the evaporation temperature of the solvent in the raw material solution, but is preferably not too high, more preferably 850°C or lower, and most preferably 650°C or lower. In addition, the thermal reaction may be performed under any atmosphere, such as a vacuum, a non-oxygen atmosphere, a reducing gas atmosphere, or an oxygen atmosphere, as long as the object of the present invention is not hindered, and may be performed under any condition, such as atmospheric pressure, pressurized, or reduced pressure. In an embodiment of the present invention, the thermal reaction is performed under atmospheric pressure, which makes it easier to calculate the evaporation temperature and simplifies the equipment. The film thickness can be set by adjusting the film-forming time.
（基体）
前記基体は、前記膜（半導体膜）を支持できるものであれば特に限定されない。前記基体の材料も、本発明の目的を阻害しない限り特に限定されず、公知の基体であってよく、有機化合物であってもよいし、無機化合物であってもよい。前記基体の形状としては、どのような形状のものであってもよく、あらゆる形状に対して有効であり、例えば、平板や円板等の板状、繊維状、棒状、円柱状、角柱状、筒状、螺旋状、球状、リング状などが挙げられるが、本発明の実施態様においては、基板が好ましい。基板の厚さは、本発明の実施態様においては特に限定されない。
(Base)
The substrate is not particularly limited as long as it can support the film (semiconductor film). The material of the substrate is not particularly limited as long as it does not impede the object of the present invention, and may be a known substrate, an organic compound, or an inorganic compound. The substrate may have any shape, and is effective for any shape, such as a plate, a disk, or the like, a fiber, a rod, a column, a prism, a tube, a spiral, a sphere, a ring, and the like. In the embodiment of the present invention, a substrate is preferred. The thickness of the substrate is not particularly limited in the embodiment of the present invention.
前記基板は、板状であって、前記半導体膜の支持体となるものであれば特に限定されない。絶縁体基板であってもよいし、半導体基板であってもよいし、金属基板や導電性基板であってもよいが、前記基板が、絶縁体基板であるのが好ましく、また、表面に金属膜を有する基板であるのも好ましい。前記基板としては、例えば、コランダム構造を有する基板材料を主成分として含む下地基板、またはβ－ガリア構造を有する基板材料を主成分として含む下地基板、六方晶構造を有する基板材料を主成分として含む下地基板などが挙げられる。ここで、「主成分」とは、前記特定の結晶構造を有する基板材料が、原子比で、基板材料の全成分に対し、好ましくは５０％以上、より好ましくは７０％以上、更に好ましくは９０％以上含まれることを意味し、１００％であってもよい。 The substrate is not particularly limited as long as it is plate-shaped and serves as a support for the semiconductor film. It may be an insulating substrate, a semiconductor substrate, a metal substrate, or a conductive substrate, but it is preferable that the substrate is an insulating substrate, and it is also preferable that the substrate has a metal film on its surface. Examples of the substrate include a base substrate containing a substrate material having a corundum structure as a main component, a base substrate containing a substrate material having a β-gallia structure as a main component, and a base substrate containing a substrate material having a hexagonal crystal structure as a main component. Here, "main component" means that the substrate material having the specific crystal structure is preferably contained in an atomic ratio of 50% or more, more preferably 70% or more, and even more preferably 90% or more of the total components of the substrate material, and may be 100%.
基板材料は、本発明の目的を阻害しない限り、特に限定されず、公知のものであってよい。前記のコランダム構造を有する基板材料としては、例えば、α－Ａｌ２Ｏ３（サファイア基板）またはα－Ｇａ２Ｏ３が好適に挙げられ、ａ面サファイア基板、ｍ面サファイア基板、ｒ面サファイア基板、ｃ面サファイア基板や、α型酸化ガリウム基板（ａ面、ｍ面またはｒ面）などがより好適な例として挙げられる。β－ガリア構造を有する基板材料を主成分とする下地基板としては、例えばβ－Ｇａ２Ｏ３基板、又はＧａ２Ｏ３とＡｌ２Ｏ３とを含みＡｌ２Ｏ３が０ｗｔ％より多くかつ６０ｗｔ％以下である混晶体基板などが挙げられる。また、六方晶構造を有する基板材料を主成分とする下地基板としては、例えば、ＳｉＣ基板、ＺｎＯ基板、ＧａＮ基板などが挙げられる。 The substrate material is not particularly limited, and may be any known material, so long as it does not impede the object of the present invention. Suitable examples of the substrate material having the corundum structure include α-Al 2 O 3 (sapphire substrate) or α-Ga 2 O 3 , and more suitable examples include an a-plane sapphire substrate, an m-plane sapphire substrate, an r-plane sapphire substrate, a c-plane sapphire substrate, and an α-type gallium oxide substrate (a-plane, m-plane, or r-plane). Examples of the base substrate mainly made of a substrate material having a β-gallium structure include a β-Ga 2 O 3 substrate, or a mixed crystal substrate containing Ga 2 O 3 and Al 2 O 3 , with Al 2 O 3 being more than 0 wt % and 60 wt % or less. Examples of the base substrate mainly made of a substrate material having a hexagonal structure include a SiC substrate, a ZnO substrate, and a GaN substrate.
本発明の実施態様においては、前記成膜工程の後、アニール処理を行ってもよい。アニールの処理温度は、本発明の目的を阻害しない限り特に限定されず、通常、３００℃～６５０℃であり、好ましくは３５０℃～５５０℃である。また、アニールの処理時間は、通常、１分間～４８時間であり、好ましくは１０分間～２４時間であり、より好ましくは３０分間～１２時間である。なお、アニール処理は、本発明の目的を阻害しない限り、どのような雰囲気下で行われてもよいが、好ましくは非酸素雰囲気下であり、より好ましくは窒素雰囲気下である。 In an embodiment of the present invention, an annealing process may be performed after the film formation process. The annealing temperature is not particularly limited as long as it does not impede the object of the present invention, and is usually 300°C to 650°C, and preferably 350°C to 550°C. The annealing time is usually 1 minute to 48 hours, preferably 10 minutes to 24 hours, and more preferably 30 minutes to 12 hours. The annealing process may be performed in any atmosphere as long as it does not impede the object of the present invention, but is preferably performed in a non-oxygen atmosphere, and more preferably in a nitrogen atmosphere.
また、本発明の実施態様においては、前記基体上に、直接、前記半導体膜を設けてもよいし、バッファ層（緩衝層）や応力緩和層等の他の層を介して前記半導体膜を設けてもよい。各層の形成方法は、特に限定されず、公知の方法であってよいが、本発明の実施態様においては、ミストＣＶＤ法またはミスト・エピタキシー法が好ましい。 In addition, in an embodiment of the present invention, the semiconductor film may be provided directly on the substrate, or the semiconductor film may be provided via another layer such as a buffer layer or a stress relief layer. The method for forming each layer is not particularly limited and may be a known method, but in an embodiment of the present invention, a mist CVD method or a mist epitaxy method is preferred.
以下、図面を用いて、前記ミストＣＶＤ法またはミスト・エピタキシー法に好適に用いられる成膜装置１９を説明する。図１の成膜装置１９は、キャリアガスを供給するキャリアガス源２２ａと、キャリアガス源２２ａから送り出されるキャリアガスの流量を調節するための流量調節弁２３ａと、キャリアガス（希釈）を供給するキャリアガス（希釈）源２２ｂと、キャリアガス（希釈）源２２ｂから送り出されるキャリアガス（希釈）の流量を調節するための流量調節弁２３ｂと、原料溶液２４ａが収容されるミスト発生源２４と、水２５ａが入れられる容器２５と、容器２５の底面に取り付けられた超音波振動子２６と、成膜室３０と、ミスト発生源２４から成膜室３０までをつなぐ石英製の供給管２７と、成膜室３０内に設置されたホットプレート（ヒーター）２８とを備えている。ホットプレート２８上には、基板２０が設置されている。 The film forming apparatus 19 suitable for use in the mist CVD method or mist epitaxy method will be described below with reference to the drawings. The film forming apparatus 19 in FIG. 1 includes a carrier gas source 22a for supplying a carrier gas, a flow rate control valve 23a for adjusting the flow rate of the carrier gas sent from the carrier gas source 22a, a carrier gas (dilution) source 22b for supplying a carrier gas (dilution), a flow rate control valve 23b for adjusting the flow rate of the carrier gas (dilution) sent from the carrier gas (dilution) source 22b, a mist generating source 24 containing a raw material solution 24a, a container 25 for containing water 25a, an ultrasonic vibrator 26 attached to the bottom surface of the container 25, a film forming chamber 30, a quartz supply pipe 27 connecting the mist generating source 24 to the film forming chamber 30, and a hot plate (heater) 28 installed in the film forming chamber 30. A substrate 20 is placed on the hot plate 28.
そして、図１に示すとおり、原料溶液２４ａをミスト発生源２４内に収容する。次に、基板２０を用いて、ホットプレート２８上に設置し、ホットプレート２８を作動させて成膜室３０内の温度を昇温させる。次に、流量調節弁２３（２３ａ、２３ｂ）を開いてキャリアガス源２２（２２ａ、２２ｂ）からキャリアガスを成膜室３０内に供給し、成膜室３０の雰囲気をキャリアガスで十分に置換した後、キャリアガスの流量と、キャリアガス（希釈）の流量とをそれぞれ調節する。次に、超音波振動子２６を振動させ、その振動を、水２５ａを通じて原料溶液２４ａに伝播させることによって、原料溶液２４ａを微粒子化させて霧化液滴２４ｂを生成する。この霧化液滴２４ｂが、キャリアガスによって成膜室３０内に導入され、基板２０まで搬送され、そして、大気圧下、成膜室３０内で霧化液滴２４ｂが熱反応して、基板２０上に膜が形成する。 As shown in FIG. 1, the raw solution 24a is contained in the mist generating source 24. Next, the substrate 20 is placed on the hot plate 28, and the hot plate 28 is operated to raise the temperature in the film formation chamber 30. Next, the flow rate control valve 23 (23a, 23b) is opened to supply carrier gas from the carrier gas source 22 (22a, 22b) into the film formation chamber 30, and the atmosphere in the film formation chamber 30 is sufficiently replaced with the carrier gas, and then the flow rate of the carrier gas and the flow rate of the carrier gas (dilution) are adjusted. Next, the ultrasonic vibrator 26 is vibrated, and the vibration is propagated to the raw solution 24a through the water 25a, thereby atomizing the raw solution 24a to generate the mist droplets 24b. The atomized droplets 24b are introduced into the film-forming chamber 30 by the carrier gas and transported to the substrate 20. Then, under atmospheric pressure, the atomized droplets 24b undergo a thermal reaction in the film-forming chamber 30 to form a film on the substrate 20.
本発明の実施態様においては、前記成膜工程にて得られた膜を、結晶層としてそのまま半導体素子に用いてもよいし、前記基体等から剥離する等の公知の方法を用いた後に結晶層として半導体素子に用いてもよい。
本発明の一態様において、前記半導体素子は絶縁性基板を備えていてもよく、横型の半導体素子であってもよいが、本発明の別の実施態様においては、縦型の半導体素子であってもよい。また、前記縦型の半導体素子は導電性基板を備えていてもよい。
In an embodiment of the present invention, the film obtained in the film formation step may be used as a crystal layer in a semiconductor element as is, or may be peeled off from the substrate or the like using a known method and then used as a crystal layer in a semiconductor element.
In one embodiment of the present invention, the semiconductor element may include an insulating substrate and may be a horizontal semiconductor element, while in another embodiment of the present invention, the semiconductor element may be a vertical semiconductor element. Also, the vertical semiconductor element may include a conductive substrate.
前記半導体素子は、とりわけ、パワーデバイスに有用である。前記半導体素子としては、例えば、トランジスタなどが挙げられるが、中でもＭＯＳＦＥＴが好ましい。また、前記半導体素子はノーマリーオフであるのが好ましい。 The semiconductor element is particularly useful for power devices. Examples of the semiconductor element include transistors, with MOSFETs being preferred. It is also preferable that the semiconductor element is normally off.
前記トランジスタとしては、例えば、前記結晶層、ゲート絶縁膜、ゲート電極、ソース電極（第１の電極）およびドレイン電極（第２の電極）を少なくとも含む半導体装置などが挙げられる。また、前記結晶層は、チャネル形成領域を含むのが好ましく、反転チャネル形成領域を含むのがより好ましい。前記結晶層がチャネル形成領域を含む場合には、前記発光素子が、前記チャネル形成領域の少なくとも一部に前記光を照射可能に構成されているのが好ましい。本発明の実施態様においては、前記半導体素子が、前記ソース電極と前記ドレイン電極との間に、前記半導体層が配置されている、縦型デバイスであるのが好ましい。 The transistor may be, for example, a semiconductor device including at least the crystal layer, a gate insulating film, a gate electrode, a source electrode (first electrode), and a drain electrode (second electrode). The crystal layer preferably includes a channel formation region, and more preferably includes an inversion channel formation region. When the crystal layer includes a channel formation region, it is preferable that the light-emitting element is configured to be capable of irradiating the light to at least a portion of the channel formation region. In an embodiment of the present invention, it is preferable that the semiconductor element is a vertical device in which the semiconductor layer is disposed between the source electrode and the drain electrode.
前記反転チャネル形成領域は、通常、異なるタイプの導電性を示す半導体領域の間に設けられる。例えば、前記反転チャネル形成領域が、ｐ型半導体層内に設けられる場合には、通常、ｎ型半導体からなる半導体領域の間のｐ型半導体層内に設けられ、また、前記反転チャネル形成領域が、ｎ型半導体層内に設けられる場合には、通常、ｐ型半導体からなる半導体領域の間のｎ型半導体層内に設けられる。なお、各半導体領域の形成方法は、前記の結晶層の形成方法と同様であってよい。 The inversion channel formation region is usually provided between semiconductor regions exhibiting different types of conductivity. For example, when the inversion channel formation region is provided in a p-type semiconductor layer, it is usually provided in the p-type semiconductor layer between semiconductor regions made of n-type semiconductors, and when the inversion channel formation region is provided in an n-type semiconductor layer, it is usually provided in the n-type semiconductor layer between semiconductor regions made of p-type semiconductors. The method of forming each semiconductor region may be the same as the method of forming the crystal layer.
また、本発明の実施態様においては、前記反転チャネル形成領域上に、周期律表第１５族の少なくとも１種の元素を含む酸化膜が積層されているのが好ましい。前記元素としては、例えば、窒素（Ｎ）、リン（Ｐ）などが挙げられるが、本発明の実施態様においては、窒素（Ｎ）またはリン（Ｐ）が好ましく、リン（Ｐ）がより好ましい。例えば、ゲート絶縁膜と前記反転チャネル形成領域との間に、リンを少なくとも含む酸化膜を前記反転チャネル形成領域上に積層することにより、水素の半導体層への拡散を防止することができ、さらに界面準位を下げることもできるので、半導体素子、とりわけワイドバンドギャップ半導体の半導体素子に対し、より優れた半導体特性を与えることができる。なお、本発明の実施態様においては、前記酸化膜が、周期律表第１５族の少なくとも１種の前記元素および周期律表第１３族の１種または２種以上の金属を少なくとも含むのがより好ましい。前記金属としては、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などが挙げられるが、中でも、Ｇａおよび／またはＡｌが好ましく、Ｇａがより好ましい。また、前記酸化膜は、薄膜であるのが好ましく、膜厚１００ｎｍ以下であるのがより好ましく、膜厚５０ｎｍ以下であるのが最も好ましい。このような酸化膜を積層することにより、ゲートリークをより効果的に抑制することができ、半導体特性をより優れたものにすることができる。前記酸化膜の形成方法としては、例えば公知の方法などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられるが、リン酸等による前記反転チャネル領域上への表面処理であるのが好ましい。 In addition, in an embodiment of the present invention, it is preferable that an oxide film containing at least one element of Group 15 of the periodic table is laminated on the inversion channel formation region. Examples of the element include nitrogen (N) and phosphorus (P), and in an embodiment of the present invention, nitrogen (N) or phosphorus (P) is preferable, and phosphorus (P) is more preferable. For example, by laminating an oxide film containing at least phosphorus on the inversion channel formation region between the gate insulating film and the inversion channel formation region, it is possible to prevent diffusion of hydrogen into the semiconductor layer and further to lower the interface state, so that it is possible to impart better semiconductor characteristics to semiconductor elements, particularly semiconductor elements of wide band gap semiconductors. It is more preferable that the oxide film contains at least one of the elements of Group 15 of the periodic table and one or more metals of Group 13 of the periodic table. Examples of the metal include aluminum (Al), gallium (Ga), indium (In), and the like, and among them, Ga and/or Al are preferable, and Ga is more preferable. In addition, the oxide film is preferably a thin film, more preferably 100 nm or less in thickness, and most preferably 50 nm or less in thickness. By stacking such oxide films, gate leakage can be more effectively suppressed, and semiconductor characteristics can be improved. The oxide film can be formed by, for example, known methods, more specifically, dry methods and wet methods, but a surface treatment of the inversion channel region using phosphoric acid or the like is preferable.
また、本発明の実施態様においては、前記反転チャネル形成領域上に、ゲート絶縁膜を介して、ゲート電極が設けられているのが好ましいが、前記反転チャネル形成領域および前記酸化膜上に、ゲート絶縁膜を介して、ゲート電極が設けられているのも好ましく、このように構成することにより、水素の拡散防止等が容易となり、より良好な半導体特性を実現することができる。 In addition, in an embodiment of the present invention, it is preferable that a gate electrode is provided on the inversion channel formation region via a gate insulating film, but it is also preferable that a gate electrode is provided on the inversion channel formation region and the oxide film via a gate insulating film. By configuring in this way, it becomes easier to prevent hydrogen diffusion, etc., and better semiconductor characteristics can be achieved.
前記ゲート絶縁膜は本発明の目的を阻害しない限り特に限定されず、公知の絶縁膜であってよい。前記ゲート絶縁膜としては、例えば、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＧａＯ、ＡｌＧａＯ、ＩｎＡｌＧａＯ、ＡｌＩｎＺｎＧａＯ４、ＡｌＮ、Ｈｆ２Ｏ３、ＳｉＮ、ＳｉＯＮ、ＭｇＯ、ＧｄＯ、リンを少なくとも含む酸化膜等の酸化膜が好適な例として挙げられる。前記ゲート絶縁膜の形成方法は、公知の方法であってよく、このような公知の形成方法としては、例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ、ＰＬＤ等の公知の方法が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等の塗布方法が挙げられる。 The gate insulating film is not particularly limited as long as it does not impede the object of the present invention, and may be a known insulating film. Suitable examples of the gate insulating film include oxide films such as SiO 2 , Si 3 N 4 , Al 2 O 3 , GaO, AlGaO, InAlGaO, AlInZnGaO 4 , AlN, Hf 2 O 3 , SiN, SiON, MgO, GdO, and oxide films containing at least phosphorus. The method for forming the gate insulating film may be a known method, and examples of such known forming methods include a dry method and a wet method. Examples of dry methods include known methods such as sputtering, vacuum deposition, CVD, and PLD. Examples of wet methods include coating methods such as screen printing and die coating.
前記ゲート電極は、公知のゲート電極であってよく、かかる電極材料も導電性無機材料であってもよいし、導電性有機材料であってもよい。本発明の実施態様においては、前記電極材料が金属であるのが好ましい。前記金属としては、特に限定されないが、好適には例えば、周期律表第４族～第１１族から選ばれる少なくとも１種の金属などが挙げられる。周期律表第４族の金属としては、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）などが挙げられるが、中でもＴｉが好ましい。周期律表第５族の金属としては、例えば、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）などが挙げられる。周期律表第６族の金属としては、例えば、クロム（Ｃｒ）、モリブデン（Ｍｏ）およびタングステン（Ｗ）等から選ばれる１種または２種以上の金属などが挙げられるが、本発明の実施態様においては、よりスイッチング特性等の半導体特性がより良好なものとなるのでＣｒが好ましい。周期律表第７族の金属としては、例えば、マンガン（Ｍｎ）、テクネチウム（Ｔｃ）、レニウム（Ｒｅ）などが挙げられる。周期律表第８族の金属としては、例えば、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）などが挙げられる。周期律表第９族の金属としては、例えば、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）などが挙げられる。周期律表第１０族の金属としては、例えば、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）などが挙げられるが、中でもＰｔが好ましい。周期律表第１１族の金属としては、例えば、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などが挙げられる。前記ゲート電極の形成方法としては、例えば公知の方法などが挙げられ、より具体的には例えば、ドライ法やウェット法などが挙げられる。ドライ法としては、例えば、スパッタ、真空蒸着、ＣＶＤ等の公知の方法が挙げられる。ウェット法としては、例えば、スクリーン印刷やダイコート等が挙げられる。 The gate electrode may be a known gate electrode, and the electrode material may be a conductive inorganic material or a conductive organic material. In an embodiment of the present invention, it is preferable that the electrode material is a metal. The metal is not particularly limited, but preferably includes at least one metal selected from Groups 4 to 11 of the periodic table. Examples of metals in Group 4 of the periodic table include titanium (Ti), zirconium (Zr), and hafnium (Hf), with Ti being preferred. Examples of metals in Group 5 of the periodic table include vanadium (V), niobium (Nb), and tantalum (Ta). Examples of metals in Group 6 of the periodic table include one or more metals selected from chromium (Cr), molybdenum (Mo), and tungsten (W), but in an embodiment of the present invention, Cr is preferred because it provides better semiconductor properties such as switching properties. Examples of metals in Group 7 of the periodic table include manganese (Mn), technetium (Tc), and rhenium (Re). Examples of metals in Group 8 of the periodic table include iron (Fe), ruthenium (Ru), and osmium (Os). Examples of metals in Group 9 of the periodic table include cobalt (Co), rhodium (Rh), and iridium (Ir). Examples of metals in Group 10 of the periodic table include nickel (Ni), palladium (Pd), and platinum (Pt), with Pt being preferred. Examples of metals in Group 11 of the periodic table include copper (Cu), silver (Ag), and gold (Au). Examples of methods for forming the gate electrode include known methods, and more specifically, examples of methods include dry methods and wet methods. Examples of dry methods include known methods such as sputtering, vacuum deposition, and CVD. Examples of wet methods include screen printing and die coating.
なお、本発明の実施態様においては、ゲート電極だけでなく、通常、前記第１の電極として、ソース電極を、前記第２の電極としてドレイン電極をそれぞれ備えるが、前記ソース電極およびドレイン電極はいずれも、前記ゲート電極と同様に、それぞれ公知の電極であってよく、電極形成方法もそれぞれ公知の方法であってよい。 In addition, in an embodiment of the present invention, in addition to the gate electrode, the first electrode is usually provided with a source electrode, and the second electrode is usually provided with a drain electrode. However, the source electrode and the drain electrode may be publicly known electrodes, as is the gate electrode, and the electrode formation method may also be a publicly known method.
本発明の半導体装置は、前記半導体素子の他に、前記バンドギャップよりもエネルギーが小さい光を発光する発光素子を備え、前記発光素子が、前記結晶層の少なくとも一部に前記光を照射可能に構成されている。前記発光素子は、公知の発光素子であってよく、前記結晶層の少なくとも一部に前記光を照射可能に構成されていれば、特に限定されない。前記発光素子としては、例えば、ＬＥＤ等が挙げられ、より具体的には、例えば、陽極と、陰極と、前記陽極と前記陰極との間に配置されている発光体とを有する公知の発光素子等が挙げられる。本発明の半導体装置においては、通常、前記発光素子と前記半導体素子との間に光路が設けられている。なお、前記光路は、透光性の材料を介して設けられていてもよい。前記光路の光路長は、特に限定されないが、１０ｍｍ以下であるのが好ましい。 The semiconductor device of the present invention includes, in addition to the semiconductor element, a light-emitting element that emits light having an energy smaller than the band gap, and the light-emitting element is configured to be capable of irradiating the light to at least a part of the crystal layer. The light-emitting element may be a known light-emitting element, and is not particularly limited as long as it is configured to be capable of irradiating the light to at least a part of the crystal layer. Examples of the light-emitting element include LEDs, and more specifically, examples of known light-emitting elements include light-emitting elements having an anode, a cathode, and a light-emitting body disposed between the anode and the cathode. In the semiconductor device of the present invention, an optical path is usually provided between the light-emitting element and the semiconductor element. The optical path may be provided via a translucent material. The optical path length of the optical path is not particularly limited, but is preferably 10 mm or less.
以下、本発明において好ましい実施態様を、図面を用いてより具体的に説明するが、本発明は、これらに限定されるものではない。 The following describes preferred embodiments of the present invention in more detail with reference to the drawings, but the present invention is not limited to these.
（ＭＯＳＦＥＴ）
本発明の半導体装置の具体的な一例としては、例えば図２に示すＭＯＳＦＥＴおよび発光素子（光源）などが挙げられる。図２のＭＯＳＦＥＴは、縦型のＭＯＳＦＥＴであり、ｎ＋型半導体層（半導体層）１、ｐ＋型半導体層（半導体層）２、ｎ型半導体層（半導体層）３、ｐ型半導体層（結晶層）６、ｎ＋型半導体層９、ゲート絶縁膜４、ゲート電極５ａ、ソース電極５ｂ、およびドレイン電極５ｃを備えている。ゲート電極５ａは、ｐ型半導体層６およびｎ型半導体層３内に少なくとも一部が埋設されていてもよく、図示するように全体が埋設されていてもよい。ゲート電極５ａ近傍には、ｎ＋型半導体層１およびｐ＋型半導体層２がそれぞれｐ型半導体層６内に埋設されており、ｎ型半導体層１およびｐ＋型半導体層２の上にはソース電極５ｂが配置されている。また、図２の半導体装置はＭＯＳＦＥＴの他に発光素子（光源）１１を備えており、図２の矢印に示される方向に光が照射され、ついで、ドレイン電極５ｃで反射することにより、ｎ型半導体層３とゲート絶縁膜４との界面において全反射するように構成されている。
(MOSFET)
A specific example of the semiconductor device of the present invention is, for example, a MOSFET and a light emitting element (light source) shown in Fig. 2. The MOSFET in Fig. 2 is a vertical MOSFET, and includes an n+ type semiconductor layer (semiconductor layer) 1, a p+ type semiconductor layer (semiconductor layer) 2, an n type semiconductor layer (semiconductor layer) 3, a p type semiconductor layer (crystal layer) 6, an n+ type semiconductor layer 9, a gate insulating film 4, a gate electrode 5a, a source electrode 5b, and a drain electrode 5c. The gate electrode 5a may be at least partially embedded in the p type semiconductor layer 6 and the n type semiconductor layer 3, or may be entirely embedded as shown in the figure. In the vicinity of the gate electrode 5a, the n+ type semiconductor layer 1 and the p+ type semiconductor layer 2 are each embedded in the p type semiconductor layer 6, and a source electrode 5b is disposed on the n type semiconductor layer 1 and the p+ type semiconductor layer 2. The semiconductor device in FIG. 2 also includes a light emitting element (light source) 11 in addition to the MOSFET. Light is irradiated in the direction indicated by the arrow in FIG. 2 and then reflected by the drain electrode 5 c, thereby causing total reflection at the interface between the n-type semiconductor layer 3 and the gate insulating film 4.
図２のＭＯＳＦＥＴのオン状態では、発光素子（光源）１１から光が矢印の方向に照射され、半導体層に光が照射されることにより、半導体層の電気特性を向上させるとともに、前記ソース電極５ｂと前記ドレイン電極５ｃとの間に電圧を印加し、前記ゲート電極５ａに前記ソース電極５ｂに対して正の電圧を与えると、チャネル層が形成され、ターンオンする。オフ状態では、光の照射が止められて、前記ゲート電極５ａの電圧を０Ｖにすることにより、チャネル層ができなくなり、ターンオフとなる。 When the MOSFET in Figure 2 is in the on state, light is emitted from the light-emitting element (light source) 11 in the direction of the arrow, and the light is irradiated onto the semiconductor layer, improving the electrical characteristics of the semiconductor layer. When a voltage is applied between the source electrode 5b and the drain electrode 5c and a positive voltage is applied to the gate electrode 5a with respect to the source electrode 5b, a channel layer is formed and the MOSFET is turned on. In the off state, the light irradiation is stopped and the voltage of the gate electrode 5a is set to 0V, which prevents the channel layer from being formed and the MOSFET is turned off.
図７のＭＯＳＦＥＴは、図２のＭＯＳＦＥＴとは、透明電極８を具備する点で異なっており、このように透明電極８を用いることによって、より効果的にホール等を発生させて、半導体特性をより優れたものにすることができる。なお、透明電極８は、導電性および透光性を有する透光性電極からなるものであれば特に限定されず、公知の透明電極であってよい。前記透明性電極の透光性の程度も本発明の目的を阻害しない限り特に限定されない。前記透光性電極の材料としては、インジウム（Ｉｎ）またはチタン（Ｔｉ）を含む酸化物の導電性材料などが挙げられる。より具体的には、例えば、Ｉｎ２Ｏ３、ＺｎＯ、ＳｎＯ２、Ｇａ２Ｏ３、ＴｉＯ２、ＣｅＯ２またはこれらの２以上の混晶またはこれらにドーピングされたものなどが挙げられる。これらの材料を、スパッタリング等の公知の手段で設けることによって、透光性電極を形成できる。また、透光性電極を形成した後に、透光性電極の透明化を目的とした熱アニールを施してもよい。上記のようにして透明電極８を用いることにより、前記半導体素子の半導体特性を損なうことなく、例えば、縦型デバイスであっても、前記光が前記半導体素子内で反射した反射光を、前記結晶層の少なくとも一部に照射しやすくすることができる。 The MOSFET of FIG. 7 is different from the MOSFET of FIG. 2 in that it is provided with a transparent electrode 8. By using the transparent electrode 8 in this way, holes and the like can be generated more effectively, and the semiconductor characteristics can be improved. The transparent electrode 8 is not particularly limited as long as it is made of a transparent electrode having electrical conductivity and translucency, and may be a known transparent electrode. The degree of translucency of the transparent electrode is also not particularly limited as long as it does not impede the object of the present invention. Examples of the material of the transparent electrode include conductive materials of oxides containing indium (In) or titanium (Ti). More specifically, examples include In 2 O 3 , ZnO, SnO 2 , Ga 2 O 3 , TiO 2 , CeO 2 , or mixed crystals of two or more of these, or doped materials thereof. The transparent electrode can be formed by providing these materials by known means such as sputtering. After the transparent electrode is formed, thermal annealing may be performed for the purpose of making the transparent electrode transparent. By using the transparent electrode 8 in the manner described above, it is possible to make it easier for the light reflected within the semiconductor element to be irradiated onto at least a portion of the crystal layer, even in the case of, for example, a vertical device, without impairing the semiconductor characteristics of the semiconductor element.
なお、図７のＭＯＳＦＥＴは、縦型のＭＯＳＦＥＴであり、ｎ＋型半導体層（半導体層）１、ｐ＋型半導体層（半導体層）２、ｎ型半導体層（半導体層）３、ｐ型半導体層（結晶層）６、ｎ＋型半導体層９、ゲート絶縁膜４、ゲート電極５ａ、ソース電極５ｂ、ドレイン電極５ｃおよび透明電極８を備えている。ゲート電極５ａは、ｐ型半導体層６およびｎ型半導体層３内に少なくとも一部が埋設されていてもよく、図示するように全体が埋設されていてもよい。ゲート電極５ａ近傍には、ｎ＋型半導体層１およびｐ＋型半導体層２がそれぞれｐ型半導体層６内に埋設されており、ｎ型半導体層１およびｐ＋型半導体層２の上にはソース電極５ｂが配置されている。また、ソース電極５ｂの隣には透明電極８が配置されており、図７の半導体装置の備えられている発光素子（光源）１１から、図７の矢印に示される方向に光が照射され、ついで、ドレイン電極５ｃで反射するように構成されている。図７のＭＯＳＦＥＴのオン状態では、発光素子（光源）１１から光が矢印の方向に照射され、透明電極８を介してドレイン電極５ｃで反射し、ついで半導体層に光が照射されることにより、半導体層の電気特性が向上する。また、オフ状態では、光の照射が止められて、前記ゲート電極５ａの電圧を０Ｖにすることにより、チャネル層ができなくなり、ターンオフとなるように構成されている。 The MOSFET in FIG. 7 is a vertical MOSFET, and includes an n+ type semiconductor layer (semiconductor layer) 1, a p+ type semiconductor layer (semiconductor layer) 2, an n type semiconductor layer (semiconductor layer) 3, a p type semiconductor layer (crystal layer) 6, an n+ type semiconductor layer 9, a gate insulating film 4, a gate electrode 5a, a source electrode 5b, a drain electrode 5c, and a transparent electrode 8. The gate electrode 5a may be at least partially embedded in the p type semiconductor layer 6 and the n type semiconductor layer 3, or may be entirely embedded as shown in the figure. In the vicinity of the gate electrode 5a, the n+ type semiconductor layer 1 and the p+ type semiconductor layer 2 are embedded in the p type semiconductor layer 6, and the source electrode 5b is disposed on the n type semiconductor layer 1 and the p+ type semiconductor layer 2. In addition, a transparent electrode 8 is disposed next to the source electrode 5b, and light is irradiated from the light emitting element (light source) 11 provided in the semiconductor device in FIG. 7 in the direction indicated by the arrow in FIG. 7, and then reflected by the drain electrode 5c. In the on-state of the MOSFET in Figure 7, light is emitted from the light-emitting element (light source) 11 in the direction of the arrow, reflected by the drain electrode 5c through the transparent electrode 8, and then irradiated onto the semiconductor layer, improving the electrical characteristics of the semiconductor layer. In the off-state, the light irradiation is stopped and the voltage of the gate electrode 5a is set to 0V, which prevents the formation of a channel layer and turns the MOSFET off.
本発明の半導体装置は、上記した事項に加え、さらに公知の方法を用いて、パワーモジュール、インバータまたはコンバータとして好適に用いられ、さらには、例えば電源装置を用いた半導体システム等に好適に用いられる。前記電源装置は、公知の方法を用いて、配線パターン等に接続するなどすることにより、前記半導体装置からまたは前記半導体装置として作製することができる。図３に電源システムの例を示す。図３は、複数の前記電源装置１７１、１７２と制御回路１７３を用いて構成されている電源システム１７０を示す。前記電源システム１７０は、図４に示すように、電子回路１８１と電源システム１８２（すなわち図１０の電源システム１７０）とを組み合わせてシステム装置１８０に用いることができる。なお、電源装置の電源回路図の一例を図５に示す。図５は、パワー回路と制御回路からなる電源装置の電源回路を示しており、インバータ１９２（ＭＯＳＦＥＴ：Ａ～Ｄで構成）によりＤＣ電圧を高周波でスイッチングしＡＣへ変換後、トランス１９３で絶縁及び変圧を実施し、整流ＭＯＳＦＥＴ１９４で整流後、ＤＣＬ１９５（平滑用コイルＬ１，Ｌ２）とコンデンサにて平滑し、直流電圧を出力する。この時に電圧比較器１９７で出力電圧を基準電圧と比較し、所望の出力電圧となるようＰＷＭ制御回路１９６でインバータ１９２及び整流ＭＯＳＦＥＴ１９４を制御する。 In addition to the above, the semiconductor device of the present invention can be suitably used as a power module, inverter or converter using a known method, and can also be suitably used in a semiconductor system using a power supply device, for example. The power supply device can be manufactured from or as the semiconductor device by connecting to a wiring pattern, etc., using a known method. An example of a power supply system is shown in FIG. 3. FIG. 3 shows a power supply system 170 configured using a plurality of the power supply devices 171, 172 and a control circuit 173. The power supply system 170 can be used in a system device 180 by combining an electronic circuit 181 and a power supply system 182 (i.e., the power supply system 170 of FIG. 10) as shown in FIG. 4. An example of a power supply circuit diagram of a power supply device is shown in FIG. 5. FIG. 5 shows the power supply circuit of a power supply device consisting of a power circuit and a control circuit. After DC voltage is switched at high frequency by inverter 192 (composed of MOSFETs: A to D) and converted to AC, insulation and transformation are performed by transformer 193, rectification is performed by rectification MOSFET 194, smoothing is performed by DCL 195 (smoothing coils L1, L2) and a capacitor, and a DC voltage is output. At this time, the output voltage is compared with a reference voltage by voltage comparator 197, and the inverter 192 and rectification MOSFET 194 are controlled by PWM control circuit 196 to obtain the desired output voltage.
図２に示されるＭＯＳＦＥＴに準じて簡易な試作品を作製し、次の条件で試験評価を行った。なお、実施例では、半導体層として、ｐ型半導体層を用いた。ｐ型半導体層として、Ｍｇをドーピングしたα－Ｇａ２Ｏ３を用いた。電極にはいずれもＴｉを用いた。発光素子（光源）として、レーザー光源を用いた。なお、照射する光の波長は６３８ｎｍ、強度１００ｍＷとした。また、ソース電極とドレイン電極との間の距離は１ｍｍとした。ドレイン電極を遮蔽して光照射を行った結果を図６に示す。図６から明らかなとおり、光の照射によって電気抵抗率が下がり、特に、ホールの発生が活性化されていた。また、上記では電極材料としてＴｉを用いたが、Ｒｕ、Ｐｔでも同様の結果が得られた。なお、照射する光の波長を３００ｎｍ～１３００ｎｍ、強度を１ｍＷ～２００ｍＷまで適宜調整して上記と同様に光照射による電気特性を評価したところ、それぞれ光照射による電気抵抗率の低下およびホール発生の活性化については上記と同様であった。 A simple prototype was produced according to the MOSFET shown in FIG. 2, and the test evaluation was performed under the following conditions. In the example, a p-type semiconductor layer was used as the semiconductor layer. As the p-type semiconductor layer, α-Ga 2 O 3 doped with Mg was used. Ti was used for all the electrodes. A laser light source was used as the light-emitting element (light source). The wavelength of the irradiated light was 638 nm, and the intensity was 100 mW. The distance between the source electrode and the drain electrode was 1 mm. FIG. 6 shows the result of irradiating light with the drain electrode shielded. As is clear from FIG. 6, the electrical resistivity was reduced by the irradiation of light, and in particular, the generation of holes was activated. In addition, Ti was used as the electrode material in the above, but similar results were obtained with Ru and Pt. The wavelength of the irradiated light was appropriately adjusted from 300 nm to 1300 nm, and the intensity was appropriately adjusted from 1 mW to 200 mW, and the electrical characteristics due to the light irradiation were evaluated in the same manner as above. The reduction in electrical resistivity and the activation of hole generation due to the light irradiation were the same as above.
本発明の半導体装置は、半導体（例えば化合物半導体電子デバイス等）、電子部品・電気機器部品、光学・電子写真関連装置、工業部材などあらゆる分野に用いることができるが、とりわけ、パワーデバイスに有用である。 The semiconductor device of the present invention can be used in a wide range of fields, including semiconductors (e.g., compound semiconductor electronic devices), electronic and electrical equipment components, optical and electrophotographic devices, and industrial materials, but is particularly useful as a power device.
１ ｎ＋型半導体層（半導体層）
２ ｐ＋型半導体層（半導体層）
３ ｎ型半導体層（半導体層）
４ ゲート絶縁膜
５ａ ゲート電極
５ｂ ソース電極（第１の電極）
５ｃ ドレイン電極（第２の電極）
６ ｐ型半導体層（結晶層）
８ 透明電極
９ ｎ＋型半導体層
１０ 半導体素子
１１ 発光素子（光源）
１９ ミストＣＶＤ装置
２０ 基板
２１ サセプタ
２２ａ キャリアガス供給源
２２ｂ キャリアガス（希釈）供給源
２３ａ 流量調節弁
２３ｂ 流量調節弁
２４ ミスト発生源
２４ａ 原料溶液
２５ 容器
２５ａ 水
２６ 超音波振動子
２７ 供給管
２８ ヒーター
２９ 排気口
３０ 成膜室
１７０ 電源システム
１７１ 電源装置
１７２ 電源装置
１７３ 制御回路
１８０ システム装置
１８１ 電子回路
１８２ 電源システム
１９２ インバータ
１９３ トランス
１９４ 整流ＭＯＳＦＥＴ
１９５ ＤＣＬ
１９６ ＰＷＭ制御回路
１９７ 電圧比較器
1 n+ type semiconductor layer (semiconductor layer)
2 p+ type semiconductor layer (semiconductor layer)
3 n-type semiconductor layer (semiconductor layer)
4 Gate insulating film 5a Gate electrode 5b Source electrode (first electrode)
5c Drain electrode (second electrode)
6 p-type semiconductor layer (crystal layer)
8 Transparent electrode 9 n+ type semiconductor layer 10 Semiconductor element
11 Light emitting element (light source)
19 Mist CVD apparatus 20 Substrate 21 Susceptor 22a Carrier gas supply source 22b Carrier gas (dilution) supply source 23a Flow rate control valve 23b Flow rate control valve 24 Mist source 24a Raw material solution 25 Container 25a Water 26 Ultrasonic vibrator 27 Supply pipe 28 Heater 29 Exhaust port 30 Film formation chamber 170 Power supply system 171 Power supply device 172 Power supply device 173 Control circuit 180 System device 181 Electronic circuit 182 Power supply system 192 Inverter 193 Transformer 194 Rectification MOSFET
195 DCL
196 PWM control circuit 197 Voltage comparator
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