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JP7531151B2 - 窒化ガリウム半導体装置の製造方法 - Google Patents

窒化ガリウム半導体装置の製造方法 Download PDF

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Description

本発明は、窒化ガリウム（以下では、単にＧａＮともいう）にて構成されるＧａＮ半導体装置の製造方法に関するものである。
縦型ＧａＮデバイスの製造プロセスでは、ｎ型のＧａＮ基板上にエピタキシャル膜を形成して加工ウェハを形成した後、加工ウェハの表面側にデバイス構造を作製し、さらに、加工ウェハの表面側の表面電極および裏面側の裏面電極を形成する。これにより、縦方向に電流を流す縦型ＧａＮデバイスが製造される。この縦型ＧａＮデバイスの動作時の素子特性を向上させるためには、熱抵抗を低減することが重要である。したがって、実際の縦型ＧａＮデバイスの製造においては、加工ウェハの表面側のデバイス構造および表面電極形成を含めた表面側プロセスの後に、ＧａＮ基板を裏面から薄化し、薄化したＧａＮ基板の裏面に裏面電極を形成している。さらに、縦型ＧａＮデバイスのうち裏面電極側がはんだ層を介してヒートシンクに実装される構造とされる。このような構造とされることから、（１）裏面電極のコンタクト抵抗を低減すること、（２）縦型ＧａＮデバイスを構成する素子の熱抵抗を低減すること、（３）裏面電極をはんだ層に接合した後にもＧａＮと裏面電極との密着性を確保すること、が必要とされている。
特開２０１９－０４３８０８号公報
ところで、特許文献１に示されるように、ＧａＮのインゴットに対してレーザ照射を行うことで、ＧａＮ基板とインゴットの残りのＧａＮとを剥離する技術が検討されている。この剥離技術では、レーザ照射を行うことで、窒素がガスとして蒸発すると共に液体ガリウムが析出された変質層が形成されるため、この変質層を利用してＧａＮ基板をインゴットから剥離させる。
本発明者らは、このレーザ照射による剥離技術を用いて、縦型ＧａＮデバイスにおける裏面電極形成前の薄化を行った後、ＣＭＰ（chemical mechanical polishing）などによる平坦化工程を行い、裏面電極を形成するというプロセスを検討している。レーザ照射による剥離技術を用いる場合、薄化後に剥離したＧａＮ基板の残りの部分を再利用することが可能となるという効果も得られる。
一方で、デバイス作製時に、レーザ剥離面に電極を形成することから、良好な裏面コンタクト抵抗を実現すること、さらにはヒートシンクへの実装で素子剥がれが無いように密着性を確保することが必要になる。しかしながら、ＣＭＰなどによって裏面電極の作成前にレーザ剥離面を平面とする平坦化処理を行うと、高い密着性を得ることができないという課題がある。
本発明は上記点に鑑み、縦型ＧａＮデバイスにおける裏面電極の高い密着性を得ることができるＧａＮ半導体装置の製造方法を提供することを目的とする。
請求項１に記載の発明は、ＧａＮで構成される半導体素子を形成するＧａＮ半導体装置の製造方法であって、一面（１ａ）と該一面の反対面となる他面（１ｂ）とを有するＧａＮウェハ（１）を用意することと、ＧａＮウェハの一面上にエピタキシャル成長膜（３）を形成することで、ＧａＮウェハとエピタキシャル成長膜とを含むと共に、複数のチップ形成領域（ＲＡ）を有する加工ウェハ（１０）を構成することと、加工ウェハにおけるエピタキシャル成長膜側の一面（１０ａ）側に、半導体素子のうち該加工ウェハの一面側に対する半導体プロセスとなる表面側プロセスを行うことと、表面側プロセスを行った後に、加工ウェハのうちのＧａＮウェハを剥離することで、加工ウェハをチップ構成ウェハ（３０）とＧａＮウェハを含むリサイクルウェハ（４０）とに分割することと、分割することの後に、チップ構成ウェハのうちの表面側プロセスが行われた一面（３０ａ）の反対面となる他面（３０ｂ）側に、裏面電極となる金属膜（６１）を形成することと、を含んでいる。
そして、分割することとして、加工ウェハに対してレーザ光（Ｌ）を照射して、エピタキシャル成長膜とＧａＮウェハとの少なくとも一方に変質層（１５）を形成することと、変質層を形成することの後に、加工ウェハをチップ構成ウェハとリサイクルウェハとに分割することと、を行っている。また、金属膜を形成することとして、分割することの後に、チップ構成ウェハの他面側に、断面台形状を成す複数の凸部および該凸部の間に位置する凹部による凹凸を残しつつ、複数の凸部それぞれが構成する断面台形状の上底面が、チップ構成ウェハの一面に対向するように平坦化することと、凹凸が残るチップ構成ウェハの他面に金属膜を形成することと、を行っている。
このように、レーザ照射によってチップ構成ウェハとリサイクルウェハとに分割している。このため、薄化後に剥離したリサイクルウェハを再利用することが可能となる。また、レーザ照射による分割後に、チップ構成ウェハの他面側の凹凸を残しつつ、複数の凸部が断面台形状となり、断面台形状の上底面が平坦化された状態となるようにして、その上に金属膜を形成するようにしている。
これにより、チップ構成基板の他面に凹凸がある状態で裏面電極となる金属膜を密着させることができる。そして、チップ構成ウェハの他面の凹凸における凸部を断面台形状として、各凸部の上底面を略同一平面にすることで、凸部の高さを揃えつつ、凹部の深さが異なった構造となるようにできる。したがって、縦型ＧａＮデバイスにおける裏面電極の高い密着性を得ることが可能となる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体チップの製造工程を示す断面図である。 図１Ａに続く半導体チップの製造工程を示す断面図である。 図１Ｂに続く半導体チップの製造工程を示す断面図である。 図１Ｃに続く半導体チップの製造工程を示す断面図である。 図１Ｄに続く半導体チップの製造工程を示す断面図である。 図１Ｅに続く半導体チップの製造工程を示す断面図である。 図１Ｆに続く半導体チップの製造工程を示す断面図である。 図１Ｇに続く半導体チップの製造工程を示す断面図である。 図１Ｈに続く半導体チップの製造工程を示す断面図である。 図１Ｉに続く半導体チップの製造工程を示す断面図である。 図１Ｆに続くリサイクルウェハの製造工程を示す断面図である。 レーザ照射の照射位置を示したマップである。 図２に示すレーザ照射の照射位置の一部を拡大した図である。 平坦化工程前のチップ構成ウェハの他面の断面を誇張して示した図である。 平坦化工程後のチップ構成ウェハの他面の断面を誇張して示した図である。 第１実施形態のＧａＮ半導体装置を構成する半導体チップのＩ－Ｖ特性を示した図である。 比較例におけるＧａＮ半導体装置を構成する半導体チップのＩ－Ｖ特性を示した図である。 図５Ａ、図５Ｂに示すＩ－Ｖ特性の評価を行うＩ－Ｖ評価系の模式図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。以下では、半導体材料としてＧａＮを用いて半導体素子を形成したＧａＮ半導体装置の製造方法について説明する。
まず、図１Ａに示されるように、一面１ａおよび他面１ｂを有し、バルクウェハ状とされるＧａＮウェハ１を用意する。例えば、ＧａＮウェハ１には、シリコン、酸素、ゲルマニウム等がドーパントされ、不純物濃度が５×１０１７～５×１０１９ｃｍ－３とされた高不純物濃度のｎ型ウェハが用いられる。ＧａＮウェハ１の厚みについては任意であるが、例えば４００μｍ程度のものを用意している。そして、必要に応じ、ＧａＮウェハ１の他面１ｂ等に、酸化膜等で構成される保護膜を形成する。なお、本実施形態のＧａＮウェハ１は、一面１ａがＧａ面とされ、他面１ｂがＮ面とされている。また、このＧａＮウェハ１は、下記半導体チップ１００の製造工程を行った後では、後述する図１Ｋのリサイクルウェハ４０を再利用することで用意される。
次に、図１Ｂに示されるように、ＧａＮウェハ１の一面１ａ上に、１０～６０μｍ程度のＧａＮで構成されるエピタキシャル膜３を形成することにより、複数のチップ形成領域ＲＡを有する加工ウェハ１０を用意する。本実施形態では、エピタキシャル膜３は、第１ＧａＮ層に相当するｎ＋型エピタキシャル層３ａと、第２ＧａＮ層に相当するｎ－型エピタキシャル層３ｂとがＧａＮウェハ１側から順に成膜されて構成される。例えば、ｎ＋型エピタキシャル層３ａは、シリコン、酸素、ゲルマニウム等がドーパントされ、不純物濃度が５×１０１７～１×１０１８ｃｍ－３程度とされる。ｎ－型エピタキシャル層３ｂは、シリコン等がドーパントされ、不純物濃度が１×１０１７～４×１０１７ｃｍ－３程度とされる。ここでは、ｎ＋型エピタキシャル層３ａについては電極材料とオーミック接触させられる不純物濃度とされ、ｎ－型エピタキシャル層３ｂよりも高不純物濃度とされている。
なお、ｎ－型エピタキシャル層３ｂは、後述する拡散層１２等の一面側素子構成部分１１が形成される部分であり、例えば、厚さが８～１０μｍ程度とされる。ｎ＋型エピタキシャル層３ａは、例えば、厚さが数μｍ～５０μｍ程度とされる。ｎ＋型エピタキシャル層３ａとｎ－型エピタキシャル層３ｂとの厚みの大小については任意であるが、ここでは半導体チップ１００の厚みを確保できるようにｎ＋型エピタキシャル層３ａをｎ－型エピタキシャル層３ｂよりも厚くしてある。以下では、加工ウェハ１０のうちのエピタキシャル膜３側の面を加工ウェハ１０の一面１０ａとし、加工ウェハ１０のうちのＧａＮウェハ１側の面を加工ウェハ１０の他面１０ｂとする。また、一面１０ａと他面１０ｂとの間を側面１０ｃとする。そして、各チップ形成領域ＲＡは、加工ウェハ１０の一面１０ａ側に構成される。
次に、図１Ｃに示されるように、一般的な半導体製造プロセスのうちの一面１０ａ側に対するプロセスである表面側プロセスを行う。具体的には、表面側プロセスとして、各チップ形成領域ＲＡに、拡散層１２やゲート電極１３、図示しない表面電極や配線パターンやパッシベーション膜等の半導体素子における一面側素子構成部分１１を形成する工程を行う。なお、ここでの半導体素子としては、種々の構成のものが採用され、例えば、縦型ＭＯＳトランジスタ等のパワーデバイスや、発光ダイオード等の光半導体素子、半導体レーザ等が採用される。その後、必要に応じ、加工ウェハ１０の一面１０ａ側に、レジスト等で構成される表面保護膜を形成する。
続いて、図１Ｄに示されるように、加工ウェハ１０の一面１０ａ側に支持部２０を配置する。ここでは、支持部２０を支持台２１と接着層２２とによって構成しており、接着層２２を介して支持台２１を加工ウェハ１０に貼り付けることで構成している。支持台２１は、加工ウェハ１０が薄厚になった後にもハンドリングできるように加工ウェハ１０を支持するためのものであり、製造工程中に反り難い材料、例えば、ガラス、シリコン基板、セラミックス等で構成される。接着層２２は、加工ウェハ１０への支持台２１の貼り付けと、加工ウェハ１０からの支持台２１の剥離を行える材料であればどのようなものでも良く、例えばＵＶ（Ultra Violet）硬化樹脂、ワックス、両面テープなどとされる。ここでは接着層２２をＵＶ樹脂接着剤としている。
続いて、図１Ｅに示されるように、加工ウェハ１０の他面１０ｂからレーザ光Ｌを照射し、加工ウェハ１０の一面１０ａから所定深さＤとなる位置に、加工ウェハ１０の面方向に沿ったウェハ用変質層１５を形成する。
具体的には、レーザ光Ｌを発振するレーザ光源、レーザ光の光軸、すなわち光路の向きを変えるように配置されたダイクロイックミラーおよびレーザ光を集光するための集光用レンズ、すなわち集光光学系、変位可能なステージ等を有するレーザ照射装置を用意する。そして、ウェハ用変質層１５を形成する際には、レーザ光Ｌの集光点が加工ウェハ１０の面方向に沿って相対的に走査されるように、ステージ等の位置を調整する。これにより、加工ウェハ１０には、面方向に沿ったウェハ用変質層１５が形成される。より詳しくは、レーザ光Ｌを照射することにより、窒素がガスとして蒸発すると共にガリウムが析出されたウェハ用変質層１５が形成される。
特に限定されるものではないが、本実施形態では、ウェハ用変質層１５を形成する際には、レーザ光Ｌとして、固体レーザ光であって、波長が５３２ｎｍのグリーンレーザを用いている。また、レーザ光Ｌのパルス幅を５００ｐｓ、周波数を５０ｋＨｚ、加工速度を５００ｍｍ／ｓとしている。そして、無色透明のＧａＮに対して照射したレーザ光Ｌが吸収されるように、レーザ光Ｌのエネルギーを異ならせた２段階のレーザ照射によって、ウェハ用変質層１５を形成するようにしている。
ここでは、２段階のレーザ照射として、大打痕を形成してＧａ析出領域が形成されるようにする第１レーザ照射と、Ｇａ析出領域をレーザ光吸収のきっかけとして小打痕が形成されるようにする第２レーザ照射とを行うようにしている。例えば、レーザ照射装置として、レーザ光Ｌが６点分岐されるものを用いる場合、所定深さＤとして１００μｍを狙うのであれば、６点分岐合計のエネルギーを第１レーザ照射では１．６μＪ、第２レーザ照射では０．３μＪとする。これら第１エネルギー照射と第２レーザ照射というエネルギーの異なる２段階のレーザ照射を行うことでウェハ用変質層１５を形成する。
無色透明のＧａＮに対して照射したレーザ光Ｌが好適に吸収されるようにするには、レーザ光Ｌのエネルギーを高めることが有効である。このため、第１レーザ照射では好適にレーザ光Ｌが吸収されるようにして大打痕を形成している。ただし、ウェハ用変質層１５を形成する領域全域においてレーザ光Ｌのエネルギーを大打痕が形成可能な程度まで高くすると、ウェハ用変質層１５の形成工程に高エネルギーが必要になる。このため、大打痕を形成する第１レーザ照射に対して、第１レーザ照射よりも低エネルギーによる小打痕を形成する第２レーザ照射を組み合わせるようにし、ウェハ用変質層１５の形成工程のエネルギー低減を図れるようにしている。第２レーザ照射のエネルギーが低くても、第１レーザ照射によって析出したＧａでレーザ光Ｌの吸収が促進され、小打痕を形成することが可能となり、容易に剥離させるためのウェハ用変質層１５を形成できる。そして、大打痕だけではなく、主に小打痕によってウェハ用変質層１５を形成できることから、剥離面の凹凸の低減が可能になると共に、剥離の成功率の向上を図ることも可能になる。
例えば、第１レーザ照射と第２レーザ照射の照射位置は図２のマップのように示される。紙面左右方向をＸ方向、紙面上下方向をＹ方向として、Ｘ方向およびＹ方向にレーザ照射装置におけるレーザ照射口を走査することによって第１レーザ照射および第２レーザ照射を行う。
ここでは、レーザ照射装置として、レーザ光ＬとしてＹ方向に６点分岐したものを用いており、分岐間隔を８μｍとしている。そして、第１レーザ照射については、Ｘ方向に一方向にレーザ照射口を走査したのち、Ｙ方向において所定間隔ずらし、その後再びＸ方向にすることで行っている。例えば、図３に示すようにＸ方向に１０μｍ、Ｙ方向に２μｍの間隔となるように第１レーザ照射を行って大打痕が形成されるようにしている。また、図２に示すように、第２レーザ照射については、第１レーザ照射が行われた位置の間を埋めるように行っている。具体的には、第２レーザ照射については、図３に示すようにＹ方向の第１レーザ照射が行われた間の位置に行っており、その位置において、Ｘ方向に沿って連続的に、例えば１μｍ間隔で行っている。これにより、第１レーザ照射が行われた位置の間を埋めるように第２レーザ照射が行われることになり、第２レーザ照射によって広範囲のＧａＮの略全域に小打痕することができる。
第１レーザ照射や第２レーザ照射のエネルギーについては任意に設定可能である。ここでは、第１レーザ照射についてはＧａ析出領域が形成されるエネルギー、第２レーザ照射については第１レーザ照射によるＧａ析出領域が無いとＧａＮに吸収されにくいエネルギーに設定することで、エネルギー低減を図っている。例えば、上記したレーザ条件とする場合、無色透明のＧａＮに打痕を形成するのに必要な加工閾値が６点分岐合計で１．２～１．４μＪとなるため、それよりも若干大きな１．６μＪのエネルギーで第１レーザ照射を行っている。また、第２レーザ照射については、無色透明のＧａＮに対して照射されたとしたら打痕を形成できなくても、第１レーザ照射によるＧａＮ析出領域が存在していたら打痕を形成できる程度の小さなエネルギーとして、１．２μＪ未満となる０．３μＪとしている。
このようにして、第１レーザ照射と第２レーザ照射を行うことで大打痕および小打痕を形成しているが、大打痕や小打痕の形成位置についてはランダムになる。つまり、第１レーザ照射や第２レーザ照射が所望位置で行われるようにしているが、レーザ光Ｌは５０ｋＨｚの周波数で発振しているため、ＧａＮに突入したタイミングによって大打痕や小打痕の中心位置が変化し、ランダムな位置になる。
なお、ここでは６点分岐のレーザ照射装置を用いているが、その分岐する各点の中心位置については揃うため、部分的に打痕が周期的な配置になり得るが、全体的にはランダムな配置になる。
以上、レーザ条件の一例について説明したが、ここで示した例はあくまで一例であり、他の条件とされていても良い。本発明者らは、レーザ光Ｌの加工点出力がさらに低い場合やパルス幅がさらに短い場合、上記した波長以外、例えばレーザ光Ｌを赤外とした場合等においても、適切にウェハ用変質層１５が形成されることを確認している。また、本発明者は、レーザ光Ｌの加工点出力がさらに高い場合やパルス幅がさらに長い場合等においても、適切にウェハ用変質層１５が形成されることを確認している。
また、ウェハ用変質層１５を形成する際の所定深さＤとして１００μｍを狙う場合を例に挙げたが、所定深さＤは、半導体チップ１００のハンドリングのし易さや耐圧等に応じて設定され、１０～２００μｍ程度とされる。この場合、ウェハ用変質層１５は、エピタキシャル膜３の厚さに応じて形成される場所が変更され、エピタキシャル膜３の内部、エピタキシャル膜３とＧａＮウェハ１との境界、またはＧａＮウェハ１の内部のいずれかに形成される。なお、図１Ｅ中では、エピタキシャル膜３とＧａＮウェハ１との境界にウェハ用変質層１５を形成する例を示している。
但し、後述するように、加工ウェハ１０におけるＧａＮウェハ１の少なくとも一部は、リサイクルウェハ４０として再利用される。このため、ウェハ用変質層１５は、エピタキシャル膜３の内部、またはエピタキシャル膜３とＧａＮウェハ１との境界に形成されることが好ましい。また、ウェハ用変質層１５がＧａＮウェハ１の内部に形成される場合には、ウェハ用変質層１５は、ＧａＮウェハ１の一面１ａ側に形成されることが好ましい。
なお、ウェハ用変質層１５がエピタキシャル膜３の内部に形成される場合、ウェハ用変質層１５は、半導体素子を構成するｎ－型エピタキシャル層３ｂではなく、ｎ＋型エピタキシャル層３ａの内部に形成される。以下では、加工ウェハ１０のうちのウェハ用変質層１５より一面１０ａ側の部分をチップ構成ウェハ３０とし、加工ウェハ１０のうちのウェハ用変質層１５より他面１０ｂ側の部分をリサイクルウェハ４０として説明する。
次に、図１Ｆに示されるように、加工ウェハ１０の他面１０ｂ側に補助部材５０を配置する。補助部材５０は、図１Ｆでは簡略化して示しているが、例えば、基材と、粘着力を変化させることのできる粘着剤とで構成される。この場合、補助部材５０における基材は、例えば、ガラス、シリコン基板、セラミックス等で構成され、補助部材５０における粘着剤は、例えば、紫外線硬化樹脂、ワックス、両面テープ等で構成される。そして、支持台２１および補助部材５０を把持して加工ウェハ１０の厚さ方向に引張力等を印加し、ウェハ用変質層１５を境界、すなわち分岐の起点としてチップ構成ウェハ３０とリサイクルウェハ４０とに分割する。つまり、ウェハ用変質層１５にて、ｎ＋型エピタキシャル層３ａからＧａＮウェハ１を剥離する。このとき、上記したように、ウェハ用変質層１５は、ＧａＮへのレーザ照射によって形成されており、窒素がガスとして蒸発し、ガリウムが析出されて構成されている。このため、引張力等を印加することでチップ構成ウェハ３０とリサイクルウェハ４０とに分割できる。
なお、以下では、チップ構成ウェハ３０のうちの一面側素子構成部分１１が形成されている側の面を一面３０ａとし、チップ構成ウェハ３０のうちの分割された面側を他面３０ｂとし、リサイクルウェハ４０のうちの分割された面側を一面４０ａとして説明する。また、図１Ｇ以降の各図では、チップ構成ウェハ３０の他面３０ｂおよびリサイクルウェハ４０の一面４０ａに残存するウェハ用変質層１５等を適宜省略して示している。
その後、図１Ｇに示されるように、残りの半導体製造プロセスとして、チップ構成ウェハ３０の他面３０ｂに、裏面電極を構成する金属膜６１等の半導体素子における他面側素子構成部分６０を形成するという裏面側プロセスを行う。金属膜６１には、他面３０ｂを構成するｎ型のＧａＮ、つまりｎ＋型エピタキシャル層３ａもしくはＧａＮウェハ１とオーミック接触可能な材料が用いられ、例えばＴｉ／Ａｌ／Ｎｉ／Ａｕを用いており、ＴｉをＶに代えたＶ／Ａｌ／Ｎｉ／Ａｕなどを用いても良い。
このとき、他面側素子構成部分６０を形成する工程の前に、ＣＭＰ（chemical mechanical polishingの略)法等でチップ構成ウェハ３０の他面３０ｂを平坦化するための平坦化工程を行うようにしている。また、必要に応じて、平坦化工程後に洗浄工程を行って、他面３０ｂの表面洗浄を行うと好ましい。図４Ａは、平坦化工程前の他面３０ｂの断面を誇張して示しており、図４Ｂは、平坦化工程後の他面３０ｂの断面を誇張して示している。
図４Ａに示すように、平坦化工程前の状態においては、他面３０ｂは断面三角形の多数のランダムな大きさの凸部と、その凸部の間に形成された断面三角形の凹部とによって構成されている。これは、レーザ照射によってチップ構成ウェハ３０からリサイクルウェハ４０を剥離させたためである。上記したように、レーザ照射を行った場合、大打痕や小打痕を形成することで窒素がガスとして蒸発し、Ｇａが析出されることで、ウェハ用変質層１５が形成されるため、ウェハ用変質層１５にてチップ構成ウェハ３０からリサイクルウェハ４０が剥離させられる。このため、チップ構成ウェハ３０の他面３０ｂは、大打痕や小打痕による凹凸が形成された状態となっており、そのために凹凸が断面三角形になる。そして、凹凸の深さについては場所毎に異なっていて様々な深さになっており、深いものと浅いものが混在した状態になっており、凹凸の高さがランダムな状態になっている。これは、レーザ照射時にレーザ光Ｌが発振してランダムな位置に大打痕や小打痕が形成されるためであり、大打痕や小打痕がランダムな位置に形成されるため、凹凸の高さもランダムになる。また、ウェハ用変質層１５での剥離の際の歪みが残ることからも、より凹凸の高さがランダムになる。
完成後のＧａＮ半導体装置を使用する際には、例えば金属膜６１で構成される裏面電極側がはんだ層を介してヒートシンクに実装される構造とされる。このため、（１）裏面電極のコンタクト抵抗を低減すること、（２）縦型ＧａＮデバイスを構成する素子の熱抵抗を低減すること、（３）裏面電極をはんだ層に接合した後にもＧａＮと裏面電極との密着性を確保すること、が必要とされている。
裏面電極のコンタクト抵抗を低減するためには、他面３０ｂと金属膜６１との接触面積が多い方が好ましい。接触面積を大きくするためには、他面３０ｂが平坦面ではなく、凹凸が形成された状態である方が好ましい。この点で言えば、レーザ照射によるウェハ用変質層１５で単に剥離させただけの状態においては、他面３０ｂに凹凸が形成された状態になっているため、接触面積を大きくすることは可能である。しかしながら、凹凸の高さがランダムであると、凸部が低いところへのはんだの回り込みが悪くなるため、はんだ層を介して完成後のＧａＮ半導体装置をヒートシンクに実装した場合に、他面３０ｂと裏面電極との密着性が低下することがある。また、凹凸の高さがランダムだと、チップをはんだで固定した時に、ヒートシンクからチップ表面までの高さがチップごとに異なり、組み立て歩留まりが低下する可能性がある。
これに対して、本実施形態のようにＣＭＰなどによる平坦化工程を行うと、図４Ｂに示すように、他面３０ｂ凹凸の高さを揃えることが可能となる。具体的には、平坦化工程を経ることで、他面３０ｂは断面台形状の多数のランダムな大きさの凸部と、その凸部の間に形成された断面三角形の凹部とによって構成される。そして、断面台形状の各凸部の先端となる上底の表面が略同一平面で、一面３０ａと略平行に対向した面となって、凹部の深さはランダムになるものの各凸部の高さが揃った状態になる。実験により確認したところ、凸部の高さ、換言すれば上底からの凹部の深さが５～３０μｍの範囲で、各凸部の上底は略同一平面になっていた。なお、高さの低い凸部に関しては、断面三角形のままのものも残るが、その高さが断面台形状の凹部の高さ以下になっていて、断面台形状の凸部の上底よりも内側に位置した状態になる。
このように、平坦化工程を行いつつも、平坦化工程後にも他面３０ｂに凹凸が残されることで、他面３０ｂと金属膜６１との接触面積を大きくできる。また、凹部の深さがランダムであるため、金属膜６１のうち凹部内に入り込んだ部分が異なる高さの楔として機能して、高い密着性を得ることが可能となる。特に、各凸部の側面についてはあまり平坦化されず、レーザ照射による窒素空孔や打痕による微細な表面荒れが残った状態になっていることから、他面３０ｂと金属膜６１との接触面積がより大きくなるし、より高い密着性が得られる。したがって、縦型ＧａＮデバイスを構成する素子の熱抵抗を低減することが可能になり、上記した（２）が実現される。また、他面３０ｂにおける各凸部の高さが揃った状態にできることから、はんだ層を介して完成後のＧａＮ半導体装置をヒートシンクに実装した場合に、他面３０ｂと金属膜６１との密着性が低下することを抑制でき、上記した（３）も実現される。
また、平坦化工程をＣＭＰによって行う場合、より好ましくはＣＭＰ後に洗浄工程を行う場合、他面３０ｂの表面から液体状のＧａが除去されて無くなる。このため、Ｇａが介在しないＧａＮと金属膜６１との密着となり、より他面３０ｂと金属膜６１との密着性を高めることが可能となる。また、Ｇａが介在していると、Ｇａと金属膜６１との仕事関数差に基づいてコンタクト抵抗を大きくしてしまうが、Ｇａが介在しないＧａＮと金属膜６１との接触により、コンタクト抵抗の低減を図ることも可能となる。したがって、上記した（１）、（３）がより実現される。
さらに、他面３０ｂの表面がＧａの介在しないＧａＮとなっていること、つまり高不純物濃度のｎ＋型エピタキシャル層３ａで構成されるｎ型層で構成されることから、裏面電極はコンタクト抵抗の小さなオーミック接触させられたｎ型電極となる。さらに、他面３０ｂと金属膜６１との接触面積が大きくなることも、裏面電極のコンタクト抵抗の低減に寄与する。したがって、上記した（１）も実現される。
なお、図１Ｇは、チップ構成ウェハ３０の他面３０ｂを平坦化した後の様子を示しており、図では凹凸の無い平坦面になっているが、上記したように、実際には他面３０ｂには微小な凹凸が形成されている。
続いて、図１Ｈに示されるように、チップ構成ウェハ３０のうちの他面３０ｂ側、つまり金属膜６１側に保持部材５１を配置する。保持部材５１には、例えば、基材５２と粘着剤５３とを有するダイシングテープ等が用いられる。なお、粘着剤５３は、粘着力を変化させることができる材料で構成され、例えば、温度や光によって粘着力が変化するものが用いられる。
その後、図１Ｉに示されるように、チップ構成ウェハ３０のうちの他面３０ｂ側に貼り付けてある支持台２１を剥離する。ここでは、支持台２１をチップ構成ウェハ３０に貼り付けている接着層２２の接着力を低下させる処理、例えば接着層２２をＵＶ樹脂接着材で構成している場合にはＵＶ照射を行う。
続いて、図１Ｊに示されるように、ダイシングソーもしくはレーザダイシングなどにより、チップ構成ウェハ３０をチップ単位に個片化することで、各半導体チップ１００を構成する。このとき、チップ構成ウェハ３０をチップ単位に分割しつつも、保持部材５１については切断されること無く繋がったままの状態となるように、ダイシング深さを調整している。
この後の工程については図示しないが、保持部材５１をエキスパンドし、ダイシングカットした部分にて各半導体チップ１００の間隔を広げる。その後、加熱処理や光を照射する等して粘着剤５３の粘着力を弱まらせ、半導体チップ１００をピックアップする。これにより、半導体チップ１００が製造される。
上記のように製造される半導体チップ１００は、ＧａＮで構成され、一面１１０ａ、一面と反対側の他面１１０ｂ、一面１１０ａと他面１１０ｂとを繋ぐ側面１１０ｃを有するチップ構成基板１１０を備えた構成となる。チップ構成基板１１０の一面１１０ａおよび他面１１０ｂは、チップ構成ウェハ３０における一面３０ａおよび他面３０ｂに相当する。また、チップ構成基板１１０は、ＧａＮで構成されるエピタキシャル膜３を有し、一面１１０ａ側に一面側素子構成部分１１が形成され、他面１１０ｂ側の他面側素子構成部分６０が形成されている。
また、図１Ｋに示されるように、図１Ｆで構成されたリサイクルウェハ４０には、一面４０ａに対して研磨装置７０等を用いたＣＭＰ法を行うことにより、当該一面４０ａを平坦化する。そして、平坦化したリサイクルウェハ４０をＧａＮウェハ１とし、再び上記図１Ａ以降の工程を行う。これにより、ＧａＮウェハ１は、半導体チップ１００を構成するのに複数回利用されることができる。
以上のようにして、ＧａＮ半導体装置を構成する半導体チップ１００を製造することができる。このようにして製造された半導体チップ１００では、チップ構成基板１１０の他面１１０ｂに凹凸がある状態で裏面電極となる金属膜６１が密着させられている。そして、他面１１０ｂの凹凸における凸部を断面台形状として、各凸部の上底面を略同一平面にすることで、凸部の高さを揃えつつ、凹部の深さが異なった構造となるようにしている。
したがって、（１）裏面電極のコンタクト抵抗を低減すること、（２）縦型ＧａＮデバイスを構成する素子の熱抵抗を低減すること、（３）裏面電極をはんだ層に接合した後にもＧａＮと裏面電極との密着性を確保すること、が可能となる。
具体的に、本実施形態のようにして得たＧａＮ半導体装置を構成する半導体チップ１００と比較例として従来のように他面１１０ｂを凹凸のほぼ無い平坦面とした場合それぞれについてＩ－Ｖ特性を調べた。その結果、図５Ａおよび図５Ｂに示す結果が得られた。なお、この実験では、図６に示すように、図１Ｉの工程まで行ったのちに保持部材５１から剥がした試料を用意し、ゲート電圧を印加したときに流れるソース電流を測定するというＩ－Ｖ評価系を用いている。
比較例のように、他面１１０ｂを平坦面とした場合において、単に他面１１０ｂの表面に金属膜６１を形成しただけの状態であると、他面１１０ｂと金属膜６１とが密着性の低い接触になると共にコンタクト抵抗も低くできない。また、後述するアニール処理も行っていないことから、他面１１０ｂは平坦化工程を行ったままの状態となっており、平坦化工程の際に生じていたダメージ層が残っていて、よりコンタクト抵抗が高くなっている。このため、図５Ｂに示すように、Ｉ－Ｖ特性がショットキー接触に近似した指数関数的な特性を示すことになる。
これに対して、本実施形態のように、他面１１０ｂに凹凸がある状態で裏面電極となる金属膜６１を密着させた場合には、図５Ａに示すように、Ｉ－Ｖ特性が比例的な特性を示していた。このことは、他面１１０ｂと金属膜６１とが密着させられていて、裏面電極のコンタクト抵抗を低減できていることを意味している。本実施形態の場合でも、平坦化工程を行っているため、他面１１０ｂの凸部の上底面にはダメージ層が残った状態になっていると考えられるが、凹部内にはダメージ層があまり形成されておらず、高い密着性と低コンタクト抵抗が図れていると考えられる。
このように、本実施形態のＧａＮ半導体装置によれば、他面１１０ｂと金属膜６１との間の高い密着性が得られると共に、裏面電極のコンタクト抵抗の低減を図ることができ、良好なＩ－Ｖ特性を得ることが可能となる。また、他面１１０ｂと金属膜６１との間の高い密着性が得られることから、縦型ＧａＮデバイスを構成する素子の熱抵抗の低減を図ることも可能となる。
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
例えば、上記第１実施形態では、他面側素子構成部分６０を形成する工程として、他面３０ｂに対して平坦化工程を行った後に金属膜６１を形成しただけだが、金属膜６１を形成した後にアニール処理を行うようにしても良い。つまり、第１実施形態ではアニール処理を行わずにノンアロイの金属膜６１と他面３０ｂとを密着させているが、アニール処理を行って他面３０ｂと金属膜６１とを反応させたアロイによる界面反応層にて金属膜６１と他面３０ｂとを密着させても良い。例えば、金属膜６１として、Ｔｉ／Ａｌ／Ｎｉ／Ａｕを用いる場合には、窒化チタン（ＴｉＮｘ）やチタン酸ガリウム（Ｔｉ３Ｇａ）で構成される界面反応層が構成される。これにより、より密着性を高めることが可能になるし、裏面電極のコンタクト抵抗の低減を図ることも可能になる。
ただし、アニール処理については、表面側プロセスの後に行う場合、一面側素子構成部分１１に熱ダメージを与える可能性があることから、加工ウェハ１０の全体に対して行うのは好ましくない。これを考慮して、アニール処理についてはレーザアニールによる局所的な加熱とすると好ましい。
なお、第１実施形態のようなアニール処理を行わない場合でも、高い密着性を得ることができることから、その場合にはアニール処理を行わなくて良い分、製造工程の簡素化を図ることが可能となる。逆に、アニール処理を行う場合、製造工程が増えるが、より高い密着性を得ることが可能となる。アニール処理を行った場合、界面反応層が形成されることになるが、他面３０ｂの表面の凹凸は残された状態となる。
また、上記実施形態では、６点分岐のレーザ照射を行っているが、６点未満もしくはそれより多数に分岐できるレーザ照射装置を用いても良い。また、上記実施形態で挙げた第１レーザ照射が行われる位置と第２レーザ照射が行われる位置については一例を示したに過ぎず、異なる位置にレーザ照射が行われるようにしても良い。
また、上記実施形態において、エピタキシャル膜３は、ｎ－型エピタキシャル層３ａのみで構成されていてもよい。
さらに、上記各実施形態において、図１Ｂのエピタキシャル膜３を形成する工程では、ＧａＮウェハ１の他面１ｂ側にもエピタキシャル膜が形成されるようにしてもよい。これによれば、例えば、ウェハ用変質層１５をＧａＮウェハ１内に形成する場合においても、リサイクルウェハ４０として所定以上の厚さを残し易くなり、再利用できる回数の増加を図ることができる。
また、上記第１、第２実施形態において、図１Ｄの支持部２０を配置する工程の前に、図１Ｅのウェハ用変質層１５を形成する工程を行うようにしてもよい。この場合、レーザ光Ｌは、加工ウェハ１０の一面１０ａ側から照射するようにしてもよい。但し、加工ウェハ１０の一面１０ａからレーザ光Ｌを照射する場合、一面１０ａ側に形成される表面電極や配線パターン等によってレーザ光Ｌの集光点の位置がばらつく可能性がある。このため、加工ウェハ１０の他面１０ｂからレーザ光を照射することが好ましい。
１ ＧａＮウェハ
１ａ 一面
１ｂ 他面
３ａ ｎ＋型エピタキシャル層
３ｂ ｎ－型エピタキシャル層
１０ 加工ウェハ
１１ 一面側素子構成部分
１５ ウェハ用変質層
６０ 他面側素子構成部分

Claims (3)

  1. 窒化ガリウムで構成される半導体素子を形成する窒化ガリウム半導体装置の製造方法であって、
    一面（１ａ）と該一面の反対面となる他面（１ｂ）とを有する窒化ガリウムウェハ（１）を用意することと、
    前記窒化ガリウムウェハの前記一面上にエピタキシャル成長膜（３）を形成することで、前記窒化ガリウムウェハと前記エピタキシャル成長膜とを含むと共に、複数のチップ形成領域（ＲＡ）を有する加工ウェハ（１０）を構成することと、
    前記加工ウェハにおける前記エピタキシャル成長膜側の一面（１０ａ）側に、前記半導体素子のうち該加工ウェハの一面側に対する半導体プロセスとなる表面側プロセスを行うことと、
    前記表面側プロセスを行った後に、前記加工ウェハのうちの前記窒化ガリウムウェハを剥離することで、前記加工ウェハをチップ構成ウェハ（３０）と前記窒化ガリウムウェハを含むリサイクルウェハ（４０）とに分割することと、
    前記分割することの後に、前記チップ構成ウェハのうちの前記表面側プロセスが行われた一面（３０ａ）の反対面となる他面（３０ｂ）側に、裏面電極となる金属膜（６１）を形成することと、を含み、
    前記分割することは、
    前記加工ウェハに対してレーザ光（Ｌ）を照射して、前記エピタキシャル成長膜と前記窒化ガリウムウェハとの少なくとも一方に変質層（１５）を形成することと、
    前記変質層を形成することの後に、前記加工ウェハをチップ構成ウェハと前記リサイクルウェハとに分割することと、を含み、
    前記金属膜を形成することは、
    前記分割することの後に、前記チップ構成ウェハの他面側に、断面台形状を成す複数の凸部および該凸部の間に位置する凹部による凹凸を残しつつ、前記複数の凸部それぞれが構成する断面台形状の上底面が、前記チップ構成ウェハの一面に対向するように平坦化することと、
    前記凹凸が残る前記チップ構成ウェハの他面に前記金属膜を形成することと、を含む、窒化ガリウム半導体装置の製造方法。
  2. 前記変質層を形成することは、前記レーザ光の照射によって窒化ガリウムを窒素と液状のガリウムにすることである、請求項１に記載の窒化ガリウム半導体装置の製造方法。
  3. 前記変質層を形成することは、第１レーザ照射と該第１レーザ照射の後に行う第２レーザ照射とによって行われ、前記第１レーザ照射にて前記第２レーザ照射よりも高いエネルギーで大打痕を形成し、前記第２レーザ照射にて前記第１レーザ照射よりも低いエネルギーで小打痕を形成することで前記変質層を形成する、請求項１または２に記載の窒化ガリウム半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025037417A1 (ja) * 2023-08-17 2025-02-20 日本碍子株式会社 半導体ウエハ提供方法及び半導体ウエハ提供システム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197963A (ja) 2001-12-27 2003-07-11 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子用の基板の製造方法
WO2006098215A1 (ja) 2005-03-16 2006-09-21 Matsushita Electric Industrial Co., Ltd. 窒化物半導体装置及びその製造方法
JP2010114375A (ja) 2008-11-10 2010-05-20 Stanley Electric Co Ltd 半導体素子の製造方法
JP2010177455A (ja) 2009-01-29 2010-08-12 Nichia Corp 窒化物半導体素子
US20140030837A1 (en) 2012-07-25 2014-01-30 Seoul Opto Device Co., Ltd. Method of fabricating gallium nitride-based semiconductor device
WO2019215831A1 (ja) 2018-05-09 2019-11-14 堺ディスプレイプロダクト株式会社 フレキシブル発光デバイスの製造方法および製造装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3987660B2 (ja) * 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体構造とその製法および発光素子
DE60329576D1 (de) 2002-01-28 2009-11-19 Nichia Corp Nitrid-halbleiterbauelement mit einem trägersubstrat und verfahren zu seiner herstellung
US7534633B2 (en) 2004-07-02 2009-05-19 Cree, Inc. LED with substrate modifications for enhanced light extraction and method of making same
KR101166922B1 (ko) * 2005-05-27 2012-07-19 엘지이노텍 주식회사 발광 다이오드의 제조 방법
JP2009081374A (ja) 2007-09-27 2009-04-16 Rohm Co Ltd 半導体発光素子
JP2009163838A (ja) 2008-01-09 2009-07-23 Hitachi Ltd 光ディスク装置
CN101908511B (zh) * 2010-07-27 2012-07-25 南京大学 一种金属衬底的氮化镓肖特基整流器及其制备方法
EP3127143A4 (en) * 2014-03-31 2017-11-29 Nanyang Technological University Methods of recycling substrates and carrier substrates
CN104701427B (zh) * 2015-02-13 2017-08-25 西安神光皓瑞光电科技有限公司 一种垂直结构led芯片制备方法
JP2019043808A (ja) 2017-09-01 2019-03-22 国立大学法人名古屋大学 基板製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197963A (ja) 2001-12-27 2003-07-11 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物系化合物半導体発光素子用の基板の製造方法
WO2006098215A1 (ja) 2005-03-16 2006-09-21 Matsushita Electric Industrial Co., Ltd. 窒化物半導体装置及びその製造方法
JP2010114375A (ja) 2008-11-10 2010-05-20 Stanley Electric Co Ltd 半導体素子の製造方法
JP2010177455A (ja) 2009-01-29 2010-08-12 Nichia Corp 窒化物半導体素子
US20140030837A1 (en) 2012-07-25 2014-01-30 Seoul Opto Device Co., Ltd. Method of fabricating gallium nitride-based semiconductor device
WO2019215831A1 (ja) 2018-05-09 2019-11-14 堺ディスプレイプロダクト株式会社 フレキシブル発光デバイスの製造方法および製造装置

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