JP7528578B2

JP7528578B2 - Substrate unit with support, substrate unit, semiconductor device, and method for manufacturing substrate unit with support

Info

Publication number: JP7528578B2
Application number: JP2020118167A
Authority: JP
Inventors: 貴志木津
Original assignee: Toppan Holdings Inc
Current assignee: Toppan Holdings Inc
Priority date: 2020-07-09
Filing date: 2020-07-09
Publication date: 2024-08-06
Anticipated expiration: 2040-07-09
Also published as: JP2022015382A

Description

本発明は、支持体付き基板ユニット、基板ユニット、半導体装置、および、支持体付き基板ユニットの製造方法に関する。 The present invention relates to a substrate unit with a support, a substrate unit, a semiconductor device, and a method for manufacturing a substrate unit with a support.

近年半導体装置の高速、高集積化が進む中で、ＦＣ－ＢＧＡ（ＦｌｉｐＣｈｉｐ－ＢａｌｌＧｒｉｄＡｒｒａｙ）基板に対しても、半導体素子との接合端子の狭ピッチ化、基板内の配線の微細化が求められている。一方、ＦＣ－ＢＧＡ基板とマザーボードとの接合は、従来とほぼ変わらないピッチの接合端子での接合が要求されている。
このような半導体素子との接合端子の狭ピッチ化、ＦＣ－ＢＧＡ基板内の配線の微細化に対応するため、いくつかの対応策が検討されている。
その一つは、シリコン基板上に微細な配線を形成した半導体素子接合用の基板（シリコンインターポーザ）を作成し、これをＦＣ－ＢＧＡ基板に接合する方式である。
また、シリコンインターポーザを用いずに、ＦＣ－ＢＧＡ基板の表面をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ、化学機械研磨）等で平坦化し、ＦＣ－ＢＧＡ基板上に微細配線を形成する方式が特許文献１に開示されている。
さらに、支持体の上に微細な配線層を形成し、これをＦＣ－ＢＧＡ基板に搭載した後、支持体を剥離することで狭ピッチな配線基板を形成する方式が特許文献２に開示されている。 In recent years, as semiconductor devices have become faster and more highly integrated, there is a demand for FC-BGA (Flip Chip-Ball Grid Array) boards to have narrower pitches for connecting terminals to semiconductor elements and finer wiring within the board. On the other hand, there is a demand for connecting FC-BGA boards to motherboards with connecting terminals at roughly the same pitch as before.
In order to cope with the narrowing of the pitch of the bonding terminals with the semiconductor elements and the miniaturization of the wiring within the FC-BGA substrate, several countermeasures are being considered.
One of them is a method in which a substrate for bonding semiconductor elements (silicon interposer) is created by forming fine wiring on a silicon substrate, and this is then bonded to an FC-BGA substrate.
Furthermore, Patent Document 1 discloses a method of forming fine wiring on an FC-BGA substrate by planarizing the surface of the FC-BGA substrate by CMP (Chemical Mechanical Polishing) or the like without using a silicon interposer.
Furthermore, Patent Document 2 discloses a method of forming a fine wiring layer on a support, mounting this on an FC-BGA substrate, and then peeling off the support to form a narrow-pitch wiring substrate.

特開２０１４－２２５６７１号公報JP 2014-225671 A 国際公開第２０１８／０４７８６１号International Publication No. 2018/047861 特開２００７－２４２８８８号公報JP 2007-242888 A

シリコンインターポーザは、シリコンウェハを利用して、半導体製造における前工程用の設備を用いて製作されている。シリコンウェハは形状、サイズに制限があり、１枚のウェハから製作できるインターポーザの数が少なく、製造設備も高価であるため、インターポーザも高価となる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題がある。 Silicon interposers are manufactured using silicon wafers with equipment used in front-end semiconductor manufacturing processes. Silicon wafers are limited in shape and size, and only a small number of interposers can be manufactured from a single wafer. In addition, the manufacturing equipment is expensive, so the interposers are also expensive. In addition, because silicon wafers are semiconductors, there is the problem that their transmission characteristics deteriorate.

また、ＦＣ－ＢＧＡ基板の表面の平坦化を行い、その上に微細配線層を形成する方式においては、シリコンインターポーザに見られる伝送特性劣化は小さいが、ＦＣ－ＢＧＡ基板自体の製造歩留まりや、ＦＣ－ＢＧＡ基板上に形成する微細配線の形成の難易度が高いため、微細配線形成の製造歩留まりが課題となっている。さらにＦＣ－ＢＧＡ基板の反り、歪みに起因した半導体素子の実装における課題も存在する。 In addition, in the method of flattening the surface of the FC-BGA substrate and forming a fine wiring layer on top of it, the degradation of transmission characteristics seen in silicon interposers is small, but the manufacturing yield of the FC-BGA substrate itself and the difficulty of forming the fine wiring on the FC-BGA substrate are high, so the manufacturing yield of the fine wiring formation is an issue. Furthermore, there are also issues in mounting semiconductor elements due to warping and distortion of the FC-BGA substrate.

一方、支持体の上に微細な配線層を形成し、これをＦＣ－ＢＧＡ基板に搭載した後、あるいは、支持体の上に微細な配線層を形成し、半導体素子と一体化した後、支持体を剥離する方式においては、次のような問題があった。
支持体の上面に剥離層を設けた後に、その上部に微細な配線層を形成するため、支持体及び剥離層には配線層を形成する際の熱履歴や、蓄積される応力に対する耐性が必要となる。特に上方に形成される各種の層を支えるため、支持体には剛直性が求められるが、その結果、支持体と剥離層の界面において応力が集中しやすく、支持体と剥離層の界面において剥がれが生じやすいという問題があった。 On the other hand, in a method in which a fine wiring layer is formed on a support and then mounted on an FC-BGA substrate, or in which a fine wiring layer is formed on a support and integrated with a semiconductor element, and then the support is peeled off, the following problems exist.
Since a release layer is provided on the upper surface of the support, and then a fine wiring layer is formed on the upper surface of the release layer, the support and the release layer need to be resistant to the thermal history and accumulated stress during the formation of the wiring layer. In particular, the support needs to be rigid in order to support the various layers formed above, but as a result, there is a problem that stress is likely to concentrate at the interface between the support and the release layer, and peeling is likely to occur at the interface between the support and the release layer.

そこで本発明は、上記問題に鑑みなされたものであり、配線層を形成する際の熱履歴や、蓄積される応力に対しても耐性があり、支持体と剥離層の界面の密着が良好である支持体付き基板ユニット、基板ユニット、半導体装置および支持体付き基板ユニットの製造方法を提供することを目的とする。 The present invention has been made in consideration of the above problems, and aims to provide a substrate unit with a support, a substrate unit, a semiconductor device, and a method for manufacturing a substrate unit with a support, which are resistant to the thermal history and accumulated stress that occur when forming a wiring layer, and have good adhesion at the interface between the support and the release layer.

上記の課題を解決するため、本発明の代表的な支持体付き基板ユニットの一つは、
支持体と
前記支持体の上方に剥離層を介して第２配線基板が載置された基板ユニットであって、
前記剥離層は、前記支持体の粗化された領域を有する面の上方に設けられており、
前記第２配線基板の第１の面には、少なくとも一つの半導体素子と接合可能な電極が設けられており、
前記第２配線基板の第２の面には、第１配線基板に接合可能な電極が設けられている。 In order to solve the above problems, one representative support-attached substrate unit of the present invention comprises:
A substrate unit including a support and a second wiring substrate placed above the support with a release layer interposed therebetween,
the release layer is provided above a surface of the support having a roughened region;
an electrode that can be bonded to at least one semiconductor element is provided on a first surface of the second wiring board;
An electrode that can be joined to the first wiring board is provided on a second surface of the second wiring board.

また、本発明の代表的な支持体が除去された基板ユニットの一つは、
上述した支持体付き基板ユニットにおける前記第２配線基板の第２の面に、前記第１配線基板が接合され、前記支持体が除去されている。 In addition, one of the representative substrate units from which the support is removed according to the present invention is
The first wiring board is joined to the second surface of the second wiring board in the above-mentioned support-attached substrate unit, and the support is removed.

さらに、本発明の代表的な半導体装置の一つは、
上述した支持体付き基板ユニットにおける前記第２配線基板の第１の面に、前記半導体素子が接合され、前記支持体が除去されている。 Furthermore, one representative semiconductor device of the present invention is
The semiconductor element is bonded to the first surface of the second wiring board in the above-mentioned support-attached substrate unit, and the support is removed.

そして、本発明の代表的な支持体付き基板ユニットの製造方法の一つは、
支持体の前記剥離層が形成される面に粗化処理を施す工程（Ａ工程）と、
前記粗化処理を行った後、前記支持体の粗化された領域を有する面の上方に剥離層を形成する工程（Ｂ工程）と、
前記剥離層の上方に第１シード層を形成する工程（Ｃ工程）と、
前記シード層に第１レジストパターンを設けた後に電解メッキを用いて接合用電極を形成し、前記第１レジストパターンを除去する工程（Ｄ工程）と、
絶縁樹脂層を形成する工程（Ｅ工程）と、
前記絶縁樹脂層に開口部を形成する工程（Ｆ工程）と、
前記絶縁樹脂層及び前記開口部の上方に第２シード層を形成する工程（Ｇ工程）と、
前記第２シード層に第２レジストパターン設けた後に、電解メッキを用いて導体層を形成する工程（Ｈ工程）と、
前記第２レジストパターンを除去した後に、前記Ｅ工程から前記Ｈ工程を所望の回数繰り返して多層化された第２配線基板を形成する工程（Ｉ工程）と、
前記第２配線基板の表面に最表面絶縁樹脂層を形成し、該最表面絶縁樹脂層に開口部を形成する工程（Ｊ工程）と、
前記表面絶縁樹脂層の開口部に接合部を形成する工程（Ｋ工程）とを有する。 A typical method for producing a substrate unit with a support according to the present invention includes the steps of:
A step (step A) of roughening the surface of the support on which the release layer is to be formed;
After the roughening treatment, a step of forming a release layer above the surface of the support having the roughened region (step B);
A step of forming a first seed layer above the release layer (step C);
a step (D) of forming a bonding electrode by electrolytic plating after providing a first resist pattern on the seed layer, and removing the first resist pattern;
A step of forming an insulating resin layer (step E);
A step of forming an opening in the insulating resin layer (step F);
a step of forming a second seed layer above the insulating resin layer and the opening (step G);
a step of forming a conductor layer by electrolytic plating after providing a second resist pattern on the second seed layer (step H);
a step (I step) of forming a multi-layered second wiring substrate by repeating the steps (E) to (H) a desired number of times after removing the second resist pattern;
a step (J) of forming an outermost insulating resin layer on a surface of the second wiring substrate and forming an opening in the outermost insulating resin layer;
and forming a bonding portion in the opening of the surface insulating resin layer (step K).

さらに、本発明の代表的な支持体が除去された基板ユニットの製造方法の一つは、
前述のＫ工程の後に、前記第２配線基板を前記第１基板に接合し、剥離層を剥離することによって前記支持体を剥離する工程と（Ｌ工程）を有する。 Furthermore, one of the representative methods for producing a substrate unit from which a support has been removed according to the present invention is
After the above-mentioned step K, the method includes a step of bonding the second wiring board to the first board, and peeling off the support by peeling off a release layer (step L).

さらに、本発明の代表的な半導体装置の製造方法の一つは、
前述のＫ工程の後に、前記第２配線基板に半導体素子を接合する工程（Ｍ工程）と、
前記剥離層を剥離することによって前記支持体を剥離する工程（Ｎ工程）を有する。 Furthermore, one of the representative methods for manufacturing a semiconductor device according to the present invention includes the steps of:
After the above-mentioned K step, a step (M step) of bonding a semiconductor element to the second wiring substrate;
The method includes a step of peeling off the support by peeling off the release layer (step N).

本発明によれば、支持体の上に剥離層を介して配線基板を形成し、配線基板の形成後にこれを支持体から剥離する方式において、剥離層を支持体の粗化した領域上に形成したため、配線基板の剥離を円滑に行うことが可能となる。
上記した以外の課題、構成及び効果は、以下の発明の実施形態において説明される。 According to the present invention, in a method in which a wiring board is formed on a support via a release layer, and then peeled off from the support after the wiring board is formed, the release layer is formed on a roughened area of the support, making it possible to smoothly peel off the wiring board.
Problems, configurations and effects other than those described above will be described in the following embodiments of the invention.

本発明の一実施形態に係る第１配線基板に第２配線基板を介して半導体素子を実装した半導体装置の一例を示す断面図である。1 is a cross-sectional view showing an example of a semiconductor device in which a semiconductor element is mounted on a first wiring board via a second wiring board according to an embodiment of the present invention. 本発明の一実施形態に係るインターポーザが支持体上に形成された支持体付き基板ユニットの構成を示す断面図である。1 is a cross-sectional view showing a configuration of a support-attached substrate unit in which an interposer according to an embodiment of the present invention is formed on a support; 本発明の一実施形態に係る支持体付き基板ユニットの製造工程の一例を示す断面図である。5A to 5C are cross-sectional views showing an example of a manufacturing process for a support-attached substrate unit according to an embodiment of the present invention. 本発明の一実施形態に係る支持体付き基板ユニットの製造工程の一例を示す断面図である。5A to 5C are cross-sectional views showing an example of a manufacturing process for a support-attached substrate unit according to an embodiment of the present invention. 本発明の一実施形態に係る支持体付き基板ユニットの製造工程の一例を示す断面図である。5A to 5C are cross-sectional views showing an example of a manufacturing process for a support-attached substrate unit according to an embodiment of the present invention. 支持体の粗化処理を行う領域の例を示す平面図である。4A to 4C are plan views showing examples of regions of a support body to be roughened; 本発明の一実施形態に係るＦＣ－ＢＧＡ基板とインターポーザを接合し、支持体が除去された基板ユニットの製造方法の一例を示す断面図である。10A to 10C are cross-sectional views showing an example of a method for manufacturing a substrate unit in which an FC-BGA substrate and an interposer are joined together and the support body is removed according to an embodiment of the present invention. 本発明の一実施形態に係るＦＣ－ＢＧＡ基板とインターポーザを接合し、支持体が除去された基板ユニットの製造方法の一例を示す断面図である。10A to 10C are cross-sectional views showing an example of a method for manufacturing a substrate unit in which an FC-BGA substrate and an interposer are joined together and the support body is removed according to an embodiment of the present invention. 本発明の一実施形態に係るＦＣ－ＢＧＡ基板とインターポーザを接合し、支持体が除去された基板ユニットの製造方法の一例を示す断面図である。10A to 10C are cross-sectional views showing an example of a method for manufacturing a substrate unit in which an FC-BGA substrate and an interposer are joined together and the support body is removed according to an embodiment of the present invention. 本発明の一実施形態に係るＦＣ－ＢＧＡ基板とインターポーザを接合し、支持体が除去された基板ユニットの製造方法の一例を示す断面図である。10A to 10C are cross-sectional views showing an example of a method for manufacturing a substrate unit in which an FC-BGA substrate and an interposer are joined together and the support body is removed according to an embodiment of the present invention. 本発明の一実施形態に係るＦＣ－ＢＧＡ基板とインターポーザを接合し、支持体が除去された基板ユニットの製造方法の一例を示す断面図である。10A to 10C are cross-sectional views showing an example of a method for manufacturing a substrate unit in which an FC-BGA substrate and an interposer are joined together and the support body is removed according to an embodiment of the present invention. 本発明の一実施形態に係る半導体措置の製造方法の一例を示す断面図である。1A to 1C are cross-sectional views showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 本発明の一実施形態に係る半導体措置の製造方法の一例を示す断面図である。1A to 1C are cross-sectional views showing an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention. 本発明の一実施形態に係る半導体素子を実装した半導体装置の一例を示す断面図である。1 is a cross-sectional view showing an example of a semiconductor device on which a semiconductor element according to an embodiment of the present invention is mounted.

以下に、本発明の実施形態について図面を参照して説明する。
なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between thickness and planar dimensions, the thickness ratio of each layer, etc., differ from the actual ones. Therefore, the specific thickness and dimensions should be determined by taking into consideration the following explanation. Furthermore, it goes without saying that the drawings include parts whose dimensional relationships and ratios differ from one another.

また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 The embodiments shown below are merely examples of devices and methods for embodying the technical ideas of the present invention, and the technical ideas of the present invention do not specify the materials, shapes, structures, arrangements, etc. of the components as described below. The technical ideas of the present invention may be modified in various ways within the technical scope defined by the claims.

なお、本開示において「支持体」とは、面を有する物体を意味し、「支持体の周辺部」とは、支持体の面における周辺部を意味する。
また、「上面」とは面や層の法線方向の表面を意味し、「側面」とは、上面ではない領域、つまり面や層の厚みの部分を意味する。さらに、上面の一部及び側面を合わせて「端部」ということがある。
また、「上方」とは、面又は層を水平に載置した場合の垂直上方の方向を意味する。
また、「平面形状」とは、上方から面又は層を視認した場合の形状を意味する。
さらに、「中心部」とは、面又は層の周辺部ではない中心部を意味する。そして、「中心方向」とは、面又は層の周辺部から面又は層の平面形状における中心に向かう方向を意味する。 In this disclosure, a "support" refers to an object having a surface, and a "periphery of a support" refers to the peripheral part of the surface of a support.
In addition, the term "top surface" refers to the surface in the normal direction of a surface or layer, and the term "side surface" refers to an area other than the top surface, that is, a portion of the thickness of a surface or layer. Furthermore, a part of the top surface and a side surface may be collectively referred to as an "edge portion."
Additionally, "upper" refers to the vertically upward direction when the surface or layer is placed horizontally.
Moreover, the term "planar shape" refers to the shape when a surface or layer is viewed from above.
Furthermore, the term "central portion" refers to the central portion other than the peripheral portion of a surface or layer, and the term "toward the center" refers to the direction from the peripheral portion of a surface or layer toward the center of the planar shape of the surface or layer.

＜第一の実施形態＞
図１は、本発明の第一の実施形態に係る第１配線基板１に第２配線基板３を介して半導体素子４を実装した半導体装置２４の一例を示す断面図である。本実施形態においては、上記第１配線基板１はＦＣ－ＢＧＡ基板であり、上記第２配線基板３はインターポーザである。 First Embodiment
1 is a cross-sectional view showing an example of a semiconductor device 24 in which a semiconductor element 4 is mounted on a first wiring board 1 according to a first embodiment of the present invention via a second wiring board 3. In this embodiment, the first wiring board 1 is an FC-BGA board, and the second wiring board 3 is an interposer.

本発明の一実施形態に係る半導体装置２４は、第１配線基板（以下、「ＦＣ－ＢＧＡ基板」と表記することがある）１の一方の面に、樹脂と配線とが積層されてなるビルドアップ配線層のみで形成された微細配線層を備えた薄い第２配線基板（以下、「インターポーザ」と表記することがある。）３の第２の表面における接合用電極が、はんだバンプ、銅ポスト（銅ピラー）若しくは、金バンプなどで第１配線基板１と接合されている（インターポーザ‐ＦＣ－ＢＧＡ接合部１８）。また、第１配線基板１と第２配線基板３との間隙は絶縁性の接着部材としてのアンダーフィル２で埋め込まれている。さらに第２配線基板３の第１の表面（ＦＣ－ＢＧＡ基板１とは逆側の面）には半導体素子４が銅ピラーやはんだで接合（半導体素子－インターポーザ接合部２０）され、半導体素子４と第２配線基板３との間隙がアンダーフィル２１で埋め込まれている。 In the semiconductor device 24 according to one embodiment of the present invention, a thin second wiring board (hereinafter sometimes referred to as "interposer") 3 having a fine wiring layer formed only of a build-up wiring layer formed by laminating resin and wiring on one side of a first wiring board (hereinafter sometimes referred to as "FC-BGA board") 1 has a bonding electrode on the second surface bonded to the first wiring board 1 by a solder bump, a copper post (copper pillar), or a gold bump (interposer-FC-BGA bonding part 18). In addition, the gap between the first wiring board 1 and the second wiring board 3 is filled with underfill 2 as an insulating adhesive material. Furthermore, a semiconductor element 4 is bonded to the first surface (the surface opposite to the FC-BGA board 1) of the second wiring board 3 by a copper pillar or solder (semiconductor element-interposer bonding part 20), and the gap between the semiconductor element 4 and the second wiring board 3 is filled with underfill 21.

第２配線基板（インターポーザ）３の配線幅は、一例としてＬｉｎｅ/Ｓｐａｃｅ＝１/１～５/５μｍであり、第１配線基板（ＦＣ－ＢＧＡ基板）１の線幅は、一例としてＬｉｎｅ/Ｓｐａｃｅ＝８/８～２５/２５μｍである。第２配線基板（インターポーザ）３の配線幅は、少なくとも一つ以上搭載されている半導体素子４の信号線と接合可能ではあれば、適宜配線幅を変更してもよい。 The wiring width of the second wiring board (interposer) 3 is, for example, Line/Space = 1/1 to 5/5 μm, and the line width of the first wiring board (FC-BGA board) 1 is, for example, Line/Space = 8/8 to 25/25 μm. The wiring width of the second wiring board (interposer) 3 may be changed as appropriate, provided that it can be joined to the signal lines of at least one or more mounted semiconductor elements 4.

また、第２配線基板（インターポーザ）３に使用される絶縁樹脂層１１（図３Ｂ参照）は感光性樹脂であり、感光性のエポキシ系樹脂、ポリイミド、ポリアミド系が少なくとも一つ以上が使用されており、所望の配線幅を得ることが可能であれば、配線形成方法は、Ｄａｍａｓｃｅｎｅ：ダマシン、ＳＡＰ：ＳｅｍｉＡｄｄｉｔｉｖｅＰｒｏｃｅｓｓ等の方式から適宜プロセスを選択してよい。 The insulating resin layer 11 (see FIG. 3B) used in the second wiring board (interposer) 3 is a photosensitive resin, and at least one of photosensitive epoxy resin, polyimide, and polyamide resin is used. If it is possible to obtain the desired wiring width, the wiring formation method may be appropriately selected from methods such as Damascene and SAP (Semi Additive Process).

アンダーフィル２は、ＦＣ－ＢＧＡ基板１とインターポーザ３とを固定するため及びインターポーザ‐ＦＣ－ＢＧＡ接合部１８を封止するために用いられる接着材料である。アンダーフィル２としては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。アンダーフィル２は、液状の樹脂を充填させることで形成されてもよい。 The underfill 2 is an adhesive material used to fix the FC-BGA substrate 1 and the interposer 3 and to seal the interposer-FC-BGA joint 18. For example, the underfill 2 may be a material in which one or more of epoxy resin, urethane resin, silicone resin, polyester resin, oxetane resin, and maleimide resin are mixed together, and a filler such as silica, titanium oxide, aluminum oxide, magnesium oxide, or zinc oxide is added. The underfill 2 may be formed by filling with a liquid resin.

アンダーフィル２１は半導体素子４とインターポーザ３とを固定するため及び接合部２０を封止するために用いられる接着材料であり、アンダーフィル２と同様の材料で構成される。またこれら毛細管現象を利用して接合後に液状の樹脂を充填させるアンダーフィル２及び／またはアンダーフィル２１の代わりに、接合前にシート状のフィルムを予め配置し、接合時に空間を充填する異方性導電フィルム（ＡＣＦ）または、フィルム状接合材料（ＮＣＦ）や、接合前に液状の樹脂を予め配置し接合時に空間を充填する非導電ペースト（ＮＣＰ）などを用いてもよい。 The underfill 21 is an adhesive material used to fix the semiconductor element 4 and the interposer 3 and to seal the joint 20, and is made of the same material as the underfill 2. Instead of the underfill 2 and/or underfill 21, which utilize capillary action to fill liquid resin after bonding, an anisotropic conductive film (ACF) or film-like bonding material (NCF) may be used, in which a sheet-like film is placed before bonding and the space is filled during bonding, or a non-conductive paste (NCP) may be used, in which a liquid resin is placed before bonding and the space is filled during bonding.

インターポーザ３の側面まで封止する封止樹脂５は、アンダーフィル２、２１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。
図１ではインターポーザ３の側面まで封止しているが、半導体素子４が封止されていれば適宜設計変更可能である。例えば、半導体素子４の側面は封止されているが、インターポーザ３の側面は封止されていない形態としてもよい。 The sealing resin 5 that seals the sides of the interposer 3 is a different material from the underfills 2 and 21, and is made of one or a mixture of two or more of epoxy resin, silicone resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, to which silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like is added as a filler, and is formed by compression molding, transfer molding, or the like.
1, the side surfaces of the interposer 3 are sealed as well, but the design can be modified as appropriate as long as the semiconductor element 4 is sealed. For example, the side surfaces of the semiconductor element 4 may be sealed, but the side surfaces of the interposer 3 may not be sealed.

インターポーザ３と半導体素子４との接合部２０の個々の間隔は、インターポーザ‐ＦＣ－ＢＧＡ接合部１８の個々の間隔よりも狭いことが一般的である。そのため、インターポーザ３において、半導体素子４を接合する側の方が、ＦＣ－ＢＧＡ基板１と接合する側よりも微細な配線が必要となる。
例えば、現在のハイバンドメモリ（ＨＢＭ）の使用に対応するためには、インターポーザ３では配線幅を１μｍ以上５μｍ以下程度にする必要がある。例えば、配線幅が２μｍ、配線高さ２μｍの場合で、配線間の絶縁層の膜厚を２μｍとすると、配線も含めた１層の厚さは４μｍとなり、この厚さで２層の配線層を形成し、ＦＣ－ＢＧＡ基板１、及び、半導体素子４との接合部の電極厚を１０μｍとすると、総厚２８μｍ程度のインターポーザ３となる。 The spacing between the individual joints 20 between the interposer 3 and the semiconductor element 4 is generally narrower than the spacing between the individual interposer-FC-BGA joints 18. Therefore, in the interposer 3, the side to which the semiconductor element 4 is joined requires finer wiring than the side to which the FC-BGA substrate 1 is joined.
For example, in order to support the use of current high bandwidth memories (HBM), the wiring width needs to be about 1 μm or more and 5 μm or less in the interposer 3. For example, if the wiring width is 2 μm, the wiring height is 2 μm, and the thickness of the insulating layer between the wiring is 2 μm, the thickness of one layer including the wiring will be 4 μm, and if two wiring layers are formed with this thickness and the electrode thickness of the joints with the FC-BGA substrate 1 and the semiconductor element 4 is 10 μm, the interposer 3 will have a total thickness of about 28 μm.

前記の通り、インターポーザ３の厚みは総厚２８μｍ程度と薄く、そのままの状態ではＦＣ－ＢＧＡ基板１との接合が困難であるため、図２に示すように、支持体６を用いて剛直性を担保することが有効である。また、２μｍ程度の幅と高さを有する配線の形成のためにも、変形が少ない剛直な支持体６が有利である。上記理由により、図２に示すように、インターポーザ３は、剛直な支持体６上に剥離層７と第１シード層８を介して形成される。なお、支持体６上には剥離層７、第１シード層８以外の層を設けてもよい。 As mentioned above, the interposer 3 is thin, with a total thickness of about 28 μm, and it is difficult to bond it to the FC-BGA substrate 1 in this state, so it is effective to ensure rigidity using a support 6 as shown in Figure 2. In addition, a rigid support 6 with little deformation is advantageous for forming wiring with a width and height of about 2 μm. For the above reasons, as shown in Figure 2, the interposer 3 is formed on the rigid support 6 via a release layer 7 and a first seed layer 8. Note that layers other than the release layer 7 and the first seed layer 8 may be provided on the support 6.

次に図３Ａから図３Ｃを用いて、本発明の第一の実施形態に係る支持体６上へのインターポーザ（第２配線基板）３の製造工程の一例を説明する。 Next, an example of a manufacturing process for an interposer (second wiring substrate) 3 on a support 6 according to the first embodiment of the present invention will be described with reference to Figures 3A to 3C.

まず、図３Ａ（ａ）に示すように、支持体６を準備する。支持体６は、剥離層７にＵＶ光などの光によって剥離可能となる材料を用いる場合、透光性を有する必要があり、例えばガラスを用いることができる。ガラスは剛直性に優れており、インターポーザ３の微細なパターン形成に適している。また、ガラスはＣＴＥ（ｃｏｅｆｆｉｃｉｅｎｔｏｆｔｈｅｒｍａｌｅｘｐａｎｓｉｏｎ、熱膨張率）が小さく歪みにくいことから、パターン配置精度及び平坦性の確保に優れている。 First, as shown in FIG. 3A(a), a support 6 is prepared. When a material that can be peeled off by light such as UV light is used for the peeling layer 7, the support 6 needs to be light-transmitting, and glass, for example, can be used. Glass has excellent rigidity and is suitable for forming fine patterns on the interposer 3. In addition, glass has a small CTE (coefficient of thermal expansion) and is not easily distorted, making it excellent for ensuring pattern placement accuracy and flatness.

支持体６としてガラスを用いる場合、ガラスの厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、好ましくは１．１ｍｍ以上の厚みである。また、ガラスのＣＴＥは３ｐｐｍ以上１５ｐｐｍ以下が好ましく、ＦＣ－ＢＧＡ基板１、半導体素子４のＣＴＥの観点から９ｐｐｍ程度がより好ましい。
一方、剥離層７に前記熱によって発泡する樹脂を用いた場合は、加熱する事で支持体６を取り去る。この場合、支持体６には、ガラスの他、歪みの少ない例えばメタルやセラミックスなどを用いることができる。本発明の第一の実施形態では支持体６としてガラスを用いる例で説明する。 When glass is used as the support 6, it is desirable that the glass has a large thickness in order to suppress the occurrence of warping in the manufacturing process, and the thickness is, for example, 0.7 mm or more, preferably 1.1 mm or more. The CTE of the glass is preferably 3 ppm or more and 15 ppm or less, and more preferably about 9 ppm in terms of the CTE of the FC-BGA substrate 1 and the semiconductor element 4.
On the other hand, when the release layer 7 is made of a resin that foams when heated, the support 6 is removed by heating. In this case, in addition to glass, materials with less distortion, such as metals and ceramics, can be used for the support 6. In the first embodiment of the present invention, an example in which glass is used as the support 6 will be described.

次いで、図３Ａ（ｂ）に示すように、支持体６の表面を粗化する。支持体６表面の粗化としては、サンドブラストや、ウェットブラストのようなアルミナなどの微粒子を衝突させて表面を加工する方法や、エッチングなどによる薬品処理による方法を用いることができる。微粒子のサイズや、圧力によって粗度を制御しやすいブラスト処理が好ましく、特に、支持体６へのダメージが少ないウェットブラストが好ましい。 Next, as shown in FIG. 3A(b), the surface of the support 6 is roughened. Methods that can be used to roughen the surface of the support 6 include sandblasting and wet blasting, which involve colliding fine particles such as alumina with the surface, and chemical treatment such as etching. Blasting is preferred because it is easy to control the roughness by the size of the fine particles and the pressure, and wet blasting, which causes less damage to the support 6, is particularly preferred.

また、表面粗化は工程が簡便であることから支持体６の片面のみに処理することが好ましい。特に、剥離層７にＵＶ光などの光によって剥離可能となる材料を用いる場合、支持体６は光を透過する必要があるため、剥離層７を形成する支持体６の一方の表面のみを粗化処理することが透過率を保つ上で好ましい。また、粗化後の表面粗さは上部に形成する剥離層７の厚みとの関係によって規定される。アンカー効果による密着性を高めるためには表面粗さは大きい方が好ましいが、支持体６の表面の算術平均粗さ：Ｒａは、剥離層７の厚み以下であることが好ましい。 In addition, it is preferable to roughen only one side of the support 6 because the process is simple. In particular, when a material that can be peeled off by light such as UV light is used for the release layer 7, the support 6 needs to transmit light, so it is preferable to roughen only one surface of the support 6 on which the release layer 7 is formed in order to maintain transmittance. In addition, the surface roughness after roughening is determined in relation to the thickness of the release layer 7 formed on top. In order to increase adhesion due to the anchor effect, a large surface roughness is preferable, but the arithmetic mean roughness Ra of the surface of the support 6 is preferably equal to or less than the thickness of the release layer 7.

支持体の片面に行う表面粗化は、片面の全面に処理を行ってもよいが、図４（ａ）、（ｂ）に示すように、支持体の面の周辺領域のみに処理を行ってもよい。また、図４（ｃ）、（ｄ）に示すように、支持体の面内に略均一に設けられた領域に処理を行ってもよい。
このように、表面粗化の処理領域を限定することによって、表面粗化の処理工数を減じることができる。さらに、粗化処理の領域を調整することによって、粗化処理による剥離層のアンカー効果の発生する領域を調整することが可能となる。このため、剥離層の上方に形成される第２配線基板の構造的特性を踏まえたアンカー効果の発生を制御することも可能となる。
さらに、支持体の周辺部における剥離層のアンカー効果をさらに高めるためには、支持体の側面に粗化処理を行ってもよい。 The surface roughening of one side of the support may be performed on the entire surface of the support, or may be performed only on the peripheral region of the support as shown in Figures 4(a) and 4(b), or may be performed on a region that is approximately uniformly provided within the support as shown in Figures 4(c) and 4(d).
In this way, by limiting the surface roughening treatment area, the number of surface roughening treatment steps can be reduced. Furthermore, by adjusting the roughening treatment area, it is possible to adjust the area where the anchor effect of the release layer occurs due to the roughening treatment. Therefore, it is also possible to control the occurrence of the anchor effect in consideration of the structural characteristics of the second wiring substrate formed above the release layer.
Furthermore, in order to further enhance the anchoring effect of the release layer in the peripheral portion of the support, the side surface of the support may be subjected to a roughening treatment.

次いで、図３Ａ（ｃ）に示すように、支持体６の粗化した一方の面に、後の工程で支持体６を剥離するために必要な剥離層７を形成する。 Next, as shown in FIG. 3A(c), a release layer 7 is formed on one of the roughened surfaces of the support 6, which is necessary for peeling off the support 6 in a later process.

剥離層７は、例えば、ＵＶ光などの光を吸収して発熱、もしくは、変質によって剥離可能となる樹脂でもよく、熱によって発泡により剥離可能となる樹脂でもよい。ＵＶ光などの光、例えばレーザー光によって剥離可能となる樹脂を用いる場合、剥離層７を設けた側とは反対側の面から支持体６にレーザー光を照射して、支持体６を剥離することができる。 The peeling layer 7 may be, for example, a resin that absorbs light such as UV light and generates heat or changes in quality to become peelable, or a resin that foams due to heat to become peelable. When using a resin that becomes peelable when exposed to light such as UV light, for example laser light, the support 6 can be peeled off by irradiating it with laser light from the side opposite to the side on which the peeling layer 7 is provided.

剥離層７は、例えばエポキシ樹脂、ポリイミド樹脂、ポリウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂、及び、アクリル樹脂などの有機樹脂や、アモルファスシリコン、ガリウムナイトライド、金属酸化物層などの無機層から選ぶことが出来る。さらに剥離層７は光分解促進剤や光吸収剤、増感剤、フィラー等の添加剤を含有してもよい。さらに剥離層７は複数層で構成されていてもよく、例えば支持体６上に形成される多層配線層の保護を目的として、剥離層７上にさらに保護層を設けてもよい。さらに剥離層７と多層配線層との間にレーザー光反射層や金属層を設けてもよく、その構成は本実施形態により限定されない。 The peeling layer 7 can be selected from organic resins such as epoxy resin, polyimide resin, polyurethane resin, silicon resin, polyester resin, oxetane resin, maleimide resin, and acrylic resin, and inorganic layers such as amorphous silicon, gallium nitride, and metal oxide layers. The peeling layer 7 may further contain additives such as a photodecomposition promoter, a light absorber, a sensitizer, and a filler. The peeling layer 7 may be composed of multiple layers, and for example, a protective layer may be further provided on the peeling layer 7 for the purpose of protecting the multilayer wiring layer formed on the support 6. Furthermore, a laser light reflecting layer or a metal layer may be provided between the peeling layer 7 and the multilayer wiring layer, and the configuration is not limited to this embodiment.

剥離層７の形成方法としては、液状の有機樹脂を用いる場合は、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗布法、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。フィルム状の有機樹脂で用いる場合は、ラミネート、真空ラミネート、真空プレスなどが適用できる。また、無機層を用いる場合は、真空蒸着法、スパッタリング法、イオンプレーティング法、ＭＢＥ法、レーザーアブレーション法、ＣＶＤ法などが適用できる。 When a liquid organic resin is used, the method of forming the release layer 7 can be selected from slit coating, curtain coating, die coating, spray coating, electrostatic coating, inkjet coating, gravure coating, screen printing, gravure offset printing, spin coating, and doctor coating. When a film-like organic resin is used, lamination, vacuum lamination, vacuum pressing, and the like can be applied. When an inorganic layer is used, vacuum deposition, sputtering, ion plating, MBE, laser ablation, CVD, and the like can be applied.

これら剥離層７の厚みは有機樹脂の場合は１００ｎｍ以上１００μｍ以下であることが望ましい。１００ｎｍ以下である場合、有機樹脂の形成が困難である。また、１００μｍ以上である場合、後で取り除く層であることを考慮すると生産性に欠ける。
また、無機層を用いる場合の厚みは、１０ｎｍ以上１μｍ以下であることが望ましい。１０ｎｍ以下である場合、連続膜として成り立たず層としての機能を発現させることが難しい。また、１０μｍ以上の場合、成膜時間がかかりすぎて量産性に欠ける。
本発明の一実施形態では、剥離層７としてＵＶレーザー光を吸収して剥離可能となる樹脂を用い、支持体６にはガラスを用いる。 The thickness of the release layer 7 is preferably 100 nm to 100 μm in the case of an organic resin. If it is less than 100 nm, it is difficult to form the organic resin. Also, if it is more than 100 μm, productivity is poor considering that it is a layer to be removed later.
In addition, when an inorganic layer is used, the thickness is preferably 10 nm to 1 μm. If the thickness is less than 10 nm, it is difficult to form a continuous film and to exert the function of the layer. If the thickness is more than 10 μm, the film formation time is too long and mass production is lacking.
In one embodiment of the present invention, the release layer 7 is made of a resin that absorbs UV laser light and becomes peelable, and the support 6 is made of glass.

次いで、図３Ａ（ｄ）以降の図面を用いて、剥離層の上面に第２配線基板を形成する工程を説明する。
まず、真空中で、剥離層７上に第１シード層８を形成する。第１シード層８は配線形成において、電解めっきの給電層として作用する。第１シード層８は、例えば、スパッタ法、またはＣＶＤ法などにより形成され、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＺｎＯ、ＰＺＴ、ＴｉＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金などを単体でもしくは複数組み合わせて適用することができる。
本発明では、電気特性、製造の容易性の観点およびコスト面を考慮して、チタン層、続いて銅層を順次スパッタリング法で形成する。チタンと銅層の合計の膜厚は、電解めっきの給電層として１μｍ以下とするのが好ましい。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍを形成した。 Next, the process of forming a second wiring substrate on the upper surface of the release layer will be described with reference to FIG.
First, in a vacuum, a first seed layer 8 is formed on the peeling layer 7. The first seed layer 8 acts as a power supply layer for electrolytic plating in forming wiring. The first seed layer 8 is formed by, for example, a sputtering method or a CVD method, and can be made of, for example, Cu, Ni, Al, Ti, Cr, Mo, W, Ta, Au, Ir, Ru, Pd, Pt, AlSi, AlSiCu, AlCu, NiFe, ITO, IZO, AZO, ZnO, PZT, TiN, Cu ₃ N ₄ , Cu alloy, or the like, either alone or in combination.
In the present invention, in consideration of electrical characteristics, ease of manufacture, and cost, a titanium layer and then a copper layer are formed in this order by sputtering. The total thickness of the titanium and copper layers is preferably 1 μm or less as a power supply layer for electrolytic plating. In one embodiment of the present invention, Ti: 50 nm, Cu: 300 nm were formed.

次に図３Ａ（ｅ）に示すように第１シード層８上に第１レジストパターン９を形成する。第１レジストパターン９は公知のフォトリソグラフィー法によって形成が可能である。 Next, as shown in FIG. 3A(e), a first resist pattern 9 is formed on the first seed layer 8. The first resist pattern 9 can be formed by a known photolithography method.

その後、図３Ａ（ｆ）のように、電解めっきにより導体層（電極）１０を形成した後、第１レジストパターン９を除去する。導体層１０は半導体素子４と接合可能な電極（接合用電極）となる。この場合、接合用電極の厚みは５μｍ以上であることが好ましい。
このようにして、第２配線基板の第１の面には、少なくとも一つの半導体素子と接合可能な電極が設けられる。
なお、電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Ｐｄめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。電解銅めっきの厚みは、回路の接合信頼性、及び、製造コストの観点から、１μm以上３０μm以下であることが望ましい。第１レジストパターン９は例えばアルカリ系溶剤などの公知の剥離液によって除去が可能である。 3A(f), a conductor layer (electrode) 10 is formed by electrolytic plating, and then the first resist pattern 9 is removed. The conductor layer 10 becomes an electrode (bonding electrode) that can be bonded to the semiconductor element 4. In this case, the thickness of the bonding electrode is preferably 5 μm or more.
In this manner, an electrode capable of being bonded to at least one semiconductor element is provided on the first surface of the second wiring board.
Examples of electrolytic plating include electrolytic nickel plating, electrolytic copper plating, electrolytic chromium plating, electrolytic Pd plating, electrolytic gold plating, electrolytic rhodium plating, and electrolytic iridium plating. However, electrolytic copper plating is preferable because it is simple, inexpensive, and has good electrical conductivity. From the viewpoint of circuit bonding reliability and manufacturing cost, the thickness of the electrolytic copper plating is preferably 1 μm or more and 30 μm or less. The first resist pattern 9 can be removed by a known stripping solution such as an alkaline solvent.

次に、図３Ｂ（ｇ）に示すように絶縁樹脂層１１を形成する。絶縁樹脂層１１は導体層１０が絶縁樹脂層１１の層内に埋め込まれるように形成する。本実施形態では、絶縁樹脂層１１として例えば、感光性のエポキシ系樹脂をスピンコート法により形成する。感光性のエポキシ樹脂は比較的低温で硬化することができ、形成後の硬化による収縮が少ないため、その後の微細パターン形成に優れる。
絶縁樹脂層１１としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを真空ラミネータで圧縮キュアを行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形成することができる。その他、例えばポリイミドを絶縁樹脂として用いることも可能である。 Next, the insulating resin layer 11 is formed as shown in Fig. 3B(g). The insulating resin layer 11 is formed so that the conductor layer 10 is embedded in the insulating resin layer 11. In this embodiment, the insulating resin layer 11 is formed, for example, by a spin coating method using a photosensitive epoxy resin. Photosensitive epoxy resin can be cured at a relatively low temperature and shrinks little due to curing after formation, making it excellent for subsequent fine pattern formation.
The insulating resin layer 11 can be formed by using a photosensitive epoxy resin by spin coating, or by compressing and curing an insulating resin film with a vacuum laminator, in which case an insulating film with good flatness can be formed. In addition, for example, polyimide can be used as the insulating resin.

次に、図３Ｂ（ｈ）に示すように、フォトリソグラフィーにより、絶縁樹脂層１１に開口部を形成する。該開口部は、導体層１０の一部を露出するように形成する。該開口部に対して、現像時の残渣除去を目的として、プラズマ処理を行ってもよい。 Next, as shown in FIG. 3B(h), an opening is formed in the insulating resin layer 11 by photolithography. The opening is formed so as to expose a part of the conductor layer 10. The opening may be subjected to plasma treatment in order to remove residues from development.

次に、図３Ｂ（ｉ）に示すように、該絶縁樹脂層１１の開口部により露出した導体層１０上及び上記絶縁樹脂層１１上の少なくともその上層に導体層１４が形成される領域に第２シード層１２を設ける。第２シード層１２の構成については前述した第１シード層８と同様で、適宜構成、厚みを変更可能である。本発明の一実施形態ではＴｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成する。 Next, as shown in FIG. 3B(i), a second seed layer 12 is provided on the conductor layer 10 exposed through the opening in the insulating resin layer 11 and on at least the region of the insulating resin layer 11 on which the conductor layer 14 is to be formed. The configuration of the second seed layer 12 is the same as that of the first seed layer 8 described above, and the configuration and thickness can be changed as appropriate. In one embodiment of the present invention, Ti: 50 nm and Cu: 300 nm are formed by sputtering.

次に、図３Ｂ（ｊ）に示すように、第２シード層１２上に第２レジストパターン１３を形成し、その開口部に電解めっきにより導体層（配線層）１４を形成する。導体層１４は、インターポーザ３の内部の配線層となる。本発明の一実施形態では導体層１４を銅により形成した。その後、図３Ｂ（ｋ）に示すように第２レジストパターン１３を除去する。その後、不要な第２シード層１２をエッチング除去する。 Next, as shown in FIG. 3B(j), a second resist pattern 13 is formed on the second seed layer 12, and a conductor layer (wiring layer) 14 is formed in the openings by electrolytic plating. The conductor layer 14 becomes the wiring layer inside the interposer 3. In one embodiment of the present invention, the conductor layer 14 is formed from copper. Thereafter, as shown in FIG. 3B(k), the second resist pattern 13 is removed. Thereafter, the unnecessary second seed layer 12 is removed by etching.

次に、図３Ｂ（ｇ）から図３Ｂ（ｋ）の工程を繰り返し、図３Ｂ（ｌ）に示すような、導体層（配線層）１４が多層化された第２配線基板を得る。ここで、最表面に形成される導体層（第２電極）１５は、ＦＣ－ＢＧＡ基板１との接合用電極である。
この場合、接合用電極の厚みは５μｍ以上であることが好ましい。
このようにして、第２配線基板の第２の面には、第１配線基板（ＦＣ－ＢＧＡ基板）１と接合可能な電極が設けられることとなる。 3B(g) to 3B(k) are then repeated to obtain a second wiring board having a multi-layered conductor layer (wiring layer) 14 as shown in FIG. 3B(l). Here, the conductor layer (second electrode) 15 formed on the outermost surface is an electrode for bonding to the FC-BGA substrate 1.
In this case, the thickness of the bonding electrode is preferably 5 μm or more.
In this way, electrodes that can be joined to the first wiring board (FC-BGA board) 1 are provided on the second surface of the second wiring board.

次に、図３Ｃ（ｍ）に示すように、インターポーザ３に最表面絶縁樹脂層１６を形成し、該最表面絶縁樹脂層１６には、フォトリソグラフィーにより、導体層１５の少なくとも一部を露出させる開口部を形成する。本発明の実施形態では、感光性エポキシ樹脂を使用して最表面絶縁樹脂層１６を形成する。なお、最表面絶縁樹脂層１６は絶縁樹脂層１１と同一材料でも構わない。 Next, as shown in FIG. 3C(m), a top surface insulating resin layer 16 is formed on the interposer 3, and an opening is formed in the top surface insulating resin layer 16 by photolithography to expose at least a portion of the conductor layer 15. In an embodiment of the present invention, the top surface insulating resin layer 16 is formed using a photosensitive epoxy resin. Note that the top surface insulating resin layer 16 may be made of the same material as the insulating resin layer 11.

次に、図３Ｃ（ｎ）に示すように導体層１５の表面の酸化防止とはんだバンプの濡れ性をよくするため、表面処理層１７を設けてもよい。本発明の実施形態では、表面処理層１７として無電解Ｎｉ／Ｐｄ／Ａｕめっきを成膜する。なお、表面処理層１７には、ＯＳＰ（ＯｒｇａｎｉｃＳｏｉｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ水溶性プレフラックスによる表面処理）膜を形成してもよい。また、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどから適宜用途に応じて選択しても良い。 Next, as shown in FIG. 3C(n), a surface treatment layer 17 may be provided to prevent oxidation of the surface of the conductor layer 15 and to improve the wettability of the solder bump. In an embodiment of the present invention, an electroless Ni/Pd/Au plating film is formed as the surface treatment layer 17. Note that an OSP (Organic Soiderability Preservative, surface treatment with a water-soluble preflux) film may be formed on the surface treatment layer 17. Alternatively, electroless tin plating, electroless Ni/Au plating, etc. may be selected as appropriate depending on the application.

次に、図３Ｃ（ｏ）に示すように、表面処理層１７上に、はんだ材料を搭載した後、一度溶融冷却して固着させることで、はんだバンプ等からなるインターポーザ３側の接合部１８ａを得る。これにより、支持体６上に形成されたインターポーザ（第２配線基板）３である支持体付き基板ユニット２２が完成する。 Next, as shown in FIG. 3C(o), a solder material is placed on the surface treatment layer 17, and then melted, cooled, and fixed to obtain a joint 18a on the interposer 3 side, which is made of a solder bump or the like. This completes a substrate unit 22 with a support, which is an interposer (second wiring substrate) 3 formed on the support 6.

続いて、図５Ａから図５Ｅを用いて、支持体６上に形成されたインターポーザ（第２配線基板）３とＦＣ－ＢＧＡ基板（第１配線基板）１の第一の実施形態に係る接合工程の一例を説明する。 Next, an example of a bonding process according to the first embodiment of the present invention for an interposer (second wiring substrate) 3 formed on a support 6 and an FC-BGA substrate (first wiring substrate) 1 will be described with reference to Figures 5A to 5E.

図５Ａに示すように、インターポーザ３側の接合部１８ａに合わせてはんだバンプ等からなるＦＣ－ＢＧＡ基板１側の接合部１８ｂを設計し、製造したＦＣ－ＢＧＡ基板１に対して、支持体６上に形成されたインターポーザ３を配置し、図５（ｂ）に示すように、支持体６上に形成されたインターポーザ３とＦＣ－ＢＧＡ基板１を接合した後、アンダーフィル２を充填し、インターポーザ３とＦＣ－ＢＧＡ基板１の固定及び接合部の封止を行う。 As shown in FIG. 5A, the joint 18b on the FC-BGA substrate 1 side, which is made of solder bumps or the like, is designed to match the joint 18a on the interposer 3 side, and the interposer 3 formed on the support 6 is placed on the manufactured FC-BGA substrate 1. As shown in FIG. 5(b), the interposer 3 formed on the support 6 is joined to the FC-BGA substrate 1, and then underfill 2 is filled in to fix the interposer 3 and the FC-BGA substrate 1 together and seal the joint.

次に図５Ｃに示すように、支持体６を剥離する。剥離層７は、ＵＶのレーザー光１９で照射して剥離する。支持体６の背面より、すなわち、支持体６のＦＣ－ＢＧＡ基板１とは逆側の面からレーザー光１９を支持体６との界面に形成された剥離層７に照射し剥離可能な状態とすることで、図５Ｄに示すように支持体６を取り外すことが可能となる。 Next, as shown in FIG. 5C, the support 6 is peeled off. The peeling layer 7 is peeled off by irradiating it with UV laser light 19. The peeling layer 7 formed at the interface with the support 6 is irradiated with laser light 19 from the back side of the support 6, i.e., from the side of the support 6 opposite the FC-BGA substrate 1, to make it peelable, which makes it possible to remove the support 6 as shown in FIG. 5D.

次に、第１シード層８を除去し、図５Ｅに示すような基板を得ることができる。本発明の実施形態では、第１シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３とＦＣ－ＢＧＡ基板（第１配線基板）１が接合される。 Next, the first seed layer 8 is removed to obtain a substrate as shown in FIG. 5E. In this embodiment of the present invention, the first seed layer 8 is made of titanium and copper, which can be dissolved and removed using an alkaline etching agent and an acidic etching agent, respectively. In this manner, the interposer (second wiring substrate) 3 and the FC-BGA substrate (first wiring substrate) 1 are bonded.

この後、表面に露出した導体層１０上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により支持体が除去された基板ユニット２３が完成する。 After this, the conductor layer 10 exposed on the surface may be subjected to surface treatment such as electroless Ni/Pd/Au plating, OSP, electroless tin plating, or electroless Ni/Au plating to prevent oxidation and improve the wettability of the solder bumps. This completes the substrate unit 23 from which the support has been removed.

この後、半導体素子４を支持体が除去された基板ユニット２３に接合し、アンダーフィル２１を充填し、半導体素子４とインターポーザ３の固定及び接合部の封止を行い、封止樹脂５によって半導体素子４を封止することで半導体装置が完成する。 Then, the semiconductor element 4 is bonded to the substrate unit 23 from which the support has been removed, underfill 21 is filled, the semiconductor element 4 and the interposer 3 are fixed and the joint is sealed, and the semiconductor element 4 is sealed with sealing resin 5 to complete the semiconductor device.

＜第二の実施形態＞
次に、第二の実施形態に係るＦＣ－ＢＧＡ基板１にインターポーザ３と半導体素子４を実装した半導体装置の製造方法について説明する。
第二の実施形態に係る支持体６上のインターポーザ３の製造方法と第一の実施形態に係る支持体６上のインターポーザ３の製造方法とは類似しているが、第一の実施形態においては、インターポーザ３を支持体６から剥離し、ＦＣ－ＢＧＡ基板１に接合させたのちに半導体素子４を接合させているのに対して、第二の実施形態においては、支持体６上で形成されるインターポーザ３に半導体素子４を接合させた後に、インターポーザ３と半導体素子４を支持体６から剥離し、その後にインターポーザ３と半導体素子４をＦＣ－ＢＧＡ基板１に接合させている点で相違している。 Second Embodiment
Next, a method for manufacturing a semiconductor device in which an interposer 3 and a semiconductor element 4 are mounted on an FC-BGA substrate 1 according to the second embodiment will be described.
The manufacturing method of the interposer 3 on the support 6 according to the second embodiment is similar to the manufacturing method of the interposer 3 on the support 6 according to the first embodiment, but differs in that in the first embodiment, the interposer 3 is peeled off from the support 6 and bonded to the FC-BGA substrate 1, and then the semiconductor element 4 is bonded, whereas in the second embodiment, the semiconductor element 4 is bonded to the interposer 3 formed on the support 6, and then the interposer 3 and the semiconductor element 4 are peeled off from the support 6, and then the interposer 3 and the semiconductor element 4 are bonded to the FC-BGA substrate 1.

このため、第一の実施形態におけるインターポーザ３は、支持体６と反対側の面が第２配線基板の第２の面となり、この第２の面にＦＣ－ＢＧＡ基板１と接合するための電極が設けられ、支持体６側の面が、第２配線基板の第１の面となり、この面に半導体素子４と接合するための電極が設けられている。しかし、第二の実施形態におけるインターポーザ３は、支持体と反対側の面が、第２配線基板の第１の面になり、この面に半導体素子４と接合するための電極が設けられ、支持体側の面が、第２配線基板の第２の面となり、この面にＦＣ－ＢＧＡ基板１と接合するための電極が設けられている。 For this reason, in the interposer 3 in the first embodiment, the surface opposite the support 6 becomes the second surface of the second wiring board, and electrodes are provided on this second surface for bonding to the FC-BGA substrate 1, and the surface on the support 6 side becomes the first surface of the second wiring board, and electrodes are provided on this surface for bonding to the semiconductor element 4. However, in the interposer 3 in the second embodiment, the surface opposite the support becomes the first surface of the second wiring board, and electrodes are provided on this surface for bonding to the semiconductor element 4, and the surface on the support side becomes the second surface of the second wiring board, and electrodes are provided on this surface for bonding to the FC-BGA substrate 1.

以下、図６Ａから図６Ｂを用いて、本発明の第二の実施形態に係る半導体装置２５（図７参照）の製造工程の一例を説明する。
図６Ａ（ａ）に示すように、第２の配線基板における支持体６と反対側の面に、半導体素子４が銅ピラーやはんだでインターポーザ３と接合（半導体素子－インターポーザ接合部２０）されている。
その後、図６Ａ（ｂ）に示すように、半導体素子－インターポーザ接合部２０の付近にアンダーフィル２１を充填し、半導体素子４とインターポーザ３固定および接合部２０の封止を行う。 An example of a manufacturing process for the semiconductor device 25 (see FIG. 7) according to the second embodiment of the present invention will be described below with reference to FIGS. 6A and 6B.
As shown in FIG. 6A(a), on the surface of the second wiring board opposite the support body 6, the semiconductor element 4 is joined to the interposer 3 by copper pillars or solder (semiconductor element-interposer joint 20).
Thereafter, as shown in FIG. 6A(b), underfill 21 is filled in the vicinity of the semiconductor element-interposer joint 20 to fix the semiconductor element 4 and the interposer 3 and seal the joint 20.

次に図６（ｃ）に示すように、半導体素子４を封止する封止樹脂５を形成する。封止樹脂５は、アンダーフィル２、２１とは異なる材料であり、エポキシ樹脂、シリコン樹脂、アクリル樹脂、ウレタン樹脂、ポリエステル樹脂、オキセタン樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が使用され、コンプレッションモールド、トランスファーモールド等によって形成される。 Next, as shown in FIG. 6(c), the sealing resin 5 that seals the semiconductor element 4 is formed. The sealing resin 5 is made of a material different from the underfills 2 and 21, and is made of a resin that is a mixture of one or more of epoxy resin, silicon resin, acrylic resin, urethane resin, polyester resin, and oxetane resin, with silica, titanium oxide, aluminum oxide, magnesium oxide, zinc oxide, or the like added as a filler, and is formed by compression molding, transfer molding, or the like.

次に支持体６を剥離する。図６Ｂ（ｄ）に示すように、剥離層７にＵＶのレーザー光１９を照射して、半導体素子が搭載されたインターポーザ３を支持体６から剥離する。支持体６の背面から、すなわち、支持体６の半導体素子４とは逆側の面からレーザー光１９を支持体６との界面に形成された剥離層７に照射し剥離可能な状態とすることで、図６（ｅ）に示すように支持体６を取り外すことが可能となる。 Next, the support 6 is peeled off. As shown in FIG. 6B(d), the peeling layer 7 is irradiated with UV laser light 19 to peel off the interposer 3 on which the semiconductor element is mounted from the support 6. The peeling layer 7 formed at the interface with the support 6 is irradiated with laser light 19 from the rear surface of the support 6, i.e., the surface of the support 6 opposite the semiconductor element 4, to make it peelable, which makes it possible to remove the support 6 as shown in FIG. 6(e).

次に、第１シード層８を除去し、図７に示すような半導体装置を得ることができる。本発明の実施形態では、第１シード層８は、チタンと銅を用いており、それぞれアルカリ系のエッチング剤と、酸系のエッチング剤にて溶解除去することができる。このようにして、インターポーザ（第２配線基板）３と半導体素子４が接合された半導体装置２５を得る。 Next, the first seed layer 8 is removed, and a semiconductor device as shown in FIG. 7 can be obtained. In this embodiment of the present invention, the first seed layer 8 is made of titanium and copper, which can be dissolved and removed using an alkaline etching agent and an acidic etching agent, respectively. In this manner, a semiconductor device 25 is obtained in which the interposer (second wiring substrate) 3 and the semiconductor element 4 are bonded.

この後、表面に露出した導体層１０上に、酸化防止とはんだバンプの濡れ性をよくするため、無電解Ｎｉ／Ｐｄ／Ａｕめっき、ＯＳＰ、無電解スズめっき、無電解Ｎｉ／Ａｕめっきなどの表面処理を施してもよい。以上により半導体装置２５が完成する。 After this, the conductor layer 10 exposed on the surface may be subjected to surface treatment such as electroless Ni/Pd/Au plating, OSP, electroless tin plating, or electroless Ni/Au plating to prevent oxidation and improve the wettability of the solder bumps. This completes the semiconductor device 25.

この後、半導体装置２５をＦＣ－ＢＧＡ基板（第１配線基板）１に接合し、アンダーフィル２を充填し、半導体装置２５をＦＣ－ＢＧＡ基板１の固定及び接合部の封止を行いＦＣ－ＢＧＡ基板と一体となった半導体装置が完成する。 Then, the semiconductor device 25 is bonded to the FC-BGA substrate (first wiring substrate) 1, underfill 2 is applied, the semiconductor device 25 is fixed to the FC-BGA substrate 1, and the joint is sealed to complete the semiconductor device integrated with the FC-BGA substrate.

＜比較実験＞
表１に、本実施形態における効果確認として、支持体６に施す粗化の程度を変更した比較評価結果を示す。支持体６と剥離層７との密着の評価として、電解銅めっき後の外観の確認を行った。また、評価項目として支持体６の除去の容易性について比較を行った結果を表１に示す。 <Comparative Experiment>
Table 1 shows the results of comparative evaluations in which the degree of roughening applied to the support 6 was changed to confirm the effect of this embodiment. The adhesion between the support 6 and the release layer 7 was evaluated by checking the appearance after electrolytic copper plating. Table 1 also shows the results of a comparison of the ease of removal of the support 6 as an evaluation item.

＜評価用基板作製＞
支持体６として、ガラス基板（１．１ｍｍ厚）を使用した。実施例１では、支持体６の表裏両面の全面にウェットブラスト処理を行うことで、表面を粗化した。一方、実施例２～４では、剥離層７を形成する一方面の全面にのみウェットブラスト処理を行い、一方面のみ表面を粗化した。また、実施例４では、ウェットブラスト処理を緩和するべく、処理時間を短くしている。比較例１、および、比較例２は、支持体６のいずれの面にも粗化を行わないものである。
なお、それぞれの支持体６の表面については、光学式表面形状測定機（走査型白色干渉計）で算術表面粗さ（Ｒａ）を測定している。 <Preparation of evaluation board>
A glass substrate (1.1 mm thick) was used as the support 6. In Example 1, the entire surfaces of both the front and back sides of the support 6 were subjected to wet blasting treatment to roughen the surface. On the other hand, in Examples 2 to 4, the entire surface of only one side on which the release layer 7 is formed was subjected to wet blasting treatment to roughen the surface of only one side. In Example 4, the treatment time was shortened to ease the wet blasting treatment. In Comparative Example 1 and Comparative Example 2, neither side of the support 6 was roughened.
The arithmetic surface roughness (Ra) of the surface of each support 6 is measured by an optical surface shape measuring device (scanning white light interferometer).

剥離層７の形成については、実施例１、実施例２、および、比較例１の剥離層７には、Ｌｉｇｈｔ－Ｔｏ－Ｈｅａｔ－Ｃｏｎｖｅｒｓｉｏｎ（ＬＴＨＣ：住友スリーエム株式会社製）用い、所望の膜厚となるように調整し、スピンコートで剥離層を形成した。実施例３、実施例４、および、比較例２の剥離層７には、アモルファスシリコンを用い、所望の膜厚となるようにＣＶＤ法で剥離層を形成した。 In forming the peeling layer 7, in Examples 1, 2, and Comparative Example 1, Light-To-Heat-Conversion (LTHC: manufactured by Sumitomo 3M Limited) was used, the thickness was adjusted to the desired thickness, and the peeling layer was formed by spin coating. In Examples 3, 4, and Comparative Example 2, amorphous silicon was used for the peeling layer 7, and the peeling layer was formed by the CVD method to the desired thickness.

剥離層の上面には、第１シード層８として、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍをスパッタリング法で形成し、その上部に電解銅めっきを２０μｍ厚で形成した。電解銅めっきを形成後に、密着の評価として外観を確認したところ、比較例１、および、比較例２では支持体６と剥離層７の界面において剥れが発生した。 On the upper surface of the release layer, a first seed layer 8 was formed by sputtering with Ti: 50 nm and Cu: 300 nm, and electrolytic copper plating was formed on top of that to a thickness of 20 μm. After forming the electrolytic copper plating, the appearance was checked to evaluate adhesion, and peeling occurred at the interface between the support 6 and the release layer 7 in Comparative Example 1 and Comparative Example 2.

次いで、剥がれが発生していない実施例１～４について、支持体６の除去を行った。具体的には、支持体６の剥離層７が形成されていない面側より、剥離層７がＬＴＨＣ層の場合は波長１０６４ｎｍのＹＡＧレーザー、剥離層７がアモルファスシリコン層の場合は波長３５５ｎｍの固体ＵＶレーザーを照射し、支持体６を剥離した。実施例１～４において、支持体６の除去は可能であった。実施例１、および、実施例３については、レーザー照射が一度では剥離可能な状態とはならず、複数回のレーザー照射により剥離可能な状態となり支持体６の除去が可能となった。 Next, for Examples 1 to 4 where no peeling had occurred, the support 6 was removed. Specifically, the support 6 was peeled off by irradiating the surface side on which the peeling layer 7 of the support 6 was not formed with a YAG laser having a wavelength of 1064 nm when the peeling layer 7 was an LTHC layer, or with a solid UV laser having a wavelength of 355 nm when the peeling layer 7 was an amorphous silicon layer. In Examples 1 to 4, the support 6 could be removed. For Examples 1 and 3, the support 6 did not become peelable after one laser irradiation, but it became peelable after multiple laser irradiations, making it possible to remove the support 6.

実施例１～４において、密着の向上について考察する。実施例１～４は支持体６表面を粗化しているため、粗化処理を行わない比較例１、および、比較例２よりも算術平均粗さは大きい。表面が粗い状態であると、微細な凹凸に剥離層７が入っていくため、および、表面積が増大するため相互作用が強くなる、いわゆるアンカー効果によって密着が向上したと考えられる。 Improvement of adhesion will be considered in Examples 1 to 4. In Examples 1 to 4, the surface of the support 6 is roughened, and therefore the arithmetic mean roughness is greater than in Comparative Example 1 and Comparative Example 2, which were not subjected to roughening treatment. When the surface is rough, the release layer 7 penetrates into the minute irregularities, and the surface area increases, resulting in stronger interactions, which is thought to improve adhesion due to the so-called anchor effect.

実施例１、および、実施例３において、剥離可能な状態となるために複数回のレーザー照射が必要となったことについて考察する。実施例１では支持体６の表裏面を粗化しているため、支持体６の裏面である背面より入射したレーザー光１９が、支持体６の背面の表面で散乱する。そのため、剥離層７まで到達するレーザー光１９エネルギーが減少し、複数回のレーザー照射が必要になったと考えられる。また、実施例３では、剥離層７の形成厚みに対して、支持体６の表面の算術平均粗さが大きいため、剥離層７を均一に形成することが困難となる。そのため、剥離層７が支持体６の表面全てを被覆していないか、膜厚が非常に薄い領域ができてしまい、過度にレーザー光１９を照射する必要が生じ、複数回のレーザー照射が必要になってと考えられる。よって、支持体６の剥離層７を形成する一方面のみを粗化することが好ましく、また、その算術平均粗さは剥離層７の形成厚み以下とすることが好ましい。 In Example 1 and Example 3, the laser irradiation was required multiple times to make the film peelable. In Example 1, the front and back surfaces of the support 6 were roughened, so the laser light 19 incident from the back surface of the support 6, which is the back surface, was scattered on the surface of the back surface of the support 6. This is thought to be why the energy of the laser light 19 reaching the peeling layer 7 was reduced, and multiple laser irradiations were required. In Example 3, the arithmetic mean roughness of the surface of the support 6 was large compared to the formation thickness of the peeling layer 7, making it difficult to form the peeling layer 7 uniformly. Therefore, the peeling layer 7 did not cover the entire surface of the support 6, or an area with a very thin film thickness was created, making it necessary to irradiate the laser light 19 excessively, and it is thought that multiple laser irradiations were required. Therefore, it is preferable to roughen only one surface of the support 6 on which the peeling layer 7 is formed, and it is also preferable that the arithmetic mean roughness is equal to or less than the formation thickness of the peeling layer 7.

上述の実施形態は一例であって、その他、具体的な細部構造などについては適宜に変更可能であることは勿論である。 The above-mentioned embodiment is merely an example, and other specific details of the structure can of course be modified as appropriate.

１ＦＣ－ＢＧＡ基板（第１配線基板）
２、２１アンダーフィル
３インターポーザ（第２配線基板）
４半導体素子
５封止樹脂
６支持体
７剥離層
８第１シード層
９第１レジストパターン
１２第２シード層
１３第２レジストパターン
１０、１４、１５導体層
１１絶縁樹脂層
１６最表面絶縁樹脂層
１７表面処理層
１８インターポーザ-ＦＣ－ＢＧＡ接合部
１８ａインターポーザ側の接合部
１８ｂＦＣ－ＢＧＡ基板側の接合部
１９レーザー光
２０半導体素子-インターポーザ接合部
２２支持体付き基板ユニット
２３基板ユニット
２４、２５半導体装置 1 FC-BGA board (first wiring board)
2, 21 Underfill 3 Interposer (second wiring substrate)
Reference Signs List 4: Semiconductor element 5: Sealing resin 6: Support 7: Release layer 8: First seed layer 9: First resist pattern 12: Second seed layer 13: Second resist pattern 10, 14, 15: Conductive layer 11: Insulating resin layer 16: Outermost insulating resin layer 17 Surface treatment layer 18 Interposer-FC-BGA joint 18a Joint on interposer side 18b Joint on FC-BGA substrate side 19 Laser light 20 Semiconductor element-interposer joint 22 Substrate unit with support 23 Substrate units 24, 25 Semiconductor Device

Claims

A substrate unit including a support and a second wiring substrate placed above the support with a release layer interposed therebetween,
the release layer is provided above a surface of the support having a roughened region;
an electrode that can be bonded to at least one semiconductor element is provided on a first surface of the second wiring board;
an electrode that can be joined to the first wiring board is provided on a second surface of the second wiring board ;
The roughened region of the support is the entire surface on which the release layer is to be formed.
A substrate unit with a support.

The support-attached substrate unit according to claim 1 ,
A support-attached substrate unit, wherein the side surface of the support is roughened.

3. The support-attached substrate unit according to claim 1 ,
A support-attached substrate unit, wherein the arithmetic mean roughness (Ra) of the roughened surface of the support is smaller than the film thickness of the release layer.

A substrate unit from which a support has been removed, the substrate unit being manufactured using the substrate unit with a support according to any one of claims 1 to 3 ,
A substrate unit with a support removed, characterized in that the first wiring substrate is joined to the second surface of the second wiring substrate in the substrate unit with support, and the support is removed.

A semiconductor device manufactured by using the support-attached substrate unit according to any one of claims 1 to 3 ,
A semiconductor device, characterized in that the semiconductor element is bonded to a first surface of the second wiring board in the support-attached substrate unit, and the support is removed.

A method for manufacturing a support body-attached substrate unit comprising: a release layer above a support body; and a second wiring substrate having a semiconductor element mounted on one surface and a first wiring substrate mounted on an opposing surface, the method comprising the steps of:
A step (step A) of roughening the surface of the support on which the release layer is to be formed;
After the roughening treatment, a step of forming a release layer above the surface of the support having the roughened region (step B);
A step of forming a first seed layer above the release layer (step C);
A step (D step) of forming a bonding electrode by electrolytic plating after providing a first resist pattern on the first seed layer, and removing the first resist pattern;
A step of forming an insulating resin layer (step E);
A step of forming an opening in the insulating resin layer (step F);
a step of forming a second seed layer above the insulating resin layer and the opening (step G);
a step of forming a conductor layer by electrolytic plating after providing a second resist pattern on the second seed layer (step H);
a step (I step) of forming a multi-layered second wiring substrate by repeating the steps (E) to (H) a desired number of times after removing the second resist pattern;
a step (J) of forming an outermost insulating resin layer on a surface of the second wiring substrate and forming an opening in the outermost insulating resin layer;
a step of forming a joint portion in the opening of the outermost insulating resin layer (step K);
having
The roughening treatment is performed on the entire surface on which the release layer is to be formed.
A method for manufacturing a substrate unit with a support.

The method for producing a support-attached substrate unit according to claim 6 ,
After the K step, a step of bonding the second wiring substrate to the first wiring substrate and peeling off the support by peeling off a peeling layer (L step);
A method for manufacturing a substrate unit in which a support having the substrate is removed.

The method for producing a support-attached substrate unit according to claim 6 ,
a step (M step) of bonding a semiconductor element to the second wiring substrate after the step (K);
A step of peeling off the support by peeling off the release layer (step N);
A method for manufacturing a semiconductor device having the above structure.