JP7504359B2 - 記憶素子への通過電流を制御する半導体装置 - Google Patents

Description

本開示は、電気的に１回限りの書き込みが行われる記憶素子への通過電流を制御する半導体装置及び制御回路に関する。

近年、ＲＡＭ（Random Access Memory）回路などにおいて、不良ビットを救済するための冗長処理や、各チップを識別するための識別番号などに、電気ヒューズ素子を使用することがある。電気ヒューズ素子は、電気的に１回限りの書き込みが行われる記憶素子（以下、ＯＴＰ（One Time Programming）素子という）である。記憶素子は、所定の書き込み電圧が供給される端子と、記憶素子への通電を制御するトランジスタに接続される。記憶素子は、所定の書き込み電圧が供給されると、書き込みを制御する信号によって書き込みトランジスタがオン状態となり、通過電流が流れる。記憶素子は、この通過電流によってヒューズが切断されて、書き込まれた状態となる。すなわち、記憶素子は、書き込みのための通過電流以外の意図しない電流が流れると、誤書き込みを生じる。また、記憶素子に書き込んだ後、記憶素子の書き込みの状態を検査するために、抵抗値を読み込むための通過電流を発生させる回路を別に設ける必要があった。

特開２０１２－１７４２８３号公報

特許文献１に係る制御回路は、書き込み信号に応じて、電気的に１回限りの書き込みが行われる記憶素子への書き込みを制御する制御部を備える。制御部は、記憶素子へ供給される書き込み電圧を検出する。そして、制御部は、書き込み電圧が所定の閾値電圧以上となると、書き込み信号に係わらず記憶素子への書き込みを停止させる。これにより、制御回路は、電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制できる。

しかしながら、特許文献１に係る制御回路は、記憶素子に供給される過電圧時の誤書き込みを抑制する構成は開示されているものの、過電流時の誤書き込みを抑制できない虞があった。また、特許文献１においては、記憶素子に書き込んだ後に、記憶素子の書き込み状態を検査するための別の回路が必要となるため、回路が大きくなる虞があった。

そこで、本開示は、記憶素子に供給される電圧に応じて、記憶素子への書き込み時の通過電流と、記憶素子の抵抗値を読み取り時の通過電流とを調整する制御回路を備える半導体装置を提供することを目的とする。

本発明の一側面に係る半導体装置は、電源電圧が供給される電源端子と接地との間で直列に接続される記憶素子と、前記電源端子と前記接地との間で、前記記憶素子と直列に接続される第１トランジスタと、前記記憶素子に電流を流すための第１制御電圧を、前記第１トランジスタのゲートに供給する第１制御回路を備え、前記第１制御回路は、前記電源電圧が、前記記憶素子の抵抗値を変化させるための電圧値である場合、第１電圧値の前記第１制御電圧を、前記第１トランジスタのゲートに供給し、前記電源電圧が、前記記憶素子の抵抗値を読み取るための電圧値である場合、前記第１電圧値よりも絶対値が大きい第２電圧値の前記第１制御電圧を、前記第１トランジスタのゲートに供給する。

本発明の一側面に係る制御回路は、電源電圧が供給される電源端子と接地との間で直列に接続される記憶素子と直列に接続される第１トランジスタのゲートに、前記記憶素子に電流を流すための制御電圧を供給し、前記電源端子から供給される電源電圧が、前記記憶素子の抵抗値を変化させるための電圧値の場合、第１電圧値の前記制御電圧を、前記トランジスタのゲートに供給し、前記電源電圧が、前記記憶素子の抵抗値を読み取るための電圧値の場合、前記第１電圧値よりも絶対値が大きい第２電圧値の前記制御電圧を、前記トランジスタのゲートに供給するように構成される。

本開示によれば、記憶素子に供給される電圧に応じて、記憶素子への書き込み時の通過電流と、記憶素子の抵抗値を読み取り時の通過電流とを調整する制御回路を備える半導体装置を提供することができる。

第１実施形態に係る半導体装置を備える増幅回路の構成の一例を示す図である。 第１実施形態に係る半導体装置の構成の一例を示す図である。 切替制御回路の構成の一例を示す図である。 切替制御回路の構成の一例を示す図である。 切替制御回路の構成の一例を示す図である。 記憶素子への書き込み時における各部の信号波形の一例を示す図である。 記憶素子の抵抗値の読み込み時における各部の信号波形の一例を示す図である。 第１変形例における記憶素子への書き込み時における各部の信号波形の一例を示す図である。 第１変形例における記憶素子の抵抗値の読み込み時における各部の信号波形の一例を示す図である。 第２変形例における記憶素子への書き込み時における各部の信号波形の一例を示す図である。 第２変形例における記憶素子の抵抗値の読み込み時における各部の信号波形の一例を示す図である。 第３変形例に係る半導体装置の構成の一例を示す図である。 第２実施形態に係る半導体装置の構成の一例を示す図である。 第２実施形態における記憶素子への書き込み時における各部の信号波形の一例を示す図である。 第２実施形態における記憶素子の抵抗値の読み込み時における各部の信号波形の一例を示す図である。 第２実施形態の変形例に係る半導体装置の構成の一例を示す図である。 第２実施形態の変更例における記憶素子への書き込み時における各部の信号波形の一例を示す図である。 第２実施形態の変更例における記憶素子の抵抗値の読み込み時における各部の信号波形の一例を示す図である。

＝＝＝第１実施形態に係る半導体装置１０＝＝＝
＜＜構成＞＞
図１、図２を参照して、第１実施形態に係る半導体装置１０の構成の一例について説明する。図１は、第１実施形態に係る半導体装置１０を備える増幅回路１００の構成の一例を示す図である。図２は、第１実施形態に係る半導体装置１０の構成の一例を示す図である。

増幅回路１００は、例えば、携帯電話等の移動体通信機に搭載され、入力信号Ｐｉｎの電力を基地局に送信するために必要なレベルまで増幅し、これを増幅信号として出力信号Ｐｏｕｔとして出力する。図１に示すように、増幅回路１００は、例えば、増幅素子１１０と、抵抗器１２０と、コンデンサ１３０と、読出回路１４０と、電流源回路部１５０と、を含む。増幅素子１１０は、例えば、コンデンサ１３０を通じて入力される入力信号Ｐｉｎを出力信号Ｐｏｕｔに増幅するトランジスタである。コンデンサ１３０は、例えば、直流成分カット用のキャパシタである。読出回路１４０は、例えば複数の半導体装置１０から設定値を読み出す。電流源回路部１５０は、例えば、複数の読出回路１４０で読み出された複数の半導体装置１０の設定値に応じて、バイアス電流値を調整する。

図２に示される半導体装置１０は、例えば、電気的に１回の書き込みを行うための記憶機能を有する装置である。半導体装置１０は、例えば、記憶素子１１に通電するための電圧を供給する電源１０００が接続されている。図２に示すように、半導体装置１０は、例えば、記憶素子１１と、電源側トランジスタ１２と、接地側トランジスタ１３と、切替制御回路１４と、電流検知部１５とを含む。以下、便宜上、記憶素子１１の抵抗値を変化させることを「記憶素子１１への書き込み」といい、記憶素子１１の抵抗値を読み取ることを「記憶素子１１の抵抗値の読み込み」ということもある。

記憶素子１１は、例えば、その通過電流によって電流路が切断されるヒューズ素子である。また、記憶素子１１は、例えば、トランジスタのゲート酸化膜に高電圧を供給することにより電気的に破壊して書き込み状態になるＯＴＰ素子などであってもよい。また、記憶素子１１は、例えば、ポリシリコン層上に形成されるシリサイド層を利用したものや、メタルヒューズなどであってもよい。

電源側トランジスタ１２は、例えば、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）である。電源側トランジスタ１２は、例えば、電源
１０００と記憶素子１１との間に直列に接続される。具体的には、電源側トランジスタ１２のソースは、例えば後述する電流検知部１５を通じて電源１０００に接続される。また、電源側トランジスタ１２のドレインは、例えば記憶素子１１の一端に接続される。電源側トランジスタ１２は、例えば、切替制御回路１４から入力される制御電圧に基づいて、記憶素子１１に流れる電流（以下、「通過電流」という）の通電時間を制御する。なお、電源側トランジスタ１２のゲートに入力される制御電圧は、切替制御回路１４とは異なる回路（不図示）から供給される電圧であってもよい。

接地側トランジスタ１３は、例えば、ｎチャネル型ＭＯＳＦＥＴである。接地側トランジスタ１３は、例えば、記憶素子１１の他端と、接地１１００との間に直列に接続される。具体的には、接地側トランジスタ１３のソースは、例えば接地１１００に接続される。また、接地側トランジスタ１３のドレインは、例えば記憶素子１１の他端に接続される。接地側トランジスタ１３は、例えば、切替制御回路１４からゲートに供給される制御電圧に基づいて、記憶素子１１に流れる通過電流の大きさを制御する。

切替制御回路１４は、例えば、接地側トランジスタ１３のゲートに、記憶素子１１に所定の通過電流を流すための制御電圧を供給する。切替制御回路１４は、例えば、電源１０００から供給される電圧（以下、「制御電源電圧」という）が、記憶素子１１への書き込み時の電圧値である場合、第１電圧値の制御電圧（以下、「書き込み制御電圧」という）を供給する。なお、制御電源電圧は、例えば、電源側トランジスタ１２のソースにかかる電圧であってもよい。また、切替制御回路１４は、例えば、制御電源電圧が、記憶素子１１の抵抗値の読み込み時の電圧値である場合、第１電圧値よりも絶対値が大きい第２電圧値の制御電圧（以下、「読み込み制御電圧」という）を供給する。

また、切替制御回路１４は、例えば、電源側トランジスタ１２のゲートに、記憶素子１１に所定の通過電流を流す時間間隔を制御する制御電圧を供給してもよい。切替制御回路１４は、例えば、制御電源電圧に応じて、記憶素子１１への書き込み時に、電源側トランジスタ１２が所定の時間間隔だけオンさせるための、所定の電圧値の制御電圧（以下、「短時間オン制御電圧」という）を供給してもよい。また、切替制御回路１４は、例えば、制御電源電圧に応じて、記憶素子１１の抵抗値の読み込み時に、電源側トランジスタ１２が予め定められた時間においてオン状態を継続させるための、所定の電圧値の制御電圧（以下、「長時間オン制御電圧」という）を供給してもよい。

ここで、切替制御回路１４の半導体装置１０における役割の概要を説明する。半導体装置１０において、記憶素子１１は、例えば、記憶素子１１への書き込み時及び記憶素子１１の抵抗値の読み込み時の、通過電流及び制御電源電圧の値が規定されている。ここで、通過電流の値は、制御電源電圧を記憶素子１１の抵抗値と各トランジスタ１２，１３の抵抗値との和で除した値と等しい。したがって、電源側トランジスタ１２のゲートに供給される制御電圧の大きさが一定（オンしたときの抵抗が一定）である場合、切替制御回路１４は、記憶素子１１の抵抗値の読み込みができるように、接地側トランジスタ１３がオンしたときの抵抗（以下、「接地側オン抵抗」という）を調整する。具体的には、切替制御回路１４は、記憶素子１１への書き込み時、接地側オン抵抗（ここでは、接地側オン抵抗が数１０Ω～数１００Ω程度）を大きくする書き込み制御電圧（例えば、０Ｖに近い電圧）を、接地側トランジスタ１３のゲートに供給する。また、切替制御回路１４は、記憶素子１１の抵抗値の読み込み時、記憶素子１１の抵抗値を検出することに影響を生じさせないように、接地側オン抵抗（ここでは、接地側オン抵抗が１０Ω程度）を、記憶素子１１に書き込む場合のオン抵抗よりも小さくする読み込み制御電圧（例えば、電源電圧Ｖｄｄに近い電圧）を、接地側トランジスタ１３のゲートに供給する。

すなわち、切替制御回路１４は、例えば、制御電源電圧に応じて、接地側トランジスタ１３のゲートに供給される制御電圧を自動的に調整することで、ＭＯＳＦＥＴのオン抵抗（ここでは、接地側オン抵抗）を変化させることにより、記憶素子１１の通過電流を調整する。

これにより、半導体装置１０は、記憶素子１１に供給される制御電源電圧に応じて、記憶素子１１に書き込むときの通過電流と、記憶素子１１の抵抗値を読み取るときの通過電流とを調整することができる。よって、半導体装置１０は、記憶素子１１への書き込み及び記憶素子１１の抵抗値の読み込みを一つの回路で実現することができるため、回路を小さくすることができる。また、半導体装置１０は、記憶素子１１への書き込み時に、接地側オン抵抗を大きくして通過電流を調整することによって、記憶素子１１への誤書き込みを防止することができる。また、半導体装置１０は、記憶素子１１の抵抗値の読み込み時に、接地側オン抵抗を小さくして記憶素子１１の抵抗値を検出できるような通過電流に調整することによって、抵抗値を検出することへの影響を減らせる。

次に、図３～図５を参照して、切替制御回路１４の具体的な構成の一例について説明する。図３～図５は、切替制御回路１４の構成の一例を示す図である。

図３に示すように、切替制御回路１４は、例えば、制御電源電圧からの入力信号の整形を行うバッファ素子１４１ａと、書き込み制御電圧が供給される第１端子１４１ｂと読み込み制御電圧が供給される第２端子１４１ｃとを切り替えるスイッチ１４１ｄとを含んでいてもよい。スイッチ１４１ｄは、入力信号の電圧の値に応じて、第１端子１４１ｂと第２端子１４１ｃとを切り替える。

図４に示すように、切替制御回路１４は、例えば、コンパレータ１４２ａと、トランジスタ１４２ｂと、第１抵抗１４２ｃと、第２抵抗１４２ｄとを含んでいてもよい。コンパレータ１４２ａは、例えば、一方の端子に制御電源電圧が供給され、他方の端子に基準電圧が供給される。なお、コンパレータ１４２ａの一方の端子には、例えば、電源電圧より制御電源電圧の方が大きい場合、レベルシフタ（不図示）を設けてもよい。トランジスタ１４２ｂは、例えば、そのゲートにコンパレータ１４２ａから出力される信号が入力される。トランジスタ１４２ｂのドレインには、第１抵抗１４２ｃおよび第２抵抗１４２ｄを通じて電源電圧Ｖｄｄが供給される。第１抵抗１４２ｃと第２抵抗１４２ｄとの間のノード１４２ｅは、接地側トランジスタ１３のゲートに接続されている。切替制御回路１４は、制御電源電圧が基準電圧よりも大きい場合、トランジスタ１４２ｂをオンして、書き込み制御電圧（例えば、電源電圧Ｖｄｄの半分の電圧）を接地側トランジスタ１３のゲートに供給する。また、切替制御回路１４は、制御電源電圧が基準電圧よりも小さい場合、トランジスタ１４２ｂがオフとなり、読み込み制御電圧（例えば、電源電圧Ｖｄｄ）を接地側トランジスタ１３のゲートに供給する。

図５に示すように、切替制御回路１４は、例えば、トランジスタ１４３ａと、第１抵抗１４３ｂと、第２抵抗１４３ｃとを含んでいてもよい。トランジスタ１４３ａは、例えば、そのゲートに制御電源電圧が供給される。トランジスタ１４３ａのドレインには、第１抵抗１４３ｂおよび第２抵抗１４３ｃを通じて電源電圧Ｖｄｄが供給される。第１抵抗１４３ｂと第２抵抗１４３ｃとの間のノード１４３ｄは、接地側トランジスタ１３のゲートに接続されている。切替制御回路１４は、制御電源電圧がトランジスタ１４３ａのゲートの閾値電圧Ｖｔｈよりも大きい場合、トランジスタ１４３ａがオンして、書き込み制御電圧（例えば、電源電圧Ｖｄｄの半分の電圧）を接地側トランジスタ１３のゲートに供給する。また、切替制御回路１４は、制御電源電圧がトランジスタ１４３ａのゲートの閾値電圧Ｖｔｈよりも小さい場合、トランジスタ１４２ｂがオフとなり、読み込み制御電圧（例えば、電源電圧Ｖｄｄ）を接地側トランジスタ１３のゲートに供給する。

図３～図５に示す切替制御回路１４によって、半導体装置１０は、制御電源電圧の大きさに応じて、接地側トランジスタ１３のゲートに供給する、書き込み制御電圧と読み込み制御電圧とを切り替える。これにより、半導体装置１０は、容易な回路設計により、記憶素子１１への書き込み及び記憶素子１１の抵抗値の読み込みを一つの回路で実現することができるため、設計・製造にかかるコストを抑制できる。

図２に示す電流検知部１５は、例えば、電源１０００の端子の電流を計測する機能を有する。電流検知部１５は、例えば、電源１０００と、電源側トランジスタ１２のソースとの間に直列に接続されている。これにより、電流検知部１５で検出された電流の値に基づき、記憶素子１１の抵抗値を特定できる。

＜＜動作＞＞
図６、図７を参照して、第１実施形態に係る半導体装置１０の動作の一例について説明する。図６は、記憶素子１１への書き込み時における各部の信号波形の一例を示す図である。図７は、記憶素子１１の抵抗値の読み込み時における各部の信号波形の一例を示す図である。

まず、図６を参照して、記憶素子１１への書き込み時の半導体装置１０の動作について説明する。図６に示すように、時刻ｔ１１において、記憶素子１１への書き込み時に、規定されている制御電源電圧Ｖ（例えば、５．０Ｖ）が電源側トランジスタ１２のソースに供給される。また、制御電源電圧Ｖは、切替制御回路１４に供給される。次に、時刻ｔ１２において、切替制御回路１４は、制御電源電圧Ｖの大きさに基づいて、記憶素子１１に書き込むための制御電圧Ｖｇ１（例えば、Ｖｄｄ／２、Ｖｄｄは３．３Ｖないし５．０Ｖ）（書き込み制御電圧）を、接地側トランジスタ１３のゲートに供給する。次に、時刻ｔ１３において、切替制御回路１４は、例えば、制御電圧Ｖｇ１を出力したことを契機に、制御電圧Ｖｇ２（例えば、－Ｖｄｄ）（短時間オン制御電圧）を、所定の時間（ここでは、時刻ｔ１３～ｔ１４）だけ電源側トランジスタ１２のゲートに供給する。時刻ｔ１３からｔ１４において、電源側トランジスタ１２のゲートに制御電圧Ｖｇ２が供給されて、通過電流Ｉｆｕｓｅが記憶素子１１に流れることによって、記憶素子１１が書き込まれる。これにより、予め定められた時間、接地側トランジスタ１３の接地側オン抵抗が調整されて所定の通過電流Ｉｆｕｓｅを流すことで、記憶素子１１への誤書き込みを防止できる。なお、電源側トランジスタ１２のゲートに供給される制御電圧Ｖｇ２は、切替制御回路１４とは異なる回路から供給されてもよい。

次に、図７を参照して、記憶素子１１の抵抗値の読み込み時の半導体装置１０の動作について説明する。図７に示すように、時刻ｔ２１において、記憶素子１１の抵抗値の読み込み時に、規定されている制御電源電圧Ｖ（例えば、数１００ｍＶ）が電源側トランジスタ１２のソースに供給される。また、制御電源電圧Ｖは、切替制御回路１４に供給される。次に、時刻ｔ２２において、切替制御回路１４は、制御電源電圧Ｖの大きさに基づいて、記憶素子１１の抵抗値を読み込むための制御電圧Ｖｇ１（例えば、Ｖｄｄ、Ｖｄｄは３．３Ｖないし５．０Ｖ）（読み込み制御電圧）を、接地側トランジスタ１３のゲートに供給する。次に、時刻ｔ２３において、切替制御回路１４は、例えば、制御電圧Ｖｇ１が出力されたことを契機に、制御電圧Ｖｇ２（例えば、－Ｖｄｄ）（長時間オン制御電圧）を、予め定められた時間、電源側トランジスタ１２のゲートに供給する。電源側トランジスタ１２のゲートに制御電圧Ｖｇ２が供給されている間、記憶素子１１に書き込みがされない大きさの通過電流Ｉｆｕｓｅが記憶素子１１に流れる。電流検知部１５は、電源１０００の端子の電流Ｉｒｅａｄを検出する。半導体装置１０は、検出された電流Ｉｒｅａｄに基づいて、記憶素子１１の抵抗値を特定できる。これにより、半導体装置１０は、記憶素子１１への書き込み及び記憶素子１１の抵抗値の読み込みを一つの回路で実現できるため、その回路を小さくできる。また、半導体装置１０は、接地側オン抵抗を調整することで、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。なお、電源側トランジスタ１２のゲートに供給される制御電圧Ｖｇ２は、切替制御回路１４とは異なる回路から供給されてもよい。

＜＜第１変形例＞＞
第１変形例に係る半導体装置１０は、上記において、切替制御回路１４において、接地側トランジスタ１３のオン抵抗を調整することで通過電流を制御する構成を、電源側トランジスタ１２のオン抵抗（以下、「電源側オン抵抗」という）を調整することで通過電流を制御する構成に変更した装置である。これにより、半導体装置１０は、記憶素子１１への書き込み及び記憶素子１１の抵抗値の読み込みを一つの回路で実現できるため、その回路を小さくすることができる。また、半導体装置１０は、接地側オン抵抗を調整することで、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。

図８、図９を参照して、第１変更例に係る半導体装置１０の動作の一例について説明する。図８は、第１変形例における記憶素子１１への書き込み時における各部の信号波形の一例を示す図である。図９は、第１変形例における記憶素子１１の抵抗値の読み込み時における各部の信号波形の一例を示す図である。

図８において、図６の時刻ｔ１１、ｔ１２、ｔ１３、ｔ１４が、時刻ｔ３１、ｔ３２、ｔ３３、ｔ３４に対応する。具体的には、時刻ｔ３１において、制御電源電圧Ｖ（例えば、５．０Ｖ）が電源側トランジスタ１２のソースに供給される。また、制御電源電圧Ｖは、切替制御回路１４に供給される。次に、時刻ｔ３２において、切替制御回路１４は、制御電源電圧Ｖの大きさに基づいて、記憶素子１１に書き込むための制御電圧Ｖｇ２（例えば、－Ｖｄｄ／２、Ｖｄｄは３．３Ｖないし５．０Ｖ）（書き込み制御電圧）を、電源側トランジスタ１２のゲートに供給する。次に、時刻ｔ３３において、切替制御回路１４は、例えば、制御電圧Ｖｇ２が出力されたことを契機に、制御電圧Ｖｇ１（例えば、Ｖｄｄ）（短時間オン制御電圧）を、所定の時間だけ接地側トランジスタ１３のゲートに供給する。時刻ｔ３３からｔ３４における、接地側トランジスタ１３のゲートに制御電圧Ｖｇ１が供給されている間、通過電流Ｉｆｕｓｅが記憶素子１１に流れて、記憶素子１１が書き込まれる。これにより、予め定められた時間、電源側トランジスタ１２のオン抵抗を調整して所定の通過電流Ｉｆｕｓｅを流すことで、記憶素子１１への誤書き込みを防止できる。

図９において、図７の時刻ｔ２１、ｔ２２、ｔ２３が、時刻ｔ４１、ｔ４２、ｔ４３に対応する。具体的には、時刻ｔ４１において、制御電源電圧Ｖ（例えば、数１００ｍＶ）が電源側トランジスタ１２のソースに供給される。また、制御電源電圧Ｖは、切替制御回路１４に供給される。次に、時刻ｔ４２において、切替制御回路１４は、制御電源電圧Ｖの大きさに基づいて、記憶素子１１の抵抗値を読み込むための制御電圧Ｖｇ２（例えば、－Ｖｄｄ、Ｖｄｄは３．３Ｖないし５．０Ｖ）（読み込み制御電圧）を、電源側トランジスタ１２のゲートに供給する。次に、時刻ｔ４３において、切替制御回路１４は、例えば、制御電圧Ｖｇ２が出力されたことを契機に、制御電圧Ｖｇ１（例えば、Ｖｄｄ）（長時間オン制御電圧）を、予め定められた時間、接地側トランジスタ１３のゲートに供給する。接地側トランジスタ１３のゲートに制御電圧Ｖｇ１が供給されている間、記憶素子１１に書き込みがされない大きさの通過電流Ｉｆｕｓｅが記憶素子１１に流れる。電流検知部１５は、電源１０００の端子の電流Ｉｒｅａｄを検出する。半導体装置１０は、検出された電流Ｉｒｅａｄに基づいて、記憶素子１１の抵抗値を特定できる。これにより、半導体装置１０は、記憶素子１１への書き込み及び記憶素子１１の抵抗値の読み込みを一つの回路で実現できるため、その回路を小さくできる。また、半導体装置１０は、接地側オン抵抗を調整することで、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。なお、接地側トランジスタ１３のゲートに供給される制御電圧Ｖｇ１は、切替制御回路１４とは異なる回路から供給されてもよい。

＜＜第２変形例＞＞
第２変形例に係る半導体装置１０は、上記では、切替制御回路１４において、電源側トランジスタ１２または接地側トランジスタ１３に制御電圧を供給する時間を調整することによって記憶素子１１に電流を流す時間を制御していたところを、制御電源電圧を供給する時間を調整することで記憶素子１１に電流を流す時間を制御するように変更した装置である。これにより、切替制御回路１４において、記憶素子１１に電流を流す時間を制御するための回路が不要となるため、半導体装置１０の小型化が図れる。

図１０、図１１を参照して、第２変更例に係る半導体装置１０の動作の一例について説明する。図１０は、第２変形例における記憶素子１１への書き込み時における各部の信号波形の一例を示す図である。図１１は、第２変形例における記憶素子１１の抵抗値の読み込み時における各部の信号波形の一例を示す図である。

図１０に示すように、半導体装置１０は、記憶素子１１への書き込み動作を開始することを示す信号に基づき、時刻ｔ５１において、切替制御回路１４から接地側トランジスタ１３および電源側トランジスタ１２に制御電圧を供給させる。切替制御回路１４は、当該信号に基づき、記憶素子１１に書き込むための制御電圧Ｖｇ１（例えば、Ｖｄｄ、Ｖｄｄは３．３Ｖないし５．０Ｖ）（書き込み制御電圧）を、接地側トランジスタ１３のゲートに供給する。同時に、切替制御回路１４は、例えば、制御電圧Ｖｇ２（例えば、－Ｖｄｄ）を、電源側トランジスタ１２のゲートに供給する。制御電圧Ｖｇ１および制御電圧Ｖｇ２は、例えば、各トランジスタ１２，１３のゲートに、少なくとも後述する時刻ｔ５２からｔ５３の間の時間よりも長い時間、供給される。次に、時刻ｔ５２において、切替制御回路１４は制御電圧Ｖｇ１を例えばＶｄｄ／２とする。そして、半導体装置１０は、時刻ｔ５２からｔ５３の間、制御電源電圧Ｖを、記憶素子１１、電源側トランジスタ１２、及び接地側トランジスタ１３に供給する。すなわち、第２変形例に係る半導体装置１０は、記憶素子１１の規定の範囲内において、予め定められた時間、予め定められた制御電源電圧Ｖの大きさに対応する、記憶素子１１への書き込みのための通過電流Ｉｆｕｓｅを流すことができる。これにより、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。

図１１に示すように、半導体装置１０は、記憶素子１１の抵抗値の読み込み動作を開始することを示す信号に基づき、時刻ｔ６１において、切替制御回路１４から接地側トランジスタ１３および電源側トランジスタ１２に制御電圧を供給させる。切替制御回路１４は、当該信号に基づき、記憶素子１１の抵抗値を読み込むための制御電圧Ｖｇ１（例えば、Ｖｄｄ、Ｖｄｄは３．３Ｖないし５．０Ｖ）（読み込み制御電圧）を、接地側トランジスタ１３のゲートに供給する。同時に、切替制御回路１４は、例えば、制御電圧Ｖｇ２（例えば、－Ｖｄｄ）を、電源側トランジスタ１２のゲートに供給する。制御電圧Ｖｇ１および制御電圧Ｖｇ２は、例えば、各トランジスタのゲートに、少なくとも制御電源電圧Ｖがオンの間の時間よりも長い時間、供給される。次に、時刻ｔ６２において、半導体装置１０は、所定の時間、制御電源電圧Ｖを、記憶素子１１、電源側トランジスタ１２、及び接地側トランジスタ１３に供給する。すなわち、第２変形例に係る半導体装置１０は、記憶素子１１の規定の範囲内において、予め定められた時間、予め定められた制御電源電圧Ｖの大きさに対応する、記憶素子１１の抵抗値の読み込みのための電流Ｉｒｅａｄを流すことができる。これにより、半導体装置１０は、回路を小さくすることができるとともに、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。

＜＜第３変形例＞＞
図１２を参照して、第３変形例に係る半導体装置１０の構成について説明する。図１２は、第３変形例に係る半導体装置１０の構成の一例を示す図である。図１２に示すように、第３変形例に係る半導体装置１０は、上記では、切替制御回路１４において、電源側トランジスタ１２および接地側トランジスタ１３に制御電圧を供給する構成を、第１切替制御回路１４ａにおいて接地側トランジスタ１３に制御電圧を供給し、第２切替制御回路１４ｂにおいて、電源側トランジスタ１２に制御電圧を供給する構成に変更した装置である。すなわち、第３変形例に係る半導体装置１０においては、第１切替制御回路１４ａが制御電源電圧に応じて接地側トランジスタ１３の接地側オン抵抗を制御し、第２切替制御回路１４ｂが制御電源電圧に応じて電源側トランジスタ１２のオン抵抗を制御する。これにより、半導体装置１０は、書き込み時のトランジスタのオン抵抗をより制御しやすくなり通過電流を緻密に所定の通過電流Ｉｆｕｓｅで流す事ができる。さらに、読み込み時に通過電流を調整することで、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。

＝＝＝第２実施形態に係る半導体装置２０＝＝＝
図１３を参照して、第２実施形態に係る半導体装置２０の構成の一例について説明する。図１３は、第２実施形態に係る半導体装置２０の構成の一例を示す図である。第２実施形態に係る半導体装置２０は、第１実施形態に係る半導体装置１０における接地側トランジスタ１３を設けずに構成した装置である。すなわち、半導体装置２０は、例えば、切替制御回路２３において、接地側トランジスタ２２のオン抵抗が調整されるとともに、接地側トランジスタ２２のオン時間が制御される。これにより、電源側トランジスタ１２を設けなくてもよいため、より回路を小型化できる。

図１３に示すように、半導体装置２０は、例えば、記憶素子２１と、接地側トランジスタ２２と、切替制御回路２３と、電流検知部２４とを含む。記憶素子２１、接地側トランジスタ２２、及び電流検知部２４は、記憶素子１１、接地側トランジスタ１３、及び電流検知部１５と同様であるため、その説明を省略する。

切替制御回路２３は、例えば、接地側トランジスタ２２のゲートに対して、記憶素子２１に電流を流すための制御電圧を供給する。切替制御回路２３は、例えば、制御電源電圧の大きさに応じて、記憶素子２１への書き込み時に書き込み制御電圧を供給する。また、切替制御回路２３は、例えば、制御電圧を、記憶素子２１に電流を流す時間を規定する電圧として供給してもよい。

次に、図１４、図１５を参照して、第２実施形態に係る半導体装置２０の動作の一例について説明する。図１４は、第２実施形態における記憶素子２１への書き込み時における各部の信号波形の一例を示す図である。図１５は、第２実施形態における記憶素子２１の抵抗値の読み込み時における各部の信号波形の一例を示す図である。

まず、図１４を参照して、記憶素子２１への書き込み時の半導体装置２０の動作について説明する。図１４に示すように、時刻ｔ７１において、制御電源電圧Ｖ（例えば、５．０Ｖ）が記憶素子２１および接地側トランジスタ２２のドレインに供給される。また、制御電源電圧Ｖは、切替制御回路２３に供給される。次に、時刻ｔ７２において、切替制御回路２３は、制御電源電圧Ｖの大きさに基づいて、記憶素子２１に書き込むための制御電圧Ｖｇ１（例えば、Ｖｄｄ／２、Ｖｄｄは３．３Ｖないし５．０Ｖ）（書き込み制御電圧）を、接地側トランジスタ２２のゲートに供給する。そして、記憶素子２１は、通過電流Ｉｆｕｓｅが流れることによって書き込まれる。次に、時刻ｔ７３において、切替制御回路２３は、接地側トランジスタ２２のゲートへの制御電圧Ｖｇ１（例えば、Ｖｄｄ／２）の供給を停止する。これにより、記憶素子２１への通過電流Ｉｆｕｓｅが停止する。これにより、半導体装置２０は、回路を小さくすることができるとともに、記憶素子２１への誤書き込みを防止するとともに、記憶素子２１の抵抗値を読み込むことへの影響を減らせる。

次に、図１５を参照して、記憶素子２１の抵抗値の読み込み時の半導体装置２０の動作について説明する。図１５に示すように、時刻ｔ８１において、記憶素子２１の抵抗値の読み込み時に定められている制御電源電圧Ｖ（例えば、数１００ｍＶ）が記憶素子２１および接地側トランジスタ２２のドレインに供給される。また、制御電源電圧Ｖは、切替制御回路２３に供給される。次に、時刻ｔ８２において、切替制御回路２３は、制御電源電圧Ｖの大きさに基づいて、記憶素子２１の抵抗値を読み込むための制御電圧Ｖｇ１（例えば、Ｖｄｄ、Ｖｄｄは３．３Ｖないし５．０Ｖ）（読み込み制御電圧）を、接地側トランジスタ２２のゲートに供給する。そして、記憶素子２１は、制御電圧Ｖｇ１が供給されている間、書き込みがされない大きさの通過電流Ｉｆｕｓｅが流れる。これにより、半導体装置２０は、回路を小さくすることができるとともに、記憶素子２１への誤書き込みを防止するとともに、記憶素子２１の抵抗値を読み込むことへの影響を減らせる。

＜＜変形例＞＞
図１６を参照して、第２実施形態の変形例に係る半導体装置２０の構成の一例について説明する。図１６は、第２実施形態の変形例に係る半導体装置２０の構成の一例を示す図である。図１６に示すように、第２実施形態の変形例に係る半導体装置２０は、第２実施形態に係る半導体装置２０における接地側トランジスタ２２を、電源側トランジスタ２５に替えた構成を有する装置である。なお、電源側トランジスタ２５は、第１実施形態に係る半導体装置１０の電源側トランジスタ１２と同様であるため、その説明を省略する。

図１７、図１８を参照して、第２実施形態の変更例に係る半導体装置２０の動作の一例について説明する。図１７は、第２実施形態の変更例における記憶素子２１への書き込み時における各部の信号波形の一例を示す図である。図１８は、第２実施形態の変更例における記憶素子２１の抵抗値の読み込み時における各部の信号波形の一例を示す図である。

まず、図１７を参照して、記憶素子２１への書き込み時の半導体装置２０の動作について説明する。図１７に示すように、時刻ｔ９１において、制御電源電圧Ｖ（例えば、５．０Ｖ）が電源側トランジスタ２５のソースに供給される。また、制御電源電圧Ｖは、切替制御回路２３に供給される。次に、時刻ｔ９２において、切替制御回路２３は、制御電源電圧Ｖの大きさに基づいて、記憶素子２１に書き込むための制御電圧Ｖｇ２（例えば、－Ｖｄｄ／２、Ｖｄｄは３．３Ｖないし５．０Ｖ）（書き込み制御電圧）を、電源側トランジスタ２５のゲートに供給する。そして、記憶素子２１は、通過電流Ｉｆｕｓｅが流れることにより書き込まれる。次に、時刻ｔ９３において、切替制御回路２３は、電源側トランジスタ２５のゲートへの制御電圧Ｖｇ２（例えば、Ｖｄｄ／２）の供給を停止する。これにより、記憶素子２１への通過電流Ｉｆｕｓｅが停止する。これにより、半導体装置２０は、回路を小さくすることができるとともに、記憶素子２１への誤書き込みを防止するとともに、記憶素子２１の抵抗値を読み込むことへの影響を減らせる。

次に、図１８を参照して、記憶素子２１の抵抗値の読み込み時の半導体装置２０の動作について説明する。図１８に示すように、時刻ｔ１０１において、記憶素子２１の抵抗値の読み込み時に定められている制御電源電圧Ｖ（例えば、数１００ｍＶ）が電源側トランジスタ２５のソースに供給される。また、制御電源電圧Ｖは、切替制御回路２３に供給される。次に、時刻ｔ１０２において、切替制御回路２３は、制御電源電圧Ｖの大きさに基づいて、記憶素子２１の抵抗値を読み込むための制御電圧Ｖｇ２（例えば、－Ｖｄｄ、Ｖｄｄは３．３Ｖないし５．０Ｖ）（読み込み制御電圧）を、電源側トランジスタ２５のゲートに供給する。そして、記憶素子２１は、制御電圧Ｖｇ２が供給されている間、書き込みがされない大きさの通過電流Ｉｆｕｓｅが流れる。これにより、半導体装置２０は、回路を小さくすることができるとともに、記憶素子２１への誤書き込みを防止するとともに、記憶素子２１の抵抗値を読み込むことへの影響を減らせる。

半導体装置１０，２０は、制御電源電圧（電源電圧）が供給される電源端子と接地との間で直列に接続される記憶素子１１，２１と、電源端子と接地との間で、記憶素子１１，２１と直列に接続される電源側トランジスタ１２，２５または接地側トランジスタ１３，２２（第１トランジスタ）と、記憶素子１１，２１に電流を流すための制御電圧を、電源側トランジスタ１２，２５または接地側トランジスタ１３，２２（第１トランジスタ）のゲートに供給する切替制御回路１４，２３（第１制御回路）と、を備え、切替制御回路１４，２３（第１制御回路）は、制御電源電圧（電源電圧）が記憶素子１１，２１の抵抗値を変化させるための電圧値である場合、第１電圧値の書き込み制御電圧（第１制御電圧）を、電源側トランジスタ１２，２５または接地側トランジスタ１３，２２（第１トランジスタ）のゲートに供給し、制御電源電圧（電源電圧）が記憶素子１１，２１の抵抗値を読み取るための電圧値である場合、第１電圧値よりも絶対値が大きい第２電圧値の読み込み制御電圧（第１制御電圧）を、電源側トランジスタ１２，２５または接地側トランジスタ１３，２２（第１トランジスタ）のゲートに供給する。これにより、半導体装置１０，２０は、記憶素子１１，２１に供給される制御電源電圧に応じて、記憶素子１１，２１に書き込むときの通過電流と、記憶素子１１，２１の抵抗値を読み取るときの通過電流とを調整することができる。よって、半導体装置１０，２０は、記憶素子１１，２１への書き込み及び記憶素子１１，２１の抵抗値の読み込みを一つの回路で実現することができるため、回路を小さくすることができる。また、半導体装置１０，２０は、記憶素子１１，２１への書き込み時に、接地側オン抵抗を大きくして通過電流を調整することによって、記憶素子１１，２１への誤書き込みを防止することができる。また、半導体装置１０，２０は、記憶素子１１，２１の抵抗値の読み込み時に、接地側オン抵抗を小さくして記憶素子１１，２１の抵抗値を検出できるような通過電流に調整することによって、抵抗値を検出することへの影響を減らせる。

また、半導体装置１０,２０において、記憶素子１１，２１は、接地側トランジスタ１
３，２２（第１トランジスタ）を通じて、接地に接続される。これにより、記憶素子１１，２１への誤書き込みを防止するとともに、記憶素子１１，２１の抵抗値を読み込むことへの影響を減らせる。

また、半導体装置１０,２０において、記憶素子１１，２１は、電源側トランジスタ１
２，２５（第１トランジスタ）を通じて、電源１０００の端子に接続される。これにより、記憶素子１１，２１への誤書き込みを防止するとともに、記憶素子１１，２１の抵抗値を読み込むことへの影響を減らせる。

また、半導体装置２０において、切替制御回路２３（第１制御回路）は、記憶素子２１の抵抗値を変化させるときに、所定の時間間隔で書き込み制御電圧（第１制御電圧）を、接地側トランジスタ２２（第１トランジスタ）のゲートに供給する。これにより、電源側トランジスタ１２を設けなくてもよいため、より回路を小型化できる。

また、半導体装置１０は、電源端子と接地との間で、記憶素子１１と直列に接続される電源側トランジスタ１２（第２トランジスタ）をさらに備え、接地側トランジスタ１３（第１トランジスタ）は、記憶素子１１の一方の端子に接続され、電源側トランジスタ１２（第２トランジスタ）は、記憶素子１１の他方の端子に接続され、切替制御回路１４（第１制御回路）は、電源側トランジスタ１２（第２トランジスタ）のゲートに、所定の電圧で所定の時間間隔の制御電圧（第２制御電圧）を供給する。これにより、予め定められた時間、接地側トランジスタ１３の接地側オン抵抗が調整されて所定の通過電流Ｉｆｕｓｅを流すことで、記憶素子１１への誤書き込みを防止できる。

また、半導体装置１０は、記憶素子１１の抵抗値を変化させるときに、電源側トランジスタ１２（第２トランジスタ）のゲートに、所定の電圧で所定の時間間隔の制御電圧（第２制御電圧）を供給する第２切替制御回路１４ｂ（第２制御回路）をさらに備える。これにより、半導体装置１０は、読み込み時に通過電流を調整することで、記憶素子１１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。

また、半導体装置１０，２０は、記憶素子１１，２１と電源端子との間で直列に接続される電流検知部１５，２４をさらに備える。これにより、電流検知部１５，２４で検出された通過電流の値に基づき、記憶素子１１，２１の抵抗値を特定できる。

また、切替制御回路１４，２３は、制御電源電圧（電源電圧）が供給される電源端子と接地との間で直列に接続される記憶素子１１，２１と直列に接続される接地側トランジスタ１３，２２（第１トランジスタ）のゲートに、記憶素子１１，２１に電流を流すための制御電圧を供給し、電源端子から供給される制御電源電圧（電源電圧）が記憶素子１１，２１の抵抗値を変化させるための電圧（第１制御電源電圧）の場合、第１電圧値の書き込み制御電圧（制御電圧）を、電源側トランジスタ１２，２５または接地側トランジスタ１３，２２（第１トランジスタ）のゲートに供給し、制御電源電圧（電源電圧）が、記憶素子１１，２１の抵抗値を読み取るための電圧（第２制御電源電圧）の場合、第１電圧よりも絶対値が大きい第２電圧値の読み込み制御電圧（制御電圧）を、電源側トランジスタ１２，２５または接地側トランジスタ１３，２２（第１トランジスタ）のゲートに供給する。これにより、切替制御回路１４，２３は、半導体装置１０，２０を小さくすることができるとともに、記憶素子１１，２１への誤書き込みを防止するとともに、記憶素子１１の抵抗値を読み込むことへの影響を減らせる。

以上説明した実施形態は、本開示の理解を容易にするためのものであり、本開示を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更又は改良され得るとともに、本開示にはその等価物も含まれる。すなわち、実施形態に当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。実施形態が備える素子及びその配置などは、例示したものに限定されるわけではなく適宜変更することができる。

１０，２０…半導体装置、１１，２１…記憶素子、１２，２５…電源側トランジスタ、１３，２２…接地側トランジスタ、１４…切替制御回路、１４ａ…第１切替制御回路、１４ｂ…第２切替制御回路。

Claims (8)

1. 電源電圧が供給される電源端子と接地との間で直列に接続される記憶素子と、
   前記電源端子と前記接地との間で、前記記憶素子と直列に接続される第１トランジスタと、
   前記記憶素子に電流を流すための第１制御電圧を、前記第１トランジスタのゲートに供給する第１制御回路と、
   を備え、
   前記第１制御回路は、
   前記電源電圧が前記記憶素子の抵抗値を変化させるための電圧値である場合、第１電圧値の前記第１制御電圧を、前記第１トランジスタのゲートに供給し、
   前記電源電圧が前記記憶素子の抵抗値を読み取るための電圧値である場合、前記第１電圧値よりも絶対値が大きい第２電圧値の前記第１制御電圧を、前記第１トランジスタのゲートに供給する、
   半導体装置。
2. 前記記憶素子は、前記第１トランジスタを通じて、前記接地に接続される、
   請求項１に記載の半導体装置。
3. 前記記憶素子は、前記第１トランジスタを通じて、前記電源端子に接続される、
   請求項１に記載の半導体装置。
4. 前記第１制御回路は、前記記憶素子の抵抗値を変化させるときに、所定の時間間隔で前記第１制御電圧を、前記第１トランジスタのゲートに供給する、
   請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 前記電源端子と前記接地との間で、前記記憶素子と直列に接続される第２トランジスタをさらに備え、
   前記第１トランジスタは、前記記憶素子の一方の端子に接続され、
   前記第２トランジスタは、前記記憶素子の他方の端子に接続され、
   前記第１制御回路は、前記第２トランジスタのゲートに、所定の電圧で所定の時間間隔の第２制御電圧を供給する、
   請求項１から請求項４のいずれか一項に記載の半導体装置。
6. 前記記憶素子の抵抗値を変化させるときに、前記第２トランジスタのゲートに、前記所定の電圧で所定の時間間隔の前記第２制御電圧を供給する第２制御回路をさらに備える、
   請求項５に記載の半導体装置。
7. 前記記憶素子と前記電源端子との間で直列に接続される電流検知部をさらに備える、
   請求項１から請求項６のいずれか一項に記載の半導体装置。
8. 電源電圧が供給される電源端子と接地との間で直列に接続される記憶素子と直列に接続される第１トランジスタのゲートに、前記記憶素子に電流を流すための制御電圧を供給し、
   前記電源端子から供給される電源電圧が前記記憶素子の抵抗値を変化させるための電圧値の場合、第１電圧値の前記制御電圧を、前記第１トランジスタのゲートに供給し、
   前記電源電圧が前記記憶素子の抵抗値を読み取るための電圧値の場合、前記第１電圧値よりも絶対値が大きい第２電圧値の前記制御電圧を、前記第１トランジスタのゲートに供給する、
   ように構成された制御回路。

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