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JP7501060B2 - CIRCUIT DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS - Google Patents

CIRCUIT DEVICE, ELECTRO-OPTICAL DEVICE, AND ELECTRONIC APPARATUS Download PDF

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JP7501060B2 JP2020067181A JP2020067181A JP7501060B2 JP 7501060 B2 JP7501060 B2 JP 7501060B2 JP 2020067181 A JP2020067181 A JP 2020067181A JP 2020067181 A JP2020067181 A JP 2020067181A JP 7501060 B2 JP7501060 B2 JP 7501060B2
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Description

本発明は、回路装置、電気光学装置及び電子機器等に関する。 The present invention relates to circuit devices, electro-optical devices, electronic devices, etc.

電気光学パネルを駆動する表示ドライバーにおいて、画素にデータ電圧を書き込む前に所与のプリチャージ電圧をデータ線に印加することで、画質を改善する手法が知られている。特許文献1、2に、表示ドライバーに関する技術が開示されている。特許文献1には、表示処理を行う処理回路と、表示処理に基づいて表示パネルを駆動する駆動回路と、処理回路及び駆動回路に電源を供給する電源回路と、を含む表示ドライバーが開示されている。特許文献1では、1つの電源回路から各部に電源が供給されている。特許文献2には、電気光学パネルのデマルチプレクサーに複数の選択信号を出力することで、デマルチプレクス駆動を行う表示ドライバーが開示されている。画素駆動時には、複数の選択信号が1つずつアクティブにされるが、プリチャージ時には、全ての選択信号が同時にアクティブにされることで電気光学パネルの全ての信号線がプリチャージされる。 In a display driver that drives an electro-optical panel, a method is known for improving image quality by applying a given precharge voltage to a data line before writing a data voltage to a pixel. Patent documents 1 and 2 disclose technologies related to display drivers. Patent document 1 discloses a display driver that includes a processing circuit that performs display processing, a driving circuit that drives a display panel based on the display processing, and a power supply circuit that supplies power to the processing circuit and the driving circuit. In Patent document 1, power is supplied to each component from a single power supply circuit. Patent document 2 discloses a display driver that performs demultiplexing drive by outputting multiple selection signals to a demultiplexer of an electro-optical panel. When driving pixels, multiple selection signals are activated one by one, but when precharging, all selection signals are activated simultaneously to precharge all signal lines of the electro-optical panel.

特開2017-97174号公報JP 2017-97174 A 特開2015-79138号公報JP 2015-79138 A

電気光学パネルのデマルチプレクサーに複数の選択信号を出力する表示ドライバーにおいて、外部から供給された制御信号に基づくロジック回路の信号処理が、プリチャージ時にエラーとなる場合があるという課題がある。 In a display driver that outputs multiple selection signals to a demultiplexer in an electro-optical panel, there is an issue in which the signal processing of the logic circuit based on an externally supplied control signal can result in an error during precharge.

本開示の一態様は、第1~第nデータ線(nは3以上の整数)とデータ信号供給線との間に設けられるスイッチ回路を含む電気光学パネルを駆動する回路装置であって、前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、第1~第n選択制御信号を出力する処理回路と、前記第1~第n選択制御信号に基づいて、前記第1~第nデータ線と前記データ信号供給線との接続を制御する第1~第n選択信号を、前記スイッチ回路に出力する選択信号出力回路と、を含み、前記選択信号出力回路は、プリチャージ期間において前記第1~第n選択信号をアクティブにして前記第1~第nデータ線をプリチャージし、画素駆動期間において前記第1~第n選択信号のうち駆動される画素のデータ線に対応する選択信号をアクティブにし、前記プリチャージ期間において、前記第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行う回路装置に関係する。 One aspect of the present disclosure relates to a circuit device for driving an electro-optical panel including a switch circuit provided between first to nth data lines (n is an integer of 3 or more) and a data signal supply line, the circuit device including: a data line drive circuit for outputting a data signal to the data signal supply line; a processing circuit for outputting first to nth selection control signals; and a selection signal output circuit for outputting first to nth selection signals to the switch circuit, the first to nth selection signals controlling the connection between the first to nth data lines and the data signal supply line based on the first to nth selection control signals, the selection signal output circuit activating the first to nth selection signals to precharge the first to nth data lines during a precharge period, activating a selection signal corresponding to the data line of the pixel to be driven among the first to nth selection signals during a pixel drive period, and performing a delay process to make the transition timing of at least two of the first to nth selection signals different during the precharge period.

また本開示の他の態様は、第1~第nデータ線(nは3以上の整数)とデータ信号供給線との間に設けられるスイッチ回路を含む電気光学パネルを駆動する回路装置であって、前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、第1~第n選択制御信号を出力する処理回路と、前記第1~第n選択制御信号に基づいて、前記第1~第nデータ線と前記データ信号供給線の接続を制御する第1~第n選択信号を、前記スイッチ回路に出力する選択信号出力回路と、外部制御信号が入力される入力端子と、を含み、前記処理回路は、前記外部制御信号に基づく制御信号を用いてレジスター設定処理を行い、前記選択信号出力回路により前記第1~第n選択信号がアクティブにされることで前記第1~第nデータ線がプリチャージされるプリチャージ期間において、前記制御信号の遷移タイミングと、前記第1~第n選択信号の遷移タイミングの少なくとも2つの遷移タイミングとが、ずれている回路装置に関係する。 Another aspect of the present disclosure relates to a circuit device for driving an electro-optical panel including a switch circuit provided between first to nth data lines (n is an integer of 3 or more) and a data signal supply line, the circuit device including a data line drive circuit for outputting a data signal to the data signal supply line, a processing circuit for outputting first to nth selection control signals, a selection signal output circuit for outputting first to nth selection signals to the switch circuit for controlling the connection between the first to nth data lines and the data signal supply line based on the first to nth selection control signals, and an input terminal to which an external control signal is input, the processing circuit performs a register setting process using a control signal based on the external control signal, and the selection signal output circuit activates the first to nth selection signals to precharge the first to nth data lines, and the circuit device relates to a circuit device in which the transition timing of the control signal and at least two of the transition timings of the first to nth selection signals are shifted from each other during a precharge period in which the first to nth data lines are precharged by activating the first to nth selection signals.

また本開示の更に他の態様は、上記のいずれかに記載の回路装置と、前記電気光学パネルと、を含む電気光学装置に関係する。 Yet another aspect of the present disclosure relates to an electro-optical device including any of the circuit devices described above and the electro-optical panel.

また本開示の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。 Yet another aspect of the present disclosure relates to an electronic device including any of the circuit devices described above.

電気光学パネルの構成例。An example of the configuration of an electro-optical panel. 回路装置の構成例。1 shows an example of the configuration of a circuit device. 比較例における動作を説明する波形図。FIG. 11 is a waveform diagram illustrating an operation in a comparative example. 設定インターフェースがデータ受信するときの波形図。4 is a waveform diagram when the setting interface receives data. 本実施形態の第1動作例を説明する波形図。FIG. 4 is a waveform diagram illustrating a first operation example of the present embodiment. 選択信号出力回路の詳細構成例。4 shows a detailed configuration example of a selection signal output circuit. タイミング調整回路の詳細構成例。3 shows a detailed configuration example of a timing adjustment circuit. セレクターの詳細構成例。A detailed example of a selector configuration. 遅延回路の第1詳細構成例。13 shows a first detailed configuration example of a delay circuit. 遅延回路の第2詳細構成例。13 shows a second detailed configuration example of the delay circuit. 本実施形態の第2動作例を説明する波形図。FIG. 11 is a waveform diagram illustrating a second operation example of the embodiment. 設定制御回路の詳細構成例。13 is a detailed configuration example of a setting control circuit. タイミングシフト回路の詳細構成例。3 shows a detailed configuration example of a timing shift circuit. 電気光学装置の構成例。1 shows an example of the configuration of an electro-optical device. 電子機器の構成例。Example of electronic device configuration.

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。 A preferred embodiment of the present disclosure will be described in detail below. Note that the present embodiment described below does not unduly limit the content described in the claims, and not all of the configurations described in the present embodiment are necessarily essential components.

1.回路装置、電気光学パネル
図1に、本実施形態の回路装置100が駆動する電気光学パネル200の構成例を示し、図2に、本実施形態の回路装置100の構成例を示す。
1. Circuit Device and Electro-Optical Panel Fig. 1 shows an example of the configuration of an electro-optical panel 200 driven by a circuit device 100 of the present embodiment, and Fig. 2 shows an example of the configuration of the circuit device 100 of the present embodiment.

まず図1の電気光学パネル200について説明する。電気光学パネル200は、デマルチプレクス駆動方式によって駆動されるアクティブマトリクス型の表示パネルであり、例えば液晶表示パネル或いはEL(Electro Luminescence)表示パネルである。電気光学パネル200は、データ信号入力端子TD1~TDpとデータ信号供給線SL1~SLpと選択信号入力端子TSI1~TSI4と選択信号線LL1~LL4とスイッチ回路210とデータ線DL1~DLmと走査信号線GL1~GLkと複数の画素PXとを含む。pは2以上の整数である。mはpにデマルチプレクス数を乗じた整数である。kは2以上の整数である。 First, the electro-optical panel 200 in FIG. 1 will be described. The electro-optical panel 200 is an active matrix type display panel driven by a demultiplex driving method, such as a liquid crystal display panel or an EL (Electro Luminescence) display panel. The electro-optical panel 200 includes data signal input terminals TD1 to TDp, data signal supply lines SL1 to SLp, selection signal input terminals TSI1 to TSI4, selection signal lines LL1 to LL4, a switch circuit 210, data lines DL1 to DLm, scanning signal lines GL1 to GLk, and a plurality of pixels PX. p is an integer of 2 or more. m is an integer obtained by multiplying p by the number of demultiplexes. k is an integer of 2 or more.

選択信号線LL1の一端は選択信号入力端子TSI1に接続される。同様に、選択信号線LL2~LL4の一端は選択信号入力端子TSI2~TSI4に接続される。データ信号供給線SL1の一端はデータ信号入力端子TDI1に接続される。同様に、データ信号供給線SL2~SLpの一端はデータ信号入力端子TDI2~TDIpに接続される。 One end of the selection signal line LL1 is connected to the selection signal input terminal TSI1. Similarly, one ends of the selection signal lines LL2 to LL4 are connected to the selection signal input terminals TSI2 to TSI4. One end of the data signal supply line SL1 is connected to the data signal input terminal TDI1. Similarly, one ends of the data signal supply lines SL2 to SLp are connected to the data signal input terminals TDI2 to TDIp.

スイッチ回路210は、トランジスターSD1~SDmを含む。トランジスターSD1~SDmは、スイッチとして動作し、例えばTFT(Thin Film Transistor)で構成されたN型トランジスターである。トランジスターSD1~SD4のソース又はドレインの一方はデータ信号供給線SL1の他端に共通接続される。トランジスターSD1のソース又はドレインの他方はデータ線DL1の一端に接続される。同様に、トランジスターSD2~SD4のソース又はドレインの他方はデータ線DL2~DL4の一端に接続される。トランジスターSD1のゲートは選択信号線LL1に接続される。同様に、トランジスターSD2~SD4のゲートは選択信号線LL2~LL4に接続される。トランジスターSD2~SD4と同様な構成がトランジスターSD5~SDmにおいても繰り返される。 The switch circuit 210 includes transistors SD1 to SDm. The transistors SD1 to SDm operate as switches and are, for example, N-type transistors formed of TFTs (Thin Film Transistors). One of the source or drain of the transistors SD1 to SD4 is commonly connected to the other end of the data signal supply line SL1. The other of the source or drain of the transistor SD1 is connected to one end of the data line DL1. Similarly, the other of the source or drain of the transistors SD2 to SD4 is connected to one end of the data lines DL2 to DL4. The gate of the transistor SD1 is connected to the selection signal line LL1. Similarly, the gates of the transistors SD2 to SD4 are connected to the selection signal lines LL2 to LL4. A configuration similar to that of the transistors SD2 to SD4 is repeated in the transistors SD5 to SDm.

複数の画素PXは、m×k個の画素である。1つの画素PXには、データ線DL1~DLmのうち1つのデータ線と、走査信号線GL1~GLkのうち1つの走査信号線とが接続される。なお、電気光学パネル200は、走査信号線GL1~GLkに走査信号を出力する不図示の走査ドライバーを含んでもよい。或いは、走査ドライバーは回路装置100に設けられてもよい。 The multiple pixels PX are m×k pixels. One pixel PX is connected to one of the data lines DL1 to DLm and one of the scanning signal lines GL1 to GLk. The electro-optical panel 200 may include a scanning driver (not shown) that outputs scanning signals to the scanning signal lines GL1 to GLk. Alternatively, the scanning driver may be provided in the circuit device 100.

次に図2の回路装置100について説明する。回路装置100は、電気光学パネル200を駆動する表示ドライバーであり、半導体プロセスにより回路素子が基板上に構成された集積回路装置である。回路装置100は、データ線駆動回路110と処理回路120と選択信号出力回路130とインターフェース回路140と選択信号出力端子TSQ1~TSQ4とデータ信号出力端子TDQ1~TDQpとインターフェース端子TXCS、TSCK、TSI、THYとを含む。各端子は、集積回路装置の基板に設けられるパッド、又は集積回路装置のパッケージに設けられる端子である。なお図2ではインターフェース端子THYを1つに省略したが、実際には入力信号の数に応じた端子が設けられる。 Next, the circuit device 100 in FIG. 2 will be described. The circuit device 100 is a display driver that drives the electro-optical panel 200, and is an integrated circuit device in which circuit elements are configured on a substrate by a semiconductor process. The circuit device 100 includes a data line driving circuit 110, a processing circuit 120, a selection signal output circuit 130, an interface circuit 140, selection signal output terminals TSQ1 to TSQ4, data signal output terminals TDQ1 to TDQp, and interface terminals TXCS, TSCK, TSI, and THY. Each terminal is a pad provided on the substrate of the integrated circuit device, or a terminal provided on the package of the integrated circuit device. Note that although the interface terminal THY is omitted to one in FIG. 2, in reality, terminals are provided according to the number of input signals.

インターフェース回路140は、外部の処理装置と回路装置100との間の通信を行う。インターフェース回路140は、表示インターフェース141と設定インターフェース142とを含む。 The interface circuit 140 communicates between an external processing device and the circuit device 100. The interface circuit 140 includes a display interface 141 and a setting interface 142.

表示インターフェース141としては、RGBインターフェース方式又はLVDS(Low Voltage Differential Signal)方式等の種々の画像データインターフェースが採用される。表示インターフェース141は、インターフェース端子THYを介して入力された表示データ及び表示制御信号を受信する。表示制御信号は、クロック信号と同期信号等である。 As the display interface 141, various image data interfaces such as an RGB interface system or an LVDS (Low Voltage Differential Signal) system are adopted. The display interface 141 receives display data and a display control signal input via the interface terminal THY. The display control signal is a clock signal, a synchronization signal, etc.

設定インターフェース142としては、SPI(Serial Peripheral Interface)方式又はI2C(Inter Integrated Circuit)方式等の種々のシリアルインターフェースが採用される。以下では、設定インターフェース142がSPI方式である例を説明する。設定インターフェース142は、インターフェース端子TXCSを介して入力されるチップセレクト信号XCSと、インターフェース端子TSCKを介して入力されるクロック信号SCKと、インターフェース端子TSIを介して入力されるシリアルデータ信号SIと、を受信する。 As the setting interface 142, various serial interfaces such as the SPI (Serial Peripheral Interface) method or the I2C (Inter Integrated Circuit) method are adopted. Below, an example in which the setting interface 142 is the SPI method is described. The setting interface 142 receives a chip select signal XCS input via an interface terminal TXCS, a clock signal SCK input via an interface terminal TSCK, and a serial data signal SI input via an interface terminal TSI.

処理回路120は、画像データに対する信号処理、表示タイミングの制御、及び回路装置100の動作設定処理を行う。処理回路120は、レジスター121と設定制御回路122と表示制御回路123とを含む。処理回路120はロジック回路であり、例えば自動配置配線により構成されるゲートアレイ、或いは自動配線により構成されるスタンダードセルアレイ等である。なお、処理回路120と、インターフェース回路140の一部又は全部と、選択信号出力回路130の一部又は全部が、一体のゲートアレイ又はスタンダードセルアレイとして構成されてもよい。 The processing circuit 120 performs signal processing on image data, controls display timing, and performs operation setting processing for the circuit device 100. The processing circuit 120 includes a register 121, a setting control circuit 122, and a display control circuit 123. The processing circuit 120 is a logic circuit, such as a gate array configured by automatic placement and wiring, or a standard cell array configured by automatic wiring. Note that the processing circuit 120, part or all of the interface circuit 140, and part or all of the selection signal output circuit 130 may be configured as an integrated gate array or standard cell array.

表示制御回路123は、表示インターフェース141が受信した表示データと表示制御信号に基づいて表示タイミング制御を行う。具体的には、表示制御回路123は、選択制御信号CTS1~CTS4を出力することでデマルチプレクス駆動のタイミングを行い、それに同期したタイミングで表示データPD1~PDpをデータ線駆動回路110に出力する。 The display control circuit 123 controls the display timing based on the display data and display control signals received by the display interface 141. Specifically, the display control circuit 123 performs the timing of demultiplex drive by outputting selection control signals CTS1 to CTS4, and outputs the display data PD1 to PDp to the data line drive circuit 110 at a timing synchronized therewith.

設定制御回路122は、設定インターフェース142が受信した信号に基づいてレジスター121に動作設定データを書き込む。処理回路120は、レジスター121に記憶された動作設定データに基づいて回路装置100の各部の動作設定を行う。 The setting control circuit 122 writes operation setting data to the register 121 based on the signal received by the setting interface 142. The processing circuit 120 sets the operation of each part of the circuit device 100 based on the operation setting data stored in the register 121.

データ線駆動回路110は、電気光学パネル200の画素PXにデータ信号を供給することで、電気光学パネル200を駆動する。データ線駆動回路110は、D/A変換回路DA1~DApとアンプ回路AM1~AMpとを含む。D/A変換回路DA1は、表示データPD1をD/A変換する回路であり、例えば複数の基準電圧の中から表示データPD1に対応した基準電圧を選択するスイッチ回路である。同様に、D/A変換回路DA2~DApは、表示データPD2~PDpをD/A変換する回路である。アンプ回路AM1は、D/A変換回路DA1の出力電圧を増幅又はバッファリングすることでデータ信号VQ1をデータ信号出力端子TDQ1に出力する回路である。同様に、アンプ回路AM2~AMpは、D/A変換回路DA2~DApの出力電圧を増幅又はバッファリングする回路である。アンプ回路AM1~AMpは、例えば演算増幅器、抵抗及びキャパシター等を含むことができる。データ信号出力端子TDQ1~TDQpは、電気光学パネル200のデータ信号入力端子TDI1~TDIpに接続される。 The data line driving circuit 110 drives the electro-optical panel 200 by supplying a data signal to the pixel PX of the electro-optical panel 200. The data line driving circuit 110 includes D/A conversion circuits DA1 to DAp and amplifier circuits AM1 to AMp. The D/A conversion circuit DA1 is a circuit that performs D/A conversion on the display data PD1, and is, for example, a switch circuit that selects a reference voltage corresponding to the display data PD1 from among a plurality of reference voltages. Similarly, the D/A conversion circuits DA2 to DAp are circuits that perform D/A conversion on the display data PD2 to PDp. The amplifier circuit AM1 is a circuit that outputs a data signal VQ1 to a data signal output terminal TDQ1 by amplifying or buffering the output voltage of the D/A conversion circuit DA1. Similarly, the amplifier circuits AM2 to AMp are circuits that amplify or buffer the output voltage of the D/A conversion circuits DA2 to DAp. The amplifier circuits AM1 to AMp can include, for example, an operational amplifier, a resistor, a capacitor, and the like. The data signal output terminals TDQ1 to TDQp are connected to the data signal input terminals TDI1 to TDIp of the electro-optical panel 200.

選択信号出力回路130は、選択制御信号CTS1~CTS4に基づいて選択信号SEL1~SEL4を選択信号出力端子TSQ1~TSQ4に出力する。選択信号SEL1~SEL4は、データ線とデータ信号供給線との接続を制御する。データ信号供給線SL1を例にとると、選択信号SEL1~SEL4は、データ線DL1~DL4とデータ信号供給線SL1との接続を制御する。選択信号出力端子TSQ1~TSQ4は、電気光学パネル200の選択信号入力端子TSI1~TSI4に接続される。 The selection signal output circuit 130 outputs selection signals SEL1 to SEL4 to the selection signal output terminals TSQ1 to TSQ4 based on the selection control signals CTS1 to CTS4. The selection signals SEL1 to SEL4 control the connection between the data lines and the data signal supply lines. Taking the data signal supply line SL1 as an example, the selection signals SEL1 to SEL4 control the connection between the data lines DL1 to DL4 and the data signal supply line SL1. The selection signal output terminals TSQ1 to TSQ4 are connected to the selection signal input terminals TSI1 to TSI4 of the electro-optical panel 200.

2.比較例における動作
図3は、比較例における動作を説明する波形図である。VQxは、VQ1~VQpのうち任意の1つを示している。xは1以上p以下のいずれかの整数である。
2. Operation in Comparative Example Fig. 3 is a waveform diagram for explaining the operation in the comparative example. VQx indicates any one of VQ1 to VQp. x is an integer between 1 and p.

画素PXが駆動される画素駆動期間TDGの前にプリチャージ期間TPRが設けられる。プリチャージ期間TPRにおいて、表示制御回路123は、プリチャージ電圧VPRに対応した表示データPDxを出力し、アンプ回路AMxがプリチャージ電圧VPRを出力する。 A precharge period TPR is provided before the pixel drive period TDG in which the pixel PX is driven. During the precharge period TPR, the display control circuit 123 outputs display data PDx corresponding to the precharge voltage VPR, and the amplifier circuit AMx outputs the precharge voltage VPR.

プリチャージ期間TPRにおいて、表示制御回路123は、選択制御信号CTS1~CTS4を同時にローレベルからハイレベルにし、同時にハイレベルからローレベルにする。これにより、選択信号出力回路130は、選択信号SEL1~SEL4を同時にローレベルからハイレベルにし、同時にハイレベルからローレベルにする。ここでは、スイッチ回路210のスイッチをオンにするアクティブレベルがハイレベルであり、スイッチをオフにする非アクティブレベルがローレベルであるとしている。即ち、選択信号SEL1~SEL4がハイレベルのとき、スイッチ回路210のトランジスターSD1~SDmが全てオンになり、データ線DL1~DLm及びそれに接続される画素PXにプリチャージ電圧VPRが印加される。 During the precharge period TPR, the display control circuit 123 simultaneously changes the selection control signals CTS1 to CTS4 from low level to high level, and simultaneously changes them from high level to low level. As a result, the selection signal output circuit 130 simultaneously changes the selection signals SEL1 to SEL4 from low level to high level, and simultaneously changes them from high level to low level. Here, the active level that turns on the switch of the switch circuit 210 is the high level, and the inactive level that turns off the switch is the low level. In other words, when the selection signals SEL1 to SEL4 are at the high level, the transistors SD1 to SDm of the switch circuit 210 are all turned on, and the precharge voltage VPR is applied to the data lines DL1 to DLm and the pixels PX connected thereto.

画素駆動期間TDGにおいて、表示制御回路123は、表示インターフェース141から入力された表示データに基づく表示データPDxを出力する。表示データPDxは、4画素分がマルチプレクスされたデータとなっている。アンプ回路AM1~AMnは、データ信号VQxとして、表示データPDxに対応したデータ電圧VG1~VG4を順次に出力する。 During the pixel drive period TDG, the display control circuit 123 outputs display data PDx based on the display data input from the display interface 141. The display data PDx is data that is multiplexed for four pixels. The amplifier circuits AM1 to AMn sequentially output data voltages VG1 to VG4 corresponding to the display data PDx as the data signal VQx.

データ電圧VG1が出力される期間において、表示制御回路123は、選択制御信号CTS1をハイレベルにし、それ以外の選択制御信号CTS2~CTS4をローレベルにする。選択信号出力回路130は、選択信号SEL1をハイレベルにし、それ以外の選択信号SEL2~SEL4をローレベルにする。これにより、スイッチ回路210のトランジスターSD1、SD5、・・・、SDm-3がオンになる。例えば走査信号線GL1が選択されているとすると、走査信号線GL1とデータ線DL1、DL5、・・・、DLm-3とに接続された画素PXにデータ電圧VG1が印加される。同様に、データ電圧VG2~VG4が出力される期間において、表示制御回路123は、選択制御信号CTS2~CTS4をハイレベルにし、それ以外の選択制御信号をローレベルにする。選択信号出力回路130は、選択信号SEL2~SEL4をハイレベルにし、それ以外の選択信号をローレベルにする。 During the period when the data voltage VG1 is output, the display control circuit 123 sets the selection control signal CTS1 to a high level and the other selection control signals CTS2 to CTS4 to a low level. The selection signal output circuit 130 sets the selection signal SEL1 to a high level and the other selection signals SEL2 to SEL4 to a low level. This turns on the transistors SD1, SD5, ..., SDm-3 of the switch circuit 210. For example, if the scanning signal line GL1 is selected, the data voltage VG1 is applied to the pixels PX connected to the scanning signal line GL1 and the data lines DL1, DL5, ..., DLm-3. Similarly, during the period when the data voltages VG2 to VG4 are output, the display control circuit 123 sets the selection control signals CTS2 to CTS4 to a high level and the other selection control signals to a low level. The selection signal output circuit 130 sets the selection signals SEL2 to SEL4 to a high level and the other selection signals to a low level.

以上のように、比較例では選択信号SEL1~SEL4が同時にローレベルからハイレベルになり、同時にハイレベルからローレベルになるので、全てのデータ線DL1~DLm及びそれに接続される画素PXに対して同時にプリチャージを開始され、同時にプリチャージが停止されることになる。このプリチャージの電荷はアンプ回路AM1~AMnが供給するため、データ線駆動回路110の電源VDH及びグランドGNDに大きなノイズが発生する。具体的には、トランジスターSD1~SDmが同時にオンになることで、全てのデータ線DL1~DLm及び画素PXに対する電荷供給が一斉に開始され、それによって電源VDHにノイズが発生する。また、トランジスターSD1~SDmが同時にオフになることで、全てのデータ線DL1~DLm及び画素PXに対する電荷供給が一斉に停止され、それによってグランドGNDノイズが発生する。 As described above, in the comparative example, the selection signals SEL1 to SEL4 change from low level to high level and from high level to low level at the same time, so that precharging starts and stops at the same time for all data lines DL1 to DLm and the pixels PX connected thereto. This precharge charge is supplied by the amplifier circuits AM1 to AMn, so large noise occurs in the power supply VDH and ground GND of the data line driving circuit 110. Specifically, when the transistors SD1 to SDm are turned on at the same time, the supply of charge to all data lines DL1 to DLm and pixels PX starts at the same time, which generates noise in the power supply VDH. Also, when the transistors SD1 to SDm are turned off at the same time, the supply of charge to all data lines DL1 to DLm and pixels PX stops at the same time, which generates ground GND noise.

上記のノイズは、電源回路、グランド配線又は基板を介して処理回路120に伝わり、処理回路120における処理にエラーを発生させる場合がある。例えば、回路装置100は不図示の電源回路を含み、その電源回路は、外部電源に基づいて電源VDHと電源VDLとを生成する。電源VDLは、処理回路120及びインターフェース回路140に供給される。この電源回路を介して、データ線駆動回路110の電源VDH又はグランドGNDに発生したノイズが処理回路120の電源VDL又はグランドGNDに伝わる。或いは、回路装置100内のグランド配線又は基板を介して、データ線駆動回路110のグランドGNDに発生したノイズが処理回路120のグランドGNDに伝わる。 The above noise may be transmitted to the processing circuit 120 via a power supply circuit, ground wiring, or substrate, causing an error in processing in the processing circuit 120. For example, the circuit device 100 includes a power supply circuit (not shown), which generates a power supply VDH and a power supply VDL based on an external power supply. The power supply VDL is supplied to the processing circuit 120 and the interface circuit 140. Via this power supply circuit, noise generated in the power supply VDH or ground GND of the data line driving circuit 110 is transmitted to the power supply VDL or ground GND of the processing circuit 120. Alternatively, via the ground wiring or substrate in the circuit device 100, noise generated in the ground GND of the data line driving circuit 110 is transmitted to the ground GND of the processing circuit 120.

図4は、上記ノイズによって生じるエラーの一例として、設定インターフェース142がデータ受信するときの波形図を示す。 Figure 4 shows a waveform diagram of the configuration interface 142 receiving data as an example of an error caused by the above noise.

外部の処理装置は、チップセレクト信号XCSを立ち下げた後、クロック信号SCKと、クロック信号SCKに同期したシリアルデータ信号SIとを回路装置100に送信する。シリアルデータ信号SIは、外部の処理装置が回路装置100の動作を設定するコマンドであり、アドレスビットA11~A0とデータビットB11~B0を含む。 After the external processing device lowers the chip select signal XCS, it transmits a clock signal SCK and a serial data signal SI synchronized with the clock signal SCK to the circuit device 100. The serial data signal SI is a command by which the external processing device sets the operation of the circuit device 100, and includes address bits A11 to A0 and data bits B11 to B0.

設定インターフェース142は、シリアルパラレル変換とカウンターとデータセレクターとを含む。シリアルパラレル変換回路は、クロック信号SCKを用いてシリアルデータ信号SIをシリアルパラレル変換することで、パラレルデータを出力する。カウンターは、クロック信号SCKをカウントし、そのカウント値を出力する。データセレクターは、カウント値に基づいてパラレルデータからアドレスADDR及びデータDATを抽出する。アドレスADDRは、シリアルデータ信号SIのアドレスビットA11~A0に対応し、データDATは、シリアルデータ信号SIのデータビットB11~B0に対応する。またデータセレクターは、シリアルデータ信号SIの転送が終了したときアクティブとなる受信イネーブル信号ENを生成し、受信イネーブル信号ENがアクティブになったときアドレスADDR及びデータDATを保持する。 The setting interface 142 includes a serial-parallel converter, a counter, and a data selector. The serial-parallel converter uses the clock signal SCK to convert the serial data signal SI to serial-parallel data, and outputs parallel data. The counter counts the clock signal SCK and outputs the count value. The data selector extracts the address ADDR and data DAT from the parallel data based on the count value. The address ADDR corresponds to the address bits A11 to A0 of the serial data signal SI, and the data DAT corresponds to the data bits B11 to B0 of the serial data signal SI. The data selector also generates a receive enable signal EN that becomes active when the transfer of the serial data signal SI is completed, and holds the address ADDR and data DAT when the receive enable signal EN becomes active.

設定インターフェース142は、受信したチップセレクト信号XCSを設定制御回路122に出力する。例えば、設定インターフェース142は、I/Oバッファーによりチップセレクト信号XCSを受信し、そのI/Oバッファーの出力を設定制御回路122に出力する。設定制御回路122は、チップセレクト信号XCSの立ち上がりタイミングにおいて、アドレスADDRにより指定されるレジスター121の記憶領域にデータDATを書き込む。即ち、レジスター121は複数のラッチ回路を含み、設定制御回路122は、データDATの各ビットを、アドレスADDRによって指定されたラッチ回路に書き込む。この書き込みタイミング、即ちチップセレクト信号XCSの立ち上がりタイミングをt0とする。設定制御回路122は、例えば、アドレスADDRを、レジスター121の物理アドレスにデコードするアドレスデコーダーを含む。 The setting interface 142 outputs the received chip select signal XCS to the setting control circuit 122. For example, the setting interface 142 receives the chip select signal XCS by an I/O buffer, and outputs the output of the I/O buffer to the setting control circuit 122. The setting control circuit 122 writes the data DAT to a memory area of the register 121 specified by the address ADDR at the rising edge of the chip select signal XCS. That is, the register 121 includes multiple latch circuits, and the setting control circuit 122 writes each bit of the data DAT to the latch circuit specified by the address ADDR. This write timing, i.e., the rising edge of the chip select signal XCS, is set as t0. The setting control circuit 122 includes, for example, an address decoder that decodes the address ADDR into a physical address of the register 121.

外部の処理装置は任意のタイミングで設定インターフェース142に信号を送信するため、図3で説明した電源VDH又はグランドGNDのノイズは、図4で説明したインターフェース動作において任意のタイミングで発生し得る。このため、設定インターフェース142からレジスター121にデータ転送するタイミングt0と、電源VDH又はグランドGNDにノイズが発生するタイミングとが重なる可能性がある。図4には、タイミングt0においてグランドGNDのノイズが発生した場合を示している。 Because the external processing device transmits a signal to the setting interface 142 at any timing, noise in the power supply VDH or ground GND described in FIG. 3 can occur at any timing in the interface operation described in FIG. 4. For this reason, there is a possibility that the timing t0 at which data is transferred from the setting interface 142 to the register 121 and the timing at which noise occurs in the power supply VDH or ground GND may overlap. FIG. 4 shows a case in which noise occurs in the ground GND at timing t0.

データ線駆動回路110の電源VDH又はグランドGNDに発生したノイズは、処理回路120の電源VDL又はグランドGNDに影響を与えるので、タイミングt0においてノイズが発生するとレジスター121がデータDATを保持できない場合がある。レジスター121がデータDATを正しく保持できないと、外部の処理装置が送信したコマンドが回路装置100に正しく反映されない。例えば、表示開始コマンド等が送信されたときに上記転送エラーが発生すると、電気光学パネル200に画像が表示されないという動作エラーが発生することになる。 Noise occurring in the power supply VDH or ground GND of the data line driving circuit 110 affects the power supply VDL or ground GND of the processing circuit 120, so if noise occurs at timing t0, the register 121 may not be able to hold the data DAT. If the register 121 cannot correctly hold the data DAT, the command sent by the external processing device will not be correctly reflected in the circuit device 100. For example, if the above-mentioned transfer error occurs when a display start command or the like is sent, an operational error will occur in which no image is displayed on the electro-optical panel 200.

3.本実施形態の第1動作例
図5は、本実施形態の第1動作例を説明する波形図である。画素駆動期間TDGにおける動作は図3と同様なので、その説明を省略する。
5 is a waveform diagram for explaining a first operation example of the present embodiment. The operation in the pixel driving period TDG is the same as that in FIG. 3, and therefore the description thereof will be omitted.

選択信号出力回路130は、プリチャージ期間TPRにおいて、選択信号SEL1~SEL4のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行う。具体的には、表示制御回路123は、プリチャージ期間TPRにおいて、表示制御回路123は、選択制御信号CTS1~CTS4を同時にローレベルからハイレベルにし、同時にハイレベルからローレベルにする。選択信号出力回路130は、選択制御信号CTS1~CTS4の遷移タイミングを遅延処理することで、選択信号SEL1~SEL4の遷移タイミングを異ならせる。なお図5には、全ての選択信号SEL1~SEL4の遷移タイミングが異なる例を示している。 The selection signal output circuit 130 performs delay processing to make the transition timing of at least two of the selection signals SEL1 to SEL4 different during the precharge period TPR. Specifically, during the precharge period TPR, the display control circuit 123 simultaneously changes the selection control signals CTS1 to CTS4 from low level to high level and from high level to low level. The selection signal output circuit 130 delays the transition timing of the selection control signals CTS1 to CTS4 to make the transition timing of the selection signals SEL1 to SEL4 different. Note that FIG. 5 shows an example in which the transition timing of all of the selection signals SEL1 to SEL4 is different.

以上の本実施形態によれば、選択信号出力回路130は、第1~第n選択制御信号に基づいて、第1~第nデータ線とデータ信号供給線との接続を制御する第1~第n選択信号を、スイッチ回路210に出力する。選択信号出力回路130は、プリチャージ期間TPRにおいて第1~第n選択信号をアクティブにして第1~第nデータ線をプリチャージし、画素駆動期間TDGにおいて第1~第n選択信号のうち駆動される画素のデータ線に対応する選択信号をアクティブにする。このとき、選択信号出力回路130は、第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行う。なお、図1において、例えばデータ線DL1~DL4が第1~第nデータ線に対応する。また図5において、選択制御信号CTS1~CTS4が第1~第nの選択制御信号に対応し、選択信号SEL1~SEL4が第1~第n選択信号に対応する。但し、nは4に限らず、3以上の整数であればよい。 According to the above embodiment, the selection signal output circuit 130 outputs the first to nth selection signals, which control the connection between the first to nth data lines and the data signal supply lines, to the switch circuit 210 based on the first to nth selection control signals. The selection signal output circuit 130 activates the first to nth selection signals in the precharge period TPR to precharge the first to nth data lines, and activates the selection signal corresponding to the data line of the pixel to be driven among the first to nth selection signals in the pixel drive period TDG. At this time, the selection signal output circuit 130 performs a delay process to make the transition timing of at least two of the first to nth selection signals different. In FIG. 1, for example, the data lines DL1 to DL4 correspond to the first to nth data lines. In FIG. 5, the selection control signals CTS1 to CTS4 correspond to the first to nth selection control signals, and the selection signals SEL1 to SEL4 correspond to the first to nth selection signals. However, n is not limited to 4, and may be an integer of 3 or more.

このようにすれば、第1~第nデータ線のうち少なくとも2つのデータ線と他のデータ線とで、プリチャージ開始タイミング及びプリチャージ終了タイミングが異なる。これにより、データ線駆動回路110の電源VDH及びグランドGNDのノイズ発生タイミングが分散され、電源VDH及びグランドGNDのノイズピークが低減される。これにより、処理回路120に回り込むノイズが低減されるので、処理回路120における処理のエラー発生が防止される。 In this way, the precharge start timing and precharge end timing are different for at least two of the first to nth data lines and the other data lines. This distributes the timing of noise generation in the power supply VDH and ground GND of the data line driving circuit 110, and reduces noise peaks in the power supply VDH and ground GND. This reduces noise that sneaks into the processing circuit 120, preventing processing errors in the processing circuit 120.

ここで、「少なくとも2つの選択信号の遷移タイミングを異ならせる」とは、第1~第n選択信号のうち2以上の選択信号と、それ以外の選択信号との遷移タイミングを異ならせることである。例えば、第1選択信号と第2選択信号の遷移タイミングが、第3~第n選択信号の遷移タイミングと異なっていてもよい。このとき、第1選択信号と第2選択信号の遷移タイミングが更に異なっていてもよいし、第3~第n選択信号の遷移タイミングが更に互いに異なっていてもよい。 Here, "making the transition timing of at least two selection signals different" means making the transition timing of two or more of the first through n-th selection signals different from the other selection signals. For example, the transition timing of the first selection signal and the second selection signal may be different from the transition timing of the third through n-th selection signals. In this case, the transition timing of the first selection signal and the second selection signal may be further different, and the transition timing of the third through n-th selection signals may be further different from each other.

また本実施形態では、選択信号出力回路130は、画素駆動期間TDGにおいて遅延処理を行わずに、第1~第n選択制御信号に基づいて第1~第n選択信号を出力する。 In addition, in this embodiment, the selection signal output circuit 130 outputs the first to nth selection signals based on the first to nth selection control signals without performing delay processing during the pixel driving period TDG.

画素駆動期間TDGにおいて選択信号の遷移タイミングが変動すると、それに合わせて、アンプ回路がデータ電圧を出力するタイミングを変動させる必要がある。そうしないと、画素の駆動期間が短縮される等の不都合が生じるおそれがある。本実施形態によれば、画素駆動期間TDGにおいて第1~第n選択制御信号に遅延処理が加えられないので、第1~第n選択信号の遷移タイミングは遅延処理により変動しない。これにより、アンプ回路がデータ電圧を出力するタイミングを変える必要がなく、駆動タイミング制御が容易である。 When the transition timing of the selection signal fluctuates during the pixel drive period TDG, it is necessary to vary the timing at which the amplifier circuit outputs the data voltage accordingly. Otherwise, inconveniences such as a shortened pixel drive period may occur. According to this embodiment, since no delay processing is applied to the first to nth selection control signals during the pixel drive period TDG, the transition timing of the first to nth selection signals does not fluctuate due to the delay processing. This makes it unnecessary to change the timing at which the amplifier circuit outputs the data voltage, making drive timing control easy.

また処理回路120は、制御信号の遷移タイミングにおいてレジスター設定処理を行う。このとき、プリチャージ期間TPRにおいて、制御信号の遷移タイミングと、第1~第n選択信号のうち少なくとも2つの遷移タイミングとがずれている。図4の例において、チップセレクト信号XCSが制御信号に対応し、レジスター121へデータDATを書き込む処理がレジスター設定処理に対応する。 The processing circuit 120 also performs a register setting process at the transition timing of the control signal. At this time, during the precharge period TPR, the transition timing of the control signal is shifted from the transition timing of at least two of the first to nth selection signals. In the example of FIG. 4, the chip select signal XCS corresponds to the control signal, and the process of writing data DAT to the register 121 corresponds to the register setting process.

このようにすれば、第1~第n選択信号のうち、いずれかの選択信号の遷移タイミングが、制御信号の遷移タイミングに一致したとしても、全ての選択信号の遷移タイミングが制御信号の遷移タイミングに一致することはない。これにより、レジスター設定処理が行われるタイミングにおける電源VDL又はグランドGNDのノイズが低減されるので、レジスター設定処理のエラーが防止される。 In this way, even if the transition timing of any one of the first through nth selection signals coincides with the transition timing of the control signal, the transition timing of all selection signals will not coincide with the transition timing of the control signal. This reduces noise in the power supply VDL or ground GND at the time when the register setting process is performed, thereby preventing errors in the register setting process.

なお、図4ではチップセレクト信号XCSを制御信号としてレジスター設定処理を行う例を説明したが、図11で後述するように、外部制御信号であるチップセレクト信号XCSの遷移タイミングをずらした書き込みイネーブル信号XCSAを生成し、その書き込みイネーブル信号XCSAを制御信号としてレジスター設定処理を行ってもよい。この場合、書き込みイネーブル信号XCSAの遷移タイミングが第1~第n選択信号の遷移タイミングがずらされることで、プリチャージ期間TPRにおいて、制御信号の遷移タイミングと、第1~第n選択信号のうち少なくとも2つの遷移タイミングとがずれることになる。 Note that, although FIG. 4 describes an example of performing register setting processing using the chip select signal XCS as a control signal, as will be described later in FIG. 11, a write enable signal XCSA may be generated by shifting the transition timing of the chip select signal XCS, which is an external control signal, and the register setting processing may be performed using the write enable signal XCSA as a control signal. In this case, by shifting the transition timing of the write enable signal XCSA from the transition timing of the first to nth selection signals, during the precharge period TPR, the transition timing of the control signal and the transition timing of at least two of the first to nth selection signals are shifted.

4.選択信号出力回路
図6は、選択信号出力回路130の詳細構成例である。選択信号出力回路130は、タイミング調整回路131~134と設定回路135とを含む。
6 shows an example of a detailed configuration of the selection signal output circuit 130. The selection signal output circuit 130 includes timing adjustment circuits 131 to 134 and a setting circuit 135.

設定回路135は、選択信号SEL1~SEL4の遅延量を設定する遅延設定データTM1~TM4をタイミング調整回路131~134に出力する。例えば、外部の処理装置から設定インターフェース142を介して遅延設定データTM1~TM4が入力され、その遅延設定データTM1~TM4を設定回路135が保持する。 The setting circuit 135 outputs delay setting data TM1 to TM4, which sets the amount of delay of the selection signals SEL1 to SEL4, to the timing adjustment circuits 131 to 134. For example, the delay setting data TM1 to TM4 is input from an external processing device via the setting interface 142, and the delay setting data TM1 to TM4 is held by the setting circuit 135.

タイミング調整回路131は、選択制御信号CTS1を第1遅延量で遅延させた信号を選択信号SEL1として出力する。同様に、タイミング調整回路132~134は、選択制御信号CTS2~CTS4を第2~第4遅延量で遅延させた信号を選択信号SEL2~SEL4として出力する。第1~第4遅延量は、遅延設定データTM1~TM4により設定された遅延量である。選択信号SEL1~SEL4の遷移タイミングは、第1~第4遅延量によって決まる。即ち、第1~第4遅延量のうち少なくとも2つの遅延量は、それ以外の遅延量と異なっている。 The timing adjustment circuit 131 outputs a signal obtained by delaying the selection control signal CTS1 by a first delay amount as the selection signal SEL1. Similarly, the timing adjustment circuits 132 to 134 output signals obtained by delaying the selection control signals CTS2 to CTS4 by second to fourth delay amounts as the selection signals SEL2 to SEL4. The first to fourth delay amounts are delay amounts set by the delay setting data TM1 to TM4. The transition timing of the selection signals SEL1 to SEL4 is determined by the first to fourth delay amounts. That is, at least two of the first to fourth delay amounts are different from the other delay amounts.

図7は、タイミング調整回路131の詳細構成例である。タイミング調整回路131は、遅延回路EDL1~EDL7とセレクターSTRとレベルシフターLFSとを含む。なお、以下ではタイミング調整回路131を例に説明するが、タイミング調整回路132~134も同様な構成である。また遅延回路の段数は7に限定されず、2以上の任意の段数であってよい。 Figure 7 shows an example of the detailed configuration of the timing adjustment circuit 131. The timing adjustment circuit 131 includes delay circuits EDL1 to EDL7, a selector STR, and a level shifter LFS. Note that the following explanation will be given using the timing adjustment circuit 131 as an example, but the timing adjustment circuits 132 to 134 have a similar configuration. Furthermore, the number of stages of the delay circuit is not limited to seven, and may be any number of stages equal to or greater than two.

遅延回路EDL1~EDL7は直列接続される。即ち、遅延回路EDL2の入力ノードは遅延回路EDL1の出力ノードに接続される。同様に、遅延回路EDL3~EDL7の入力ノードは遅延回路EDL2~EDL6の出力ノードに接続される。遅延回路EDL1の入力ノードに選択制御信号CTS1が入力され、その選択制御信号CTS1を遅延回路EDL1が遅延させることで信号EDLQ1を出力する。同様に、遅延回路EDL2~EDL7の入力ノードに、遅延回路EDL1~EDL6が出力した信号EDLQ1~EDLQ6が入力され、その信号EDLQ1~EDLQ6を遅延回路EDL2~EDL7が遅延させることで信号EDLQ2~EDLQ7を出力する。 The delay circuits EDL1 to EDL7 are connected in series. That is, the input node of the delay circuit EDL2 is connected to the output node of the delay circuit EDL1. Similarly, the input nodes of the delay circuits EDL3 to EDL7 are connected to the output nodes of the delay circuits EDL2 to EDL6. A selection control signal CTS1 is input to the input node of the delay circuit EDL1, and the delay circuit EDL1 delays the selection control signal CTS1 to output the signal EDLQ1. Similarly, the signals EDLQ1 to EDLQ6 output by the delay circuits EDL1 to EDL6 are input to the input nodes of the delay circuits EDL2 to EDL7, and the delay circuits EDL2 to EDL7 delay the signals EDLQ1 to EDLQ6 to output the signals EDLQ2 to EDLQ7.

セレクターSTRは、選択制御信号CTS1及び信号EDLQ1~EDLQ7のいずれか1つを選択し、出力信号STRQとして出力する。具体的には、セレクターSTRは、プリチャージ期間TPRにおいて遅延設定データTM1に基づいて選択制御信号CTS1及び信号EDLQ1~EDLQ7のいずれか1つを選択し、画素駆動期間TDGにおいて選択制御信号CTS1を選択する。 The selector STR selects one of the selection control signal CTS1 and the signals EDLQ1 to EDLQ7 and outputs it as the output signal STRQ. Specifically, the selector STR selects one of the selection control signal CTS1 and the signals EDLQ1 to EDLQ7 based on the delay setting data TM1 during the precharge period TPR, and selects the selection control signal CTS1 during the pixel drive period TDG.

レベルシフターLFSは、出力信号STRQをレベルシフトすることで選択信号SEL1を出力する。具体的には、遅延回路EDL1~EDL7及びセレクターSTRは電源VDLで動作する。レベルシフターLFSは、電源VDLの信号レベルから電源VDHの信号レベルへのレベルシフトを行う。 The level shifter LFS outputs the selection signal SEL1 by level-shifting the output signal STRQ. Specifically, the delay circuits EDL1 to EDL7 and the selector STR operate on the power supply VDL. The level shifter LFS performs a level shift from the signal level of the power supply VDL to the signal level of the power supply VDH.

図8は、セレクターSTRの詳細構成例である。セレクターSTRは、デコーダーDECとアンド回路AA0~AA7、AC1、AC2とオア回路ORA、ORCとインバーターIVAとを含む。 Figure 8 shows an example of the detailed configuration of the selector STR. The selector STR includes a decoder DEC, AND circuits AA0 to AA7, AC1, and AC2, OR circuits ORA and ORC, and an inverter IVA.

デコーダーDECは、遅延設定データTM1をデコードし、そのデコード結果である信号SA0~SA7を出力する。信号SA0~SA7のうち、いずれか1つがハイレベルとなり、それ以外はローレベルとなる。アンド回路AA0は、信号SA0と選択制御信号CTS1の論理積を出力する。アンド回路AA1は、信号SA1と信号EDLQ1の論理積を出力する。同様に、アンド回路AA2~AA7は、信号SA2~SA7と信号EDLQ2~EDLQ7の論理積を出力する。オア回路ORAは、アンド回路AA0~AA7の出力信号の論理和を信号ORAQとして出力する。信号SA0~SA7のいずれか1つがハイレベルなので、選択制御信号CTS1及び信号EDLQ1~EDLQ7のいずれか1つがオア回路ORAから出力される。 The decoder DEC decodes the delay setting data TM1 and outputs signals SA0 to SA7, which are the decoded results. One of the signals SA0 to SA7 is at high level, and the others are at low level. The AND circuit AA0 outputs the logical product of the signal SA0 and the selection control signal CTS1. The AND circuit AA1 outputs the logical product of the signal SA1 and the signal EDLQ1. Similarly, the AND circuits AA2 to AA7 output the logical product of the signals SA2 to SA7 and the signals EDLQ2 to EDLQ7. The OR circuit ORA outputs the logical sum of the output signals of the AND circuits AA0 to AA7 as the signal ORAQ. Since one of the signals SA0 to SA7 is at high level, the selection control signal CTS1 and one of the signals EDLQ1 to EDLQ7 are output from the OR circuit ORA.

アンド回路AC1は、プリチャージ制御信号PRTMの論理反転信号と選択制御信号CTS1の論理積を出力する。アンド回路AC2は、プリチャージ制御信号PRTMと信号ORAQの論理積を出力する。オア回路ORCは、アンド回路AC1、AC2の出力信号の論理和を信号STRQとして出力する。プリチャージ制御信号PRTMは、処理回路120から選択信号出力回路130に入力され、プリチャージ期間TPRにおいてハイレベルであり、画素駆動期間TDGにおいてローレベルである。即ち、プリチャージ期間TPRにおいて信号ORAQが信号STRQとして出力され、画素駆動期間TDGにおいて選択制御信号CTS1が信号STRQとして出力される。これにより、プリチャージ期間TPRにおいては、遅延設定データTM1により指定された遅延量の信号が選択され、画素駆動期間TDGにおいては、遅延処理されない選択制御信号CTS1が選択される。 The AND circuit AC1 outputs the logical product of the inverted signal of the precharge control signal PRTM and the selection control signal CTS1. The AND circuit AC2 outputs the logical product of the precharge control signal PRTM and the signal ORAQ. The OR circuit ORC outputs the logical sum of the output signals of the AND circuits AC1 and AC2 as the signal STRQ. The precharge control signal PRTM is input from the processing circuit 120 to the selection signal output circuit 130, and is at a high level during the precharge period TPR and at a low level during the pixel drive period TDG. That is, during the precharge period TPR, the signal ORAQ is output as the signal STRQ, and during the pixel drive period TDG, the selection control signal CTS1 is output as the signal STRQ. As a result, during the precharge period TPR, a signal with a delay amount specified by the delay setting data TM1 is selected, and during the pixel drive period TDG, the selection control signal CTS1 that is not delayed is selected.

図9は、遅延回路EDL1の第1詳細構成例である。ここでは遅延回路EDL1を例に説明するが、遅延回路EDL2~EDL7も同様な構成である。図9の遅延回路EDL1は、バッファーBFCと抵抗RDLとキャパシターCDLとを含む。 Figure 9 shows a first detailed configuration example of the delay circuit EDL1. Here, the delay circuit EDL1 is used as an example, but the delay circuits EDL2 to EDL7 have a similar configuration. The delay circuit EDL1 in Figure 9 includes a buffer BFC, a resistor RDL, and a capacitor CDL.

バッファーBFCは、遅延回路EDL1の入力信号である選択制御信号CTS1をバッファリングする。抵抗RDL及びキャパシターCDLはローパスフィルターを構成しており、そのRC時定数で決まる遅延量でバッファーBFCの出力信号を遅延させ、その遅延後の信号EDLQ1を出力する。 The buffer BFC buffers the selection control signal CTS1, which is the input signal of the delay circuit EDL1. The resistor RDL and the capacitor CDL form a low-pass filter that delays the output signal of the buffer BFC by an amount of delay determined by the RC time constant, and outputs the delayed signal EDLQ1.

図10は、遅延回路EDL2の第2詳細構成例である。ここでは遅延回路EDL1を例に説明するが、遅延回路EDL2~EDL7も同様な構成である。図10の遅延回路EDL1は、フリップフロップ回路FF1を含む。 Figure 10 shows a second detailed configuration example of delay circuit EDL2. Here, delay circuit EDL1 is used as an example, but delay circuits EDL2 to EDL7 have a similar configuration. Delay circuit EDL1 in Figure 10 includes flip-flop circuit FF1.

フリップフロップ回路FF1は、入力信号である選択制御信号CTS1をクロック信号CLKの遷移タイミングでラッチし、ラッチ後の信号EDLQ1を出力する。信号EDLQ1は、選択制御信号CTS1に対してクロック信号CLKの1クロック分だけ遅延する。クロック信号CLKは、例えば表示インターフェース141が受信したクロック信号であり、外部の処理装置から表示インターフェース141への表示データの転送に用いられるクロック信号である。但しクロック信号CLKは、プリチャージ期間TPRよりも十分短い周期を有するクロック信号であればよい。 The flip-flop circuit FF1 latches the selection control signal CTS1, which is an input signal, at the transition timing of the clock signal CLK, and outputs the latched signal EDLQ1. The signal EDLQ1 is delayed by one clock of the clock signal CLK with respect to the selection control signal CTS1. The clock signal CLK is, for example, a clock signal received by the display interface 141, and is a clock signal used to transfer display data from an external processing device to the display interface 141. However, the clock signal CLK may be any clock signal having a period sufficiently shorter than the precharge period TPR.

以上の実施形態によれば、選択信号出力回路130は第1~第nタイミング調整回路を含む。第iタイミング調整回路は、プリチャージ期間TPRにおいて、第i選択制御信号を第i遅延量で遅延させた信号を第i選択信号として出力する。iは1以上n以下の整数である。なお図6において、タイミング調整回路131~134が第1~第nタイミング調整回路に対応し、そのうち任意の1つが第iタイミング調整回路に対応する。例えばタイミング調整回路131を第iタイミング調整回路としたとき、i=1であり、CTS1、SEL1がそれぞれ第i選択制御信号、第i選択信号に対応する。 According to the above embodiment, the selection signal output circuit 130 includes first to nth timing adjustment circuits. The ith timing adjustment circuit outputs a signal obtained by delaying the ith selection control signal by the ith delay amount during the precharge period TPR as the ith selection signal. i is an integer between 1 and n. Note that in FIG. 6, the timing adjustment circuits 131 to 134 correspond to the first to nth timing adjustment circuits, and any one of them corresponds to the ith timing adjustment circuit. For example, when the timing adjustment circuit 131 is the ith timing adjustment circuit, i=1, and CTS1 and SEL1 correspond to the ith selection control signal and the ith selection signal, respectively.

このようにすれば、選択信号出力回路130は、プリチャージ期間TPRにおいて第1~第n選択信号の各々を任意の遅延量で遅延できるので、第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行うことが可能となる。 In this way, the selection signal output circuit 130 can delay each of the first through nth selection signals by any amount of delay during the precharge period TPR, making it possible to perform delay processing that differentiates the transition timing of at least two of the first through nth selection signals.

また本実施形態では、第jタイミング調整回路は、プリチャージ期間TPRにおいて、第j選択制御信号を第j遅延量で遅延させた信号を第j選択信号として出力する。jは1以上n以下でj≠iの整数である。第j遅延量は、第i遅延量と異なる。 In addition, in this embodiment, the jth timing adjustment circuit outputs a signal obtained by delaying the jth selection control signal by the jth delay amount as the jth selection signal during the precharge period TPR. j is an integer between 1 and n, and j ≠ i. The jth delay amount is different from the ith delay amount.

このようにすれば、選択信号出力回路130は、プリチャージ期間TPRにおいて、少なくとも第i選択信号と第j選択信号の遅延量が異なるような任意の遅延量で第1~第n選択信号を遅延できる。 In this way, the selection signal output circuit 130 can delay the first through nth selection signals by any delay amount during the precharge period TPR, such that at least the delay amount of the i-th selection signal is different from that of the j-th selection signal.

また本実施形態では、第iタイミング調整回路は、直列接続された第1~第q遅延回路と、セレクターSTRと、レベルシフターLFSとを含む。qは2以上の整数である。セレクターSTRは、第i選択制御信号及び第1~第q遅延回路の第1~第q出力ノードからの信号が入力され、プリチャージ期間TPRにおいて第i選択制御信号及び第1~第q出力ノードからの信号のいずれかを第i出力信号として出力する。レベルシフターLFSは、第i出力信号をレベルシフトすることで第i選択信号を出力する。第1遅延回路には、第i選択制御信号が入力される。なお図7において、遅延回路EDL1~EDL7が第1~第q遅延回路に対応し、EDLQ1~EDLQ7が第1~第q出力ノードからの信号に対応し、信号STRQが第i出力信号に対応する。 In this embodiment, the i-th timing adjustment circuit includes the first to q-th delay circuits connected in series, a selector STR, and a level shifter LFS. q is an integer equal to or greater than 2. The selector STR receives the i-th selection control signal and signals from the first to q-th output nodes of the first to q-th delay circuits, and outputs either the i-th selection control signal or the signals from the first to q-th output nodes as the i-th output signal during the precharge period TPR. The level shifter LFS outputs the i-th selection signal by level-shifting the i-th output signal. The i-th selection control signal is input to the first delay circuit. In FIG. 7, the delay circuits EDL1 to EDL7 correspond to the first to q-th delay circuits, EDLQ1 to EDLQ7 correspond to the signals from the first to q-th output nodes, and the signal STRQ corresponds to the i-th output signal.

このようにすれば、プリチャージ期間TPRにおいて第i選択制御信号及び第1~第q遅延回路の第1~第q出力ノードからの信号のいずれかがセレクターSTRにより選択されることで、第i遅延量で遅延された第i選択信号が得られる。 In this way, during the precharge period TPR, the selector STR selects either the i-th selection control signal or the signals from the first to q-th output nodes of the first to q-th delay circuits, thereby obtaining the i-th selection signal delayed by the i-th delay amount.

また本実施形態では、セレクターSTRは、画素駆動期間TDGにおいて第i選択制御信号を第i出力信号として出力する。 In this embodiment, the selector STR outputs the i-th selection control signal as the i-th output signal during the pixel drive period TDG.

このようにすれば、プリチャージ期間TPRにおいては、遅延処理された第i選択信号が出力され、画素駆動期間TDGにおいては、遅延処理されない第i選択信号が出力される。 In this way, the delayed i-th selection signal is output during the precharge period TPR, and the non-delayed i-th selection signal is output during the pixel drive period TDG.

5.本実施形態の第2動作例
図11は、本実施形態の第2動作例を説明する波形図である。図11には、選択信号SEL1~SEL4の立ち下がりとチップセレクト信号XCSの立ち上がりが偶然に一致したときの波形図を示す。
5. Second Operation Example of the Present Embodiment Fig. 11 is a waveform diagram for explaining a second operation example of the present embodiment. Fig. 11 shows a waveform diagram when the falling edges of the selection signals SEL1 to SEL4 and the rising edges of the chip select signal XCS happen to coincide with each other.

表示制御回路123は、プリチャージ期間TPRにおいてハイレベルのプリチャージ制御信号PRTMを出力する。選択信号SEL1~SEL4は、プリチャージ制御信号PRTMが立ち上がった後に立ち上がり、プリチャージ制御信号PRTMが立ち下がる前に立ち下がる。即ち、選択信号SEL1~SEL4が立ち下がった後、プリチャージ制御信号PRTMが立ち下がるまでに時間が空いている。 The display control circuit 123 outputs a high-level precharge control signal PRTM during the precharge period TPR. The selection signals SEL1 to SEL4 rise after the precharge control signal PRTM rises and fall before the precharge control signal PRTM falls. In other words, there is a period of time between when the selection signals SEL1 to SEL4 fall and when the precharge control signal PRTM falls.

設定制御回路122は、チップセレクト信号XCSとプリチャージ制御信号PRTMに基づいて書き込みイネーブル信号XCSAを出力する。具体的には、設定制御回路122は、プリチャージ制御信号PRTMがハイレベルのときにチップセレクト信号XCSがローレベルからハイレベルになったときには、プリチャージ制御信号PRTMがローレベルに遷移したタイミングで書き込みイネーブル信号XCSAをローレベルからハイレベルにする。なお、プリチャージ制御信号PRTMがローレベルのときには、設定制御回路122は、チップセレクト信号XCSを書き込みイネーブル信号XCSAとして出力する。本動作例では、この書き込みイネーブル信号XCSAの立ち上がりタイミングでコマンド反映が行われる。即ち、レジスター121は、書き込みイネーブル信号XCSAの立ち上がりタイミングでデータDATを保持する。これにより、グランドGNDにノイズが発生する選択信号SEL1~SEL4の立ち下がりタイミングと、レジスター設定処理のタイミングとがずれるので、レジスター設定処理のエラーが防止される。 The setting control circuit 122 outputs the write enable signal XCSA based on the chip select signal XCS and the precharge control signal PRTM. Specifically, when the chip select signal XCS changes from low to high while the precharge control signal PRTM is at high level, the setting control circuit 122 changes the write enable signal XCSA from low to high at the timing when the precharge control signal PRTM transitions to low level. When the precharge control signal PRTM is at low level, the setting control circuit 122 outputs the chip select signal XCS as the write enable signal XCSA. In this operation example, the command is reflected at the rising edge of the write enable signal XCSA. That is, the register 121 holds the data DAT at the rising edge of the write enable signal XCSA. As a result, the falling edge of the selection signals SEL1 to SEL4, which generate noise in the ground GND, is not aligned with the timing of the register setting process, preventing errors in the register setting process.

なお、図11では選択信号SEL1~SEL4の遷移タイミングが同時である例を示したが、本動作例においても選択信号SEL1~SEL4のうち少なくとも2つの選択信号の遷移タイミングが異なっていてもよい。 Note that while FIG. 11 shows an example in which the transition timings of the selection signals SEL1 to SEL4 are simultaneous, in this operation example as well, the transition timings of at least two of the selection signals SEL1 to SEL4 may be different.

図12は、設定制御回路122の詳細構成例である。設定制御回路122は、アドレスデコーダーADECとタイミングシフト回路XTMCとを含む。 Figure 12 shows an example of the detailed configuration of the setting control circuit 122. The setting control circuit 122 includes an address decoder ADEC and a timing shift circuit XTMC.

アドレスデコーダーADECは、アドレスADDRをレジスター121の物理アドレスにデコードする。タイミングシフト回路XTMCは、プリチャージ制御信号PRTMに基づいて、図11で説明したようにチップセレクト信号XCSの遷移タイミングをずらした書き込みイネーブル信号XCSAを生成する。レジスター121は、書き込みイネーブル信号XCSAの立ち上がりタイミングで、アドレスデコーダーADECが指示した物理アドレスにデータDATの各ビットを書き込む。 The address decoder ADEC decodes the address ADDR into a physical address of the register 121. The timing shift circuit XTMC generates a write enable signal XCSA that shifts the transition timing of the chip select signal XCS based on the precharge control signal PRTM, as described in FIG. 11. The register 121 writes each bit of the data DAT to the physical address specified by the address decoder ADEC at the rising edge of the write enable signal XCSA.

図13は、タイミングシフト回路XTMCの詳細構成例である。タイミングシフト回路XTMCは、エクスクルーシブオア回路XOREとアンド回路AEとを含む。 Figure 13 shows a detailed configuration example of the timing shift circuit XTMC. The timing shift circuit XTMC includes an exclusive OR circuit XORE and an AND circuit AE.

エクスクルーシブオア回路XOREは、チップセレクト信号XCSとプリチャージ制御信号PRTMの排他的論理和を出力する。アンド回路AEは、エクスクルーシブオア回路XOREの出力信号とチップセレクト信号XCSの論理積を書き込みイネーブル信号XCSAとして出力する。これにより、プリチャージ制御信号PRTMがハイレベルの期間において書き込みイネーブル信号XCSAがローレベルに維持されるので、プリチャージ制御信号PRTMにおいてチップセレクト信号XCSが立ち上がったとき、プリチャージ制御信号PRTMが終了したタイミングで書き込みイネーブル信号XCSAが立ち上がる。 The exclusive OR circuit XORE outputs the exclusive OR of the chip select signal XCS and the precharge control signal PRTM. The AND circuit AE outputs the logical product of the output signal of the exclusive OR circuit XORE and the chip select signal XCS as the write enable signal XCSA. As a result, the write enable signal XCSA is maintained at a low level while the precharge control signal PRTM is at a high level, so that when the chip select signal XCS rises in the precharge control signal PRTM, the write enable signal XCSA rises at the timing when the precharge control signal PRTM ends.

以上の実施形態によれば、回路装置100は、外部制御信号が入力される入力端子を含む。処理回路120は、外部制御信号の遷移タイミングを、第1~第n選択信号の遷移タイミングからずらした制御信号に基づいて、レジスター設定処理を行う。なお図2においてインターフェース端子TXCSが入力端子に対応し、図11~図13においてチップセレクト信号XCSが外部制御信号に対応し、書き込みイネーブル信号XCSAが制御信号に対応する。 According to the above embodiment, the circuit device 100 includes an input terminal to which an external control signal is input. The processing circuit 120 performs register setting processing based on a control signal whose transition timing is shifted from the transition timing of the first to nth selection signals. Note that in FIG. 2, the interface terminal TXCS corresponds to the input terminal, and in FIGS. 11 to 13, the chip select signal XCS corresponds to the external control signal, and the write enable signal XCSA corresponds to the control signal.

このようにすれば、第1~第n選択信号の遷移タイミングと制御信号の遷移タイミングとがずれる。これにより、第1~第n選択信号の遷移タイミングと、制御信号の遷移タイミングで行われるレジスター設定処理のタイミングとがずれ、レジスター設定処理のエラーが防止される。 In this way, the transition timing of the first to nth selection signals is shifted from the transition timing of the control signal. This causes a shift in the transition timing of the first to nth selection signals from the timing of the register setting process that is performed at the transition timing of the control signal, preventing errors in the register setting process.

6.電気光学装置、及び電子機器
図14は、回路装置100を含む電気光学装置350の構成例である。電気光学装置350は、回路装置100と電気光学パネル200とを含む。
14 shows an example of the configuration of an electro-optical device 350 including the circuit device 100. The electro-optical device 350 includes the circuit device 100 and an electro-optical panel 200.

回路装置100は例えばフレキシブル基板に実装され、そのフレキシブル基板が電気光学パネル200に接続され、フレキシブル基板に形成された配線によって回路装置100のデータ信号出力端子と電気光学パネル200のデータ信号入力端子とが接続される。或いは、回路装置100はリジッド基板に実装され、リジッド基板と電気光学パネル200とがフレキシブル基板により接続され、リジッド基板及びフレキシブル基板に形成された配線によって回路装置100のデータ電圧出力端子と電気光学パネル200のデータ電圧入力端子とが接続されてもよい。 The circuit device 100 is mounted on, for example, a flexible substrate, which is connected to the electro-optical panel 200, and the data signal output terminal of the circuit device 100 is connected to the data signal input terminal of the electro-optical panel 200 by wiring formed on the flexible substrate. Alternatively, the circuit device 100 may be mounted on a rigid substrate, which is connected to the electro-optical panel 200 by a flexible substrate, and the data voltage output terminal of the circuit device 100 is connected to the data voltage input terminal of the electro-optical panel 200 by wiring formed on the rigid substrate and the flexible substrate.

図15は、回路装置100を含む電子機器300の構成例である。電子機器300は、処理装置310、回路装置100、電気光学パネル200、記憶装置330、データインターフェース340、ユーザーインターフェース360を含む。電子機器300の具体例としては、例えばプロジェクターやヘッドマウントディスプレイ、携帯情報端末、車載装置、携帯型ゲーム端末、情報処理装置等の、表示装置を搭載する種々の電子機器を想定できる。車載装置は、例えばメーターパネル、カーナビゲーションシステム等である。 Figure 15 is a configuration example of an electronic device 300 including a circuit device 100. The electronic device 300 includes a processing device 310, the circuit device 100, an electro-optical panel 200, a storage device 330, a data interface 340, and a user interface 360. Specific examples of the electronic device 300 include various electronic devices equipped with a display device, such as a projector, a head-mounted display, a mobile information terminal, an in-vehicle device, a portable game terminal, and an information processing device. Examples of the in-vehicle device include a meter panel and a car navigation system.

ユーザーインターフェース360は、ユーザーからの種々の操作を受け付ける。ユーザーインターフェース360は、例えば、ボタンやマウスやキーボード、電気光学パネル200に装着されたタッチパネル等である。データインターフェース340は、画像データや制御データの入出力を行う。データインターフェース340は、例えば無線LANや近距離無線通信等の無線通信インターフェース、或いは有線LANやUSB等の有線通信インターフェースである。記憶装置330は、例えばデータインターフェース340から入力されたデータを記憶したり、或いは、処理装置310のワーキングメモリーとして機能したりする。記憶装置330は、例えばRAMやROM等のメモリー、或いはHDD等の磁気記憶装置、或いはCDドライブ、DVDドライブ等の光学記憶装置等である。処理装置310は、電子機器300の制御処理や、種々の信号処理等を行う。処理装置310は、例えばCPUやMPU等のプロセッサー、或いはASIC等である。或いは、処理装置310は、表示コントローラーであってもよいし、プロセッサーと表示コントローラーの両方により構成されていてもよい。処理装置310は、データインターフェース340から入力された或いは記憶装置330に記憶された画像データを処理して回路装置100に転送する。回路装置100は、表示コントローラー320から転送された画像データに基づいて電気光学パネル200に画像を表示させる。 The user interface 360 accepts various operations from the user. The user interface 360 is, for example, a button, a mouse, a keyboard, a touch panel attached to the electro-optical panel 200, etc. The data interface 340 inputs and outputs image data and control data. The data interface 340 is, for example, a wireless communication interface such as a wireless LAN or a short-distance wireless communication, or a wired communication interface such as a wired LAN or a USB. The storage device 330 stores, for example, data input from the data interface 340, or functions as a working memory for the processing device 310. The storage device 330 is, for example, a memory such as a RAM or a ROM, a magnetic storage device such as a HDD, or an optical storage device such as a CD drive or a DVD drive. The processing device 310 performs control processing of the electronic device 300, various signal processing, etc. The processing device 310 is, for example, a processor such as a CPU or an MPU, or an ASIC, etc. Alternatively, the processing device 310 may be a display controller, or may be composed of both a processor and a display controller. The processing device 310 processes image data input from the data interface 340 or stored in the storage device 330 and transfers it to the circuit device 100. The circuit device 100 causes the electro-optical panel 200 to display an image based on the image data transferred from the display controller 320.

例えば電子機器300がプロジェクターである場合、電子機器300は更に光源と光学系とを含む。光学系は、例えばレンズ、プリズム、ミラー等である。電気光学パネル200が透過型である場合、光学装置が光源からの光を電気光学パネル200に入射させ、電気光学パネル200を透過した光をスクリーンに投影させる。電気光学パネル200が反射型である場合、光学装置が光源からの光を電気光学パネル200に入射させ、電気光学パネル200から反射された光をスクリーンに投影させる。 For example, when the electronic device 300 is a projector, the electronic device 300 further includes a light source and an optical system. The optical system is, for example, a lens, a prism, a mirror, etc. When the electro-optical panel 200 is a transmissive type, the optical device causes light from a light source to enter the electro-optical panel 200 and projects the light that has passed through the electro-optical panel 200 onto a screen. When the electro-optical panel 200 is a reflective type, the optical device causes light from a light source to enter the electro-optical panel 200 and projects the light reflected from the electro-optical panel 200 onto a screen.

以上に説明した本実施形態の回路装置は電気光学パネルを駆動する。電気光学パネルは、第1~第nデータ線(nは3以上の整数)とデータ信号供給線との間に設けられるスイッチ回路を含む。回路装置は、データ信号供給線にデータ信号を出力するデータ線駆動回路と、第1~第n選択制御信号を出力する処理回路と、選択信号出力回路とを含む。選択信号出力回路は、第1~第n選択制御信号に基づいて、第1~第nデータ線とデータ信号供給線との接続を制御する第1~第n選択信号を、スイッチ回路に出力する。選択信号出力回路は、プリチャージ期間において第1~第n選択信号をアクティブにして第1~第nデータ線をプリチャージし、画素駆動期間において第1~第n選択信号のうち駆動される画素のデータ線に対応する選択信号をアクティブにする。選択信号出力回路は、プリチャージ期間において、第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行う。 The circuit device of the present embodiment described above drives an electro-optical panel. The electro-optical panel includes a switch circuit provided between the first to n-th data lines (n is an integer of 3 or more) and a data signal supply line. The circuit device includes a data line drive circuit that outputs a data signal to the data signal supply line, a processing circuit that outputs the first to n-th selection control signals, and a selection signal output circuit. The selection signal output circuit outputs the first to n-th selection signals that control the connection between the first to n-th data lines and the data signal supply line based on the first to n-th selection control signals to the switch circuit. The selection signal output circuit activates the first to n-th selection signals during the precharge period to precharge the first to n-th data lines, and activates a selection signal corresponding to the data line of the pixel to be driven among the first to n-th selection signals during the pixel drive period. The selection signal output circuit performs a delay process that differentiates the transition timing of at least two of the first to n-th selection signals during the precharge period.

このようにすれば、第1~第nデータ線のうち少なくとも2つのデータ線と他のデータ線とで、プリチャージ開始タイミング及びプリチャージ終了タイミングが異なる。これにより、データ線駆動回路の電源及びグランドのノイズ発生タイミングが分散され、電源及びグランドのノイズピークが低減される。これにより、処理回路に回り込むノイズが低減されるので、処理回路における処理のエラー発生が防止される。 In this way, the precharge start timing and precharge end timing are different for at least two of the first to nth data lines and the other data lines. This distributes the timing of noise generation in the power supply and ground of the data line driving circuit, reducing noise peaks in the power supply and ground. This reduces noise that gets into the processing circuit, preventing processing errors in the processing circuit.

また本実施形態では、選択信号出力回路は、画素駆動期間において遅延処理を行わずに、第1~第n選択制御信号に基づいて第1~第n選択信号を出力してもよい。 In addition, in this embodiment, the selection signal output circuit may output the first to nth selection signals based on the first to nth selection control signals without performing delay processing during the pixel drive period.

画素駆動期間において選択信号の遷移タイミングが変動すると、それに合わせて、アンプ回路がデータ電圧を出力するタイミングを変動させる必要がある。そうしないと、画素の駆動期間が短縮される等の不都合が生じるおそれがある。本実施形態によれば、画素駆動期間において第1~第n選択制御信号に遅延処理が加えられないので、第1~第n選択信号の遷移タイミングは遅延処理により変動しない。これにより、アンプ回路がデータ電圧を出力するタイミングを変える必要がなく、駆動タイミング制御が容易である。 When the transition timing of the selection signal varies during the pixel drive period, it is necessary to vary the timing at which the amplifier circuit outputs the data voltage accordingly. Otherwise, inconveniences such as a shortened pixel drive period may occur. According to this embodiment, since no delay processing is applied to the first to nth selection control signals during the pixel drive period, the transition timing of the first to nth selection signals does not vary due to the delay processing. This makes it unnecessary to change the timing at which the amplifier circuit outputs the data voltage, making drive timing control easy.

また本実施形態では、選択信号出力回路は、第iタイミング調整回路(iは1以上n以下の整数)を含んでもよい。第iタイミング調整回路は、プリチャージ期間において、第1~第n選択制御信号のうち第i選択制御信号を第i遅延量で遅延させた信号を第1~第n選択信号のうち第i選択信号として出力してもよい。 In this embodiment, the selection signal output circuit may include an ith timing adjustment circuit (i is an integer between 1 and n). The ith timing adjustment circuit may output, during the precharge period, a signal obtained by delaying the ith selection control signal among the first to nth selection control signals by the ith delay amount as the ith selection signal among the first to nth selection signals.

このようにすれば、選択信号出力回路は、プリチャージ期間において第1~第n選択信号の各々を任意の遅延量で遅延できるので、第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行うことが可能となる。 In this way, the selection signal output circuit can delay each of the first through nth selection signals by any amount of delay during the precharge period, making it possible to perform delay processing that differentiates the transition timing of at least two of the first through nth selection signals.

また本実施形態では、選択信号出力回路は、第jタイミング調整回路(jは1以上n以下でj≠iの整数)を含んでもよい。第jタイミング調整回路は、プリチャージ期間において、第1~第n選択制御信号のうち第j選択制御信号を第j遅延量で遅延させた信号を第1~第n選択信号のうち第j選択信号として出力してもよい。第j遅延量は、第i遅延量と異なる。 In addition, in this embodiment, the selection signal output circuit may include a jth timing adjustment circuit (j is an integer between 1 and n, and j ≠ i). The jth timing adjustment circuit may output a signal obtained by delaying the jth selection control signal among the first to nth selection control signals by the jth delay amount as the jth selection signal among the first to nth selection signals during the precharge period. The jth delay amount is different from the ith delay amount.

このようにすれば、選択信号出力回路は、プリチャージ期間において、少なくとも第i選択信号と第j選択信号の遅延量が異なるような任意の遅延量で第1~第n選択信号を遅延できる。 In this way, the selection signal output circuit can delay the first through nth selection signals by any delay amount during the precharge period, such that at least the delay amount of the i-th selection signal is different from that of the j-th selection signal.

また本実施形態では、第iタイミング調整回路は、直列接続された第1~第q遅延回路(qは2以上の整数)と、セレクターと、レベルシフターとを含んでもよい。セレクターは、第i選択制御信号及び第1~第q遅延回路の第1~第q出力ノードからの信号が入力され、プリチャージ期間において第i選択制御信号及び第1~第q出力ノードからの信号のいずれかを第i出力信号として出力してもよい。レベルシフターは、第i出力信号をレベルシフトすることで第i選択信号を出力してもよい。第1~第q遅延回路の第1遅延回路に第i選択制御信号が入力されてもよい。 In this embodiment, the ith timing adjustment circuit may include first to qth delay circuits (q is an integer equal to or greater than 2) connected in series, a selector, and a level shifter. The selector may receive the ith selection control signal and signals from the first to qth output nodes of the first to qth delay circuits, and output one of the ith selection control signal and the signals from the first to qth output nodes as the ith output signal during the precharge period. The level shifter may output the ith selection signal by level-shifting the ith output signal. The ith selection control signal may be input to the first delay circuit of the first to qth delay circuits.

このようにすれば、プリチャージ期間において第i選択制御信号及び第1~第q遅延回路の第1~第q出力ノードからの信号のいずれかがセレクターにより選択されることで、第i遅延量で遅延された第i選択信号が得られる。 In this way, during the precharge period, the selector selects either the i-th selection control signal or the signals from the first to q-th output nodes of the first to q-th delay circuits, thereby obtaining the i-th selection signal delayed by the i-th delay amount.

また本実施形態では、セレクターは、画素駆動期間において第i選択制御信号を第i出力信号として出力してもよい。 In this embodiment, the selector may also output the i-th selection control signal as the i-th output signal during the pixel drive period.

このようにすれば、プリチャージ期間においては、遅延処理された第i選択信号が出力され、画素駆動期間においては、遅延処理されない第i選択信号が出力される。 In this way, during the precharge period, the delayed i-th selection signal is output, and during the pixel drive period, the non-delayed i-th selection signal is output.

また本実施形態では、処理回路は、制御信号の遷移タイミングにおいてレジスター設定処理を行ってもよい。プリチャージ期間において、制御信号の遷移タイミングと、第1~第n選択信号のうち少なくとも2つの遷移タイミングとがずれていてもよい。 In addition, in this embodiment, the processing circuit may perform the register setting process at the transition timing of the control signal. During the precharge period, the transition timing of the control signal may be shifted from the transition timing of at least two of the first to nth selection signals.

このようにすれば、第1~第n選択信号のうち、いずれかの選択信号の遷移タイミングが、仮に制御信号の遷移タイミングに一致したとしても、全ての選択信号の遷移タイミングが制御信号の遷移タイミングに一致することはない。これにより、レジスター設定処理が行われるタイミングにおける電源又はグランドのノイズが低減されるので、レジスター設定処理のエラーが防止される。 In this way, even if the transition timing of any one of the first through nth selection signals coincides with the transition timing of the control signal, the transition timing of all selection signals will not coincide with the transition timing of the control signal. This reduces power supply or ground noise at the time the register setting process is performed, preventing errors in the register setting process.

また本実施形態では、回路装置は、外部制御信号が入力される入力端子を含んでもよい。処理回路は、外部制御信号の遷移タイミングを、第1~第n選択信号の遷移タイミングからずらした制御信号に基づいて、レジスター設定処理を行ってもよい。 In this embodiment, the circuit device may also include an input terminal to which an external control signal is input. The processing circuit may perform register setting processing based on a control signal whose transition timing is shifted from the transition timings of the first to nth selection signals.

このようにすれば、第1~第n選択信号の遷移タイミングと制御信号の遷移タイミングとがずれる。これにより、第1~第n選択信号の遷移タイミングと、制御信号の遷移タイミングで行われるレジスター設定処理のタイミングとがずれ、レジスター設定処理のエラーが防止される。 In this way, the transition timing of the first to nth selection signals is shifted from the transition timing of the control signal. This causes a shift in the transition timing of the first to nth selection signals from the timing of the register setting process that is performed at the transition timing of the control signal, preventing errors in the register setting process.

また本実施形態の回路装置は、データ信号供給線にデータ信号を出力するデータ線駆動回路と、第1~第n選択制御信号を出力する処理回路と、選択信号出力回路と、外部制御信号が入力される入力端子とを含む。選択信号出力回路は、第1~第n選択制御信号に基づいて、第1~第nデータ線とデータ信号供給線の接続を制御する第1~第n選択信号を、スイッチ回路に出力する。処理回路は、外部制御信号に基づく制御信号を用いてレジスター設定処理を行う。選択信号出力回路により第1~第n選択信号がアクティブにされることで第1~第nデータ線がプリチャージされるプリチャージ期間において、制御信号の遷移タイミングと、第1~第n選択信号の遷移タイミングの少なくとも2つの遷移タイミングとが、ずれている。 The circuit device of this embodiment also includes a data line driving circuit that outputs a data signal to a data signal supply line, a processing circuit that outputs first to nth selection control signals, a selection signal output circuit, and an input terminal to which an external control signal is input. The selection signal output circuit outputs first to nth selection signals to the switch circuit, which control the connection between the first to nth data lines and the data signal supply line, based on the first to nth selection control signals. The processing circuit performs a register setting process using a control signal based on the external control signal. During a precharge period in which the first to nth data lines are precharged by the selection signal output circuit making the first to nth selection signals active, the transition timing of the control signal and at least two of the transition timings of the first to nth selection signals are shifted.

また本実施形態では、処理回路は、外部制御信号の遷移タイミングを、第1~第n選択信号の遷移タイミングからずらした制御信号に基づいて、レジスター設定処理を行ってもよい。 In addition, in this embodiment, the processing circuit may perform register setting processing based on a control signal whose transition timing is shifted from the transition timing of the first to nth selection signals.

また本実施形態では、選択信号出力回路は、プリチャージ期間において、第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行ってもよい。 In addition, in this embodiment, the selection signal output circuit may perform a delay process to make the transition timing of at least two of the first to nth selection signals different during the precharge period.

また本実施形態の電気光学装置は、上記のいずれかに記載の回路装置と、電気光学パネルとを含む。 The electro-optical device of this embodiment also includes any of the circuit devices described above and an electro-optical panel.

また本実施形態の電子機器は、上記のいずれかに記載の回路装置を含む。 The electronic device of this embodiment also includes any of the circuit devices described above.

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電気光学パネル、電気光学装置及び電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail above, it will be readily apparent to those skilled in the art that many modifications are possible that do not substantially deviate from the novel matters and effects of the present disclosure. Therefore, all such modifications are intended to be included within the scope of the present disclosure. For example, a term described at least once in the specification or drawings together with a different term having a broader or similar meaning may be replaced with that different term anywhere in the specification or drawings. All combinations of the present embodiment and modifications are also included within the scope of the present disclosure. Furthermore, the configurations and operations of the circuit device, electro-optical panel, electro-optical device, and electronic device are not limited to those described in the present embodiment, and various modifications are possible.

100…回路装置、110…データ線駆動回路、120…処理回路、121…レジスター、122…設定制御回路、123…表示制御回路、130…選択信号出力回路、131~134…タイミング調整回路、135…設定回路、140…インターフェース回路、141…表示インターフェース、142…設定インターフェース、200…電気光学パネル、210…スイッチ回路、300…電子機器、310…処理装置、320…表示コントローラー、330…記憶装置、340…データインターフェース、350…電気光学装置、360…ユーザーインターフェース、CTS1~CTS4…選択制御信号、DL1~DLm…データ線、EDL1~EDL7…遅延回路、GL1~GLk…走査信号線、GND…グランド、LFS…レベルシフター、PD1~PDp…表示データ、PRTM…プリチャージ制御信号、PX…画素、SEL1~SEL4…選択信号、SL1~SLp…データ信号供給線、STR…セレクター、TDG…画素駆動期間、TPR…プリチャージ期間、VDH,VDL…電源、VPR…プリチャージ電圧、VQ1~VQp…データ信号、XCS…チップセレクト信号、XCSA…書き込みイネーブル信号 100...circuit device, 110...data line driving circuit, 120...processing circuit, 121...register, 122...setting control circuit, 123...display control circuit, 130...selection signal output circuit, 131-134...timing adjustment circuit, 135...setting circuit, 140...interface circuit, 141...display interface, 142...setting interface, 200...electro-optical panel, 210...switch circuit, 300...electronic device, 310...processing device, 320...display controller, 330...storage device, 340...data interface, 350...electro-optical device, 360...user interface source, CTS1 to CTS4...selection control signal, DL1 to DLm...data line, EDL1 to EDL7...delay circuit, GL1 to GLk...scanning signal line, GND...ground, LFS...level shifter, PD1 to PDp...display data, PRTM...precharge control signal, PX...pixel, SEL1 to SEL4...selection signal, SL1 to SLp...data signal supply line, STR...selector, TDG...pixel drive period, TPR...precharge period, VDH, VDL...power supply, VPR...precharge voltage, VQ1 to VQp...data signal, XCS...chip select signal, XCSA...write enable signal

Claims (11)

第1~第nデータ線(nは3以上の整数)とデータ信号供給線との間に設けられるスイッチ回路を含む電気光学パネルを駆動する回路装置であって、
前記データ信号供給線にデータ信号を出力するデータ線駆動回路と、
前記第1~第nデータ線と前記データ信号供給線の接続を制御する第1~第n選択信号を、前記スイッチ回路に出力する選択信号出力回路と、
チップセレクト信号とデータとを受信するインターフェース回路と、
前記チップセレクト信号がハイレベルのときイネーブルとなる書き込みイネーブル信号を生成し、前記書き込みイネーブル信号がイネーブルになったときレジスターに前記データを書き込むレジスター設定処理を行う処理回路と、
を含み、
前記選択信号出力回路は、
プリチャージ期間において前記第1~第n選択信号を一括にアクティブにして前記第1~第nデータ線をプリチャージし、
前記処理回路は、
前記プリチャージ期間において前記チップセレクト信号がローレベルからハイレベルになったとき、前記プリチャージ期間の終了後に前記書き込みイネーブル信号をイネーブルにすることで、前記書き込みイネーブル信号がイネーブルになるタイミングと、前記第1~第n選択信号の遷移タイミングとを異ならせることを特徴とする回路装置。
A circuit device for driving an electro-optical panel, the circuit device including a switch circuit provided between first to n-th data lines (n is an integer of 3 or more) and a data signal supply line,
a data line driving circuit for outputting a data signal to the data signal supply line;
a selection signal output circuit that outputs first to n-th selection signals to the switch circuit, the first to n-th data lines being connected to the data signal supply line;
an interface circuit for receiving a chip select signal and data;
a processing circuit that generates a write enable signal that is enabled when the chip select signal is at a high level, and performs a register setting process that writes the data into a register when the write enable signal is enabled;
Including,
The selection signal output circuit includes:
During a precharge period, the first to n-th selection signals are simultaneously made active to precharge the first to n-th data lines;
The processing circuitry includes:
When the chip select signal changes from a low level to a high level during the precharge period, the write enable signal is enabled after the end of the precharge period, thereby making the timing at which the write enable signal is enabled different from the transition timings of the first to nth selection signals.
請求項1に記載の回路装置において、
前記処理回路は、
画素駆動期間においては、前記チップセレクト信号がローレベルからハイレベルになったときに前記書き込みイネーブル信号をイネーブルにすることを特徴とする回路装置。
2. The circuit device according to claim 1,
The processing circuitry includes:
The circuit device according to claim 1, wherein, during a pixel driving period, the write enable signal is enabled when the chip select signal changes from a low level to a high level.
請求項に記載の回路装置において、
前記処理回路は、
第1~第n選択制御信号を出力し、
前記選択信号出力回路は、
前記第1~第n選択制御信号に基づいて、前記第1~第n選択信号を出力し、
前記プリチャージ期間において、前記第1~第n選択信号のうち少なくとも2つの選択信号の遷移タイミングを異ならせる遅延処理を行うことを特徴とする回路装置。
2. The circuit device according to claim 1 ,
The processing circuitry includes:
outputting first to n-th selection control signals;
The selection signal output circuit includes:
outputting the first to n-th selection signals based on the first to n-th selection control signals;
The circuit device comprises a delay process for causing the transition timings of at least two of the first to n-th selection signals to differ from each other during the precharge period.
請求項3に記載の回路装置において、
前記処理回路は、
前記プリチャージ期間において、遷移タイミングが互いに同じである前記第1~第n選択制御信号を出力し、
前記選択信号出力回路は、
前記第1~第n選択制御信号に対して前記遅延処理を行うことで、前記第1~第n選択信号のうち前記少なくとも2つの選択信号の遷移タイミングを異ならせることを特徴とする回路装置。
4. The circuit device according to claim 3,
The processing circuitry includes:
outputting the first to n-th selection control signals having the same transition timing during the precharge period;
The selection signal output circuit includes:
A circuit device comprising: a delay process performed on the first to n-th selection control signals, thereby making the transition timings of at least two of the first to n-th selection signals different from each other.
請求項3又は4に記載の回路装置において、
前記選択信号出力回路は、
素駆動期間において前記遅延処理を行わずに、前記第1~第n選択制御信号に基づいて前記第1~第n選択信号を出力することを特徴とする回路装置。
5. The circuit device according to claim 3,
The selection signal output circuit includes:
A circuit device, comprising: a pixel driving period; a first selection signal output section that outputs the first selection signal to the nth selection control signal;
請求項3又は4に記載の回路装置において、
前記選択信号出力回路は、
前記プリチャージ期間において、前記第1~第n選択制御信号のうち第i選択制御信号(iは1以上n以下の整数)を第i遅延量で遅延させた信号を前記第1~第n選択信号のうち第i選択信号として出力する第iタイミング調整回路を含むことを特徴とする回路装置。
5. The circuit device according to claim 3 ,
The selection signal output circuit includes:
The circuit device is characterized in that it includes an ith timing adjustment circuit that outputs a signal obtained by delaying an ith selection control signal (i is an integer greater than or equal to 1 and less than or equal to n) among the first to nth selection control signals by an ith delay amount as the ith selection signal among the first to nth selection signals during the precharge period.
請求項6に記載の回路装置において、
前記選択信号出力回路は、
前記プリチャージ期間において、前記第1~第n選択制御信号のうち第j選択制御信号(jは1以上n以下でj≠iの整数)を第j遅延量で遅延させた信号を前記第1~第n選択信号のうち第j選択信号として出力する第jタイミング調整回路を含み、
前記第j遅延量は、前記第i遅延量と異なることを特徴とする回路装置。
7. The circuit device according to claim 6,
The selection signal output circuit includes:
a jth timing adjustment circuit that outputs a signal obtained by delaying a jth selection control signal (j is an integer not less than 1 and not more than n, and j≠i) among the first to nth selection control signals by a jth delay amount as a jth selection signal among the first to nth selection signals during the precharge period;
A circuit device, wherein the jth delay amount is different from the ith delay amount.
請求項6又は7に記載の回路装置において、
前記第iタイミング調整回路は、
直列接続された第1~第q遅延回路(qは2以上の整数)と、
前記第i選択制御信号及び前記第1~第q遅延回路の第1~第q出力ノードからの信号が入力され、前記プリチャージ期間において前記第i選択制御信号及び前記第1~第q出力ノードからの信号のいずれかを第i出力信号として出力するセレクターと、
前記第i出力信号をレベルシフトすることで前記第i選択信号を出力するレベルシフターと、
を含み、
前記第1~第q遅延回路の第1遅延回路に前記第i選択制御信号が入力されることを特徴とする回路装置。
8. The circuit device according to claim 6,
The i-th timing adjustment circuit is
First to qth delay circuits (q is an integer of 2 or more) connected in series;
a selector which receives the i-th selection control signal and signals from first to q-th output nodes of the first to q-th delay circuits and outputs one of the i-th selection control signal and the signals from the first to q-th output nodes as an i-th output signal during the precharge period;
a level shifter that outputs the i-th selection signal by level-shifting the i-th output signal;
Including,
The circuit device is characterized in that the i-th selection control signal is input to a first delay circuit of the first to q-th delay circuits.
請求項8に記載の回路装置において、
前記セレクターは、
素駆動期間において前記第i選択制御信号を前記第i出力信号として出力することを特徴とする回路装置。
9. The circuit device according to claim 8,
The selector is
A circuit device comprising: a pixel driving period; a pixel driving circuit configured to output the i-th selection control signal as the i-th output signal;
請求項1乃至9のいずれか一項に記載の回路装置と、
前記電気光学パネルと、
を含むことを特徴とする電気光学装置。
A circuit arrangement according to any one of claims 1 to 9;
The electro-optical panel;
1. An electro-optical device comprising:
請求項1乃至9のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
An electronic device comprising the circuit device according to claim 1 .
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