JP7476638B2

JP7476638B2 - マルチプロセッサシステム

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Publication number: JP7476638B2
Application number: JP2020073050A
Authority: JP
Inventors: 崇人楠本
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2020-04-15
Filing date: 2020-04-15
Publication date: 2024-05-01
Anticipated expiration: 2040-04-15
Also published as: JP2021170234A; DE102021108857A1

Description

本開示は、複数のプロセッサを備えるマルチプロセッサシステムに関する。

たとえば、特許文献１には、複数のプロセッサコアを内蔵するＣＰＵを有する情報処理装置が開示されている。この特許文献１の情報処理装置は、紙などの媒体に画像を形成する処理に利用される、主記憶装置に保存されたルックアップテーブルをキャッシュにプリロードする時間を短縮するための手法を開示している。具体的には、ルックアップテーブルをＮ個のデータに分割し、分割したＮ個の部分データをＮ個のプロセッサコアのいずれかに割り当てる。各プロセッサコアは、割り当てられた部分データの読み出しを、共用されるＬ２キャッシュメモリに要求する。Ｌ２キャッシュメモリは、読み出し手段を有し、この読み出し手段が、各プロセッサコアからの要求に応じて、主記憶装置から該当する部分データを読み出す。これにより、主記憶装置からＬ２キャッシュメモリに、それぞれの部分データがプリロードされる（つまり、ルックアップテーブルがＬ２キャッシュメモリにコピーされる）。各プロセッサコアによるプリロードは並列的に行われるので、ルックアップテーブルのコピーに要する時間が短縮される。

特開２０１７－５８７３８号公報

主記憶装置へのアクセスには比較的長い時間を要するため、特許文献１の情報処理装置のように、複数のプロセッサコアと主記憶装置との間に、高速にアクセス可能なキャッシュを設けることが一般的である。

しかしながら、車載機器制御に代表されるような様々な処理を周期的に実行するシステムにおいては、ある特定の処理の実行によって、その特定の処理で使用される命令およびデータがキャッシュに格納されても、同じ特定の処理が再び実行されるまでの間に、他のいくつかの処理が実行されることにより、特定の処理で使用される命令およびデータが上書きされてしまう場合がある。このような場合、同じ特定の処理が再び実行されるとき、その特定の処理で使用される命令およびデータは、キャッシュに残っていないことが起こり得る。このため、キャッシュを搭載していても、期待する性能向上効果が得られない虞がある。

本開示は、上述した点に鑑みてなされたものであり、複数のプロセッサにて共用されるキャッシュに、特定の処理を実行するために必要な命令およびデータが存在する確率を高めることが可能なマルチプロセッサシステムを提供することを目的とする。

上記目的を達成するために、本開示によるマルチプロセッサシステムは、
複数のプロセッサ（４０ａ～４０ｎ）と、
複数のプロセッサの各々に対して、割り当てられたタスクの実行開始を指示するスケジューラ（４８）と、
複数のプロセッサがタスクを実行する際に用いられる命令およびデータを保存するメモリ（２２，２４）と、
複数のプロセッサとメモリとの間に設けられ、複数のプロセッサによって共用されるキャッシュ（４４）と、を備え、
スケジューラは、実行予定の処理に関する情報を取得し、その実行予定の処理が、複数のプロセッサに、同期して実行されるタスクである並列処理であるか否かを判定し、並列処理であると判定した場合、並列処理の実行開始を指示する前に、待機状態にあるプロセッサに対して、並列処理で使用される命令およびデータの少なくとも一部をメモリから読み出してキャッシュに格納するためのキャッシュ更新処理（Ｓ１４０、Ｓ１６０、Ｓ３４０、Ｓ３６０、Ｓ４１０）を割り当てて、その実行開始を指示し、
スケジューラは、キャッシュ更新処理として、待機状態にあるプロセッサに対し並列処理の少なくとも一部の処理の実行開始を指示して、待機状態にあるプロセッサに並列処理の少なくとも一部の処理を予備実行させることにより、並列処理で使用される命令およびデータの少なくとも一部をメモリから読み出してキャッシュに格納させるように構成される。

上述したように、本開示のマルチプロセッサシステムによれば、複数のプロセッサに、同期して実行される並列処理の割り当てが予定されているときに、待機状態にあるプロセッサを利用して、並列処理で使用される命令およびデータの少なくとも一部をメモリから読み出してキャッシュに格納するためのキャッシュ更新処理が実行される。このため、複数のプロセッサが並列処理を実行する際には、その並列処理で使用される命令およびデータの少なくとも一部がキャッシュに格納された状態とすることができる。この結果、本開示のマルチプロセッサシステムは、並列処理を実行する時点で、その並列処理に必要な命令やデータがキャッシュに存在する確率を高めることができる。

上記括弧内の参照番号は、本開示の理解を容易にすべく、後述する実施形態における具体的な構成との対応関係の一例を示すものにすぎず、なんら本開示の範囲を制限することを意図したものではない。

また、上述した特徴以外の、特許請求の範囲の各請求項に記載した技術的特徴に関しては、後述する実施形態の説明および添付図面から明らかになる。

マルチプロセッサシステムが適用される車両用電子制御装置の構成の一例を示す構成図である。マルチプロセッサシステムの構成の一例を示す構成図である。第１実施形態による、キャッシュ更新処理を含む、スケジューラによって実行される処理の一例を示すフローチャートである。メモリプロテクションユニットの設定を解除するために、スケジューラによって実行される処理の一例を示すフローチャートである。図３のフローチャートに示す処理により、予定されている並列処理（ｎ＋１）の実行前に待機状態となるプロセッサエレメントに、その並列処理（ｎ＋１）の一部の処理を予備実行させた場合の、各プロセッサエレメントの動作状態の一例を示す動作図である。第２実施形態による、キャッシュ更新処理を含む、スケジューラによって実行される処理の一例を示すフローチャートである。図６のフローチャートに示す処理により、予定されている並列処理（ｎ＋１）の実行前に待機状態となるプロセッサエレメントに、その並列処理（ｎ＋１）で使用される命令およびデータのメモリからの読み出しと、キャッシュへの書き込みのための処理を実行させた場合の、各プロセッサエレメントの動作状態の一例を示す動作図である。第３実施形態による、キャッシュ更新処理を含む、スケジューラによって実行される処理の一例を示すフローチャートである。図８のフローチャートに示す処理により、予定されている並列処理（ｎ＋１）の実行前に待機状態となる複数のプロセッサエレメントに、その並列処理（ｎ＋１）の一部の処理を予備実行させた場合の、各プロセッサエレメントの動作状態の一例を示す動作図である。第４実施形態による、予定されている並列処理（ｎ＋１）の実行前に待機状態となる複数のプロセッサエレメントに、その並列処理（ｎ＋１）の一部の処理を予備実行させた場合の、各プロセッサエレメントの動作状態の一例を示す動作図である。第５実施形態による、予定されている並列処理（ｎ＋１）の実行前に待機状態となるプロセッサエレメントに、その並列処理（ｎ＋１）の一部の処理を予備実行させた場合の、各プロセッサエレメントの動作状態の一例を示す動作図である。第６実施形態による、マルチプロセッサシステムの構成の一例を示す構成図である。

（第１実施形態）
以下、本開示によるマルチプロセッサシステムの第１実施形態が、図面を参照しつつ詳細に説明される。図１は、本実施形態のマルチプロセッサシステムが適用される車両用電子制御装置の構成の一例を示す構成図である。車両用電子制御装置は、様々な処理を高速かつ周期的に実行する。本開示によるマルチプロセッサシステムは、このような、様々な処理を高速かつ周期的に実行する制御装置に適用すると、特に有効である。ただし、本開示によるマルチプロセッサシステムは、同じ処理が周期的に実行されない制御装置に適用されてもよい。また、本開示によるマルチプロセッサシステムの適用例は、車両用電子制御装置に限られず、たとえば、通信機器、工作機器、建設機器などの他の用途に用いられる各種の機器の電子制御装置に適用することもできる。

図１に示す車両用電子制御装置１０は、たとえば、車両に搭載されたエンジンを制御するエンジン制御装置として用いることができる。以下、車両用電子制御装置をエンジン制御装置として用いた例について説明する。

エンジン制御装置１０は、車両に搭載されたバッテリ１からの電源供給を受けて動作する。このエンジン制御装置１０は、図１に示すように、主として、電源回路１２、入力回路１４、マイコン１６、および出力回路３２を備えている。

電源回路１２は、バッテリ１から供給される電源の電圧を、入力回路１４、マイコン１６、出力回路３２のそれぞれに適した電圧に変換して提供する。入力回路１４は、エンジンを制御するために必要な各種センサの検出信号や各種スイッチの入力信号を入力し、マイコン１６において取り扱うことができるように、波形整形、増幅等の信号処理を行う。たとえば、入力回路１４には、エンジン回転数、燃料圧力、アクセル開度、吸入空気量、エンジン冷却水温などを検出する各種のセンサからの検出信号や、スタータスイッチ，アイドルスイッチ等の各スイッチからの入力信号が入力される。

マイコン１６は、Ｉ／Ｏ回路１８、ＣＰＵ２０、ＲＯＭ２２、ＲＡＭ２４、ＡＤ変換器２６、タイマ２８、およびこれらの構成を接続するシステムバス３０などを備えている。ＣＰＵ２０は、ＲＯＭ２２に記憶されたエンジン制御プログラムをＲＡＭ２４の一時記憶機能を利用しつつ実行する。このエンジン制御プログラムの実行により、ＣＰＵ２０は、Ｉ／Ｏ回路１８を介してマイコン１６に取り込まれた、入力回路１４から入力されたセンサ検出信号やスイッチ入力信号を取得する。なお、アナログ信号として入力回路１４に入力された信号は、マイコン１６に取り込まれる時点で、ＡＤ変換器２６により、デジタル信号に変換される。ＣＰＵ２０は、取得したセンサ信号やスイッチ入力信号に基づいて、エンジンの各気筒の最適な点火時期、燃料噴射時期および燃料噴射量などを演算する。

そして、マイコン１６は、演算した点火時期に従って、各気筒のイグナイタに出力回路３２を介して点火信号を出力し、各気筒内で圧縮された燃料と空気の混合気に点火する。また、マイコン１６は、演算した燃料噴射量と、燃料噴射時期の直前にインジェクタに供給されている燃料圧力とに基づいて燃料噴射期間を算出する。マイコン１６は、演算した燃料噴射時期が到来すると、対応するインジェクタに出力回路３２を介して駆動信号を出力する。この駆動信号によってインジェクタが開弁され、インジェクタから燃料の噴射が開始される。燃料噴射の開始から、算出した燃料噴射期間が経過したことが、たとえばタイマ２８によってカウントされると、マイコン１６は、駆動信号の出力を停止して、インジェクタを閉弁する。さらに、マイコン１６は、出力回路３２を介して他のＥＣＵへ、エンジンの制御状態を示す信号や、異常が発生した際にその異常状態を示す信号などを出力する。

上述したエンジン制御プログラムは、エンジンの省燃費性能の向上や排ガス規制への対応などのために、複雑化および高度化される傾向にある。本実施形態では、ＣＰＵ２０がそのようなエンジン制御プログラムを適切に処理できるようにするため、ＣＰＵ２０は、後述するように複数のプロセッサエレメントを有している。そして、エンジン制御プログラムは、複数のプロセッサエレメントにて同期して並列的に実行される並列処理を含むように構成されている。換言すれば、複雑で高負荷な演算処理は、並列処理として、複数のプロセッサエレメントで分担して実行される。このように、本実施形態におけるマイコン１６は、マルチプロセッサシステムとして構成されている。

以下、図２を参照して、マイコン（マルチプロセッサシステム）１６における、ＣＰＵ２０に関する構成について説明する。図２に示すように、ＣＰＵ２０は、複数のプロセッサエレメント４０ａ～４０ｎを有する。これら複数のプロセッサエレメント４０ａ～４０ｎには、それぞれのプロセッサエレメント４０ａ～４０ｎを識別するためのＰＥ番号＃１～＃ｎが付与されている。また複数のプロセッサエレメント４０ａ～４０ｎには、それぞれ、Ｌ１キャッシュ４２ａ～４２ｎが個別に設けられている。ただし、本実施形態では、Ｌ１キャッシュ４２ａ～４２ｎは省略されても良い。さらに、ＣＰＵ２０には、複数のプロセッサエレメント４０ａ～４０ｎで共用されるＬ２キャッシュ４４が設けられている。Ｌ１キャッシュ４２ａ～４２ｎおよびＬ２キャッシュ４４は、プロセッサエレメント４０ａ～４０ｎと、メモリとしてのＲＯＭ２２、ＲＡＭ２４との間に設けられている。Ｌ１キャッシュ４２ａ～４２ｎおよびＬ２キャッシュ４４は、プロセッサエレメント４０ａ～４０ｎに割り当てられた処理（タスク）が実行されるとき、その処理に使用される命令またはデータがＲＯＭ２２（またはＲＡＭ２４）から読み出されると、その読み出された命令またはデータを、ＲＯＭ２２の記憶場所を示すアドレスとともに格納して保持する。

各々のプロセッサエレメント４０ａ～４０ｎは、後述するスケジューラ４８から、割り当てられた処理の実行要求を受けると、その処理を実行するために必要な命令やデータを、アドレスを指定した読み出し要求により、ＲＯＭ２２（またはＲＡＭ２４）から読み出そうとする。このプロセッサエレメント４０ａ～４０ｎからの読み出し要求は、最初にＬ１キャッシュ４２ａ～４２ｎに入力される。Ｌ１キャッシュ４２ａ～４２ｎは、入力された読み出し要求に該当する命令やデータを自身が保持しているかを検索する。自身が保持している場合、Ｌ１キャッシュ４２ａ～４２ｎは、該当する命令やデータをプロセッサエレメント４０ａ～４０ｎに提供する。自身が保持していない場合には、Ｌ１キャッシュ４２ａ～４２ｎは、プロセッサエレメント４０ａ～４０ｎからの読み出し要求をＬ２キャッシュ４４に転送する。Ｌ２キャッシュ４４も、Ｌ１キャッシュ４２ａ～４２ｎと同様に、入力された読み出し要求に該当する命令やデータを自身が保持しているか高速に検索する。自身が保持している場合、Ｌ２キャッシュ４４は、該当する命令やデータを、Ｌ１キャッシュ４２ａ～４２ｎを介して、プロセッサエレメント４０ａ～４０ｎに提供する。自身が保持していない場合には、Ｌ２キャッシュ４４は、プロセッサエレメント４０ａ～４０ｎからの読み出し要求をメモリ（ＲＯＭ２２および／またはＲＡＭ２４）に転送する。

メモリプロテクションユニット４６は、プロセッサエレメント４０ａ～４０ｎごとに、読み出し要求や、書き込み要求の許可、禁止を設定可能なものである。本実施形態では、メモリプロテクションユニット４６は、後述するスケジューラ４８によって、並列処理のサブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎからの、メモリ（ＲＯＭ２２、ＲＡＭ２４）や、ＡＤ変換器２６やタイマ２８などの周辺機器のレジスタなどに対する書き込み要求を遮断するように設定される。

スケジューラ４８は、複数のプロセッサエレメント４０ａ～４０ｎの各々に対して処理実行要求を出力することにより、それぞれに割り当てられた処理の実行を開始させる。また、スケジューラ４８は、詳しくは後述するが、待機状態にあるプロセッサエレメント４０ａ～４０ｎに対して、実行予定の並列処理の少なくとも一部のサブ処理を予備実行するように処理実行要求を出力することにより、待機状態にあるプロセッサエレメント４０ａ～４０ｎに、実行予定の並列処理の少なくとも一部のサブ処理を予備実行させる。さらに、スケジューラ４８は、各プロセッサエレメント４０ａ～４０ｎにて割り当てられた処理が完了すると、各プロセッサエレメント４０ａ～４０ｎから処理完了通知を受信する。

なお、複数のプロセッサエレメント４０ａ～４０ｎに割り当てられる処理（タスク）は、ＲＯＭ２２またはＲＡＭ２４に格納されている情報に基づいて決定される。たとえば、ＲＡＭ２４は、実行要求のあった処理を示すタスクＩＤを格納する処理待ち領域を有することができる。たとえば、ＣＰＵ２０においてある処理が実行されたとき、その処理が、少なくとも１つの別の処理の実行を要求する命令を含んでいた場合、別の処理のタスクＩＤが、上記の処理待ち領域に格納される。また、センサによって所定の信号が検出されたとき、タイマによって所定時間がカウントされたとき、他のＥＣＵからの所定の信号が入力されたときなどにも、処理の実行要求が発生して、該当する処理のタスクＩＤが上記の処理待ち領域に格納される場合がある。複数の処理のタスクＩＤが、同時期に上記の処理待ち領域に格納された場合には、所定のルール（例えば、先着順、優先度順、処理時間順、または、それらの任意の組み合わせなど）に従って、処理の実行順序が決定されればよい。あるいは、ＣＰＵ２０にて実行される処理の順序は、エンジン制御プログラムにおいて予め定められ、その定められた処理の順序に従って、それぞれの処理を示すタスクＩＤが上記の処理待ち領域に格納されてもよい。

さらに、ＲＯＭ２２（またはＲＡＭ２４）には、プロセッサエレメント情報（以下、ＰＥ情報）として、処理毎に、それぞれの処理がいずれのプロセッサエレメント４０ａ～４０ｎに割り当てられるかを示すＰＥ番号＃１～＃ｎと、それぞれの処理を実行するための命令やデータが格納された領域のアドレスとが予め格納されている。スケジューラ４８は、ＰＥ情報を参照して、該当する処理に対応するＰＥ番号＃１～＃ｎから、実行予定の処理が割り当てられるプロセッサエレメント４０ａ～４０ｎを把握する。そして、スケジューラ４８は、該当するプロセッサエレメント４０ａ～４０ｎに、実行する処理のアドレスを指定しつつ、処理実行要求を出力する。これにより、各プロセッサエレメント４０ａ～４０ｎにおいて、割り当てられた処理の実行が開始される。また、処理が、複数のプロセッサエレメント４０ａ～４０ｎに割り当てられるサブ処理を含み、それらサブ処理が複数のプロセッサエレメント４０ａ～４０ｎによって同期して実行される並列処理である場合、スケジューラ４８は、並列処理に含まれる各サブ処理を実行する複数のプロセッサエレメント４０ａ～４０ｎに対して、実質的に同時に処理実行要求を出力する。

なお、図２においては、スケジューラ４８は、ＣＰＵ２０の外部に設けられているが、たとえば、ＣＰＵ２０としてデータフロープロセッサを用いた場合などには、スケジューラ４８がＣＰＵ２０に内蔵されてもよい。

次に、図３のフローチャートを参照して、複数のプロセッサエレメント４０ａ～４０ｎによって共用されるＬ２キャッシュ４４に、並列処理を実行するために必要な命令およびデータが存在する確率を高めるために、すなわち、キャッシュヒット率を高めるために、スケジューラ４８によって実行される処理の一例について説明する。図３のフローチャートに示す処理は、マイコン１６のパワーオンリセットの解除をトリガとして開始される。ただし、マイコン１６は、タイマ、Ｉ／Ｏ、他のＥＣＵなどからトリガ信号を受け取って、処理を開始するように構成してもよい。

最初のステップＳ１００において、スケジューラ４８は、次に実行予定の処理（ｎ）に関する情報を取得する。具体的には、スケジューラ４８は、処理待ち領域を参照して、次に実行予定の処理（ｎ）を把握する。さらに、スケジューラ４８は、ＲＯＭ２２（またはＲＡＭ２４）に格納されたＰＥ情報を参照して、処理（ｎ）が割り当てられるプロセッサエレメント４０ａ～４０ｎを示すＰＥ番号＃１～＃ｎと、その処理（ｎ）が保存されたアドレス（処理（ｎ）が並列処理である場合、処理（ｎ）に含まれる各サブ処理のＰＥ番号＃１～＃ｎとアドレス）を取得する。ステップＳ１１０では、スケジューラ４８は、次に実行予定の処理（ｎ）が、並列処理であるか否かを判定する。並列処理と判定した場合、スケジューラ４８は、ステップＳ１２０の処理に進む。並列処理ではないと判定した場合、スケジューラは、ステップＳ１００の処理に戻る。

ステップＳ１２０では、スケジューラ４８は、処理（ｎ）の次に実行予定の処理（ｎ＋１）に関する情報を、ステップＳ１００と同様に取得する。そして、ステップＳ１３０において、処理（ｎ＋１）は並列処理であるか否かを判定する。並列処理と判定した場合、スケジューラ４８は、ステップＳ１４０の処理に進む。並列処理ではないと判定した場合、スケジューラは、ステップＳ１００の処理に戻る。なお、ステップＳ１１０またはステップＳ１３０において否定判定された場合であって、実行予定の処理（ｎ）または次に実行予定の処理（ｎ）が存在するが、それが並列処理ではない場合、スケジューラ４８は、図示しない別ルーチンにて、処理（ｎ）が割り当てられたプロセッサエレメント４０ａ～４０ｎに、適切なタイミングで、その処理（ｎ）の実行開始要求を出力する。

ステップＳ１４０において、スケジューラ４８は、並列処理（ｎ）のサブ処理が割り当てられていないプロセッサエレメント４０ａ～４０ｎの中から、並列処理（ｎ＋１）の少なくとも一部のサブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎを選択する。たとえば、スケジューラ４８は、並列処理（ｎ）のサブ処理が割り当てられていないプロセッサエレメント４０ａ～４０ｎの中で、最も小さいＰＥ番号のプロセッサエレメント４０ａ～４０ｎを、並列処理（ｎ＋１）の少なくとも一部のサブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎとして選択することができる。もしくは、別の算出方法にて、並列処理（ｎ＋１）の少なくとも一部のサブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎを選択してもよい。また、並列処理（ｎ＋１）の少なくとも一部のサブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎの数は、単数であってもよいし、複数であってもよい。さらに、スケジューラ４８は、選択したプロセッサエレメント４０ａ～４０ｎによって予備実行させるサブ処理も決定する。

たとえば、図５は、ＣＰＵ２０が３つのプロセッサエレメント４０ａ～４０ｃを有し、それら３つのプロセッサエレメント４０ａ～４０ｃにより、並列処理（ｎ）としての並列処理Ａと、次の並列処理（ｎ＋１）としての並列処理Ｂが実行される場合の、各プロセッサエレメント４０ａ～４０ｃが実行する各並列処理Ａ、Ｂのサブ処理の一例を示している。具体的には、並列処理Ａは、サブ処理Ａ１、Ａ２を含む。サブ処理Ａ１は、プロセッサエレメント４０ａに割り当てられる。サブ処理Ａ２は、プロセッサエレメント４０ｂに割り当てられる。また、並列処理Ｂは、サブ処理Ｂ１、Ｂ２、Ｂ３を含む。サブ処理Ｂ１は、プロセッサエレメント４０ａに割り当てられる。サブ処理Ｂ２は、プロセッサエレメント４０ｂに割り当てられる。サブ処理Ｂ３は、プロセッサエレメント４０ｃに割り当てられる。図５に示す例では、並列処理Ａが実行されるとき、プロセッサエレメント４０ｃが待機状態（Ｉｄｌｅ状態）となる。このため、並列処理Ｂの少なくとも一部のサブ処理を予備実行するプロセッサエレメントとして、プロセッサエレメント４０ｃが選択される。さらに、図５に示す例では、並列処理Ｂの少なくとも一部のサブ処理として、サブ処理Ｂ１、Ｂ２がプロセッサエレメント４０ｃによって予備実行される。

待機状態となるプロセッサエレメント４０ｃに、いずれのサブ処理を予備実行させるかに関して、たとえば、スケジューラ４８は、並列処理Ｂのサブ処理Ｂ１、Ｂ２、Ｂ３の中で、ＲＯＭ２２（またはＲＡＭ２４）からの命令およびデータの読み出しに最も時間がかかる処理（たとえば、サブ処理Ｂ１）を含む少なくとも一部のサブ処理を、予備実行するサブ処理として決定してもよい。これにより、並列処理Ｂを完了するまでに要する時間を効果的に短縮することができる。この場合、たとえば、上述したＰＥ情報が、各サブ処理の命令およびデータの読み出しにかかる時間情報、または最も時間のかかるサブ処理を示す情報を含むように構成することにより、スケジューラ４８は、容易に予備実行するサブ処理を決定することができる。あるいは、各並列処理のＰＥ情報が、予備実行の対象となるサブ処理を直接的に示す情報を含んでいてもよい。

または、スケジューラ４８は、待機状態となるプロセッサエレメント４０ｃが実行する予定のサブ処理Ｂ３を含む、並列処理Ｂの少なくとも一部のサブ処理を、予備実行するサブ処理として決定してもよい。これにより、Ｌ２キャッシュ４４よりもさらに高速にアクセス可能なＬ１キャッシュ４２ｃにサブ処理Ｂ３の命令やデータを格納することができるので、プロセッサエレメント４０ｃは、サブ処理Ｂ３をより早期に完了させることができるようになる。さらに、スケジューラ４８は、並列処理Ｂに含まれるすべてのサブ処理Ｂ１～Ｂ３を予備実行の対象として決定してもよい。

図３のフローチャートのステップＳ１５０では、スケジューラ４８は、メモリプロテクションユニット４６に対して、並列処理（ｎ）のサブ処理を実行するプロセッサエレメント４０ａ～４０ｎの出力の通過を許可し、並列処理（ｎ＋１）のサブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎの書き込み要求出力を遮断する設定を行う。図５に示す例では、スケジューラ４８は、並列処理Ａのサブ処理Ａ１、Ａ２を実行するプロセッサエレメント４０ａ、４０ｂの出力の通過を許可し、並列処理Ｂのサブ処理Ｂ１、Ｂ２を予備実行するプロセッサエレメント４０ｃの書き込み要求出力を遮断するように、メモリプロテクションユニット４６を設定する。本実施形態では、並列処理（ｎ＋１）のサブ処理の予備実行は、制御仕様上、意図しないタイミングで実行されることになる。そこで、サブ処理の予備実行がエンジン制御に影響を及ぼさないようにするために、サブ処理を予備実行するプロセッサエレメント４０ａ～４０ｎから、メモリ（ＲＯＭ２２、ＲＡＭ２４）や、ＡＤ変換器２６、タイマ２８などの周辺機器のレジスタなどに対する書き込み要求出力を遮断するのである。

なお、書き込み要求出力の遮断は、メモリプロテクションユニット４６のようなハードウエアを利用する方法以外に、ソフトウェアを利用して実施することも可能である。たとえば、ソフトウェア上で、予備実行であるか否かを判定し、予備実行と判定した場合には、書き込み要求を出力しないように設定すればよい。

ステップＳ１６０では、スケジューラ４８は、並列処理（ｎ）のサブ処理を実行するすべてのプロセッサエレメント４０ａ～４０ｎと、並列処理（ｎ＋１）のサブ処理を予備実行するすべてのプロセッサエレメント４０ａ～４０ｎとに対して、実質的に同時に処理実行要求を送信する。図５に示す例では、スケジューラ４８は、並列処理Ａのサブ処理Ａ１、Ａ２をそれぞれ実行するプロセッサエレメント４０ａ、４０ｂと、並列処理Ｂのサブ処理Ｂ１、Ｂ２を予備実行するプロセッサエレメント４０ｃとに対して、実質的に同時に処理実行要求を送信している。これにより、プロセッサエレメント４０ｃによって、並列処理Ａの次に実行予定の並列処理Ｂのサブ処理Ｂ１、Ｂ２の予備実行が開始される。その結果、並列処理Ｂが開始される前に、並列処理Ｂのサブ処理Ｂ１、Ｂ２で使用される命令およびデータをＲＯＭ２２（またはＲＡＭ２４）から読み出して、Ｌ２キャッシュ４４に格納させることができる。

ステップＳ１７０では、スケジューラ４８は、並列処理（ｎ）のサブ処理を実行するすべてのプロセッサエレメント４０ａ～４０ｎから処理完了通知を受信したか否かを判定する。この判定処理において、すべてのプロセッサエレメント４０ａ～４０ｎから処理完了通知を受信したと判定した場合、ステップＳ１８０の処理に進む。一方、すべてのプロセッサエレメント４０ａ～４０ｎから処理完了通知を受信していないと判定した場合、処理完了通知を受信するまで、ステップＳ１７０の処理を繰り返す。ステップＳ１８０では、判定対象とする処理を１つ進めるため、判定対象となる処理を指定する変数ｎをインクリメントする。その後、スケジューラ４８は、ステップＳ１００の処理に戻り、上述したＳ１００からＳ１８０の処理を繰り返し実行する。

図４のフローチャートに示す処理は、図３のフローチャートのステップＳ１５０によってメモリプロテクションユニット４６の設定が行われると、その設定を解除するために、スケジューラ４８において実行されるものである。

ステップＳ１９０では、スケジューラ４８は、並列処理（ｎ＋１）のサブ処理の少なくとも一部を割り当てたすべてのプロセッサエレメント４０ａ～４０ｎから予備実行完了通知を受信したか、または、並列処理（ｎ＋１）の処理実行要求を送信したか否かを判定する。予備実行が完了するか、または並列処理（ｎ＋１）の実行要求が送信された場合、もはやメモリプロテクションユニット４６によって、並列処理（ｎ＋１）のサブ処理の少なくとも一部を割り当てたプロセッサエレメント４０ａ～４０ｎからの書き込み要求出力を遮断しておく必要はない。そのため、ステップＳ１９５の処理に進み、スケジューラ４８は、メモリプロテクションユニットの出力遮断設定を解除する。ただし、並列処理（ｎ＋１）が実行されるときに、次の並列処理（ｎ＋２）のサブ処理の少なくとも一部の予備実行を行うプロセッサエレメント４０ａ～４０ｎがある場合には、そのプロセッサエレメント４０ａ～４０ｎからの書き込み要求出力を遮断する設定は維持される。

なお、スケジューラ４８は、たとえば、図５に示すように、並列処理Ａのサブ処理Ａ１、Ａ２が完了すると、次の並列処理Ｂの処理実行要求を送信する準備が整い次第、各プロセッサエレメント４０ａ～４０ｃに処理実行要求を送信する。この際、スケジューラ４８は、並列処理Ｂのサブ処理Ｂ１、Ｂ２を予備実行しているプロセッサエレメント４０ｃが、サブ処理Ｂ１、Ｂ２の予備実行を完了したか否かを考慮しなくてもよい。たとえサブ処理Ｂ１、Ｂ２が途中で中断されたとしても、エンジン処理にはなんら悪影響は生じず、また、それまでに予備実行されたサブ処理Ｂ１、Ｂ２に関する命令およびデータはＬ２キャッシュ４４に格納されているので、その後実行される並列処理Ｂにおけるキャッシュヒット率の向上効果は十分に見込めるためである。

上述した第１実施形態のマルチプロセッサシステム１６によれば、複数のプロセッサエレメント４０ａ～４０ｎに、同期して実行される並列処理（ｎ＋１）の割り当てが予定されているときに、その並列処理（ｎ＋１）の実行前に待機状態となるプロセッサエレメント４０ａ～４０ｎを利用して、並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部をＲＯＭ２２またはＲＡＭ２４から読み出してＬ２キャッシュ４４に格納するため、並列処理（ｎ＋１）のサブ処理の少なくとも一部が予備実行される。これにより、複数のプロセッサエレメント４０ａ～４０ｎが並列処理（ｎ＋１）を実行する際には、その並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部がＬ２キャッシュ４４に格納された状態とすることができる。この結果、本実施形態のマルチプロセッサシステム１６は、並列処理（ｎ＋１）を実行する時点で、その並列処理（ｎ＋１）に必要な命令やデータの少なくとも一部がＬ２キャッシュ４４に存在する確率、すなわち、キャッシュヒット率を高めることができる。

なお、上述した第１実施形態では、複数のプロセッサエレメント４０Ａａ～４０ｎにより、並列処理（ｎ＋１）の前に、並列処理（ｎ）が実行される場合に、並列処理（ｎ）の実行期間中、待機状態となるプロセッサエレメント４０ａ～４０ｎに、並列処理（ｎ＋１）のサブ処理の少なくとも一部を予備実行させる例について説明した。これは、並列処理（ｎ＋１）の前に、別の並列処理（ｎ）が実行される場合、並列処理（ｎ）の実行中に待機状態となるプロセッサエレメント４０ａ～４０ｎの把握が容易であったり、予備実行の開始を、別の並列処理（ｎ）の開始と揃えたりすることができたりして、比較的、容易に待機状態となるプロセッサエレメント４０ａ～４０ｎに、並列処理（ｎ＋１）のサブ処理の予備実行を行わせることができるためである。

しかしながら、並列処理（ｎ＋１）の前に実行される処理が並列処理（ｎ）ではない場合であっても、並列処理（ｎ＋１）の前に、すべてのプロセッサエレメント４０ａ～４０ｎに処理が割り当てられておらず、待機状態となるプロセッサエレメント４０ａ～４０ｎが存在する場合には、その待機状態となるプロセッサエレメント４０ａ～４０ｎに並列処理（ｎ＋１）のサブ処理の少なくとも一部を予備実行させることが可能である。

（第２実施形態）
次に、本開示によるマルチプロセッサシステムの第２実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム１６の基本的な構成は、第１実施形態に係るマルチプロセッサシステム１６と同様であるため説明を省略する。

上述した第１実施形態のマルチプロセッサシステム１６では、並列処理（ｎ＋１）のサブ処理の少なくとも一部を、その並列処理（ｎ＋１）の前に待機状態となるプロセッサエレメント４０ａ～４０ｎに実際に予備実行させることにより、並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部をＲＯＭ２２またはＲＡＭ２４から読み出して、Ｌ２キャッシュ４４に格納させるものであった。

それに対して、本実施形態のマルチプロセッサシステム１６では、並列処理（ｎ＋１）の前に待機状態となるプロセッサエレメント４０ａ～４０ｎに、並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部のＲＯＭ２２またはＲＡＭ２４からの読み出しと、その読み出した命令およびデータのＬ２キャッシュ４４への書き込みを行う処理を実行させることにより、並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部をＲＯＭ２２またはＲＡＭ２４から読み出して、Ｌ２キャッシュ４４に格納させるものである。

本実施形態では、各並列処理に対して、その並列処理で使用される命令およびデータの少なくとも一部のＲＯＭ２２またはＲＡＭ２４からの読み出しと、その読み出した命令およびデータのＬ２キャッシュ４４への書き込み処理を行うプログラムが用意され、ＲＯＭ２２またはＲＡＭ２４に保存されている。この際、メモリから読み出して、Ｌ２キャッシュ４４への書き込み処理の対象とする命令およびデータは、たとえば、並列処理Ｂのサブ処理Ｂ１、Ｂ２、Ｂ３単位で決定されてもよいし、すべてのサブ処理Ｂ１、Ｂ２、Ｂ３の一部もしくは全部の命令およびデータとしてもよい。なお、本実施形態を採用するためには、Ｌ２キャッシュ４４が、プロセッサエレメント４０ａ～４０ｎから直接的な書き込みを受け付けるハードウエア機能を有していることが必要である。

図６のフローチャートは、本実施形態のマルチプロセッサシステム１６のスケジューラ４８が実行する処理の一例を示している。図６のフローチャートのステップＳ２００～Ｓ２３０の処理は、図３のフローチャートのステップＳ１００～Ｓ１３０の処理と同様であるため、説明を省略する。

ステップＳ２４０において、スケジューラ４８は、並列処理（ｎ）のサブ処理が割り当てられていないプロセッサエレメント４０ａ～４０ｎの中から、並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部のメモリからの読み出しと、Ｌ２キャッシュ４４への書き込み処理を実行するプロセッサエレメント４０ａ～４０ｎを選択する。このプロセッサエレメント４０ａ～４０ｎの選択手法は、第１実施形態と同様とすることができる。たとえば、図７に示す例では、並列処理Ａが実行されるとき、プロセッサエレメント４０ｃが待機状態（Ｉｄｌｅ状態）となる。このため、メモリからの命令およびデータの読み出しと、読みだした命令およびデータのＬ２キャッシュ４４への書き込み処理は、プロセッサエレメント４０ｃによって実行される。

ステップＳ２６０では、図３のフローチャートのステップＳ１６０と同様に、スケジューラ４８は、並列処理（ｎ）のサブ処理を実行するすべてのプロセッサエレメント４０ａ～４０ｎと、並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部のメモリからの読み出しと、Ｌ２キャッシュ４４への書き込み処理を実行するすべてのプロセッサエレメント４０ａ～４０ｎとに対して、実質的に同時に処理実行要求を送信する。なお、図６のフローチャートのステップＳ２７０～Ｓ２８０の処理は、図３のフローチャートのステップＳ１７０～Ｓ１８０の処理と同様であるため、説明を省略する。

本実施形態では、上述したように、待機状態となるプロセッサエレメント４０ａ～４０ｎは、メモリからの命令およびデータの読み出しと、Ｌ２キャッシュ４４への命令およびデータの書き込みだけを行い、メモリや周辺機器への書き込みは行わないので、第１実施形態とは異なり、メモリプロテクションユニット４６の設定処理は不要である。従って、本実施形態では、メモリプロテクションユニット４６は省略されてもよい。

上述した第２実施形態のマルチプロセッサシステム１６によっても、第１実施形態のマルチプロセッサシステム１６と同様に、複数のプロセッサエレメント４０ａ～４０ｎが並列処理（ｎ＋１）を実行する際には、その並列処理（ｎ＋１）で使用される命令およびデータの少なくとも一部がＬ２キャッシュ４４に格納された状態とすることができる。そのため、本実施形態のマルチプロセッサシステム１６は、並列処理（ｎ＋１）を実行する時点で、その並列処理（ｎ＋１）に必要な命令やデータの少なくとも一部がＬ２キャッシュ４４に存在する確率、すなわち、キャッシュヒット率を高めることができる。

（第３実施形態）
次に、本開示によるマルチプロセッサシステムの第３実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム１６の基本的な構成は、第１実施形態に係るマルチプロセッサシステム１６と同様であるため説明を省略する。

上述した第１実施形態のマルチプロセッサシステム１６では、並列処理（ｎ＋１）のサブ処理の少なくとも一部を、その並列処理（ｎ＋１）の前に実行される並列処理（ｎ）のサブ処理が割り当てられないプロセッサエレメント４０ａ～４０ｎだけに予備実行させるものであった。

それに対して、本実施形態のマルチプロセッサシステム１６では、並列処理（ｎ）のサブ処理が割り当てられないプロセッサエレメント４０ａ～４０ｎに加えて、並列処理（ｎ）のサブ処理が割り当てられたが、そのサブ処理が、他のサブ処理よりも早く完了したプロセッサエレメント４０ａ～４０ｎにも、並列処理（ｎ＋１）のサブ処理の少なくとも一部を予備実行させるものである。

図８のフローチャートは、本実施形態のマルチプロセッサシステム１６のスケジューラ４８が実行する処理の一例を示している。図８のフローチャートのステップＳ３００～Ｓ３８０の処理は、図３のフローチャートのステップＳ１００～Ｓ１８０の処理と同様であるため、説明を省略する。

ステップＳ３７０において、スケジューラ４８が、並列処理（ｎ）のサブ処理を実行するすべてのプロセッサエレメント４０ａ～４０ｎから処理完了通知を受信していないと判定したときに実行されるステップＳ３９０では、各プロセッサエレメント４０ａ～４０ｎから受信する処理完了通知に基づいて、割り当てられたサブ処理を完了し、待機状態（Ｉｄｌｅ状態）となっているプロセッサエレメント４０ａ～４０ｎが存在するか否かを判定する。この判定処理において、待機状態となっているプロセッサエレメント４０ａ～４０ｎが存在すると判定した場合、ステップＳ４００の処理に進む。一方、待機状態となっているプロセッサエレメント４０ａ～４０ｃは存在しないと判定した場合、ステップＳ３７０の処理に戻る。

ステップＳ４００では、スケジューラ４８は、待機状態のプロセッサエレメント４０ａ～４０ｎからの書き込み要求出力を遮断するように、メモリプロテクションユニット４６を設定する。そして、Ｓ４１０において、スケジューラ４８は、並列処理（ｎ＋１）のサブ処理の中で未実行のサブ処理を選択し、その選択したサブ処理を予備実行させるべく、待機状態のプロセッサエレメント４０ａ～４０ｎに対して、処理実行要求を送信する。

たとえば、図９には、並列処理Ａのサブ処理A１、A２が割り当てられないプロセッサエレメント４０ｃが、並列処理Ｂのサブ処理Ｂ１を予備実行することに加え、並列処理Ａのサブ処理Ａ２が割り当てられたプロセッサエレメント４０ｂが、そのサブ処理Ａ２の完了後に、並列処理Ｂのサブ処理Ｂ２を予備実行する例が示されている。図９に示すように、プロセッサエレメント４０ｂは、並列処理Ａのサブ処理Ａ２が完了した時点で、スケジューラ４８に処理完了通知を送信する。これにより、スケジューラ４８は、プロセッサエレメント４０ｂが待機状態となることを把握する。このとき、スケジューラ４８は、プロセッサエレメント４０ａから処理完了通知を受信していないので、待機状態となるプロセッサエレメント４０ｂに、並列処理Ｂのサブ処理Ｂ１、Ｂ２、Ｂ３の中で、未実行のサブ処理Ｂ２を予備実行させることを決定する。スケジューラ４８は、メモリプロテクションユニット４６の設定などの必要な処理を行った後、プロセッサエレメント４０ｂに対して処理実行要求を送信して、並列処理Ｂのサブ処理Ｂ２を予備実行させる。

このように、並列処理Ａのサブ処理Ａ２が完了し、待機状態となるプロセッサエレメント４０ａ～４０ｎも活用して、並列処理Ｂのサブ処理Ｂ１、Ｂ２を予備実行させることにより、並列処理Ｂで使用される、より多くの命令およびデータをＬ２キャッシュ４４に格納することが可能となる。

（第４実施形態）
次に、本開示によるマルチプロセッサシステムの第４実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム１６の基本的な構成は、第１実施形態に係るマルチプロセッサシステム１６と同様であるため説明を省略する。

本実施形態に係るマルチプロセッサシステム１６は、並列処理（ｎ＋１）の前に実行される並列処理（ｎ）のサブ処理が、複数のプロセッサエレメント４０ａ～４０ｎのすべてに割り当てられた場合であっても、次の並列処理（ｎ＋１）のサブ処理の少なくとも一部を予備実行できるようにしたものである。具体的には、本実施形態のマルチプロセッサシステム１６では、スケジューラ４８が、他のプロセッサエレメント４０ａ～４０ｎよりも先に、割り当てられた並列処理（ｎ）のサブ処理が完了したプロセッサエレメント４０ａに、次の並列処理（ｎ＋１）のサブ処理の予備実行を命じる。

たとえば、図１０に示す例では、プロセッサエレメント４０ｂが最も早く並列処理Ａのサブ処理Ａ２を完了している。このため、スケジューラ４８は、プロセッサエレメント４０ｂからの処理完了通知の受信に応じて、プロセッサエレメント４０ｂに、次の並列処理Ｂのサブ処理Ｂ２の予備実行を要求する。その後、プロセッサエレメント４０ｃが並列処理Ａのサブ処理Ａ３を完了し、スケジューラ４８に処理完了通知を送信する。その時点で、プロセッサエレメント４０ａは、まだ並列処理Ａのサブ処理Ａ１を完了しておらず、スケジューラ４８は、プロセッサエレメント４０ａから処理完了通知を受信していない。このように、まだ並列処理Ａのサブ処理Ａ１、Ａ２、Ａ３が割り当てられたすべてのプロセッサエレメント４０ａ～４０ｃから処理完了通知を受信していないので、スケジューラ４８は、処理完了通知を受信したプロセッサエレメント４０ｃに対して、次の並列処理Ｂのサブ処理Ｂ３の予備実行を要求する。

そして、並列処理Ａのサブ処理Ａ１、Ａ２、Ａ３が割り当てられたすべてのプロセッサエレメント４０ａ～４０ｃから処理完了通知を受信すると、スケジューラ４８は、各々のプロセッサエレメント４０ａ～４０ｃに対して、それぞれに割り当てられた次の並列処理Ｂのサブ処理Ｂ１～Ｂ３の実行を要求する。

（第５実施形態）
次に、本開示によるマルチプロセッサシステムの第４実施形態が、図面を参照して説明される。本実施形態のマルチプロセッサシステム１６の基本的な構成は、第１実施形態に係るマルチプロセッサシステム１６と同様であるため説明を省略する。

本実施形態に係るマルチプロセッサシステム１６は、スケジューラ４８が、待機状態にあるプロセッサエレメント４０ａ～４０ｎに対して、第１実施形態で説明した次の並列処理のサブ処理の予備実行や、第２実施形態で説明したメモリからの命令およびデータの読み出し、および読み出した命令およびデータのＬ２キャッシュ４４への書き込み処理などのキャッシュ更新処理の割り当てを行わない場合、待機状態にあるプロセッサエレメント４０ａ～４０ｎを省電力状態とするものである。

たとえば、図１１に示す例では、プロセッサエレメント４０ｃは、並列処理Ａのサブ処理Ａ１、Ａ２が割り当てられず、かつ、次の並列処理Ｂのサブ処理の予備実行などのキャッシュ更新処理も割り当てられていない。このような場合に、スケジューラ４８は、プロセッサエレメント４０ｃを低消費電力モードに設定して、省電力状態とすることができる。たとえば、スケジューラ４８は、プロセッサエレメント４０ｃに供給されるクロックと電源との少なくとも一方を遮断することで、プロセッサエレメント４０ｃを低消費電力モードに設定してもよい。

以上、本開示の好ましい実施形態について説明したが、本開示は、上述した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々、変形して実施することができる。

たとえば、上述した各実施形態では、１つのＣＰＵ２０が、複数のプロセッサエレメント４０ａ～４０ｎを内蔵するとともに、それら複数のプロセッサエレメント４０ａ～４０ｎによって共用されるＬ２キャッシュ４４を内蔵するマルチプロセッサシステムの例について説明した。しかしながら、少なくとも１つのプロセッサエレメントを内蔵するＣＰＵを複数用意し、それら複数のＣＰＵによって共用されるＬ２キャッシュを設けて、マルチプロセッサシステムを構成してもよい。

また、図１２に示されるように、マルチプロセッサシステムは、複数のＣＰＵ２０ａ、２０ｂを備えるが、Ｌ２キャッシュ４４は、すべてのプロセッサエレメント４０ａ～４０ｎ、５０によって共用されず、一部のプロセッサエレメント４０ａ～４０ｎのみによって共用されるように構成されてもよい。

さらに、たとえば第１実施形態では、並列処理（ｎ＋１）の直前に実施される並列処理（ｎ）において、待機状態となるプロセッサエレメント４０ａ～４０ｎに、並列処理（ｎ＋１）のサブ処理の少なくとも一部を予備実行させた。しかしながら、並列処理（ｎ＋１）のサブ処理の少なくとも一部の予備実行は、直前の並列処理（ｎ）に限られず、それ以前に実行される（並列）処理において実行されてもよい。

１：バッテリ、１０：車両用電子制御装置、１２：電源回路、１４：入力回路、１６：マイコン、１８：Ｉ／Ｏ回路、２０：ＣＰＵ、２２：ＲＯＭ、２４：ＲＡＭ、２６：ＡＤ変換器、２８：タイマ、３０：システムバス、３２：出力回路、４０ａ～４０ｎ：プロセッサエレメント、４２ａ～４２ｎ：Ｌ１キャッシュ、４４：Ｌ２キャッシュ、４６：メモリプロテクションユニット、４８：スケジューラ

Claims

複数のプロセッサ（４０ａ～４０ｎ）と、
前記複数のプロセッサの各々に対して、割り当てられたタスクの実行開始を指示するスケジューラ（４８）と、
前記複数のプロセッサが前記タスクを実行する際に用いられる命令およびデータを保存するメモリ（２２，２４）と、
前記複数のプロセッサと前記メモリとの間に設けられ、前記複数のプロセッサによって共用されるキャッシュ（４４）と、を備え、
前記スケジューラは、実行予定の処理に関する情報を取得し、その実行予定の処理が、前記複数のプロセッサにて、同期して実行されるタスクである並列処理であるか否かを判定し、前記並列処理であると判定した場合、前記並列処理の実行開始を指示する前に、待機状態にあるプロセッサに対して、前記並列処理で使用される命令およびデータの少なくとも一部を前記メモリから読み出して前記キャッシュに格納するためのキャッシュ更新処理（Ｓ１４０、Ｓ１６０、Ｓ３４０、Ｓ３６０、Ｓ４１０）を割り当てて、その実行開始を指示し、
前記スケジューラは、前記キャッシュ更新処理として、前記待機状態にあるプロセッサに対し前記並列処理の少なくとも一部の処理の実行開始を指示して、前記待機状態にあるプロセッサに前記並列処理の少なくとも一部の処理を予備実行させることにより、前記並列処理で使用される命令およびデータの少なくとも一部を前記メモリから読み出して前記キャッシュに格納させるマルチプロセッサシステム。
前記マルチプロセッサシステムは、車両に搭載されて、車載機器の制御のために用いられるものであり、
前記車載機器を制御するために必要な信号を入力するための入力回路（１４）と、
前記車載機器を制御するための制御信号を出力する出力回路（３２）と、
を備える請求項１に記載のマルチプロセッサシステム。
前記並列処理の少なくとも一部の処理を予備実行するプロセッサからの書き込み要求出力を遮断する遮断部（Ｓ１５０、Ｓ１９５、Ｓ３５０、Ｓ４００）を備える請求項１又は２に記載のマルチプロセッサシステム。
前記遮断部（Ｓ１９５）は、前記スケジューラにより、前記複数のプロセッサに前記並列処理の実行開始が指示されるまでに、前記並列処理の少なくとも一部の処理を予備実行するプロセッサからの書き込み要求出力の遮断を解除する請求項３に記載のマルチプロセッサシステム。
前記待機状態にあるプロセッサは、前記並列処理が前記複数のプロセッサに割り当てられたときに、前記複数のプロセッサがそれぞれ実行する処理の中で、前記メモリからの命令およびデータの読み出しに最も時間がかかる処理を含む、前記並列処理の少なくとも一部の処理を予備実行する請求項１乃至４のいずれか１項に記載のマルチプロセッサシステム。
前記待機状態にあるプロセッサは、前記並列処理が前記複数のプロセッサに割り当てられたときに、自身が実行する処理を含む、前記並列処理の少なくとも一部の処理を予備実行する請求項１乃至４のいずれか１項に記載のマルチプロセッサシステム。
前記複数のプロセッサへの割り当てが予定されている前記並列処理の前に、別の並列処理が前記複数のプロセッサに割り当てられて、前記別の並列処理が前記複数のプロセッサにより実行される場合に、前記スケジューラは、前記別の並列処理の実行時に待機状態となるプロセッサに、前記キャッシュ更新処理を割り当てて、実行開始を指示する請求項１乃至６のいずれか１項に記載のマルチプロセッサシステム。
前記別の並列処理は、前記複数のプロセッサへの割り当てが予定されている前記並列処理の直前に実行されるものである請求項７に記載のマルチプロセッサシステム。
前記別の並列処理の実行時に待機状態となるプロセッサは、前記別の並列処理が割り当てられなかったプロセッサである請求項７又は８に記載のマルチプロセッサシステム。
前記別の並列処理の実行時に待機状態となるプロセッサは、前記別の並列処理の少なくとも一部の処理が割り当てられ、その割り当てられた処理が他のプロセッサよりも早く完了したプロセッサである請求項７乃至９のいずれか１項に記載のマルチプロセッサシステム。
前記スケジューラは、前記待機状態にあるプロセッサに対して前記キャッシュ更新処理の割り当てを行わない場合、前記待機状態にあるプロセッサを省電力状態とする請求項１乃至１０のいずれか１項に記載のマルチプロセッサシステム。
前記待機状態にあるプロセッサは、供給されるクロックと電源との少なくとも一方が遮断されることにより、前記省電力状態とされる請求項１１に記載のマルチプロセッサシステム。