JP7474214B2

JP7474214B2 - 半導体装置

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Publication number: JP7474214B2
Application number: JP2021043658A
Authority: JP
Inventors: 剛可知
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
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Priority date: 2021-03-17
Filing date: 2021-03-17
Publication date: 2024-04-24
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Description

本発明の実施形態は、半導体装置に関する。

例えば縦型パワー半導体には、トレンチ構造によってセルを微細化し、オン抵抗を低減するものがある。また、トレンチ構造によってドリフト層にフィールドプレート電極を設けて、オフ時における耐圧を向上する技術が知られている。

特開２０１７－１６２９０９号公報

本発明の実施形態は、信頼性を向上できる半導体装置を提供する。

実施形態に係る半導体装置は、第１電極と、半導体部分と、第２電極と、第３電極と、第１絶縁膜と、第４電極と、第２絶縁膜と、を有する。前記半導体部分は、前記第１電極の上に設けられる。前記半導体部分は、第１半導体層と、第２半導体層と、第３半導体層とを有する。前記第１半導体層は、第１導電形であり、前記第１電極の上に設けられる。前記第２半導体層は、第２導電形であり、前記第１半導体層の一部の上に設けられる。前記第３半導体層は、第１導電形であり、前記第２半導体層の少なくとも一部の上に設けられる。前記第２電極は、前記第３半導体層に接する。前記第３電極は、前記第２半導体層、前記第３半導体層及び前記第２電極から離隔する。前記第１絶縁膜は、前記第３電極を覆い、前記第２半導体層及び前記第３半導体層に接する。前記第４電極は、前記第１電極から前記第２電極に向かう第１方向に延設される。前記第４電極は、前記第２電極に接続され、前記第１半導体層と前記第３電極から離隔する。前記第２絶縁膜は、前記第４電極の側面上に設けられ、空隙を介して前記第１半導体層に対向する。前記第２絶縁膜は、厚さが前記第１方向に向かうにつれて大きくなる。

第１実施形態に係る半導体装置を示す平面図である。図１の領域Ａを示す拡大平面図である。図２に示すＢ－Ｂ'線による断面図である。（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す模式図である。第１実施形態に係る半導体装置の製造方法を示す模式図である。第２実施形態に係る半導体装置を示す拡大断面図である。第２実施形態に係る半導体装置の製造方法を示す模式図である。第２実施形態の変形例に係る半導体装置の製造方法を示す模式図である。

以下に、各実施形態について図面を参照しつつ説明する。
なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。さらに、本明細書と各図において、既出の図に関して説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１は、本実施形態に係る半導体装置を示す平面図である。図２は、図１の領域Ａを示す拡大平面図である。図３は、図２に示すＢ－Ｂ’線による断面図である。図１～図３においては、保護膜、及び、配線層が省略されている。視認性のため、図２においては、後述する電極間絶縁膜４６のみ二点鎖線で示している。

本実施形態に係る半導体装置１０１は、電流を制御するために用いられ、例えば３２０Ｖ以下の電圧が印加されるパワー半導体装置である。半導体装置１０１は、複数のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）を含む。図１、図２に示すように、半導体装置１０１は、複数のＭＯＳＦＥＴ１０１ｍが配列されている。図２、図３に示すように、一対のＭＯＳＦＥＴ１０１ｍは、後述する第４電極１４に対して対称に設けられている。

図１に示すように、半導体装置１０１は、上面に第２電極１２とゲートパッド１３ｐが設けられている。第２電極１２は、例えばソース電極であって、ゲートパッド１３ｐより広い。半導体装置１０１の上面の端縁には、終端絶縁膜７０が設けられている。

図１、図３に示すように、半導体装置１０１は、底面に第１電極１１が設けられている。第１電極１１は、例えばドレイン電極であって半導体装置１０１の下面の略全域に設けられている。半導体装置１０１は、第１電極１１と第２電極１２の間に半導体部分２０を有する。

以下、説明の便宜上、本明細書においては、第１電極１１から第２電極１２に向かう方向を「上」といい、その逆方向を「下」というが、この表現は便宜的なものであり、重力の方向とは無関係である。上方向は「方向Ｚ」ともいう。また、図１に示すとおり、ＭＯＳＦＥＴ１０１ｍの配列方向を「方向Ｘ」といい、方向Ｚおよび方向Ｘに直交する方向を「方向Ｙ」という。方向Ｘの長さは「幅」ともいう。

図３に示すように、半導体部分２０は、第１電極１１の上に設けられている。半導体部分２０は、バッファ層２４、ドリフト層２１（特許請求の範囲における第１半導体層）、ベース層２２（特許請求の範囲における第２半導体層）、ソース層２３（特許請求の範囲における第３半導体層）を有し、上面に開口する複数のトレンチＴ１を含む。

バッファ層２４は、第１電極１１に接している。バッファ層２４は、第１導電形であって、例えばｎ形の半導体から成る。
ドリフト層２１は、第１電極１１の上に設けられ、詳細には、バッファ層２４の上に設けられている。ドリフト層２１は、第１導電形であって、例えばｎ^－形の半導体から成る。ドリフト層２１の不純物濃度は、例えば４×１０^１５ｃｍ^－３である。なお、「ｎ^－形」とは、「ｎ形」よりもキャリア濃度が低いことを示し、「ｎ^＋形」とは、「ｎ形」よりもキャリア濃度が高いことを示す。ｐ形についても同様である。

図３に示すように、ベース層２２は、ドリフト層２１の一部の上に設けられ、詳細には、ドリフト層２１におけるトレンチＴ１の側面を構成する部分の上に設けられている。ベース層２２は、第２導電形であって、例えばｐ形の半導体から成る。

ソース層２３は、ベース層２２の少なくとも一部の上に設けられ、詳細には、ベース層２２におけるトレンチＴ１の側面を構成する部分の上に設けられている。ソース層２３の方向Ｚの長さである厚さは、ベース層２２の方向Ｚの長さである厚さより薄い。ソース層２３は、第２電極１２に接している。ソース層２３は、第１導電形であって、例えばｎ形の半導体から成る。

図３に示すように、トレンチＴ１は、半導体部分２０において下方に延びた孔である。トレンチＴ１の方向Ｘの長さは、方向Ｚにおいて例えば略同一である。トレンチＴ１の側面は、大部分がドリフト層２１によって構成されており、方向Ｚに沿って並んだドリフト層２１、ベース層２２、ソース層２３によって構成されている。トレンチＴ１の底面は、ドリフト層２１によって構成されている。トレンチＴ１は、方向Ｘに複数配列されている。

図３に示すように、半導体装置１０１は、更に、コンタクト３０、第３電極１３、第４電極１４、第１絶縁膜４１、第２絶縁膜４２、第３絶縁膜４３、第４絶縁膜４４、第５絶縁膜４５、電極間絶縁膜４６を有する。図３においては、第１絶縁膜４１、第２絶縁膜４２、第３絶縁膜４３、第４絶縁膜４４及び第５絶縁膜４５の境界を明示する為、これらの境界を実線で表示しているが、実際の半導体装置においては、これらの境界は明瞭に観察できないことがある。

図３に示すように、コンタクト３０は、ソース層２３とベース層２２の側方に設けられ、ソース層２３の側面とベース層２２の側面に接している。また、コンタクト３０は、第２電極１２に接している。コンタクト３０は、例えばオーミックコンタクトである。

第３電極１３は、例えば、ゲート電極である。第３電極１３は、半導体部分２０内の例えばトレンチＴ１内に設けられている。第３電極１３は、第１絶縁膜４１を介して半導体部分２０から離隔している。第３電極１３は、第１絶縁膜４１を介してドリフト層２１の上部、ベース層２２及びソース層２３から離隔している。

第４電極１４は、例えばフィールドプレート電極である。第４電極１４は、方向Ｘに複数配列されている。第４電極１４は、トレンチＴ１内に設けられている。図３に示すように、第４電極１４は、方向Ｚに沿って延設され、幅が方向Ｚにおいて例えば均一である。第４電極１４は、ドリフト層２１と第３電極１３から離隔している。第４電極１４は、第２電極１２に接続され、第２電極１２と略同一の電位である。

第４電極１４は、例えばポリシリコンを含み、不純物としてネオジム（Ｎｄ）、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）の少なくともいずれか１つを含み、導電性を有する。第４電極１４は、例えばチタン（Ｔｉ）等の金属を含んでもよい。

第１絶縁膜４１は、例えばゲート絶縁膜であって、第３電極１３の例えば上面を除いた面を覆っている。第１絶縁膜４１は、第４電極１４と第３電極１３の間と、第３電極１３とドリフト層２１の上部、ベース層２２及びソース層２３の間とに設けられている。第１絶縁膜４１は、ベース層２２とソース層２３に接している。第１絶縁膜４１は、ドリフト層２１の上部に接してもよい。第１絶縁膜４１は、例えばケイ素（Ｓｉ）と酸素（Ｏ）を含み、例えばシリコン酸化物（ＳｉＯ_２）である。

図２、図３に示すように、電極間絶縁膜４６は、第２電極１２と第３電極１３の間と第２電極１２と第４電極１４の間に設けられている。電極間絶縁膜４６は、第２電極１２と第３電極１３と第４電極１４に接している。電極間絶縁膜４６は、第１絶縁膜４１の上部と接している。電極間絶縁膜４６は、例えばシリコン酸化膜である。

第２絶縁膜４２は、トレンチＴ１内に設けられている。図３に示すように、第２絶縁膜４２は、第４電極１４の側面に設けられている。第２絶縁膜４２は、例えば、第４電極１４における側面の上端を除く略全域に設けられている。一対の第２絶縁膜４２が、１つの第４電極１４の両側面に設けられている。第２絶縁膜４２の上端部４２ｂを除いた部分は、空隙Ｇ１を介してドリフト層２１に対向している。

図３に示すように、第２絶縁膜４２の方向Ｘの長さである厚さは、方向Ｚである上方に向かうにつれて大きくなっている。第２絶縁膜４２の上端部４２ｂは、第１絶縁膜４１に接している。第２絶縁膜４２の下部４２ａは、第５絶縁膜４５の側面に接し、下端が第４絶縁膜４４の端部に接している。第２絶縁膜４２は、例えばケイ素と酸素を含み、例えばシリコン酸化物である。

第３絶縁膜４３は、トレンチＴ１内に設けられている。第３絶縁膜４３は、トレンチＴ１の側面において上端を除いた略全域に設けられている。図３に示すように、第３絶縁膜４３は、ドリフト層２１の表面におけるトレンチＴ１の側面を構成する領域上に設けられ、ドリフト層２１に接している。一対の第３絶縁膜４３は、１つの第４電極１４の両側に設けられている。

第３絶縁膜４３は、空隙Ｇ１を介して第２絶縁膜４２に対向している。第３絶縁膜４３は、空隙Ｇ１に接している。第３絶縁膜４３の方向Ｘの長さである厚さは、上方に向かうにつれて大きくなっている。

図３に示すように、第３絶縁膜４３の上端部４３ｂは、第１絶縁膜４１に接し、第２絶縁膜４２の上端部４２ｂに接している。第３絶縁膜４３の下端部４３ａは、第４絶縁膜４４の端部に接している。第３絶縁膜４３は、例えばケイ素と酸素を含み、例えばシリコン酸化物である。

第４絶縁膜４４は、トレンチＴ１内に設けられている。一対の第４絶縁膜４４は、トレンチＴ１の底面の隅に設けられている。第４絶縁膜４４は、ドリフト層２１の表面におけるトレンチＴ１の底面を構成する領域上に設けられ、ドリフト層２１に接している。第４絶縁膜４４は、第２絶縁膜４２と第３絶縁膜４３の間に設けられており、空隙Ｇ１に接している。第４絶縁膜４４の厚さである方向Ｚの長さは、略均一である。第４絶縁膜４４は、例えばケイ素と酸素を含み、例えばシリコン酸化物である。

第５絶縁膜４５は、トレンチＴ１内に設けられている。図３に示すように、第５絶縁膜４５は、トレンチＴ１の底面の略中央に設けられている。第５絶縁膜４５は、ドリフト層２１の表面におけるトレンチＴ１の底面を構成する領域上に設けられ、ドリフト層２１に接している。第５絶縁膜４５は、ドリフト層２１と第４電極１４の下面の間に設けられている。第５絶縁膜４５の幅は、第４電極１４の下面の幅と同じである。第５絶縁膜４５の側面は、第４絶縁膜４４の端部と接している。

また、第５絶縁膜４５の厚さである方向Ｚの長さは、第４絶縁膜４４の厚さより大きく、空隙Ｇ１の下面の幅よりも大きい。これにより、電界強度が高い傾向のある第４電極１４の下面付近における電界強度は、低減される。第５絶縁膜４５は、例えばケイ素と酸素を含み、例えばシリコン酸化物である。

第２絶縁膜４２、第３絶縁膜４３、第４絶縁膜４４及び第５絶縁膜４５の比誘電率は、例えば３．０～３．９である。
第２絶縁膜４２、第３絶縁膜４３、第４絶縁膜４４、第５絶縁膜４５、及び、空隙Ｇ１により、第４電極１４は、第３電極１３、ドリフト層２１、ベース層２２、ソース層２３から離隔し、絶縁されている。

空隙Ｇ１は、トレンチＴ１内に設けられた空間であり、第２絶縁膜４２と第３絶縁膜４３の間の空間である。空隙Ｇ１は、例えば空気が充填されている。空隙Ｇ１の幅は、方向Ｚに向かうにつれて狭くなっている。図３に示すように、空隙Ｇ１の断面形状は、略二等辺三角形であり、等辺にあたる２辺が第２絶縁膜４２と第３絶縁膜４３に接し、底辺が第４絶縁膜４４に接している。

空隙Ｇ１の下面は、第４電極１４の下面より下に位置している。空隙Ｇ１の上端は、第４電極１４の上面より下に位置している。空隙Ｇ１の比誘電率は、約１．０であり、第２絶縁膜４２、第３絶縁膜４３の比誘電率より低い。

空隙Ｇ１の断面形状は、頂点や辺が変形した略三角形状でもよい。また、空隙Ｇ１の断面形状は、略三角形に限らず、下面側における幅が上方に向かうにつれて小さくなっていればよく、例えば略台形状でもよい。

空隙Ｇ１が略台形状の場合は、第３絶縁膜４３の上端部４３ｂと第２絶縁膜４２の上端部４２ｂは、相互に接しないが、ともに第１絶縁膜４１に接する。この場合、第２絶縁膜４２の上端部４２ｂと第３絶縁膜４３の上端部４３ｂの間には、空隙Ｇ１の上端が介在する。

以下に、本実施形態に係る半導体装置１０１の動作を説明する。
半導体装置１０１は、オフ時において、第２電極１２は、例えば、電源装置から０Ｖの電位が印加され、第１電極１１は、例えば、電源装置から正の電位が印加される。このとき、ソース電位である第４電極１４により、ドリフト層２１には、トレンチＴ１の側面から空乏層が延びていく。

空乏層は、第４電極１４とトレンチＴ１の側面の間の電気容量を調整することによってトレンチＴ１の側面に対して略平行に伸びるため、半導体装置１０１の耐圧が向上する。電気容量の調整は、第４電極１４とトレンチＴ１の側面の間に配置した第２絶縁膜４２及び第３絶縁膜４３によって行われており、詳細には、第２絶縁膜４２の厚さと第３絶縁膜４３の厚さの合計値を、上面側において大きく、下方に向かうにつれて小さくして行われている。これにより、第４電極１４とドリフト層２１の間の電気容量は、電位が低い上面側において大きく、電位が高い底面側に向かうにつれて小さくなっている。

また、半導体装置１０１は、第４電極１４とトレンチＴ１の側面の間に第２絶縁膜４２と第３絶縁膜４３を配置してドリフト層２１の電界強度を上げている。電界強度の積分値が例えば耐圧となるため、半導体装置１０１は、耐圧が向上する。また、第２絶縁膜４２の厚さと第３絶縁膜４３の厚さの合計値は、上下方向において連続的に変化するため、トレンチＴ１の側面を構成するドリフト層２１の電界強度も連続的に向上し、耐圧を更に向上している。

以上のように、半導体装置１０１は、耐圧が向上するため、オン抵抗を低減するためにドリフト層２１の不純物濃度を高く設定しても、耐圧性が良好となる。また、半導体装置１０１は、空隙Ｇ１を用いて第４電極１４を絶縁するため、空隙Ｇ１を設けない場合と比較してＭＯＳＦＥＴ１０１ｍの幅を小さくすることができ、半導体装置１０１に設けるＭＯＳＦＥＴ１０１ｍの数を増やすことができる。この結果、オン抵抗を低減できる。

以下に、本実施形態における半導体装置１０１の製造方法について説明する。
図４（ａ）、（ｂ）及び図５は、本実施形態に係る半導体装置の製造方法を示す模式図である。

図４（ａ）に示すように、半導体部分２０にトレンチＴ１を形成し、トレンチＴ１の内面に絶縁膜Ｆ１を形成し、絶縁膜Ｆ１の内面に第４電極１４を形成する。
絶縁膜Ｆ１は、例えばシリコン酸化膜である。
第４電極１４は、例えば金属、または不純物が添加されたポリシリコンにより形成する。

図４（ｂ）に示すように、第４電極１４の両側に位置する絶縁膜Ｆ１を、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）またはウェットエッチングにより除去して、第５絶縁膜４５を形成する。
第５絶縁膜４５は、第４電極１４の下面とトレンチＴ１の底面との間に残存した絶縁膜Ｆ１である。第４電極１４と第５絶縁膜４５の両側には、空間が形成される。

図５に示すように、第４電極１４と第５絶縁膜４５の両側の空間に、絶縁膜Ｆ２を形成する。絶縁膜Ｆ２は、例えばシリコン酸化膜である。絶縁膜Ｆ２を、所定条件のＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition：減圧化学気相成膜）によって形成する。これにより、絶縁膜Ｆ２は、トレンチＴ１の側面及び底面と、第５絶縁膜４５の側面と、第４電極１４の側面に形成される。所定条件とは、例えば、ガス圧の設定によって、図４（ｂ）に示す空間の底部にガスが届き、空間の底部の堆積レートが空間の上部の堆積レートより小さくなるようにし、温度の設定によって、堆積レートが高まるようにすることである。

図５に示すように、絶縁膜Ｆ２は、空間の底部から上方に向かうにつれて厚く形成され、トレンチＴ１の上部を例えば閉塞する。絶縁膜Ｆ２は、第２絶縁膜４２、第３絶縁膜４３、第４絶縁膜４４である。このように、第２絶縁膜４２と第３絶縁膜４３と第４絶縁膜４４は、相互に接した状態で形成される。

以下に、本実施形態に係る半導体装置１０１の効果について説明する。
本実施形態に係る半導体装置１０１によれば、第４電極１４の側面と、ドリフト層２１の表面におけるトレンチＴ１の側面を構成する領域の間に比誘電率が低い空隙Ｇ１を配置することにより、ＭＯＳＦＥＴ１０１ｍの幅を小さくでき、半導体装置１０１の導通経路を増やすことができる。この結果、オン抵抗を低減できる。
また、本実施形態に係る半導体装置１０１によれば、第２絶縁膜４２と、第３絶縁膜４３と、下方における幅が上方に向かうにつれて小さくなっていく空隙Ｇ１を、第４電極１４の側面と、ドリフト層２１の表面におけるトレンチＴ１の側面を構成する領域の間に設けることにより、耐圧を向上できる。耐圧が向上するため、オン抵抗を低減するためにドリフト層２１の不純物濃度を高く設定しても、耐圧性を良好にできる。

本実施形態のように第４電極１４の側面に第２絶縁膜４２と第３絶縁膜４３を設けない場合、具体的には、第４電極１４の側面と、ドリフト層２１の表面におけるトレンチＴ１の側面を構成する領域の間に空隙のみが配置された半導体装置は、例えば３４０Ｖ以下の電圧が印加される設定の場合、ドリフト層の不純物濃度が約３×１０^１５ｃｍ^－３となり、オン抵抗が約１２５０ｍΩ・ｍｍ^２となる。これに対し、同様の設定における本実施形態に係る半導体装置は、ドリフト層２１の不純物濃度を例えば約５×１０^１５ｃｍ^－３に設定でき、オン抵抗が例えば約７２０ｍΩ・ｍｍ^２となる。
このように、本実施形態に係る半導体装置１０１によれば、耐圧を向上し、かつ、電流量を向上できる。

また、本実施形態に係る半導体装置１０１によれば、第２絶縁膜４２と第３絶縁膜４３の間に空隙Ｇ１を配置することにより、半導体部分２０における応力の発生を抑制できる。また、第２絶縁膜４２、第３絶縁膜４３、第４絶縁膜４４の製造工程は、空隙を設けずにトレンチＴ１の内側を絶縁膜で埋めるよりも容易になる。

（第２実施形態）
本実施形態に係る半導体装置１０２は、第４電極１４Ａが、不純物の濃度勾配が設定されたポリシリコンによって形成され、空隙Ｇ１の断面形状が、略直角三角形である。
図６は、本実施形態に係る半導体装置を示す拡大断面図である。

第４電極１４Ａは、不純物としてネオジム（Ｎｄ）、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）の少なくともいずれか１つを含み、不純物濃度が、上部において高く、下方にむかうに従って低くなっている。第４電極１４Ａの不純物濃度は、下部から方向Ｚに向かって連続的に高くなっている。

第２絶縁膜４２Ａの厚さは、下部４２Ａａから上に向かうにつれて大きくなっている。詳細には、第２絶縁膜４２Ａは、下部４２Ａａの厚さが略均一であり、下部４２Ａａより上の部分の厚さが、上方に向かうにつれて大きくなっている。第２絶縁膜４２Ａの上端部４２Ａｂは、第３絶縁膜４３Ａの上端部４３Ａｂに接している。

第３絶縁膜４３Ａの厚さは、略均一である。第４絶縁膜４４Ａの厚さは、第３絶縁膜４３Ａの厚さと略同一である。
本実施形態に係る半導体装置１０２においても、第２絶縁膜４２Ａの厚さと第３絶縁膜４３Ａの厚さの合計値は、上面側において大きく、下方に向かうにつれて小さくなっている。空隙Ｇ１の幅は、下部において狭く、上方に向かうにつれて小さくなっている。

以下、本実施形態に係る半導体装置１０２の製造方法について説明する。
図７は、本実施形態に係る半導体装置１０２の製造方法を示す模式図である。
本実施形態における第４電極１４Ａは、トレンチＴ１の側面と底面に形成した絶縁膜の内面及び上面に、不純物を含まないポリシリコンを形成し、ポリシリコンの上面に例えば高濃度の不純物を含む膜を配置し、不純物をポリシリコンに熱拡散させた後、トレンチ内部以外のポリシリコンを除去することにより形成する。これにより、第４電極１４Ａは、不純物濃度が上部において高く、下方に向かうにつれて連続的に低くなる。

次に、第４電極１４Ａの両側の絶縁膜を除去し、第４電極１４Ａと第５絶縁膜４５の両側に空間を形成し、図７に示すように、空間内に絶縁膜Ｆ２Ａを熱酸化によって形成する。絶縁膜Ｆ２Ａは、シリコン酸化膜である。熱酸化によるシリコン酸化膜の堆積レートは、不純物濃度が高くなると上がる。第５絶縁膜４５における熱酸化の堆積レートは、第４電極１４Ａの下部における熱酸化の堆積レートより例えば低い。したがって、第４電極１４Ａにおける第２絶縁膜４２Ａの厚さは、第４電極１４Ａの下部から上部にむかって連続的に厚くなる。第２絶縁膜４２Ａの下部４２Ａａの厚さは、略均一であり、第４電極１４Ａにおける第２絶縁膜４２Ａの厚さより例えば小さい。

本実施形態における半導体装置１０２によれば、第１実施形態と同様、耐圧を向上し、かつ、電流量を向上できる。

本実施形態における上記以外の構成、動作、及び効果は、第１実施形態と同様である。

（第２実施形態の変形例）
本変形例における第４電極１４Ａは、不純物濃度が例えば３段階に設定されたポリシリコンから形成され、空隙Ｇ１の断面形状が略直角三角形である。
図８は、本変形例に係る半導体装置の製造方法を示す模式図である。

図８に示すように、本変形例における第４電極１４Ａは、下部１４Ａ１と中間部１４Ａ２と上部１４Ａ３を含む。中間部１４Ａ２の不純物濃度は、下部１４Ａ１の不純物濃度より高く、上部１４Ａ３の不純物濃度より低い。このように、第４電極１４Ａの不純物濃度は、方向Ｚに向かう従って高くなっている。第４電極１４Ａは、不純物としてネオジム（Ｎｄ）、リン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）の少なくともいずれか１つを含む。

本実施形態における第４電極１４Ａは、低濃度の不純物を含むポリシリコンと、中濃度の不純物を含むポリシリコンと、高濃度の不純物を含むポリシリコンを堆積して形成される。

図８に示すように、第４電極１４Ａと第５絶縁膜４５の両側の空間に設ける絶縁膜Ｆ２Ａは、第２実施形態と同様、例えばシリコン酸化膜であり、例えば熱酸化により形成される。これにより、第４電極１４Ａの中間部１４Ａ２における堆積レートは、上部１４Ａ３における堆積レートより低く、下部１４Ａ１における堆積レートよりも高い。また、絶縁膜Ｆ２Ａのドリフト層２１における堆積レートと第５絶縁膜４５における堆積レートは、第４電極１４Ａにおける堆積レートより例えば低い。

これにより、第４電極１４Ａの側面における絶縁膜Ｆ２Ａの厚さは、上部において大きく、下方に向かうにつれて段階的に小さくなる。したがって、第２絶縁膜４２Ａの厚さも、上部４２Ａ３において大きく、下方に向かうにつれて段階的に小さくなる。図８に示すように、第２絶縁膜４２Ａは、下部４２Ａａ、中間下部４２Ａ１、中間上部４２Ａ２、上部４２Ａ３において例えば４段階の厚さになっている。第２絶縁膜４２Ａの中間上部４２Ａ２の厚さは、中間下部４２Ａ１の厚さよりも大きく、上部４２Ａ３の厚さより小さい。第２絶縁膜４２Ａは、第５絶縁膜４５の側面に接する下部４２Ａａの厚さが、中間下部４２Ａ１の厚さより小さい。

図８に示すように、空隙Ｇ１の幅は、下部において大きく、上方に向かうにつれて小さくなっている。空隙Ｇ１の断面形状は、略直角三角形状であるが、第２絶縁膜４２Ａと第５絶縁膜４５に接した斜辺において複数の段差を含む。

本実施形態における半導体装置によれば、第１実施形態と同様に電流量を向上し、耐圧を向上できる。
本変形例における上記以外の構成、動作、及び効果は、第１実施形態と同様である。

本発明の実施形態によれば、信頼性を向上できる半導体装置を提供することができる。

以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれるＭＯＳＦＥＴにおける半導体部分、複数の電極、及び、絶縁膜の具体的な構成や材質等に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１：第１電極
１２：第２電極
１３：第３電極
１３ｐ：ゲートパッド
１４、１４Ａ：第４電極
１４Ａ１：下部
１４Ａ２：中間部
１４Ａ３：上部
２０：半導体部分
２１：ドリフト層
２２：ベース層
２３：ソース層
２４：バッファ層
３０：コンタクト
４１：第１絶縁膜
４２、４２Ａ：第２絶縁膜
４２Ａ１：中間下部
４２Ａ２：中間上部
４２Ａ３：上部
４２ａ、４２Ａａ：下部
４２ｂ、４２Ａｂ：上端部
４３、４３Ａ：第３絶縁膜
４３ｂ、４３Ａｂ：上端部
４３ａ：下端部
４４、４４Ａ：第４絶縁膜
４５：第５絶縁膜
４６：電極間絶縁膜
７０：終端絶縁膜
１０１、１０２：半導体装置
１０１ｍ：ＭＯＳＦＥＴ
Ａ：領域
Ｆ１：絶縁膜
Ｆ２、Ｆ２Ａ：絶縁膜
Ｇ１：空隙
Ｔ１：トレンチ
Ｘ、Ｙ、Ｚ：方向

Claims

第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体層と、
前記第１半導体層の一部の上に設けられた第２導電形の第２半導体層と、
前記第２半導体層の少なくとも一部の上に設けられた第１導電形の第３半導体層と、
前記第３半導体層に接した第２電極と、
前記第２半導体層、前記第３半導体層及び前記第２電極とから離隔した第３電極と、
前記第３電極を覆い、前記第２半導体層及び前記第３半導体層に接した第１絶縁膜と、
前記第１電極から前記第２電極に向かう第１方向に延設され、前記第２電極に接続され、前記第１半導体層及び前記第３電極から離隔した第４電極と、
前記第４電極の側面上に設けられ、空隙を介して前記第１半導体層に対向し、厚さが前記第１方向に向かうにつれて大きくなる第２絶縁膜と、
を備え、
前記空隙の幅は前記第１方向に向かうにつれて小さくなり、
前記空隙の上端の幅は前記空隙の下端の幅よりも小さい半導体装置。
前記第１半導体層に接し、前記空隙を介して前記第２絶縁膜に対向した第３絶縁膜を、さらに備え、
前記第３絶縁膜は、厚さが均一である請求項１記載の半導体装置。
前記第１半導体層に接し、前記空隙を介して前記第２絶縁膜に対向した第３絶縁膜を、さらに備え、
前記第３絶縁膜は、厚さが前記第１方向に向かうにつれて大きくなる請求項１記載の半導体装置。
前記第２絶縁膜と前記第３絶縁膜の間において前記第１半導体層と前記空隙に接した第４絶縁膜を、さらに備えた請求項２または３に記載の半導体装置。
前記第４電極の下面と前記第１半導体層の間に設けられた第５絶縁膜を、さらに備えた請求項１～４のいずれか１つに記載の半導体装置。
前記第２絶縁膜は、前記第５絶縁膜に接した下部を有する請求項５に記載の半導体装置。
前記第４電極は、ネオジム、リン、ホウ素及びヒ素のうち、少なくともいずれか１つを不純物として含むポリシリコンからなり、前記不純物の濃度が、前記第１方向に向かうに従って高くなった請求項１～６のいずれか１つに記載の半導体装置。