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JP7472090B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置及び半導体装置の製造方法にかかわる。
MOS型電界効果トランジスタ（MOSFET）をはじめとする半導体装置の故障原因の１つに、二次降伏（熱暴走）がある。二次降伏は、電流集中によるデバイス温度の増加上昇によって、閾値電圧やチャネル抵抗が下がり、電流がチャネル部に集中し熱が発生、さらに電流増加するという正帰還が生じて破壊に至る現象である。例えばチャネル長とゲート電極を大きくすることで、二次降伏耐量が向上するが、性能指標の１つであるオン抵抗とゲート入力容量の積Ron・Qgが悪化する。
特開２０１７―５５０１６号公報
本発明が解決しようとする課題は、二次降伏の発生を抑制する半導体装置及び半導体装置の製造方法を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、第１導電形の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域と、第２導電型の第４半導体領域と、前記第２電極及び前記第４半導体領域に接続された第３電極と、第1絶縁領域と、ゲート電極と、第２絶縁領域と、を備える。
図１は、実施形態に係る半導体装置の断面図である。 図２は、実施形態に係る半導体装置の製造工程１～７を示す図である。 図３は、実施形態に係る半導体装置の製造工程８～１３を示す図である。 図４は、第１変形例に係る半導体装置の断面図である。 図５は、図４のA-A‘断面に相当する図である。 図６は、第１変形例に係る別の半導体装置の断面図である。 図７は、第３変形例に係る半導体装置の断面図である。
以下、図面を参照して実施形態について説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。本明細書中、ｎ＋型、ｎ型、ｎ－型との表記がある場合、ｎ＋型、ｎ型、ｎ－型の順でｎ型の不純物濃度が低くなっていることを意味する。また、ｐ＋型、ｐ型、ｐ－型の表記がある場合、ｐ＋型、ｐ型、ｐ－型の順で、ｐ型の不純物濃度が低くなっていることを意味する。
(第１実施形態)
図１をもとに、実施形態の半導体装置１００の構成を説明する。
図１は、実施形態に係る半導体装置の断面図である。
半導体装置１００は、例えば、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。半導体装置１００は、第１電極（ドレイン電極１）、第２電極２（ソース電極）、第３電極３（フィールドプレート電極）、ゲート電極４、及び半導体層１０、第1絶縁領域３０（フィールドプレート絶縁膜）、及び第２絶縁領域４０（ゲート絶縁膜）を有する。半導体層１０は、第１導電型（ｎ）の第１半導体領域１１と、第２導電型（ｐ）の第２半導体領域１２と、第１導電型（ｎ＋）の第３半導体領域１３と、第２導電型（ｐ＋）の第４半導体領域１４と、を有する。
ここで、第１電極１から第２電極２に向かう方向をＺ方向（第1方向）、Ｚ方向に交わる方向をＸ方向（第２方向）、Ｘ方向及びＺ方向に交わる方向をＹ方向（第３方向）とする。方向が交わるとは、方向が平行でないことであり、例えば、それぞれの方向が直交することである。
第１電極１は、例えばドレイン電極である。第２電極２は、例えばソース電極である。第１電極１及び第２電極２は、Ｘ方向及びＹ方向に延びる。第１電極１の材料及び第２電極２の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。
半導体層１０は、Ｚ方向において、第１電極１と第２電極２との間に位置する。半導体層１０は、Ｘ方向及びＹ方向に延びる。半導体層１０の主成分は、例えば、ケイ素（Ｓｉ）、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）等である。
半導体層１０は、第１導電形（ｎ）及び、第２導電形（ｐ）の半導体領域を含む。半導体層１０に含まれるｎ形の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。半導体層１０に含まれるｐ形の導電形の不純物元素としては、例えば、ホウ素（Ｂ）等が適用される。
第１半導体領域１１は、半導体装置１００のドレインとして機能する。第１半導体領域１１は、Ｚ方向において第１電極１と第２電極２との間に位置する。第１半導体領域１１は、ｎ型不純物を含む。
第１半導体領域１１は、第１部分１１１と、複数の第２部分１１２と、基板領域である第３領域１１３を有する。第１部分１１１は、Ｘ方向及びＹ方向に延びる。第１部分１１１は第２部分１１２と第３部分１１３との間に位置する。第１部分１１１は、Ｚ方向において第３部分１１３を介して、ドレイン電極１に電気的に接続される。複数の第２部分１１２は、Ｘ方向において互いに離間する。第２部分１１２は、Ｙ方向において延びる。第２部分１１２は、Ｚ方向において第１部分１１１から第２電極２に向かって延びる。第３部分１１３は、Ｚ方向において第１電極１と第１部分１１１との間に位置する。第３部分１１３は、第１電極１に電気的に接続される。第３部分１１３は、例えば、Ｘ方向及びＹ方向に延びる、ｎ型不純物を含むシリコン基板である。第３部分１１３に含まれるｎ型不純物濃度は、第１部分領域１１１及び第２部分１１２に含まれるｎ型不純物濃度よりも高い。第１半導体領域１１は、第1部分１１１が第１電極１と接することで、第３部分１１３を含まない構成としてもよい。
ｐ型の第２半導体領域１２は、半導体装置１００のチャネルとして機能する。第２半導体領域１２は、ｐ型不純物を含む。第２領域半導体領域１２は、Ｚ方向において第２部分１１２の一部の上にある。言い換えると、第２半導体領域１２はＺ方向において第２部分１１２と第２電極２との間にある。第２半導体領域１２は、Ｙ方向に延びる。第２半導体領域１２は、Ｘ方向において隣り合った２つのゲート電極４の間に位置する。
ｎ＋型の第３半導体領域１３は、半導体装置１００のソースとして機能する。第３半導体領域１３は、Ｚ方向において第２半導体領域１２の上にある。言い換えると、第３半導体領域１３は、Ｚ方向において第２半導体領域１２の一部と第２電極２との間にある。第３半導体領域１３は、Ｙ方向に延びる。第３半導体領域１３は、Ｘ方向において隣り合った２つのゲート電極４の間に位置する。第３半導体領域１３は、ｎ型不純物を含む。第３半導体領域１３に含まれるｎ型不純物濃度は、半導体領域１１の第１部分1１１及び第２部分１１２に含まれるｎ型不純物濃度よりも高い。第３半導体領域１３は、第２電極２と電気的に接続される。
ｐ＋型の第４半導体領域１４は、Ｚ方向において第２部分１１２の別の一部の上に位置する。第４半導体領域１４は、Z方向において第２電極２と第２部分１１２との間に位置する。第４半導体領域１４は、Z方向においてゲート電極４と第２部分１１２との間に位置する。Ｘ方向において隣り合った２つの第４半導体領域１４の間には、第２部分１１２の一部が位置する。第４半導体領域１４は、Ｘ方向において第３電極３と第２部分１１２の一部との間に位置する。第４半導体領域１４に含まれるp型不純物の濃度は、第２半導体１２に含まれるｐ型不純物の濃度よりも高い。第４半導体領域１４は、Ｚ方向第１電極１側の下部において第２部分１１２の別の一部と接する。第４半導体領域１４は、Ｚ方向に沿って第２電極２側の上部において第２絶縁領域４５と接する。第４半導体領域１４は、Ｘ方向に沿って第２部分１１２の一部側の側面において第２部分１１２の一部と接する。第４半導体領域１４は、Ｘ方向に沿って第３電極３側の側面において、Z方向に沿って第１電極１側が第1絶縁領域３５と接し、Z方向に沿って第２電極２側が第３電極３と接する。
第３電極３はフィールドプレート電極として機能する導電性物質である。第３電極３は、Z方向において第１部分１１１と第２電極２との間に位置する。第３電極３は、第２電極２と電気的に接続され、Ｚ方向において第２電極２から第１電極１側に延びる。第３電極３は、第２電極２と同じ材料によって一体に形成されてもよく、第２電極２と異なる材料によって形成されてもよい。第３電極３は、Ｙ方向に延びる。第３電極はX方向に隣り合った第２部分１１２の間に位置する。第３電極３は、第３電極第１部分３１と、第３電極第２部分３２と、第３電極第３部分の３つの部分を含む。
第３極第１部分３１は、第２電極２と接続される。第３電極第１部分３１は、Ｘ方向において隣り合ったゲート電極４同士の間の領域及び隣り合った第４半導体領域１４同士の間の領域にまたがって位置する。第３電極第１部分３１は、Ｘ方向において、第２絶縁領域４５と接し、また、第４半導体領域１４と電気的に接する。第３電極第１部分３１は、Ｘ方向において、第１幅W1の長さを有する。
第３電極第２部分３２は、Ｚ方向において、第３電極第１部分３１と第１部分１１１との間に位置する。第３電極第３部分３３は、Ｘ方向において隣り合った第２部分１１２の間の領域及びX方向において隣り合った第４半導体領域１４の間の領域にまたがって位置する。第３電極第２部分３２は、X方向において、第1絶縁領域３５を介して第２部分１１２及び第４半導体領域１４と向かい合う。第３電極第２部分３２は、X方向において、第１幅W1よりも短い第２幅W2の長さを有する（W1＞W2。）
第３電極第３部分３３は、Ｚ方向において、第３電極第２部分３２と第１部分１１１との間に位置する。第３電極第３部分３３は、Ｘ方向において隣り合った第２部分１１２の間に位置する。第３電極第３部分３３は、Ｘ方向において、第1絶縁領域３５を介して第２部分１１２と向かい合う。第３電極第３部分３３は、Z方向において、第1絶縁領域３５を介して第１部分１１１と向かい合う。第３電極第３部分３３は、Ｘ方向において、前記第２幅W２よりも短い第３幅W３の長さを有する（W２＞W3）。
第1絶縁領域３５は、フィールドプレート絶縁膜として機能する絶縁物質である。第1絶縁領域３５は、第３電極３と、第１半導体領域１１及び第４半導体領域１４との間に位置する。第1絶縁領域３５は、絶縁性を有し、第３電極３と第２部分１１２とを電気的に分離する。第1絶縁領域３５は、X方向において、第４半導体領域１４のZ方向第１電極１側に位置する部分及び第２部分１１２と隣接する。第1絶縁領域３５は、Y方向において延びる。第1絶縁領域３５は、材料として例えば酸化シリコンを含むことができる。また第４半導体領域１４は、Z方向において第１電極１側に位置する部分で第3電極第2部分３２と直接接する。
ゲート電極４は、Z方向において、第２部分１１２の一部及び第４半導体領域１４と第２電極２との間に位置する。ゲート電極４は、X方向において第２半導体領域１２及び第３半導体１３と第３電極第１部分３１との間に位置する。X方向において隣り合った２つのゲート電極４の間には、第２半導体領域１２及び第３半導体１３が位置する。ゲート電極４は、Ｘ方向において、第２絶縁領域４５を介して、第２半導体領域１２及び第３半導体領域１３と向かい合う。ゲート電極４はトレンチ４９の内部に形成されており、第３電極３はトレンチ３９の内部に形成されている。トレンチ４９とトレンチ３９は互いに異なるトレンチである。ゲート電極４と第3電極は、X方向において互いに離間する。
第２絶縁領域４５は、ゲート絶縁膜として機能する絶縁体である。第１絶縁膜３５は、ゲート電極４と第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、第２電極２及び第３電極３との間に位置する。第１絶縁膜３５は、絶縁性を有し、ゲート電極４と第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、第２電極２及び第３電極３と、を電気的に分離する。第２絶縁領域４５は、材料として例えば酸化シリコンを含むことができる。
このように半導体装置１００は、フィールドプレート電極（第３電極）及びトレンチゲート電極（ゲート電極４）を有する縦型MOSFET構造を備える。半導体装置１００は、Z方向において、ゲート電極４よりもドレイン電極（第１電極１）側で第４半導体領域１４と第３電極３とが電気的に接続される。
半導体装置１００が100V耐圧の縦型MOSFETである場合を例に、半導体装置１００の製造方法を説明する。図２、３は、実施形態の半導体装置の製造工程を示す断面図である。図２、３は図１の１点鎖線部を抜き出したものである。
（工程１）n+半導体基板（第３部分１１３）を用意する。n+半導体基板上に、n型不純物濃度1.0e16~1.0e18cm-3で、Z方向に厚さ8～10umの第１半導体領域１１（第１部分１１１及び第２部分１１２となる）エピタキシャル成長をする。（図２A）
（工程２）エピタキシャル成長によって形成された半導体領域上に酸化膜を0.1~2nm堆積し、フォトリソグラフィで開口、ドライエッチングで深さ2~10umのトレンチ３９を形成する。（図２B）
（工程３）熱酸化により、半導体領域の表面に20～200nmの酸化膜（第1絶縁領域３５）を形成し、ポリシリコン（第３電極第３部分３３）を堆積させる。（図２C）
(工程４)等方性エッチングによって、トレンチ３９側壁及びトレンチ３９外部に付着したポリシリコン及び酸化膜を除去する。（図２D）
（工程５）熱処理によって半導体領域に50nm程度の酸化膜を形成する。（図２E）
（工程６）ポリシリコン（第３電極第２部分３２）をトレンチ３９内部に堆積した後、等方性エッチングにより工程５で形成した50nm程度の酸化膜の一部を除去する。この時トレンチ３９側壁の上部では半導体領域の一部が酸化膜（第1絶縁領域３５）から露出している。（図２F）
（工程７）リソグラフィやｐ型不純物のイオン注入を半導体領域に行いｐ型の半導体領域（第２半導体領域１２及び第４半導体領域１４）を濃度1.0e17~1.0e20cm-3で同時に形成する。第２半導体領域１２及び第４半導体領域１４は、それぞれ別のタイミングや濃度で形成してもよい。（図２G）
（工程８）ポリシリコンをトレンチ３９上部まで堆積し、第３電極３を形成する。（図３H）
（工程９）ドライエッチングによって工程８で形成したｐ型の半導体領域の一部を除去し、深さ0.1~4umのトレンチ４９を形成する。（図３I）
（工程１０）熱酸化により酸化膜を形成し、トレンチ内部を残して酸化膜を除去することでトレンチ４９内部に10～100nmの第２絶縁領域３５を形成する。（図３J）
（工程１１）トレンチ４９内にドープドポリシリコンを堆積することで、ゲート電極４を形成する。（図３K）
（工程１２）熱酸化等によって、ゲート電極４上部に第２絶縁領域４５を形成する。（図３L）
（工程１３）ｎ型不純物をイオン注入することで第３半導体領域１３を濃度1.0e17~1.0e21で形成する。（図３M）
（工程１４）第１電極１及び第２電極２を形成する。第２絶縁領域４５を貫通する図示しないゲートコンタクト及び、ゲートコンタクトを介してゲート電極４に電気的に接続された図示しないゲートパッドを形成する。
上記の製造方法により、図１に示す半導体装置１００を提供することができる。
半導体装置１００の動作を説明する。
半導体装置１００の動作について説明する。半導体装置１は、図１に示さない電源装置及び駆動装置から、第１電極１、第２電極２及びゲート電極４に電位が印加されることで動作する。以降、第２電極２に印加される電位を基準（０Ｖ）とする。第２電極２には０Ｖの電位が印加され、第１電極１には正電位が印加される。
半導体装置１００がオンの時、ゲート電極４に閾値電位（Ｖｔｈ）よりも高い電位が印加される。これにより第２半導体領域１２にチャネルが形成され、第１電極１から第１半導体領域１１、第２半導体領域１２、第３半導体領域１３を通って第２電極２に電流が流れる。
半導体装置１００がオフの時、ゲート電極４には、閾値電位（Ｖｔｈ）より低い電位が印加される。第２半導体領域にはチャネルが形成されず、第２電極２と第１電極１との間に電流が流れない。
MOSFETが二次降伏するに至る仕組みを説明する。
（1-1）まず、MOSFETに電流を導通させると、オン抵抗やスイッチング損失を原因としてMOSFETが発熱する。
（1-2）次に、発熱によりMOSFETの温度が上昇すると、MOSFETの閾値電圧が低下する。ゲート電圧が一定であれば、閾値電圧が低下したMOSFETのチャネル抵抗は減少する。
（1-3）チャネル抵抗が減少したMOSFETには大きな電流が流れる。大きな電流が流れたMOSFETはさらに発熱し、（1-1）に戻る。
MOSFETは（1-1）～（1-3）を繰り返す正帰還の仕組みが働くことで電流量が増大し（二次降伏し）、半導体層・絶縁層の許容量を超えるとMOSFETは破壊される。
一方、本実施形態の半導体装置１００が、接合型電界効果トランジスタ（JFET）構造を内蔵することを説明する。
半導体装置１００は、第４半導体領域１４をゲート、第２部分１１２の一部をソース、第１半導体領域１１をドレインとした接合型電界効果トランジスタ（JFET）を内蔵している。このJFETは、第４半導体領域１４に印加されるJFETのゲート電位が一定（０V）の条件において、動作温度が高いほど抵抗値が大きくなり、JFETのドレイン―ソース間を導通する電流量が小さくなる。また、JFETは、動作温度が低いほど抵抗値が小さくなり、JFETのドレイン―ソース間導通する電流量が大きくなる。第１電極１と第２電極２との間に流れるMOSFETのドレイン電流は、JFET動作による制御を受ける。
さらに半導体装置１００が、温度変化による電流特性の変化が小さいこと及び二次降伏の発生を抑制できることを説明する。
（2-1）まず、半導体装置１００の第１電極１と第２電極２との間に電流を導通させると、半導体装置１００のオン抵抗やスイッチング損失を原因として発熱する。
（2-2）次に、発熱により半導体装置１００の温度が上昇すると、MOSFETの閾値電圧が低下し、MOSFETのチャネル抵抗が減少する。一方、温度の上昇によりJFETの抵抗が増加する。第１電極１と第２電極２間においてMOSFETのチャネル抵抗とJFETの抵抗は直列に接続されている。このため、MOSFETのチャネル抵抗の減少をJFETの抵抗の増加によって打ち消すことができる。
（2-3）半導体装置１００は、動作温度が上昇しても第１電極１と第２電極と間の抵抗が減少しにくく、導通する電流量が増大しにくくなる。
半導体装置１００は（2-3）の後でMOSFETのドレイン電流が増加しにくい。半導体装置１００は電流増大を原因としたさらなる温度上昇を抑制することができるため、二次降伏の発生を抑制することができる。また、半導体装置１００は、温度特性が反対のMOSFETのチャネル抵抗とJFETの抵抗を有するため、温度変化による電流特性の変化が小さい。なお、MOSFETのチャネル抵抗とJFETの抵抗の温度特性を調整することで、半導体装置１００を温度が上がるほどドレイン電流量が減少する構成とすることもできる。
また、半導体装置１００が電界の分散によって高い耐圧を実現できることを説明する。
半導体装置１００がオフの時、隣り合う第３電極３の間に位置する半導体領域、特に第２部分１１２は、第１電極１―第２電極２間の電圧に起因する電界が発生する。電界の集中は、半導体層１０が破壊される一因である。第２電極２側から第１電極１に向かって延びる第３電極は、半導体層１０にかかる電界を分散させること、及び第２部分１２２に空乏層を形成することによって半導体装置１００の耐圧を向上させる。
このように、実施形態の半導体装置１００は、チャネル長を長くかつゲート電極４を大きく設計することなく二次降伏耐量を向上させることができる。このため、半導体装置１００は、低いRon・Qgを維持しながら、高い二次降伏耐量を実現できる。
実施形態の変形について説明する。
(第１変形例)
図４は、第１変形例に係る半導体装置の断面図である。図３に付した符号で図１に付した符号と同じ符号は同じ対象を示す。第１変形例の半導体装置１０１は、トレンチコンタクト構造を有する点で実施形態の半導体装置１００と異なる。第１変形例において、半導体装置１０１は第２電極２にコンタクト部分２１を有する。第１変形例において、半導体装置１０１は、ｐ＋型の第５半導体領域１５を有する。
コンタクト部分２１は、Z方向において第２電極２から第１電極側に向かって延びる。コンタクト部分２１は、Y方向に延びる。コンタクト部分２１は、Z方向において、第３半導体領域１３を貫通し第２半導体領域１２内部に至るまで延びる。
ｐ＋型の第５半導体領域１５が、X方向において、コンタクト部分２１と、第３半導体領域１３及び第２半導体領域１２との間に位置する。ｐ＋型の第５半導体領域１５は、コンタクト部分２１と第３半導体領域１３と、第２半導体領域１２とに接する。ｐ＋型の第５半導体領域１５の一部は、Z方向において、コンタクト部分２１と第２半導体領域１２との間に位置する。
図５は、第１変形例に係る半導体装置の断面図である。図５は、図４のA-A‘断面に相当する図である。コンタクト部分２１は、Y方向に延びる。
なお、コンタクト部分２１は、必ずしもY方向に延びなくてもよい。図６は、第１変形例に係る別の半導体装置の断面図である。図６は、図４のA-A‘断面に相当する図である。例えば、図６に示すように第５半導体領域１５は、Y方向において第３半導体領域１２とコンタクト部分２１の間に位置してもよい。
第１変形例の半導体装置１０１によれば、コンタクト部分２１を介して第２電極２と電気的に接続された第２半導体領域１２及び第３半導体領域１３の電位が安定し、閾値信頼性が向上する。
(第２変形例)
第２変形例は、第1実施形態の半導体装置に比べて、第２半導体領域１２の幅すなわちチャネル幅が狭い。例えば、図１にW12で示す第２半導体領域１２のX方向の幅は１０nm以上２００nｍ以下である。
第1実施形態の半導体装置１００及び第2変形例の半導体装置は、ゲート電極４が設けられるトレンチ４９と第３電極３が設けられるトレンチ３９とを互いに独立して異なる深さで形成される。
一般にトレンチを半導体層１０にエッチングで形成する場合、トレンチに隣接する半導体層（第２部分１１２）が削られる。このため、深いトレンチほどを製造可能なトレンチの間隔は長くなる。実施形態及び第２変形例において、チャネル幅すなわち第２半導体領域１２のX方向の幅W12は、浅いトレンチ４９（ゲート電極４が設けられる電極）のトレンチ間隔によって規定される。すなわち、実施形態の半導体装置１００は、より深いトレンチ３９の設計に制限されることなくこの第2変形例のようにチャネルの幅W12を狭く製造することができる。
一般に、チャネル長を狭めるとZ軸方向からの電界影響が強まり、X軸方向のゲート制御電界領域が狭まり、実際のチャネル長が想定よりも短くなる。この時、設計のVthより実際のVthが小さくなる、またVthのバラつきが大きくなる短チャネル効果が生じる。一方、チャネル幅を狭めると、ゲート電界の制御性が高まるため、短チャネル効果の抑制に効き、またnmオーダーまで狭めると、SiO2/Si界面のポテンシャルが増加する量子効果が表れ、Z軸方向の電界影響を弱めることが出来る。
第２変形例では、チャネル幅が狭いので短チャネル効果が抑制される。このため、第２変形例ではチャネル長を短くすることができ、でゲート容量を低減できる。
(第３変形例)
図７は、第３変形例に係る半導体装置の断面図である。第３変形例の半導体装置１０３は、第２ゲート電極５及び第３絶縁領域５５を有する点で、半導体装置１００と異なる。第３変形例のある断面（図７）において、Z方向において、１つの第１半導体領域１１第２部分１１２と第２電極２との間には、少なくとも2つの第２半導体領域１２と少なくとも2つの第３半導体領域１３がある。
第２ゲート電極５は、Z方向において第２部分１１２と第２電極２との間に位置する。第２ゲート電極５とゲート電極４とは、電気的に分離されており、それぞれ接続された電極パッド５８及び電極パッド４８を介して図示しない駆動装置や電源装置と接続される。第２ゲート電極５とゲート電極４とは、各々電極パッド５８、電極パッド４８を介して、互いに独立した電位制御を受ける。第２ゲート電極５とゲート電極４とは、X方向において離間する。第２ゲート電極５は、X方向において隣り合った第２半導体領域１２同士の間の領域及び隣り合った第３半導体領域１３同士の間の領域にまたがって位置する。第２半導体領域１２と第３半導体領域１３は、X方向において、ゲート電極４と第２ゲート電極５との間に位置する。
第３絶縁領域５５は、第２ゲート電極５の絶縁膜として機能する絶縁体である。第３絶縁領域５５は、第２ゲート電極５と、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、及び第２電極２との間に位置し、これらを電気的に分離する。
第３変形例において、第２ゲート電極５に加える電圧に応じて、MOSFETの閾値電圧の値を制御することができる。例えば、第２ゲート電極に負の固定電位を印加することで、第３変形例の半導体装置１０３は、所望のオン電圧を実現できるほか、各ゲート間の電界が強まり、短チャネル効果を抑制する働きをもたらす。
上記実施形態とその変形例は、適宜組み合わせて実現できる。以上、説明した実施形態及びその変形例によれば、内蔵するJFET構造によって、二次降伏の発生を抑制できる半導体装置を提供できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
第１電極（ドレイン電極）：１
第２電極（ソース電極）：２
第３電極（MOSFETのフィールドプレート電極、JFETのゲート電極）：３
ゲート電極：４
第２ゲート電極：５
半導体層：１０
第１半導体領域：１１
第１部分：１１１
第２部分：１１２
第３部分：１１３
第２半導体領域：１２
第３半導体領域：１３
第４半導体領域：１４
第５半導体領域：１５
第２絶縁領域：３５
トレンチ：３９
第1絶縁領域：４５
電極パッド：４８
トレンチ：４９
第３絶縁領域：５５
電極パッド：５８

Claims (11)

  1. 第１電極と、
    第２電極と、
    前記第１電極から前記第２電極へ向かう第１方向において前記第１電極と第２電極との間に位置し、第１部分と複数の第２部分とを有する、第１導電形の第１半導体領域であって、
    前記第１部分は、前記第１電極に電気的に接続され、前記第１方向に交わる第２方向に延び、
    前記第２部分は、前記第１方向において前記第１部分から前記第２電極に向かって延びる、第１半導体領域と、
    前記第１方向において前記第２部分と前記第２電極と間に位置する第２導電型の第２半導体領域と、
    前記第１方向において前記第２半導体領域と前記第２電極との間に位置し、前記第２電極と電気的に接続された、第１導電型の第３半導体領域と、
    前記第１方向において前記第２部分と前記第２電極との間に位置する第２導電型の第４半導体領域と、
    前記第１方向において前記第１部分と前記第２電極との間に位置し、前記第２方向において少なくとも一部が、前記第２部分と並んで位置し、前記第２電極及び前記第４半導体領域に電気的に接続された第３電極と、
    前記第３電極と、前記第１部分及び前記第２部分との間に位置する第1絶縁領域と、
    前記第１方向において前記第４半導体領域と前記第２電極の間に位置し、第２方向において前記第２半導体領域及び前記第３半導体領域と前記第３電極との間に位置するゲート電極と、
    前記ゲート電極と、前記第１半導体領域、前記第２半導体領域、第３半導体領域、前記第４半導体領域及び前記第２電極と、の間を電気的に分離する第２絶縁領域と、を備えた半導体装置。
  2. 前記ゲート電極を複数有し、
    前記第２方向に隣り合った２つの前記ゲート電極の間に、前記第２半導体領域及び前記第３半導体領域が位置する請求項１に記載の半導体装置。
  3. 前記第４半導体領域と前記第1絶縁領域とは、前記第２方向において隣接する、請求項１又は請求項２に記載の半導体装置。
  4. 前記第４半導体領域と前記第３電極とは、前記第２方向において接する、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記第４半導体領域に含まれる第２導電型不純物の濃度は、前記第２半導体領域に含まれる第２導電型不純物濃度よりも高い、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 前記第２電極は、前記第１方向において前記第１電極側に延びるコンタクト部分を含み、
    前記第１方向において、前記第２半導体領域と前記第２電極との間に位置し、前記コンタクト部分と前記第２半導体領域及び前記第３半導体領域との間に位置し、第２導電型の不純物濃度が前記第２半導体領域に含まれる第２導電型不純物濃度よりも高い第５半導体領域を有する、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 前記第５半導体領域は、前記第２方向において、前記第３半導体領域と前記コンタクト部分との間に位置する、請求項６に記載の半導体装置。
  8. 前記第５半導体領域は、前記第１方向及び前記第２方向に交わる第３方向において、前記第３半導体領域と前記コンタクト部分との間に位置する、請求項６に記載の半導体装置。
  9. 前記第２半導体領域の前記第２方向における幅は、１０nm以上２００nｍ以下である、請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 前記第１方向において前記第２部分と前記第２電極との間に位置する第２ゲート電極と、
    前記第２ゲート電極と前記第１半導体領域、前記第２半導体領域、第３半導体領域及び前記第２電極とを電気的に分離する第３絶縁領域と、をさらに有し、
    前記第２ゲート電極と前記ゲート電極とは、前記第２方向に離間し、互いに電気的に分離され、
    前記第２半導体領域と前記第３半導体領域は、前記第２方向において前記第２ゲート電極と前記ゲート電極との間に位置する、請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 半導体基板に第１導電型の第１半導体領域を形成する工程と、
    前記第１導電型の前記第１半導体領域に複数のトレンチを形成し、前記トレンチ内部に第1絶縁領域を形成し、前記トレンチ内部に導電材料を充填する工程と、
    前記トレンチ側壁及び前記トレンチ外部の前記導電材料及び前記第1絶縁領域を除去する工程と、
    前記複数のトレンチの間に位置する第１半導体領域に第２導電型の不純物を注入し、第２導電型の第２半導体領域と第４半導体領域を形成する工程と、
    前記導電材料と前記第４半導体領域とが接触するように、トレンチ内部にさらに導電材料を充填する工程と、
    前記第２半導体領域に別のトレンチを形成し、前記別のトレンチ内部に第２絶縁領域を形成し、前記別のトレンチ内部に導電材料を充填し、ゲート電極を形成する工程と、
    前記第２半導体領域に第１導電型の不純物を注入し、前記第１導電型の第３半導体領域を形成する工程と、を含む半導体装置の製造方法。
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