JP7468112B2 - インタフェース回路およびインタフェース回路の制御方法 - Google Patents

Description

本発明は、インタフェース回路およびインタフェース回路の制御方法に関する。

複数組のインタフェース回路とメモリチップとを同一パッケージ内に実装し、外部からの複数のチップセレクト信号のそれぞれに応じて、各インタフェース回路によりメモリチップをアクセス可能にするメモリシステムが開示されている（例えば、特許文献１参照）。この種のメモリシステムでは、シリアルインタフェースのメモリチップを使用することで、メモリチップおよびインタフェース回路を実装する実装基板の面積の増大が抑制される。

近時、ＳＰＩ（Serial Peripheral Interface：登録商標）等のシリアルインタフェースは、１本の信号線を使用してデータを転送するシリアルモードと、複数の信号線を使用してデータを転送するパラレルモードとを有する。また、ＣＰＵ（Central Processing Unit）等のプロセッサは、様々なインタフェースのシリアルメモリにアクセス可能にするために、インタフェース回路を介してシリアルメモリに接続される。そして、インタフェース回路は、設定レジスタの設定値の変更により、様々な仕様のシリアルメモリのアクセスを制御可能である。

この種のシリアルインタフェースを使用してシリアルメモリからプログラム等をリードするＣＰＵ（Central Processing Unit）等のプロセッサは、通常、パワーオン時にシリアルモードでプログラムのフェッチを開始する。このため、データ転送レートを高くし、シリアルメモリのアクセス効率を向上するためには、シリアルメモリの動作モードをシリアルモードからパラレルモードに切り替える必要がある。

しかしながら、ＣＰＵがシリアルメモリからプログラムをフェッチしている最中に動作モードを変更すると、誤動作するおそれがある。誤動作を抑止するためには、例えば、シリアルメモリに格納されているプログラムをＲＡＭ等の他のメモリに転送し、他のメモリ上のプログラムをフェッチしている間に、シリアルメモリの動作モードが切り替えられる。この場合、プログラムのＲＡＭ等への転送中、シリアルメモリに対するプログラムのフェッチが実行されないため、フェッチ効率が低下する。

本発明は、上記の課題に鑑みてなされたものであり、シリアルメモリに対するアクセスを継続しつつ、シリアルメモリの動作モードを切り替えることを目的とする。

上記技術的課題を解決するため、本発明の一形態のインタフェース回路は、１本の信号線を使用してデータを転送するシリアルモードと複数の信号線を使用してデータを転送するパラレルモードとを切り替え可能なシリアルメモリのアクセスを制御するインタフェース回路であって、前記シリアルメモリに保持されたプログラムを実行するプロセッサから出力される前記シリアルメモリのアクセス用の命令を保持する第１命令保持部を含み、前記第１命令保持部に保持した命令を出力するインダイレクトアクセス用の第１インタフェース部と、前記プロセッサからのメモリアクセス要求を前記シリアルメモリが受け付け可能な命令に変換し、変換した命令を出力するメモリマップドアクセス用の第２インタフェース部と、前記第１インタフェース部または前記第２インタフェース部が出力する命令を前記シリアルメモリに出力し、前記第１インタフェース部からの命令の受信と前記第２インタフェース部からの命令の受信とが競合する場合、前記第２インタフェース部から受信する命令の出力を禁止する調停部と、を有し、前記第２インタフェース部は、前記変換した命令を保持する第２命令保持部と、前記第２命令保持部から前記変換した命令が転送される第３命令保持部と、を有し、前記第１インタフェース部は、前記第１命令保持部に保持された命令の出力に応答して前記第２命令保持部から前記第３命令保持部に前記変換した命令を転送する場合にセットされるシフトフラグを有する。

シリアルメモリに対するアクセスを継続しつつ、シリアルメモリの動作モードを切り替えることすることができる。

本発明の第１の実施形態に係るＳＰＩコントローラが搭載されるシステムの一例を示すブロック図である。 図１のシリアルＲＯＭのシングルモードでのリード動作の一例を示すタイミング図である。 図１のシリアルＲＯＭのＱＰＩモードでのリード動作の一例を示すタイミング図である。 図１のシリアルＲＯＭのＸＩＰモードでのリード動作の一例を示すタイミング図である。 図１のＳＰＩコントローラの一例を示すブロック図である。 図５のシーケンサに設けられるレジスタの設定内容の一例を示す説明図である。 図５のシーケンサと要求調停回路間で授受される信号の一例を示す説明図である。 図５の要求調停回路とプロトコル発生回路間で授受される信号の一例を示す説明図である。 図５のプロトコル発生回路の動作の一例を示すタイミング図である。 図９のタイミング図において各レジスタに設定される値の一例を示す説明図である。 図５の要求調停回路の動作の一例を示すタイミング図である。 図１のＳＰＩコントローラがシリアルＲＯＭをシングルモードからＸＩＰモードに切り替える動作の一例を示すフロー図である。 図１２のフローを実行する場合のメモリマップド用のカレント用制御レジスタの設定例を示す説明図である。 図１２のフローを実行する場合のメモリマップド用のネクスト用制御レジスタの設定例を示す説明図である。 図１２のフローを実行する場合のインダイレクト用のカレント用制御レジスタの設定例を示す説明図である。 図１２のフローを実行する場合のインダイレクト用のネクスト用制御レジスタの設定例を示す説明図である。 シリアルＲＯＭをシングルモードからＸＩＰモードに遷移させる図５のＳＰＩコントローラの動作の一例を示すタイミング図である。 図１７の続きを示すタイミング図である。 図１８の続きを示すタイミング図である。 図１９の続きを示すタイミング図である。 本発明の第２の実施形態に係るＳＰＩコントローラの一例を示すブロック図である。 図２１のシーケンサに設けられるレジスタの設定内容の一例を示す説明図である。 シリアルＲＯＭをシングルモードから命令省略モードに遷移させる図２１のＳＰＩコントローラの動作の一例を示すタイミング図である。 図２３の続きを示すタイミング図である。 図２４の続きを示すタイミング図である。

以下、図面を参照して実施の形態の説明を行う。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。また、信号を示す符号を、端子または信号線を示す符号としても使用する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＰＩコントローラが搭載されるシステムの一例を示すブロック図である。特に限定されないが、図１に示すシステムＳＹＳは、例えば、コピー機能、ファクシミリ機能、プリント機能またはスキャナ機能等を有するＭＦＰ（MultiFunction Printer）等の画像形成装置に含まれる。

システムＳＹＳは、ＳｏＣ（System on a Chip）１００およびシリアルフラッシュメモリ等のシリアルＲＯＭ２００を有する。ＳｏＣ１００は、ＣＰＵ３００、デコーダ４００、ＳＰＩコントローラ５００、ＲＡＭ（Random Access Memory）６００、入出力インタフェース部７００およびネットワークインタフェース部８００を有する。シリアルＲＯＭ２００は、シリアルメモリの一例であり、ＳＰＩコントローラ５００は、シリアルＲＯＭ２００のアクセスを制御するインタフェース回路の一例であり、ＣＰＵ３００は、プロセッサの一例である。

ＣＰＵ３００は、シリアルＲＯＭ２００に格納されたプログラムをフェッチすることで、動作し、ＳｏＣ１００内の動作の制御と、ＳｏＣ１００に接続される外部装置との通信等を制御する。ＣＰＵ３００は、クロック信号ＣＬＫおよびチップセレクト信号／ＣＳをシリアルＲＯＭ２００に出力し、４ビットのデータ信号ＩＯ（ＩＯ０－ＩＯ３）をシリアルＲＯＭ２００に対して入出力する。ＣＰＵ３００からシリアルＲＯＭ２００に出力されるデータ信号ＩＯは、データ信号だけではなく、コマンド信号（命令）またはアドレス信号の場合もある。４ビットのデータ信号ＩＯのうち、何ビットを使用するかは、動作モードに応じて異なる。

なお、ＣＰＵ３００は、シリアルＲＯＭ２００が保持するプログラムをＲＡＭ６００に展開することなく、シリアルＲＯＭ２００からリードしたプログラム（命令コードおよびオペランド）を直接実行する。プログラムのフェッチ効率を向上するため、例えば、ＣＰＵ３００は、一度フェッチしたプログラムを新しい順に保持する図示しないキャッシュメモリを有してもよい。

デコーダ４００は、ＣＰＵ３００から出力されるアクセス要求に含まれるアドレスをデコードすることで、アクセス対象のデバイスを特定し、特定したデバイスにアクセスするためのセレクト信号を出力する。アクセス対象のデバイスは、シリアルＲＯＭ２００、ＲＡＭ６００、入出力インタフェース部７００に接続される入出力デバイスまたはネットワークインタフェース部８００に接続されるネットワークに接続される各種機器である。

ＳＰＩコントローラ５００は、ＣＰＵ３００から出力されるシリアルＲＯＭ２００へのアクセス要求に基づいて、シリアルＲＯＭ２００のアクセスを制御し、例えば、シリアルＲＯＭ２００からプログラムまたはデータをリードする。ＳＰＩコントローラ５００は、メモリマップドアクセスとインダイレクトアクセスと称するアクセスを実行可能である。

メモリマップドアクセスでは、ＣＰＵ３００が発行するリードアクセス要求（リードコマンド）が、ＳＰＩコントローラ５００によりシリアルＲＯＭ２００のコマンド体系に自動的に変換される。そして、シリアルＲＯＭ２００からリードされたデータは、ＣＰＵ３００がリードコマンドを実行することなく、ＳＰＩコントローラ５００からＣＰＵ３００に直接出力される。従って、ＣＰＵ３００は、シリアルＲＯＭ２００のインタフェース仕様を意識することなく、シリアルＲＯＭ２００を、メモリマップ上に割り当てられたメモリとして、アクセスすることができる。例えば、メモリマップドアクセスは、リードアクセスのみに適用される。

インダイレクトアクセスでは、ＣＰＵ３００によりＳＰＩコントローラ５００内のレジスタにライトされた情報に基づいて、ＳＰＩコントローラ５００がシリアルＲＯＭ２００にライトアクセスまたはリードアクセスする。例えば、インダイレクトアクセスによるライトアクセスは、シリアルＲＯＭ２００の動作モードを切り替えるために使用される。ＳＰＩコントローラ５００の内部構成の例は、図５で説明する。

ＲＡＭ６００は、いわゆるワーキングＲＡＭであり、ＳｏＣ１００の動作に必要な最小限の記憶容量を有する。入出力インタフェース部７００は、システムＳＹＳに接続される図示しない入出力装置との間で情報を入出力する。入出力インタフェース部７００には、入力装置または出力装置が接続されてもよい。入出力インタフェース部７００は、接続される装置毎に設けられてもよい。ネットワークインタフェース部８００は、システムＳＹＳに接続される図示しないネットワークを介して他の装置と通信を実行する。

シリアルＲＯＭ２００は、動作モードとして、例えば、シングルモード、デュアルモード、クワッドモード、クワッドパラレル命令モードおよび命令省略モードをサポートしている。シングルモードでは、命令およびアドレスがデータ端子ＩＯ０（ＤＩ）に入力され、リードデータがデータ端子ＩＯ１（ＤＯ）から直列に出力される。シングルモードは、１本の信号線（ＩＯ０またはＩＯ１）を使用してデータを転送するシリアルモードの一例である。

デュアルモードでは、命令がデータ端子ＩＯ０に入力され、アドレスがデータ端子ＩＯ０、ＩＯ１に入力され、リードデータがデータ端子ＩＯ０、ＩＯ１から並列に出力される。クワッドモードでは、命令がデータ端子ＩＯ０に入力され、アドレスがデータ端子ＩＯ０～ＩＯ３に入力され、リードデータがデータ端子ＩＯ０～ＩＯ３から並列に出力される。

クワッドパラレル命令モードでは、命令およびアドレスがデータ端子ＩＯ０～ＩＯ３に入力され、リードデータがデータ端子ＩＯ０～ＩＯ３から並列に出力される。命令省略モードは、命令の入力を省略する動作モードであり、命令省略モードにエンターする以前に入力された命令が引き継がれる。例えば、命令省略モードでは、アドレスがデータ端子ＩＯ０～ＩＯ３に入力され、リードデータがデータ端子ＩＯ０～ＩＯ３から並列に出力される。デュアルモード、クワッドモードおよび命令省略モードは、複数の信号線を使用してデータを転送するパラレルモードの一例である。

他の動作モードからクワッドパラレル命令モードまたは命令省略モードへの切り替えは、切り替え命令を入力することで行われる。この場合、切り替え命令の入力に使用されるデータ端子ＩＯのビット数は、現在の動作モードに依存する。以下では、クワッドパラレル命令モードは、ＱＰＩモードと称し、命令省略モードは、ＸＩＰモードと称する。

図２は、図１のシリアルＲＯＭ２００のシングルモードでのリード動作の一例を示すタイミング図である。図２および以降のタイミング図において、網掛けはDon't Careを示す。シングルモードでは、チップセレクト信号／ＣＳがロウレベルの期間に、クロック信号ＣＬＫに同期して、命令ＩＮＳおよびアドレスＡＤがシリアルＲＯＭ２００に入力され、シリアルＲＯＭ２００からリードデータＲＤＴが出力される。命令ＩＮＳおよびアドレスＡＤは、データ端子ＩＯ０に入力され、リードデータＲＤＴは、データ端子ＩＯ１から出力される。

図２では、命令ＩＮＳを０３ｈとしているが、命令コードは０３ｈに限定されない。命令コードの末尾の"ｈ"は、その前の数値が１６進数であることを示す。また、命令ＩＮＳ、アドレスＡＤ、リードデータＲＤＴのビット数（それぞれ８ビット、２４ビット、３２ビット（４バイト））も図示した以外でもよい。以降のタイミング図に示すビット数（バイト数）も同様である。シングルモードでのクロック信号ＣＬＫの周波数の上限は、５０ＭＨｚ程度である。クロック信号ＣＬＫの周波数は、ＱＰＩモードおよびＸＩＰモードに比べて低いため、シングルモードでは、アドレスＡＤとリードデータＲＤＴとの間にダミーサイクルＤＭＹ（図３）を挿入しなくてもよい。

図３は、図１のシリアルＲＯＭ２００のＱＰＩモードでのリード動作の一例を示すタイミング図である。チップセレクト信号／ＣＳおよびクロック信号ＣＬＫの入力は、図２と同様である。ＱＰＩモードでは、４ビットのデータ端子ＩＯ０～ＩＯ３が使用される。そして、８ビットの命令ＩＮＳが２クロックサイクルでシリアルＲＯＭ２００に入力され、２４ビットのアドレスＡＤが６クロックサイクルでシリアルＲＯＭ２００に入力される。

アドレスＡＤの入力後、８ビットのモードＭＤが２クロックサイクルでシリアルＲＯＭ２００に入力され、ダミーサイクルＤＭＹが４クロックサイクル挿入された後、４バイトのリードデータＲＤＴが８クロックサイクルで出力される。

なお、ＱＰＩモードは、シングルモードと異なり、４ビットのデータ端子ＩＯ０～ＩＯ３を使用して命令をシリアルＲＯＭ２００に供給する。このため、ＱＰＩモードを使用するためには、シリアルＲＯＭ２００を予めＱＰＩモードにエンターしておく必要がある。ＱＰＩモードへのエンターは、後述する図１９に示すFast Read Quad I/O(Enter XIP mode)の命令コード（ＥＢｈ）を３８ｈとすることで実行される。

図３において、命令ＩＮＳのＥＢｈは、ＸＩＰモードのエンターを示し、モードＭＤの入力値に応じて、次のチップセレクト信号／ＣＳのアサートサイクルで、命令ＩＮＳの入力が省略されるか否かが決定される。ダミーサイクルＤＭＹを挿入することで、シリアルＲＯＭ２００内部でのリード動作をダミーサイクルＤＭＹで隠すことができる。これにより、ＱＰＩモードでのクロック信号ＣＬＫの周波数の上限は、１３３ＭＨｚ程度と、シングルモードに比べて高くなる。

図４は、図１のシリアルＲＯＭ２００のＸＩＰモードでのリード動作の一例を示すタイミング図である。例えば、図４に示すＸＩＰモードでのリード動作は、図３のＱＰＩモードでのリード動作において、モードＭＤが命令ＩＮＳの省略を示す場合に実行される。

ＸＩＰモードでのリード動作は、ＱＰＩモードでのリード動作から命令ＩＮＳが省略されることを除き、ＱＰＩモードと同様である。例えば、ＸＩＰモードにおいて、モードＭＤが命令ＩＮＳの入力の省略を示す場合、次のチップセレクト信号／ＣＳのアサートサイクルでもＸＩＰモードのリード動作が実行される。一方、ＸＩＰモードにおいて、モードＭＤが命令ＩＮＳの入力を示す場合、次のチップセレクト信号／ＣＳのアサートサイクルでは、命令ＩＮＳの入力を含むＱＰＩモードのリード動作が実行される。

図５は、図１のＳＰＩコントローラ５００の一例を示すブロック図である。ＳＰＩコントローラ５００は、ＣＰＵインタフェース回路５１０、シーケンサ５２０、要求調停回路５３０およびプロトコル発生回路５４０を有する。ＣＰＵインタフェース回路５１０は、ＣＰＵバスを介して図１のＣＰＵ３００に接続される。

ＣＰＵインタフェース回路５１０は、例えば、ＣＰＵバスを介してＣＰＵ３００から受信するリセット信号ｒｅｓｅｔ＿ｎをシーケンサ５２０に出力する。シーケンサ５２０は、リセット信号ｒｅｓｅｔ＿ｎのロウレベル期間にリセットされ、リセット信号ｒｅｓｅｔ＿ｎのハイレベルへの変化によりリセットが解除され、動作を開始する。

シーケンサ５２０は、メモリマップドアクセス用の制御レジスタ群５２２と、インダイレクトアクセス用の制御レジスタ群５２５と、メモリマップドアクセスとインダイレクトアクセスとに共通の共通制御レジスタ５２８とを有する。制御レジスタ群５２２は、後述するＰｈａｓｅ０～Ｐｈａｓｅ５で使用される制御レジスタ５２３と、データバッファ５２４とを有する。制御レジスタ群５２５は、後述するＰｈａｓｅ０～Ｐｈａｓｅ５で使用される制御レジスタ５２６と、データバッファ５２７とを有する。

制御レジスタ５２３は、要求調停回路５３０に出力する命令を保持するカレント用のレジスタと、カレント用のレジスタに転送する命令を保持するネクスト用のレジスタとを有する。制御レジスタ５２６は、要求調停回路５３０に出力する命令を保持するカレント用のレジスタと、カレント用のレジスタに転送する命令を保持するネクスト用のレジスタとを有する。制御レジスタ５２３において、カレント用のレジスタは、第３命令保持部の一例であり、ネクスト用のレジスタは、第２命令保持部の一例である。制御レジスタ５２６において、カレント用のレジスタは、第１命令保持部の一例である。制御レジスタ群５２２、５２５および共通制御レジスタ５２８の仕様は、図６に示す。

シーケンサ５２０のうち、制御レジスタ群５２５と、制御レジスタ群５２５を使用してシリアルＲＯＭ２００のアクセスを制御する要素とは、第１インタフェース部の一例である。シーケンサ５２０のうち、制御レジスタ群５２２と、制御レジスタ群５２２を使用してシリアルＲＯＭ２００のアクセスを制御する要素は、第２インタフェース部の一例である。

シーケンサ５２０は、ＣＰＵインタフェース回路５１０を介してＣＰＵ３００から受信するシリアルＲＯＭ２００のアクセス要求に基づいて、シリアルＲＯＭ２００に向けて命令ＩＮＳ等を出力し、シリアルＲＯＭ２００からリードデータＲＤＴ等を受信する。

要求調停回路５３０は、シーケンサ５２０から出力されるメモリマップドアクセス要求と、インダイレクトアクセス要求とを調停し、調停により選択した要求をプロトコル発生回路５４０に出力する。なお、要求調停回路５３０は、インダイレクトアクセス要求を受信した場合、メモリマップドアクセス要求の受付をマスクし、インダイレクトアクセス要求をプロトコル発生回路５４０に出力する。すなわち、要求調停回路５３０は、インダイレクトアクセス要求は、メモリマップドアクセス要求よりも優先して選択される。要求調停回路５３０は、調停部の一例である。

プロトコル発生回路５４０は、図１のシリアルＲＯＭ２００に接続される。プロトコル発生回路５４０は、要求調停回路５３０から受信するメモリマップドアクセス要求またはインダイレクトアクセス要求に基づいて、シリアルＲＯＭ２００のインタフェース仕様に応じた信号を生成し、生成した信号をシリアルＲＯＭ２００に出力する。そして、ＣＰＵ３００が発行するアクセス要求に基づいて、シーケンサ５２０の制御によりシリアルＲＯＭ２００がアクセスされる。

図６は、図５のシーケンサ５２０に設けられるレジスタの設定内容の一例を示す説明図である。要求発行レジスタは、メモリマップドアクセス用の制御レジスタ群５２２と、インダイレクトアクセス用の制御レジスタ群５２５とにそれぞれ設けられる。シーケンサ５２０は、要求発行レジスタが"１"に設定された場合、制御レジスタ５２３（または、５２６）の設定内容に従ったアクセス要求を要求調停回路５３０に発行する。シーケンサ５２０は、アクセス要求を要求調停回路５３０に発行後、要求発行レジスタを"０"に戻す。

なお、メモリマップドアクセスでは、シーケンサ５２０は、ＣＰＵ３００からのアクセス要求に含まれる情報に応じて、制御レジスタ５２３にシリアルＲＯＭ２００のアクセス用の情報を設定した後、制御レジスタ群５２２の要求発行レジスタに"１"をセットする。インダイレクトアクセスでは、制御レジスタ群５２５の要求発行レジスタは、ＣＰＵ３００が実行するプログラムにより"１"に設定される。要求発行レジスタは、要求発行フラグの一例である。

制御レジスタ群５２２に含まれるシフトイネーブルレジスタ（メモリマップド）は、ＣＰＵ３００により設定される。シーケンサ５２０は、シフトイネーブルレジスタ（メモリマップド）が"１"の場合、インダイレクトアクセスの実行に応答して、メモリマップド用の制御レジスタ５２３のネクスト用のレジスタの内容を、カレント用のレジスタにコピーする。シフトイネーブルレジスタ（メモリマップド）は、制御レジスタ５２６のカレント用からの命令の出力に応答して、制御レジスタ５２３のネクスト用からカレント用に命令を転送する場合にセットされるシフトフラグの一例である。

制御レジスタ群５２５に含まれるシフトイネーブルレジスタ（インダイレクト）は、ＣＰＵ３００により設定される。シーケンサ５２０は、シフトイネーブルレジスタ（インダイレクト）が"１"の場合、インダイレクトアクセスの実行に応答して、インダイレクト用の制御レジスタ５２６のネクスト用のレジスタの内容を、カレント用のレジスタにコピーする。

メモリマップドアクセス用の制御レジスタ群５２２に含まれるデータバッファ５２４は、シリアルＲＯＭ２００からリードされるリードデータを一時的に蓄積するために使用される。シーケンサ５２０は、データバッファ５２４に蓄積したリードデータを、ＣＰＵ３００からのリード要求を受けることなく、ＣＰＵ３００のデータバス幅に合わせてＣＰＵ３００に出力する。

インダイレクトアクセス用の制御レジスタ群５２５に含まれるデータバッファ５２７は、シリアルＲＯＭ２００からリードされるリードデータを蓄積するために使用される。シーケンサ５２０は、データバッファ５２７に蓄積したリードデータを、ＣＰＵ３００からのリード要求（ロード命令）に応じて取り出し、取り出したリードデータをＣＰＵ３００に出力する。すなわち、インダイレクトアクセス用の制御レジスタ群５２５に保持されたリードデータは、ＣＰＵ３００により明示的にリードされる必要がある。

ＣＬＫＬ幅レジスタには、シリアルＲＯＭ２００に供給するクロック信号ＣＬＫのロウレベル期間を、例えば、ＳｏＣ１００で使用するシステムクロックの何クロック分にするかが設定される。ＣＬＫＨ幅レジスタは、クロック信号ＣＬＫのハイレベル期間を、システムクロックの何クロック分にするかが設定される。

制御レジスタ群５２２、５２５の各ＰｈａｓｅＮ（Ｎ＝０～４）の制御レジスタ５２３、５２６の構成は、互いに同じである。また、各制御レジスタ５２３、５２６のカレント用とネクスト用のレジスタの構成は、互いに同じである。

Ｐｈａｓｅ有効レジスタは、"１"の場合、当該Ｐｈａｓｅが有効であることを示し、"０"の場合、当該Ｐｈａｓｅが無効であることを示す。ＩＯ方向レジスタは、"１"の場合、データ信号ＩＯのシリアルＲＯＭ２００への出力を示し、"０"の場合、データ信号ＩＯのシリアルＲＯＭ２００からの入力を示す。なお、図３および図４に示したダミーサイクルＤＭＹのＰｈａｓｅでは、Ｐｈａｓｅ有効レジスタは、入力でも出力でもない"２"に設定される。

ＩＯ数レジスタには、有効なデータ端子ＩＯの数より"１"少ない数が設定される。ＩＯ数レジスタは、"０"の場合、１ビットが有効であり、"１"の場合、２ビットが有効であり、"３"のとき、４ビットが有効である。

ＣＬＫ数レジスタには、当該Ｐｈａｓｅで使用するクロック信号ＣＬＫのクロックサイクル数より"１"少ない数が設定される。例えば、ＣＬＫ数レジスタが"７"のＰｈａｓｅは、８クロックサイクルを使用することを示し、ＣＬＫ数レジスタが"２３"のＰｈａｓｅは、２４クロックサイクルを使用することを示す。

出力データ選択レジスタは、"０"の場合、データレジスタに保持されたデータをデータ端子ＩＯに出力することを示し、"１"の場合、ＣＰＵ３００からのアクセス要求に含まれるデータをデータ端子ＩＯに出力することを示す。データレジスタは、出力データ選択レジスタが"０"の場合に有効になり、データレジスタに保持されているデータが出力される。

図７は、図５のシーケンサ５２０と要求調停回路５３０間で授受される信号の一例を示す説明図である。図８は、図５の要求調停回路５３０とプロトコル発生回路５４０間で授受される信号の一例を示す説明図である。

図９は、図５のプロトコル発生回路５４０の動作の一例を示すタイミング図である。図９の信号名の後ろに示す（Ｉ）は、入力信号を示し、（Ｏ）は、出力信号を示し、（Ｉ／Ｏ）は、入出力信号を示す。図１０は、図９のタイミング図において各レジスタに設定される値の一例を示す説明図である。プロトコル発生回路５４０は、図１０に示すように、Ｐｈａｓｅ０～Ｐｈａｓｅ４の５セット分の制御パラメータ値を受信し、その制御パラメータに従ってシーケンサとして動作する。

図９の（１）において、要求発行信号ＡＣＣ＿ＲＥＱが論理値１となることでアクセス要求が発行される。この時、パラメータ信号ＡＣＣ＿ＰＡＲＡＭは、アクセス要求のパラメータの設定値に確定される。

（２）において、プロトコル発生回路５４０は、要求発行信号ＡＣＣ＿ＲＥＱの論理値１を検知する。この時、ビジー信号ＡＣＣ＿ＢＵＳＹは論理値０であり、シリアルＲＯＭ２００へのアクセスが可能な状態である。このため、プロトコル発生回路５４０は、要求許可信号ＡＣＣ＿ＡＣＫを論理値１にアサートするとともに、チップセレクト信号／ＣＳを論理値０にアサートし、シリアルＲＯＭ２００へのアクセスを開始する。

プロトコル発生回路５４０は、最初にＰｈａｓｅ０用のパラメータを使用してシリアルＲＯＭ２００へのアクセスを開始する。ＣＬＫＬ幅およびＣＬＫＨ幅は、１システムクロック（１ＳＹＳＣＬＫ）を示す値に設定されている。このため、ＳＰＩコントローラ５００は、システムクロックＳＹＳＣＬＫを２分周したクロック信号ＣＬＫを生成する。

Ｐｈａｓｅ０では、１本のデータ端子ＩＯを使用して、データレジスタに設定されているＥＢｈを８クロックサイクルで出力する設定となっている。このため、プロトコル発生回路５４０は、（１１）の期間まで、Fast Read Quad I/O命令を示す０３ｈをシリアルＲＯＭ２００に直列に出力する。

（１１）から（１７）までは、Ｐｈａｓｅ１であり、Ｐｈａｓｅ１の設定値に従ってFast Read Quad I/O命令でのアドレスの出力が行われる。なお、メモリマップドアクセスの場合、ＣＰＵ３００からのアクセス要求に含まれるアドレスが使用されるため、出力データ選択レジスタは論理値１に設定される。インダイレクトアクセスの場合、データレジスタ設定の値がアドレスとして使用されるため、出力データ選択レジスタは、論理値０に設定される。

（１７）～（１９）までがＰｈａｓｅ２であり、Fast Read Quad I/O命令でのモードの論理値がシリアルＲＯＭ２００に出力される。（１９）～（２３）までがＰｈａｓｅ３であり、Fast Read Quad I/O命令でのダミーサイクルＤＭＹに相当する。ダミーサイクルＤＭＹのクロックサイクル数は、シリアルＲＯＭ２００のインタフェース仕様に合わせて設定される。ダミーサイクルＤＭＹにより、命令（アドレス）をシリアルＲＯＭ２００に出力してからリードデータが出力されるまでの待ち時間が確保される。

（２３）～（３１）までがＰｈａｓｅ４であり、Fast Read Quad I/O命令において、シリアルＲＯＭ２００からデータが出力される期間である。プロトコル発生回路５４０は、シリアルＲＯＭ２００から受信したデータを、（２５）～（３３）の期間、リードデータ信号ＡＣＣ＿ＲＤとして要求調停回路５３０を介してシーケンサ５２０に出力する。また、プロトコル発生回路５４０は、リードデータ信号ＡＣＣ＿ＲＤによるデータの出力期間に、リードデータ有効信号ＡＣＣ＿ＲＤＲＤＹを論理値１にアサートする。そして、シリアルＲＯＭ２００からリードされたデータは、要求調停回路５３０を経由して、シーケンサ５２０のデータバッファ５２４、５２７のいずれかに蓄積される。

図９に示すＰｈａｓｅ１～Ｐｈａｓｅ４によるシリアルＲＯＭ２００のアクセスの完了後、チップセレクト信号／ＣＳがハイレベルにネゲートされる。例えば、チップセレクト信号／ＣＳは、最終Ｐｈａｓｅ４の終了後、クロック信号ＣＬＫの１クロックサイクル（１ＣＬＫＬ幅＋１ＣＬＫＨ幅）後にネゲートされる。

図１１は、図５の要求調停回路５３０の動作の一例を示すタイミング図である。図９と同様に、信号名の後ろに示す（Ｉ）は、入力信号を示し、信号名の後ろに示す（Ｏ）は、出力信号を示す。また、レジスタ名と同じ名称の信号は、レジスタの設定値と同じ論理値に設定される。

まず、（１）において、要求調停回路５３０は、論理値１にアサートされた要求発行信号ＭＭＡ＿ＲＥＱをシーケンサ５２０から受信し、メモリマップドアクセス要求の発生を検出する。また、要求調停回路５３０は、論理値１にアサートされた要求発行信号ＩＤＡ＿ＲＥＱをシーケンサ５２０から受信し、インダイレクトアクセス要求の発生を検出する。すなわち、要求調停回路５３０は、メモップドアクセス要求とインダイレクトアクセス要求とが同時に発生したことを検出する。

（２）において、要求調停回路５３０は、メモリマップドアクセス要求よりもインダイレクトアクセス要求を優先して調停する。これにより、インダイレクトアクセス要求によるシリアルＲＯＭ２００のアクセス中、メモリマップドアクセス要求によるシリアルＲＯＭ２００のアクセスは禁止される。

インダイレクトアクセス要求によるアクセスを決定した要求調停回路５３０は、論理値１にアサートした要求許可信号ＩＤＡ＿ＡＣＫをシーケンサ５２０に出力する。また、要求調停回路５３０は、シーケンサ５２０から受信したパラメータ信号ＩＤＡ＿ＰＡＲＡＭの内容（ＩＤＰ＿Ｐ０）をパラメータ信号ＡＣＣ＿ＰＡＲＡＭとしてプロトコル発生回路５４０に出力する。同時に、要求調停回路５３０は、論理値１にアサートした要求発行信号ＡＣＣ＿ＲＥＱをプロトコル発生回路５４０に出力する。

なお、（２）では、要求調停回路５３０は、論理値１にアサートしたシフト要求信号ＩＤＡ＿ＮＥＸＴをシーケンサ５２０に出力し、インダイレクトアクセス要求に対し、ネクストのパラメータをカレントにシフトすることを要求する。これは、シーケンサ５２０から受信するシフトイネーブル信号ＩＤＡ＿ＳＨＩＦＴが論理値１にアサートされており、かつ、インダイレクトアクセス要求が許可されたためである。論理値１のシフトイネーブル信号ＩＤＡ＿ＳＨＩＦＴは、インダイレクトアクセス要求によるシリアルＲＯＭ２００のアクセス実行に基づいて、インダイレクト用の制御レジスタ５２６のネクスト用の内容をカレント用にコピーする要求を示す。

（３）において、要求調停回路５３０は、論理値１にアサートされた要求許可信号ＡＣＣ＿ＡＣＫとビジー信号ＡＣＣ＿ＢＵＳＹとをプロトコル発生回路から受信する。また、要求調停回路５３０は、パラメータ信号ＩＤＡ＿ＰＡＲＡＭの内容（ＩＤＰ＿Ｐ１）をシーケンサ５２０から受信する。

（６）～（８）の期間において、要求調停回路５３０は、プロトコル発生回路５４０を介してシリアルＲＯＭ２００からのリードデータ（ＲＤ＿ＩＯ０、ＲＤ＿ＩＯ１）をリードデータ信号ＡＣＣ＿ＲＤとして受信する。要求調停回路５３０は、論理値１にアサートされたリードデータ有効信号ＡＣＣ＿ＲＤＲＤＹにより、リードデータ信号ＡＣＣ＿ＲＤが有効なデータであることを検出する。

要求調停回路５３０は、受信したリードデータ（ＲＤ＿ＩＯ０、ＲＤ＿ＩＯ１）を、（７）～（９）の期間に、リードデータ信号ＩＤＡ＿ＲＤとしてシーケンサ５２０に出力する。要求調停回路５３０は、有効なリードデータ信号ＩＤＡ＿ＲＤを出力している期間、リードデータ有効信号ＩＤＡ＿ＲＤＲＤＹを論理値１にアサートする。リードデータ（ＲＤ＿ＩＯ０、ＲＤ＿ＩＯ１）は、シーケンサ５２０のインダイレクト用のデータバッファ５２７に格納される。

（９）において、要求調停回路５３０は、プロトコル発生回路５４０からのビジー信号ＡＣＣ＿ＢＵＳＹのネゲート（論理値０）を検知する。また、要求調停回路５３０は、このタイミングで、要求発行信号ＭＭＡ＿ＲＥＱと要求発行信号ＩＤＡ＿ＲＥＱが共にアサートされていることを検知する。要求調停回路５３０は、インダイレクトアクセス要求を優先して調停するため、（９）において、要求許可信号ＩＤＡ＿ＡＣＫをアサートする。

また、要求調停回路５３０は、（３）で受信したパラメータ信号ＩＤＡ＿ＰＡＲＡＭの内容（ＩＤＰ＿Ｐ１）をパラメータ信号ＡＣＣ＿ＰＡＲＡＭとしてプロトコル発生回路５４０に出力し、同時に、要求発行信号ＡＣＣ＿ＲＥＱをアサートする。これを受け、（１０）において、要求調停回路５３０は、プロトコル発生回路５４０からアサートされた要求許可信号ＡＣＣ＿ＡＣＫとビジー信号ＡＣＣ＿ＢＵＳＹとを受信する。

また、（１０）では、要求調停回路５３０は、論理値１にアサートしたシフト要求信号ＭＭＡ＿ＮＥＸＴをシーケンサ５２０に出力し、メモリマップドアクセス用の制御レジスタ５２３のネクスト用のパラメータをカレント用にシフトすることを要求する。これは、シーケンサ５２０から受信するシフトイネーブル信号ＭＭＡ＿ＳＨＩＦＴが論理値１にアサートされており、かつ、インダイレクトアクセス要求が許可されたためである。論理値１のシフトイネーブル信号ＭＭＡ＿ＳＨＩＦＴは、インダイレクトアクセス要求によるシリアルＲＯＭ２００のアクセス実行に基づいて、メモリマップド用の制御レジスタ５２３のネクスト用の内容をカレント用にコピーする要求を示す。

次に、（１３）において、要求調停回路５３０は、プロトコル発生回路５４０からのビジー信号ＡＣＣ＿ＢＵＳＹのネゲートを検知する。また、要求調停回路５３０は、シーケンサ５２０からの要求発行信号ＭＭＡ＿ＲＥＱのみのアサートを検知する。この結果、要求調停回路５３０は、論理値１にアサートした要求許可信号ＭＭＡ＿ＡＣＫをプロトコル発生回路５４０に出力する。

また、要求調停回路５３０は、パラメータ信号ＩＤＡ＿ＰＡＲＡＭの内容（ＭＭＡ＿Ｐ１）をパラメータ信号ＡＣＣ＿ＰＡＲＡＭとしてプロトコル発生回路５４０に出力し、同時に、要求発行信号ＡＣＣ＿ＲＥＱをアサートする。これを受け、（１５）において、要求調停回路５３０は、プロトコル発生回路５４０からアサートされた要求許可信号ＡＣＣ＿ＡＣＫとビジー信号ＡＣＣ＿ＢＵＳＹとを受信する。そして、要求調停回路５３０は、（１６）～（１８）において、プロトコル発生回路５４０を介して、シリアルＲＯＭ２００からのリードデータＤＲ＿Ｍ１０、ＲＤ＿Ｍ１１を受信する。

図１２は、図１のＳＰＩコントローラ５００がシリアルＲＯＭ２００をシングルモードからＸＩＰモードに切り替える動作の一例を示すフロー図である。図１２は、ＳＰＩコントローラ５００の制御方法の一例を示す。ＸＩＰモードへの切り替えは、ＣＰＵ３００によるシーケンサ５２０内の制御レジスタ群５２２、５２５へのパラメータのライトに基づいて、シーケンサ５２０により実行される。

まず、ステップＳ１０において、ＣＰＵ３００からのライト命令に基づいて、メモリマップドアクセス用の制御レジスタ５２３のネクスト用に、ＸＩＰモードでシリアルＲＯＭ２００からデータをリードするためのパラメータが設定される（Fast Read Quad I/O(XIP)）。メモリマップドアクセス用の制御レジスタ５２３のネクスト用に設定されるパラメータは、ＸＩＰモードへのエンター後に最初に実行される命令で使用される。

次に、ステップＳ１２において、ＣＰＵ３００からのライト命令に基づいて、インダイレクトアクセス用の制御レジスタ５２６のカレント用に、ＸＩＰモードにエンターするためのパラメータが設定される（Fast Read Quad I/O(XIP遷移)）。例えば、ＸＩＰモードへのエンターは、クワッドモードによりシリアルＲＯＭ２００からリードデータをリードするアクセスとともに実施される。

次に、ステップＳ１４において、ＣＰＵ３００からのライト命令に基づいて、シフトイネーブルレジスタ（メモリマップド）に"１"が設定される。次に、ステップＳ１６において、ＣＰＵ３００からのライト命令に基づいて、インダイレクトアクセス用の要求発行レジスタに"１"が設定される。

次に、ステップＳ１８において、シーケンサ５２０は、ステップＳ１６に基づいて、ＸＩＰモードに切り替えるためのリードアクセス要求をシリアルＲＯＭ２００に発行する。そして、シーケンサ５２０は、ＸＩＰモードに切り替えるためのリードアクセス要求に基づいて、シリアルＲＯＭ２００から出力されるリードデータをデータレジスタに格納し、インダイレクトアクセス用の要求発行レジスタを"０"にリセットする。これにより、ＸＩＰモードに切り替える動作が完了する。図１２に示す動作の完了後、図４に示したＸＩＰモードでのリード動作が繰り返し実行されることで、シリアルＲＯＭ２００からのプログラムのリード効率が向上する。

図１３は、図１２のフローを実行する場合のメモリマップド用のカレント用制御レジスタの設定例を示す説明図である。なお、図１３に示すメモリマップド用のカレント用制御レジスタは、デフォルト値として設定されている。図１３は、図１２のフローによる各種レジスタへのパラメータの設定と並行してシングルモードでのリード動作（ノーマルリード）を実行するために、メモリマップド用のカレント用制御レジスタに設定されるパラメータの例を示す。なお、図１３に示すレジスタの状態は、シリアルＲＯＭ２００がシングルモードに設定されている場合に、ＣＰＵ３００からのリードアクセス要求に応じて、シーケンサ５２０により設定する。

図１３に示す状態でシリアルＲＯＭ２００に対して実行されるリード動作では、シーケンサ５２０は、Ｐｈａｓｅ０～２のレジスタに設定された情報に従って、命令とアドレスをシリアルＲＯＭ２００に出力し、シリアルＲＯＭ２００からリードデータを受信する。そして、図２に示したリード動作が実行される。メモリマップドアクセスでは、シーケンサ５２０は、シリアルＲＯＭ２００から受信してデータバッファ５２４に格納したデータを、リードアクセス要求の応答としてＣＰＵ３００に向けて出力する。

図１４は、図１２のフローを実行する場合のメモリマップド用のネクスト用制御レジスタの設定例を示す説明図である。図１４は、図１２のステップＳ１０を実行後のメモリマップドアクセス用の制御レジスタ５２３のネクスト用の状態を示す。図１４に示す状態でシリアルＲＯＭ２００に対して実行されるリード動作の例は、図４に示される。

図１５は、図１２のフローを実行する場合のインダイレクト用のカレント用制御レジスタの設定例を示す説明図である。図１５は、図１２のステップＳ１２の実行後のインダイレクトアクセス用の制御レジスタ５２６のカレント用の状態を示し、シリアルＲＯＭ２００をシングルモードからＸＩＰモードに遷移する場合に設定される。

図１６は、図１２のフローを実行する場合のインダイレクト用のネクスト用制御レジスタの設定例を示す説明図である。例えば、インダイレクトアクセス用の制御レジスタ５２６のネクスト用は、シングルモードからＸＩＰモードへの切り替え時に使用されない。この場合、シーケンサ５２０は、各レジスタのパラメータを、"０"（無効）または"Don't Care"に維持または設定する。

図１７は、シリアルＲＯＭ２００をシングルモードからＸＩＰモードに遷移させる図５のＳＰＩコントローラ５００の動作の一例を示すタイミング図である。図２と同様の動作については、詳細な説明は省略する。図１７～図２０に示す動作は、ＳＰＩコントローラ５００の制御方法の一例を示す。

図１７に示す動作は、図１３に示したパラメータ設定に基づいて、シーケンサ５２０の制御により実行される。まず、（１）において、リセット信号ｒｅｓｅｔ＿ｎが論理値１に解除され、ＳＰＩコントローラ５００は動作を開始する。以降、リセット信号ｒｅｓｅｔ＿ｎはハイレベル"Ｈ"に維持される。ＣＰＵ３００は、ＣＰＵアクセスに示すように、自分自身の動作のための命令をフェッチするために、メモリマップドアクセス要求（リード要求）を発行する。なお、リセット信号ｒｅｓｅｔ＿ｎの解除の直後、シリアルＲＯＭ２００は、シングルモードに設定されている。

次に、（２）において、要求調停回路５３０のステータスは、ロウレベル"Ｌ"である。このため、ＳＰＩコントローラ５００は、ＣＰＵ３００からのメモリマップドアクセス要求により、メモリマップド用の制御レジスタ５２３の設定値を使用してシングルモードでのリード動作を実行する。ここで、要求調停回路５３０のステータスを示す要求調停回路ステータスのロウレベル"Ｌ"は、インダイレクトアクセス要求が発生しておらず、メモリマップドアクセス要求を禁止していない状態を示す。

メモリマップドアクセス要求に応答するシングルモードでのシリアルＲＯＭ２００のリード動作は、（２）～（３）で実行され、シリアルＲＯＭ２００からリードされたリードデータＲＤＴがＣＰＵ３００に返されて、リード動作が完了する。

ＣＰＵ３００は、後続の命令フェッチのために、（４）でメモリマップドアクセス要求（リード）を発行する。ＳＰＩコントローラ５００は、このメモリマップドアクセス要求を（５）で許可し、（５）～（６）において、（２）～（３）と同様に、シングルモードでのリード動作が実行される。

次に、図１８において、ＣＰＵ３００は、メモリマップド用の制御レジスタ５２３のネクスト用の設定のためのアクセス要求を発行する。アクセス要求に基づいてシリアルＲＯＭ２００からリードされたメモリマップドアクセス用の各種パラメータは、（７）で、制御レジスタ５２３のネクスト用に設定される。メモリマップドのネクスト用のパラメータは、ＸＩＰモードに切り替わった直後に実行されるＸＩＰモードでのメモリアクセス要求（リード；Fast Read Quad I/O（XIP））である。

この実施形態では、メモリマップド用の制御レジスタ５２３のカレント用を使用して、シングルモードでのシリアルＲＯＭ２００のアクセス（プログラムのフェッチ）を実行しながら、ＸＩＰモードの命令をネクスト用に予め格納することができる。また、ネクスト用のレジスタからカレント用のレジスタへの命令の転送は、シフトイネーブルレジスタ（メモリマップド）がセットされている場合に、インダイレクト用の制御レジスタ５２６のカレント用からの命令の出力に基づいて実行される。この結果、図１８および図１９に示すように、インダイレクトアクセス用の制御レジスタ５２６のカレントを使用してシリアルＲＯＭ２００をＸＩＰモードに切り替え後、ＸＩＰモードの命令を迅速に実行することができる。

ＣＰＵ３００は、（７）で、インダイレクト用の制御レジスタ５２６のカレント用の設定のためのアクセス要求を発行する。アクセス要求に基づいてシリアルＲＯＭ２００からリードされたインダイレクトアクセス用の各種パラメータは、（８）で、制御レジスタ５２６のカレント用に設定される。インダイレクトのカレント用のパラメータは、ＸＩＰモードにエンターするためのメモリアクセス要求（リード；Fast Read Quad I/O（Enter XIP mode））である。

この実施形態では、メモリマップドアクセス用の制御レジスタ５２３と、インダイレクトアクセス用の制御レジスタ５２６とが、互いに独立して設けられる。これにより、制御レジスタ５２６を使用してＸＩＰモードに切り替わる前に、制御レジスタ５２６にＸＩＰモード用の命令を予め格納しておくことができる。換言すれば、シリアルＲＯＭ２００をＸＩＰモードに切り替える命令と、切り替え後に実行するＸＩＰモードの命令とを、同時に保持することができる。

この後、ＣＰＵ３００は、後続の命令フェッチのために、メモリマップドアクセス要求（リード）を発行する。ＳＰＩコントローラ５００は、このメモリマップドアクセス要求を（９）で許可し、（９）～（１０）において、図１７と同様に、シングルモードでのリード動作が実行される。（１０）において、ＣＰＵ３００は、シフトイネーブルレジスタ（メモリマップド）に"１"を設定する要求を発行し、シフトイネーブルレジスタ（メモリマップド）は、"１"に設定される。

図１９の（１１）において、ＣＰＵ３００は、インダイレクト用の要求発行レジスタに"１"を設定するアクセス要求を発行する。インダイレクト用の要求発行レジスタは、（１２）で"１"に設定される。シーケンサ５２０は、インダイレクト用の要求発行レジスタの"１"に応答して、制御レジスタ５２６のカレント用に保持している命令を含むパラメータを要求調停回路５３０に出力する。要求発行レジスタは、インダイレクトアクセス用とメモリマップドアクセス用とのそれぞれに対応して設けられる。これにより、制御レジスタ５２６、５２３毎に保持されるアクセス要求を、ＣＰＵ３００が実行するプログラムの任意の位置で、要求調停回路５３０を介してシリアルＲＯＭ２００に発行することができる。

要求調停回路５３０は、インダイレクトアクセス用の命令の受信に基づいて、メモリマップドアクセス用の命令の選択を禁止し、要求調停回路ステータスをハイレベル"Ｈ"に設定する。換言すれば、要求調停回路５３０は、インダイレクトアクセス用の命令の受信とメモリマップドアクセス用の命令の受信とが競合する場合、メモリマップドアクセス用の命令のシリアルＲＯＭ２００への出力を禁止する。

ここで、ハイレベル"Ｈ"の要求調停回路ステータスは、インダイレクトアクセス要求が発生していて、メモリマップドアクセス要求が禁止されている状態を示す。要求調停回路ステータスは、要求調停回路５３０の内部情報であるが、メモリマップドアクセス用の命令の選択の抑止を示す抑止信号として、要求調停回路５３０の外部に出力されてもよい。

要求調停回路５３０の調停制御により、例えば、制御レジスタ５２３に保持されたＸＩＰモードの命令が、制御レジスタ５２６に保持されたＸＩＰモードへの切り替え命令より前に実行されることを抑止することができる。従って、シリアルＲＯＭ２００の動作モードを切り替える場合に、シリアルＲＯＭ２００の動作モードと、シリアルＲＯＭ２００に供給される命令の動作モードが不一致になることを抑止することができ、シリアルＲＯＭ２００の誤動作を抑止することができる。この結果、システムＳＹＳの誤動作を抑止することができる。

要求調停回路５３０は、調停により選択したインダイレクトアクセス要求（ＸＩＰモードにエンターする命令）をシリアルＲＯＭ２００に出力し、インダイレクトアクセス要求の発行をシーケンサ５２０に通知する。シフトイネーブルレジスタ（メモリマップド）は、図１８の（１０）で"１"に設定されている。このため、シーケンサ５２０は、インダイレクトアクセス要求の発行の通知に基づいて、（１３）でメモリマップド用の制御レジスタ（ネクスト用）の内容をメモリマップド用の制御レジスタ（カレント用）にコピーする。

シフトイネーブルレジスタ（メモリマップド）を設けることで、インダイレクトアクセス要求の発行に応答して、その後に発行されるメモリマップドアクセス要求を、メモリマップドアクセス用の制御レジスタ５２３のカレント用に設定することができる。従って、例えば、インダイレクトアクセス要求でのＸＩＰモードの切り替え後に、メモリマップドアクセス要求でのＸＩＰモードの命令を実行することができる。

これに対して、インダイレクトアクセス要求でのＸＩＰモードの切り替えタイミングが、要求調停回路５３０による調停順により、連続する複数のメモリマップドアクセス要求のどこの間に挿入されるか分からないと、次に示すような不具合が発生する。例えば、連続するシングルモードでのメモリマップドアクセス要求の間に、ＸＩＰモードの切り替え命令が挿入された場合、ＸＩＰモードへの切り替え後のシングルモードでのアクセス要求は正常に実行されない。また、連続するＸＩＰモードでのメモリマップドアクセス要求の間に、ＸＩＰモードの切り替え命令が挿入された場合、ＸＩＰモードへの切り替え前のＸＩＰモードでのアクセス要求は正常に実行されない。

（１４）～（１５）で、シリアルＲＯＭ２００をＸＩＰモードにエンターさせるFast Read Quad I/O(Enter XIP mode)のアクセスが実行され、シリアルＲＯＭ２００の動作モードは、シングルモードからＸＩＰモードに切り替わる。要求調停回路５３０は、インダイレクトアクセス要求によるシリアルＲＯＭ２００のアクセスが完了した（１６）で、要求調停回路ステータスをロウレベル"Ｌ"に戻す。これにより、メモリマップドアクセス要求のシリアルＲＯＭ２００への出力の禁止状態を解除する。メモリマップドアクセス要求の出力禁止の契機となったインダイレクトアクセス要求によるシリアルＲＯＭ２００へのアクセスが完了するまで、メモリマップドアクセス要求の選択を禁止することで、ＳＰＩコントローラ５００の誤動作を抑止することができる。また、ＸＩＰモードに切り替わった後、メモリマップドアクセス要求によりシリアルＲＯＭ２００がアクセスされるまでの待ち時間を最小限にすることができる。

図２０において、ＣＰＵ３００は、後続の命令フェッチのために、（１７）でメモリマップドアクセス要求（リード）を発行する。ＳＰＩコントローラ５００は、このメモリマップドアクセス要求を（１８）で許可する。この時点で、メモリマップド用の制御レジスタ（カレント用）に、Fast Read Quad I/O（XIP mode）用のパラメータが設定されている。このため、ＳＰＩコントローラ５００は、（１８）～（１９）において、命令コードを発行することなく、ＸＩＰモードでシリアルＲＯＭ２００のリード動作を実行する。そして、シリアルＲＯＭ２００からリードされたリードデータＲＤＴがＣＰＵ３００に返されて、ＸＩＰモードでのリード動作が完了する。

なお、図１７のリセット信号ｒｅｓｅｔ＿ｎの解除前に、インダイレクトアクセス用の制御レジスタ５２６にＸＩＰモードの切り替え用の命令を予め格納し、メモリマップドアクセス用の制御レジスタ５２３に、ＸＩＰモードの命令を予め格納にしてもよい。そして、図１７のリセット信号ｒｅｓｅｔ＿ｎの解除前に、インダイレクト用の要求発行レジスタに"１"を予め設定してもよい。この場合、リセット信号ｒｅｓｅｔ＿ｎの解除後の最初に、ＣＰＵ３００が、シフトイネーブルレジスタ（メモリマップド）に"１"を設定する要求を発行することで、プログラムの最初でＸＩＰモードへの切り替えを実行することができる。この結果、リセット信号ｒｅｓｅｔ＿ｎの解除後に複数のシングルモードの命令を実行する場合に比べて、命令の実行効率を向上することができ、システムＳＹＳの性能を向上することができる。

以上、この実施形態では、インダイレクトアクセス用の制御レジスタ５２６に保持した命令をシリアルＲＯＭ２００に出力する場合、メモリマップドアクセス用の制御レジスタ５２３に保持した命令のシリアルＲＯＭ２００への出力を禁止する。これにより、例えば、シリアルＲＯＭ２００の動作モードを切り替える命令を制御レジスタ５２６から出力する場合に、切り替え後の動作モードの命令が、動作モードの切り替え前にシリアルＲＯＭ２００に出力されることを抑止することができる。

また、切り替える動作モードと異なる動作モードの命令が、動作モードの切り替え後にシリアルＲＯＭ２００に出力されることを抑止することができる。この結果、シリアルＲＯＭ２００の誤動作を抑止することができ、システムＳＹＳの誤動作を抑止することができる。すなわち、シリアルＲＯＭ２００に対するアクセスを継続しつつ、シリアルＲＯＭ２００の動作モードを切り替えることすることができる。

メモリマップドアクセス用の制御レジスタ５２３と、インダイレクトアクセス用の制御レジスタ５２６とが、互いに独立して設けられるため、ＸＩＰモードに切り替える前に、制御レジスタ５２６にＸＩＰモード用の命令を予め格納しておくことができる。換言すれば、シリアルＲＯＭ２００をＸＩＰモードに切り替える命令と、切り替え後に実行するＸＩＰモードの命令とを、同時に保持することができる。

要求発行レジスタは、インダイレクトアクセス用とメモリマップドアクセス用とのそれぞれに対応して設けられる。これにより、制御レジスタ５２６、５２３毎に保持されるアクセス要求を、ＣＰＵ３００が実行するプログラムの任意の位置で、要求調停回路５３０を介してシリアルＲＯＭ２００に発行することができる。また、新規デバイスに対しても柔軟に対応することができる。

メモリマップドアクセス要求の出力禁止の契機となったインダイレクトアクセス要求によるシリアルＲＯＭ２００へのアクセスが完了するまで、メモリマップドアクセス要求の選択を禁止することで、ＳＰＩコントローラ５００の誤動作を抑止することができる。また、ＸＩＰモードに切り替わった後、メモリマップドアクセス要求によりシリアルＲＯＭ２００がアクセスされるまでの待ち時間を最小限にすることができる。

シーケンサ５２０は、メモリマップド用の制御レジスタ５２３内に、シリアルＲＯＭ２００の発行する命令を保持するカレント用と、カレント用の次に発行する命令を保持するネクスト用とを有する。これにより、カレント用を使用して、シングルモードでのシリアルＲＯＭ２００のアクセス（プログラムのフェッチ）を実行しながら、ＸＩＰモードの命令をネクスト用に予め格納することができる。

また、ネクスト用のレジスタからカレント用のレジスタへの命令の転送は、シフトイネーブルレジスタ（メモリマップド）がセットされている場合に、インダイレクト用の制御レジスタ５２６のカレント用からの命令の出力に基づいて実行される。この結果、インダイレクトアクセス用の制御レジスタ５２６のカレントを使用してシリアルＲＯＭ２００をＸＩＰモードに切り替え後、ＸＩＰモードの命令を迅速に実行することができる。

（第２の実施形態）
図２１は、本発明の第２の実施形態に係るＳＰＩコントローラの一例を示すブロック図である。図５と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２１に示すＳＰＩコントローラ５００Ａは、図５のＳＰＩコントローラ５００のシーケンサ５２０の代わりにシーケンサ５２０Ａを有する。

シーケンサ５２０Ａは、図５のシーケンサ５２０の共通制御レジスタ５２８の代わりに、共通制御レジスタ５２８Ａを有する。共通制御レジスタ５２８Ａは、共通制御レジスタ５２８にパラメータリード制御レジスタ５２９Ａを追加している。パラメータリード制御レジスタ５２９Ａは、パラメータリード要求フラグの一例である。パラメータリード制御レジスタ５２９Ａは、シリアルＲＯＭ２００からパラメータをリードしてＳＰＩコントローラ５００Ａ内のレジスタに設定する動作のトリガとなるフラグと、バッファとを有する。バッファには、フラグのセット時にシリアルＲＯＭ２００からリードするデータが一時的に蓄積される。

ＳＰＩコントローラ５００Ａのその他の構成は、図５のＳＰＩコントローラ５００の構成と同様である。また、ＳＰＩコントローラ５００Ａを含むシステムＳＹＳの構成は、図１と同様である。

図２２は、図２１のシーケンサ５２０Ａに設けられるレジスタの設定内容の一例を示す説明図である。図２２は、図６の設定内容に、図２１のパラメータリード制御レジスタ５２９Ａの設定内容が追加される。パラメータリード制御レジスタ５２９Ａが"１"の場合、ＳＰＩコントローラ５００Ａは、シリアルＲＯＭ２００からリードしたパラメータをメモリマップドアクセス用の制御レジスタ群５２２およびインダイレクトアクセス用の制御レジスタ群５２５に格納する。例えば、パラメータリード制御レジスタ５２９Ａは、リセット信号ｒｅｓｅｔ＿ｎの解除時（論理値０から論理値１への変化時）に"１"に設定される。ＳＰＩコントローラ５００は、シリアルＲＯＭ２００から読み出した各種パラメータをレジスタに格納した後、パラメータリード制御レジスタ５２９Ａを"０"にリセットする。

図２３は、シリアルＲＯＭ２００をシングルモードから命令省略モードに遷移させる図２１のＳＰＩコントローラ５００Ａの動作の一例を示すタイミング図である。図１７～図２０と同様の動作については、詳細な説明を省略する。図２３～図２５に示す動作は、ＳＰＩコントローラ５００Ａの制御方法の一例を示す。

この実施形態では、図２３の動作の前に、パラメータリード制御レジスタ５２９Ａのフラグに論理値１が設定される。また、インダイレクトアクセス用の制御レジスタ５２６のカレント用に、シリアルＲＯＭ２００の最終アドレス（例えば、ＦＦＦＦ８０ｈ）から１２８バイトのデータをシングルモードでリードするためのパラメータが格納される。図２３～図２５では、パラメータリード制御レジスタ５２９Ａの設定値は、パラメータリード要求信号ＰＲｅａｄｒｅｑの論理値（図２３ではハイレベル"Ｈ"）として示される。

図２３の（１）において、リセット信号ｒｅｓｅｔ＿ｎが論理値１に解除され、ＳＰＩコントローラ５００は動作を開始する。パラメータリード制御レジスタ５２９Ａのフラグが論理値１にセットされた場合、ＣＰＵ３００は、ＣＰＵアクセスに示すように、自分自身の動作のための命令をフェッチするため（メモリマップドリード）、メモリマップドアクセス要求（リード要求）を発行する。しかしながら、要求調停回路ステータスがハイレベル"Ｈ"に設定されているため、メモリマップド側（すなわち、ＣＰＵ３００）からのアクセス要求は、要求調停回路５３０により禁止される。

（２）において、ＳＰＩコントローラ５００Ａは、インダイレクトアクセス用の制御レジスタ５２６のカレント用に保持されたパラメータリード用の命令に従って、シリアルＲＯＭ２００の最終アドレスから１２８バイトのデータをリードするリード動作を実行する。リード動作は、シングルモードで実行される。例えば、リードするデータが格納されたアドレスと、リードするデータのバイト数とは、ＣＰＵ３００が実行する命令のオペランドに格納されている。ＳＰＩコントローラ５００Ａは、シリアルＲＯＭ２００からリードしたデータを、パラメータリード制御レジスタ５２９Ａのバッファに順次蓄積する。

リード動作が完了した（３）において、ＳＰＩコントローラ５００Ａは、バッファに蓄積したデータを、メモリマップドアクセス用の制御レジスタ５２３のネクスト用とインダイレクトアクセス用の制御レジスタ５２６のカレント用とに転送する。また、ＳＰＩコントローラ５００Ａは、インダイレクトアクセス用の制御レジスタ群５２５の要求発行レジスタを"１"に設定する。

図２３に示すように、この実施形態では、ＳＰＩコントローラ５００Ａの起動時にシリアルＲＯＭ２００に格納されているデータを、メモリマップドアクセス要求用の命令と、インダイレクトアクセス要求用の命令として読み出すことができる。そして、メモリマップドアクセス用の制御レジスタ５２３のネクスト用に、Fast Read Quad I/O（XIP）用のパラメータが設定される。インダイレクトアクセス用の制御レジスタ５２６のカレント用に、Fast Read Quad I/O（Enter XIP mode）用のパラメータが設定される。

従って、ＣＰＵ３００により制御レジスタ５２３、５２６にパラメータを格納する命令をそれぞれ実行することなく、制御レジスタ５２３、５２６にパラメータを格納することができる。この結果、例えば、シングルモードからＸＩＰモードへの切り替えを効率的に実行することができる。シリアルＲＯＭ２００に格納されたデータをパラメータとして制御レジスタ５２３、５２６に設定できるため、新規デバイスに対しても柔軟に対応することができる。

なお、図２３では、リセット信号ｒｅｓｅｔ＿ｎの解除時に、リード要求信号ＰＲｅａｄｒｅｑが論理値１にセットされている場合の動作を示すが、リード要求信号ＰＲｅａｄｒｅｑは、ＣＰＵ３００によるライトアクセスにより論理値１に設定されてもよい。この場合、リード要求信号ＰＲｅａｄｒｅｑが論理値０の期間、メモリマップドアクセス用の制御レジスタ５２３のカレント用を使用して、ＣＰＵ３００によるメモリアクセスが実行される。そして、リード要求信号ＰＲｅａｄｒｅｑの論理値１への変化に基づいて、図２３の（２）からの動作が開始される。

図２４の（４）において、インダイレクトアクセス用の制御レジスタ群５２５の要求発行レジスタが"１"に設定されたとき、要求調停回路ステータスは、ハイレベル"Ｈ"に維持されている。このため、ＳＰＩコントローラ５００Ａは、インダイレクトアクセス用の制御レジスタ５２６のカレント用のパラメータに従って、Fast Read Quad I/O(Enter XIP mode)のアクセスを開始する。Fast Read Quad I/O(Enter XIP mode)のアクセスの実行により、シリアルＲＯＭ２００は、シングルモードからＸＩＰモードに遷移する。

（５）でFast Read Quad I/O(Enter XIP mode)のアクセスが完了したとき、ＳＰＩコントローラ５００Ａは、要求調停回路ステータスをロウレベル"Ｌ"に変化させ、メモリマップド側からのアクセスを許可する。また、ＳＰＩコントローラ５００Ａは、パラメータリード要求信号ＰＲｅａｄｒｅｑを、ロウレベル"Ｌ"に変化させる。この時点で、メモリマップドアクセス用の制御レジスタ５２３のカレント用には、ネクスト用からFast Read Quad I/O（XIP用）が転送されている。

図２５の（６）において、メモリマップドアクセス用の制御レジスタ５２３のカレント用のパラメータに従って、Fast Read Quad I/O（XIP用）のアクセスを開始する。Fast Read Quad I/O（XIP用）のアクセスの実行により、シリアルＲＯＭ２００からリードデータが出力され、（７）でＸＩＰモードのリード動作が完了する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＣＰＵ３００により制御レジスタ５２３、５２６にパラメータを格納する命令をそれぞれ実行することなく、制御レジスタ５２３、５２６にパラメータを格納することができる。この結果、例えば、シングルモードからＸＩＰモードへの切り替えを効率的に実行することができる。シリアルＲＯＭ２００に格納されたデータをパラメータとして制御レジスタ５２３、５２６に設定できるため、新規デバイスに対しても柔軟に対応することができる。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１００ ＳｏＣ
２００ シリアルＲＯＭ
３００ ＣＰＵ
４００ デコーダ
５００、５００Ａ ＳＰＩコントローラ
５１０ ＣＰＵインタフェース回路
５２０、５２０Ａ シーケンサ
５２２ 制御レジスタ群
５２３ 制御レジスタ
５２４ データバッファ
５２５ 制御レジスタ群
５２６ 制御レジスタ
５２７ データバッファ
５２８、５２８Ａ 共通制御レジスタ
５３０ 要求調停回路
５４０ プロトコル発生回路
６００ ＲＡＭ
７００ 入出力インタフェース部
８００ ネットワークインタフェース部
ＡＤ アドレス
ＣＬＫ クロック信号
ＤＭＹ ダミーサイクル
ＩＮＳ 命令
ＩＯ（ＩＯ０－ＩＯ３） データ端子
ＭＤ モード
ＲＤＴ リードデータ
ｒｅｓｅｔ＿ｎ リセット信号
ＳＹＳ システム

特開２０１７－０４５３１１号公報

Claims (7)

1. １本の信号線を使用してデータを転送するシリアルモードと複数の信号線を使用してデータを転送するパラレルモードとを切り替え可能なシリアルメモリのアクセスを制御するインタフェース回路であって、
   前記シリアルメモリに保持されたプログラムを実行するプロセッサから出力される前記シリアルメモリのアクセス用の命令を保持する第１命令保持部を含み、前記第１命令保持部に保持した命令を出力するインダイレクトアクセス用の第１インタフェース部と、
   前記プロセッサからのメモリアクセス要求を前記シリアルメモリが受け付け可能な命令に変換し、変換した命令を出力するメモリマップドアクセス用の第２インタフェース部と、
   前記第１インタフェース部または前記第２インタフェース部が出力する命令を前記シリアルメモリに出力し、前記第１インタフェース部からの命令の受信と前記第２インタフェース部からの命令の受信とが競合する場合、前記第２インタフェース部から受信する命令の出力を禁止する調停部と、
   を有し、
   前記第２インタフェース部は、
   前記変換した命令を保持する第２命令保持部と、
   前記第２命令保持部から前記変換した命令が転送される第３命令保持部と、を有し、
   前記第１インタフェース部は、前記第１命令保持部に保持された命令の出力に応答して前記第２命令保持部から前記第３命令保持部に前記変換した命令を転送する場合にセットされるシフトフラグを有すること
   を特徴とするインタフェース回路。
2. 前記第１命令保持部に保持される命令は、前記シリアルメモリを前記シリアルモードから前記パラレルモードに切り替える命令であること
   を特徴とする請求項１に記載のインタフェース回路。
3. 前記第１インタフェース部は、
   前記プロセッサによりセットされる要求発行フラグを有し、
   前記要求発行フラグのセットに応答して、前記第１命令保持部に保持された命令を出力すること
   を特徴とする請求項１または請求項２に記載のインタフェース回路。
4. 前記第１インタフェース部は、
   前記インタフェース回路の起動時にセットされる要求発行フラグを有し、
   前記要求発行フラグがセットされている場合、前記第１命令保持部に予め保持された命令を出力すること
   を特徴とする請求項１または請求項２に記載のインタフェース回路。
5. 前記第２インタフェース部から受信する命令の出力を禁止した前記調停部は、前記シリアルメモリに出力した前記第１インタフェース部からの命令による前記シリアルメモリの動作が完了するまで、前記第２インタフェース部から受信する命令の出力を禁止すること
   を特徴とする請求項３または請求項４に記載のインタフェース回路。
6. パラメータリード要求フラグを有し、
   前記第１インタフェース部は、前記インタフェース回路の起動時に前記パラメータリード要求フラグがセットされている場合、前記第１命令保持部に格納された命令の実行に従って前記シリアルメモリから読み出されたデータを、前記シリアルメモリのアクセス用の命令として前記第１命令保持部に格納すること
   を特徴とする請求項１ないし請求項５のいずれか１項に記載のインタフェース回路。
7. １本の信号線を使用してデータを転送するシリアルモードと複数の信号線を使用してデータを転送するパラレルモードとを切り替え可能なシリアルメモリのアクセスを制御する、インダイレクトアクセス用の第１インタフェース部とメモリマップドアクセス用の第２インタフェース部と調停部とを含むインタフェース回路の制御方法であって、
   前記シリアルメモリに保持されたプログラムを実行するプロセッサから出力される前記シリアルメモリのアクセス用の命令を保持する第１命令保持部とシフトフラグとを含む前記第１インタフェース部が、前記第１命令保持部に保持した命令を出力し、
   第２命令保持部と第３命令保持部とを含む前記第２インタフェース部が、前記プロセッサからのメモリアクセス要求を前記シリアルメモリが受け付け可能な命令に変換し、変換した命令を前記第２命令保持部に保持し、前記第２命令保持部から前記変換した命令を前記第３命令保持部に転送して出力し、
   前記調停部が、前記第１インタフェース部または前記第２インタフェース部が出力する命令を前記シリアルメモリに出力し、前記第１インタフェース部からの命令の受信と前記第２インタフェース部からの命令の受信とが競合する場合、前記第２インタフェース部から受信する命令の出力を禁止し、
   前記シフトフラグは、前記第１命令保持部に保持された命令の出力に応答して前記第２命令保持部から前記第３命令保持部に前記変換した命令を転送する場合にセットされること
   を特徴とするインタフェース回路の制御方法。

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