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JP7457946B2 - protection device - Google Patents

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JP7457946B2
JP7457946B2 JP2020090008A JP2020090008A JP7457946B2 JP 7457946 B2 JP7457946 B2 JP 7457946B2 JP 2020090008 A JP2020090008 A JP 2020090008A JP 2020090008 A JP2020090008 A JP 2020090008A JP 7457946 B2 JP7457946 B2 JP 7457946B2
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electrodes
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electrode
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俊道 青木
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Panasonic Intellectual Property Management Co Ltd
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Description

本開示は、一般に保護装置に関し、より詳細には放電用空洞を備えた保護装置に関する。 TECHNICAL FIELD This disclosure relates generally to protection devices, and more particularly to protection devices with discharge cavities.

従来、サージアブソーバとしての保護装置が知られている(特許文献1参照)。 Protective devices that function as surge absorbers are known in the past (see Patent Document 1).

特許文献1のサージアブソーバでは、絶縁体ブロック(セラミック素子)の内部に第1および第2の一対の内部電極と、第1および第2の一対の内部電極の一部が露出するように配置された放電用空洞とを備えたサージアブソーバにおいて、放電用空洞の近傍に、応力緩和用のダミー空洞を配設する。内部電極の主面に垂直な方向の一方側を上側、他方側を下側とした場合に、ダミー空洞を絶縁体層を介して、放電用空洞の上側または下側、あるいは上側と下側の両側に配設する。また、ダミー空洞を放電用空洞と略同軸上に位置させる。 In the surge absorber of Patent Document 1, a pair of first and second internal electrodes is arranged inside an insulator block (ceramic element) and a part of the first and second pair of internal electrodes is exposed. In a surge absorber equipped with a discharge cavity, a dummy cavity for stress relaxation is provided near the discharge cavity. When one side in the direction perpendicular to the main surface of the internal electrode is the upper side and the other side is the lower side, the dummy cavity is placed between the upper side or the lower side of the discharge cavity, or between the upper and lower sides through the insulating layer. Placed on both sides. Further, the dummy cavity is located approximately coaxially with the discharge cavity.

特開2007-227259号公報Japanese Patent Application Publication No. 2007-227259

一方、従来の保護装置を同一の回路に2個使用した場合、個々の静電容量差が大きい保護装置を使用すると、信号波形になまりが発生して信号波形が悪化する課題がある。 On the other hand, when two conventional protection devices are used in the same circuit, there is a problem that if the protection devices have a large difference in their individual capacitances, the signal waveform becomes rounded and deteriorates.

本開示は上記課題に鑑みてなされ、個々の静電容量差が小さく、信号劣化への影響が少ない保護装置を提供することを目的とする。 The present disclosure has been made in view of the above-mentioned problems, and an object of the present disclosure is to provide a protection device in which the difference in individual capacitances is small and the influence on signal deterioration is small.

本開示の一態様に係る保護装置は、絶縁層に第1空洞及び第2空洞を有し、第1素子と、第2素子と、を備える。前記第1素子は、前記第1空洞を介して互いに対向する一対の第1電極を有する。前記第2素子は、前記第2空洞を介して互いに対向する一対の第2電極を有する。前記第1素子は、前記一対の第1電極間の電圧が放電電圧に達した場合に前記第1空洞において放電を生じさせる。前記第2素子は、前記一対の第2電極間の電圧が放電電圧に達した場合に前記第2空洞において放電を生じさせる。 A protection device according to one aspect of the present disclosure has a first cavity and a second cavity in an insulating layer, and includes a first element and a second element. The first element has a pair of first electrodes facing each other with the first cavity interposed therebetween. The second element has a pair of second electrodes facing each other with the second cavity interposed therebetween. The first element generates a discharge in the first cavity when the voltage between the pair of first electrodes reaches a discharge voltage. The second element generates a discharge in the second cavity when the voltage between the pair of second electrodes reaches a discharge voltage.

本開示によると、個々の静電容量差が小さく、信号劣化への影響が少ない保護装置を提供することができる。 According to the present disclosure, it is possible to provide a protection device in which the difference in individual capacitances is small and the influence on signal deterioration is small.

図1は、一実施形態のESDサプレッサの機能を説明する図である。FIG. 1 is a diagram illustrating the functions of an ESD suppressor according to one embodiment. 図2は、同上のESDサプレッサの分解斜視図である。FIG. 2 is an exploded perspective view of the ESD suppressor. 図3は、同上のESDサプレッサを用いた回路の構成を説明する図である。FIG. 3 is a diagram illustrating the configuration of a circuit using the same ESD suppressor as above. 図4Aは、同上のESDサプレッサの有する一方の素子の信号波形である。図4Bは、同上のESDサプレッサの有する他方の素子の信号波形である。図4Cは、同上のESDサプレッサの図4Aと図4Bの差動信号である。FIG. 4A shows a signal waveform of one element included in the above ESD suppressor. FIG. 4B shows a signal waveform of the other element of the ESD suppressor. FIG. 4C shows the differential signals of FIGS. 4A and 4B of the same ESD suppressor. 図5Aは、同上のESDサプレッサの有する素子の静電容量差が大きい場合の一方の素子の信号波形である。図5Bは、同上のESDサプレッサの有する他方の素子の信号波形である。図5Cは、同上のESDサプレッサの図5Aと図5Bとの差動信号である。FIG. 5A shows a signal waveform of one of the elements of the ESD suppressor described above when the capacitance difference between the elements is large. FIG. 5B shows a signal waveform of the other element of the ESD suppressor. FIG. 5C is a differential signal between FIG. 5A and FIG. 5B of the same ESD suppressor. 図6は、同上のESDサプレッサを用いた回路の構成におけるオシロスコープを用いた確認信号である。FIG. 6 shows a confirmation signal using an oscilloscope in a circuit configuration using the same ESD suppressor as above. 図7Aは、同上のESDサプレッサを用いた場合のeye diagramである。図7BはESDサプレッサを用いない場合のeye diagramである。FIG. 7A is an eye diagram when the same ESD suppressor as above is used. FIG. 7B is an eye diagram when no ESD suppressor is used.

以下に説明する実施形態及び変形例は、本開示の一例に過ぎず、本開示は、実施形態及び変形例に限定されない。以下の実施形態及び変形例以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。 The embodiments and modifications described below are merely examples of the present disclosure, and the present disclosure is not limited to the embodiments and modifications. Various modifications other than the embodiments and modifications below are possible according to the design, etc., as long as they do not deviate from the technical ideas of the present disclosure.

また、本実施形態でいう「同一」とは、完全一致、及び製造誤差の範囲(例えば、±10%未満)を含むものとする。 In addition, in this embodiment, "same" includes both a perfect match and within the range of manufacturing error (e.g., less than ±10%).

(実施形態)
以下、本実施形態に係る保護装置30について、図1~図7Bを用いて説明する。
(Embodiment)
The protection device 30 according to this embodiment will be described below with reference to FIGS. 1 to 7B.

(1)概要
高速インターフェース周辺機器、携帯電話やスマートフォンなどの電子機器などに、静電気(ESD:Electro-Static Discharge)への対策としてバリスタ、サージアブソーバなどの保護装置が用いられる。高速インターフェース周辺機器においては、差動信号伝送が用いられている。差動信号伝送とは、2本の信号線間の電位差で信号を伝送することである。
(1) Overview Protective devices such as varistors and surge absorbers are used in high-speed interface peripherals and electronic devices such as mobile phones and smartphones as a countermeasure against electrostatic discharge (ESD). Differential signal transmission is used in high speed interface peripherals. Differential signal transmission means transmitting signals using a potential difference between two signal lines.

本実施形態に係る保護装置30は、ESDに脆弱な部品をESDから保護するESDサプレッサである。以下の説明では、保護装置30は、ESDサプレッサ30として説明する。 The protection device 30 according to this embodiment is an ESD suppressor that protects ESD-vulnerable components from ESD. In the following description, the protection device 30 will be described as an ESD suppressor 30.

ESDサプレッサ30は、図1~図3に示すように、第1素子21と、第2素子22と、絶縁層7と、を備える。第1素子21は、第3電極3と、第4電極4と、第1空洞1と、を有する。また、第2素子22は、第5電極5と、第6電極6と第2空洞2と、を有する。第1空洞1及び第2空洞2は、同一の絶縁層7に形成されている。つまり、絶縁層7は第1空洞1及び第2空洞2を有する。 The ESD suppressor 30 includes a first element 21, a second element 22, and an insulating layer 7, as shown in FIGS. 1 to 3. The first element 21 has a third electrode 3, a fourth electrode 4, and a first cavity 1. Further, the second element 22 includes a fifth electrode 5, a sixth electrode 6, and a second cavity 2. The first cavity 1 and the second cavity 2 are formed in the same insulating layer 7. That is, the insulating layer 7 has the first cavity 1 and the second cavity 2.

ESDサプレッサ30は、図2に示すように、絶縁層8と、絶縁層9と、絶縁層10と、を積層した第1絶縁層ブロック14と、絶縁層11と、絶縁層12と、絶縁層13と、を積層した第2絶縁層ブロック15と、を更に備える。 As shown in FIG. 2, the ESD suppressor 30 includes a first insulating layer block 14 in which an insulating layer 8, an insulating layer 9, and an insulating layer 10 are laminated, an insulating layer 11, an insulating layer 12, and an insulating layer. 13 and a second insulating layer block 15 stacked thereon.

第1素子21は、第3電極3と第4電極4との間の電位差が、放電電圧に到達した場合に第3電極3と第4電極4との間の第1空洞1に放電を生じさせる。第1素子21は、第1空洞1に放電を生じさせることで、ESDによる電流をグランド(GND)にバイパスさせて、IC(Integrated Circuit)等の保護対象をESDから保護する。 The first element 21 generates a discharge in the first cavity 1 between the third electrode 3 and the fourth electrode 4 when the potential difference between the third electrode 3 and the fourth electrode 4 reaches a discharge voltage. let The first element 21 causes a discharge to occur in the first cavity 1, bypasses the current caused by ESD to ground (GND), and protects an object to be protected, such as an IC (Integrated Circuit), from ESD.

第2素子22は、第5電極5と第6電極6との間の電位差が、放電電圧に到達した場合に第5電極5と第6電極6との間の第2空洞2に放電を生じさせる。第2素子22は、第2空洞2に放電を生じさせることで、ESDによる電流をグランド(GND)にバイパスさせて、IC(Integrated Circuit)等の保護対象をESDから保護する。 The second element 22 generates a discharge in the second cavity 2 between the fifth electrode 5 and the sixth electrode 6 when the potential difference between the fifth electrode 5 and the sixth electrode 6 reaches a discharge voltage. let The second element 22 causes a discharge to occur in the second cavity 2, thereby bypassing the current caused by ESD to the ground (GND), thereby protecting the object to be protected, such as an IC (Integrated Circuit), from ESD.

ESDサプレッサ30は、図3に示すように、インターフェース(IF:Interface)回路20と、コモンモードチョークコイル(CMCC:Common Mode Choke Coil)23との間に接続される。具体的には、IF回路20から、CANトランシーバ(Controller Area Network-Transceiver)24へ向かう往路の信号線に第1素子21の一端が接続されている。第1素子21の他端は接地されている。CANトランシーバ24からIF回路20へ向かう復路の信号線に第2素子22の一端が接続する。第2素子22の他端は接地されている。 As shown in FIG. 3, the ESD suppressor 30 is connected between the interface (IF) circuit 20 and the common mode choke coil (CMCC) 23. Specifically, one end of the first element 21 is connected to a signal line on the outward path from the IF circuit 20 to a controller area network-transceiver (CAN transceiver) 24. The other end of the first element 21 is grounded. One end of the second element 22 is connected to a signal line on the return path from the CAN transceiver 24 to the IF circuit 20. The other end of the second element 22 is grounded.

CANトランシーバは、CAN規格の送受信機である。CANは、シリアル通信プロトコルの一種類である。CAN規格のホストコンピュータを用いずに、マイクロコントローラやデバイスを接続することができる。 A CAN transceiver is a CAN standard transceiver. CAN is a type of serial communication protocol. Microcontrollers and devices can be connected without using a CAN standard host computer.

コモンモードチョークコイル23は、コモンモードノイズを低減するフィルタである。コモンモードチョークコイル23は、伝送モードによって信号とノイズを分離する。伝送モードは、ディファレンシャルモードとコモンモードの2種類あり、信号は原則としてディファレンシャルモードが使用される。コモンモードチョークコイル23は、コモンモードにだけ作用するフィルタであり、高速信号であるディファレンシャルモードに影響を与えることなく、コモンモードにおいて発生するコモンモードノイズを低減する。 The common mode choke coil 23 is a filter that reduces common mode noise. The common mode choke coil 23 separates signals and noise depending on the transmission mode. There are two types of transmission modes: differential mode and common mode, and differential mode is used as a general rule for signals. The common mode choke coil 23 is a filter that acts only on the common mode, and reduces common mode noise generated in the common mode without affecting the differential mode, which is a high-speed signal.

ESDサプレッサ30を保護装置30として回路に接続する影響については、オシロスコープでの信号確認(図6参照)及びeye diagramによる信号評価を実施している。オシロスコープでの信号確認では、入力した信号に対して、信号成分とノイズ成分に分けられ、出力されているかを評価する。 Regarding the effects of connecting the ESD suppressor 30 to the circuit as the protection device 30, we conducted signal confirmation using an oscilloscope (see FIG. 6) and signal evaluation using an eye diagram. When checking signals using an oscilloscope, the input signal is divided into signal components and noise components and evaluated to see if they are being output.

eye diagramでは、図3に示す回路において、IF回路20からの信号と、CANトランシーバ24の側の信号を接続したものである。これらのインプット及びアウトプットをサンプリングし、重ね合わせてグラフィカルに表示したものをeye diagramという。eye diagramでは、eye diagramの内側の開口面積を評価すると共に、周期や電圧を評価することもできる。 In an eye diagram, the signal from the IF circuit 20 and the signal from the CAN transceiver 24 are connected in the circuit shown in Figure 3. These inputs and outputs are sampled and then superimposed on one another to create a graphical display, which is called an eye diagram. With an eye diagram, it is possible to evaluate the opening area inside the eye diagram as well as the period and voltage.

(2)構成
本実施形態のESDサプレッサ30は、図1~図3に示すように、ESDサプレッサ30に、第1素子21と第2素子22との2つのESDサプレッサを備えている。第1素子21は、第1空洞1と、第3電極3と、第4電極4と、を備える。第2素子22は、第2空洞2と、第5電極5と、第6電極6と、を備える。
(2) Configuration The ESD suppressor 30 of this embodiment includes two ESD suppressors, a first element 21 and a second element 22, as shown in FIGS. 1 to 3. The first element 21 includes a first cavity 1, a third electrode 3, and a fourth electrode 4. The second element 22 includes a second cavity 2, a fifth electrode 5, and a sixth electrode 6.

ESDサプレッサ30は、図2に示すように、絶縁層8と、絶縁層9と、絶縁層10と、を積層した第1絶縁層ブロック14と、絶縁層11と、絶縁層12と、絶縁層13と、を積層した第2絶縁層ブロック15と、を更に備える。 As shown in FIG. 2, the ESD suppressor 30 further includes a first insulating layer block 14 formed by stacking insulating layers 8, 9, and 10, and a second insulating layer block 15 formed by stacking insulating layers 11, 12, and 13.

第1絶縁層ブロック14及び第2絶縁層ブロック15は、ESD放電が発生する第1素子21及び第2素子22を周囲から隔離し、電気的に絶縁状態を保っている。 The first insulating layer block 14 and the second insulating layer block 15 isolate the first element 21 and the second element 22 in which ESD discharge occurs from the surroundings, and maintain an electrically insulated state.

第1空洞1と第2空洞2とは、同一の絶縁層7に形成された空洞である。このため、第1素子21と第2素子22とは、絶縁層7の厚みを共有している。また、絶縁層7において、第1空洞1と第2空洞2とは、異なる領域に設けられている。 The first cavity 1 and the second cavity 2 are cavities formed in the same insulating layer 7. Therefore, the first element 21 and the second element 22 share the same thickness of the insulating layer 7. Further, in the insulating layer 7, the first cavity 1 and the second cavity 2 are provided in different regions.

第1空洞1及び第2空洞2の空洞には、空気又は不活性ガスが封入された構造を有する。本実施形態では、空気が封入された構造として説明する。 The first cavity 1 and the second cavity 2 have a structure in which air or an inert gas is sealed. In this embodiment, a structure in which air is sealed will be described.

第1空洞1を介して一対の第1電極40が設けられている。具体的には、一対の電極40のうち第3電極3は、絶縁層7の厚さ方向において互いに対向する2つの面のうち一方の面(以下、第1の面)に設けられている。より詳細には、絶縁層7の厚さ方向から絶縁層7を見て、第3電極3の一部の部位は第1空洞1と重なっており、残りの部位のうち少なくとも一部は第1の面と接している(重なっている)。残りの部位は、第1空洞1と重なっている。一対の電極40のうち第4電極4は、絶縁層7の厚さ方向において互いに対向する2つの面のうち他方の面(以下、第2の面)に設けられている。より詳細には、絶縁層7の厚さ方向から絶縁層7を見て、第4電極4の一部の部位は第1空洞1と重なっており、残りの部位のうち少なくとも一部は第2の面と接している(重なっている)。残りの部位は、第1空洞1と重なっている。 A pair of first electrodes 40 are provided through the first cavity 1. Specifically, the third electrode 3 of the pair of electrodes 40 is provided on one of the two surfaces (hereinafter, the first surface) that face each other in the thickness direction of the insulating layer 7. More specifically, when the insulating layer 7 is viewed from the thickness direction of the insulating layer 7, a portion of the third electrode 3 overlaps with the first cavity 1, and at least a portion of the remaining portion contacts (overlaps) with the first surface. The remaining portion overlaps with the first cavity 1. The fourth electrode 4 of the pair of electrodes 40 is provided on the other surface (hereinafter, the second surface) of the two surfaces that face each other in the thickness direction of the insulating layer 7. More specifically, when the insulating layer 7 is viewed from the thickness direction of the insulating layer 7, a portion of the fourth electrode 4 overlaps with the first cavity 1, and at least a portion of the remaining portion contacts (overlaps) with the second surface. The remaining portion overlaps with the first cavity 1.

第2空洞2を介して一対の第2電極41が設けられている。具体的には、一対の電極41のうち第5電極5は、絶縁層7の厚さ方向において互いに対向する2つの面のうち第1の面に設けられている。より詳細には、絶縁層7の厚さ方向から絶縁層7を見て、第5電極5の一部の部位は第2空洞2と重なっており、残りの部位のうち少なくとも一部は第1の面と接している(重なっている)、残りの部位のうち少なくとも一部は、第2空洞2と重なっている。一対の電極40のうち第6電極6は、絶縁層7の厚さ方向において互いに対向する2つの面のうち第2の面に設けられている。より詳細には、絶縁層7の厚さ方向から絶縁層7を見て、第6電極6の一部の部位は第2空洞2と重なっており、残りの部位のうち少なくとも一部は第2の面と接している(重なっている)。残りの部位は、第2空洞2と重なっている。 次に、電極について説明する。第1素子21は、第3電極3と、第4電極4と、を備える。第3電極3と第4電極4とが、一対の第1電極40を構成する。 A pair of second electrodes 41 are provided with the second cavity 2 interposed therebetween. Specifically, the fifth electrode 5 of the pair of electrodes 41 is provided on the first surface of the two surfaces facing each other in the thickness direction of the insulating layer 7. More specifically, when looking at the insulating layer 7 from the thickness direction of the insulating layer 7, a part of the fifth electrode 5 overlaps with the second cavity 2, and at least a part of the remaining part overlaps with the first cavity. At least a portion of the remaining portion that is in contact with (overlaps with) the surface of the second cavity 2 overlaps with the second cavity 2 . The sixth electrode 6 of the pair of electrodes 40 is provided on the second surface of the two surfaces facing each other in the thickness direction of the insulating layer 7. More specifically, when looking at the insulating layer 7 from the thickness direction of the insulating layer 7, a part of the sixth electrode 6 overlaps with the second cavity 2, and at least a part of the remaining part overlaps with the second cavity 2. It touches (overlaps) the surface of The remaining portion overlaps with the second cavity 2. Next, the electrodes will be explained. The first element 21 includes a third electrode 3 and a fourth electrode 4. The third electrode 3 and the fourth electrode 4 constitute a pair of first electrodes 40 .

第2素子22は、第5電極5と、第6電極6と、を備える。第5電極5と第6電極6とが、一対の第2電極41を構成する。 The second element 22 includes a fifth electrode 5 and a sixth electrode 6. The fifth electrode 5 and the sixth electrode 6 form a pair of second electrodes 41.

一対の第1電極40と、一対の第2電極41とは、同一の形状をしている。つまり、第3電極3と、第4電極4と、第5電極5と、第6電極6とは、同一の形状をしている。 The pair of first electrodes 40 and the pair of second electrodes 41 have the same shape. That is, the third electrode 3, the fourth electrode 4, the fifth electrode 5, and the sixth electrode 6 have the same shape.

一対の第1電極40の形状における長手方向に沿った向きと、一対の第2電極の形状における長手方向に沿った向きとは同一方向である。つまり、一対の第1電極40と一対の第2電極41とは、同じ方向に沿って配置されている。また、第3電極3と、第4電極4と、第5電極5と、第6電極6とは、それぞれの長手方向に沿った向きで同じ方向を向いている。 The direction along the longitudinal direction in the shape of the pair of first electrodes 40 and the direction along the longitudinal direction in the shape of the pair of second electrodes are the same direction. That is, the pair of first electrodes 40 and the pair of second electrodes 41 are arranged along the same direction. Further, the third electrode 3, the fourth electrode 4, the fifth electrode 5, and the sixth electrode 6 face the same direction along their respective longitudinal directions.

第3電極3と、第4電極4とが第1空洞1を介して対向しているので、一対の第1電極40の間隔は、第1空洞1の厚みである。一方、第5電極5と第6電極6とが第2空洞2を介して対向しているので、一対の第2電極41の間隔は、第2空洞2の厚みである。第1空洞1と第2空洞2とは、絶縁層7に形成された空洞であるので、第1空洞1と第2空洞2とは、絶縁層7の厚みと同一の厚みを有する。つまり、一対の第1電極40と一対の第2電極41との間隔は、同一である。 Since the third electrode 3 and the fourth electrode 4 face each other with the first cavity 1 in between, the distance between the pair of first electrodes 40 is equal to the thickness of the first cavity 1. On the other hand, since the fifth electrode 5 and the sixth electrode 6 face each other with the second cavity 2 in between, the distance between the pair of second electrodes 41 is equal to the thickness of the second cavity 2. Since the first cavity 1 and the second cavity 2 are cavities formed in the insulating layer 7, the first cavity 1 and the second cavity 2 have the same thickness as the insulating layer 7. That is, the distance between the pair of first electrodes 40 and the pair of second electrodes 41 is the same.

一対の第1電極40は、第2絶縁層ブロック15から第1絶縁層ブロック14を見る方向において、第3電極3と、第4電極4とは重なる面積を有している。つまり、一対の第1電極40は、対向する面積を有する(図1参照)。また、一対の第2電極41についても、第2絶縁層ブロック15から第1絶縁層ブロック14を見る方向において、第5電極5と、第6電極6とは重なる面積を有している。つまり、一対の第2電極41は、対向する面積を有している。 The pair of first electrodes 40 has an area where the third electrode 3 and the fourth electrode 4 overlap in the direction in which the first insulating layer block 14 is viewed from the second insulating layer block 15 . That is, the pair of first electrodes 40 have opposing areas (see FIG. 1). Further, regarding the pair of second electrodes 41 as well, the fifth electrode 5 and the sixth electrode 6 have an overlapping area in the direction in which the first insulating layer block 14 is viewed from the second insulating layer block 15 . That is, the pair of second electrodes 41 have opposing areas.

誘電率をε、対向する電極の面積をS、対向する電極間の距離をdとし、空間の静電容量をCとすると、一般に静電容量Cは次式で表わされる。
C=ε・S/d
When the dielectric constant is ε, the area of the opposing electrodes is S, the distance between the opposing electrodes is d, and the capacitance of space is C, the capacitance C is generally expressed by the following equation.
C=ε・S/d

第1空洞1及び第2空洞2には空気が封入されているので、第1素子21と第2素子22との誘電率εは同一であるとみなすことができる。 Since air is sealed in the first cavity 1 and the second cavity 2, the dielectric constants ε of the first element 21 and the second element 22 can be considered to be the same.

一対の第1電極40と一対の第2電極41とは、対向する電極において、重なる面積を有しており、この面積が同一の場合には、式1から、第1素子21と第2素子22との静電容量は同一であると言える。 The pair of first electrodes 40 and the pair of second electrodes 41 have overlapping areas in their opposing electrodes, and when these areas are the same, from equation 1, the first element 21 and the second element It can be said that the capacitance is the same as that of 22.

本実施形態においては、2個の保護素子である第1素子21と第2素子22とは、製造時のばらつきが少ない同一ロットである2個が1体となったESDサプレッサ30として使用される。 In this embodiment, the first element 21 and the second element 22, which are two protective elements, are used as an ESD suppressor 30 in which the two elements are from the same lot with little variation during manufacturing. .

本実施形態のESDサプレッサ30の製造方法について説明する。まず、絶縁層8~10を形成するために、絶縁シートを形成する。絶縁シートを積層することにより、絶縁層8~10を積層した絶縁層ブロック14が形成される。 A method of manufacturing the ESD suppressor 30 of this embodiment will be described. First, in order to form the insulating layers 8 to 10, an insulating sheet is formed. By laminating the insulating sheets, an insulating layer block 14 in which the insulating layers 8 to 10 are laminated is formed.

次に、絶縁層ブロック14の表面にスクリーン印刷法により、第3電極3及び第5電極5を形成する。スクリーン印刷法では、スクリーンマスクを絶縁層ブロック14にアライメントする。インクをマスクに塗布し、スキージを用いて絶縁層ブロック14の表面にマスクパターンを転写する。アライメントのずれ量の差異は、ロット毎にばらつきが生じるものの、同一ロットにおけるアライメントのずれ量の差異は、ロット毎のアライメントのずれ量の差異に比べて小さくなる。 Next, the third electrode 3 and the fifth electrode 5 are formed on the surface of the insulating layer block 14 by screen printing. In the screen printing method, a screen mask is aligned to the insulating layer block 14. Ink is applied to the mask, and the mask pattern is transferred onto the surface of the insulating layer block 14 using a squeegee. Although the difference in the amount of alignment deviation varies from lot to lot, the difference in the amount of alignment deviation in the same lot is smaller than the difference in the amount of alignment deviation from lot to lot.

その後、絶縁層7をスクリーン印刷法により形成する。具体的には、絶縁層ブロック14の表面に第3電極3及び第5電極5を形成し、その上に絶縁層7をスクリーン印刷法を用いて形成する。絶縁層7は、第1空洞1及び第2空洞2を有する。第1空洞1及び第2空洞2を形成する領域には、空洞を形成するための材料を埋め込む。スクリーン印刷法において、アライメントして絶縁層7を形成するために、第1空洞1と第3電極3との位置のずれ量と、第2空洞2と第5電極5との位置のずれ量と、は同一ロットであれば同等のずれ量となっている。 Then, the insulating layer 7 is formed by screen printing. Specifically, the third electrode 3 and the fifth electrode 5 are formed on the surface of the insulating layer block 14, and the insulating layer 7 is formed thereon by screen printing. The insulating layer 7 has a first cavity 1 and a second cavity 2. The area in which the first cavity 1 and the second cavity 2 are formed is filled with a material for forming the cavities. In the screen printing method, in order to form the insulating layer 7 by alignment, the amount of misalignment between the first cavity 1 and the third electrode 3 and the amount of misalignment between the second cavity 2 and the fifth electrode 5 are the same for the same lot.

次に第4電極4と第6電極6とをスクリーン印刷法により形成する。第4電極4と第6電極6とを形成するスクリーン印刷において、マスクはアライメントして設置されるため、同一ロットであれば、第4電極4と第6電極6を形成するアライメントのずれ量は、異なるロットと比べるとアライメントのずれ量は小さくなる。 Next, the fourth electrode 4 and the sixth electrode 6 are formed by screen printing. In the screen printing for forming the fourth electrode 4 and the sixth electrode 6, the masks are installed in alignment, so if the lot is the same, the amount of misalignment for forming the fourth electrode 4 and the sixth electrode 6 will be , the amount of misalignment is smaller compared to different lots.

その後、絶縁層7と、第4電極4及び第6電極6と、を覆うように絶縁シートを積層する。具体的には、絶縁層11~13を積層し、絶縁層ブロック15を形成する。以上により、ESDサプレッサ30の原型は完成する。 Thereafter, insulating sheets are laminated to cover the insulating layer 7, the fourth electrode 4, and the sixth electrode 6. Specifically, the insulating layers 11 to 13 are stacked to form the insulating layer block 15. Through the above steps, the prototype of the ESD suppressor 30 is completed.

次に、ESDサプレッサ30の原型を、圧力をかけながら高温で焼き上げることにより、ESDサプレッサ30が完成する。圧力をかけながら高温で焼き上げることにより、第1空洞1及び第2空洞2を形成するための材料はなくなり、第1空洞1及び第2空洞2は形成される。 Next, the ESD suppressor 30 is completed by baking the prototype of the ESD suppressor 30 at a high temperature while applying pressure. By baking at a high temperature while applying pressure, there is no material for forming the first cavity 1 and the second cavity 2, and the first cavity 1 and the second cavity 2 are formed.

スクリーン印刷法を用いて形成されたESDサプレッサ30の第1素子21と第2素子22とは、第3電極3及び第5電極5、第1空洞1及び第2空洞2、第4電極及び第6電極6は、同一ロットで生産しており、アライメントのずれ量、ずれた方向等は同一である。また、絶縁層7は共通である。これらのことから、第1素子21と第2素子22とは、静電容量差は非常に小さく、別々のロットで生産した場合と比較しても小さくなっている。 The first element 21 and the second element 22 of the ESD suppressor 30 formed using the screen printing method include the third electrode 3 and the fifth electrode 5, the first cavity 1 and the second cavity 2, the fourth electrode and the second element 22. The six electrodes 6 are produced in the same lot, and the amount of alignment deviation, direction of deviation, etc. are the same. Further, the insulating layer 7 is common. For these reasons, the difference in capacitance between the first element 21 and the second element 22 is very small, and is even smaller than when they are produced in separate lots.

このため、同一ロットで生産した第1素子21と第2素子22とは、別々のロットで生産した場合に比べると、性能差が小さくなっている。以上から、本実施形態のESDサプレッサ30は、静電容量差の少ない第1素子21と第2素子22とを有する。 For this reason, the difference in performance between the first element 21 and the second element 22 produced in the same lot is smaller than when they are produced in different lots. From the above, the ESD suppressor 30 of this embodiment includes the first element 21 and the second element 22 with a small difference in capacitance.

(3)動作
次に動作について説明する。
(3) Operation Next, the operation will be explained.

ESDサプレッサ30は、図3に示すように、IF回路20と、CMCC(Common Mode Choke Coil)23との間に接続される。CMCC23は、CANトランシーバ24と接続されている。 The ESD suppressor 30 is connected between the IF circuit 20 and a CMCC (Common Mode Choke Coil) 23, as shown in FIG. CMCC 23 is connected to CAN transceiver 24.

差動信号伝送を使用する回路において、信号線は2本が逆送で向かい合っており、信号は、2本の信号線の差分で取り出すことができる。第1信号線25及び第3信号線27が往路の信号線、第2信号線26及び第4信号線28が復路の信号線とする。 In a circuit using differential signal transmission, two signal lines are opposite to each other and are sent in opposite directions, and a signal can be extracted by the difference between the two signal lines. It is assumed that the first signal line 25 and the third signal line 27 are the outgoing signal lines, and the second signal line 26 and the fourth signal line 28 are the incoming signal lines.

往路において、IF20、第1信号線25、CMCC23、第3信号線27、CANトランシーバ24の順に信号は伝送する。 On the outbound route, the signal is transmitted in the following order: IF 20, first signal line 25, CMCC 23, third signal line 27, and CAN transceiver 24.

復路において、CANトランシーバ24、第4信号線28、CMCC23、第2信号線26、IF20の順に信号は伝送する。 On the return trip, the signal is transmitted in the order of CAN transceiver 24, fourth signal line 28, CMCC 23, second signal line 26, and IF 20.

IF20においてESDが発生した場合、ESDによる電流は、第1信号線25を通ってESDサプレッサ30の第1素子21に流れる。一対の第1電極40の電極間の電圧差が放電電圧に到達すると第1空洞1において放電を生じさせ、ESDから、CMCC23及びCANトランシーバ24の回路を保護する。 When ESD occurs in the IF 20, the current due to the ESD flows through the first signal line 25 to the first element 21 of the ESD suppressor 30. When the voltage difference between the pair of first electrodes 40 reaches a discharge voltage, a discharge is generated in the first cavity 1 to protect the circuits of the CMCC 23 and the CAN transceiver 24 from ESD.

一方、ESDによる電流が第2信号線26に流れた場合には、ESDサプレッサ30の第2素子22に流れる。一対の第2電極41の電極間の電圧差が放電電圧に到達すると第2空洞2において放電を生じさせ、ESDから、CMCC23及びCANトランシーバ24の回路を保護する。 On the other hand, when a current caused by ESD flows through the second signal line 26, it flows through the second element 22 of the ESD suppressor 30. When the voltage difference between the pair of second electrodes 41 reaches a discharge voltage, a discharge occurs in the second cavity 2, protecting the circuits of the CMCC 23 and the CAN transceiver 24 from ESD.

図4Aに第1信号線25の電圧と時間の相関を示すグラフaを、図4Bに第2信号線26の電圧と時間の相関を示すグラフbを、それぞれ示す。 FIG. 4A shows a graph a showing the correlation between the voltage of the first signal line 25 and time, and FIG. 4B shows a graph b showing the correlation between the voltage of the second signal line 26 and time.

図4A及び図4Bに示すように、ESDサプレッサ30の第1素子21の静電容量と第2素子22の静電容量とが同一の場合には、図4Aのグラフaと、図4Bのグラフbがほぼ同一となる。このため、図4Cのグラフcに示すように、第1信号線25と第2信号線26との差分は0に等しくなり、差動信号に与える影響は抑制される。つまり、ESDサプレッサ30の第1素子21と第2素子22との静電容量を揃えることで、差動信号に与える影響を抑制することができる。このため、個々の静電容量差が小さく、信号劣化への影響が少ない保護装置を提供することができる。 As shown in Figures 4A and 4B, when the capacitance of the first element 21 and the capacitance of the second element 22 of the ESD suppressor 30 are the same, graph a in Figure 4A and graph b in Figure 4B are almost the same. Therefore, as shown in graph c in Figure 4C, the difference between the first signal line 25 and the second signal line 26 is equal to 0, and the effect on the differential signal is suppressed. In other words, by aligning the capacitance of the first element 21 and the second element 22 of the ESD suppressor 30, the effect on the differential signal can be suppressed. Therefore, it is possible to provide a protection device with a small individual capacitance difference and little effect on signal degradation.

具体的な信号波形を図6に示す。図6では、図3に示す回路に、信号成分として入力したディファレンシャルモードの信号をグラフi、ノイズ成分としてコモンモードの信号をグラフj、CANトランシーバ24の受け取る信号をグラフkとして示している。 A specific signal waveform is shown in FIG. In FIG. 6, a differential mode signal input as a signal component to the circuit shown in FIG. 3 is shown as a graph i, a common mode signal as a noise component is shown as a graph j, and a signal received by the CAN transceiver 24 is shown as a graph k.

ESDサプレッサ30を用いると、ノイズ成分であるコモンモードはあるものの、図6のグラフjに示すように、一定の振幅に収めることができている。このため、CMCC23を経由することで、CANトランシーバ24は、グラフkに示すような信号成分を検知することができている。 When the ESD suppressor 30 is used, although there is a common mode which is a noise component, the amplitude can be kept within a constant level as shown in graph j in FIG. Therefore, by passing through the CMCC 23, the CAN transceiver 24 is able to detect signal components as shown in graph k.

このときのeye diagramを図7Aに示す。図7AのグラフLは、図3に示すESDサプレッサ30を含んだ回路のeye diagramであり、図7BのグラフMは、図3に示す回路からESDサプレッサ30を除外した回路のeye diagramである。図7A及び図7Bを比較すると、eye diagramの周期及び電圧に差はない。このため、ESDサプレッサ30は、信号を阻害しておらず、保護装置30として適用できる。 An eye diagram at this time is shown in FIG. 7A. Graph L in FIG. 7A is an eye diagram of a circuit that includes the ESD suppressor 30 shown in FIG. 3, and graph M in FIG. 7B is an eye diagram of a circuit that excludes ESD suppressor 30 from the circuit shown in FIG. Comparing FIGS. 7A and 7B, there is no difference in the period and voltage of the eye diagrams. Therefore, the ESD suppressor 30 does not interfere with the signal and can be applied as the protection device 30.

(4)利点
ESDサプレッサ30の第1素子21の静電容量と第2素子22の静電容量とに顕著な差異がある場合について説明する。
(4) Advantages A case will be described in which there is a significant difference between the capacitance of the first element 21 and the capacitance of the second element 22 of the ESD suppressor 30.

図5Aに第1信号線25の電圧と時間の相関を示すグラフdを、図4Bに第2信号線26の電圧と時間の相関を示すグラフeを、それぞれ示す。 FIG. 5A shows a graph d showing the correlation between the voltage of the first signal line 25 and time, and FIG. 4B shows a graph e showing the correlation between the voltage of the second signal line 26 and time.

図5A及び図5Bに示すように、ESDサプレッサ30の第1素子21の静電容量と第2素子22の静電容量に大きな差がある場合には、図5Aのグラフdと、図5Bのグラフeとの大きさに差異がある。このため、第1信号線25と第2信号線26との差分は、例えば、図5Cのグラフf、グラフg、グラフhに示すように、差動は0にはならず、差動で残留した信号成分がノイズ成分として信号成分に重畳する。 As shown in FIGS. 5A and 5B, if there is a large difference between the capacitance of the first element 21 and the capacitance of the second element 22 of the ESD suppressor 30, the graph d in FIG. 5A and the graph d in FIG. There is a difference in size from graph e. Therefore, the difference between the first signal line 25 and the second signal line 26, for example, as shown in graphs f, g, and h in FIG. This signal component is superimposed on the signal component as a noise component.

このため、ESDサプレッサ30の第1素子21の静電容量と第2素子22の静電容量とに顕著な差異がある場合には、ESDサプレッサ30はノイズを生成する要因となる。 Therefore, if there is a significant difference between the capacitance of the first element 21 and the second element 22 of the ESD suppressor 30, the ESD suppressor 30 becomes a factor that generates noise.

そこで、本実施形態の保護装置30は、第1空洞1と、第2空洞2を有し、第1素子21と、第2素子22と、を備える。第1素子21は、第1空洞1を介して互いに対向する一対の第1電極40を有する。第2素子22は、第2空洞2を介して互いに対向する一対の第2電極41を有する。第1素子21は、第1電極40間の電圧が放電電圧に達した場合に第1空洞1において放電を生じさせる。第2素子22は、第2電極41間の電圧が放電電圧に達した場合に第2空洞2において放電を生じさせる。 Therefore, the protection device 30 of this embodiment has a first cavity 1 and a second cavity 2, and includes a first element 21 and a second element 22. The first element 21 has a pair of first electrodes 40 facing each other with the first cavity 1 in between. The second element 22 has a pair of second electrodes 41 facing each other with the second cavity 2 in between. The first element 21 causes a discharge in the first cavity 1 when the voltage between the first electrodes 40 reaches a discharge voltage. The second element 22 causes a discharge to occur in the second cavity 2 when the voltage between the second electrodes 41 reaches a discharge voltage.

この構成によると、上述したように、差動信号はほぼ0となる。そのため、個々の静電容量差が小さく、信号劣化への影響が少ない保護装置を提供することができる。 According to this configuration, the differential signal becomes approximately 0, as described above. Therefore, it is possible to provide a protection device with a small difference in individual capacitance and less influence on signal deterioration.

また、ESDサプレッサ30の第1素子21と第2素子22との静電容量の差がなくなることで、第1信号線25及び第2信号線26等の信号伝送を阻害する要因を小さくすることができる。 Furthermore, by eliminating the difference in capacitance between the first element 21 and the second element 22 of the ESD suppressor 30, factors that inhibit signal transmission through the first signal line 25, second signal line 26, etc. can be reduced. Can be done.

(5)変形例
以下に、変形例について列記する。なお、以下に説明する変形例は、上記実施形態と適宜組み合わせて適用可能である。
(5) Modifications Modifications are listed below. The modifications described below can be applied in appropriate combination with the above embodiment.

実施形態ではESDサプレッサ30は第1素子21及び第2素子22の2つの素子を持つ構成としたが、この構成に限定されない。例えば、素子は3つ以上であってもよい。例えば素子の数は3つで、3つの素子の中から2つを選択的に使用する構成であってもよい。また、素子は1つであってもよい。 In the embodiment, the ESD suppressor 30 has a configuration including two elements, the first element 21 and the second element 22, but is not limited to this configuration. For example, the number of elements may be three or more. For example, the number of elements may be three, and two of the three elements may be selectively used. Moreover, the number of elements may be one.

実施形態ではESDサプレッサ30の第1空洞1及び第2空洞2には空気が封入されている構成としたが、この構成に限定されない。例えば、不活性ガスが封入されていてもよい。また、誘電体で満たされていてもよい。 In the embodiment, the first cavity 1 and the second cavity 2 of the ESD suppressor 30 have a configuration in which air is sealed, but the configuration is not limited to this. For example, an inert gas may be enclosed. Alternatively, it may be filled with a dielectric.

実施形態ではESDサプレッサ30の製造方法は、スクリーン印刷法を用いる構成としたが、この構成に限定されない。例えば、フープ材を用いて製造してもよい。製造時においては、フープ材により連結されており、連結された状態で、材料を積層して製造していくために、電極間の距離、重なり面積は塗布材などの厚さによって決定される。このため、同一ロットであれば、重なり面積のずれが生じた場合には1ロットすべてずれるので、第1素子21と第2素子22との性能差の揃ったESDサプレッサ30が形成される。 In the embodiment, the ESD suppressor 30 is manufactured using a screen printing method, but is not limited to this configuration. For example, it may be manufactured using hoop material. During manufacturing, the electrodes are connected by a hoop material, and since materials are laminated and manufactured in a connected state, the distance between the electrodes and the overlapping area are determined by the thickness of the coating material, etc. Therefore, if there is a difference in the overlapping area in the same lot, all of the lots will be different, so that ESD suppressors 30 with the same performance difference between the first element 21 and the second element 22 are formed.

実施形態ではESDサプレッサ30の製造方法はスクリーン印刷法を用いる構成としたが、この構成に限定されない。第1絶縁層ブロック14、第2絶縁層ブロック15、絶縁層7など必要な部材を圧着して製造してもよい。 In the embodiment, the ESD suppressor 30 is manufactured using a screen printing method, but the present invention is not limited to this configuration. The first insulating layer block 14, the second insulating layer block 15, the insulating layer 7, and other necessary members may be bonded together.

実施形態ではESDサプレッサはディファレンシャルとコモンとで1つずつ、第1素子21と、第2素子22とを有する構成としたが、この構成に限定されない。コモンにESDサプレッサを複数直列に接続してもよい。 In the embodiment, the ESD suppressor is configured to have one first element 21 and one second element 22 for the differential and common, but this configuration is not limited. Multiple ESD suppressors may be connected in series to the common.

実施形態ではESDサプレッサ30の第1素子21と第2素子22とは、絶縁層7の異なる領域に設けられている構成としたが、この構成に限定されない。ESDサプレッサ30の第1素子21と第2素子22とは、絶縁層7の同一の領域に設けられていてもよい。つまり、第1空洞1と第2空洞2とは繋がっていてもよい。 In the embodiment, the first element 21 and the second element 22 of the ESD suppressor 30 are provided in different regions of the insulating layer 7, but the present invention is not limited to this configuration. The first element 21 and the second element 22 of the ESD suppressor 30 may be provided in the same region of the insulating layer 7. That is, the first cavity 1 and the second cavity 2 may be connected.

(まとめ)
以上、説明したように、第1の態様に係る保護装置(30)は、絶縁層(7)に第1空洞(1)と、第2空洞(2)を有し、第1素子(21)と、第2素子(22)と、を備える。第1素子(21)は、第1空洞(1)を介して互いに対向する一対の第1電極(40)を有する。第2素子(22)は、第2空洞(2)を介して互いに対向する一対の第2電極(41)を有する。第1素子(21)は、一対の第1電極(40)間の電圧が放電電圧に達した場合に第1空洞(1)において放電を生じさせる。第2素子(22)は、一対の第2電極(41)間の電圧が放電電圧に達した場合に第2空洞(2)において放電を生じさせる。
(summary)
As described above, the protection device (30) according to the first aspect has a first cavity (1) and a second cavity (2) in the insulating layer (7), and includes a first element (21) and a second element (22). The first element (21) has a pair of first electrodes (40) facing each other through the first cavity (1). The second element (22) has a pair of second electrodes (41) facing each other through the second cavity (2). The first element (21) generates a discharge in the first cavity (1) when the voltage between the pair of first electrodes (40) reaches a discharge voltage. The second element (22) generates a discharge in the second cavity (2) when the voltage between the pair of second electrodes (41) reaches a discharge voltage.

この構成によると、個々の静電容量差が小さく、信号劣化への影響が少ない保護装置を提供することができる。 This configuration makes it possible to provide a protection device with small individual capacitance differences and little impact on signal degradation.

第2の態様に係る保護装置(30)では、第1の態様において、第1空洞(1)及び第2空洞(2)は、同一の絶縁層に形成されている。 In the protective device (30) according to the second aspect, in the first aspect, the first cavity (1) and the second cavity (2) are formed in the same insulating layer.

この構成によると、第1素子(21)と第2素子(22)との絶縁層(7)の厚さの相違を小さくすることができる。このため、ESDサプレッサ(30)の第1素子(21)と第2素子(22)との静電容量差を小さくすることができる。 According to this configuration, the difference in thickness of the insulating layer (7) between the first element (21) and the second element (22) can be reduced. Therefore, the capacitance difference between the first element (21) and the second element (22) of the ESD suppressor (30) can be reduced.

第3の態様に係る保護装置(30)では、第1又は第2の態様において、第1空洞(1)及び第2空洞(2)は、絶縁層(7)において、異なる領域に設けられている。 In the protection device (30) according to the third aspect, in the first or second aspect, the first cavity (1) and the second cavity (2) are provided in different regions in the insulating layer (7). There is.

この構成によると、第1素子(21)と第2素子(22)とは、同一の絶縁層(7)の異なる領域に形成されることで、第1素子(21)と第2素子(22)との電気的な絶縁状態に不具合が起きる可能性を抑制することができる。 According to this configuration, the first element (21) and the second element (22) are formed in different regions of the same insulating layer (7). ), it is possible to suppress the possibility of problems occurring in the electrical insulation state between the

第4の態様に係る保護装置(30)では、第1~第3の態様のいずれかにおいて、一対の第1電極(40)の形状における長手方向に沿った向きと、一対の第2電極(41)の形状における長手方向に沿った向きとは、同一方向である。 In the protection device (30) according to the fourth aspect, in any of the first to third aspects, the direction along the longitudinal direction in the shape of the pair of first electrodes (40) and the pair of second electrodes ( The directions along the longitudinal direction in the shape 41) are the same direction.

この構成によると、一対の第1電極(40)の形状における長手方向に沿った向きと、一対の第2電極(41)の形状における長手方向に沿った向きとは、同一方向であることにより、第1素子(21)と第2素子(22)との静電容量差を抑制することができる。 According to this configuration, the direction along the longitudinal direction in the shape of the pair of first electrodes (40) and the direction along the longitudinal direction in the shape of the pair of second electrodes (41) are in the same direction. , the difference in capacitance between the first element (21) and the second element (22) can be suppressed.

第5の態様に係る保護装置(30)では、第1~第4の態様のいずれかにおいて、一対の第1電極(40)の形状と、前記一対の第2電極(41)の形状とは、同一である。 In the protection device (30) according to the fifth aspect, in any of the first to fourth aspects, the shape of the pair of first electrodes (40) and the shape of the pair of second electrodes (41) are , are identical.

この構成によると、形状が同一であれば、対向する面積を統一しやすく、ESDサプレッサ(30)の第1素子(21)と第2素子(22)との静電容量差を抑制することができる。 According to this configuration, if the shapes are the same, it is easy to unify the opposing areas, and it is possible to suppress the capacitance difference between the first element (21) and the second element (22) of the ESD suppressor (30). can.

第6の態様に係る保護装置(30)では、第1~第5の態様のいずれかにおいて、一対の第1電極(40)の間隔と、前記一対の第2電極(41)の間隔とは、同一である。 In the protection device (30) according to the sixth aspect, in any of the first to fifth aspects, the distance between the pair of first electrodes (40) and the distance between the pair of second electrodes (41) are , are identical.

この構成によると、第1素子(21)と第2素子(22)との静電容量差を抑制することができる。間隔は、静電容量に対して反比例で効果があるため、ESDサプレッサ(30)の第1素子(21)と第2素子(22)との静電容量差を小さくする効果がある。 According to this configuration, the capacitance difference between the first element (21) and the second element (22) can be suppressed. Since the spacing is inversely proportional to the capacitance, it has the effect of reducing the capacitance difference between the first element (21) and the second element (22) of the ESD suppressor (30).

第7の態様に係る保護装置(30)では、第1~第6の態様のいずれかにおいて、一対の第1電極(40)と、前記一対の第2電極(41)とでは、前記一対の第1電極(40)の対向する方向から見て重なる面積と前記一対の第2電極(41)の対向する方向から見て重なる面積とは同一である。 In the protection device (30) according to the seventh aspect, in any of the first to sixth aspects, the pair of first electrodes (40) and the pair of second electrodes (41) The overlapping area of the first electrodes (40) when viewed from opposing directions is the same as the overlapping area of the pair of second electrodes (41) when viewed from opposing directions.

この構成によると、重なる面積の大きさは静電容量の大きさに比例するため、重なる面積を同一にすることにより、第1素子(21)と第2素子(22)との静電容量差を抑制することができる。 According to this configuration, since the size of the overlapping area is proportional to the size of the capacitance, by making the overlapping area the same, the capacitance difference between the first element (21) and the second element (22) can be reduced. can be suppressed.

1 第1空洞
2 第2空洞
7 絶縁層
21 第1素子
22 第2素子
30 保護装置
1 First cavity 2 Second cavity 7 Insulating layer 21 First element 22 Second element 30 Protective device

Claims (7)

絶縁層に第1空洞及び第2空洞を有し、
前記第1空洞を介して互いに対向する一対の第1電極を有する第1素子と、
前記第2空洞を介して互いに対向する一対の第2電極を有する第2素子と、を備え、
前記第1素子は、一対の第1電極間の電圧が放電電圧に達した場合に前記第1空洞において放電を生じさせ、
前記第2素子は、一対の第2電極間の電圧が放電電圧に達した場合に前記第2空洞において放電を生じさせる、
保護装置。
The insulating layer has a first cavity and a second cavity,
a first element having a pair of first electrodes facing each other via the first cavity;
a second element having a pair of second electrodes facing each other via the second cavity,
The first element causes a discharge in the first cavity when the voltage between the pair of first electrodes reaches a discharge voltage,
The second element causes a discharge in the second cavity when the voltage between the pair of second electrodes reaches a discharge voltage.
Protective device.
前記第1空洞及び前記第2空洞は、同一の絶縁層に形成されている、
請求項1に記載の保護装置。
The first cavity and the second cavity are formed in the same insulating layer,
A protection device according to claim 1.
前記第1空洞及び前記第2空洞は、前記絶縁層において、異なる領域に設けられている
請求項1又は2に記載の保護装置。
The protection device according to claim 1 or 2, wherein the first cavity and the second cavity are provided in different regions of the insulating layer.
前記一対の第1電極の形状における長手方向に沿った向きと、前記一対の第2電極の形状における長手方向に沿った向きとは、同一方向である、
請求項1~3のいずれか1項に記載の保護装置。
The direction along the longitudinal direction in the shape of the pair of first electrodes and the direction along the longitudinal direction in the shape of the pair of second electrodes are the same direction,
The protective device according to any one of claims 1 to 3.
前記一対の第1電極の形状と、前記一対の第2電極の形状とは、同一である、
請求項1~4のいずれか1項に記載の保護装置。
The shape of the pair of first electrodes and the shape of the pair of second electrodes are the same,
The protective device according to any one of claims 1 to 4.
前記一対の第1電極の間隔と、前記一対の第2電極の間隔とは、同一である、
請求項1~5のいずれか1項に記載の保護装置。
The interval between the pair of first electrodes and the interval between the pair of second electrodes are the same,
The protective device according to any one of claims 1 to 5.
前記一対の第1電極と、前記一対の第2電極とでは、前記一対の第1電極の対向する方向から見て重なる面積と前記一対の第2電極の対向する方向から見て重なる面積とは同一である、
請求項1~6のいずれか1項に記載の保護装置。
The pair of first electrodes and the pair of second electrodes have an overlapping area when viewed from opposing directions of the pair of first electrodes and an overlapping area when viewed from the opposing direction of the pair of second electrodes. are the same,
The protective device according to any one of claims 1 to 6.
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