JP7451314B2 - バイアス電流発生回路 - Google Patents

Description

本発明は、演算増幅器等の電流源として用いられるバイアス電流発生回路に係り、特に、動作の安定性、信頼性の向上等を図ったものに関する。

バイアス電流発生回路は、演算増幅器や電源ＩＣなどの様々なＩＣにおいて電流源として用いられていることは良く知られている通りである。
図１５には、かかるバイアス電流発生回路の従来の回路構成例が示されており、以下、同図を参照しつつ従来のバイアス電流発生回路について説明する。
このバイアス電流発生回路は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成の典型的な回路で、トランジスタＭ１、Ｍ２にはＰＭＯＳ(P-Channel Metal Oxide Semiconductor)が、トランジスタＭ３、Ｍ４にはＮＭＯＳ(N-Channel Metal Oxide Semiconductor)が、それぞれ用いられている。
かかるバイアス電流発生回路は、トランジスタＭ１，Ｍ２と抵抗器Ｒ１によるバンドギャップ回路と、トランジスタＭ３，Ｍ４によるカレントミラー回路とに大別されて構成されたものとなっている。

次に、この従来回路の回路動作を説明する。
電源電圧が一定に維持されている場合のトランジスタＭ２のドレイン電流Ｉoutを、トランジスタＭ１，Ｍ２と抵抗器Ｒ１によるバッドギャップ回路での回路ループで考えると以下のようになる。
まず、式１に示す電圧関係が成立する。

ＶｇｓM1＝ＶｇｓM2＋Ｒ１×Ｉout・・・式１

ここで、ＶｇｓM1は、トランジスタＭ１のゲート・ソース間の電位差、ＶｇｓM2は、トランジスタＭ２のゲート・ソース間の電位差であり、Ｒ１は、抵抗器Ｒ１の抵抗値とする。

トランジスタＭ２のチャンネル幅Ｗとチャンネル長Ｌの（Ｗ／Ｌ）比がトランジスタＭ１の（Ｗ／Ｌ）比よりＡ倍大きいとして、式１を書き直すと、下記する式２を得る。

〔２Ｉref／｛μp・Ｃox・（Ｗ／Ｌ）｝〕^１／２＋Ｖｔｈ＝〔２Ｉout／｛μp・Ｃox・Ａ・（Ｗ／Ｌ）｝〕^１／２＋Ｖｔｈ＋Ｒ１×Ｉout・・・式２

ここで、Ｉrefは、トランジスタＭ１のドレイン電流、μpは、トランジスタＭ１，Ｍ２における電子の移動度、Ｃoxは、トランジスタＭ１，Ｍ２の単位面積当たりの容量値、Ｖｔｈは、トランジスタＭ１，Ｍ２の閾値電圧、Ａは、トランジスタＭ１の（Ｗ／Ｌ）比に対するトランジスタＭ２の（Ｗ／Ｌ）比の割合、換言すれば、トランジスタＭ２の（Ｗ／Ｌ）比がトランジスタＭ１の（Ｗ／Ｌ）比の何倍であるかを表した値である。

また、ここで、トランジスタＭ３，Ｍ４のカレントミラー回路により、Ｉref＝Ｉoutとなる。したがって、トランジスタＭ２のドレイン電流Ｉoutは、下記する式３で求められる。

Ｉout＝Ｉref＝（１／Ｒ１^２）×〔２／｛μp・Ｃox・（Ｗ／Ｌ）｝〕×（１－１／Ａ^１／２）・・・式３

このように、従来回路は、抵抗器Ｒ１の大きさによって、所望のバイアス電流を発生させることができる回路であるということができる。
次に、この従来のバイアス電流発生回路において、正電源電圧端子ＶＤＤの電位が急激に低下した場合のトランジスタＭ２のドレイン電流Ｉoutの変化について、図１６に示された波形図を参照しつつ説明する。

まず、正電源電圧ＶＤＤが５Ｖとした場合に、図１６（Ａ）には、正電源電圧ＶＤＤが時刻ｔ１において低下し始め、時間Δｔ経過後に２Ｖまで低下した場合の電圧変化が実線の特性線で示されている。

正電源電圧ＶＤＤが５Ｖの場合に、トランジスタＭ１，Ｍ２のゲート電位Ｖ１は、トランジスタＭ１のゲート・ソース間の電位差が０．７Ｖ程度あることに起因して、４．３Ｖ程度となる。
一方、正電源電圧ＶＤＤが急激に低下するのに対して、ゲート電位Ｖ１は図１６（Ｂ）において二点鎖線の特性線で示されたように、比較的緩慢に徐々に低下してゆく。このようにゲート電位Ｖ１が緩慢に低下してゆくのは、コンデンサＣ１の放電に時間を要するためである。

正電源電圧ＶＤＤの急激な低下とゲート電位Ｖ１の緩慢な低下によって、トランジスタＭ１，Ｍ２のドレイン電流を流すのに必要なゲート・ソース間電位差Ｖｇｓが確保できなくなり、トランジスタＭ２のドレイン電流Ｉoutは停止してしまう（図１６（Ｃ）の実線の特性線参照）。

なお、図１６（Ｂ）の時刻ｔａにおいては、この時点におけるトランジスタＭ１のゲート・ソース間電位差Ｖｇｓ(ta)がトランジスタＭ１，Ｍ２のドレイン電流を流すのに必要なゲート・ソース間電位差ＶｇｓM1より大（Ｖｇｓ(ta)＞ＶｇｓM1）となって、所定のゲート・ソース間電位差ＶｇｓM1が維持できない状態であることが示されている。

その後、トランジスタＭ１，Ｍ２のゲート電位Ｖ１はさらに低下し、時刻ｔ２において１．３Ｖ程度に達する（図１６（Ｂ）の二点鎖線の特性線参照）。
そして、時刻ｔ２においてトランジスタＭ１，Ｍ２のドレイン電流を流すために必要なゲート・ソース間電位差、０．７Ｖ程度が再び確保されると、トランジスタＭ２のドレイン電流Ｉoutが復帰することとなる（図１６（Ｂ）及び図１６（Ｃ）参照）。

次に、正電源電圧ＶＤＤがどの程度の急峻さで低下した場合に、上述のような電流Ｉoutの停止が生ずるのかについて説明する。
結論としては、下記する式４に示されたように、正電源電圧ＶＤＤの低下時間Δｔが短い場合、電流Ｉoutの停止が生ずることとなる。

Δｔ＜Ｃ１×ΔＶ／Ｉref・・・式４

ここで、Δｔは、正電源電圧ＶＤＤがＶＤＤ＝５Ｖから２Ｖまで低下する低下時間であり、Ｃ１は、コンデンサＣ１の容量値であり、ΔＶは、正電源電圧ＶＤＤの電圧低下時における電圧低下幅である。
なお、ΔＶは、上述の例の場合、５Ｖ－２Ｖ＝３Ｖである。
このように図１５に示された従来のバイアス電流発生回路にあっては、正電源電圧ＶＤＤが急激に低下した場合、バイアス電流が一次的に停止するという問題がある。

このような問題に対応する方策の一つとして、例えば、特許文献１に開示された回路がある。
図１７には、特許文献１に開示された回路例が示されており、以下、同図を参照しつつ、この回路例について説明する。
電源電圧の急峻な低下に対する方策が施されたこの従来回路は、先に図１５に示された従来回路に、トランジスタＭ５とコンデンサＣ２を追加した構成を有するものである。

すなわち、トランジスタＭ１，Ｍ２及び抵抗器Ｒ１からなるバンドギャップ回路と正電源電圧ＶＤＤとの間に、トランジスタＭ５が直列に設けられると共に、そのゲートと負電源電圧ＶＳＳとの間に、コンデンサＣ２が設けられている。
かかる構成において、正電源電圧ＶＤＤが急峻に低下した場合におけるトランジスタＭ１，Ｍ２のゲート電位Ｖ１、トランジスタＭ１のソース電位Ｖ２及びトランジスタＭ２のドレイン電流Ｉoutの変化について、図１８に示された波形図を参照しつつ説明する。

この図１８は、先に図１５に示された従来回路の回路動作説明に用いた図１６の波形図と基本的に同様のものである。
すなわち、先ず、図１８（Ａ）には正電源電圧ＶＤＤが５Ｖから２Ｖまで急峻に低下した際の電圧変化を模式的に表した波形図が示されている。
図１８（Ｂ）には、正電源電圧ＶＤＤが急峻に低下した場合のトランジスタＭ１のゲート電位Ｖ１及びトランジスタＭ１のソース電位Ｖ２の変化が二点鎖線で示されている。
図１７に示された回路においては、正電源電圧ＶＤＤが急峻に低下しても、トランジスタＭ１のゲート電位Ｖ１は３．６Ｖ程度を維持したままであり、また、トランジスタＭ１のソース電位Ｖ２は４．３Ｖ程度を維持したままであり、いずれも一定電圧となっている。

トランジスタＭ１のソース電位Ｖ２が一定となるのは、正電源電圧ＶＤＤが低下しても、コンデンサＣ２に電荷が蓄えられていることによるものである。
そのため、トランジスタＭ１，Ｍ２のゲート電位Ｖ１も一定に維持される。
その結果、トランジスタＭ１，Ｍ２のゲート・ソース間電位差Ｖｇｓが適切に保たれ、トランジスタＭ２のドレイン電流Ｉoutは停止することなく流れ続ける（図１８（Ｃ）参照）。

なお、正電源電圧ＶＤＤとトランジスタＭ１のソース電位Ｖ２との間に０．７Ｖ程度の電位差があるように説明したが、この電位差は、トランジスタＭ５のゲート・ソース間の電位差に起因するものである。
また、同様に、トランジスタＭ１のソース電位Ｖ２とトランジスタＭ１のゲート電位Ｖ１との間にも０．７Ｖ程度の電位差があるように説明したが、この電位差はトランジスタＭ１のゲート・ソース間電位差によるものである。

特許第５２１９８７６号公報

しかしながら、特許文献１に開示された回路にあっては、ダイオード接続されたトランジスタＭ５を設けたために、最低動作電源電圧が上昇するという問題がある。
すなわち、トランジスタＭ５を動作させるために電源電圧がさらに必要となり、最低動作電源電圧の上昇を招くこととなる。結局、特許文献１に開示されたバイアス電流発生回路は、急激な電源電圧の低下に対してバイアス電流の一時的な停止を回避することはできる反面、最低動作電源電圧の上昇を招くという問題がある。

本発明は、上記実状に鑑みてなされたもので、最低動作電源電圧の上昇を招くことなく電源電圧の急激な低下が生じても安定したバイアス電流を得ることのできるバイアス電流発生回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るバイアス電流発生回路は、
正電源電圧と負電源電圧との間に、バンドギャップ回路と前記バンドギャップ回路への電流供給を行う供給用カレントミラー回路が直列接続されて設けられてなるバイアス電流発生回路であって、
前記バンドギャップ回路は、カレントミラー接続状態に設けられた２つのトランジスタと、前記バンドギャップ回路の出力であるバイアス電流を決定する電流決定用抵抗器とを用いて構成され、
前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合には、前記バンドギャップ回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられる一方、
前記正電源電圧側から前記供給用カレントミラー回路、前記バンドギャップ回路が直列接続されて設けられる場合には、前記供給用カレントミラー回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられてなり、
前記正電源電圧の急低下時に前記電圧変化重畳用コンデンサを介して前記正電源電圧の電圧変化を前記制御電極へ重畳せしめて前記正電源電圧の急低下に起因する前記バイアス電流の一時的停止を回避することを可能としてなり、
前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合にあって、
前記バンドギャップ回路の２つのトランジスタにはバンドギャップ用第１及び第２のＰＭＯＳトランジスタが用いられ、前記バンドギャップ用第１のＰＭＯＳトランジスタのソースには前記正電源電圧が、前記バンドギャップ用第２のＰＭＯＳトランジスタのソースには前記電流決定用抵抗器を介して前記正電源電圧が、それぞれ印加可能とされ、前記バンドギャップ用第１及び第２のＰＭＯＳトランジスタの制御電極であるゲートが相互に接続されると共に、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインと接続され、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインは前記供給用カレントミラー回路の出力端に、前記バンドギャップ用第２のＰＭＯＳトランジスタのドレインは前記供給用カレントミラー回路の入力端に、それぞれ接続され、前記バンドギャップ用第１及び第２のＰＭＯＳトランジスタのゲートは、前記電圧変化重畳用コンデンサを介して前記正電源電圧が印加可能とされ、
前記電圧変化重畳用コンデンサの容量ＣＸ１は、
不等式ＣＸ１＞｛Ｃｂ１－（Ｉref×Δｔ）／ΔＶ｝を満たし、
前記不等式におけるＣｂ１は、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインと前記負電源電圧間における寄生容量、前記不等式におけるＩrefは、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレイン電流、前記不等式におけるΔＶは、前記正電源電圧が急低下した際の低下幅、前記不等式におけるΔｔは、前記正電源電圧が急低下によって前記ΔＶ低下する際に要した時間である低下時間幅であって、
前記バンドギャップ用第２のＰＭＯＳトランジスタのドレイン電流は、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレイン電流と同一に設定されてなるものである。

本発明によれば、正電源電圧の急低下が生じた際に、その電圧変化が、最低動作電源電圧の上昇を招くことなくバンドギャップ回路、又は、バンドギャップ回路への電流供給を行う供給用カレントミラー回路を構成するトランジスタの制御電極に重畳されるよう構成したので、正電源電圧の急低下が生じても、従来回路と異なり、バンドギャップ回路の出力電流の一時的な停止を招くことなく安定した出力状態を維持することができ、しかも、最低動作電源電圧の上昇を招くことのない信頼性、安定性の高いバイアス電流発生回路を提供することができるという効果を奏するものである。

本発明の実施の形態におけるバイアス電流発生回路の第１の回路構成例を示す回路図である。 図１に示された第１の回路構成例において正電源電圧ＶＤＤが低下する際の主要な電流の経路を示した回路図である。 図１に示された第１の回路構成例における起動回路を他の構成の起動回路に変更した場合の回路図である。 図１に示された第１の回路構成例におけるＮＭＯＳカレントミラー回路を他の任意の構成のカレントミラー回路に置換可能であることを示した回路図である。 図１に示された第１の回路構成例におけるＣＭＯＳトランジスタをバイポーラトランジスタに置換した回路図である。 本発明の実施の形態におけるバイアス電流発生回路の第２の回路構成例を示す回路図である。 図６に示された第２の回路構成例におけるＮＭＯＳバンドギャップ回路を他の任意の構成のバンドギャップ回路に置換可能であることを示した回路図である。 図６に示された第２の回路構成例におけるＣＭＯＳトランジスタをバイポーラトランジスタに置換した回路図である。 本発明の実施の形態におけるバイアス電流発生回路の第３の回路構成例を示す回路図である。 図９に示された第３の回路構成例におけるＮＭＯＳカレントミラー回路を他の任意の構成のカレントミラー回路に置換可能であることを示した回路図である。 図９に示された第３の回路構成例におけるＣＭＯＳトランジスタをバイポーラトランジスタに置換した回路図である。 本発明の実施の形態における第１の回路構成例及び第３の回路構成例における回路構成の概念を模式的に示した回路図である。 本発明の実施の形態における第２の回路構成例における回路構成の概念を模式的に示した回路図である。 本発明の実施の形態におけるバイアス電流発生回路において正電源電圧が急激に低下した場合の主要部の波形を模式的に示した波形図であって、図１４（Ａ）は正電源電圧端子に印加された正電源電圧の急激な電圧低下が生じた場合の時間経過に対する電圧変化の一例を模式的に示した波形図、図１４（Ｂ）は正電源電圧の低下に伴うバンドギャップ用第１及び第２のＭＯＳトランジスタのゲート電圧の変化例を模式的に示した波形図、図１４（Ｃ）は正電源電圧が低下した場合のバンドギャップ用第２のＭＯＳトランジスタのドレイン電流Ｉoutの電流変化の一例を模式的に示した波形図である。 従来のバイアス電流発生回路の一例を示す回路図である。 図１５に示された従来回路において、正電源電圧が急激に低下した場合における主要部の波形を模式的に示した波形図であって、図１６（Ａ）は正電源電圧端子に印加された正電源電圧が急激に低下した場合の時間経過に対する電圧変化の一例を模式的に示した波形図、図１６（Ｂ）は正電源電圧の低下に伴うトランジスタＭ１，Ｍ２のゲート電圧の変化例を模式的に示した波形図、図１６（Ｃ）は正電源電圧が低下した場合のトランジスタＭ２のドレイン電流Ｉoutの電流変化の一例を模式的に示した波形図である。 従来のバイアス電流発生回路の他の構成例を示す回路図である。 図１７に示された他の従来回路において、正電源電圧が急激に低下した場合の主要部の波形を模式的に示した波形図であって、図１８（Ａ）は正電源電圧の急激な電圧低下が生じた場合の時間経過に対する電圧変化の一例を模式的に示した波形図、図１８（Ｂ）は正電源電圧の低下に伴うトランジスタＭ１，Ｍ２のゲート電圧及びトランジスタＭ２のソース電位の変化例を模式的に示した波形図、図１８（Ｃ）は正電源電圧が急激に低下した場合のトランジスタＭ２のドレイン電流Ｉoutの電流変化の一例を模式的に示した波形図である。

以下、本発明の実施の形態について、図１乃至図１４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例におけるバイアス電流発生回路は、バンドギャップ回路１０１と、供給用カレントミラー回路（図１においては「ＣＭ１」と表記）１０２と、起動回路（図１においては「ＳＴ１」と表記）１０３とに大別されて構成されたものとなっている。
また、この回路構成例においては、正電源電圧ＶＤＤと負電源電圧ＶＳＳとの間に、正電源電圧ＶＤＤ側からバンドギャップ回路１０１、供給用カレントミラー回路１０２が直列接続されて設けられた構成となっている。

バンドギャップ回路１０１は、後述するようにカレントミラー接続状態で設けられたバンドギャップ用第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２と、第１の抵抗器（図１においては「Ｒ１」と表記）３１とを有して構成されている。
この第１の回路構成例において、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２には、ＰＭＯＳ(P-Channel Metal Oxide Semiconductor)トランジスタが用いられている。

バンドギャップ用第１のＭＯＳトランジスタ１のソースは、正電源電圧端子４１に接続される一方、バンドギャップ用第２のＭＯＳトランジスタ２のソースは、第１の抵抗器３１を介して正電源電圧端子４１に接続されている。
すなわち、この回路構成例において、第１の抵抗器３１は、カレントミラー接続の出力段となるバンドギャップ用第２のＭＯＳトランジスタ２に接続されて、バイアス電流の大きさを決定する電流決定用抵抗器として機能するものとなっている。
また、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲートは相互に接続されて、バンドギャップ用第１のＭＯＳトランジスタ１のドレインと接続されると共に、このゲート同士の接続点と正電源電圧端子４１との間に、電圧変化重畳用コンデンサ（図１においては「ＣＸ１」と表記）３５が接続されている。

さらに、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２の各々のドレインは、次述するように供給用カレントミラー回路１０２に接続されている。
供給用カレントミラー回路１０２は、ミラー用第１及び第２のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４を有して構成されている。
この第１の回路構成例において、ミラー用第１及び第２のＭＯＳトランジスタ３，４には、ＮＭＯＳ(N-Channel Metal Oxide Semiconductor)トランジスタが用いられている。

ミラー用第１及び第２のＭＯＳトランジスタ３，４は、ゲートが相互に接続されると共に、ミラー用第１のＭＯＳトランジスタ３のドレインと接続されている。ミラー用第１のＭＯＳトランジスタ３は、いわゆるダイオード接続されて設けられている。
ミラー用第２のＭＯＳトランジスタ４のドレインには、バンドギャップ用第１のＭＯＳトランジスタ１のドレインが、ミラー用第１のＭＯＳトランジスタ３のドレインには、バンドギャップ用第２のＭＯＳトランジスタ２のドレインが、それぞれ接続されている。

そして、ミラー用第１及び第２のＭＯＳトランジスタ３，４のソースは、負電源電圧端子４２に接続されている。
かかる構成において、ミラー用第１のＭＯＳトランジスタ３は供給用カレントミラー回路１０２の入力段を、ミラー用第２のＭＯＳトランジスタ４は供給用カレントミラー回路１０２の出力段を、それぞれ構成している。

起動回路１０３は、第１１乃至第１３のＭＯＳトランジスタ（図１においては、それぞれ「Ｍ１１」、「Ｍ１２」、「Ｍ１３」と表記）１１～１３を有して構成されている。
この第１の回路構成例において、第１１のＭＯＳトランジスタ１１にはＰＭＯＳトランジスタが、第１２及び第１３のＭＯＳトランジスタ１２，１３には、ＮＭＯＳトランジスタが、それぞれ用いられている。

第１１及び第１２のＭＯＳトランジスタ１１，１２は、ドレインが相互に接続される一方、第１１のＭＯＳトランジスタ１１のソースは正電源電圧端子４１に、第１２のＭＯＳトランジスタ１２のソースは負電源電圧端子４２に、それぞれ接続されている。
また、第１１及び第１２のＭＯＳトランジスタ１１，１２のゲートは相互に接続されると共に、先のバンドギャップ用第２のＭＯＳトランジスタ２とミラー用第１のＭＯＳトランジスタ３のドレイン同士の接続点に接続されている。

さらに、第１１及び第１２のＭＯＳトランジスタ１１，１２のドレイン同士の接続点には、第１３のＭＯＳトランジスタ１３のゲートが接続されている。
そして、第１３のＭＯＳトランジスタ１３のドレインは、バンドギャップ用第１のＭＯＳトランジスタ１とミラー用第２のＭＯＳトランジスタ４のドレイン同士の接続点に接続される一方、第１３のＭＯＳトランジスタ１３のソースは、負電源電圧端子４２に接続されている。
なお、図１においては、バンドギャップ用第１のＭＯＳトランジスタ１とミラー用第２のＭＯＳトランジスタ４のドレイン同士の接続点と負電源電圧端子４２との間に生ずる寄生容量を「Ｃｂ１」と表記すると共に符号３６を付している。

次に、かかる構成における回路動作、特に、正電源電圧の低下時の動作について、図１４に示された波形図を参照しつつ説明する。
まず、図１４（Ａ）に示されたように、正電源電圧ＶＤＤが印加された後、時刻ｔ１において急低下したとする。なお、この動作例において、正電源電圧ＶＤＤ＝５Ｖとし、電圧低下により正電源電圧ＶＤＤは２Ｖまで低下すると仮定する。
また、５Ｖから２Ｖに低下するまでに要した短い時間を低下時間幅Δｔとする。

正電源電圧ＶＤＤが低下し始めると、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート電位Ｖ１は、図１４（Ｂ）において二点鎖線の特性線で示されたように、ＶＤＤの低下に追従して低下してゆく。
このようにゲート電位Ｖ１が正電源電圧ＶＤＤの低下に追従するのは、電圧変化重畳用コンデンサ３５を介して正電源電圧ＶＤＤの変化がＡＣ(Alternating Current)的にゲート電位Ｖ１に重畳されるためである。

その結果、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート・ソース間電位差Ｖｇｓが正電源電圧ＶＤＤの変化の前後に拘わらずほぼ一定に維持される。そして、バンドギャップ用第２のＭＯＳトランジスタ２のドレイン電流Ｉoutは、従来と異なり、正電源電圧ＶＤＤの急低下が生じても一時的に停止することなく、ほぼ一定に維持されることとなる（図１４（Ｃ）参照実線の特性線参照）。なお、図１４（Ｂ）においてはバンドギャップ用第１のＭＯＳトランジスタ１のゲート・ソース間電位差をＶｇｓM1と表記している。

次に、電圧変化重畳用コンデンサ３５の容量値をどの程度に設定すべきかについて、図２を参照しつつ説明する。
図２は、寄生容量３６から流れ出る放電電流Ｉｂ１の流れと電圧変化重畳用コンデンサ３５に流れ込むコンデンサ流入電流ＩＸ１の流れを、第１の回路構成例に模式的に示した回路図である。
この２つの放電電流Ｉｂ１とコンデンサ流入電流ＩＸ１は、正電源電圧ＶＤＤが急激に低下（急低下）した際に発生する電流である。

コンデンサ流入電流ＩＸ１は、電圧変化重畳用コンデンサ３５に流れ込むことで、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート電位Ｖ１を引き下げる作用を果たす。
バンドギャップ用第１のＭＯＳトランジスタ１及びミラー用第２のＭＯＳトランジスタ４のドレイン電流Ｉrefと、バンドギャップ用第２のＭＯＳトランジスタ２のドレイン電流Ｉoutの相関関係は、従来回路と同様であり、先に説明した式３で表されるが、ここで、再掲すれば、下記の通りである。

Ｉout＝Ｉref＝（１／Ｒ１^２）×〔２／｛μp・Ｃox・（Ｗ／Ｌ）｝〕×（１－１／Ａ^１／２）・・・式３

そして、放電電流Ｉｂ１、コンデンサ流入電流ＩＸ１及びドレイン電流Ｉrefの間に、下記する式５の関係が成立する場合に、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート電位Ｖ１は正電源電圧ＶＤＤの急低下に追従することができる。

Ｉｂ１＜Ｉref＋ＩＸ１・・・式５

この式５は、寄生容量３６の放電電流Ｉｂ１を、ドレイン電流Ｉrefと電圧変化重畳用コンデンサ３５に流れ込むコンデンサ流入電流ＩＸ１で補うことができれば、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート電位Ｖ１は、正電源電圧ＶＤＤの急低下に追従可能であることを意味するものである。

ここで、放電電流Ｉｂ１は下記する式６により、コンデンサ流入電流ＩＸ１は下記する式７により、それぞれ表すことができる。

Ｉｂ１＝Ｃｂ１×ΔＶ／Δｔ・・・式６

ＩＸ１＝ＣＸ１×ΔＶ／Δｔ・・・式７

なお、Ｃｂ１は寄生容量３６の容量値、ΔＶは正電源電圧ＶＤＤの電圧低下の幅（電圧低下幅）である。なお、ΔＶは、正常時の正電源電圧ＶＤＤ＝５Ｖとし、正電源電圧ＶＤＤ低下時の正電源電圧を２Ｖとした先の例の場合、ΔＶ＝３Ｖとなる（図１４（Ａ）参照）。
また、Δｔは、正電源電圧ＶＤＤがΔＶ低下するのに要した時間、すなわち低下時間幅である（図１４（Ａ）参照）。

この式６、式７を用いて式５を書き換えると、下記する式８となる。

Ｃｂ１×ΔＶ／Δｔ＜Ｉref＋ＣＸ１×ΔＶ／Δｔ・・・式８

次いで、この式８を電圧変化重畳用コンデンサ３５について解くことで、その必要な容量値を得ることがきる。

ＣＸ１＞Ｃｂ１－Ｉref×Δｔ／ΔＶ・・・式９

この第１の回路構成例においては、式９を満たす電圧変化重畳用コンデンサ３５を設けることで、正電源電圧ＶＤＤの急下降時にバンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート電位Ｖ１を正電源電圧ＶＤＤの急下降に追従させることが可能となる。
その結果、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート・ソース間電位差が維持され、バンドギャップ用第２のＭＯＳトランジスタ２のドレイン電流Ｉoutは、正電源電圧ＶＤＤの急低下が生じても一時的に停止することなく流れ続けることとなる。

次に、起動回路１０３について説明する。
まず、図１５に示された従来回路にあっては、コンデンサＣ１が起動回路として機能を果たしている。
これに対して、第１の回路構成例における起動回路１０３は、いわゆるインバータ形式の回路が用いられており、以下、その理由について説明する。
まず、第１の回路構成例における寄生容量３６は、図１５に示された起動回路として機能するコンデンサＣ１と同様なノード間に存在しているが、従来回路と異なり起動回路として機能するものではない。

すなわち、この寄生容量３６を起動回路として機能させようとすると、その容量値Ｃｂ１は下記する式１０を満足するものであることが必要となる。

Ｃｂ１＞ＣＸ１×ＶｇｓM1／Ｖ１・・・式１０

ここで、ＶｇｓM1は、バンドギャップ用第１のＭＯＳトランジスタ１のゲート・ソース間電位差である。
仮に、バンドギャップ用第１のＭＯＳトランジスタ１のゲート・ソース間電位差ＶｇｓM1を０．７Ｖとした場合、各電源電圧での寄生容量３６の容量値Ｃｂ１の条件は、以下、（ａ）～（ｅ）に例示した通りとなる。

（ａ）ＶＤＤ＝５ＶでＣｂ１＞０．１６ＣＸ１

（ｂ）ＶＤＤ＝３ＶでＣｂ１＞０．３０ＣＸ１

（ｃ）ＶＤＤ＝１．８ＶでＣｂ１＞０．６４ＣＸ１

（ｄ）ＶＤＤ＝１．４ＶでＣｂ１＞１．００ＣＸ１

（ｅ）ＶＤＤ＝１．０ＶでＣｂ１＞２．３３ＣＸ１

このように、正電源電圧ＶＤＤが低くなるにつれて必要となる容量値Ｃｂ１が大きくなる。
この第１の回路構成例のバイアス電流発生回路は、抵抗やトランジスタの各素子の定数にもよるが、正電源電圧ＶＤＤ＝１．４Ｖ以下も使用範囲として考え得るため、容量値Ｃｂ１は下記する式１１の条件を満たす必要がある。

Ｃｂ１＞ＣＸ１・・・式１１

一方で、正電源電圧が急激に低下した場合の電圧変化重畳用コンデンサ３５の容量値ＣＸ１の条件は、式９に示された通りであった。
この式９において、容量値ＣＸ１がとり得る最小値は、Ｉref≒０Ａとして、下記する式１２で近似される。

ＣＸ１＞Ｃｂ１・・・式１２

本発明の実施の形態において、仮に、寄生容量３６を起動回路として機能させようとした場合、式１１と式１２の双方を満たす必要があるが、これらの２式は相反する条件を定めるものであるので、これら２式を同時に満たすことはできない。したがって、本発明に実施の形態におけるバイアス電流発生回路においては、従来回路（図１７参照）のようにコンデンサＣ２を起動回路として機能させる構成を採ることはできない。
このため、本発明の実施の形態における起動回路１０３は、先に述べたようにインバータ形式の回路構成を採っている。

なお、ここで、正電源電圧ＶＤＤが正常な状態で印加された場合の起動回路１０３の動作について概括的に説明する。
正電源電圧ＶＤＤが印加された直後においてバンドギャップ回路１０１及び供給用カレントミラー回路１０２が未だ動作停止状態にあるときに、第１２のＭＯＳトランジスタ１２はオフ状態となる一方、第１１のＭＯＳトランジスタ１１はオン状態となる。
その結果、第１１及び第１２のＭＯＳトランジスタ１１，１２により構成されるインバータの出力が論理値Ｈｉｇｈに対応する電圧レベルとなる。

そのため、第１３のＭＯＳトランジスタ１３がオン状態となり、バンドギャップ用第１のＭＯＳトランジスタ１から第１３のＭＯＳトランジスタ１３に電流が引き込まれてバンドギャップ回路１０１及び供給用カレントミラー回路１０２が起動する。
バンドギャップ回路１０１及び供給用カレントミラー回路１０２の起動後、ミラー用第１のＭＯＳトランジスタ３のゲート電位が上昇するため、第１１及び第１２のＭＯＳトランジスタ１１，１２で構成されるインバータの出力が論理値Ｌｏｗに対応する電圧レベルとなる。その結果、第１３のＭＯＳトランジスタ１３がオフ状態となり、バンドギャップ用第１のＭＯＳトランジスタ１からの電流引き込みが停止され、バンドギャップ回路１０１及び供給用カレントミラー回路１０２は通常の動作状態となる。

なお、起動回路１０３は、必ずしもインバータ形式に限定されるものではなく、種々変更して良いことは勿論である。
例えば、図１に示された第１１のＭＯＳトランジスタ１１に代えて、図３に示されたように第１１の抵抗器（図３においては「Ｒ１１」と表記）３２を用いた構成としても良い。

以下、図３を参照しつつ、起動回路（図３においては「ＳＴ２」と表記）１０３Ａの回路構成について説明する。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第１１の抵抗器３２の一端は、正電源電圧端子４１に接続される一方、他端は、第１２のＭＯＳトランジスタ１２のドレイン及び第１３のＭＯＳトランジスタ１３のゲートに接続されている。なお、第１２及び第１３のＭＯＳトランジスタ１２，１３の他の接続部分は、図１に示された回路構成例と同一であるので、ここでの再度の詳細な説明は省略する。
かかる構成における動作は、図１に示されたインバータ形式の起動回路１０３と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。

また、従来回路（図１７参照）の場合、電源電圧の急峻な低下に対する方策のためにトランジスタＭ５を設けたことで、最低動作電源電圧が上昇する問題があった。これに対して、本発明の実施の形態におけるバイアス電流発生回路にあっては、従来回路のトランジスタＭ５に相当するものを設けることなく回路構成されているため、最低動作電源電圧の上昇を招くことなく、正電源電圧ＶＤＤの急激な低下に対してバンドギャップ用第２のＭＯＳトランジスタ２のドレイン電流Ｉoutの一時的な低下を招くことなく安定した出力状態に維持可能となる。

なお、本発明の実施の形態においては、バンドギャップ回路１０１への電流供給を担う供給用カレントミラー回路１０２として、ミラー用第１及び第２のＭＯＳトランジスタ３，４を用いた基本的な構成のものを用いたが、供給用カレントミラー回路１０２の具体的な回路構成は、必ずしも、このような基本的な回路構成に限定される必要はなく、他の良く知られている構成としても良いことは勿論である（図４参照）。
図４において、起動回路１０３は省略されており、供給用カレントミラー回路１０２の出力端Ｔ１は、図３におけるミラー用第２のＭＯＳトランジスタ４のドレインに相当し、入力端Ｔ２は、ミラー用第１のＭＯＳトランジスタ３のドレインに相当する。

上述した第１の回路構成例においては、バンドギャップ回路１０１にＣＭＯＳトランジスタを用いたが、ＣＭＯＳトランジスタを用いた構成に限定される必要はなく、例えば、バイポーラトランジスタを用いた構成としても良い。
図５には、バイポーラトランジスタを用いたバンドギャップ回路１０１Ａの具体的な回路構成例が示されており、以下、同図を参照しつつ、この回路について説明する。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。また、図５において、起動回路１０３は省略されている。

このバンドギャップ回路１０１Ａにおいては、図１におけるバンドギャップ用第１のＭＯＳトランジスタ１に代えてバンドギャップ用第１のバイポーラトランジスタ（図５においては「Ｑ１」と表記）２１が、バンドギャップ用第２のＭＯＳトランジスタ２に代えてバンドギャップ用第２のバイポーラトランジスタ（図５においては「Ｑ２」と表記）２２が、それぞれ用いられている。
この回路構成例において、バンドギャップ用第１及び第２のバイポーラトランジスタ２１，２２には、ＰＮＰトランジスタが用いられている。

以下、具体的な回路接続について説明する。
バンドギャップ用第１及び第２のバイポーラトランジスタ２１，２２は、各々の制御電極としてのベースが相互に接続されると共に、バンドギャップ用第１のバイポーラトランジスタ２１のコレクタと接続されている。
バンドギャップ用第１及び第２のバイポーラトランジスタ２１，２２の各ベースと正電源電圧端子４１との間には、電圧変化重畳用コンデンサ３５が接続されている。

また、バンドギャップ用第１のバイポーラトランジスタ２１のエミッタは正電源電圧端子４１に、バンドギャップ用第２のバイポーラトランジスタ２２のエミッタは第１の抵抗器３１を介して正電源電圧端子４１に、それぞれ接続されている。
さらに、バンドギャップ用第１のバイポーラトランジスタ２１のコレクタは、供給用カレントミラー回路１０２の出力端に、バンドギャップ用第２のバイポーラトランジスタ２２のコレクタは、供給用カレントミラー回路１０２の入力端に、それぞれ接続されている。
なお、かかる構成における回路動作は、図１を参照しつ説明した回路動作と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、第２の回路構成例について、図６を参照しつつ説明する。
なお、図１に示された第１の回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、ＮＭＯＳトランジスタを用いたバンドギャップ回路（図６においては「ＢＧ１」と表記）１０１Ｂと、ＰＭＯＳトランジスタを用いた供給用カレントミラー回路１０２Ａを有してなるものである。
また、この第２の回路構成例は、正電源電圧ＶＤＤ側から供給用カレントミラー回路１０２Ａ、バンドギャップ回路１０１Ｂが直列接続されて設けられた構成となっている。

バンドギャップ回路１０１Ｂは、バンドギャップ用第１及び第２のＭＯＳトランジスタ（図６においては、それぞれ「Ｍ１Ｂ」、「Ｍ２Ｂ」表記）１ｂ，２ｂと第１の抵抗器３１を有して構成されている。
バンドギャップ用第１及び第２のＭＯＳトランジスタ１ｂ，２ｂは、カレントミラー接続状態で設けられている。
すなわち、まず、バンドギャップ用第１及び第２のＭＯＳトランジスタ１ｂ，２ｂは、ゲートが相互に接続されると共に、バンドギャップ用第１のＭＯＳトランジスタ１ｂのドレインに接続されている。

また、バンドギャップ用第２のＭＯＳトランジスタ２ｂのソースは、第１の抵抗器３１を介して負電源電圧端子４２に、バンドギャップ用第１のＭＯＳトランジスタ１ｂのソースは負電源電圧端子４２に、それぞれ接続されている。
そして、バンドギャップ用第２のＭＯＳトランジスタ２ｂのドレインは、次述する供給用カレントミラー回路１０２Ａの入力段に、バンドギャップ用第１のＭＯＳトランジスタ１ｂのドレインは、供給用カレントミラー回路１０２Ａの出力段に、それぞれ接続されている。

供給用カレントミラー回路１０２Ａは、ミラー用第１及び第２のＭＯＳトランジスタ（図６においては、それぞれ「Ｍ３Ａ」、「Ｍ４Ａ」と表記）３ａ，４ａを用いて構成されている。
すなわち、ミラー用第１及び第２のＭＯＳトランジスタ３ａ，４ａは、ゲートが相互に接続されると共に、ミラー用第１のＭＯＳトランジスタ３ａのドレインに接続されている。

ミラー用第１及び第２のＭＯＳトランジスタ３ａ，４ａのソースは、共に正電源電圧端子４１に接続されている。一方、ミラー用第１のＭＯＳトランジスタ３ａのドレインは、バンドギャップ用第２のＭＯＳトランジスタ２ｂのドレインに、ミラー用第２のＭＯＳトランジスタ４ａのドレインは、バンドギャップ用第１のＭＯＳトランジスタ１ｂのドレインに、それぞれ接続されている。
また、ミラー用第１及び第２のＭＯＳトランジスタ３ａ，４ａのゲートと正電源電圧端子４１との間に、電圧変化重畳用コンデンサ３５が接続されている。
なお、図６においては、ミラー用第１及び第２のＭＯＳトランジスタ３ａ，４ａのゲート電位を”Ｖ１ａ”と表記してある。このゲート電位Ｖ１ａは、図１に示された第１の回路構成例におけるゲート電位Ｖ１に対応するものである。

この第２の回路構成例における回路動作や電圧変化重畳用コンデンサ３５の容量値の設定条件は、第１の回路構成例と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。
なお、バンドギャップ回路１０１Ｂは、必ずしもバンドギャップ用第１及び第２のＭＯＳトランジスタ１ｂ，２ｂ及び第１の抵抗器３１を用いた構成に限定される必要はなく、他の回路構成であっても良い（図７参照）。
図７において、起動回路１０３は省略されており、バンドギャップ回路１０１Ｂの入力端Ｔ４は、図６におけるバンドギャップ用第１のＭＯＳトランジスタ１ｂのドレインに相当し、出力端Ｔ３は、バンドギャップ用第２のＭＯＳトランジスタ２ｂのドレインに相当する。

また、カレントミラー回路は、ＭＯＳトランジスタを用いた構成に限定される必要はなく、バイポーラトランジスタを用いた構成としても良い。
図８には、バイポーラトランジスタを用いた供給用カレントミラー回路１０２Ｂの回路構成例が示されており、以下、同図を参照しつつ説明する。
なお、図６、図７に示された回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

図８の回路構成例において、供給用カレントミラー回路１０２Ｂは、ミラー用第１及び第２のバイポーラトランジスタ（図８においては、それぞれ「Ｑ１Ｂ」、「Ｑ２Ｂ」と表記）２１ｂ，２２ｂを用いて構成されている。
この回路構成例において、ミラー用第１及び第２のバイポーラトランジスタ２１ｂ，２２ｂには、ＰＮＰトランジスタが用いられている。

具体的には、ミラー用第１及び第２のバイポーラトランジスタ２１ｂ，２２ｂは、各々の制御電極としてのベースが相互に接続されると共に、ミラー用第１のバイポーラトランジスタ２１ｂのコレクタと接続されている。
また、ミラー用第１及び第２のバイポーラトランジスタ２１ｂ，２２ｂのエミッタは、共に正電源電圧端子４１に接続されており、ミラー用第１のバイポーラトランジスタ２１ｂは入力段を、ミラー用第２のバイポーラトランジスタ２２ｂは出力段を、それぞれ構成するものとなっている。

そして、ミラー用第１及び第２のバイポーラトランジスタ２１ｂ，２２ｂのコレクタは、それぞれバンドギャップ回路１０１Ｂに接続されている。
なお、電圧変化重畳用コンデンサ３５は、ミラー用第１及び第２のバイポーラトランジスタ２１ｂ，２２ｂのベースと正電源電圧端子４１との間に接続されている。

次に、第３の回路構成例について、図９を参照しつつ説明する。
なお、図１、図６に示された回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、バンドギャップ回路１０１Ｃの構成が次述するように第１の回路構成例における構成と異なる点を除けば、他の構成部分は基本的に第１の回路構成例と同一である。

以下、バンドギャップ回路１０１Ｃの具体的回路構成について説明する。
バンドギャップ用第１及び第２のＭＯＳトランジスタ１Ｃ，２Ｃのソースは、共に正電源電圧端子４１に接続されている。一方、バンドギャップ用第１のＭＯＳトランジスタ１Ｃのドレインは第１の抵抗器３１を介してミラー用第２のＭＯＳトランジスタ４のドレインに、バンドギャップ用第２のＭＯＳトランジスタ２Ｃのドレインはミラー用第１のＭＯＳトランジスタ３のドレインに、それぞれ接続されている。

また、バンドギャップ用第１のＭＯＳトランジスタ１Ｃのゲートは第１の抵抗器３１とミラー用第２のＭＯＳトランジスタ４との接続点に接続される一方、正電源電圧端子４１との間には、電圧変化重畳用コンデンサ３５が接続されている。
またさらに、バンドギャップ用第２のＭＯＳトランジスタ２Ｃのゲートは、バンドギャップ用第１のＭＯＳトランジスタ１Ｃのドレインに接続されている。

なお、かかる構成における回路動作や電圧変化重畳用コンデンサ３５の容量値の設定条件は、第１の回路構成例と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。
なお、供給用カレントミラー回路１０２は、必ずしもミラー用第１及び第２のＭＯＳトランジスタ３，４を用いた構成に限定される必要はなく、他の回路構成であっても良い（図１０参照）。

また、上述した第３の回路構成例においては、バンドギャップ回路１０１ＣにＣＭＯＳトランジスタを用いたが、ＣＭＯＳトランジスタを用いた構成に限定される必要はなく、例えば、バイポーラトランジスタを用いた構成としても良い。
図１１には、バイポーラトランジスタを用いたバンドギャップ回路１０１Ｄの具体的な回路構成例が示されており、以下、同図を参照しつつ、この回路について説明する。
なお、図１、図９に示された回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。

まず、この図１１に示された回路例においては、バンドギャップ用第１及び第２のバイポーラトランジスタ（図１１においては、それぞれ「Ｑ１Ｄ」、「Ｑ２Ｄ」と表記）２１ｄ，２２ｄには、ＰＮＰトランジスタが用いられている。
バンドギャップ用第１及び第２のバイポーラトランジスタ２１ｄ，２２ｄのエミッタは、共に正電源電圧端子４１に接続されている。一方、バンドギャップ用第１のバイポーラトランジスタ２１ｄのコレクタは第１の抵抗器３１を介して供給用カレントミラー回路１０２の出力端に、バンドギャップ用第２のバイポーラトランジスタ２２ｄのコレクタは供給用カレントミラー回路１０２の入力端に、それぞれ接続されている。

また、バンドギャップ用第１のバイポーラトランジスタ２１ｄのベースは第１の抵抗器３１と供給用カレントミラー回路１０２との接続点に接続される一方、正電源電圧端子４１との間には、電圧変化重畳用コンデンサ３５が接続されている。
またさらに、バンドギャップ用第２のバイポーラトランジスタ２２ｄのベースは、バンドギャップ用第１のバイポーラトランジスタ２１ｄのコレクタに接続されている。

なお、かかる構成における回路動作や電圧変化重畳用コンデンサ３５の容量値の設定条件は、第１の回路構成例と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、図１２及び図１３を参照しつつ、上述した本発明の実施の形態におけるバイアス電流発生回路における発明の概念について概括的に説明する。
なお、図１、図６、又は図９のいずれかの回路構成例における構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、図１２は、第１の回路構成例（図１）及び第３の回路構成例（図９）のように正電源電圧側にバンドギャップ回路が設けられる場合における発明の概念を模式的に示した回路構成図である。

まず、第１及び第３の回路構成例における発明の要旨は、正電源電圧ＶＤＤの急激な低下が生じた場合、バンドギャップ回路を構成するＭＯＳトランジスタのゲート電圧Ｖ１を正電源電圧ＶＤＤに追従させて低下させることにある。
図１２においては、バンドギャップ用第１及び第２のＭＯＳトランジスタ１，２のゲート付近に、正電源電圧ＶＤＤの急激な低下に追従して低下するゲート電位Ｖ１の電圧波形が模式的に示されている。かかる模式的な電圧波形の表記によって、第１及び第３の回路構成例においては、正電源電圧ＶＤＤの低下と共にゲート電圧Ｖ１を低下させる手段が設けられることが概念的に示されている。

次に、図１３は第２の回路構成例（図６）のように正電源電圧側に供給用カレントミラー回路が設けられる場合における発明の概念を模式的に示した回路構成図である。
まず、第２の回路構成例における発明の要旨は、正電源電圧ＶＤＤの急激な低下が生じた場合、供給用カレントミラー回路１０２Ａを構成するＭＯＳトランジスタのゲート電圧Ｖ１ａを正電源電圧ＶＤＤに追従させて低下させることにある。
図１３においては、ミラー用第１及び第２のＭＯＳトランジスタ３ａ，４ａのゲート付近に、正電源電圧ＶＤＤの急激な低下に追従して低下するゲート電位Ｖ１ａの電圧波形が模式的に示されている。かかる模式的な電圧波形の表記によって、第２の回路構成例においては、正電源電圧ＶＤＤの低下と共にゲート電圧Ｖ１ａを低下させる手段が設けられることが概念的に示されている。

最低動作電源電圧の上昇を招くことなく電源電圧の急激な低下に影響されることなく安定したバイアス電流出力が所望されるバイアス電流発生回路に適用できる。

３５…電圧変化重畳用コンデンサ
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ…バンドギャップ回路
１０２，１０２Ａ，１０２Ｂ…供給用カレントミラー回路
１０３，１０３Ａ…起動回路

Claims (5)

1. 正電源電圧と負電源電圧との間に、バンドギャップ回路と前記バンドギャップ回路への電流供給を行う供給用カレントミラー回路が直列接続されて設けられてなるバイアス電流発生回路であって、
   前記バンドギャップ回路は、カレントミラー接続状態に設けられた２つのトランジスタと、前記バンドギャップ回路の出力であるバイアス電流を決定する電流決定用抵抗器とを用いて構成され、
   前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合には、前記バンドギャップ回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられる一方、
   前記正電源電圧側から前記供給用カレントミラー回路、前記バンドギャップ回路が直列接続されて設けられる場合には、前記供給用カレントミラー回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられてなり、
   前記正電源電圧の急低下時に前記電圧変化重畳用コンデンサを介して前記正電源電圧の電圧変化を前記制御電極へ重畳せしめて前記正電源電圧の急低下に起因する前記バイアス電流の一時的停止を回避することを可能としてなり、
   前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合にあって、
   前記バンドギャップ回路の２つのトランジスタにはバンドギャップ用第１及び第２のＰＭＯＳトランジスタが用いられ、前記バンドギャップ用第１のＰＭＯＳトランジスタのソースには前記正電源電圧が、前記バンドギャップ用第２のＰＭＯＳトランジスタのソースには前記電流決定用抵抗器を介して前記正電源電圧が、それぞれ印加可能とされ、前記バンドギャップ用第１及び第２のＰＭＯＳトランジスタの制御電極であるゲートが相互に接続されると共に、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインと接続され、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインは前記供給用カレントミラー回路の出力端に、前記バンドギャップ用第２のＰＭＯＳトランジスタのドレインは前記供給用カレントミラー回路の入力端に、それぞれ接続され、前記バンドギャップ用第１及び第２のＰＭＯＳトランジスタのゲートは、前記電圧変化重畳用コンデンサを介して前記正電源電圧が印加可能とされ、
   前記電圧変化重畳用コンデンサの容量ＣＸ１は、
   不等式ＣＸ１＞｛Ｃｂ１－（Ｉref×Δｔ）／ΔＶ｝を満たし、
   前記不等式におけるＣｂ１は、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインと前記負電源電圧間における寄生容量、前記不等式におけるＩrefは、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレイン電流、前記不等式におけるΔＶは、前記正電源電圧が急低下した際の低下幅、前記不等式におけるΔｔは、前記正電源電圧が急低下によって前記ΔＶ低下する際に要した時間である低下時間幅であって、
   前記バンドギャップ用第２のＰＭＯＳトランジスタのドレイン電流は、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレイン電流と同一に設定されてなることを特徴とするバイアス電流発生回路。
2. 正電源電圧と負電源電圧との間に、バンドギャップ回路と前記バンドギャップ回路への電流供給を行う供給用カレントミラー回路が直列接続されて設けられてなるバイアス電流発生回路であって、
   前記バンドギャップ回路は、カレントミラー接続状態に設けられた２つのトランジスタと、前記バンドギャップ回路の出力であるバイアス電流を決定する電流決定用抵抗器とを用いて構成され、
   前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合には、前記バンドギャップ回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられる一方、
   前記正電源電圧側から前記供給用カレントミラー回路、前記バンドギャップ回路が直列接続されて設けられる場合には、前記供給用カレントミラー回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられてなり、
   前記正電源電圧の急低下時に前記電圧変化重畳用コンデンサを介して前記正電源電圧の電圧変化を前記制御電極へ重畳せしめて前記正電源電圧の急低下に起因する前記バイアス電流の一時的停止を回避することを可能としてなり、
   前記正電源電圧側から前記供給用カレントミラー回路、前記バンドギャップ回路が直列接続されて設けられる場合にあって、
   前記供給用カレントミラー回路は、ミラー用第１及び第２のＰＭＯＳトランジスタが用いられてなり、前記ミラー用第１及び第２のＰＭＯＳトランジスタのソースは、前記正電源電圧が印加可能とされる一方、前記ミラー用第１及び第２のＰＭＯＳトランジスタの制御電極であるゲートが相互に接続されると共に、前記ミラー用第１のＰＭＯＳトランジスタのドレインと接続され、前記供給用カレントミラー回路の入力段をなす前記ミラー用第１のＰＭＯＳトランジスタのドレインは、前記バンドギャップ回路の出力端に、前記供給用カレントミラー回路の出力段をなす前記ミラー用第２のＰＭＯＳトランジスタのドレインは、前記バンドギャップ回路の入力端に、それぞれ接続され、前記ミラー用第１及び第２のＰＭＯＳトランジスタのゲートは、前記電圧変化重畳用コンデンサを介して前記正電源電圧が印加可能とされ、
   前記電圧変化重畳用コンデンサの容量ＣＸ１は、
   不等式ＣＸ１＞｛Ｃｂ１－（Ｉref×Δｔ）／ΔＶ｝を満たし、
   前記不等式におけるＣｂ１は、前記ミラー用第１のＰＭＯＳトランジスタのドレインと前記負電源電圧間における寄生容量、前記不等式におけるＩrefは、前記ミラー用第２のＰＭＯＳトランジスタのドレイン電流、前記不等式におけるΔＶは、前記正電源電圧が急低下した際の低下幅、前記不等式におけるΔｔは、前記正電源電圧が急低下によって前記ΔＶ低下する際に要した時間である低下時間幅であって、
   前記ミラー用第２のＰＭＯＳトランジスタのドレイン電流は、前記ミラー用第１のＰＭＯＳトランジスタのドレイン電流と同一に設定されてなることを特徴とするバイアス電流発生回路。
3. 正電源電圧と負電源電圧との間に、バンドギャップ回路と前記バンドギャップ回路への電流供給を行う供給用カレントミラー回路が直列接続されて設けられてなるバイアス電流発生回路であって、
   前記バンドギャップ回路は、カレントミラー接続状態に設けられた２つのトランジスタと、前記バンドギャップ回路の出力であるバイアス電流を決定する電流決定用抵抗器とを用いて構成され、
   前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合には、前記バンドギャップ回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられる一方、
   前記正電源電圧側から前記供給用カレントミラー回路、前記バンドギャップ回路が直列接続されて設けられる場合には、前記供給用カレントミラー回路を構成するトランジスタの制御電極と前記正電源電圧との間に電圧変化重畳用コンデンサが設けられてなり、
   前記正電源電圧の急低下時に前記電圧変化重畳用コンデンサを介して前記正電源電圧の電圧変化を前記制御電極へ重畳せしめて前記正電源電圧の急低下に起因する前記バイアス電流の一時的停止を回避することを可能としてなり、
   前記正電源電圧側から前記バンドギャップ回路、前記供給用カレントミラー回路が直列接続されて設けられる場合にあって、
   前記バンドギャップ回路の２つのトランジスタにはバンドギャップ用第１及び第２のＰＭＯＳトランジスタが用いられ、前記バンドギャップ用第１及び第２のＰＭＯＳトランジスタのソースは前記正電源電圧が印加可能とされる一方、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインと前記バンドギャップ用第２のＰＭＯＳトランジスタのゲートは相互に接続されると共に前記電流決定用抵抗器を介して前記カレントミラー回路の出力端に接続され、前記バンドギャップ用第２のＰＭＯＳトランジスタのドレインは前記カレントミラー回路の入力端に接続され、前記バンドギャップ用第１のＰＭＯＳトランジスタのゲートは前記カレントミラー回路の出力段に接続されると共に前記電圧変化重畳用コンデンサを介して前記正電源電圧が印加可能とされ、
   前記電圧変化重畳用コンデンサの容量ＣＸ１は、
   不等式ＣＸ１＞｛Ｃｂ１－（Ｉref×Δｔ）／ΔＶ｝を満たし、
   前記不等式におけるＣｂ１は、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレインと前記負電源電圧間における寄生容量、前記不等式におけるＩrefは、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレイン電流、前記不等式におけるΔＶは、前記正電源電圧が急低下した際の低下幅、前記不等式におけるΔｔは、前記正電源電圧が急低下によって前記ΔＶ低下する際に要した時間である低下時間幅であって、
   前記バンドギャップ用第２のＰＭＯＳトランジスタのドレイン電流は、前記バンドギャップ用第１のＰＭＯＳトランジスタのドレイン電流と同一に設定されてなることを特徴とするバイアス電流発生回路。
4. 前記バンドギャップ用第１及び第２のＰＭＯＳトランジスタに代えてバンドギャップ用第１及び第２のバイポーラトランジスタを用い、前記バンドギャップ用第１及び第２のバイポーラトランジスタはＰＮＰトラジスタであることを特徴とする請求項１又は請求項３記載のバイアス電流発生回路。
5. 前記ミラー用第１及び第２のＰＭＯＳトランジスタに代えてミラー用第１及び第２のバイポーラトランジスタを用い、前記ミラー用第１及び第２のバイポーラトランジスタはＰＮＰトラジスタであることを特徴とする請求項２記載のバイアス電流発生回路。

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