JP7442749B1 - 電力変換装置 - Google Patents

Abstract

電力変換装置（１）は、直列接続された複数の変換器セル（７）を含む電力変換器（２）と、制御装置（３）とを備える。複数の変換器セル（７）の各々は、セル制御部（３５）と、第１スイッチング素子（２２）と第１ダイオード（２３Ａ）とを含む第１半導体回路（２５Ａ）と、第２スイッチング素子（２２Ｂ）と第２ダイオード（２３Ａ）とを含む第２半導体回路（２５Ｂ）と、直列接続された第１半導体回路（２５Ａ）および第２半導体回路（２５Ｂ）を含む直列体に並列接続された蓄電素子（２４）と、第１半導体回路（２５Ａ）に並列接続されたサイリスタ（２６）とを含む。セル制御部（３５）は、第１半導体回路（２５Ａ）に流れる過電流を検出した場合、第１スイッチング素子（２２Ａ）および第２スイッチング素子（２２Ｂ）をゲートブロックし、サイリスタ（２６）をオン状態に制御する。

Description

本開示は、電力変換装置に関する。

近年、電力系統等の高圧系統に適用される高電圧、大容量の電力変換装置として、モジュラーマルチレベル変換器（ＭＭＣ：Modular Multilevel Converter）が知られている。ＭＭＣは、変換器セルがカスケード接続されたアームにより構成される。変換器セルは、複数の半導体スイッチとコンデンサとを含んでおり、半導体スイッチをオンオフさせることにより、コンデンサの両端電圧またはゼロ電圧を出力する。

ハーフブリッジ型の変換器セルを含むＭＭＣでは、直流線路の短絡時に交流側から流れ込む短絡電流により、逆方向フリーホイールダイオード（ＦＷＤ：Free Wheeling Diode）が破壊される事態を防ぐために、変換器セル内にサイリスタを設ける方法が知られている。

例えば、特許５３１８７７４号（特許文献１）は、直流電圧端子間に短絡が生じたときにその短絡電流から逆方向フリーホイールダイオードを保護するために、サイリスタが、逆方向フリーホイールダイオードに並列に接続される構成を開示している。

特許５３１８７７４号

特許文献１では、直流電圧回路および交流端子の電圧センサあるいは電流センサによって、直流電圧回路の短絡を検出する。そして、このようなセンサと結合された評価ユニットが、実装されたロジックに基づいて短絡事故を確認し、サイリスタを点弧させるための信号を発生する。一方、変換器セル内の素子であるＦＷＤは、直流電圧回路の短絡事故以外の事故（例えば、アーム短絡事故、地絡事故等）時に発生する過電流によって破壊されないように保護する必要がある。しかしながら、特許文献１は当該保護を実現するための解決手段を何ら教示も示唆もしていない。

本開示のある局面における目的は、変換器セル内において過電流を検出することにより、変換器セル内の素子をより適切に保護することが可能な電力変換装置を提供することである。

ある実施の形態に従うと、交流回路と直流回路との間で電力変換を行なう電力変換装置が提供される。電力変換装置は、直列接続された複数の変換器セルを含む電力変換器と、電力変換器を制御する制御装置とを備える。複数の変換器セルの各々は、セル制御部と、第１スイッチング素子と、第１スイッチング素子に逆並列接続された第１ダイオードとを含む第１半導体回路と、第２スイッチング素子と、第２スイッチング素子に逆並列接続された第２ダイオードとを含む第２半導体回路と、直列接続された第１半導体回路および第２半導体回路を含む直列体に並列接続された蓄電素子と、第１半導体回路に並列接続されたサイリスタとを含む。セル制御部は、第１半導体回路に流れる過電流を検出した場合、第１スイッチング素子および第２スイッチング素子をゲートブロックし、サイリスタをオン状態に制御する。

他の実施の形態に従うと、交流回路と直流回路との間で電力変換を行なう電力変換装置が提供される。電力変換装置は、直列接続された複数の変換器セルを含む電力変換器と、電力変換器を制御する制御装置とを備える。複数の変換器セルの各々は、セル制御部と、第１スイッチング回路とおよび第２スイッチング回路とを含む。第１スイッチング回路および第２スイッチング回路の各々は、第１スイッチング素子と、第１スイッチング素子に逆並列接続された第１ダイオードとを含む第１半導体回路と、第２スイッチング素子と、第２スイッチング素子に逆並列接続された第２ダイオードとを含む第２半導体回路と、直列接続された第１半導体回路および第２半導体回路を含む直列体に並列接続された蓄電素子とを有する。蓄電素子の正極は第２半導体回路の正極と接続され、蓄電素子の負極は第１半導体回路の負極と接続される。複数の変換器セルの各々は、第１スイッチング回路における蓄電素子の正極と、第２スイッチング回路における蓄電素子の負極との間に設けられた第３スイッチング素子と、第１スイッチング回路における第１半導体回路の正極と、第２スイッチング回路における第１半導体回路の正極との間に接続されるサイリスタとをさらに含む。セル制御部は、第３スイッチング素子に流れる過電流を検出した場合、第１スイッチング素子と第２スイッチング素子と第３スイッチング素子とをゲートブロックし、サイリスタをオン状態に制御する。

本開示に係る電力変換装置によると、変換器セル内の素子をより適切に保護することができる。

本実施の形態に従う電力変換装置の概略構成図である。 本実施の形態に従う変換器セルの構成を示す図である。 本実施の形態に従う制御装置のハードウェア構成の一例を示すブロック図である。 本実施の形態に従う電力変換装置の第１変形例を示す概略構成図である。 本実施の形態に従うスイッチング回路の変形例を示す図である。 本実施の形態に従う電力変換装置の第２変形例を示す概略構成図である。 本実施の形態に従う変換器セルの変形例を示す図である。

以下、図面を参照しつつ、本実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

＜電力変換装置の構成＞
図１は、本実施の形態に従う電力変換装置の概略構成図である。図１を参照して、電力変換装置１は、互いに直列接続された複数の変換器セル（図１中の「セル」に対応）７を含む電力変換器２と、電力変換器２を制御するための制御装置３とを含む。“変換器セル”は、“サブモジュール”あるいは“単位変換器”とも呼ばれる。電力変換装置１は、直流回路１４と交流回路１２との間で電力変換を行なう。

電力変換器２は、正極直流端子（すなわち、高電位側直流端子）Ｎｐと、負極直流端子（すなわち、低電位側直流端子）Ｎｎとの間に互いに並列に接続された複数のレグ回路４ｕ，４ｖ，４ｗ（以下、総称する場合または任意のものを示す場合、「レグ回路４」と記載する）を含む。

レグ回路４は、交流を構成する複数相の各々に設けられる。レグ回路４は、交流回路１２と直流回路１４との間に接続され、両回路間で電力変換を行なう。図１には、交流回路１２が３相交流系統の場合が示され、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応して３個のレグ回路４ｕ，４ｖ，４ｗが設けられている。

レグ回路４ｕ，４ｖ，４ｗにそれぞれ設けられた交流入力端子Ｎｕ，Ｎｖ，Ｎｗは、連系変圧器１３を介して交流回路１２に接続される。交流回路１２は、例えば、交流電源等を含む交流電力系統である。図１では、図解を容易にするために、交流入力端子Ｎｖ，Ｎｗと連系変圧器１３との接続は図示されていない。

各レグ回路４に共通に接続された高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎは、直流回路１４に接続される。直流回路１４は、例えば、直流送電網等を含む直流電力系統または他の電力変換装置の直流端子である。後者の場合、２台の電力変換装置を連結することによって定格周波数、同期等が異なる交流電力系統間を接続するためのＢＴＢ（Back To Back）システムが構成される。

図１の連系変圧器１３を用いる代わりに、連系リアクトルを介して交流回路１２に接続した構成としてもよい。さらに、交流入力端子Ｎｕ，Ｎｖ，Ｎｗに代えてレグ回路４ｕ，４ｖ，４ｗにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路４ｕ，４ｖ，４ｗが連系変圧器１３または連系リアクトルに交流的に接続するようにしてもよい。この場合、一次巻線を下記のリアクトル８Ａ，８Ｂとしてもよい。すなわち、レグ回路４は、交流入力端子Ｎｕ，Ｎｖ，Ｎｗまたは上記の一次巻線等、各レグ回路４ｕ，４ｖ，４ｗに設けられた接続部を介して電気的に（すなわち直流的または交流的に）交流回路１２と接続される。

レグ回路４ｕは、高電位側直流端子Ｎｐから交流入力端子Ｎｕまでの上アーム５と、低電位側直流端子Ｎｎから交流入力端子Ｎｕまでの下アーム６とを含む。上アーム５と下アーム６との接続点である交流入力端子Ｎｕが連系変圧器１３と接続される。高電位側直流端子Ｎｐおよび低電位側直流端子Ｎｎが直流回路１４に接続される。レグ回路４ｖ，４ｗについても同様の構成を有しているので、以下、レグ回路４ｕを代表として説明する。

上アーム５は、カスケード接続された複数の変換器セル７と、リアクトル８Ａとを含む。当該複数の変換器セル７およびリアクトル８Ａは互いに直列接続されている。下アーム６は、カスケード接続された複数の変換器セル７と、リアクトル８Ｂとを含む。当該複数の変換器セル７およびリアクトル８Ｂは互いに直列接続されている。

リアクトル８Ａが挿入される位置は、レグ回路４ｕの上アーム５のいずれの位置であってもよく、リアクトル８Ｂが挿入される位置は、レグ回路４ｕの下アーム６のいずれの位置であってもよい。リアクトル８Ａ，８Ｂはそれぞれ複数個あってもよい。各リアクトルのインダクタンス値は互いに異なっていてもよい。さらに、上アーム５のリアクトル８Ａのみ、もしくは、下アーム６のリアクトル８Ｂのみを設けてもよい。

電力変換装置１は、交流電圧検出器１０と、交流電流検出器１６と、直流電圧検出器１１Ａ，１１Ｂと、各レグ回路４に設けられたアーム電流検出器９Ａ，９Ｂとを含む。これらの検出器は、電力変換装置１の制御に使用される電気量（すなわち、電流、電圧）を計測する。これらの検出器によって検出された検出信号は、制御装置３に入力される。

制御装置３は、これらの検出信号に基づいて各変換器セルの運転状態を制御するための運転指令を出力する。制御装置３は、各変換器セルから、当該変換器セルに設けられたコンデンサの電圧の検出値を表す信号を受信する。

制御装置３は、専用回路によって構成してもよいし、その一部または全部をＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロプロセッサ等によって構成してもよい。なお、制御装置３は、例えば、ディジタル保護リレー装置で構成されていてもよい。

交流電圧検出器１０は、交流回路１２のＵ相の交流電圧Ｖａｃｕ、Ｖ相の交流電圧Ｖａｃｖ、およびＷ相の交流電圧Ｖａｃｗを検出する。交流電流検出器１６は、交流回路１２のＵ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、およびＷ相の交流電流Ｉａｃｗ（以下、「交流電流Ｉａｃ」とも総称する。）を検出する。直流電圧検出器１１Ａは、直流回路１４に接続された高電位側直流端子Ｎｐの直流電圧値Ｖｄｃｐを検出する。直流電圧検出器１１Ｂは、直流回路１４に接続された低電位側直流端子Ｎｎの直流電圧値Ｖｄｃｎを検出する。

なお、直流回路１４の直流電圧Ｖｄｃは、高電位側直流端子Ｎｐと低電位側直流端子Ｎｎとの間の直流電圧であり、直流電圧検出器１１Ａ，１１Ｂによって検出された直流電圧値Ｖｄｃｐ，Ｖｄｃｎから求められる。具体的には、“Ｖｄｃ＝Ｖｄｃｐ－Ｖｄｃｎ”である。

Ｕ相用のレグ回路４ｕに設けられたアーム電流検出器９Ａおよび９Ｂは、上アーム５に流れるアーム電流Ｉｐｕおよび下アーム６に流れるアーム電流Ｉｎｕをそれぞれ検出する。Ｖ相用のレグ回路４ｖに設けられたアーム電流検出器９Ａおよび９Ｂは、アーム電流Ｉｐｖおよびアーム電流Ｉｎｖをそれぞれ検出する。Ｗ相用のレグ回路４ｗに設けられたアーム電流検出器９Ａおよび９Ｂは、アーム電流Ｉｐｗおよびアーム電流Ｉｎｗをそれぞれ検出する。

電力変換器２から出力される直流電流Ｉｄｃは、図示しない直流電流検出器を用いて検出される。なお、直流電流Ｉｄｃは、各アーム電流Ｉｐｕ～Ｉｎｗを用いて演算されてもよい。

＜変換器セルの構成＞
図２は、本実施の形態に従う変換器セルの構成を示す図である。図２を参照して、ハーフブリッジ型のスイッチング回路２０と、制御回路３０とを含む。

ハーフブリッジ型のスイッチング回路２０は、コンデンサ２４と、半導体回路２５Ａ，２５Ｂと、サイリスタ２６と、バイパススイッチ２７とを含む。

半導体回路２５Ａは、スイッチング素子２２Ａと、ダイオード２３Ａとを含む。ダイオード２３Ａは、スイッチング素子２２Ａと逆並列（すなわち、並列かつ逆バイアス方向）に接続されるフリーホイールダイオード（以下、「ＦＷＤ」とも称する。）である。半導体回路２５Ｂは、スイッチング素子２２Ｂと、ダイオード２３Ｂとを含む。ダイオード２３Ｂは、スイッチング素子２２Ｂと逆並列に接続されるＦＷＤである。

スイッチング素子２２Ａ，２２Ｂは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）等の自己消弧型の半導体スイッチング素子により構成される。

蓄電素子としてのコンデンサ２４は、直列接続された半導体回路２５Ａおよび半導体回路２５Ｂを含む直列体に並列接続され、直流電圧を保持する。スイッチング素子２２Ａおよびスイッチング素子２２Ｂの接続ノードは高電位側の入出力端子Ｇ１と接続される。スイッチング素子２２Ｂおよびコンデンサ２４の接続ノードは低電位側の入出力端子Ｇ２と接続される。また、コンデンサ２４の正極は半導体回路２５Ｂの正極と接続され、コンデンサ２４の負極は半導体回路２５Ａの負極と接続される。

サイリスタ２６は、半導体回路２５Ａに並列接続される。サイリスタ２６は、ゲート電流を流すとアノードおよびカソード間が導通（すなわち、オン）するスイッチング素子であり、オンしている場合には一方向にしか電流を流さない。サイリスタ２６は、一旦オンになると、ゲート電流が０になってもアノードおよびカソード間の電流がゼロになるまでオンのままである。

バイパススイッチ２７は、入出力端子Ｇ１，Ｇ２間に接続される。図２の例では、バイパススイッチ２７は、半導体回路２５Ａと並列に接続される。バイパススイッチ２７をオンにすることによって、変換器セル７が短絡される。バイパススイッチ２７は、変換器セル７の各素子（例えば、半導体回路２５Ａ，２５Ｂ等）が故障した場合に、当該変換器セル７を短絡させる際にも利用される。これにより、複数の変換器セル７のうちの任意の変換器セル７が故障しても、他の変換器セル７を利用することにより電力変換器２の運転継続が可能となる。

電流検出器２８は、半導体回路２５Ａと入出力端子Ｇ２との間に設けられ、半導体回路２５Ａに流れる電流Ｉｓを検出する。電流検出器２８は、例えば、シャント抵抗等により構成される。検出された電流Ｉｓは、制御回路３０に入力される。

図２の例では、高電位側の入出力端子Ｇ１がスイッチング素子２２Ａおよび２２Ｂの接続ノードに接続され、低電位側の入出力端子Ｇ２がスイッチング素子２２Ａおよびコンデンサ２４の接続ノードに接続される構成について説明したが、当該構成に限られない。例えば、入出力端子Ｇ１がスイッチング素子２２Ｂおよびコンデンサ２４の接続ノードに接続され、入出力端子Ｇ２がスイッチング素子２２Ａおよび２２Ｂの接続ノードに接続される構成であってもよい。この場合、サイリスタ２６およびバイパススイッチ２７は、半導体回路２５Ｂに並列接続される。電流検出器２８は、半導体回路２５Ｂと入出力端子Ｇ２との間に設けられ、半導体回路２５Ｂに流れる電流Ｉｓを検出する。

制御回路３０は、電圧検出部３１と、セル制御部３５と、通信部３３とを含む。これらの各機能は、例えば、ＡＳＩＣ、ＦＰＧＡ、またはこれらを組み合わせたもの等で構成される。

電圧検出部３１は、コンデンサ２４の両端の電圧（以下、「コンデンサ電圧」とも称する。）を検出する。検出されたコンデンサ電圧は、セル制御部３５に入力される。通信部３３は、制御装置３との間で各種情報を送受信する。

セル制御部３５は、スイッチング回路２０の動作を制御する。ある局面では、セル制御部３５は、通信部３３を介して制御装置３から受信した運転指令に従う制御を実行する。セル制御部３５は、通常動作時（例えば、入出力端子Ｇ１，Ｇ２間にゼロ電圧または正電圧を出力する場合）には、スイッチング素子２２Ａ，２２Ｂの一方をオン状態とし、他方をオフ状態とするように制御を行なう。スイッチング素子２２Ａがオフ状態であり、スイッチング素子２２Ｂがオン状態のとき、入出力端子Ｇ１，Ｇ２間にはコンデンサ２４の両端間の電圧が印加される。一方、スイッチング素子２２Ａがオン状態であり、スイッチング素子２２Ｂがオフ状態のとき、入出力端子Ｇ１，Ｇ２間は０Ｖとなる。

変換器セル７は、スイッチング素子２２Ａ，２２Ｂを交互にオン状態とすることによって、ゼロ電圧またはコンデンサ２４の電圧に依存した正電圧を出力できる。ダイオード２３Ａ，２３Ｂは、それぞれスイッチング素子２２Ａ，２２Ｂに逆方向電圧が印加されたときの保護のために設けられている。

他の局面では、セル制御部３５は、電流検出器２８から受け付けた電流Ｉｓに基づいて、過電流を検出する。典型的には、セル制御部３５は、電流Ｉｓが閾値Ｋ１以上である場合に、半導体回路２５Ａに流れる過電流を検出する。セル制御部３５は、当該過電流を検出した場合、スイッチング素子２２Ａ，２２Ｂをゲートブロックし（例えば、スイッチング素子２２Ａ，２２Ｂをオフ状態に固定し）、サイリスタ２６をオン状態に制御する。

例えば、直流回路１４の短絡事故が発生した場合、短絡電流は、入出力端子Ｇ２、ダイオード２３Ａ、入出力端子Ｇ１を順に通る経路で流れる。この場合、セル制御部３５は、ダイオード２３Ａに流れる過電流を検出して、スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態に制御する。これにより、短絡電流が、入出力端子Ｇ２、サイリスタ２６、入出力端子Ｇ１を順に通る経路でも流れるようになるため、ダイオード２３Ａに流れる電流が小さくなる。そのため、ダイオード２３Ａの破壊を防ぐことができる。

セル制御部３５は、通信部３３を介して、当該過電流を検出したことを制御装置３に通知する。制御装置３は、当該過電流の検出の通知を受信した場合、電力変換器２に含まれるすべての変換器セル７の各々に対して、当該変換器セル７のスイッチング素子２２Ａ，２２Ｂをゲートブロックし、当該変換器セル７のサイリスタ２６をオン状態に制御するように指示する（例えば、指示情報を送信する）。各変換器セル７のセル制御部３５は、当該指示に従って、スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態にする。これにより、電力変換器２に含まれる各変換器セル７の素子をより適切に保護することができる。

なお、サイリスタ２６のオン状態への制御は、例えば、次のように行われる。セル制御部３５は、サイリスタ２６をオン状態にするためのトリガ信号を、図示しないトリガ回路に出力する。トリガ回路は、トリガ信号の入力を受け付けると、ゲートパルスをサイリスタ２６に与える。これによりサイリスタ２６は、オン状態（すなわち、導通状態）となる。

セル制御部３５は、サイリスタ２６の状態を示す状態信号をトリガ回路から受信し、当該状態信号を制御回路３０の内部メモリに記憶する。具体的には、セル制御部３５は、トリガ信号（あるいは、ゲートパルス）およびサイリスタ２６の状態信号を関連付けて内部メモリに記憶する。これにより、系統運用者は、点検用端末を用いて変換器セル７の定期点検を行なう際に内部メモリに記憶されたデータを確認できるため、詳細な点検を行なうことができる。

セル制御部３５は、トリガ信号（あるいは、ゲートパルス）およびサイリスタ２６の状態信号を関連付けたデータを制御装置３に送信してもよい。これにより、制御装置３は、変換器セル７のサイリスタ２６の動作確認が可能となる。

また、セル制御部３５は、半導体回路２５Ａに流れる電流Ｉｓが閾値Ｋ１未満であっても、比較的大きい閾値Ｋ２（ただし、Ｋ１＞Ｋ２）以上である場合、通信部３３を介して、変換器セル７の異常を制御装置３に通知してもよい。これにより、制御装置３は、変換器セル７の異常を確認できる。

なお、セル制御部３５は、上記の変換器セル７の異常および過電流検出時において、変換器セル７に設けられた警告灯を点灯してもよい。例えば、監視カメラ等を用いて警告灯を監視する構成を採用してもよい。この場合、監視カメラは、撮影した監視画像を制御装置３へ送信してもよい。

さらに他の局面では、セル制御部３５は、通信部３３を介して受信した制御装置３からの指示に従う処理を実行する。典型的には、制御装置３は、直流回路１４の短絡事故を検出した場合、電力変換器２に含まれるすべての変換器セル７の各々に対して、当該変換器セル７のスイッチング素子２２Ａ，２２Ｂをゲートブロックし、当該変換器セル７のサイリスタ２６をオン状態に制御するように指示する。各変換器セル７のセル制御部３５は、当該指示に従って、スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態にする。

例えば、制御装置３は、検出された直流電流Ｉｄｃが規定の電流閾値以上になった場合に、直流回路１４の短絡事故を検出する。なお、制御装置３は、直流電圧Ｖｄｃ、交流電流Ｉａｃ、アーム電流Ｉｐｕ～Ｉｎｗ等を用いて当該短絡事故を検出してもよい。

セル制御部３５は、変換器セル７の故障を診断する自己診断機能を有していてもよい。例えば、変換器セル７の故障には、スイッチング素子の故障、ゲートドライバの故障、コンデンサの破損、通信異常等が含まれる。セル制御部３５は、変換器セル７の故障を検出した場合、バイパススイッチ２７をオン（すなわち、閉状態）にする。セル制御部３５は、当該故障を示す故障情報を制御装置３に送信する。

上記構成によると、直流回路１４の短絡事故だけではなく、アーム内での部分短絡あるいは地絡等により一部の変換器セル７に過電流が流れる事象が発生した場合でも、当該変換器セル７のセル制御部３５が過電流を検出して、スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態に制御する。これにより、直流回路１４の短絡事故以外の他の事故による過電流から変換器セル７の素子（例えば、ＦＷＤ、スイッチング素子）を保護することができる。また、変換器セル７自身で過電流を検出して、即時に各スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態に制御するため、より高速に当該変換器セル７の素子を保護することができる。

さらに、制御装置３は、１以上の変換器セル７で発生した過電流の検出の通知を受信すると、電力変換器２に含まれる各スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態に制御するように指示する。これにより、電力変換器２に含まれる各変換器セル７の素子の破壊を防止することができる。

＜制御装置のハードウェア構成＞
図３は、本実施の形態に従う制御装置のハードウェア構成の一例を示すブロック図である。図３の場合の制御装置３は、コンピュータに基づいて構成される。図３を参照して、制御装置３は、１つ以上の入力変換器７０と、１つ以上のサンプルホールド（Ｓ／Ｈ）回路７１と、マルチプレクサ（ＭＵＸ：multiplexer）７２と、Ａ／Ｄ変換器７３とを含む。さらに、制御装置３は、１つ以上のＣＰＵ（Central Processing Unit）７４と、ＲＡＭ（Random Access Memory）７５と、ＲＯＭ（Read Only Memory）７６とを含む。さらに、制御装置３は、１つ以上の入出力インターフェイス７７と、補助記憶装置７８と、上記の構成要素間を相互に接続するバス７９とを含む。

入力変換器７０は、入力チャンネルごとに補助変成器を備える。各補助変成器は、図１に示す各種の電気量の検出器による検出信号を、後続する信号処理に適した電圧レベルの信号に変換する。

サンプルホールド回路７１は、入力変換器７０ごとに設けられる。サンプルホールド回路７１は、対応の入力変換器７０から受けた電気量を表す信号を規定のサンプリング周波数でサンプリングして保持する。

マルチプレクサ７２は、複数のサンプルホールド回路７１に保持された信号を順次選択する。Ａ／Ｄ変換器７３は、マルチプレクサ７２によって選択された信号をディジタル値に変換する。なお、複数のＡ／Ｄ変換器７３を設けることによって、複数の入力チャンネルの検出信号に対して並列的にＡ／Ｄ変換を実行するようにしてもよい。

ＣＰＵ７４は、制御装置３の全体を制御し、プログラムに従って演算処理を実行する。揮発性メモリとしてのＲＡＭ７５および不揮発性メモリとしてのＲＯＭ７６は、ＣＰＵ７４の主記憶として用いられる。ＲＯＭ７６は、プログラムおよび信号処理用の設定値等を収納する。補助記憶装置７８は、ＲＯＭ７６に比べて大容量の不揮発性メモリであり、プログラムおよび電気量検出値のデータ等を格納する。

入出力インターフェイス７７は、ＣＰＵ７４と外部装置との間で通信する際のインターフェイス回路である。

なお、制御装置３の少なくとも一部をＦＰＧＡおよびＡＳＩＣ等の回路を用いて構成してもよい。もしくは、制御装置３の少なくとも一部は、アナログ回路によって構成することもできる。

＜制限回路の適用＞
図４は、本実施の形態に従う電力変換装置の第１変形例を示す概略構成図である。図４を参照して、電力変換装置１Ａは、電力変換器２と、制御装置３と、制限回路５０とを含む。すなわち、電力変換装置１Ａは、図１中の電力変換装置１に制限回路５０を追加した構成である。ここでは、電力変換装置１Ａの構成のうち、電力変換装置１と異なる構成について説明を行なう。

制限回路５０は、交流回路１２と電力変換器２との間に流れる電流を制限する。制限回路５０は、充電抵抗器５１と、充電抵抗器５１に並列接続された開閉器５２とを含む。

制御装置３は、制御信号を開閉器５２に送信することにより、開閉器５２の開閉動作を制御する。

電力変換装置１の起動時において、各コンデンサ２４の初期充電が行なわれる。典型的には、系統連系用の図示しない遮断器が投入されると、交流回路１２から電力変換器２に電力（電流）が供給される。電力変換装置１の通常起動時（例えば、直流短絡事故が発生してない場合）には、コンデンサ２４へインラッシュ電流が流れることにより、変換器セル７の素子への過電流ストレスおよび系統側の瞬時電圧低下が発生し得る。また、電力変換装置１の起動段階で既に直流回路１４の短絡事故が発生していた場合、非常に大きな短絡電流が電力変換器２に流れ込むが、セル制御部３５が起動完了していないためサイリスタ２６をオンとすることができない。そのため、各変換器セル７の素子が破壊される可能性がある。

そこで、制御装置３は、各コンデンサ２４の初期充電開始前に開閉器５２を開放する。この場合、交流回路１２から制限回路５０の充電抵抗器５１を介して充電電流が流れ、各変換器セル７のコンデンサ２４の初期充電が開始される。そのため、コンデンサ２４の初期充電時に電力変換器２に流入する電流を抑制できる。さらに、充電抵抗器５１は、直流回路１４の短絡事故が発生していた場合であっても各変換器セル７の素子（例えば、ＦＷＤ）の破壊を防ぐことができる程度に電流を抑制できる抵抗値を有する。すなわち、充電抵抗器５１は、直流回路１４の短絡事故時において交流回路１２から電力変換器２に流入する電流を抑制する機能を有する。これにより、起動時の直流短絡事故時においても各変換器セル７の素子の破壊を防止することができる。

その後、各コンデンサ２４の初期充電が完了した（例えば、コンデンサ電圧が規定の電圧まで上昇した）場合、制御装置３は開閉器５２を閉状態にする。

上記構成により、電力変換器２の起動時において、各変換器セル７のコンデンサ２４および直流回路１４を適切に充電できる。

＜スイッチング回路の変形例＞
図５は、本実施の形態に従うスイッチング回路の変形例を示す図である。図５を参照して、変換器セル７のスイッチング回路２０Ｘは、図２のスイッチング回路２０にリアクタンス素子２９Ａ，２９Ｂを追加したものである。スイッチング回路２０Ｘの構成のうち、スイッチング回路２０と同様の構成についてはその詳細な説明は繰り返さない。

直流回路１４の短絡事故時においてセル制御部３５により過電流が検出されると、サイリスタ２６がオン状態となる。この場合、短絡電流は、入出力端子Ｇ２、サイリスタ２６、入出力端子Ｇ１を順に通る第１経路と、入出力端子Ｇ２、ダイオード２３Ａ、入出力端子Ｇ１を順に通る第２経路とを流れる。短絡電流には交流成分が含まれているため、第１経路および第２経路の分流率は、抵抗成分およびリアクタンス成分に応じて定まる。具体的には、リアクタンス成分が小さい経路の分流率は、リアクタンス成分が大きい経路の分流率よりも大きい。

スイッチング回路２０Ｘにおいては、サイリスタ２６を通る第１経路のリアクタンスは、ダイオード２３Ａを通る第２経路のリアクタンスよりも小さくなるように構成される。これにより、第１経路の分流率が第２経路の分流率よりも大きくなり、ダイオード２３Ａに流れる電流よりもサイリスタ２６に流れる電流を大きくすることができる。したがって、ダイオード２３Ａの破壊を防ぐことができる。

図５の例では、リアクタンス素子（例えば、コイル）２９Ａ，２９Ｂが、半導体回路２５Ａと、サイリスタ２６との間に設けられる。具体的には、リアクタンス素子２９Ａは、半導体回路２５Ａの負極とサイリスタ２６の負極との接続ノード上に設けられる。リアクタンス素子２９Ｂは、半導体回路２５Ａの正極とサイリスタ２６の正極との接続ノード上に設けられる。なお、リアクタンス素子２９Ａ，２９Ｂの代わりに、リアクタンスを増大させる構成（例えば、往復電流の磁束打ち消しを小さくした導体配置）を採用してもよい。

なお、スイッチングサージを抑制するために、ダイオード２３Ａおよびコンデンサ２４の接続ノードのリアクタンスと、半導体回路２５Ｂおよびコンデンサ２４の接続ノードのリアクタンスとは、できる限り小さくすることが好ましい。

＜冷却水温度の制御＞
図６は、本実施の形態に従う電力変換装置の第２変形例を示す概略構成図である。図６を参照して、電力変換装置１Ｂは、電力変換器２と、制御装置３と、冷却装置４０とを含む。すなわち、電力変換装置１Ｂは、図１中の電力変換装置１に冷却装置４０を追加した構成である。ここでは、電力変換装置１Ｂの構成のうち、電力変換装置１と異なる構成について説明を行なう。

冷却装置４０は、電力変換器２に含まれる各変換器セル７の半導体回路２５Ａ，２５Ｂ（具体的には、スイッチング素子２２Ａ，２２Ｂおよびダイオード２３Ａ，２３Ｂ）を冷却するための冷却水を供給する。例えば、冷却装置４０の配管の一部は、電力変換器２内で半導体回路２５Ａ，２５Ｂに熱的に結合するように設けられている。配管を流れる冷却水は、当該配管に熱的に結合された半導体回路２５Ａ，２５Ｂを冷却する。

このように、各半導体回路２５Ａ，２５Ｂは冷却水により冷却されるが、サイリスタ２６は常温である（すなわち、冷却水により冷却されない）。そのため、例えば、寒冷時等のように冷却水温度が通常時よりも低い場合には、半導体回路２５Ａ，２５Ｂが想定以上に冷却される。半導体回路２５Ａ，２５Ｂが冷却されるほど電流が流れ易くなるため、寒冷時においては、通常時と比較して、サイリスタ２６を通る第１経路の分流率、および半導体回路２５Ａを通る第２経路の分流率が変化する。具体的には、寒冷時においては、通常時よりも、サイリスタ２６を通る第１経路の分流率が低くなり、半導体回路２５Ａを通る第２経路の分流率が高くなる。

したがって、冷却装置４０は、電力変換器２を起動する前に、冷却水温度を規定温度以上に制御する。例えば、冷却装置４０は、ヒーターによる加熱、循環運転による自己発熱等により冷却水温度を上昇させる。冷却水温度が規定温度以上に到達した場合、冷却装置４０はその旨を制御装置３へ通知する。制御装置３は、当該通知を受信した後、電力変換器２を起動させる処理を実行する。

上記構成により、第１経路および第２経路の分流率を一定に保つことができるため、短絡事故時等において想定以上の電流がダイオード２３Ａに流れることによるダイオード２３Ａの破壊を防止することができる。

＜変換器セルの変形例＞
図７は、本実施の形態に従う変換器セルの変形例を示す図である。図７を参照して、変換器セル７Ａは、制御回路３０Ａと、セル回路２００とを含む。セル回路２００は、スイッチング回路２１Ａ，２１Ｂと、サイリスタ２６と、バイパススイッチ２７と、半導体回路６５とを含む。

スイッチング回路２１Ａおよびスイッチング回路２１Ｂの各々は、半導体回路２５Ａ，２５Ｂと、コンデンサ２４とを含む。半導体回路２５Ａ，２５Ｂの構成は、図２の構成と同様である。コンデンサ２４の正極は半導体回路２５Ｂの正極と接続され、コンデンサ２４の負極は半導体回路２５Ａの負極と接続される。

スイッチング回路２１Ａに含まれるスイッチング素子２２Ａおよびスイッチング素子２２Ｂの接続ノードは低電位側の入出力端子Ｇ２と接続される。スイッチング回路２１Ｂに含まれるスイッチング素子２２Ａおよびスイッチング素子２２Ｂの接続ノードは高電位側の入出力端子Ｇ１と接続される。

半導体回路６５は、スイッチング回路２１Ａにおけるコンデンサ２４の正極と、スイッチング回路２１Ｂにおけるコンデンサ２４の負極との間に設けられる。半導体回路６５は、スイッチング素子６０と、ダイオード６１とを含む。ダイオード６１は、スイッチング素子６０と逆並列に接続されるＦＷＤである。スイッチング素子６０は、スイッチング回路２１Ａのダイオード２３Ｂおよびスイッチング回路２１Ｂのダイオード２３Ａを通過する電流方向の導通状態を制御する。スイッチング素子６０は、スイッチング素子２２Ａ，２２Ｂと同様に、例えば、ＩＧＢＴ、ＭＯＳＦＥＴ等の自己消弧型の半導体スイッチング素子により構成される。

サイリスタ２６は、スイッチング回路２１Ａにおける半導体回路２５Ａの正極と、スイッチング回路２１Ｂにおける半導体回路２５Ａの正極との間に接続される。バイパススイッチ２７は、サイリスタ２６と並列に接続される。

電流検出器２８は、スイッチング素子６０に流れる電流Ｉｓを検出する。例えば、電流検出器２８は、スイッチング素子６０の負極と、スイッチング回路２１Ａにおける半導体回路２５Ｂの正極との間に設けられる。なお、電流検出器２８は、スイッチング素子６０の正極と、スイッチング回路２１Ｂにおける半導体回路２５Ａの負極との間に設けられていてもよい。

制御回路３０Ａは、電圧検出部３１Ａと、通信部３３Ａと、セル制御部３５Ａとを含む。電圧検出部３１Ａは、スイッチング回路２１Ａ，２１Ｂにおけるコンデンサ２４の両端の電圧（すなわち、コンデンサ電圧）を検出する。検出されたコンデンサ電圧は、セル制御部３５Ａに入力される。通信部３３Ａは、制御装置３との間で各種情報を送受信する。

セル制御部３５Ａは、セル回路２００の動作を制御する。ある局面では、セル制御部３５Ａは、通常動作時には、スイッチング素子６０をオン状態に制御し、スイッチング回路２１Ａ，２１Ｂの各スイッチング素子２２Ａ，２２Ｂをオン状態またはオフ状態に制御して、入出力端子Ｇ１，Ｇ２間にゼロ電圧または正電圧を出力する。

他の局面では、セル制御部３５Ａは、電流Ｉｓが閾値Ｋ１以上である場合に、スイッチング素子６０に流れる過電流を検出する。セル制御部３５Ａは、当該過電流を検出した場合、スイッチング回路２１Ａ，２１Ｂの各々に含まれるすべてのスイッチング素子２２Ａ，２２Ｂとスイッチング素子６０とをゲートブロックし、サイリスタ２６をオン状態に制御する。

例えば、直流回路１４の短絡事故が発生した場合、短絡電流は、入出力端子Ｇ２、スイッチング回路２１Ａのダイオード２３Ｂ、スイッチング素子６０、スイッチング回路２１Ｂのダイオード２３Ａ、入出力端子Ｇ１を順に通る経路で流れる。セル制御部３５Ａは、過電流を検出して、スイッチング回路２１Ａ，２１Ｂに含まれるスイッチング素子２２Ａ，２２Ｂとスイッチング素子６０とをゲートブロックし、サイリスタ２６をオン状態に制御する。

この場合、スイッチング素子６０がゲートブロック状態になるためスイッチング回路２１Ａおよび２１Ｂとが電気的に遮断される。したがって、短絡電流が、入出力端子Ｇ２、サイリスタ２６、入出力端子Ｇ１を順に通る経路で流れるようになる。この場合、サイリスタ２６とスイッチング回路２１Ａ，２１Ｂのダイオードとの分流ではなく、サイリスタ２６への転流となる。これにより、変換器セル７Ａの素子（例えば、スイッチング回路２１Ａのダイオード２３Ｂおよびスイッチング回路２１Ｂのダイオード２３Ａ）の破壊をより効果的に防ぐことができる。なお、半導体回路６５を設けずに、スイッチング回路２１Ａおよびスイッチング回路２１Ｂが直結されている構成例においては、サイリスタ２６とダイオードとの分流となる。この構成例であっても、ダイオードの保護は可能である。

セル制御部３５Ａは、通信部３３Ａを介して、当該過電流を検出したことを制御装置３に通知する。制御装置３は、当該過電流の検出の通知を受信した場合、電力変換器２に含まれるすべての変換器セル７Ａの各々に対して、スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態に制御するように指示する。

上記構成によると、直流回路１４の短絡事故だけではなく、アーム内での部分短絡あるいは地絡等により一部の変換器セル７Ａに過電流が流れる事象が発生した場合でも、当該過電流から変換器セル７Ａの素子（例えば、ＦＷＤ、スイッチング素子）を保護することができる。また、より高速に変換器セル７Ａの素子を保護することができる。なお、変換器セル７Ａの構成によると、過電流発生時においては、スイッチング素子６０がゲートブロック状態となるため、スイッチング回路２１Ａ，２１Ｂへの事故電流の流入を防止することができる。

その他の実施の形態．
上述した実施の形態において、図２では、電流検出器２８が半導体回路２５Ａと入出力端子Ｇ２との間に設けられる構成について説明した。他の例として、電流検出器２８は、半導体回路２５Ｂと入出力端子Ｇ１との間にさらに設けられていてもよい。この場合、セル制御部３５は、半導体回路２５Ｂに流れる電流（例えば、コンデンサ２４から放電される放電電流）を検出することができる。例えば、セル制御部３５は、当該電流が閾値Ｋａ以上である場合に半導体回路２５Ｂに流れる過電流を検出する。セル制御部３５は、当該過電流を検出した場合、スイッチング素子２２Ａ，２２Ｂをゲートブロックし、サイリスタ２６をオン状態に制御してもよい。

上述の実施の形態として例示した構成は、本開示の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本開示の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１Ａ，１Ｂ 電力変換装置、２ 電力変換器、３ 制御装置、４ｕ，４ｖ，４ｗ レグ回路、５ 上アーム、６ 下アーム、７，７Ａ 変換器セル、８Ａ，８Ｂ リアクトル、９Ａ，９Ｂ アーム電流検出器、１０ 交流電圧検出器、１１Ａ，１１Ｂ 直流電圧検出器、１２ 交流回路、１３ 連系変圧器、１４ 直流回路、１６ 交流電流検出器、２０，２０Ｘ，２１Ａ，２１Ｂ スイッチング回路、２２Ａ，２２Ｂ，６０ スイッチング素子、２３Ａ，２３Ｂ ダイオード、２４ コンデンサ、２５Ａ，２５Ｂ 半導体回路、２６ サイリスタ、２７ バイパススイッチ、２８ 電流検出器、２９Ａ，２９Ｂ リアクタンス素子、３０，３０Ａ 制御回路、３１，３１Ａ 電圧検出部、３３，３３Ａ 通信部、３５，３５Ａ セル制御部、４０ 冷却装置、５０ 制限回路、５１ 充電抵抗器、５２ 開閉器、７０ 入力変換器、７１ サンプルホールド回路、７２ マルチプレクサ、７３ Ａ／Ｄ変換器、７４ ＣＰＵ、７５ ＲＡＭ、７６ ＲＯＭ、７７ 入出力インターフェイス、７８ 補助記憶装置、７９ バス、２００ セル回路。

Claims (8)

1. 交流回路と直流回路との間で電力変換を行なう電力変換装置であって、
   直列接続された複数の変換器セルを含む電力変換器と、
   前記電力変換器を制御する制御装置とを備え、
   前記複数の変換器セルの各々は、
   セル制御部と、
   第１スイッチング素子と、前記第１スイッチング素子に逆並列接続された第１ダイオードとを含む第１半導体回路と、
   第２スイッチング素子と、前記第２スイッチング素子に逆並列接続された第２ダイオードとを含む第２半導体回路と、
   直列接続された前記第１半導体回路および前記第２半導体回路を含む直列体に並列接続された蓄電素子と、
   前記第１半導体回路に並列接続されたサイリスタとを含み、
   前記セル制御部は、前記第１半導体回路に流れる過電流を検出した場合、前記第１スイッチング素子および前記第２スイッチング素子をゲートブロックし、前記サイリスタをオン状態に制御し、
   前記セル制御部は、前記過電流を検出したことを前記制御装置に通知し、
   前記制御装置は、前記過電流の検出の通知を受信した場合、前記複数の変換器セルの各々に対して、当該変換器セルの前記第１スイッチング素子および前記第２スイッチング素子をゲートブロックし、当該変換器セルの前記サイリスタをオン状態に制御するように指示する、電力変換装置。
2. 交流回路と直流回路との間で電力変換を行なう電力変換装置であって、
   直列接続された複数の変換器セルを含む電力変換器と、
   前記電力変換器を制御する制御装置とを備え、
   前記複数の変換器セルの各々は、
   セル制御部と、
   第１スイッチング素子と、前記第１スイッチング素子に逆並列接続された第１ダイオードとを含む第１半導体回路と、
   第２スイッチング素子と、前記第２スイッチング素子に逆並列接続された第２ダイオードとを含む第２半導体回路と、
   直列接続された前記第１半導体回路および前記第２半導体回路を含む直列体に並列接続された蓄電素子と、
   前記第１半導体回路に並列接続されたサイリスタとを含み、
   前記セル制御部は、前記第１半導体回路に流れる過電流を検出した場合、前記第１スイッチング素子および前記第２スイッチング素子をゲートブロックし、前記サイリスタをオン状態に制御し、
   前記制御装置は、前記直流回路の短絡事故を検出した場合、前記複数の変換器セルの各々に対して、当該変換器セルの前記第１スイッチング素子および前記第２スイッチング素子をゲートブロックし、当該変換器セルの前記サイリスタをオン状態に制御するように指示する、電力変換装置。
3. 前記直流回路の短絡事故時において、前記サイリスタを通る電流経路のリアクタンスは、前記第１ダイオードを通る電流経路のリアクタンスよりも小さくなるように構成される、請求項２に記載の電力変換装置。
4. 前記複数の変換器セルの各々は、前記第１半導体回路と前記サイリスタとの間に設けられたリアクタンス素子をさらに含む、請求項３に記載の電力変換装置。
5. 前記交流回路と前記電力変換器との間に流れる電流を制限する制限回路をさらに備え、
   前記制限回路は、前記直流回路の短絡事故時において前記交流回路から前記電力変換器に流入する電流を抑制するための充電抵抗器と、当該充電抵抗器と並列に接続される開閉器とを含み、
   前記制御装置は、前記複数の変換器セルの各々に含まれる前記蓄電素子の初期充電開始前に前記開閉器を開放する、請求項１～請求項４のいずれか１項に記載の電力変換装置。
6. 交流回路と直流回路との間で電力変換を行なう電力変換装置であって、
   直列接続された複数の変換器セルを含む電力変換器と、
   前記電力変換器を制御する制御装置とを備え、
   前記複数の変換器セルの各々は、
   セル制御部と、
   第１スイッチング素子と、前記第１スイッチング素子に逆並列接続された第１ダイオードとを含む第１半導体回路と、
   第２スイッチング素子と、前記第２スイッチング素子に逆並列接続された第２ダイオードとを含む第２半導体回路と、
   直列接続された前記第１半導体回路および前記第２半導体回路を含む直列体に並列接続された蓄電素子と、
   前記第１半導体回路に並列接続されたサイリスタとを含み、
   前記セル制御部は、前記第１半導体回路に流れる過電流を検出した場合、前記第１スイッチング素子および前記第２スイッチング素子をゲートブロックし、前記サイリスタをオン状態に制御し、
   前記変換器セルの前記第１半導体回路および前記第２半導体回路を冷却するための冷却水を供給する冷却装置をさらに備え、
   前記冷却装置は、前記冷却水の温度を規定温度以上に制御し、
   前記冷却水の温度が前記規定温度以上に到達した場合に、前記制御装置は前記電力変換器を起動させる、電力変換装置。
7. 前記セル制御部は、
   前記サイリスタをオン状態にするためのトリガ信号をトリガ回路へ出力し、
   前記トリガ回路から前記サイリスタの状態を示す状態信号を受信し、
   前記状態信号を記憶する、請求項１～請求項４のいずれか１項に記載の電力変換装置。
8. 交流回路と直流回路との間で電力変換を行なう電力変換装置であって、
   直列接続された複数の変換器セルを含む電力変換器と、
   前記電力変換器を制御する制御装置とを備え、
   前記複数の変換器セルの各々は、
   セル制御部と、
   第１スイッチング回路および第２スイッチング回路とを含み、
   前記第１スイッチング回路および前記第２スイッチング回路の各々は、
   第１スイッチング素子と、前記第１スイッチング素子に逆並列接続された第１ダイオードとを含む第１半導体回路と、
   第２スイッチング素子と、前記第２スイッチング素子に逆並列接続された第２ダイオードとを含む第２半導体回路と、
   直列接続された前記第１半導体回路および前記第２半導体回路を含む直列体に並列接続された蓄電素子とを有し、
   前記蓄電素子の正極は前記第２半導体回路の正極と接続され、前記蓄電素子の負極は前記第１半導体回路の負極と接続されており、
   前記複数の変換器セルの各々は、
   前記第１スイッチング回路における前記蓄電素子の正極と、前記第２スイッチング回路における前記蓄電素子の負極との間に設けられた第３スイッチング素子と、
   前記第１スイッチング回路における前記第１半導体回路の正極と、前記第２スイッチング回路における前記第１半導体回路の正極との間に接続されるサイリスタとをさらに含み、
   前記セル制御部は、前記第３スイッチング素子に流れる過電流を検出した場合、前記第１スイッチング素子と前記第２スイッチング素子と前記第３スイッチング素子とをゲートブロックし、前記サイリスタをオン状態に制御する、電力変換装置。

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