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JP7429295B2 - メモリセルのマルチステートプログラミング - Google Patents

メモリセルのマルチステートプログラミング Download PDF

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Description

本開示は、一般に、半導体メモリ及び方法に関し、より具体的には、メモリセルのマルチステートプログラミングに関する。
メモリデバイスは典型的には、コンピュータまたは他の電子デバイスにおいて内部半導体、集積回路、及び／または外部リムーバブルデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの様々なタイプのメモリが存在する。揮発性メモリはそのデータを保持するために電力が必要であり得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力供給のない時も記憶データを保持することで永続的データを提供することができ、不揮発性メモリは、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、ならびに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導体メモリなどの抵抗可変メモリを含み得る。
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲な電子的用途の揮発性メモリ及び不揮発性メモリとして、利用することができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、及びムービープレイヤにおいて使用され得る。
抵抗可変メモリデバイスは、ストレージ素子（例えば、可変抵抗を有するメモリ素子）の抵抗状態に基づいてデータを格納することができる抵抗可変メモリセルを含み得る。従って、抵抗可変メモリセルは、メモリ素子の抵抗レベルを変化させることによって、標的データ状態に対応するデータを格納するようにプログラムすることができる。セルに対し（例えばセルのメモリ素子に対し）、特定の持続時間、正または負の電気パルス（例えば正または負の電圧または電流パルス）などの電界またはエネルギーのソースを印加することにより、抵抗可変メモリセルを標的データ状態（例えば特定の抵抗状態に対応する）標的データ状態にプログラムすることができる。抵抗可変メモリセルの状態は、印加された呼掛け電圧に応答してセルを流れる電流を検知することにより、特定され得る。検知電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示し得る。
様々なメモリアレイは、セルにアクセスするために使用される第１及び第二信号線の交点（例えば、ワード線とビット線の交点）に配置されるメモリセル（例えば、抵抗可変セル）を備えたクロスポイントアーキテクチャで編成できる。いくつかの抵抗可変メモリセルは、ストレージ素子（例えば、異なる抵抗レベルにプログラム可能な、相変化材料、金属酸化物材料、及び／またはいくつかの他の材料）と直列で、選択素子（例えば、ダイオード、トランジスタ、または他のスイッチングデバイス）を含むことができる。自己選択メモリセルと称される場合があるいくつかの抵抗可変メモリセルは、メモリセルの選択素子及びストレージ素子の両方として機能することができる単一の材料を含むことができる。
本開示の一実施形態による、メモリアレイの一例の三次元図である。 本開示の一実施形態による、メモリセルのメモリ状態に関連する閾値電圧分布を示す。 本開示の一実施形態による、図２Ａのメモリ状態に対応する電流対電圧曲線の一例である。 本開示の一実施形態による、図２Ａの別のメモリ状態に対応する電流対電圧曲線の一例である。 本開示の一実施形態による、メモリセルのメモリ状態に関連する閾値電圧分布を示す。 本開示の一実施形態による、メモリセルのメモリ状態に関連する閾値電圧分布を示す。 本開示の一実施形態による、メモリアレイの一部及び関連回路の一例を示す。 本開示の一実施形態による、メモリアレイの一部及び関連回路の一例を示す。 本開示の一実施形態による、メモリセルに印加される電圧、及びメモリセルを通した電流の流れの一例を示す。 本開示の一実施形態による、装置の一例を示すブロック図である。
本開示は、メモリセルのマルチステートプログラミングのための装置、方法、及びシステムを含む。一実施形態は、複数のメモリセルを有するメモリ、及び回路を含み、この回路は、複数のメモリセルのうちの１つのメモリセルを、このメモリセルに電圧パルスを印加することと、印加された電圧パルスに応答してメモリセルがスナップバックすると決定することと、メモリセルがスナップバックすると決定すると、メモリセルへの電流をオフにすることと、メモリセルへの電流をオフにした後にいくつかの追加の電圧パルスをメモリセルに印加することと、によって、複数の可能なデータ状態のうちの１つにプログラムするように構成される。
本開示の実施形態は、以前のメモリデバイスと比較して、密度の上昇、コストの削減、パフォーマンスの向上、消費電力の削減、及び／またはより高速及び／またはより複雑な動作などの利点を提供することができる。例えば、自己選択メモリセルなどの抵抗可変メモリセルをプログラムするための以前のアプローチは、セルに対して２つの異なる状態を生成することができる場合があるため、これらのセルは、２つの可能なデータ状態（例えば、状態０または状態１）のうちの１つにプログラムされることができる。ただし、本開示による抵抗可変メモリセルのプログラミングアプローチは、セルに対して追加の（例えば、２つより多い）データ状態を生成することができるため、これらのセルは、少なくとも３つの可能なデータ状態のうちの１つにプログラムされることができる。
そのようなマルチステートプログラミングは、複数の閾値電圧を利用して、複雑なメモリ動作、例えば、データが符号化され、マッチング関数または部分マッチング関数（例えば、ハミング距離）が計算される機械学習アプリケーションなどをサポートすることができる。例えば、そのようなマルチステートプログラミングは、効率的な方法で多くのベクトルが格納されている、入力ベクトルパターンのマッチング関数または部分マッチング関数の計算をサポートすることができる。
さらに、そのようなマルチステートプログラミングは、コストを削減する、及び／または標準的なメモリアプリケーションの密度を上げるのに有用であることができる。例えば、そのようなマルチステートプログラミングは、以前の二状態プログラミングアプローチを利用して、同等の数のデータ状態を符号化するために必要なビット数を減少させることができる。これらの余分なビットは、例えば、誤り訂正符号（ＥＣＣ）及び／またはデータ冗長性操作に使用されることができる。
さらに、そのようなマルチステートプログラミングは、メモリのパフォーマンスを向上させるのに有用であることができる。例えば、そのようなマルチステートプログラミングを使用して、メモリセル（例えば、抵抗可変メモリセル）を、メモリアレイ内でより低いリークを提供する状態に置くことができる。さらに、そのようなマルチステートプログラミングを使用して、アレイのセルを選択することを困難にすることなく、アレイ上でより高い抑制電圧を使用することを可能にする状態にメモリセルを置くことができる。これは、例えば、アレイの初期化（例えば、最初の起動）中に、より高い電圧をアレイに印加する必要があり得る場合に有用であり得る。
本明細書で使用されるように、「ａ」、「ａｎ」、または「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」は、１つ以上のあるものを指すことができ、「複数の（ａ ｐｌｕｒａｌｉｔｙ ｏｆ）」は、２つ以上のそのようなものを指すことができる。例えば、メモリデバイスは、１つ以上のメモリデバイスを指すことができ、複数のメモリデバイスは、２つ以上のメモリデバイスを指すことができる。加えて、指示子「Ｎ」及び「Ｍ」は、特に図面における参照符号に関して本明細書で使用されるように、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれてもよいことを示す。
本明細書の図は、最初の一桁または複数桁の数字が図面の図番号に対応し、残りの桁の数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図面において類似する要素または構成要素は、類似の数字を使用することによって識別され得る。
図１は、本開示の一実施形態による、メモリアレイ１００（例えば、クロスポイントメモリアレイ）の一例の三次元図である。メモリアレイ１００は、ワード線１１０－０から１１０－Ｎと称される場合がある複数の第一信号線（例えば、第一アクセス線）と、互いに交差する（例えば、異なる平面で交差する）ビット線１２０－０から１２０－Ｍと称される場合がある複数の第二信号線（例えば、第二アクセス線）とを含み得る。例えば、ワード線１１０－０から１１０－Ｎのそれぞれは、ビット線１２０－０から１２０－Ｍと交差してもよい。メモリセル１２５は、ビット線とワード線の間に（例えば、各ビット線／ワード線の交差点に）あり得る。
メモリセル１２５は、例えば、抵抗可変メモリセルであり得る。メモリセル１２５は、異なるデータの状態にプログラム可能な材料を含み得る。いくつかの例では、各メモリセル１２５は、選択素子（例えば、スイッチング材料）及びストレージ素子として機能し得る単一材料を含み得、その結果、各メモリセル１２５は、セレクタデバイス及びメモリ素子の両方として機能し得る。そのようなメモリセルは、本明細書では自己選択メモリセルと称される場合がある。例えば、各メモリセルは、さまざまなドープ材料または非ドープ材料から形成され得る、相変化材料であっても、なくてもよい、及び／またはメモリセルを読み込み中に、及び／または書き込み中に相変化を受ける場合、あるいは受けない場合もある、カルコゲナイド材料を含み得る。一部の例では、各メモリセル１２５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成などを含み得る。
様々な実施形態において、メモリセル１２５の閾値電圧は、それらの閾値電圧を超える、それらに印加された電圧差の振幅に応答して、スナップバックし得る。そのようなメモリセルはスナップバックメモリセルと呼ぶ場合がある。例えば、メモリセル１２５は、印加された電圧差が閾値電圧を超えることに応答して、非導電性（例えば、高インピーダンス）の状態から導電性（例えば、より低いインピーダンス）の状態に変化する（例えば、スナップバックする）し得る。例えば、メモリセルのスナップバックは、メモリセルにわたり印加される電圧差がメモリセルの閾値電圧よりも大きいことに応答して、高インピーダンス状態から低インピーダンス状態へのメモリセルの遷移と称される場合がある。スナップバックするメモリセルの閾値電圧は、例えば、スナップバックイベントと呼ばれる場合がある。
図２Ａは、本開示の一実施形態による、図１に示されるメモリセル１２５などのメモリセルの様々な状態に関連する閾値分布を示す。例えば、図２Ａに示されるように、メモリセルは３つの可能なデータ状態（例えば、状態０、状態１、または状態Ｔ）のうちの１つにプログラムされることができる。すなわち、図２Ａは、メモリセルがプログラムされることができる３つの可能なデータ状態に関連する閾値電圧分布を示す。
図２Ａでは、電圧ＶＣＥＬＬは、ビット線電圧（ＶＢＬ）とワード線電圧（ＶＷＬ）との間の差（例えば、ＶＣＥＬＬ＝ＶＢＬ－ＶＷＬ）のような、メモリセルに（例えば、それにわたり）印加される電圧差に対応し得る。閾値電圧分布（例えば、範囲）２００－１、２００－２、２０１－１、２０１－２、２０２－Ｔ１、及び２０２－Ｔ２は、特定の状態にプログラムされたメモリセルの閾値電圧の統計的な変動を表し得る。図２Ａに示す分布は図２Ｂ及び図２Ｃに関連してさらに説明する電流対電圧曲線に対応し、それらは割り当てられたデータの状態に関連するスナップバックの非対称性を示している。
いくつかの例では、図２Ａ、図２Ｂ及び図２Ｃに示されるように、特定の状態におけるメモリセル１２５の閾値電圧の振幅は、異なる極性に対して非対称であり得る。例えば、状態０または状態１にプログラムされるメモリセル１２５の閾値電圧は、１つの極性で反対の極性と異なる振幅を有し得る。例えば、図２Ａに示される例では、第一データ状態（例えば、状態０）は、負極性についての振幅が正極性よりも大きい第一非対称閾値電圧分布（例えば、閾値電圧分布２０１－１及び２０１－２）に関連付けられ、第二データ状態（例えば、状態１）は、正極性についての振幅が負極性よりも大きい第二非対称閾値電圧分布（例えば、閾値電圧分布２００－１及び２００－２）に関連付けられる。そのような例では、メモリセル１２５にスナップバックさせるのに十分な印加された電圧の振幅は、一方の印加された電圧の極性に対して、他方の極性とは異なる（例えば、他方の極性よりも高い、または低い）場合がある。
いくつかの例では、図２Ａに示されるように、特定の状態におけるメモリセル１２５の閾値電圧の振幅は、異なる極性に対して対称であり得る。例えば、状態Ｔにプログラムされるメモリセル１２５の閾値電圧は、反対の極性で同じ振幅を有し得る。例えば、図２Ａに示される例では、第三データ状態（例えば、状態Ｔ）は、正極性及び負極性の両方についての振幅が実質的に等しい（例えば、高い）対称閾値電圧分布（例えば、閾値電圧分布２０２－Ｔ１及び２０２－Ｔ２）に関連付けられる。そのような例では、メモリセル１２５にスナップバックさせるのに十分な印加された電圧の振幅は、異なる印加された電圧の極性に対して同じであることができる。
図２Ａは、メモリセルの状態を決定する（例えば、読み出し動作の一部として状態間の区別をする）ために使用されることができる境界電圧ＶＤＭ１及びＶＤＭ２を示す。この例では、ＶＤＭ１は、状態０（例えば、閾値電圧分布２０１－２）のセルを、状態１（例えば、閾値電圧分布２００－２）または状態Ｔ（例えば、閾値電圧分布２０２－Ｔ２）のセルと区別するために使用される正電圧である。同様に、ＶＤＭ２は、状態１（例えば、閾値電圧分布２００－１）のセルを、状態０（例えば、閾値電圧分布２０１－１）または状態Ｔ（例えば、閾値電圧分布２０２－Ｔ１）のセルと区別するために使用される負電圧である。図２Ａ～図２Ｃの例では、正の状態１のメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックしない。正の状態０のメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックする。負の状態１のメモリセル１２５は、ＶＤＭ２を印加することに応答してスナップバックする。また、負の状態０のメモリセル１２５は、ＶＤＭ２を印加することに応答してスナップバックしない。
実施形態は、図２Ａに示される例に限定されない。例えば、状態０と状態１の指定を交換できる（例えば、分布２０１－１と２０１－２を状態１として指定することができ、分布２００－１と２００－２を状態０として指定することができる）。さらに、実施形態は、本明細書で（例えば、図３Ａ～３Ｂに関連して）さらに説明されるように、メモリセルをプログラムすることができる３つより多い可能なデータ状態を含むことができる。
図２Ｂ及び図２Ｃは、本開示の一実施形態による、図２Ａのメモリ状態に対応する電流対電圧曲線の例である。このように、この例では、図２Ｂと図２Ｃの曲線は、特定の極性（この例では正極性の方向）で状態１がより高い閾値電圧状態として指定され、状態０は、反対の極性（この例では負極性の方向）での閾値電圧が高い状態として指定されるセルに対応する。上記のように、状態の指定は、状態０が正極性の方向のより高い閾値電圧状態に対応し、状態１が負の方向のより高い閾値電圧状態に対応し得るように交換することができる。
図２Ｂ及び図２Ｃは、本明細書に記載されるようなメモリセルのスナップバックを示す。ＶＣＥＬＬは、メモリセルにわたり印加された電圧を表すことができる。例えば、ＶＣＥＬＬは、セルに対応する上部電極に印加される電圧から、セルに対応する下部電極に印加される電圧（例えば、それぞれのワード線及びビット線を介して）を引いた電圧であり得る。図２Ｂに示すように、印加された正極性電圧（ＶＣＥＬＬ）に応答して、状態１（例えば、閾値電圧分布２００－２）にプログラムされたメモリセルは、ＶＣＥＬＬが電圧Ｖｔｓｔ０２に到達するまで非導電状態になり、その時点でセルが導電性（例えば、より低い抵抗）状態に遷移する。この遷移は、（特定の極性で）セルに印加された電圧がセルの閾値電圧を超えたときに発生するスナップバックイベントと呼ばれ得る。したがって、電圧Ｖｔｓｔ０２は、スナップバック電圧と呼ぶことができる。図２Ｂでは、電圧Ｖｔｓｔ０１は、状態１（例えば、閾値電圧分布２００－１）にプログラムされたセルのスナップバック電圧に対応する。すなわち、図２Ｂに示されるように、メモリセルは、ＶＣＥＬＬが負極性方向にＶｔｓｔ０１を超えると、導電状態に遷移する（例えば、スイッチする）。
同様に、図２Ｃに示すように、印加された負極性電圧（ＶＣＥＬＬ）に応答して、状態０（例えば、閾値電圧分布２０１－１）にプログラムされたメモリセルは、ＶＣＥＬＬが電圧Ｖｔｓｔ１１に達するまで非導電状態にある。その時点で、セルは導電（例えばより低い抵抗）の状態にスナップバックする。図２Ｃでは、電圧Ｖｔｓｔ１２は、状態０（例えば、閾値電圧分布２０１－２）にプログラムされたセルのスナップバック電圧に対応する。つまり、図２Ｃに示すように、ＶＣＥＬＬが正極性方向にＶｔｓｔ１２を超えると、メモリセルは高インピーダンスの非導電状態から低インピーダンスの導電状態にスナップバックする。
様々な例において、スナップバックイベントは、メモリセルスイッチング状態をもたらす可能性がある。例えば、Ｖｔｓｔ０２を超えるＶＣＥＬＬが状態１のセルに印加された場合、結果のスナップバックイベントにより、セルの閾値電圧がＶＤＭ１未満のレベルに低下し、セルが状態０（例えば、閾値電圧分布２０１－２）として読み取られることになる。したがって、いくつかの実施形態では、スナップバックイベントを使用して、セルを反対の状態に（例えば、状態１から状態０に、またはその逆に）書き込むことができる。
図３Ａ及び図３Ｂは、本開示の一実施形態による、図１に示されるメモリセル１２５などのメモリセルの様々な状態に関連する閾値分布をそれぞれ示す。例えば、図３Ａに示される例では、メモリセルは４つの可能なデータ状態（例えば、状態０、状態１、状態２、または状態３）のうちの１つにプログラムされることができる。すなわち、図３Ａは、メモリセルがプログラムされることができる４つの可能なデータ状態に関連する閾値電圧分布を示す。図３Ｂに示される例では、メモリセルは６つの可能なデータ状態（例えば、状態０、状態１、状態２、状態３、状態４、または状態５）のうちの１つにプログラムされることができる。すなわち、図３Ｂは、メモリセルがプログラムされることができる６つの可能なデータ状態に関連する閾値電圧分布を示す。
図３Ａ及び３Ｂでは、電圧ＶＣＥＬＬは、図２Ａに関連して前述されるように、メモリセルに（例えば、両端に）印加される電圧差（例えば、ＶＣＥＬＬ＝ＶＢＬ－ＶＷＬ）に対応し得る。閾値電圧分布（例えば、範囲）３０３－１、３０３－２、３０５－１、３０５－２、３０７－１、３０７－２、３０９－１、３０９－２、３１１－１、３１１－２、３１３－１、３１３－２、３１５－１、３１５－２、３１７－１、３１７－２、３１８－１、３１８－２、３１９－１、及び３１９－２は、特定の状態にプログラムされるメモリセルの閾値電圧の統計的ばらつきを表し得る。
いくつかの例では、図３Ａ及び図３Ｂに示されるように、特定の状態におけるメモリセル１２５の閾値電圧の振幅は、異なる極性に対して非対称であり得る。例えば、図３Ａに示される例では、第一データ状態（例えば、状態２）は、負極性についての振幅が正極性より大きい第一非対称閾値電圧分布（例えば、閾値電圧分布３０３－１及び３０３－２）に関連付けられ、第二データ状態（例えば、状態１）は、正極性についての振幅が負極性よりも大きい第二非対称閾値電圧分布（例えば、閾値電圧分布３０５－１及び３０５－２）に関連付けられ、第三データ状態（例えば、状態０）は、正極性についての振幅が負極性よりも大きい第三非対称閾値電圧分布（例えば、閾値電圧分布３０７－１及び３０７－２）に関連付けられ、第四データ状態（例えば、状態３）は、負極性についての振幅が正極性よりも大きい第四非対称閾値電圧分布（例えば、閾値電圧分布３０９－１及び３０９－２）に関連付けられる。さらに、図３Ａに示されるように、閾値電圧分布３０３－１及び３０９－１の振幅は、実質的に等しくてもよく、閾値電圧分布３０５ー１の振幅よりも大きくてもよく、今度は、この閾値電圧分布３０５－１の振幅は、閾値電圧分布３０７－１の振幅よりも大きくてもよく、そして、閾値電圧分布３０５－２及び３０７－２の振幅は、実質的に等しくてもよく、閾値電圧分布３０９－２の振幅よりも大きくてもよく、今度は、この閾値電圧分布３０９－２の振幅は、閾値電圧分布３０３－２の振幅よりも大きくてもよい。
さらに、図３Ｂに示される例では、第一データ状態（例えば、状態３）は、負極性についての振幅が正極性より大きい第一非対称閾値電圧分布（例えば、閾値電圧分布３１１－１及び３１１－２）に関連付けられ、第二データ状態（例えば、状態２）は、正極性についての振幅が負極性よりも大きい第二非対称閾値電圧分布（例えば、閾値電圧分布３１３－１及び３１３－２）に関連付けられ、第三データ状態（例えば、状態１）は、正極性についての振幅が負極性よりも大きい第三非対称閾値電圧分布（例えば、閾値電圧分布３１５－１及び３１５－２）に関連付けられ、第四データ状態（例えば、状態０）は、正極性についての振幅が負極性よりも大きい第四非対称電圧分布（例えば、閾値電圧分布３１７－１及び３１７－２）に関連付けられ、第五データ状態（例えば、状態５）は、負極性についての振幅が正極性よりも大きい第五非対称閾値電圧分布（例えば、閾値電圧分布３１８－１及び３１８－２）に関連付けられ、第六データ状態（例えば、状態４）は、負極性についての振幅が正極性よりも大きい第六非対称閾値電圧分布（例えば、閾値電圧分布３１９－１及び３１９－２）に関連付けられる。さらに、図３Ｂに示されるように、閾値電圧分布３１１－１、３１８－１、及び３１９－１の振幅は、実質的に等しくてもよく、閾値電圧分布３１３－１の振幅より大きくてもよく、今度は、この閾値電圧分布３１３－１の振幅は、閾値電圧分布３１５－１の振幅よりも大きくてもよく、今度は、この閾値電圧分布３１５－１の振幅は、閾値電圧分布３１７－１の振幅よりも大きく、そして、閾値電圧分布３１３－２、３１５－２、及び３１７－２の振幅は、実質的に等しくてもよく、閾値電圧分布３１８－２の振幅よりも大きくてもよく、今度は、この閾値電圧分布３１８－２の振幅は、閾値電圧分布３１９－２の振幅よりも大きくてもよく、今度は、この閾値電圧分布３１９－２の振幅は、閾値電圧分布３１１－２の振幅よりも大きくてもよい。
図３Ａは、図３Ａに示される４つのデータ状態のうちの１つにプログラムされるメモリセルの状態を決定する（例えば、読み出し動作の一部として状態間の区別をする）ために使用されることができる境界電圧ＶＤＭ１、ＶＤＭ２、ＶＤＭ３、及びＶＤＭ４を示す。この例では、ＶＤＭ１及びＶＤＭ２は、状態２または３（例えば、閾値電圧分布３０３－２及び３０９－２）でのセルを、状態１または０（例えば、閾値電圧分布３０５－２または３０７－２）でのセルと区別するために使用される、振幅が異なる（例えば、ＶＤＭ２の振幅がＶＤＭ１の振幅よりも大きい）正電圧である。同様に、ＶＤＭ３及びＶＤＭ４は、状態０または１（例えば、閾値電圧分布３０７－１または３０５－１）でのセルを、状態２または３（例えば、閾値電圧分布３０３－１または３０９－１）でのセルと区別するために使用される、振幅が異なる（例えば、ＶＤＭ４の振幅がＶＤＭ３の振幅よりも大きい）負電圧である。
図３Ａの例では、状態０でのメモリセル１２５は、ＶＤＭ３を印加することに応答してスナップバックし、状態１でのメモリセル１２５は、ＶＤＭ４を印加することに応答してスナップバックし、状態２でのメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックし、状態３でのメモリセル１２５は、ＶＤＭ２を印加することに応答してスナップバックする。したがって、メモリセル１２５がプログラムされた状態は、印加された境界電圧の１つに応答してセルがスナップバックするまで、セルに境界電圧を順次印加する（例えば、セルに最初にＶＤＭ３、次にＶＤＭ４、次にＶＤＭ１、次にＶＤＭ２を印加する）ことによって決定される（例えば、読み出される）ことができる。
図３Ｂは、図３Ｂに示される６つのデータ状態のうちの１つにプログラムされるメモリセルの状態を決定する（例えば、読み出し動作の一部として状態間の区別をする）ために使用されることができる境界電圧ＶＤＭ１、ＶＤＭ２、ＶＤＭ３、ＶＤＭ４、ＶＤＭ５、及びＶＤＭ６を示す。この例では、ＶＤＭ１、ＶＤＭ２、及びＶＤＭ３は、状態３、４、または５（例えば、閾値電圧分布３１１－２、３１９－２、または３１８－２）でのセルを、状態２、１、または０（例えば、閾値電圧分布３１３－２、３１５－２、または３１７－２）でのセルと区別するために使用される、振幅が異なる（例えば、ＶＤＭ３の振幅がＶＤＭ２の振幅よりも大きく、ＶＤＭ２の振幅がＶＤＭ１の振幅よりも大きい）正電圧である。同様に、ＶＤＭ４、ＶＤＭ５、及びＶＤＭ６は、状態０、１、または２（例えば、閾値電圧分布３１７－１、３１５－１、または３１３－１）でのセルを、状態３、４、または５（例えば、閾値電圧分布３１１－１、３１９－１、または３１８－１）でのセルと区別するために使用される、振幅が異なる（例えば、ＶＤＭ６の振幅がＶＤＭ５の振幅よりも大きく、ＶＤＭ５の振幅がＶＤＭ４の振幅よりも大きい）負電圧である。
図３Ｂの例では、状態０のメモリセル１２５は、ＶＤＭ４を印加することに応答してスナップバックし、状態１のメモリセル１２５は、ＶＤＭ５を印加することに応答してスナップバックし、状態２のメモリセル１２５は、ＶＤＭ６を印加することに応答してスナップバックし、状態３のメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックし、状態４のメモリセル１２５は、ＶＤＭ２を印加することに応答してスナップバックし、状態５のメモリセルは、ＶＤＭ３を印加することに応答してスナップバックする。したがって、メモリセル１２５がプログラムされた状態は、印加された境界電圧の１つに応答してセルがスナップバックするまで、セルに境界電圧を順次印加する（例えば、セルに最初にＶＤＭ４、次にＶＤＭ５、次にＶＤＭ６、次にＶＤＭ１、次にＶＤＭ２、次にＶＤＭ３を印加する）ことによって決定される（例えば、読み出される）ことができる。
実施形態は、図３Ａ及び図３Ｂに示される例に限定されない。例えば、さまざまな状態の数値指定は交換されることができる。
本開示の一実施形態では、図１に示されるメモリセル１２５などのメモリセルは、複数の可能なデータ状態のうちの１つにプログラムされることができる。例えば、メモリセルは、図２Ａに関連して説明される３つの可能なデータ状態のうちの１つ、図３Ａに関連して説明される４つの可能なデータ状態のうちの１つ、または図３Ｂに関連して説明される６つの可能なデータ状態のうちの１つにプログラムされることができる。セルは、本明細書でさらに説明されるように、例えば、セルの閾値電圧を複数の可能な値のうちの１つに変更する（例えば、調整する）ことによって、複数の可能なデータ状態のうちの１つにプログラムされることができる。
例えば、電圧パルスをメモリセルに印加することができる。電圧パルスは、例えば、メモリセルにスナップバックさせる（例えば、スナップバックさせることができる）のに十分に振幅が高いバイアス電圧パルス（例えば、ＶＣＥＬＬ）であることができる。バイアス電圧パルスは、本明細書で前述されるように、例えば、第一極性を有する電圧パルス、及び／または第一極性と反対の第二極性を有する電圧パルスを含むことができる。例えば、バイアス電圧パルスを印加することは、正の５．５ボルト（Ｖ）パルス及び／または負の５．５Ｖパルスをメモリセルに印加することを含むことができる。さらに、バイアス電圧パルスは、本明細書で前述されるように、セルに結合されるワード線（例えば、ＶＷＬ）に印加される電圧と、セルに結合されるビット線（例えば、ＶＢＬ）に印加される電圧とを含むことができる。そのような電圧パルス（例えば、ＶＷＬ及びＶＢＬ）を説明する一例は、本明細書で（例えば、図６に関連して）さらに説明される。
印加されたバイアス電圧パルスに応答してメモリセルが導電状態にスナップバックすると（例えば、そうする場合）、電流（例えば、過渡電流）のパルスがメモリセルを通して流れる場合がある。特定の時間が経過すると、セルを通した過渡電流が損失し得、セルの両端にＤＣ電流が確立され得る。そのようなメモリセルを通した電流の流れを説明する一例は、本明細書で（例えば、図６に関連して）さらに説明される。
電圧パルス（例えば、バイアス電圧パルス）がメモリセルに印加された後、印加された電圧パルスに応答して（例えば、正または負のパルスに応答して）メモリセルがスナップバックした（例えば、感知した、及び／または検知した）と決定することができる。この決定は、例えば、印加された電圧パルスに応答して発生した、メモリセルに関連する（例えば、セルに結合される信号線上の）電圧変化を感知することによって行われることができる。例えば、そのような電圧変化を感知することは、セルに結合される信号線（例えば、ワード線）上の電圧が特定の電圧閾値（例えば、０．４５Ｖ）を満たす、または超えることを感知することを含んでもよい。そのような決定をさらに説明する一例、及びそのような決定を実行するために使用されることができる回路は、本明細書で（例えば、図４及び６に関連して）さらに説明される。
メモリセルがスナップバックしたと決定すると、メモリセルへの電流（例えば、メモリセルに結合される信号線を通して流れる電流）がオフになる（例えば、抑制される）ことができる。メモリセルへの電流は、本明細書で（例えば、図５に関連して）さらに説明されるように、例えば、メモリセルに結合されるドライバ（例えば、セルに結合される、ワード線及び／またはビット線にそれぞれ結合されるワード線ドライバ及び／またはビット線ドライバ）をオフにする（例えば、無効にする）ことによって、オフにされることができる。
メモリセルへの電流は、セルのスナップバックが公称スナップバック通電イベントよりも低い（例えば、過渡電流がメモリセルを通ることにより、完全に損失してセルの両端にＤＣ電流を確立することができた場合よりも低い）ように、十分に迅速にオフにされることができる。例えば、電流は、メモリセルがスナップバックしたと決定すると即時に（例えば、遅延なく）オフにされることができる、またはメモリセルがスナップバックしたと決定すると、特定の時間（例えば、短い遅延）が経過した後にオフにされることができる。この遅延、及びそのような遅延を提供するために使用されることができる回路は、本明細書で（例えば、図５及び６に関連して）さらに説明される。
メモリセルへの電流がオフにされた後、いくつかの短い追加の電圧パルスがメモリセルに順次印加されることができる。本明細書で使用される場合、短いパルスは、バイアス電圧の持続時間よりも短い持続時間を有するパルスを指すことができる。例えば、追加の電圧パルスのそれぞれの持続時間は、５ナノ秒（ｎｓ）であることができる。追加の電圧パルスのそれぞれの振幅は、バイアス電圧の振幅と同じであることができる。追加の一例として、追加の電圧パルスの振幅は異なる（例えば、変わる）ことができることにより、メモリセル（例えば、セルの閾値電圧）でのそれぞれの追加のパルスごとの衝撃が変化することができる。さらに、追加の電圧パルスは、セルに結合されるワード線（例えば、ＶＷＬ）に印加される電圧と、セルに結合されるビット線（例えば、ＶＢＬ）に印加される電圧とを各含むことができる。そのような追加の電圧パルス（例えば、ＶＷＬ及びＶＢＬ）を示す一例は、本明細書で（例えば、図６に関連して）さらに説明される。
いくつかの追加の電圧パルスをメモリセルに印加すると、メモリセルの閾値電圧がインクリメントに変化する（例えば、調整される）ことができる。例えば、短い追加の第一電圧パルスが印加されると、第一閾値電圧分布内にある第一値にセルの閾値電圧が変化することができ、短い追加の第二電圧パルスが印加されると、第二閾値電圧分布内にある第二値にセルの閾値電圧が変化することができるなどである。そのような方法では、メモリセルは、複数の可能なデータ状態のうちの１つにプログラムされることができる。追加の電圧パルスがセルに印加されるときに電流がメモリセルを通して流れることを示す一例は、本明細書で（例えば、図６に関連して）さらに説明される。
一例として、図２Ａを参照すると、図２Ａに示される状態Ｔにメモリセルをプログラムするために、第一極性、または第一極性と反対の第二極性を有する単一の短い追加の電圧パルスがメモリセルに印加されることができる。例えば、図２Ａに示される状態０でのメモリセルに負極性を有する単一の短い電圧パルスが印加されると、セルが状態Ｔにプログラムされることができる（例えば、セルの状態が０からＴに変化することができる）。例えば、単一の短い負極性電圧パルスは、負の方向での高い振幅閾値として観測された（例えば、測定された）セルの閾値電圧を変化させない場合があるが、正の方向での低い振幅閾値として観測されたセルの閾値電圧を高い振幅閾値まで（例えば、閾値電圧分布２０１－２から閾値電圧分布２０２－Ｔ２まで）上昇させ得る。図２Ａに示される状態１でのメモリセルに正極性を有する単一の短い電圧パルスが印加されると、セルが状態Ｔにプログラムされることができる（例えば、セルの状態が１からＴに変化することができる）。例えば、単一の短い正極性電圧パルスは、正の方向での高い振幅閾値として観測された（例えば、測定された）セルの閾値電圧を変化させない場合があるが、負の方向での低い振幅閾値として観測されたセルの閾値電圧を高い振幅閾値まで（例えば、閾値電圧分布２００－１から閾値電圧分布２０２－Ｔ１まで）上昇させ得る。
追加の一例として、図３Ａを参照すると、第一極性、または第一極性と反対の第二極性を有する１つの短い追加の電圧パルスがメモリセルに印加されることができる。例えば、図３Ａに示される状態２でのメモリセルに負極性を有する１つの短い電圧パルスが印加されると、セルが状態１にプログラムされることができる（例えば、セルの状態が２から１に変化することができる）。例えば、１つの短い負極性電圧パルスは、負の方向での最高の振幅閾値として観測された（例えば、測定された）セルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３０３－１から閾値電圧分布３０５－１まで）低下させ得、正の方向での最低の振幅閾値として観測されたセルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３０３－２から閾値電圧分布３０５－２まで）上昇させ得る。図３Ａに示される状態０でのメモリセルに正極性を有する１つの短い電圧パルスが印加されると、セルが状態３にプログラムされることができる（例えば、セルの状態が０から３に変化することができる）。例えば、１つの短い正極性電圧パルスは、負の方向で最低の振幅閾値として観測された（例えば、測定された）セルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３０７－１から閾値電圧分布３０９－１まで）上昇させ得、正の方向で最高の振幅閾値として観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３０７－２から閾値電圧分布３０９－２まで）低下させ得る。
追加の一例として、図３Ａを参照すると、第一極性、または第一極性と反対の第二極性を各有する２つの短い追加の電圧パルスがメモリセルに印加されることができる。例えば、図３Ａに示される状態２でのメモリセルに負極性を各有する２つの短い電圧パルスが印加されると、セルが状態０にプログラムされることができる（例えば、セルの状態が２から０に変化することができる）。例えば、２つの短い負極性電圧パルスのうちの第一のものは、負の方向で最高の振幅閾値として観測された（例えば、測定された）セルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３０３－１から閾値電圧分布３０５－１まで）低下させ得、正の方向で最低の振幅閾値として観測されたセルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３０３－２から閾値電圧分布３０７－２まで）上昇させ得、そして、２つの短い負極性電圧パルスのうちの第二のものは、負の方向で観測されたセルの閾値電圧を最低の振幅閾値まで（例えば、閾値電圧分布３０５－１から閾値電圧分布３０７－１まで）さらに低下させ得るが、正の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ない。
追加の一例として、図３Ａに示される状態０でのメモリセルに正極性を各有する２つの短い電圧パルスが印加されると、セルが状態２にプログラムされることができる（例えば、セルの状態が０から２に変化することができる）。例えば、２つの短い正極性電圧パルスのうちの第一のものは、負の方向で最低の振幅閾値として観測された（例えば、測定された）セルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３０７－１から閾値電圧分布３０３－１まで）上昇させ得、正の方向で最高の振幅閾値として観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３０７－２から閾値電圧分布３０９－２まで）低下させ得、そして、２つの短い正極性電圧パルスのうちの第二のものは、正の方向で観測されたセルの閾値電圧を最低の振幅閾値まで（例えば、閾値電圧分布３０９－２から閾値電圧分布３０３－２まで）さらに低下させ得るが、負の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ない。
追加の一例として、図３Ｂを参照すると、第一極性、または第一極性と反対の第二極性を各有する２つの短い追加の電圧パルスがメモリセルに印加されることができる。例えば、図３Ｂに示される状態３でのメモリセルに負極性を各有する２つの短い電圧パルスが印加されると、セルが状態２にプログラムされることができる（例えば、セルの状態が３から２に変化することができる）。例えば、２つの短い負極性電圧パルスは、負の方向で最高の振幅閾値として観測された（例えば、測定された）セルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１１－１から閾値電圧分布３１３－１まで）低下させ得、正の方向で最低の振幅閾値として観測されたセルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３１１－２から閾値電圧分布３１３－２まで）上昇させ得る。図３Ｂに示される状態０でのメモリセルに正極性を各有する２つの短い電圧パルスが印加されると、セルが状態５にプログラムされることができる（例えば、セルの状態が０から５に変化することができる）。例えば、２つの短い正極性電圧パルスは、負の方向で最低の振幅閾値として観測された（例えば、測定された）セルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３１７－１から閾値電圧分布３１８－１まで）上昇させ得、正の方向で最高の振幅閾値として観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１７－２から閾値電圧分布３１８－２まで）低下させ得る。
追加の一例として、図３Ｂを参照すると、第一極性、または第一極性と反対の第二極性を各有する４つの短い追加の電圧パルスがメモリセルに印加されることができる。例えば、図３Ｂに示される状態３でのメモリセルに負極性を各有する４つの短い電圧パルスが印加されると、セルが状態１にプログラムされることができる（例えば、セルの状態が３から１に変化することができる）。例えば、４つの短い負極性電圧パルスのうちの第一及び第二のものは、負の方向で最高の振幅閾値として観測された（例えば、測定された）セルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１１－１から閾値電圧分布３１３－１まで）低下させ得、正の方向で最低の振幅閾値として観測されたセルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３１１－２から閾値電圧分布３１５－２まで）上昇させ得、そして、４つの短い負極性電圧パルスのうちの第三及び第四のものは、負の方向で観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１３－１から閾値電圧分布３１５－１まで）さらに低下させ得るが、正の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ない。
追加の一例として、図３Ｂに示される状態０でのメモリセルに正極性を各有する４つの短い電圧パルスが印加されると、セルが状態４にプログラムされることができる（例えば、セルの状態が０から４に変化することができる）。例えば、４つの短い正極性電圧パルスのうちの第一及び第二のものは、負の方向で最低の振幅閾値として観測された（例えば、測定された）セルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３１７－１から閾値電圧分布３１９－１まで）上昇させ得、正の方向で最高の振幅閾値として観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１７－２から閾値電圧分布３１８－２まで）低下させ得、そして、４つの短い正極性電圧パルスのうちの第三及び第四のものは、正の方向で観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１８－２から閾値電圧分布３１９－２まで）さらに低下させ得るが、負の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ない。
追加の一例として、図３Ｂを参照すると、第一極性、または第一極性と反対の第二極性を各有する６つの短い追加の電圧パルスがメモリセルに印加されることができる。例えば、図３Ｂに示される状態３でのメモリセルに負極性を各有する６つの短い電圧パルスが印加されると、セルが状態０にプログラムされることができる（例えば、セルの状態が３から０に変化することができる）。例えば、６つの短い負極性電圧パルスのうちの第一及び第二のものは、負の方向で最高の振幅閾値として観測された（例えば、測定された）セルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１１－１から閾値電圧分布３１３－１まで）低下させ得、正の方向で最低の振幅閾値として観測されたセルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３１１－２から閾値電圧分布３１７－２まで）上昇させ得、６つの短い負極性電圧パルスのうちの第三及び第四のものは、負の方向で観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１３－１から閾値電圧分布３１５－１まで）さらに低下させ得るが、正の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ず、６つの短い負極性電圧パルスのうちの第五及び第六のものは、負の方向で観測されたセルの閾値電圧を最低の振幅閾値まで（例えば、閾値電圧分布３１５－１から閾値電圧分布３１７－１まで）さらに低下させ得るが、正の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ない。
追加の一例として、図３Ｂに示される状態０でのメモリセルに正極性を各有する６つの短い電圧パルスが印加されると、セルが状態３にプログラムされることができる（例えば、セルの状態が０から３に変化することができる）。例えば、６つの短い正極性電圧パルスのうちの第一及び第二のものは、負の方向で最低の振幅閾値として観測された（例えば、測定された）セルの閾値電圧を最高の振幅閾値まで（例えば、閾値電圧分布３１７－１から閾値電圧分布３１１－１まで）上昇させ得、正の方向で最高の振幅閾値として観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１７－２から閾値電圧分布３１８－２まで）低下させ得、６つの短い正極性電圧パルスのうちの第三及び第四のものは、正の方向で観測されたセルの閾値電圧をより低い振幅閾値まで（例えば、閾値電圧分布３１８－２から閾値電圧分布３１９－２まで）さらに低下させ得るが、負の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ず、６つの短い正極性電圧パルスのうちの第五及び第六のものは、正の方向で観測されたセルの閾値電圧を最低の振幅閾値まで（例えば、閾値電圧分布３１９－２から閾値電圧分布３１１－２まで）さらに低下させ得るが、負の方向で最高の振幅閾値として観測されたセルの閾値電圧を変化させ得ない。
図４は、本開示の一実施形態による、スナップバックイベントを検知するためのメモリアレイ４００の一部及び関連回路の一例を示す。メモリアレイ４００は、図１に関連して前述されたメモリアレイ１００の一部であり得る。メモリセル４２５は、ワード線４１０及びビット線４２０に結合され、本明細書に記載されるように動作し得る。
図４に示される例では、ワード線４１０に結合されるドライバ４５０（例えば、ワード線ドライバ４５０）を含む。ワード線ドライバ４５０は、双極（例えば、正及び負）の電流及び／または電圧信号をワード線４１０に供給し得る。交差結合ラッチを含み得るセンスアンプ４３０は、ワード線ドライバ４５０に結合され、ワード線４１０上で正及び負の電流及び／または正及び負の電圧を検知し得る。いくつかの例では、センスアンプ４３０は、ワード線ドライバ４５０の一部（例えば、それに含まれる）であってもよい。例えば、ワード線ドライバ４５０は、センスアンプ４３０の感知機能を含み得る。ビット線ドライバ４５２は、正及び／または負の電流及び／または電圧信号をビット線４２０に供給するためビット線４２０に結合される。
センスアンプ４３０及びワード線ドライバ４５０は、ラッチ４４０に結合され、このラッチは、印加された電圧差に応答してセル４２５のスナップバックイベントが発生したかどうかを示すデータ値を格納するために使用されることができる。例えば、センスアンプ４３０の出力信号４５４はラッチ４４０に結合されるため、メモリセル４２５がスナップバックするというセンスアンプ４３０を介した検知に応答して、出力信号４５４は適切なデータ値（例えば、検知されたスナップバックイベントを示すために使用されるデータ値に応じて、「１」または「０」のデータ値）をラッチ４４０にラッチさせる。一例として、「１」というラッチされたデータ値を使用して検知されたスナップバックイベントを示す場合、信号４５４は、ラッチ４４０に、セル４２５の検知されたスナップバックに応答して論理１のデータ値をラッチさせ、逆もまた同様である。また、センスアンプ４３０の出力信号４５４は、本明細書で（例えば、図５に関連して）さらに説明されるように、遅延回路に結合されることができる。
正の電圧差ＶＤＭ１がメモリセル４２５に印加され（例えば、ワード線電圧ＶＷＬ１が低く、ビット線電圧ＶＢＬ１が高く）、メモリセル４２５が状態０を格納する場合、電圧差ＶＤＭ１は、閾値電圧Ｖｔｓｔ１２（図２Ｃ）よりも大きくなり得、メモリセル４２５は、導電状態にスナップバックし、図２Ｃに示されるように、ビット線４２０からメモリセル４２５を介してワード線４１０に正の電流の流れを引き起こし得る。センスアンプ４３０は、例えば、この電流及び／またはそれに関連する電圧を検知し得、この電流及び／または電圧を検知することに応答して、出力信号４５４をラッチ４４０に出力し得る。例えば、信号４５４は、電流が正であること（例えば、論理でハイの値を有することによる）、したがって、ワード線の電圧が高いことをラッチ４４０に示し得る。ワード線電圧が高いことを示す信号４５４に応答して、ラッチ４４０は、ワード線４１０、したがってメモリセル４２５を通る電流の流れをオフにする（例えば、抑制する）信号４５６（例えば電圧）を、ワード線ドライバ４５０の、またはこれに結合される回路４５８に出力し得る。
これらの例では、負の電圧差ＶＤＭ２がメモリセル４２５に印加され（例えば、ワード線電圧ＶＷＬ２がハイであり、ビット線電圧ＶＢＬ２がローであり）、メモリセル４２５が状態１を格納する場合、電圧差ＶＤＭ２は（負の意味では）閾値電圧Ｖｔｓｔ０１（図２Ｂ）よりも大きく、メモリセル４２８は導電状態にスナップバックし、図２Ｂに示されるように、ワード線４１０からメモリセル４２５を経てビット線４２０に負の電流の流れを引き起こし得る。センスアンプ４３０は、例えば、この電流及び／またはそれに関連する電圧を検知し得、この電流及び／または電圧を検知することに応答して、信号４５４をラッチ４４０に出力し得る。例えば、信号４５４は、電流が負であること（例えば、論理でローの値を有することによる）、したがって、ワード線の電圧が低いことをラッチ４４０に示し得る。ワード線の電圧が低いことを示す信号４５４に応答して、ラッチ４４０は、ワード線４１０を通る電流の流れをオフにする信号４６０（例えば電圧）をワード線ドライバ４５０の、またはこれに結合される回路４６２に出力し得る。いくつかの例では、回路４５８及び４６２と組み合わせたセンスアンプ４３０は、検知回路と称される場合がある。
図５は、本開示の一実施形態によるメモリアレイ５００の一部の一例を示す。メモリアレイ５００は、図１及び４に関連してそれぞれ前述されたメモリアレイ１００及び／または４００の一部であり得る。例えば、メモリアレイ５００は、複数の交差するワード線５１０－１から５１０－Ｎ及びビット線５２０－１から５２０－Ｍを含んでもよく、メモリセル５２５は、ワード線５１０－Ｎ及びビット線５２０－Ｍに結合されることで、本明細書に記載されるように動作し得る。
異なるそれぞれのワード線ドライバは、図４に関連して説明され、図５にワード線ドライバ５５０として合わせて示されるドライバ４５０に各類似しており、それぞれのワード線５１０－１から５１０－Ｎに各結合され得る。同様に、異なるそれぞれのビット線ドライバは、図４に関連して説明され、図５にビット線ドライバ５５２として合わせて示されるドライバ４５２に各類似しており、それぞれのビット線５２０－１から５２０－Ｍに各結合され得る。それぞれのワード線ドライバ５５０によってワード線５１０－１から５１０－Ｎに供給される電流は、図５に示される電流制御回路５７４によって制御されることができ、それぞれのビット線ドライバ５５２によってビット線５２０－１から５２０－Ｍに供給される電流は、図５に示される電流制御回路５７６によって制御されることができる。
図５に示されるように、センスアンプ５３０は、ワード線及びビット線ドライバ５５０及び５５２に、及び／または電流制御回路５７４及び５７６にそれぞれ結合されてもよい。センスアンプ５３０は、例えば、図４に関連して説明されるセンスアンプ４３０であることができ、本明細書で前述されたように、メモリセル５２５で発生するスナップバックイベントを感知することができる。センスアンプ５３０がメモリセル５２５内のスナップバックイベントを感知すると、センスアンプ５３０（例えば、センスアンプ５３０の出力）は、フィードバックを提供することができ、このフィードバックは、ワード線５１０－Ｎ及び／またはビット線５２０－Ｍにそれぞれ結合されるワード線ドライバ５５０及び／またはビット線ドライバ５５２をオフにし（例えば、無効にし）、及び／またはワード線ドライバ５５０及び／またはビット線ドライバ５５２にそれぞれ結合される電流制御回路５７４及び／または５７６をオフにし、メモリセル５２５への電流をオフにすることができる。メモリセル５２５への電流がオフにされた後、本明細書で前述されたように、いくつかの短い電圧パルスがメモリセル５２５に印加されることにより、セルが複数の可能なデータ状態のうちの１つにプログラムされることができる。
図５に示されるように、遅延回路５７２は、センスアンプ５３０に（例えば、センスアンプ５３０の出力に）結合されてもよい。遅延回路５７２を使用して（例えば、プログラムして）、センスアンプ５３０がメモリセル５２５内のスナップバックイベントを感知する時間と、メモリセル５２５への電流をオフにするフィードバックが提供される時間との間に、例えば４ｎｓなどの短い遅延を提供することができる。そのような遅延は、電流がオフにされた後にメモリセル５２５に印加される短い電圧パルスがメモリセル（例えば、セルの閾値電圧）に与える場合がある衝撃を変化させることができる。あるいは、遅延回路５７２をバイパスすることができることで、そのような遅延が提供されず、メモリセル５２５への電流を可能な限り迅速に（例えば、センスアンプがセル内のスナップバックイベントを感知した直後）オフにするフィードバックが提供される。
図６は、本開示の一実施形態による、メモリセルに印加される電圧、及びメモリセルを通した電流の流れの一例をグラフ６３５の形式で示す。例えば、グラフ６３５は、本開示による複数の可能なデータ状態のうちの１つにメモリセルをプログラムするための動作中に、メモリセルに印加される電圧、及びメモリセルを通した電流の流れを示すことができる。メモリセルは、例えば、図１、４、及び５に関連してそれぞれ前述されたメモリセル１２５、４２５、及び／または５２５とすることができる。
図６に示される時間ｔ１の前に、メモリセルにスナップバックさせるのに十分に振幅が高いバイアス電圧パルスがメモリセルに印加される。バイアス電圧パルスは、メモリセルに結合されるビット線（例えば、ＶＢＬ）に印加される電圧パルス６４１と、メモリセルに結合されるワード線（例えば、ＶＷＬ）に印加される電圧パルス６４３とを含むことができる。図６に示される例では、グラフ６３５の中間レベルの電圧は２．７５Ｖとすることができ、グラフ６３５の高レベルの電圧は５．５Ｖとすることができる。
図６に示される時間ｔ１では、メモリセルは、印加されたバイアス電圧パルスに応答してスナップバックする。メモリセルがスナップバックする場合、本明細書で前述されたように、電流のパルス６３７がセルを通して流れるため、このセルを使用して、スナップバックイベントを検知することができる。例えば、電流の流れが時間ｔ１の後に損失すると、図６に示されるように、メモリセルに結合されたワード線（例えばＶＷＬ）上の電圧が上昇する。図６に示される時間ｔ２では、ＶＷＬは電圧閾値レベルに達する。ＶＷＬが電圧閾値レベルに達する場合、メモリセルがスナップバックしたと決定することができる。例えば、センスアンプ（例えば、図４及び５に関連してそれぞれ前述されたセンスアンプ４３０及び／または５３０）は、本明細書で前述されたように、ＶＷＬが電圧閾値レベルに達したことを感知することができる。図６に示される例では、電圧閾値レベルは０．４５ Ｖとすることができる。さらに、ｔ１とｔ２との間の時間は１ｎｓとすることができる。
メモリセルがスナップバックしたと決定すると、本明細書で前述されたように、メモリセルへの電流をオフにする（例えば、抑制する）ことができる。例えば、図６に示される例では、メモリセルへの電流は時間ｔ３でオフになる。すなわち、図６に示される例では、メモリセルがスナップバックしたと決定する時間ｔ２と、メモリセルへの電流がオフになる時間ｔ３との間に短い遅延がある。この遅延（例えば、ｔ２とｔ３との間の時間）は、例えば４ｎｓとすることができる。図６に示されるように、メモリセルへの電流がオフになる場合、電流はセルを通して流れない。
メモリセルへの電流がオフにされた後、本明細書で前述されたように、いくつかの（例えば、Ｎ個の）追加の電圧パルスをメモリセルに順次印加することができる。それぞれの追加の電圧パルスは、メモリセルに結合されるビット線（例えば、ＶＢＬ）に印加される電圧パルスと、メモリセルに結合されるワード線（ＶＷＬ）に印加される電圧パルスとを含むことができる。例えば、図６に示される例では、ビット線に印加される電圧パルス６４５－１、及びワード線に印加される電圧パルス６４７－１を含む追加の第一電圧パルスは、メモリセルに時間ｔ４で印加され、ビット線に印加される電圧パルス６４５－２、及びワード線に印加される電圧パルス６４７－２を含む追加の第二電圧パルスは、メモリセルに時間ｔ６で印加され、ビット線に印加される電圧パルス６４５－Ｎ、及びワード線に印加される電圧パルス６４７－Ｎを含む追加の第Ｎ電圧パルスは、メモリセルに時間ｔＮ－１で印加される。
さらに、それぞれの追加の電圧パルスは、図６に示されるように、メモリセルに短時間印加される（例えば、追加の第一パルスは時間ｔ４から時間ｔ５まで印加され、追加の第二パルスは時間ｔ６から時間ｔ７まで印加され、追加の第Ｎパルスは時間ｔＮ－１から時間Ｎまで印加される）。例えば、それぞれの追加の電圧パルスの持続時間（例えば、時間ｔ４からｔ５の間の時間、時間ｔ６からｔ７の間の時間、及び時間ｔＮ－１から時間ｔＮの間の時間）は５ｎｓとすることができる。
それぞれの追加の電圧パルスがメモリセルに印加される場合、電流の追加のパルスはメモリセルを通して流れる。例えば、図６に示される例では、追加の第一電圧パルスがセルに印加される場合、電流のパルス６３９－１はメモリセルを通して流れ、追加の第二電圧パルスがセルに印加される場合、電流のパルス６３９－２はメモリセルを通して流れ、追加の第Ｎ電圧パルスがセルに印加される場合、電流のパルス６３９－Ｎはメモリセルを通して流れる。電流の追加のパルスを使用して、本明細書で前述されたように、メモリセルを複数の可能なデータ状態のうちの１つにプログラムすることができる。
図７は、本開示の一実施形態による、電子メモリシステム７００などの装置の一例を示すブロック図である。メモリシステム７００は、メモリデバイス７０２などの装置と、メモリコントローラ（例えば、ホストコントローラ）などのコントローラ７０４とを含む。コントローラ７０４は、例えば、プロセッサを含んでもよい。コントローラ７０４は、例えば、ホストに結合されてもよく、ホストからコマンド信号（またはコマンド）、アドレス信号（またはアドレス）、及びデータ信号（またはデータ）を受信し得、データをホストに出力してもよい。
メモリデバイス７０２は、メモリセルのメモリアレイ７０６を含む。例えば、メモリアレイ７０６は、本明細書に開示されるメモリセルの、クロスポイントアレイなど、１つ以上のメモリアレイを含み得る。
メモリデバイス７０２は、Ｉ／Ｏ接続７１０を介してＩ／Ｏ回路７１２から提供されるアドレス信号をラッチするアドレス回路７０８を含む。アドレス信号は、メモリアレイ７０６にアクセスするためにロウデコーダ７１４及びカラムデコーダ７１６によって受信及びデコードされる。例えば、ロウデコーダ７１４及び／またはカラムデコーダ７１６は、図４及び５に関連して前述されたように、ドライバ４５０、４５２、５５０、及び／または５５２などのドライバを含んでもよい。
メモリデバイス７０２は、いくつかの例では読み出し／ラッチ回路７２０であり得る感知／バッファ回路を使用してメモリアレイのカラムでの電圧及び／または電流の変化を感知することにより、メモリアレイ７０６のデータを感知してもよい（例えば、読み出してもよい）。読み出し／ラッチ回路７２０は、メモリアレイ７０６からデータを読み出し、ラッチしてもよい。Ｉ／Ｏ回路７１２は、コントローラ７０４とのＩ／Ｏ接続７１０を介した双方向でのデータ通信のために含まれる。書き込み回路７２２は、データをメモリアレイ７０６に書き込むために含まれる。
制御回路７２４は、コントローラ７０４からの制御接続７２６によって提供される信号をデコードし得る。これらの信号は、データ読み出し及びデータ書き込み操作を含む、メモリアレイ７０６の操作を制御するために使用されるチップ信号、書き込みイネーブル信号、及びアドレスラッチ信号を含み得る。
制御回路７２４は、例えば、コントローラ７０４に含まれてもよい。コントローラ７０４は、単独または組み合わせであるかに関わらず、他の回路、ファームウェア、またはソフトウェアなどを含んでもよい。コントローラ７０４は、外部コントローラ（例えば、全体的もしくは部分的であるかに関わらず、メモリアレイ７０６からの別個のダイ内の）または内部コントローラ（例えば、メモリアレイ７０６と同一のダイに含まれる）であってもよい。例えば、内部コントローラは、ステートマシン又はメモリシーケンサであり得る。
いくつかの例では、コントローラ７０４は、アレイ７０６のメモリセルを複数の可能なデータ状態のうちの１つにプログラムするなど、本明細書に開示される方法をメモリデバイス７０２に少なくとも実行させるように構成されてもよい。いくつかの例では、メモリデバイス７０２は、図４及び／または５と併せて前述された回路を含んでもよい。例えば、メモリデバイス７０２は、センスアンプ回路及びラッチ、例えば、本明細書に開示されるセンスアンプ４３０及び／または５３０、ラッチ４４０、及び／または遅延回路５７２を含んでもよい。
本明細書で使用される場合、「結合された」という用語は、介在要素なしで（例えば、直接的な物理的接触によって）電気的に結合、直接結合、及び／または直接接続され、または介在要素に間接的に結合及び／または接続されることを含み得る。「結合された」という用語は、さらに、（例えば、原因及び結果の関係にあるように）互いに協働または相互作用する２つ以上の要素を含み得る。
追加の回路及び信号を提供できること、及び図７のメモリシステム７００が簡略化されていることは、当業者には理解されよう。図７を参照して説明された様々なブロックコンポーネントの機能は、集積回路デバイスの別個のコンポーネントまたはコンポーネント部分に必ずしも分離されなくてもよいことが認識されるべきである。例えば、集積回路デバイスの単一のコンポーネントまたはコンポーネント部分は、図７の１つより多いブロックコンポーネントの機能を実行するように適合されることができる。あるいは、集積回路デバイスの１つ以上のコンポーネントまたはコンポーネント部分が組み合わされることで、図７の単一のブロックコンポーネントの機能が実行されることができる。
本明細書では特定の実施形態が示され説明されたが、示される特定の実施形態は、同じ結果を達成するように意図された構成と置き換えられてもよいことを当業者は理解するであろう。本開示は、本開示のいくつかの実施形態の適応形態または変形形態を含めることを意図する。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。上記の実施形態と、本明細書に具体的に説明されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。従って、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲を、添付の特許請求の範囲が権利を有する均等物の全範囲と併せて参照して、特定されるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態にまとめられている。本開示のこの手法は、本開示の開示された実施形態が、各請求項に明示的に列挙された特徴より多くの特徴を使用する必要があるという意図を反映したものとして、解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。従って、以下の特許請求の範囲は、詳細な説明に組み込まれ、各請求項は、別個の実施形態としてそれ自体で成り立っている。

Claims (15)

  1. 複数のメモリセルを有するメモリ、及び
    回路、
    を含む装置であって、
    前記回路は、前記複数のメモリセルのうちの１つのメモリセルを、
    電圧パルスを前記メモリセルに印加することと、
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックすると決定することと、
    前記メモリセルがスナップバックすると決定すると、前記メモリセルへの電流をオフにすることと、
    前記メモリセルへの前記電流をオフにした後、前記メモリセルにいくつかの追加の電圧パルスを印加することと、
    によって、複数の可能なデータ状態のうちの１つにプログラムするように構成される、
    前記装置。
  2. 前記回路は、前記印加された電圧パルスに応答して前記メモリセルの前記スナップバックを感知するように構成されるセンスアンプを有するセンス回路を含む、請求項１に記載の装置。
  3. 前記複数のメモリセルのそれぞれは、単一の材料が選択素子及びストレージ素子として機能する自己選択メモリセルである、請求項１または２に記載の装置。
  4. 前記回路は、前記メモリセルがスナップバックすると決定した直後、前記メモリセルへの前記電流をオフにするように構成される、請求項１または２に記載の装置。
  5. 前記回路は、前記メモリセルがスナップバックすると決定する際、特定の時間が経過した後に前記メモリセルへの前記電流をオフにするように構成される、請求項１または２に記載の装置。
  6. 前記回路は、異なる電圧のシーケンスを前記メモリセルへ印加することを、前記シーケンスの前記印加された電圧のうちの１つに応答して前記メモリセルがスナップバックすると決定するまで行うことによって、前記メモリセルがプログラムされる、前記複数の可能なデータ状態のうちの前記１つを決定するように構成される、請求項１に記載の装置。
  7. メモリを動作させる方法であって、
    メモリセルを少なくとも３つの可能なデータ状態のうちの１つに、
    電圧パルスを前記メモリセルに印加することと、
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックすると決定することと、
    前記メモリセルがスナップバックすると決定すると、前記メモリセルへの電流をオフにすることと、
    前記メモリセルへの前記電流をオフにした後、前記メモリセルにいくつかの追加の電圧パルスを印加することと、
    によって、プログラムすることを含む、
    前記方法。
  8. 前記いくつかの追加の電圧パルスを前記メモリセルに印加することは、前記メモリセルの閾値電圧をインクリメントに変化させる、請求項７に記載の方法。
  9. 前記印加された電圧パルスに応答して前記メモリセルがスナップバックすると決定することは、前記印加された電圧パルスに応答して前記メモリセルに関連する電圧変化を感知することを含み、
    前記メモリセルに関連する前記電圧変化を感知することは、前記メモリセルに結合される信号線上の電圧が特定の電圧閾値を満たす、または超えることを感知することを含む、請求項７または８に記載の方法。
  10. 前記方法は、前記メモリセルに結合されるドライバをオフにすることによって、前記メモリセルへの前記電流をオフにすることを含む、請求項７または８に記載の方法。
  11. 複数のメモリセルを有するメモリ、及び
    回路、
    を含む装置であって、
    前記回路は、前記複数のメモリセルのうちの１つのメモリセルを、
    電圧パルスを前記メモリセルに印加することと、
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックすると決定することと、
    前記メモリセルがスナップバックすると決定すると、前記メモリセルへの電流をオフにすることと、
    前記メモリセルへの前記電流をオフにした後、第一極性を有する単一の追加の電圧パルス、または前記第一極性と反対の第二極性を有する単一の追加の電圧パルスを、前記メモリセルに印加することと、
    によって、３つの可能なデータ状態のうちの１つにプログラムするように構成される、
    前記装置。
  12. 前記３つの可能なデータ状態は、
    前記第一極性についての振幅が前記第二極性よりも大きい、第一閾値電圧分布に関連する第一データ状態と、
    前記第二極性についての振幅が前記第一極性よりも大きい、第二閾値電圧分布に関連する第二データ状態と、
    前記第一極性及び前記第二極性についての振幅が実質的に等しい、第三閾値電圧分布に関連する第三データ状態と、
    を含む、請求項１１に記載の装置。
  13. メモリを動作させる方法であって、
    メモリセルを４つの可能なデータ状態のうちの１つに、
    電圧パルスを前記メモリセルに印加することと、
    前記印加された電圧パルスに応答して前記メモリセルがスナップバックすると決定することと、
    前記メモリセルがスナップバックすると決定すると、前記メモリセルへの電流をオフにすることと、
    前記メモリセルへの前記電流をオフにした後に第一の数の追加の電圧パルスを前記メモリセルに印加することであって、前記第一の数の追加の電圧パルスのそれぞれは第一極性を有する、もしくは前記第一の数の追加の電圧パルスのそれぞれは前記第一極性と反対の第二極性を有する、前記印加することと、または
    前記メモリセルへの前記電流をオフにした後に第二の数の追加の電圧パルスを前記メモリセルに印加することであって、前記第二の数の追加の電圧パルスのそれぞれは前記第一極性を有する、もしくは前記第二の数の追加の電圧パルスのそれぞれは前記第二極性を有する、前記印加することと、
    によって、プログラムすることを含む、
    前記方法。
  14. 前記第一の数の追加の電圧パルスは、１つの追加の電圧パルスを含み、
    前記第二の数の追加の電圧パルスは、２つの追加の電圧パルスを含む、請求項１３に記載の方法。
  15. 前記第一の数の追加の電圧パルスを前記メモリセルに印加することは、前記１つの追加の電圧パルスが負極性を有する場合に前記４つの可能なデータ状態のうちの第一データ状態に前記メモリセルをプログラムし、前記１つの追加の電圧パルスが正極性を有する場合に前記４つの可能なデータ状態のうちの第二データ状態に前記メモリセルをプログラムし、
    前記第二の数の追加の電圧パルスを前記メモリセルに印加することは、前記２つの追加の電圧パルスのそれぞれが負極性を有する場合に前記４つの可能なデータ状態のうちの第三データ状態に前記メモリセルをプログラムし、前記２つの追加の電圧パルスのそれぞれが正極性を有する場合に前記４つの可能なデータ状態のうちの第四データ状態に前記メモリセルをプログラムする、請求項１４に記載の方法。
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