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JP7429150B2 - semiconductor equipment - Google Patents

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JP7429150B2
JP7429150B2 JP2020070558A JP2020070558A JP7429150B2 JP 7429150 B2 JP7429150 B2 JP 7429150B2 JP 2020070558 A JP2020070558 A JP 2020070558A JP 2020070558 A JP2020070558 A JP 2020070558A JP 7429150 B2 JP7429150 B2 JP 7429150B2
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Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

たとえば、特許文献１は、ＳＯＩ基板内部の活性層であって回路を構成する素子が形成された活性層と、ＳＯＩ基板内部の埋め込み絶縁層であって活性層に接する埋め込み絶縁層と、平面視において素子の形成領域の周囲全体を取り囲むように活性層に形成され、活性層の表面から裏面に達するＤＴＩ（Deep Trench Isolation）領域と、素子の上方に形成された第１の導電膜とを備え、ＤＴＩ領域はＤＴＩ領域の内部に第１の空孔を有し、第１の導電膜の膜厚は活性層の厚さよりも厚い、半導体装置を開示している。 For example, Patent Document 1 describes an active layer inside an SOI substrate in which elements constituting a circuit are formed, a buried insulating layer inside the SOI substrate that is in contact with the active layer, and a buried insulating layer in plan view. A DTI (Deep Trench Isolation) region is formed in the active layer so as to surround the entire periphery of the element formation region and reaches from the front surface to the back surface of the active layer, and a first conductive film is formed above the element. discloses a semiconductor device in which the DTI region has a first hole inside the DTI region, and the first conductive film is thicker than the active layer.

再公表特許ＷＯ２０１８／０２０７１３号公報Re-published patent WO2018/020713 publication

本発明の一実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１材料層と、前記第１材料層に形成され、十字パターンを少なくとも含むトレンチと、前記第１材料層と同じ材料を含み、前記十字パターンの交差部に形成された柱状部と、前記トレンチに埋め込まれ、前記第１材料層とは異なる材料からなる第２材料層とを含む。 A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate; a first material layer formed on the semiconductor substrate; a trench formed in the first material layer and including at least a cross pattern; The second material layer includes a columnar portion that includes the same material as the material layer and is formed at the intersection of the cross pattern, and a second material layer that is embedded in the trench and is made of a material different from the first material layer.

図１は、本発明の一実施形態に係る半導体装置の模式的な斜視図である。FIG. 1 is a schematic perspective view of a semiconductor device according to an embodiment of the present invention. 図２は、図１の第１素子領域を示す前記半導体装置の模式的な平面図である。2 is a schematic plan view of the semiconductor device showing the first element region of FIG. 1. FIG. 図３は、図２から第２層間絶縁膜の上の構造を取り除いて示す前記半導体装置の平面図である。FIG. 3 is a plan view of the semiconductor device shown in FIG. 2 with the structure above the second interlayer insulating film removed. 図４は、図２のIV－IV断面を示す断面図である。FIG. 4 is a sectional view taken along the line IV-IV in FIG. 図５は、図２のV－V断面を示す断面図である。FIG. 5 is a sectional view taken along the line VV in FIG. 図６は、第１トレンチの第１交差部の構造を示す模式的な斜視図である。FIG. 6 is a schematic perspective view showing the structure of the first intersection of the first trenches. 図７は、第１トレンチの第２交差部の構造を示す模式的な斜視図である。FIG. 7 is a schematic perspective view showing the structure of the second intersection of the first trench. 図８は、第１トレンチの第１交差部の構造を示す模式的な平面図である。FIG. 8 is a schematic plan view showing the structure of the first intersection of the first trenches. 図９は、第１トレンチの第２交差部の構造を示す模式的な平面図である。FIG. 9 is a schematic plan view showing the structure of the second intersection of the first trenches. 図１０Ａおよび図１０Ｂは、それぞれ、図８のXA－XA断面およびXB－XB断面を示す断面図である。10A and 10B are cross-sectional views showing the XA-XA cross section and the XB-XB cross section of FIG. 8, respectively. 図１１Ａおよび図１１Ｂは、それぞれ、図９のXIA－XIA断面およびXIB－XIB断面を示す断面図である。11A and 11B are cross-sectional views showing the XIA-XIA cross section and the XIB-XIB cross section of FIG. 9, respectively. 図１２は、埋め込みコンタクトのパターンを示す模式的な平面図である。FIG. 12 is a schematic plan view showing a pattern of buried contacts. 図１３Ａおよび図１３Ｂは、それぞれ、図１２のXIIIA－XIIIA断面およびXIIIB－XIIIB断面を示す断面図である。13A and 13B are cross-sectional views showing the XIIIA-XIIIA cross section and the XIIIB-XIIIB cross section of FIG. 12, respectively. 図１４Ａおよび図１４Ｂは、それぞれ、図１２のXIVA－XIVA断面およびXIVB－XIVB断面を示す断面図である。14A and 14B are cross-sectional views showing the XIVA-XIVA cross section and the XIVB-XIVB cross section of FIG. 12, respectively. 図１５は、図１の第１素子領域の変形例を示す前記半導体装置の模式的な断面図である。FIG. 15 is a schematic cross-sectional view of the semiconductor device showing a modification of the first element region of FIG.

＜本発明の実施形態＞
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１材料層と、前記第１材料層に形成され、十字パターンを少なくとも含むトレンチと、前記第１材料層と同じ材料を含み、前記十字パターンの交差部に形成された柱状部と、前記トレンチに埋め込まれ、前記第１材料層とは異なる材料からなる第２材料層とを含む。 <Embodiments of the present invention>
First, embodiments of the present invention will be listed and described.
A semiconductor device according to an embodiment of the present invention includes: a semiconductor substrate; a first material layer formed on the semiconductor substrate; a trench formed in the first material layer and including at least a cross pattern; The second material layer includes a columnar portion that includes the same material as the material layer and is formed at the intersection of the cross pattern, and a second material layer that is embedded in the trench and is made of a material different from the first material layer.

この構成によれば、十字パターンの交差部に柱状部が形成されているため、第２材料層の埋め込み不良を抑制することができる。
本発明の一実施形態に係る半導体装置では、前記トレンチは、第１の深さＤ１および第１の幅Ｗ１を有しており、前記トレンチのアスペクト比（Ｄ１／Ｗ１）が、５～５０であってもよい。 According to this configuration, since the columnar portions are formed at the intersections of the cross patterns, it is possible to suppress embedding defects in the second material layer.
In the semiconductor device according to an embodiment of the present invention, the trench has a first depth D 1 and a first width W 1 , and an aspect ratio (D 1 /W 1 ) of the trench is: It may be 5 to 50.

本発明の一実施形態に係る半導体装置では、前記トレンチの第１の深さＤ１は、２０μｍ～３０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチの前記第１の幅Ｗ１に対する前記柱状部の第２の幅Ｗ２（Ｗ２／Ｗ１）は、０．２～２．０であってもよい。
本発明の一実施形態に係る半導体装置では、前記柱状部は、前記十字パターンの前記交差部に臨む前記第１材料層の角部に対向する対向部を有しており、前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さＬ１が、前記トレンチの前記第１の幅Ｗ１の５０％～１００％であってもよい。 In the semiconductor device according to one embodiment of the present invention, the first depth D1 of the trench may be 20 μm to 30 μm.
In the semiconductor device according to an embodiment of the present invention, a second width W 2 (W 2 /W 1 ) of the columnar portion with respect to the first width W 1 of the trench is 0.2 to 2.0. There may be.
In the semiconductor device according to an embodiment of the present invention, the columnar portion has a facing portion facing a corner portion of the first material layer facing the intersection portion of the cross pattern, and has a facing portion facing the corner portion of the first material layer facing the intersection portion of the cross pattern. When the line is extended, the length L 1 of the normal line from the opposing portion to the corner portion may be 50% to 100% of the first width W 1 of the trench.

本発明の一実施形態に係る半導体装置では、前記柱状部は、平面視において円形を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、第１の幅Ｗ１を有しており、平面視において、前記トレンチ内における任意の第１の点から、前記第１の点から最短距離にある前記トレンチの側面または前記柱状部の側面の第２の点までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満であってもよい。 In the semiconductor device according to an embodiment of the present invention, the columnar portion may have a circular shape in plan view.
In the semiconductor device according to one embodiment of the present invention, the trench has a first width W 1 , and in a plan view, from an arbitrary first point in the trench to a point from the first point to the first point. The distance to the second point on the side surface of the trench or the side surface of the columnar portion at the shortest distance may be less than X, which satisfies X/W 1 =0.5 to 1.0.

本発明の一実施形態に係る半導体装置では、前記第１材料層は、前記半導体基板上に形成された半導体層を含み、前記トレンチは、前記半導体層に素子領域を区画する素子分離用トレンチを含んでいてもよい。
この構成によれば、隣り合う素子領域同士を共通のトレンチで絶縁分離することができるので、素子領域間の距離を縮めることができる。その結果、半導体装置のチップサイズを小さくすることができる。 In the semiconductor device according to one embodiment of the present invention, the first material layer includes a semiconductor layer formed on the semiconductor substrate, and the trench includes an element isolation trench that partitions an element region in the semiconductor layer. May contain.
According to this configuration, adjacent element regions can be insulated and isolated from each other by the common trench, so the distance between the element regions can be reduced. As a result, the chip size of the semiconductor device can be reduced.

本発明の一実施形態に係る半導体装置では、前記第１材料層は、単結晶シリコン層を含み、前記第２材料層は、前記トレンチの内面に形成された絶縁膜と、前記絶縁膜の内側に埋め込まれた多結晶シリコンとを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第１材料層は、前記半導体基板上に形成された絶縁層を含み、前記トレンチは、前記絶縁層に形成された導電パターン用トレンチを含んでいてもよい。 In the semiconductor device according to one embodiment of the present invention, the first material layer includes a single crystal silicon layer, and the second material layer includes an insulating film formed on the inner surface of the trench and an inner side of the insulating film. It may also include polycrystalline silicon embedded in.
In the semiconductor device according to one embodiment of the present invention, the first material layer includes an insulating layer formed on the semiconductor substrate, and the trench includes a conductive pattern trench formed in the insulating layer. You can stay there.

本発明の一実施形態に係る半導体装置では、前記第１材料層は、酸化シリコン層を含み、前記第２材料層は、前記トレンチに埋め込まれた金属層を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記トレンチは、ライン状の第１部分および前記第１部分を起点に延びるライン状の第２部分で形成されたＴ字パターンを含み、前記第１材料層と同じ材料を含み、前記第１部分と前記第２部分との第２交差部において、前記第１部分の側壁から前記第２交差部に向かって突出した突出部をさらに含んでいてもよい。 In the semiconductor device according to one embodiment of the present invention, the first material layer may include a silicon oxide layer, and the second material layer may include a metal layer embedded in the trench.
In the semiconductor device according to an embodiment of the present invention, the trench includes a T-shaped pattern formed of a line-shaped first part and a line-shaped second part extending from the first part, and It may further include a protrusion that includes the same material as the material layer and that protrudes from a side wall of the first portion toward the second intersection at a second intersection between the first portion and the second portion. good.

本発明の他の実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１材料層と、前記第１材料層に形成され、ライン状の第１部分および前記第１部分を起点に延びるライン状の第２部分で形成されたＴ字パターンを少なくとも含むトレンチと、前記第１材料層と同じ材料を含み、前記第１部分と前記第２部分との交差部において、前記第１部分の側壁から前記交差部に向かって突出した突出部と、前記トレンチに埋め込まれ、前記第１材料層とは異なる材料からなる第２材料層とを含む。 A semiconductor device according to another embodiment of the present invention includes a semiconductor substrate, a first material layer formed on the semiconductor substrate, a line-shaped first portion formed in the first material layer, and a first material layer formed on the semiconductor substrate. a trench including at least a T-shaped pattern formed by a line-shaped second portion extending from the first portion, and a trench comprising the same material as the first material layer, at an intersection of the first portion and the second portion; The second material layer includes a protrusion protruding from a side wall of the first portion toward the intersection, and a second material layer embedded in the trench and made of a material different from the first material layer.

この構成によれば、Ｔ字パターンの交差部に突出部が形成されているため、第２材料層の埋め込み不良を抑制することができる。
本発明の他の実施形態に係る半導体装置では、前記トレンチは、第１の深さＤ１および第１の幅Ｗ１を有しており、前記トレンチのアスペクト比（Ｄ１／Ｗ１）が、５～５０であってもよい。 According to this configuration, since the protrusions are formed at the intersections of the T-shaped patterns, it is possible to suppress embedding defects in the second material layer.
In the semiconductor device according to another embodiment of the present invention, the trench has a first depth D 1 and a first width W 1 , and the trench has an aspect ratio (D 1 /W 1 ). , 5 to 50.

本発明の一実施形態に係る半導体装置では、前記トレンチの第１の深さＤ１は、２０μｍ～３０μｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記突出部は、前記Ｔ字パターンの前記交差部に臨む前記第１材料層の角部に対向する対向部を有しており、前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さＬ２が、前記トレンチの前記第１の幅Ｗ１の５０％～１００％であってもよい。
＜本発明の実施形態の詳細な説明＞
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
≪半導体装置１の全体構成≫
図１は、本発明の一実施形態に係る半導体装置１の模式的な斜視図である。 In the semiconductor device according to one embodiment of the present invention, the first depth D1 of the trench may be 20 μm to 30 μm.
In the semiconductor device according to an embodiment of the present invention, the protruding portion has a facing portion facing a corner of the first material layer facing the intersection of the T-shaped pattern, and When the normal line is extended, a length L 2 of the normal line from the opposing portion to the corner portion may be 50% to 100% of the first width W 1 of the trench.
<Detailed description of embodiments of the present invention>
Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<<Overall configuration of semiconductor device 1>>
FIG. 1 is a schematic perspective view of a semiconductor device 1 according to an embodiment of the present invention.

半導体装置１は、たとえば、チップ状の集積回路（ＩＣ：Integrated Circuit）装置を含む。半導体装置１は、集積される回路素子の数に基づいて、ＳＳＩ(Small Scale IC)、ＭＳＩ(Middle Scale IC)、ＬＳＩ(Large Scale IC)、ＶＬＳＩ（Very Large Scale IC）、ＵＬＳＩ（Ultra Large Scale IC）と称してもよい。
半導体装置１は、回路素子が形成された複数の素子領域２，３を有している。複数の素子領域２，３は、後述する共通の半導体層５に形成されている。 The semiconductor device 1 includes, for example, a chip-shaped integrated circuit (IC) device. The semiconductor device 1 is classified into SSI (Small Scale IC), MSI (Middle Scale IC), LSI (Large Scale IC), VLSI (Very Large Scale IC), and ULSI (Ultra Large Scale IC) based on the number of integrated circuit elements. IC).
The semiconductor device 1 has a plurality of element regions 2 and 3 in which circuit elements are formed. The plurality of element regions 2 and 3 are formed in a common semiconductor layer 5, which will be described later.

複数の素子領域２，３は、第１素子領域２と、複数の第２素子領域３とを含む。第１素子領域２は、回路素子としてＬＤＭＯＳ（Lateral double-diffusedMOS）が形成された素子領域であってもよい。複数の第２素子領域３は、たとえば、その他の機能素子（たとえば、ＬＤＭＯＳ用の保護ダイオード、抵抗、コンデンサ等）が形成された領域であってもよい。なお、図１では、４つの素子領域２，３が示されているが、半導体装置１は、より多数の素子領域を有していてもよい。 The plurality of device regions 2 and 3 include a first device region 2 and a plurality of second device regions 3. The first element region 2 may be an element region in which an LDMOS (Lateral double-diffused MOS) is formed as a circuit element. The plurality of second element regions 3 may be, for example, regions in which other functional elements (for example, protection diodes for LDMOS, resistors, capacitors, etc.) are formed. Note that although four element regions 2 and 3 are shown in FIG. 1, the semiconductor device 1 may have a larger number of element regions.

図２は、図１の第１素子領域２を示す半導体装置１の模式的な平面図である。図３は、図２から第２層間絶縁膜１７の上の構造を取り除いて示す半導体装置１の平面図である。図４は、図２のIV－IV断面を示す断面図である。図５は、図２のV－V断面を示す断面図である。
半導体装置１は、半導体基板４と、半導体層５と、絶縁層６と、素子分離部７と、フィールド絶縁膜８と、ボディ領域９と、ソース領域１０と、ボディコンタクト領域１１と、ドレイン領域１２と、ゲート絶縁膜１３と、ゲート電極１４と、第１層間絶縁膜１５と、第１配線層１６と、第２層間絶縁膜１７と、第２配線層１８とを含んでいてもよい。 FIG. 2 is a schematic plan view of the semiconductor device 1 showing the first element region 2 of FIG. FIG. 3 is a plan view of the semiconductor device 1 shown in FIG. 2 with the structure above the second interlayer insulating film 17 removed. FIG. 4 is a sectional view taken along the line IV-IV in FIG. FIG. 5 is a sectional view taken along the line VV in FIG.
The semiconductor device 1 includes a semiconductor substrate 4, a semiconductor layer 5, an insulating layer 6, an element isolation section 7, a field insulating film 8, a body region 9, a source region 10, a body contact region 11, and a drain region. 12, a gate insulating film 13, a gate electrode 14, a first interlayer insulating film 15, a first wiring layer 16, a second interlayer insulating film 17, and a second wiring layer 18.

半導体基板４は、この実施形態では単結晶シリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。半導体基板４は、この実施形態ではｎ＋型である。半導体基板４は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有していてもよい。また、半導体基板４の厚さは、たとえば、研削前で５００μｍ～８００μｍであってもよい。 Although the semiconductor substrate 4 is formed of a single crystal silicon (Si) substrate in this embodiment, it may be a substrate formed of another material (for example, silicon carbide (SiC), etc.). The semiconductor substrate 4 is of n + type in this embodiment. The semiconductor substrate 4 may have an impurity concentration of, for example, 1×10 19 cm −3 to 5×10 21 cm −3 . Further, the thickness of the semiconductor substrate 4 may be, for example, 500 μm to 800 μm before grinding.

半導体層５は、たとえば、絶縁層６を介して半導体基板４に貼り合わせた層であってもよい。半導体層５は、絶縁層６に接しており、かつ絶縁層６に積層されている。半導体層５は、素子主面１９と、半導体層５の厚さ方向において素子主面１９の反対側を向く接合面２０とを有する。素子主面１９は、素子領域２，３が形成された面である。素子主面１９を有する半導体層５は、活性層と称してもよい。一方、接合面２０は、絶縁層６に接する面である。 The semiconductor layer 5 may be, for example, a layer bonded to the semiconductor substrate 4 via the insulating layer 6. The semiconductor layer 5 is in contact with the insulating layer 6 and is laminated on the insulating layer 6. The semiconductor layer 5 has an element main surface 19 and a bonding surface 20 facing opposite to the element main surface 19 in the thickness direction of the semiconductor layer 5 . The element main surface 19 is a surface on which the element regions 2 and 3 are formed. The semiconductor layer 5 having the device main surface 19 may be called an active layer. On the other hand, the bonding surface 20 is a surface in contact with the insulating layer 6.

半導体層５は、半導体基板４と同じ導電型を有しており、この実施形態ではｎ－型である。半導体層５は、たとえば、５×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有していてもよい。また、半導体層５の厚さは、たとえば、３μｍ～２０μｍであってもよい。
絶縁層６は、半導体基板４と半導体層５との間に挟まれていてもよい。絶縁層６は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されており、たとえば、５μｍ～２０μｍの厚さを有していてもよい。また、絶縁層６は、半導体基板４と半導体層５との境界部に埋め込まれた埋め込み層と称してもよい。この場合、絶縁層６は、ＢＯＸ（Buried Oxide）層と称してもよい。また、半導体基板４、絶縁層６および半導体層５の積層構造によって形成された基板は、ＳＯＩ（Silicon On Insulator）基板と称してもよい。 The semiconductor layer 5 has the same conductivity type as the semiconductor substrate 4, and is n − type in this embodiment. The semiconductor layer 5 may have an impurity concentration of, for example, 5×10 14 cm −3 to 1×10 17 cm −3 . Further, the thickness of the semiconductor layer 5 may be, for example, 3 μm to 20 μm.
The insulating layer 6 may be sandwiched between the semiconductor substrate 4 and the semiconductor layer 5. The insulating layer 6 is made of silicon oxide (SiO 2 ) in this embodiment and may have a thickness of, for example, 5 μm to 20 μm. Further, the insulating layer 6 may be called a buried layer buried in the boundary between the semiconductor substrate 4 and the semiconductor layer 5. In this case, the insulating layer 6 may be called a BOX (Buried Oxide) layer. Further, a substrate formed by a stacked structure of the semiconductor substrate 4, the insulating layer 6, and the semiconductor layer 5 may be referred to as an SOI (Silicon On Insulator) substrate.

素子分離部７は、この実施形態では、ＤＴＩ（Deep Trench Isolation）構造が適用されているが、たとえば、素子主面１９から絶縁層６にまで達するｐ型ウェルによる素子分離ウェル構造が採用されてもよい。
素子分離部７は、第１トレンチ２１と、第１絶縁膜２２と、第１埋め込み層２３とを含んでいてもよい。第１トレンチ２１は、素子領域２，３を区画するトレンチであるので、素子分離用トレンチと称してもよい。 In this embodiment, the element isolation section 7 has a DTI (Deep Trench Isolation) structure, but for example, an element isolation well structure with a p-type well extending from the element main surface 19 to the insulating layer 6 is adopted. Good too.
The element isolation section 7 may include a first trench 21, a first insulating film 22, and a first buried layer 23. Since the first trench 21 is a trench that partitions the element regions 2 and 3, it may also be called an element isolation trench.

第１トレンチ２１は、半導体層５の素子主面１９から絶縁層６に達するまで形成されていてもよい。また、第１トレンチ２１は、絶縁層６において底部を有していてもよい。
第１トレンチ２１は、図２および図３に示すように、第１方向Ａに延びるライン状の第１部分２４と、第１方向Ａに直交する第２方向Ｂに延びるライン状の第２部分２５とを含み、第１部分２４と第２部分２５とが互いに交差している。「ライン状」とは、素子領域２，３を区画する細長いトレンチであれば特に制限されず、図２および図３に示すような直線状や、曲線状を含む意味であってもよい。 The first trench 21 may be formed from the element main surface 19 of the semiconductor layer 5 to reach the insulating layer 6. Further, the first trench 21 may have a bottom in the insulating layer 6.
As shown in FIGS. 2 and 3, the first trench 21 includes a linear first portion 24 extending in a first direction A and a linear second portion extending in a second direction B orthogonal to the first direction A. 25, and the first portion 24 and the second portion 25 intersect with each other. "Line shape" is not particularly limited as long as it is an elongated trench that partitions the element regions 2 and 3, and may include a straight shape as shown in FIGS. 2 and 3 or a curved shape.

第１トレンチ２１は、第１部分２４と第２部分２５との交差部として、第１交差部２６および第２交差部２７を有していてもよい。第１交差部２６は、第１部分２４と第２部分２５とが十字状に交差する部分である。第１交差部２６からは、第１方向Ａの両側に向かって一対の第１部分２４が延び、第２方向Ｂの両側に向かって一対の第２部分２５が延びている。一方、第２交差部２７は、第１部分２４と第２部分２５とがＴ字状に交差する部分である。第２交差部２７からは、第１方向Ａの両側に向かって一対の第１部分２４が延び、第１部分２４を起点に第２方向Ｂへ１本の第２部分２５が延びている。 The first trench 21 may have a first intersection 26 and a second intersection 27 as intersections between the first portion 24 and the second portion 25. The first intersection portion 26 is a portion where the first portion 24 and the second portion 25 intersect in a cross shape. From the first intersection 26, a pair of first portions 24 extend toward both sides in the first direction A, and a pair of second portions 25 extend toward both sides in the second direction B. On the other hand, the second intersection portion 27 is a portion where the first portion 24 and the second portion 25 intersect in a T-shape. A pair of first portions 24 extend from the second intersection 27 toward both sides in the first direction A, and one second portion 25 extends in the second direction B starting from the first portion 24 .

これにより、第１トレンチ２１は、図２および図３に示すように、一対の第１部分２４と一対の第２部分２５とを含む帯状の閉曲線によって、半導体層５の一部からなる第１素子領域２を区画している。また、第１素子領域２を区画する第１部分２４は、第１素子領域２に隣り合う第２素子領域３を区画する第１部分２４としても利用されている。つまり、互いに隣り合う第１素子領域２と第２素子領域３との間で、これらの素子領域２，３を区画する第１トレンチ２１が共有されている。また、第１素子領域２を区画する第２部分２５と、当該第１素子領域２に隣り合う第２素子領域３を区画する第２部分２５とは、これらの素子領域２，３で共有された第１部分２４と交差することによって第２交差部２７を形成している。 Thereby, as shown in FIGS. 2 and 3, the first trench 21 is formed by a band-shaped closed curve including a pair of first portions 24 and a pair of second portions 25. The element region 2 is divided. Further, the first portion 24 that partitions the first element region 2 is also used as the first portion 24 that partitions the second element region 3 adjacent to the first element region 2. In other words, the first trench 21 that partitions the first element region 2 and the second element region 3 which are adjacent to each other is shared. Further, the second portion 25 that partitions the first element region 2 and the second portion 25 that partitions the second element region 3 adjacent to the first element region 2 are shared by these element regions 2 and 3. A second intersection portion 27 is formed by intersecting the first portion 24 .

このように、半導体層５において、第１素子領域２の外周領域には、第１素子領域２と同じく電気的にフローティングされた第２素子領域３が区画されている。第２素子領域３は、素子分離部７を隔てて第１素子領域２に隣り合って形成されている。第１素子領域２は、たとえば、５Ｖ～１００Ｖ程度の低基準電圧を基準に動作する低電圧素子領域であってもよいし、たとえば、４００Ｖ～６００Ｖ程度の高基準電圧を基準に動作する高電圧素子領域であってもよい。 In this way, in the semiconductor layer 5, the second element region 3, which is electrically floating like the first element region 2, is defined in the outer peripheral region of the first element region 2. The second element region 3 is formed adjacent to the first element region 2 with the element isolation section 7 in between. The first element region 2 may be a low voltage element region that operates based on a low reference voltage of about 5V to 100V, for example, or a high voltage element region that operates based on a high reference voltage of about 400V to 600V, for example. It may be an element region.

なお、この実施形態では、第１素子領域２の周囲には、２つの第１交差部２６と２つの第２交差部２７が形成されているが、第１素子領域２は、４つの第１交差部２６に取り囲まれていてもよい。つまり、格子パターンの第１トレンチ２１が形成され、その格子パターンの１つの窓部が第１素子領域２であってもよい。
第１絶縁膜２２は、第１トレンチ２１の内面に形成されている。この実施形態では、第１絶縁膜２２は、第１トレンチ２１の底面２８および側面２９の両方を覆うように形成されている。なお、第１トレンチ２１が絶縁層６に達しているので、第１トレンチ２１の底面２８は、第１絶縁膜２２で覆われていなくてもよい。また、第１絶縁膜２２は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。 Note that in this embodiment, two first intersections 26 and two second intersections 27 are formed around the first element region 2; It may be surrounded by the intersection 26. That is, the first trench 21 may be formed in a lattice pattern, and one window portion of the lattice pattern may be the first element region 2 .
The first insulating film 22 is formed on the inner surface of the first trench 21 . In this embodiment, the first insulating film 22 is formed to cover both the bottom surface 28 and side surfaces 29 of the first trench 21. Note that since the first trench 21 reaches the insulating layer 6, the bottom surface 28 of the first trench 21 does not need to be covered with the first insulating film 22. Furthermore, although the first insulating film 22 is made of silicon oxide (SiO 2 ) in this embodiment, it may be made of other insulating materials (for example, silicon nitride oxide film (SiON), etc.). .

第１埋め込み層２３は、第１トレンチ２１において、第１絶縁膜２２の内側に埋め込まれている。第１埋め込み層２３は、第１トレンチ２１の底部から半導体層５の素子主面１９まで埋め込まれていてもよい。一方、第１埋め込み層２３は、図示しないが、半導体層５の素子主面１９に対して絶縁層６側に位置する上面を有していてもよい。つまり、半導体層５の素子主面１９と第１埋め込み層２３の上面との間に段差が形成されていてもよい。第１埋め込み層２３は、この実施形態では、多結晶シリコン（ポリシリコン）で形成されていてもよい。 The first buried layer 23 is buried inside the first insulating film 22 in the first trench 21 . The first buried layer 23 may be buried from the bottom of the first trench 21 to the main surface 19 of the semiconductor layer 5 . On the other hand, although not shown, the first buried layer 23 may have an upper surface located on the insulating layer 6 side with respect to the element main surface 19 of the semiconductor layer 5. That is, a step may be formed between the element main surface 19 of the semiconductor layer 5 and the upper surface of the first buried layer 23. In this embodiment, the first buried layer 23 may be made of polycrystalline silicon (polysilicon).

フィールド絶縁膜８は、図２および図３では具体的な端縁が示されていないが、閉曲線を描く帯状に形成されている。フィールド絶縁膜８は、素子分離部７と同様に、第１素子領域２の周囲を取り囲むように平面視で四角環状に形成されている。なお、図２および図３では、フィールド絶縁膜８で取り囲まれ、ＭＩＳＦＥＴが形成されるアクティブ領域３０の範囲を模式的に示している。第１素子領域２において、アクティブ領域３０以外の領域は、ボディ領域９が形成されているが、ソース領域１０およびボディコンタクト領域１１が形成されていない領域であってもよい。 Although the specific edge of the field insulating film 8 is not shown in FIGS. 2 and 3, it is formed in a band shape that draws a closed curve. The field insulating film 8, like the element isolation part 7, is formed in a square ring shape in a plan view so as to surround the first element region 2. Note that FIGS. 2 and 3 schematically show the range of the active region 30 surrounded by the field insulating film 8 and in which the MISFET is formed. In the first element region 2, the body region 9 is formed in the region other than the active region 30, but the region may be a region in which the source region 10 and the body contact region 11 are not formed.

フィールド絶縁膜８は、たとえば、半導体層５の素子主面１９を選択的に酸化させることによって形成されたＬＯＣＯＳ膜であってもよい。フィールド絶縁膜８は、ボディ領域９およびソース領域１０を露出させる第１開口３１と、ドレイン領域１２を露出させる第２開口３２とを有している。
ボディ領域９は、半導体層５の素子主面１９に形成されている。ボディ領域９は、フィールド絶縁膜８の第１開口３１の周縁部から内側に離れている。ボディ領域９の外周縁とフィールド絶縁膜８の周縁部との間に挟まれ、かつ半導体層５の一部で形成された環状の領域は、半導体層５と同じ導電型の半導体領域３３である。 Field insulating film 8 may be, for example, a LOCOS film formed by selectively oxidizing element main surface 19 of semiconductor layer 5. Field insulating film 8 has a first opening 31 that exposes body region 9 and source region 10, and a second opening 32 that exposes drain region 12.
Body region 9 is formed on element main surface 19 of semiconductor layer 5 . Body region 9 is spaced inward from the periphery of first opening 31 of field insulating film 8 . An annular region sandwiched between the outer periphery of the body region 9 and the periphery of the field insulating film 8 and formed of a part of the semiconductor layer 5 is a semiconductor region 33 of the same conductivity type as the semiconductor layer 5. .

ボディ領域９は、第１方向Ａに延びるように形成されている。たとえば、ボディ領域９は、第１方向Ａに沿って細長形状であってもよい。ボディ領域９は、この実施形態ではｐ－型の半導体領域である。ボディ領域９は、たとえば、１×１０１７ｃｍ－３～１×１０１８ｃｍ－３の不純物濃度を有している。また、ボディ領域９の深さは、図４に示すようにフィールド絶縁膜８の底部位置よりも深く、たとえば、０．５μｍ～４．０μｍであってもよい。 The body region 9 is formed to extend in the first direction A. For example, the body region 9 may have an elongated shape along the first direction A. Body region 9 is a p − type semiconductor region in this embodiment. Body region 9 has an impurity concentration of, for example, 1×10 17 cm −3 to 1×10 18 cm −3 . Further, the depth of the body region 9 may be deeper than the bottom position of the field insulating film 8, for example, 0.5 μm to 4.0 μm, as shown in FIG.

ソース領域１０およびボディコンタクト領域１１は、半導体層５の素子主面１９においてボディ領域９の内方領域に形成されている。ソース領域１０およびボディコンタクト領域１１は、それぞれ、ボディ領域９の外周縁から内側に離れており、かつボディ領域９の外周縁に沿う外周縁および外周縁を有している。ボディ領域９の外周縁とソース領域１０の外周縁との間に挟まれ、かつボディ領域９で構成された領域は、ゲート電極１４に適切な電圧が印加されたときにチャネルが形成されるチャネル領域３４である。 Source region 10 and body contact region 11 are formed in the inner region of body region 9 on element main surface 19 of semiconductor layer 5 . Source region 10 and body contact region 11 are each spaced inward from the outer periphery of body region 9 and have an outer periphery and an outer periphery along the outer periphery of body region 9 . A region sandwiched between the outer periphery of the body region 9 and the outer periphery of the source region 10 and constituted by the body region 9 is a channel formed when an appropriate voltage is applied to the gate electrode 14. This is region 34.

ソース領域１０およびボディコンタクト領域１１は、第１方向Ａに沿って交互に複数形成されている。隣り合うソース領域１０およびボディコンタクト領域１１は、互いに接している。
ソース領域１０は、この実施形態ではｎ＋型の半導体領域である。ソース領域１０は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ソース領域１０の深さは、ボディ領域９よりも浅く、たとえば、０．２μｍ～１．０μｍであってもよい。したがって、断面視において、ソース領域１０は、その側部および底部がボディ領域９によって一体的に覆われている。 A plurality of source regions 10 and body contact regions 11 are formed alternately along the first direction A. Adjacent source regions 10 and body contact regions 11 are in contact with each other.
Source region 10 is an n + type semiconductor region in this embodiment. Source region 10 has an impurity concentration of, for example, 1×10 19 cm −3 to 5×10 21 cm −3 . Further, the depth of source region 10 may be shallower than body region 9, for example, 0.2 μm to 1.0 μm. Therefore, in a cross-sectional view, the sides and bottom of the source region 10 are integrally covered by the body region 9.

ボディコンタクト領域１１は、この実施形態ではｐ＋型の半導体領域であり、ボディ領域９よりも高い不純物濃度を有している。ボディコンタクト領域１１は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ボディコンタクト領域１１の深さは、ボディ領域９よりも浅く、たとえば、０．２μｍ～１．０μｍであってもよい。したがって、断面視において、ボディコンタクト領域１１は、その側部および底部がボディ領域９によって一体的に覆われている。 Body contact region 11 is a p + type semiconductor region in this embodiment and has a higher impurity concentration than body region 9 . Body contact region 11 has an impurity concentration of, for example, 1×10 19 cm −3 to 5×10 21 cm −3 . Further, the depth of body contact region 11 may be shallower than body region 9, for example, 0.2 μm to 1.0 μm. Therefore, in a cross-sectional view, the sides and bottom of the body contact region 11 are integrally covered by the body region 9.

ドレイン領域１２は、半導体層５の素子主面１９に形成されている。ドレイン領域１２は、ボディ領域９から第２方向Ｂにおいて離間しており、フィールド絶縁膜８の第２開口３２の周縁部に沿う外周縁を有している。また、ドレイン領域１２は、第２方向Ｂにおいて、ソース領域１０を挟んで対向するように一対形成されていてもよい。各ドレイン領域１２は、第１方向Ａに沿って延びている。この実施形態では、ドレイン領域１２は、第１方向Ａに沿って細長形状に形成されている。 Drain region 12 is formed on element main surface 19 of semiconductor layer 5 . The drain region 12 is spaced apart from the body region 9 in the second direction B, and has an outer peripheral edge along the peripheral edge of the second opening 32 of the field insulating film 8 . Further, a pair of drain regions 12 may be formed so as to face each other with the source region 10 in between in the second direction B. Each drain region 12 extends along the first direction A. In this embodiment, the drain region 12 is formed in an elongated shape along the first direction A.

ドレイン領域１２は、この実施形態ではｎ＋型の半導体領域である。ドレイン領域１２は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。また、ドレイン領域１２の深さは、たとえば、０．２μｍ～２．０μｍであってもよい。たとえば、ドレイン領域１２は、ソース領域１０と同じ深さを有していてもよい。
ゲート絶縁膜１３は、半導体層５の素子主面１９に形成されている。より具体的には、ゲート絶縁膜１３は、ソース領域１０の外周縁からフィールド絶縁膜８の第１開口３１の周縁部に至る領域に形成され、フィールド絶縁膜８と一体化しており、かつチャネル領域３４および半導体領域３３を覆っている。 Drain region 12 is an n + type semiconductor region in this embodiment. Drain region 12 has an impurity concentration of, for example, 1×10 19 cm −3 to 5×10 21 cm −3 . Further, the depth of the drain region 12 may be, for example, 0.2 μm to 2.0 μm. For example, drain region 12 may have the same depth as source region 10.
Gate insulating film 13 is formed on element main surface 19 of semiconductor layer 5 . More specifically, the gate insulating film 13 is formed in a region from the outer periphery of the source region 10 to the periphery of the first opening 31 of the field insulating film 8, is integrated with the field insulating film 8, and is integrated with the channel. It covers the region 34 and the semiconductor region 33.

ゲート絶縁膜１３は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン酸化膜（ＳｉＯＮ）等）で形成されていてもよい。また、ゲート絶縁膜１３の厚さは、フィールド絶縁膜８よりも薄く、たとえば、２ｎｍ～５５ｎｍであってもよい。
ゲート電極１４は、ゲート絶縁膜１３上に形成されている。ゲート電極１４は、ゲート絶縁膜１３を介してチャネル領域３４および半導体領域３３に対向し、かつゲート絶縁膜１３上からフィールド絶縁膜８上に連続して延びている。これにより、ゲート電極１４は、フィールド絶縁膜８の一部を覆っている。ゲート電極１４のチャネル領域３４に対向する部分は、ゲート電極１４の本体部３５と称してもよい。また、ゲート電極１４のフィールド絶縁膜８上の部分は、たとえば、フィールドプレート３６と称してもよい。 Although the gate insulating film 13 is made of silicon oxide (SiO 2 ) in this embodiment, it may be made of other insulating materials (for example, silicon nitride oxide film (SiON), etc.). Further, the thickness of the gate insulating film 13 may be thinner than the field insulating film 8, for example, 2 nm to 55 nm.
Gate electrode 14 is formed on gate insulating film 13. Gate electrode 14 faces channel region 34 and semiconductor region 33 with gate insulating film 13 in between, and extends continuously from above gate insulating film 13 to above field insulating film 8 . Thereby, the gate electrode 14 covers a part of the field insulating film 8. A portion of the gate electrode 14 facing the channel region 34 may be referred to as a main body portion 35 of the gate electrode 14 . Further, the portion of the gate electrode 14 on the field insulating film 8 may be referred to as a field plate 36, for example.

この実施形態では、ゲート電極１４は、図３に示すように、ソース領域１０を取り囲む環状に形成されており、ソース領域１０を露出させる開口３７を有している。ソース領域１０は、図３および図４に示すように、開口３７よりも大きめに形成されており、開口３７の周縁部に重なっている。つまり、開口３７の周縁部は、半導体層５の厚さ方向においてソース領域１０に隣接している。また、開口３７は、この実施形態では、主にソース領域１０を露出させるための開口であり、たとえば、ソースコンタクト用開口と称してもよい。 In this embodiment, the gate electrode 14 is formed in an annular shape surrounding the source region 10, as shown in FIG. 3, and has an opening 37 that exposes the source region 10. As shown in FIGS. 3 and 4, the source region 10 is formed to be larger than the opening 37, and overlaps the peripheral edge of the opening 37. That is, the peripheral edge of the opening 37 is adjacent to the source region 10 in the thickness direction of the semiconductor layer 5. Further, in this embodiment, the opening 37 is an opening mainly for exposing the source region 10, and may be referred to as a source contact opening, for example.

ゲート電極１４の本体部３５は、第１方向Ａに沿って細長い形状（略長方形状）に形成されていてもよい。また、ゲート電極１４は、第１方向Ａにおいて、本体部３５からソース領域１０の外側に向かって延びる延出部３８，３９を含んでいてもよい。延出部３８，３９は、この実施形態では、第２方向Ｂにおいて開口３７を挟んで対向する一対の本体部３５が一体化されて形成されている。 The main body portion 35 of the gate electrode 14 may be formed in an elongated shape (substantially rectangular shape) along the first direction A. Further, the gate electrode 14 may include extending portions 38 and 39 extending in the first direction A from the main body portion 35 toward the outside of the source region 10. In this embodiment, the extending portions 38 and 39 are formed by integrating a pair of main body portions 35 that face each other across the opening 37 in the second direction B.

延出部３８，３９は、アクティブ領域３０の外側に形成されている。延出部３８，３９は、ゲート電極１４の外周部と称してもよい。また、延出部３８，３９は、第２方向Ｂに沿って細長い形状（略長方形状）に形成されていてもよい。延出部３８，３９は、第１方向Ａにおいて、本体部３５の一方側に形成された第１延出部３８と、その反対側の第２延出部３９とを有していてもよい。第２延出部３９は、ゲート電極１４に対するコンタクト用の領域であってもよい。したがって、第２延出部３９は、ゲート電極１４のコンタクト部と称してもよい。 The extensions 38 and 39 are formed outside the active region 30. The extending portions 38 and 39 may also be referred to as the outer peripheral portion of the gate electrode 14. Further, the extending portions 38 and 39 may be formed in an elongated shape (approximately rectangular shape) along the second direction B. The extension parts 38 and 39 may have a first extension part 38 formed on one side of the main body part 35 and a second extension part 39 on the opposite side in the first direction A. . The second extending portion 39 may be a contact region for the gate electrode 14. Therefore, the second extending portion 39 may be referred to as a contact portion of the gate electrode 14.

また、ゲート電極１４は、この実施形態では、たとえばｎ型の不純物を含有するｎ＋型の多結晶シリコンゲート電極を含む。ゲート電極１４は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有している。
第１層間絶縁膜１５は、半導体層５の素子主面１９に形成されている。第１層間絶縁膜１５は、ボディ領域９、ソース領域１０、ボディコンタクト領域１１、ドレイン領域１２およびゲート電極１４を覆っている。第１層間絶縁膜１５は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、第１層間絶縁膜１５は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第１層間絶縁膜１５の厚さは、たとえば、０．３μｍ～２．０μｍであってもよい。 Further, in this embodiment, the gate electrode 14 includes, for example, an n + type polycrystalline silicon gate electrode containing an n type impurity. The gate electrode 14 has an impurity concentration of, for example, 1×10 19 cm −3 to 5×10 21 cm −3 .
The first interlayer insulating film 15 is formed on the element main surface 19 of the semiconductor layer 5 . First interlayer insulating film 15 covers body region 9 , source region 10 , body contact region 11 , drain region 12 and gate electrode 14 . Although the first interlayer insulating film 15 is made of silicon oxide (SiO 2 ) in this embodiment, it may be made of other insulating materials (for example, silicon nitride (SiN), etc.). Further, the first interlayer insulating film 15 may have a laminated structure of a plurality of materials, for example, silicon oxide and silicon nitride. Further, the thickness of the first interlayer insulating film 15 may be, for example, 0.3 μm to 2.0 μm.

第１配線層１６は、第１層間絶縁膜１５上に形成されている。第１配線層１６は、この実施形態では、本体層４０（たとえば、アルミニウム（Ａｌ）層）と、本体層４０を上下方向から挟むバリア層４１（たとえば、Ｔｉ／ＴｉＮの積層構造）とを含むが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。
第１配線層１６は、第１ソース配線層４２、第１ドレイン配線層４３および第１ゲート配線層４４を含んでいてもよい。 The first wiring layer 16 is formed on the first interlayer insulating film 15. In this embodiment, the first wiring layer 16 includes a main body layer 40 (for example, an aluminum (Al) layer) and a barrier layer 41 (for example, a laminated structure of Ti/TiN) that sandwich the main body layer 40 from above and below. However, it may be formed of other conductive materials (for example, copper (Cu), etc.).
The first wiring layer 16 may include a first source wiring layer 42 , a first drain wiring layer 43 , and a first gate wiring layer 44 .

第１ソース配線層４２は、ソース領域１０およびボディコンタクト領域１１上に形成されている。第１ソース配線層４２は、アクティブ領域３０から素子分離部７を横切って、第１素子領域２の外側に引き出されている。第１ソース配線層４２の素子分離部７からの引き出し位置は、平面視において、図２および図３に示すように、第１交差部２６と第２交差部２７との間であってもよいし、第１交差部２６と第１交差部２６との間であってもよい。また、第１ソース配線層４２は、図示しない位置において、グランド電位に接続されていてもよい。 The first source wiring layer 42 is formed on the source region 10 and the body contact region 11. The first source wiring layer 42 is extended from the active region 30 to the outside of the first element region 2 across the element isolation section 7 . The position where the first source wiring layer 42 is drawn out from the element isolation section 7 may be between the first intersection 26 and the second intersection 27 as shown in FIGS. 2 and 3 in plan view. However, it may be between the first intersections 26 and 26. Further, the first source wiring layer 42 may be connected to the ground potential at a position not shown.

第１ソース配線層４２は、第１層間絶縁膜１５に埋め込まれたソースコンタクト４５およびボディコンタクト４６によって、ソース領域１０およびボディコンタクト領域１１に接続されている。ソースコンタクト４５およびボディコンタクト４６は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、ソースコンタクト４５およびボディコンタクト４６は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。 The first source wiring layer 42 is connected to the source region 10 and the body contact region 11 through a source contact 45 and a body contact 46 embedded in the first interlayer insulating film 15 . A plurality of source contacts 45 and body contacts 46 are arranged in a dot shape along the first direction A at intervals. Further, although the source contact 45 and the body contact 46 are made of tungsten (W) in this embodiment, they may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). Good too. Needless to say, a barrier layer such as TiN may be used in this case.

第１ドレイン配線層４３は、ドレイン領域１２上に形成されている。第１ドレイン配線層４３は、アクティブ領域３０内に収まるように形成されている。つまり、第１ドレイン配線層４３は、その両端部がいずれもアクティブ領域３０の外周よりも内側に形成されている。たとえば、図３に示すように、第１ソース配線層４２を挟んで対向する一対の第１ドレイン配線層４３の間には、平面視において、ソース領域１０およびボディコンタクト領域１１が配置されていてもよい。 The first drain wiring layer 43 is formed on the drain region 12 . The first drain wiring layer 43 is formed to fit within the active region 30 . That is, both ends of the first drain wiring layer 43 are formed inside the outer periphery of the active region 30 . For example, as shown in FIG. 3, a source region 10 and a body contact region 11 are arranged between a pair of first drain wiring layers 43 facing each other with a first source wiring layer 42 in between, in a plan view. Good too.

第１ドレイン配線層４３は、第１層間絶縁膜１５に埋め込まれた第１ドレインコンタクト４７によって、ドレイン領域１２に接続されている。第１ドレインコンタクト４７は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、第１ドレインコンタクト４７は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。 The first drain wiring layer 43 is connected to the drain region 12 through a first drain contact 47 embedded in the first interlayer insulating film 15 . A plurality of first drain contacts 47 are arranged in a dot shape along the first direction A at intervals. Further, although the first drain contact 47 is made of tungsten (W) in this embodiment, it may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). . Needless to say, a barrier layer such as TiN may be used in this case.

第１ゲート配線層４４は、ゲート電極１４（この実施形態では、第２延出部３９）上に形成されている。第１ゲート配線層４４は、アクティブ領域３０の外側であり、かつ第１素子領域２の内側に形成されている。つまり、第１ゲート配線層４４は、その両端部がいずれも素子分離部７よりも内側に形成されている。この実施形態では、第１ゲート配線層４４は、図３に示すように、平面視において、ゲート電極１４の第２延出部３９の外周よりも内側に形成されている。 The first gate wiring layer 44 is formed on the gate electrode 14 (in this embodiment, the second extension 39). The first gate wiring layer 44 is formed outside the active region 30 and inside the first element region 2. In other words, both ends of the first gate wiring layer 44 are formed inside the element isolation section 7 . In this embodiment, the first gate wiring layer 44 is formed inside the outer periphery of the second extending portion 39 of the gate electrode 14 in plan view, as shown in FIG.

第１ゲート配線層４４は、第１層間絶縁膜１５に埋め込まれた第１ゲートコンタクト４８によって、ゲート電極１４（この実施形態では、第２延出部３９）に接続されている。第１ゲートコンタクト４８は、第２方向Ｂに沿って、互いに間隔を空けてドット状に複数配列されている。また、第１ゲートコンタクト４８は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。 The first gate wiring layer 44 is connected to the gate electrode 14 (in this embodiment, the second extension 39) by a first gate contact 48 embedded in the first interlayer insulating film 15. A plurality of first gate contacts 48 are arranged in a dot shape along the second direction B at intervals from each other. Further, although the first gate contact 48 is made of tungsten (W) in this embodiment, it may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). . Needless to say, a barrier layer such as TiN may be used in this case.

第２層間絶縁膜１７は、第１配線層１６を覆うように第１層間絶縁膜１５上に形成されている。第２層間絶縁膜１７は、この実施形態では、酸化シリコン（ＳｉＯ２）で形成されているが、他の絶縁材料（たとえば、窒化シリコン（ＳｉＮ）等）で形成されていてもよい。また、第２層間絶縁膜１７は、複数の材料、たとえば、酸化シリコンと窒化シリコンとの積層構造で構成されていてもよい。また、第２層間絶縁膜１７の厚さは、たとえば、０．３μｍ～２．０μｍであってもよい。 The second interlayer insulating film 17 is formed on the first interlayer insulating film 15 so as to cover the first wiring layer 16 . Although the second interlayer insulating film 17 is made of silicon oxide (SiO 2 ) in this embodiment, it may be made of other insulating materials (for example, silicon nitride (SiN), etc.). Further, the second interlayer insulating film 17 may have a laminated structure of a plurality of materials, for example, silicon oxide and silicon nitride. Further, the thickness of the second interlayer insulating film 17 may be, for example, 0.3 μm to 2.0 μm.

第２配線層１８は、第２層間絶縁膜１７上に形成されている。第２配線層１８は、この実施形態では、本体層４９（たとえば、アルミニウム（Ａｌ）層）と、本体層４９を上下方向から挟むバリア層５０（たとえば、Ｔｉ／ＴｉＮの積層構造）とを含むが、他の導電材料（たとえば、銅（Ｃｕ）等）で形成されていてもよい。
第２配線層１８は、第２ドレイン配線層５１および第２ゲート配線層５２を含んでいてもよい。 The second wiring layer 18 is formed on the second interlayer insulating film 17. In this embodiment, the second wiring layer 18 includes a main body layer 49 (for example, an aluminum (Al) layer) and a barrier layer 50 (for example, a laminated structure of Ti/TiN) that sandwiches the main body layer 49 from above and below. However, it may be formed of other conductive materials (for example, copper (Cu), etc.).
The second wiring layer 18 may include a second drain wiring layer 51 and a second gate wiring layer 52.

第２ドレイン配線層５１は、第１ソース配線層４２および第１ドレイン配線層４３を覆うように形成されている。第２ドレイン配線層５１は、アクティブ領域３０上に形成されて第１ソース配線層４２および第１ドレイン配線層４３を覆うコンタクト部５３と、コンタクト部５３から素子分離部７を横切って、第１素子領域２の外側に引き出された引き出し部５４とを含んでいてもよい。第２ドレイン配線層５１（コンタクト部５３）は、図４および図５に示すように、ソース領域１０の上方領域を横切って、一対のドレイン領域１２に跨るように形成されている。第２ドレイン配線層５１の素子分離部７からの引き出し位置は、平面視において、図２および図３に示すように、第１交差部２６と第１交差部２６との間であってもよいし、第１交差部２６と第２交差部２７との間であってもよい。 The second drain wiring layer 51 is formed to cover the first source wiring layer 42 and the first drain wiring layer 43. The second drain interconnection layer 51 includes a contact portion 53 formed on the active region 30 and covering the first source interconnection layer 42 and the first drain interconnection layer 43, and a first It may also include a drawn-out portion 54 drawn out to the outside of the element region 2. As shown in FIGS. 4 and 5, the second drain wiring layer 51 (contact portion 53) is formed to cross the upper region of the source region 10 and straddle the pair of drain regions 12. The position where the second drain wiring layer 51 is drawn out from the element isolation part 7 may be between the first intersection parts 26 and the first intersection parts 26, as shown in FIGS. 2 and 3 in plan view. However, it may be between the first intersection 26 and the second intersection 27.

第２ドレイン配線層５１（この実施形態では、コンタクト部５３）は、第２層間絶縁膜１７に埋め込まれた第２ドレインコンタクト５５によって、第１ドレイン配線層４３に接続されている。第２ドレインコンタクト５５は、第１方向Ａに沿って、互いに間隔を空けてドット状に複数配列されている。また、第２ドレインコンタクト５５は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。 The second drain wiring layer 51 (contact portion 53 in this embodiment) is connected to the first drain wiring layer 43 through a second drain contact 55 embedded in the second interlayer insulating film 17 . A plurality of second drain contacts 55 are arranged in a dot shape along the first direction A at intervals. Further, although the second drain contact 55 is made of tungsten (W) in this embodiment, it may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). . Needless to say, a barrier layer such as TiN may be used in this case.

第２ゲート配線層５２は、第１ゲート配線層４４を覆うように形成されている。第２ゲート配線層５２は、第１ゲート配線層４４上に形成されて第１ゲート配線層４４を覆うコンタクト部５６と、コンタクト部５６から素子分離部７を横切って、第１素子領域２の外側に引き出された引き出し部５７とを含んでいてもよい。第２ゲート配線層５２の素子分離部７からの引き出し位置は、平面視において、図２および図３に示すように、第１交差部２６と第２交差部２７との間であってもよいし、第１交差部２６と第１交差部２６との間であってもよい。 The second gate wiring layer 52 is formed to cover the first gate wiring layer 44. The second gate wiring layer 52 includes a contact portion 56 formed on the first gate wiring layer 44 and covering the first gate wiring layer 44 , and a contact portion 56 which is formed on the first gate wiring layer 44 and extends across the element isolation portion 7 from the contact portion 56 to the first element region 2 . It may also include a drawer part 57 drawn out to the outside. The position where the second gate wiring layer 52 is drawn out from the element isolation section 7 may be between the first intersection 26 and the second intersection 27 as shown in FIGS. 2 and 3 in plan view. However, it may be between the first intersections 26 and 26.

第２ゲート配線層５２（この実施形態では、コンタクト部５６）は、第２層間絶縁膜１７に埋め込まれた第２ゲートコンタクト５８によって、第１ゲート配線層４４に接続されている。第２ゲートコンタクト５８は、第２方向Ｂに沿って、互いに間隔を空けてドット状に複数配列されている。また、第２ゲートコンタクト５８は、この実施形態では、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。その際、ＴｉＮ等のバリア層を用いてもよいことは、言うまでもない。
≪素子分離用トレンチ（第１トレンチ２１）の構造≫
図６は、第１トレンチ２１の第１交差部２６の構造を示す模式的な斜視図である。図７は、第１トレンチ２１の第２交差部２７の構造を示す模式的な斜視図である。図８は、第１トレンチ２１の第１交差部２６の構造を示す模式的な平面図である。図９は、第１トレンチ２１の第２交差部２７の構造を示す模式的な平面図である。図１０Ａおよび図１０Ｂは、それぞれ、図８のXA－XA断面およびXB－XB断面を示す断面図である。図１１Ａおよび図１１Ｂは、それぞれ、図９のXIA－XIA断面およびXIB－XIB断面を示す断面図である。 The second gate wiring layer 52 (in this embodiment, the contact portion 56) is connected to the first gate wiring layer 44 by a second gate contact 58 embedded in the second interlayer insulating film 17. A plurality of second gate contacts 58 are arranged in a dot shape along the second direction B at intervals. Further, although the second gate contact 58 is made of tungsten (W) in this embodiment, it may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). . Needless to say, a barrier layer such as TiN may be used in this case.
<<Structure of element isolation trench (first trench 21)>>
FIG. 6 is a schematic perspective view showing the structure of the first intersection 26 of the first trench 21. As shown in FIG. FIG. 7 is a schematic perspective view showing the structure of the second intersection 27 of the first trench 21. As shown in FIG. FIG. 8 is a schematic plan view showing the structure of the first intersection 26 of the first trench 21. As shown in FIG. FIG. 9 is a schematic plan view showing the structure of the second intersection 27 of the first trench 21. As shown in FIG. 10A and 10B are cross-sectional views showing the XA-XA cross section and the XB-XB cross section of FIG. 8, respectively. 11A and 11B are cross-sectional views showing the XIA-XIA cross section and the XIB-XIB cross section of FIG. 9, respectively.

まず、図６および図７に示すように、第１トレンチ２１は、第１の深さＤ１および第１の幅Ｗ１を有していてもよい。この場合、第１トレンチ２１のアスペクト比（Ｄ１／Ｗ１）が、５～５０であってもよい。また、第１トレンチ２１の第１の深さＤ１は、たとえば、２０μｍ～３０μｍであってもよく、第１トレンチ２１の第１の幅Ｗ１は、たとえば、１μｍ～３μｍであってもよい。 First, as shown in FIGS. 6 and 7, the first trench 21 may have a first depth D1 and a first width W1 . In this case, the aspect ratio (D 1 /W 1 ) of the first trench 21 may be 5 to 50. Further, the first depth D 1 of the first trench 21 may be, for example, 20 μm to 30 μm, and the first width W 1 of the first trench 21 may be, for example, 1 μm to 3 μm. .

次に、図６、図８、図１０Ａおよび図１０Ｂに示すように、第１交差部２６には第１柱状部５９が形成されている。第１柱状部５９は、半導体層５の一部から形成されており、絶縁層６から半導体層５の素子主面１９に向かって立設されている。第１柱状部５９は、第１交差部２６において、半導体層５の接合面２０から素子主面１９に向かって延びる延出部と称してもよい。第１柱状部５９の下部は、この実施形態では、図１０Ａに示すように、第１トレンチ２１の側壁の下部と分離されているが、たとえば、絶縁層６上の半導体層５を少し残すことによって、第１柱状部５９の下部と第１トレンチ２１の側壁の下部とが連結されていてもよい。 Next, as shown in FIG. 6, FIG. 8, FIG. 10A, and FIG. 10B, a first columnar portion 59 is formed at the first intersection portion 26. The first columnar portion 59 is formed from a part of the semiconductor layer 5 and is erected from the insulating layer 6 toward the element main surface 19 of the semiconductor layer 5 . The first columnar portion 59 may be referred to as an extension portion extending from the bonding surface 20 of the semiconductor layer 5 toward the element main surface 19 at the first intersection portion 26 . In this embodiment, the lower part of the first columnar part 59 is separated from the lower part of the side wall of the first trench 21, as shown in FIG. 10A. , the lower part of the first columnar part 59 and the lower part of the side wall of the first trench 21 may be connected.

第１柱状部５９は、図８に示すように、平面視において円形に形成されていてもよい。ただし、第１柱状部５９の平面形状は、図８に示すような正円形状である必要はなく、たとえば、楕円形、正方形、長方形、ひし形、三角形、その他の形状であってもよい。その他の形状としては、たとえば、図８に破線で示すように、内側に膨らむ円弧によって区画された形状であってもよい。 As shown in FIG. 8, the first columnar portion 59 may be formed in a circular shape in a plan view. However, the planar shape of the first columnar portion 59 does not have to be a perfect circle as shown in FIG. 8, and may be, for example, an ellipse, a square, a rectangle, a rhombus, a triangle, or other shapes. Other shapes may be, for example, a shape partitioned by arcs that swell inward, as shown by broken lines in FIG.

また、第１トレンチ２１の第１の幅Ｗ１に対する第１柱状部５９の第２の幅Ｗ２（Ｗ２／Ｗ１）は、０．２～２．０であってもよい。第１柱状部５９の第２の幅Ｗ２は、たとえば、１μｍ～２μｍであってもよい。また、第１柱状部５９の第２の幅Ｗ２は、平面視円形である場合には、図８に示すように第１柱状部５９の直径であってもよい。第１柱状部５９が平面視円形以外の場合には、平面視で測定可能な幅のうち最も広い幅であってもよい。また、第１柱状部５９の第２の幅Ｗ２は、第１柱状部５９の深さ方向において異なっていてもよい。言い換えれば、第１柱状部５９は、第１トレンチ２１の深さ方向下側に向かって幅が狭くなっていてもよいし、幅が広くなっていてもよい。また、第１柱状部５９は、第１トレンチ２１の深さ方向途中部において括れた形状であってもよい。 Further, the second width W 2 (W 2 /W 1 ) of the first columnar portion 59 with respect to the first width W 1 of the first trench 21 may be 0.2 to 2.0. The second width W 2 of the first columnar portion 59 may be, for example, 1 μm to 2 μm. Further, the second width W 2 of the first columnar portion 59 may be the diameter of the first columnar portion 59 as shown in FIG. 8 when the first columnar portion 59 is circular in plan view. When the first columnar portion 59 has a shape other than circular in plan view, it may have the widest width measurable in plan view. Further, the second width W 2 of the first columnar portion 59 may be different in the depth direction of the first columnar portion 59 . In other words, the width of the first columnar portion 59 may become narrower toward the bottom in the depth direction of the first trench 21, or may become wider. Further, the first columnar portion 59 may have a shape that is narrowed in the middle of the first trench 21 in the depth direction.

また、第１交差部２６には、半導体層５の角部６０が臨んでいる。この実施形態では、第１交差部２６が十字パターンであることから、たとえば、略四角形に形成される第１交差部２６の４つの頂部の位置に形成された角部６０が第１交差部２６に臨んでいる。第１柱状部５９は、各角部６０に対向する対向部６１を有している。対向部６１は、たとえば、角部６０に対する法線ｎ１を第１交差部２６に向かって延ばしたときに、第１柱状部５９において当該法線ｎ１の端部が当たる部分であってもよい。また、この法線ｎ１の長さＬ１は、第１トレンチ２１の第１の幅Ｗ１の５０％～１００％であってもよく、好ましくは、７０％～１００％であってもよい。 Further, the corner portion 60 of the semiconductor layer 5 faces the first intersection portion 26 . In this embodiment, since the first intersection 26 has a cross pattern, for example, the corners 60 formed at the four apex positions of the first intersection 26 formed in a substantially quadrangular shape is coming. The first columnar portion 59 has a facing portion 61 facing each corner portion 60 . The opposing portion 61 may be, for example, a portion of the first columnar portion 59 where the end of the normal line n 1 hits when the normal line n 1 to the corner portion 60 is extended toward the first intersection 26 . good. Further, the length L 1 of this normal line n 1 may be 50% to 100%, preferably 70% to 100%, of the first width W 1 of the first trench 21. .

さらに、この実施形態では、図８に示すように、平面視において、第１トレンチ２１における任意の第１の点８０から、第１の点８０から最短距離にある第１トレンチ２１の側面２９または第１柱状部５９の側面７８の第２の点８１までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満であってもよい。図８では、第１トレンチ２１の側面２９または第１柱状部５９の側面７８から距離Ｘの位置に第１の点８０が示されており、この位置が、第１埋め込み層２３が埋め込まれる最遠点である。したがって、第１トレンチ２１内の全ての点と第１トレンチ２１の側面２９または第１柱状部５９の側面７８との距離が、この距離Ｘ未満であることによって、第１埋め込み層２３が第１トレンチ２１に良好に埋め込まれていることを示している。図８では、Ｘ未満となる任意の点の一例として、第１の点８０Ａ，８０Ｂおよび８０Ｃを示している。この条件を満たす範囲で、第１柱状部５９の平面形状は、円形状に加え、その他の任意の形状であってもよい。 Further, in this embodiment, as shown in FIG. 8, from an arbitrary first point 80 in the first trench 21 to a side surface 29 of the first trench 21 at the shortest distance from the first point 80 or The distance from the side surface 78 of the first columnar portion 59 to the second point 81 may be less than X, which satisfies X/W 1 =0.5 to 1.0. In FIG. 8, a first point 80 is shown at a distance X from the side surface 29 of the first trench 21 or the side surface 78 of the first columnar part 59, and this position is the maximum point where the first buried layer 23 is buried. It is the far point. Therefore, since the distance between all points in the first trench 21 and the side surface 29 of the first trench 21 or the side surface 78 of the first columnar part 59 is less than this distance X, the first buried layer 23 is This shows that the trench 21 is well filled. In FIG. 8, first points 80A, 80B, and 80C are shown as examples of arbitrary points that are less than X. As long as this condition is satisfied, the planar shape of the first columnar portion 59 may be circular or any other arbitrary shape.

そして、第１交差部２６においては、第１絶縁膜２２は、図１０Ａに示すように、第１柱状部５９の側面７８および第１トレンチ２１の側面２９に形成されている。第１埋め込み層２３は、平面視では第１柱状部５９を取り囲むように第１交差部２６に埋め込まれている。
このように、十字パターンの第１交差部２６に第１柱状部５９が形成されているため、第１交差部２６において、第１トレンチ２１の側面２９から一定の距離の位置に、第１埋め込み層２３が堆積可能な部分（半導体層５の側面７８）を確保することができる。そのため、第１交差部２６における第１埋め込み層２３の埋め込み不良を抑制することができる。 In the first intersection 26, the first insulating film 22 is formed on the side surface 78 of the first columnar section 59 and the side surface 29 of the first trench 21, as shown in FIG. 10A. The first buried layer 23 is buried in the first intersection portion 26 so as to surround the first columnar portion 59 in plan view.
As described above, since the first columnar portion 59 is formed at the first intersection 26 of the cross pattern, the first buried portion 59 is formed at a certain distance from the side surface 29 of the first trench 21 at the first intersection 26. A portion (side surface 78 of semiconductor layer 5) on which layer 23 can be deposited can be secured. Therefore, embedding defects of the first buried layer 23 at the first intersection 26 can be suppressed.

これに対し、たとえば第１交差部２６に第１柱状部５９が形成されていない場合を考える。この場合、第１交差部２６では、たとえば、ある角部６０とそれに対向する角部６０との距離Ｌ１´が、第１トレンチ２１の第１の幅Ｗ１や法線ｎ１の長さＬ１に比べて広くなってしまう。そのため、たとえばＣＶＤ法等で第１埋め込み層２３を埋め込む際に、互いに対向する第１トレンチ２１の側面２９（角部６０）から成長する埋め込み材料同士が第１交差部２６において接合せず、埋め込み材料が埋め込まれなかった開孔が第１交差部２６に残る場合がある。そのため、その後に当該埋め込み材料をＣＭＰ等によって平坦化する際に、塵が発生する場合があり、好ましくない。また、これを回避するには、必要以上の埋め込み材料を消費する必要がある。しかしながら、この実施形態では、第１柱状部５９によって第１埋め込み層２３の埋め込み不良を抑制できるので、埋め込み材料の平坦化の際の発塵を低減することができる。 On the other hand, consider a case where, for example, the first columnar part 59 is not formed at the first intersection part 26. In this case, in the first intersection 26, for example, the distance L 1 ' between one corner 60 and the opposite corner 60 is the first width W 1 of the first trench 21 or the length of the normal n 1 It becomes wider than L1 . Therefore, when embedding the first buried layer 23 by, for example, the CVD method, the embedding materials grown from the side surfaces 29 (corners 60) of the first trench 21 facing each other do not bond to each other at the first intersection 26, and the buried Openings that are not filled with material may remain at the first intersection 26. Therefore, dust may be generated when the embedded material is subsequently planarized by CMP or the like, which is not preferable. Also, to avoid this, it is necessary to consume more embedding material than necessary. However, in this embodiment, the first columnar portion 59 can suppress embedding defects in the first embedding layer 23, so that dust generation during planarization of the embedding material can be reduced.

次に、図７、図９、図１１Ａおよび図１１Ｂに示すように、第２交差部２７には第１突出部６２が形成されている。第１突出部６２は、半導体層５の一部から形成されており、第２交差部２７において、第１トレンチ２１の第１部分２４の側壁から第２交差部２７に向かって突出している。第１突出部６２は、絶縁層６から半導体層５の素子主面１９に向かって立設されている。第１突出部６２は、第２交差部２７において、半導体層５の接合面２０から素子主面１９に向かって第１トレンチ２１の側壁上を延びる延出部と称してもよい。 Next, as shown in FIGS. 7, 9, 11A, and 11B, a first protrusion 62 is formed at the second intersection 27. The first protrusion 62 is formed from a part of the semiconductor layer 5 and protrudes from the side wall of the first portion 24 of the first trench 21 toward the second intersection 27 at the second intersection 27 . The first protrusion 62 is erected from the insulating layer 6 toward the element main surface 19 of the semiconductor layer 5 . The first protrusion 62 may be referred to as an extension that extends on the sidewall of the first trench 21 from the bonding surface 20 of the semiconductor layer 5 toward the element main surface 19 at the second intersection 27 .

第１突出部６２は、図９に示すように、平面視において略三角形状に形成されていてもよい。より具体的には、第１部分２４の側壁から第２方向Ｂに向かって尖った略三角形状であってもよい。つまり、第１突出部６２は、第１トレンチ２１の第２部分２５に臨む頂部６３を有していてもよい。ただし、第１突出部６２の平面形状は、図９に示すような略三角形状である必要はなく、たとえば、半円形、半楕円形、正方形、長方形、その他の形状であってもよい。その他の形状としては、たとえば、図９に破線で示すように、第１トレンチ２１の第１部分２４を横切る方向に延びるライン状であってもよい。 As shown in FIG. 9, the first protrusion 62 may be formed in a substantially triangular shape in plan view. More specifically, it may have a substantially triangular shape that is pointed toward the second direction B from the side wall of the first portion 24 . That is, the first protrusion 62 may have the top 63 facing the second portion 25 of the first trench 21 . However, the planar shape of the first protrusion 62 does not need to be substantially triangular as shown in FIG. 9, and may be, for example, semicircular, semielliptical, square, rectangular, or other shapes. Other shapes may be, for example, a line shape extending in a direction across the first portion 24 of the first trench 21, as shown by the broken line in FIG.

また、第２交差部２７には、半導体層５の角部６４が臨んでいる。この実施形態では、第２交差部２７がＴ字パターンであることから、たとえば、略四角形に形成される第２交差部２７の２つの頂部の位置に形成された角部６４が第２交差部２７に臨んでいる。第１突出部６２は、各角部６４に対向する対向部６５を有している。対向部６５は、たとえば、角部６４に対する法線ｎ２を第２交差部２７に向かって延ばしたときに、第１突出部６２において当該法線ｎ２の端部が当たる部分（この実施形態では、第１突出部６２の頂部６３）であってもよい。また、この法線ｎ２の長さＬ２は、第１トレンチ２１の第１の幅Ｗ１の５０％～１００％であってもよく、好ましくは、７０％～１００％であってもよい。 Further, the corner portion 64 of the semiconductor layer 5 faces the second intersection portion 27 . In this embodiment, since the second intersection 27 has a T-shaped pattern, for example, the corner portions 64 formed at the two apex positions of the second intersection 27 formed in a substantially rectangular shape are the second intersections. I am facing the 27th. The first protrusion 62 has a facing portion 65 facing each corner 64 . For example, when the normal line n 2 to the corner 64 is extended toward the second intersection 27, the opposing portion 65 is a portion (in this embodiment In this case, it may be the top portion 63 of the first protrusion 62). Further, the length L 2 of this normal line n 2 may be 50% to 100%, preferably 70% to 100%, of the first width W 1 of the first trench 21. .

さらに、この実施形態では、図９に示すように、平面視において、第１トレンチ２１における任意の第１の点８０から、第１の点８０から最短距離にある第１トレンチ２１の側面２９または第１突出部６２の側面７９の第２の点８１までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満であってもよい。図９では、第１トレンチ２１の側面２９または第１突出部６２の側面７９から距離Ｘの位置に第１の点８０が示されており、この位置が、第１埋め込み層２３が埋め込まれる最遠点である。したがって、第１トレンチ２１内の全ての点と第１トレンチ２１の側面２９または第１突出部６２の側面７９との距離が、この距離Ｘ未満であることによって、第１埋め込み層２３が第１トレンチ２１に良好に埋め込まれていることを示している。図９では、Ｘ未満となる任意の点の一例として、第１の点８０Ｄおよび８０Ｅを示している。この条件を満たす範囲で、第１柱状部５９の平面形状は、略三角形状に加え、その他の任意の形状であってもよい。 Furthermore, in this embodiment, as shown in FIG. 9, from an arbitrary first point 80 in the first trench 21 to a side surface 29 of the first trench 21 at the shortest distance from the first point 80 or The distance from the side surface 79 of the first protrusion 62 to the second point 81 may be less than X, which satisfies X/W 1 =0.5 to 1.0. In FIG. 9, a first point 80 is shown at a distance X from the side surface 29 of the first trench 21 or the side surface 79 of the first protrusion 62. It is the far point. Therefore, since the distance between all points in the first trench 21 and the side surface 29 of the first trench 21 or the side surface 79 of the first protrusion 62 is less than this distance X, the first buried layer 23 is This shows that the trench 21 is well filled. In FIG. 9, first points 80D and 80E are shown as examples of arbitrary points that are less than X. As long as this condition is satisfied, the planar shape of the first columnar portion 59 may be a substantially triangular shape or any other arbitrary shape.

そして、第２交差部２７においては、第１絶縁膜２２は、図１１Ａに示すように、第１突出部６２の側面７９および第１トレンチ２１の側面２９に形成されている。第１埋め込み層２３は、平面視では第１突出部６２を取り囲むように第１交差部２６に埋め込まれている。
このように、Ｔ字パターンの第２交差部２７に第１突出部６２が形成されているため、第２交差部２７において、第１トレンチ２１の側面２９から一定の距離の位置に、第１埋め込み層２３が堆積可能な部分（半導体層５の側面７９）を確保することができる。そのため、第２交差部２７における第１埋め込み層２３の埋め込み不良を抑制することができる。 In the second intersection 27, the first insulating film 22 is formed on the side surface 79 of the first protrusion 62 and the side surface 29 of the first trench 21, as shown in FIG. 11A. The first buried layer 23 is embedded in the first intersection 26 so as to surround the first protrusion 62 in plan view.
As described above, since the first protrusion 62 is formed at the second intersection 27 of the T-shaped pattern, the first protrusion 62 is located at a certain distance from the side surface 29 of the first trench 21 at the second intersection 27. A portion (the side surface 79 of the semiconductor layer 5) on which the buried layer 23 can be deposited can be secured. Therefore, embedding defects of the first embedding layer 23 at the second intersection 27 can be suppressed.

これに対し、たとえば第２交差部２７に第１突出部６２が形成されていない場合を考える。この場合、第２交差部２７では、たとえば、ある角部６４とその対角線上にある第１トレンチ２１の側面２９の部分との距離Ｌ２´が、第１トレンチ２１の第１の幅Ｗ１や法線ｎ２の長さＬ２に比べて広くなってしまう。そのため、たとえばＣＶＤ法等で第１埋め込み層２３を埋め込む際に、第１トレンチ２１の側面２９から成長する埋め込み材料同士が第２交差部２７においては接合せず、埋め込み材料が埋め込まれなかった開孔が第２交差部２７に残る場合がある。そのため、その後に当該埋め込み材料をＣＭＰ等によって平坦化する際に、塵が発生する場合があり、好ましくない。また、これを回避するには、必要以上の埋め込み材料を消費する必要がある。しかしながら、この実施形態では、第１突出部６２によって第１埋め込み層２３の埋め込み不良を抑制できるので、埋め込み材料の平坦化の際の発塵を低減することができる。 On the other hand, consider a case where the first protrusion 62 is not formed at the second intersection 27, for example. In this case, in the second intersection 27, for example, the distance L 2 ' between a certain corner 64 and a portion of the side surface 29 of the first trench 21 on the diagonal line thereof is the first width W 1 of the first trench 21. and the length L 2 of the normal line n 2 . Therefore, when burying the first buried layer 23 by, for example, the CVD method, the buried material grown from the side surfaces 29 of the first trench 21 does not join together at the second intersection 27, resulting in an open area where the buried material is not filled. A hole may remain at the second intersection 27. Therefore, dust may be generated when the embedded material is subsequently planarized by CMP or the like, which is not preferable. Also, to avoid this, it is necessary to consume more embedding material than necessary. However, in this embodiment, since the first protrusion 62 can suppress embedding defects in the first embedding layer 23, dust generation during planarization of the embedding material can be reduced.

以上のように、素子領域２，３を区画する際に、十字状の第１交差部２６およびＴ字状の第２交差部２７を設けることができるので、隣り合う素子領域２，３同士を共通の第１トレンチ２１で絶縁分離することができる。言い換えれば、第１埋め込み層２３の埋め込み不良を懸念してトレンチの交差部の形成を回避する必要がなく、互いに独立した素子分離用トレンチで各素子領域２，３を形成する必要がない。したがって、素子領域２，３間の距離を縮めることができるので、半導体装置１のチップサイズを小さくすることができる。 As described above, when dividing the element regions 2 and 3, the cross-shaped first intersection 26 and the T-shaped second intersection 27 can be provided, so that adjacent element regions 2 and 3 can be separated. The common first trench 21 can provide insulation and isolation. In other words, there is no need to avoid forming trench intersections due to concerns about embedding failure in the first buried layer 23, and there is no need to form each element region 2, 3 with an independent element isolation trench. Therefore, since the distance between the element regions 2 and 3 can be shortened, the chip size of the semiconductor device 1 can be reduced.

そして、上記のような第１柱状部５９および第１突出部６２は、半導体層５に素子分離用トレンチ（この実施形態では、第１トレンチ２１）を形成する際のマスクパターンを変更するだけで形成することができる。つまり、素子領域２，３、第１柱状部５９および第１突出部６２を形成すべき領域を覆うマスクを準備し、当該マスクを介して半導体層５をエッチング（たとえば、ドライエッチング）することによって、第１柱状部５９および第１突出部６２を含む第１トレンチ２１を形成することができる。
≪埋め込みコンタクト６６の構造≫
図１２は、埋め込みコンタクト６６のパターンを示す模式的な平面図である。図１３Ａおよび図１３Ｂは、それぞれ、図１２のXIIIA－XIIIA断面およびXIIIB－XIIIB断面を示す断面図である。図１４Ａおよび図１４Ｂは、それぞれ、図１２のXIVA－XIVA断面およびXIVB－XIVB断面を示す断面図である。 The first columnar part 59 and the first protruding part 62 as described above can be formed by simply changing the mask pattern when forming the element isolation trench (in this embodiment, the first trench 21) in the semiconductor layer 5. can be formed. That is, by preparing a mask that covers the regions where the element regions 2 and 3, the first columnar part 59, and the first protrusion part 62 are to be formed, and etching (for example, dry etching) the semiconductor layer 5 through the mask, , the first trench 21 including the first columnar portion 59 and the first protrusion 62 can be formed.
≪Structure of embedded contact 66≫
FIG. 12 is a schematic plan view showing a pattern of buried contacts 66. 13A and 13B are cross-sectional views showing the XIIIA-XIIIA cross section and the XIIIB-XIIIB cross section of FIG. 12, respectively. 14A and 14B are cross-sectional views showing the XIVA-XIVA cross section and the XIVB-XIVB cross section of FIG. 12, respectively.

前述の説明では、ソースコンタクト４５、ボディコンタクト４６、第１および第２ドレインコンタクト５５、ならびに第１および第２ゲートコンタクト５８は、いずれもドット状に形成されていた。しかしながら、このような絶縁膜に埋め込まれたコンタクトは、図１２のようにライン状のコンタクトパターンで形成されることがある。この場合、当該コンタクトパターンは、前述の第１柱状部５９および第１突出部６２を含む第１トレンチ２１のパターンに倣って形成されていてもよい。 In the above description, the source contact 45, the body contact 46, the first and second drain contacts 55, and the first and second gate contacts 58 were all formed in a dot shape. However, such contacts embedded in an insulating film may be formed in a line-shaped contact pattern as shown in FIG. 12. In this case, the contact pattern may be formed following the pattern of the first trench 21 including the first columnar portion 59 and the first protrusion 62 described above.

以下では、前述のソースコンタクト４５、ボディコンタクト４６、第１および第２ドレインコンタクト５５、ならびに第１および第２ゲートコンタクト５８を総称して、第１配線層１６と第２配線層１８とを接続する埋め込みコンタクト６６として説明する。
埋め込みコンタクト６６は、第２トレンチ６７と、第２埋め込み層６８とを含んでいてもよい。 Below, the aforementioned source contact 45, body contact 46, first and second drain contacts 55, and first and second gate contacts 58 will be collectively referred to to connect the first wiring layer 16 and the second wiring layer 18. This will be explained as a buried contact 66.
The buried contact 66 may include a second trench 67 and a second buried layer 68.

第２トレンチ６７は、第２層間絶縁膜１７に形成されている。第２トレンチ６７は、図１２に示すように、第１方向Ａに延びるライン状の第１部分６９と、第１方向Ａに直交する第２方向Ｂに延びるライン状の第２部分７０とを含み、第１部分６９と第２部分７０とが互いに交差している。「ライン状」とは、埋め込みコンタクト６６のパターンを形成する細長いトレンチであれば特に制限されず、図１２に示すような直線状や、曲線状を含む意味であってもよい。 The second trench 67 is formed in the second interlayer insulating film 17. As shown in FIG. 12, the second trench 67 includes a linear first portion 69 extending in a first direction A and a linear second portion 70 extending in a second direction B perpendicular to the first direction A. The first portion 69 and the second portion 70 intersect with each other. "Line shape" is not particularly limited as long as it is an elongated trench that forms the pattern of the buried contact 66, and may include a straight shape as shown in FIG. 12 or a curved shape.

第２トレンチ６７は、第１部分６９と第２部分７０との交差部として、第１交差部７１および第２交差部７２を有していてもよい。第１交差部７１は、第１部分６９と第２部分７０とが十字状に交差する部分である。第１交差部７１からは、第１方向Ａの両側に向かって一対の第１部分６９が延び、第２方向Ｂの両側に向かって一対の第２部分７０が延びている。一方、第２交差部７２は、第１部分６９と第２部分７０とがＴ字状に交差する部分である。第２交差部７２からは、第１方向Ａの両側に向かって一対の第１部分６９が延び、第１部分６９を起点に第２方向Ｂへ１本の第２部分７０が延びている。 The second trench 67 may have a first intersection 71 and a second intersection 72 as intersections between the first portion 69 and the second portion 70 . The first intersection portion 71 is a portion where the first portion 69 and the second portion 70 intersect in a cross shape. From the first intersection 71, a pair of first portions 69 extend toward both sides in the first direction A, and a pair of second portions 70 extend toward both sides in the second direction B. On the other hand, the second intersection portion 72 is a portion where the first portion 69 and the second portion 70 intersect in a T-shape. From the second intersection 72, a pair of first portions 69 extend toward both sides in the first direction A, and one second portion 70 extends in the second direction B starting from the first portion 69.

そして、この第２トレンチ６７の第１交差部７１に、前述の第１柱状部５９と同様の構造を有する第２柱状部７３が形成され、第２交差部７２に、前述の第１突出部６２と同様の構造を有する第２突出部７４が形成されている。第２柱状部７３および第２突出部７４は、いずれも、第２層間絶縁膜１７の一部から形成されている。
また、第２埋め込み層６８は、タングステン（Ｗ）で形成されているが、他の導電材料（たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）等）で形成されていてもよい。第２埋め込み層６８は、平面視において、第２柱状部７３を取り囲むように第１交差部７１に埋め込まれ、第２突出部７４を取り囲むように第２交差部７２に埋め込まれている。 A second columnar portion 73 having a structure similar to that of the first columnar portion 59 described above is formed at the first intersection 71 of the second trench 67, and a second columnar portion 73 having the same structure as the first columnar portion 59 described above is formed at the second intersection 72. A second protrusion 74 having the same structure as 62 is formed. The second columnar portion 73 and the second protruding portion 74 are both formed from a part of the second interlayer insulating film 17.
Furthermore, although the second buried layer 68 is made of tungsten (W), it may be made of other conductive materials (for example, aluminum (Al), copper (Cu), etc.). The second buried layer 68 is embedded in the first intersection 71 so as to surround the second columnar portion 73 and is embedded in the second intersection 72 so as to surround the second protrusion 74 in plan view.

このように、埋め込みコンタクト６６がライン状に形成される場合でも、十字パターンの第１交差部７１に第２柱状部７３が形成され、Ｔ字パターンの第２交差部７２に第２突出部７４が形成されている。これにより、第２トレンチ６７の第１交差部７１および第２交差部７２において、第２埋め込み層６８の埋め込み不良を抑制することができる。なお、このような絶縁膜に埋め込まれた導電パターンとしては、上記の埋め込みコンタクト６６に限らず、たとえば、埋め込み配線（たとえば、ダマシン配線等）を挙げることもできる。
≪第１素子領域２の変形例≫
図１５は、図１の第１素子領域２の変形例を示す半導体装置１の模式的な断面図である。 In this way, even when the buried contacts 66 are formed in a line shape, the second columnar portions 73 are formed at the first intersections 71 of the cross pattern, and the second protrusions 74 are formed at the second intersections 72 of the T-pattern. is formed. Thereby, it is possible to suppress embedding defects in the second buried layer 68 at the first intersection 71 and the second intersection 72 of the second trench 67 . Note that the conductive pattern embedded in such an insulating film is not limited to the above-described embedded contact 66, but may also include, for example, embedded wiring (for example, Damascene wiring, etc.).
<<Modification example of first element region 2>>
FIG. 15 is a schematic cross-sectional view of the semiconductor device 1 showing a modification of the first element region 2 of FIG.

図１５の半導体装置１は、半導体基板４、絶縁層６および半導体層５に代えて、半導体基板７５、埋め込み層７６およびエピタキシャル層７７を含んでいてもよい。
半導体基板７５は、この実施形態ではシリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。半導体基板７５は、この実施形態ではｐ＋型である。半導体基板７５は、たとえば、１×１０１９ｃｍ－３～５×１０２１ｃｍ－３の不純物濃度を有していてもよい。また、半導体基板７５の厚さは、たとえば、研削前で５００μｍ～８００μｍであってもよい。 The semiconductor device 1 in FIG. 15 may include a semiconductor substrate 75, a buried layer 76, and an epitaxial layer 77 instead of the semiconductor substrate 4, the insulating layer 6, and the semiconductor layer 5.
Although the semiconductor substrate 75 is formed of a silicon (Si) substrate in this embodiment, it may be a substrate formed of another material (for example, silicon carbide (SiC), etc.). Semiconductor substrate 75 is p + type in this embodiment. The semiconductor substrate 75 may have an impurity concentration of, for example, 1×10 19 cm −3 to 5×10 21 cm −3 . Further, the thickness of the semiconductor substrate 75 may be, for example, 500 μm to 800 μm before grinding.

エピタキシャル層７７は、半導体基板７５上に形成されている。エピタキシャル層７７は、半導体基板７５と逆の導電型を有しており、この実施形態ではｎ－型である。エピタキシャル層７７は、たとえば、５×１０１４ｃｍ－３～１×１０１７ｃｍ－３の不純物濃度を有していてもよい。また、エピタキシャル層７７の厚さは、たとえば、３μｍ～２０μｍであってもよい。 Epitaxial layer 77 is formed on semiconductor substrate 75 . Epitaxial layer 77 has a conductivity type opposite to that of semiconductor substrate 75, and is n − type in this embodiment. Epitaxial layer 77 may have an impurity concentration of, for example, 5×10 14 cm −3 to 1×10 17 cm −3 . Further, the thickness of the epitaxial layer 77 may be, for example, 3 μm to 20 μm.

ｎ＋型の埋め込み層７６（Ｂ／Ｌ）は、エピタキシャル層７７の厚さ方向途中部に形成されている。埋め込み層７６は、エピタキシャル層７７を厚さ方向上側および下側に分離していてもよい。埋め込み層７６の厚さは、たとえば、２．０μｍ～３．０μｍであってもよい。
そして、素子分離部７は、エピタキシャル層７７の素子主面１９から埋め込み層７６を貫通し、半導体基板７５に達するように形成されている。第１絶縁膜２２は、第１トレンチ２１の側面２９に選択的に形成されており、第１トレンチ２１の底面２８には半導体基板７５が露出している。これにより、第１埋め込み層２３は、ｐ＋型の半導体基板７５に電気的に接続されていてもよい。 The n + type buried layer 76 (B/L) is formed in the middle of the epitaxial layer 77 in the thickness direction. The buried layer 76 may separate the epitaxial layer 77 into upper and lower sides in the thickness direction. The thickness of the buried layer 76 may be, for example, 2.0 μm to 3.0 μm.
The element isolation section 7 is formed to penetrate the buried layer 76 from the element main surface 19 of the epitaxial layer 77 and reach the semiconductor substrate 75. The first insulating film 22 is selectively formed on the side surfaces 29 of the first trench 21 , and the semiconductor substrate 75 is exposed on the bottom surface 28 of the first trench 21 . Thereby, the first buried layer 23 may be electrically connected to the p + type semiconductor substrate 75.

以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態において、各半導体部分の導電型が反転された構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされた半導体装置１が採用されてもよい。 Although one embodiment of the present invention has been described above, the present invention can also be implemented in other forms.
Furthermore, in the embodiments described above, a configuration may be adopted in which the conductivity type of each semiconductor portion is inverted. That is, a semiconductor device 1 may be employed in which the p-type portion is made to be n-type and the n-type portion is made to be p-type.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of the claims.

１ 半導体装置
２ 第１素子領域
３ 第２素子領域
４ 半導体基板
５ 半導体層
７ 素子分離部
１５ 第１層間絶縁膜
１７ 第２層間絶縁膜
２１ 第１トレンチ
２２ 第１絶縁膜
２３ 第１埋め込み層
２４ （第１トレンチ）第１部分
２５ （第１トレンチ）第２部分
２６ （第１トレンチ）第１交差部
２７ （第１トレンチ）第２交差部
２８ （第１トレンチ）底面
２９ （第１トレンチ）側面
４５ ソースコンタクト
４６ ボディコンタクト
４７ 第１ドレインコンタクト
４８ 第１ゲートコンタクト
５１ 第２ドレイン配線層
５２ 第２ゲート配線層
５５ 第２ドレインコンタクト
５８ 第２ゲートコンタクト
５９ 第１柱状部
６０ （第１交差部）角部
６１ （第１柱状部）対向部
６２ 第１突出部
６３ （第１突出部）頂部
６４ （第２交差部）角部
６５ （第１突出部）対向部
６６ 埋め込みコンタクト
６７ 第２トレンチ
６８ 第２埋め込み層
６９ （第２トレンチ）第１部分
７０ （第２トレンチ）第２部分
７１ （第２トレンチ）第１交差部
７２ （第２トレンチ）第２交差部
７３ 第２柱状部
７４ 第２突出部
７５ 半導体基板
７６ 埋め込み層
７７ エピタキシャル層
８０ 第１の点
８１ 第２の点 1 Semiconductor device 2 First element region 3 Second element region 4 Semiconductor substrate 5 Semiconductor layer 7 Element isolation section 15 First interlayer insulating film 17 Second interlayer insulating film 21 First trench 22 First insulating film 23 First buried layer 24 (First trench) First portion 25 (First trench) Second portion 26 (First trench) First intersection 27 (First trench) Second intersection 28 (First trench) Bottom surface 29 (First trench) Side surface 45 Source contact 46 Body contact 47 First drain contact 48 First gate contact 51 Second drain wiring layer 52 Second gate wiring layer 55 Second drain contact 58 Second gate contact 59 First columnar part 60 (first intersection part ) Corner 61 (First columnar part) Opposing part 62 First protruding part 63 (First protruding part) Top part 64 (Second intersection) Corner 65 (First protruding part) Opposing part 66 Embedded contact 67 Second trench 68 Second buried layer 69 (Second trench) First portion 70 (Second trench) Second portion 71 (Second trench) First intersection 72 (Second trench) Second intersection 73 Second columnar portion 74 2 protrusion 75 semiconductor substrate 76 buried layer 77 epitaxial layer 80 first point 81 second point

Claims (10)

半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体層に素子領域を区画する素子分離用トレンチと、
前記素子領域に形成された機能素子と、
前記半導体層上に形成された絶縁層と、
前記絶縁層に形成され、第１方向に延びるライン状の第１部分と、前記第１方向に直交する第２方向に延びるライン状の第２部分とを含み、前記第１部分と前記第２部分とが互いに交差することにより形成された交差部を有する十字パターンを少なくとも含む導電パターン用トレンチと、
前記絶縁層と同じ材料により、前記十字パターンの前記交差部に形成された平面視において円形の柱状部と、
前記導電パターン用トレンチに埋め込まれた金属層からなり、前記機能素子に電気的に接続され、前記導電パターン用トレンチに沿うライン状のコンタクトパターンとして形成された埋め込みコンタクトとを含む、半導体装置。 a semiconductor substrate;
a semiconductor layer formed on the semiconductor substrate;
an element isolation trench that partitions an element region in the semiconductor layer;
a functional element formed in the element region;
an insulating layer formed on the semiconductor layer;
a linear first portion formed on the insulating layer and extending in a first direction; and a linear second portion extending in a second direction perpendicular to the first direction, the first portion and the second a conductive pattern trench including at least a cross pattern having an intersection formed by intersecting portions ;
a columnar portion that is circular in plan view and formed at the intersection of the cross pattern and made of the same material as the insulating layer;
A semiconductor device comprising a buried contact formed of a metal layer embedded in the conductive pattern trench, electrically connected to the functional element, and formed as a line-shaped contact pattern along the conductive pattern trench . 前記導電パターン用トレンチは、第１の深さＤ１および第１の幅Ｗ１を有しており、
前記導電パターン用トレンチのアスペクト比（Ｄ１／Ｗ１）が、５～５０である、請求項１に記載の半導体装置。 The conductive pattern trench has a first depth D1 and a first width W1 ,
The semiconductor device according to claim 1, wherein the conductive pattern trench has an aspect ratio (D 1 /W 1 ) of 5 to 50. 前記導電パターン用トレンチの第１の深さＤ１は、２０μｍ～３０μｍである、請求項２に記載の半導体装置。 3. The semiconductor device according to claim 2, wherein the first depth D1 of the conductive pattern trench is 20 μm to 30 μm. 前記導電パターン用トレンチの前記第１の幅Ｗ１に対する前記柱状部の直径である第２の幅Ｗ２（Ｗ２／Ｗ１）は、０．２～２．０である、請求項２または３に記載の半導体装置。 A second width W 2 (W 2 /W 1 ), which is a diameter of the columnar portion with respect to the first width W 1 of the conductive pattern trench , is 0.2 to 2.0. 3. The semiconductor device according to 3. 前記柱状部は、前記十字パターンの前記交差部に臨む前記絶縁層の角部に対向する対向部を有しており、
前記対向部から法線を延ばしたときに、前記対向部から前記角部までの前記法線の長さＬ１が、前記導電パターン用トレンチの前記第１の幅Ｗ１の５０％～１００％である、請求項２～４のいずれか一項に記載の半導体装置。 The columnar portion has a facing portion facing a corner portion of the insulating layer facing the intersection portion of the cross pattern,
When a normal line is extended from the opposing part, the length L1 of the normal line from the opposing part to the corner part is 50% to 100% of the first width W1 of the conductive pattern trench. The semiconductor device according to any one of claims 2 to 4. 前記導電パターン用トレンチは、第１の幅Ｗ１を有しており、
平面視において、前記導電パターン用トレンチ内における任意の第１の点から、前記第１の点から最短距離にある前記導電パターン用トレンチの側面または前記柱状部の側面の第２の点までの距離が、Ｘ／Ｗ１＝０．５～１．０を満たすＸ未満である、請求項１に記載の半導体装置。 The conductive pattern trench has a first width W1 ,
In plan view, the distance from an arbitrary first point in the conductive pattern trench to a second point on the side surface of the conductive pattern trench or the side surface of the columnar part that is the shortest distance from the first point. The semiconductor device according to claim 1, wherein is less than X satisfying X/W 1 =0.5 to 1.0. 前記半導体層は、単結晶シリコン層を含み、
前記素子分離用トレンチの内面に形成された絶縁膜と、
前記絶縁膜の内側に埋め込まれた多結晶シリコンとを含む、請求項１～６のいずれか一項に記載の半導体装置。 The semiconductor layer includes a single crystal silicon layer,
an insulating film formed on the inner surface of the element isolation trench ;
7. The semiconductor device according to claim 1, further comprising polycrystalline silicon buried inside the insulating film. 前記絶縁層は、酸化シリコン層を含む、請求項１～７のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the insulating layer includes a silicon oxide layer. 前記導電パターン用トレンチは、前記第１部分および前記第１部分を起点に延びるライン状の前記第２部分で形成されたＴ字パターンを含み、
前記絶縁層と同じ材料により、前記Ｔ字パターンを形成する前記第１部分と前記第２部分との第２交差部において、前記Ｔ字パターンを形成する前記第１部分の側壁から前記第２交差部に向かって突出した突出部をさらに含む、請求項１～８のいずれか一項に記載の半導体装置。 The conductive pattern trench includes a T-shaped pattern formed of the first part and the second part in a line shape extending from the first part,
Made of the same material as the insulating layer , at a second intersection between the first part and the second part forming the T-pattern , the second intersection is formed from the side wall of the first part forming the T-pattern. 9. The semiconductor device according to claim 1, further comprising a protruding portion protruding toward the portion. 前記金属層は、タングステンからなる、請求項１～９のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the metal layer is made of tungsten.
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