JP7404183B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 40
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 144
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 141
- 239000012535 impurity Substances 0.000 claims description 70
- 230000007547 defect Effects 0.000 claims description 43
- 239000013078 crystal Substances 0.000 claims description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 101
- 210000000746 body region Anatomy 0.000 description 74
- 230000015556 catabolic process Effects 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004645 scanning capacitance microscopy Methods 0.000 description 3
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 238000005424 photoluminescence Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/50—Physical imperfections
- H10D62/53—Physical imperfections the imperfections being within the semiconductor body
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
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Description
本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば高耐圧、低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
炭化珪素を用いたＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）では、高い信頼性を備えたゲート絶縁層が要求される。
本発明が解決しようとする課題は、ゲート絶縁層の信頼性の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、第１導電形の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電形の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域との間に前記第１の炭化珪素領域を挟む第２導電形の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電形の第４の炭化珪素領域と、前記第３の炭化珪素領域と前記第１の面との間に位置する第１導電形の第５の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に位置する第２導電形の第６の炭化珪素領域と、少なくとも一部が前記第６の炭化珪素領域の中に位置する結晶欠陥と、を含む炭化珪素層と、前記炭化珪素層の前記第１の面の側に位置するゲート電極と、前記第２の炭化珪素領域と前記ゲート電極との間、前記第３の炭化珪素領域と前記ゲート電極との間、及び前記第６の炭化珪素領域と前記ゲート電極との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置する第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備え、前記第２の炭化珪素領域及び前記第３の炭化珪素領域を含み前記第１の面に垂直な断面において、前記第６の炭化珪素領域の深さは一定である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電形における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ形不純物濃度が相対的に高く、ｎ－はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形不純物濃度が相対的に高く、ｐ－はｐよりもｐ形不純物濃度が相対的に低いことを示す。なお、ｎ＋形、ｎ－形を単にｎ形、ｐ＋形、ｐ－形を単にｐ形と記載する場合もある。
不純物濃度は、例えば、Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。また、不純物領域の幅や深さ等の距離の大小関係は、例えば、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＳＥＭ）の画像から求めることが可能である。
絶縁層の厚さ等は、例えば、ＳＩＭＳやＴｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ（ＴＥＭ）の画像上で計測することが可能である。
なお、本明細書中でｐ形の炭化珪素領域の「ｐ形不純物濃度」とは、当該領域のｐ形不純物濃度から当該領域のｎ形不純物濃度を引いた正味（ｎｅｔ）のｐ形不純物濃度を意味する。また、ｎ形の炭化珪素領域の「ｎ形不純物濃度」とは、当該領域のｎ形不純物濃度から当該領域のｐ形不純物濃度を引いた正味（ｎｅｔ）のｎ形不純物濃度を意味する。
また、明細書中に別段の記述がない限り特定の領域の不純物濃度とは、当該領域の最大不純物濃度を意味するものとする。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１導電形の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置する第２導電形の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域との間に第１の炭化珪素領域を挟む第２導電形の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置する第１導電形の第４の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に位置する第１導電形の第５の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域と第３の炭化珪素領域との間に位置する第２導電形の第６の炭化珪素領域と、少なくとも一部が第６の炭化珪素領域の中に位置する結晶欠陥と、を含む炭化珪素層と、炭化珪素層の第１の面の側に位置するゲート電極と、第２の炭化珪素領域とゲート電極との間、第３の炭化珪素領域とゲート電極との間、及び第６の炭化珪素領域とゲート電極との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える
第１の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面と、を有する炭化珪素層であって、第１導電形の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置する第２導電形の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域との間に第１の炭化珪素領域を挟む第２導電形の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置する第１導電形の第４の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に位置する第１導電形の第５の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、第２の炭化珪素領域と第３の炭化珪素領域との間に位置する第２導電形の第６の炭化珪素領域と、少なくとも一部が第６の炭化珪素領域の中に位置する結晶欠陥と、を含む炭化珪素層と、炭化珪素層の第１の面の側に位置するゲート電極と、第２の炭化珪素領域とゲート電極との間、第３の炭化珪素領域とゲート電極との間、及び第６の炭化珪素領域とゲート電極との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置する第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える
第１の実施形態の半導体装置は、ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ベース領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式上面図である。図３は、第１の実施形態の半導体装置の模式断面図である。
図１は、図２のＡＡ’断面図である。図２は、図１の第１の面Ｐ１上のパターンを示す。図３は、図２のＢＢ’断面図である。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。
炭化珪素層１０は、ｎ＋形のドレイン領域２２、ｎ－形のドリフト領域２４（第１の炭化珪素領域）、ｐ形の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ形の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｎ＋形の第１のソース領域２８ａ（第４の炭化珪素領域）、ｎ＋形の第２のソース領域２８ｂ（第５の炭化珪素領域）、ｐ＋形の第１のコンタクト領域３０ａ、ｐ＋形の第２のコンタクト領域３０ｂ、ｐ形のパッチ領域３２（第６の炭化珪素領域）、及び、結晶欠陥３４を含む。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。
第２の面Ｐ２は、第１の面Ｐ１に対向する。第２の面Ｐ２は、第１の面Ｐ１に対して平行である。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面Ｐ１に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。「深さ」とは、第１の面Ｐ１を基準とする第３の方向の距離である。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。炭化珪素層１０の第１の面Ｐ１は、例えば、シリコン面に対し０度以上８度以下傾斜した面である。シリコン面は、（０００１）面である。炭化珪素層１０の第３の方向の厚さは、例えば、５μｍ以上５００μｍ以下である。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、第１の面Ｐ１に接する。
ソース電極１２は、金属を含む。ソース電極１２は、例えば、アルミニウム（Ａｌ）又はチタン（Ｔｉ）を含む。ソース電極１２は、例えば、第１の面Ｐ１と接する部分にシリサイド領域を含んでも構わない。
ソース電極１２は、第１のソース領域２８ａ、第２のソース領域２８ｂ、第１のコンタクト領域３０ａ、及び第２のコンタクト領域３０ｂに電気的に接続される。ソース電極１２は、例えば、第１のソース領域２８ａ、第２のソース領域２８ｂ、第１のコンタクト領域３０ａ、及び第２のコンタクト領域３０ｂに接する。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、第２の面Ｐ２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）及び金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
ドレイン電極１４は、ドレイン領域２２に電気的に接続される。ドレイン電極１４は、例えば、ドレイン領域２２に接する。
ゲート電極１６は、炭化珪素層１０の第１の面Ｐ１側に位置する。ゲート電極１６は、例えば、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ形不純物又はｎ形不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、第１のボディ領域２６ａとゲート電極１６との間、第２のボディ領域２６ｂとゲート電極１６との間、及びパッチ領域３２とゲート電極１６との間に位置する。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、高誘電率絶縁膜を適用することも可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
ゲート絶縁層１８の第３の方向の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。
層間絶縁層２０は、ゲート電極１６上に設けられる。層間絶縁層２０は、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の第３の方向の厚さは、例えば、ゲート絶縁層１８の第３の方向の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ｎ＋形のドレイン領域２２は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ形不純物として含む。ドレイン領域２２のｎ形不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－形のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、ドレイン領域２２と第１の面Ｐ１との間に位置する。
ドリフト領域２４の一部は、第１の面Ｐ１に接する。ドリフト領域２４の一部は、ゲート絶縁層１８に接する。
ドリフト領域２６は、例えば、窒素（Ｎ）をｎ形不純物として含む。ドリフト領域２４のｎ形不純物濃度は、ドレイン領域２２のｎ形不純物濃度よりも低い。ドリフト領域２４のｎ形不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ドリフト領域２４は、例えば、ドレイン領域２２の上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト領域２４の第２の方向の厚さは、例えば、５μｍ以上５００μｍ以下である。
ｐ形の第１のボディ領域２６ａは、ドリフト領域２４と第１の面Ｐ１との間に位置する。第１のボディ領域２６ａは、第１の面Ｐ１に接する。第１のボディ領域２６ａは、ゲート絶縁層１８と接する。第１のボディ領域２６ａは、例えば、第１の方向に延びる。
第１のボディ領域２６ａは、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、第１のボディ領域２６ａのゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。第１のボディ領域２６ａのゲート絶縁層１８と接する領域が、チャネル形成領域となる。
第１のボディ領域２６ａは、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。第１のボディ領域２６ａのｐ形不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１９ｃｍ－３以下である。
第１のボディ領域２６ａの深さは、例えば、０．４μｍ以上０．８μｍ以下である。第１のボディ領域２６ａの第３の方向の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｐ形の第２のボディ領域２６ｂは、ドリフト領域２４と第１の面Ｐ１との間に位置する。第２のボディ領域２６ｂは、第１の面Ｐ１に接する。第２のボディ領域２６ｂは、ゲート絶縁層１８と接する。第２のボディ領域２６ｂと第１のボディ領域２６ａとの間に、ドリフト領域２４の一部が挟まれる。第２のボディ領域２６ｂは、例えば、第１の方向に延びる。
第２のボディ領域２６ｂは、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、第２のボディ領域２６ｂのゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。第２のボディ領域２６ｂのゲート絶縁層１８と接する領域が、チャネル形成領域となる。
第２のボディ領域２６ｂは、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。第２のボディ領域２６ｂのｐ形不純物濃度は、例えば、５×１０１６ｃｍ－３以上５×１０１９ｃｍ－３以下である。
第２のボディ領域２６ｂの深さは、例えば、０．４μｍ以上０．８μｍ以下である。第２のボディ領域２６ｂの第３の方向の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ＋形の第１のソース領域２８ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に位置する。第１のソース領域２８ａは、第１の面Ｐ１に接する。第１のソース領域２８ａは、例えば、ソース電極１２に接する。第１のソース領域２８ａは、例えば、第１の方向に延びる。
第１のソース領域２８ａは、例えば、リン（Ｐ）をｎ形不純物として含む。第１のソース領域２８ａのｎ形不純物濃度は、ドリフト領域２４のｎ形不純物濃度よりも高い。第１のソース領域２８ａのｎ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第１のソース領域２８ａの深さは、第１のボディ領域２６ａの深さよりも浅い。第１のソース領域２８ａの深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｎ＋形の第２のソース領域２８ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に位置する。第２のソース領域２８ｂは、第１の面Ｐ１に接する。第２のソース領域２８ｂは、例えば、ソース電極１２に接する。第２のソース領域２８ｂは、例えば、第１の方向に延びる。
第２のソース領域２８ｂは、例えば、リン（Ｐ）をｎ形不純物として含む。第２のソース領域２８ｂのｎ形不純物濃度は、ドリフト領域２４のｎ形不純物濃度よりも高い。第２のソース領域２８ｂのｎ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
第２のソース領域２８ｂの深さは、第２のボディ領域２６ｂの深さよりも浅い。第２のソース領域２８ｂの深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋形の第１のコンタクト領域３０ａは、第１のボディ領域２６ａと第１の面Ｐ１との間に位置する。第１のコンタクト領域３０ａは、第１のソース領域２８ａに隣り合う。第１のコンタクト領域３０ａは、第１の面Ｐ１に接する。第１のコンタクト領域３０ａは、例えば、ソース電極１２に接する。第１のコンタクト領域３０ａは、例えば、第１の方向に延びる。
第１のコンタクト領域３０ａは、ソース電極１２のコンタクト抵抗を低減する機能を有する。第１のコンタクト領域３０ａを設けることにより、ソース電極１２と第１のボディ領域２６ａとの間の電気抵抗が低減する。
第１のコンタクト領域３０ａは、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。第１のコンタクト領域３０ａのｐ形不純物濃度は、第１のボディ領域２６ａのｐ形不純物濃度よりも高い。
第１のコンタクト領域３０ａのｐ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１のコンタクト領域３０ａの深さは、例えば、第１のボディ領域２６ａの深さよりも浅い。
ｐ＋形の第２のコンタクト領域３０ｂは、第２のボディ領域２６ｂと第１の面Ｐ１との間に位置する。第２のコンタクト領域３０ｂは、第２のソース領域２８ｂに隣り合う。第２のコンタクト領域３０ｂは、第１の面Ｐ１に接する。第２のコンタクト領域３０ｂは、例えば、ソース電極１２に接する。第２のコンタクト領域３０ｂは、例えば、第１の方向に延びる。
第２のコンタクト領域３０ｂは、ソース電極１２のコンタクト抵抗を低減する機能を有する。第２のコンタクト領域３０ｂを設けることにより、ソース電極１２と第２のボディ領域２６ｂとの間の電気抵抗が低減する。
第２のコンタクト領域３０ｂは、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。第２のコンタクト領域３０ｂのｐ形不純物濃度は、第２のボディ領域２６ｂのｐ形不純物濃度よりも高い。
第２のコンタクト領域３０ｂのｐ形不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。第２のコンタクト領域３０ｂの深さは、例えば、第２のボディ領域２６ｂの深さよりも浅い。
ｐ形のパッチ領域３２は、ドリフト領域２４と第１の面Ｐ１との間に位置する。パッチ領域３２は、第１の面Ｐ１に接する。パッチ領域３２は、ゲート絶縁層１８と接する。パッチ領域３２は、ドリフト領域２４と接する。
パッチ領域３２は、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に位置する。パッチ領域３２は、第１の面Ｐ１において、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に位置する。パッチ領域３２は、第１の面Ｐ１において、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に挟まれる。パッチ領域３２は、例えば、第１のボディ領域２６ａ及び第２のボディ領域２６ｂに接する。
パッチ領域３２は、第１の面Ｐ１において、ドリフト領域２４の一部と、ドリフト領域２４の別の一部との間に挟まれる。
パッチ領域３２は、例えば、アルミニウム（Ａｌ）をｐ形不純物として含む。パッチ領域３２のｐ形不純物濃度は、例えば、第１のボディ領域２６ａのｐ形不純物濃度及び第２のボディ領域２６ｂのｐ形不純物濃度よりも低い。パッチ領域３２のｐ形不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下である。
パッチ領域３２の深さ（図１中のｄ１）は、例えば、第１のボディ領域２６ａの深さ（図１中のｄ２）よりも浅い。パッチ領域３２の深さは、例えば、第２のボディ領域２６ｂの深さ（図１中のｄ３）よりも浅い。
パッチ領域３２の深さｄ１は、例えば、第１のボディ領域２６ａの深さｄ２の５０％以上９０％以下である。パッチ領域３２の深さは、例えば、第２のボディ領域２６ｂの深さｄ３の５０％以上９０％以下である。
パッチ領域３２の深さは、例えば、０．０５μｍ以上０．３５μｍ以下である。
結晶欠陥３４は、少なくとも一部がパッチ領域３２の中に位置する。結晶欠陥３４は、例えば、一部がドリフト領域２４に位置する。
結晶欠陥３４は、例えば、炭化珪素層１０を貫通する。結晶欠陥３４は、例えば、一端が第１の面Ｐ１に接する。結晶欠陥３４は、例えば、図２に示すように、一端が第１の面Ｐ１に露出する。結晶欠陥３４は、例えば、他端が第２の面Ｐ２に接する。結晶欠陥３４は、例えば、他端が第２の面Ｐ２に露出する。
結晶欠陥３４は、例えば、線欠陥又は面欠陥である。結晶欠陥３４は、例えば、貫通転位である。結晶欠陥３４は、例えば、らせん転位又は刃状転位である。結晶欠陥３４は、例えば、積層欠陥である。
図１及び図２は、結晶欠陥３４が線欠陥である場合を示す。結晶欠陥３４が線欠陥であるため、図２に示すように、第１の面Ｐ１に露出する結晶欠陥３４は点形状である。
第１の面Ｐ１に露出する結晶欠陥３４は、第１の面Ｐ１において、パッチ領域３２に囲まれる。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
最初に、ドレイン領域２２の上にエピタキシャル成長により形成されたドリフト領域２４を有する炭化珪素層１０を準備する。次に、炭化珪素層１０の第１の面Ｐ１に露出する結晶欠陥３４の位置を特定する。結晶欠陥３４の位置は、例えば、フォトルミネッサンスを用いた欠陥検査装置により特定できる。
次に、炭化珪素層１０の第１の面Ｐ１側から不純物のイオン注入を行い、ｎ＋形のドレイン領域２２、ｎ－形のドリフト領域２４、ｐ形の第１のボディ領域２６ａ、ｐ形の第２のボディ領域２６ｂ、ｎ＋形の第１のソース領域２８ａ、ｎ＋形の第２のソース領域２８ｂ、ｐ＋形の第１のコンタクト領域３０ａ、及びｐ＋形の第２のコンタクト領域３０ｂを形成する。
次に、事前に位置が特定された結晶欠陥３４を含む領域（図２中の実線及び点線で囲まれたＸ）に、ｐ形不純物をイオン注入する。ｐ形不純物は、例えば、アルミニウムである。
例えば、マスクを用いないマスクレス露光装置を用いて、レジストの領域Ｘに対応する部分に開口部を設ける。開口部が設けられたレジストをマスクにｐ形不純物をイオン注入することで、パッチ領域３２が形成される。
次に、炭化珪素層１０の中にイオン注入された不純物を活性化する熱処理を行う。
その後、公知のプロセス技術を用いて、ゲート絶縁層１８、ゲート電極１６、層間絶縁層２０、ソース電極１２、及びドレイン電極１４を形成する。
以上の製造方法により、図１ないし図３に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
炭化珪素を用いたＭＯＳＦＥＴでは、高い信頼性を備えたゲート絶縁層が要求される。
図４は、比較例の半導体装置の模式断面図である。図４は、図１に相当する断面図である。
比較例のＭＯＳＦＥＴ９００は、炭化珪素層１０がパッチ領域３２を含まない点で第１の実施形態と異なる。
図５は、比較例の半導体装置の課題の説明図である。図５は、ＭＯＳＦＥＴ９００のオフ状態でのバイアス条件を示す。
ソース電極１２とドレイン電極１４との間には、正の高電圧、例えば、１５００Ｖが印加される。また、ソース電極１２とゲート電極１６との間には、負の電圧、例えば、－６Ｖが印加される。
結晶欠陥３４は、例えば、ＳｉＣのバンドギャップ内に準位を形成する。バンドギャップ内の準位に起因して、電子正孔対（ｅｌｅｃｔｒｏｎ ｈｏｌｅ ｐａｉｒ）が生成される。
生成された電子正孔対の正孔は、図５に示すように、ドリフト領域内の電界によりゲート電極１６側に移動する。移動した正孔がゲート絶縁層１８に注入される。正孔がゲート絶縁層１８に注入されると炭化珪素層１０とゲート電極１６との間に流れるリーク電流量が大きくなる。リーク電流量が大きくなることで、ゲート絶縁層１８の絶縁破壊が生じやすくなる。よって、ゲート絶縁層１８の信頼性が低下するおそれがある。
また、結晶欠陥３４が第１の面Ｐ１に露出すると、第１の面Ｐ１に凹部が形成される。例えば、凹部の上のゲート絶縁層１８には、形状に起因して電界集中が生じやすくなる。したがって、凹部の上のゲート絶縁層１８の絶縁破壊が生じやすくなる。よって、ゲート絶縁層１８の信頼性が低下するおそれがある。
図６は、第１の実施形態の半導体装置の作用及び効果の説明図である。図６は、ＭＯＳＦＥＴ１００のオフ状態でのバイアス条件を示す。図５と同様のバイアスが、ソース電極１２とドレイン電極１４との間、及び、ソース電極１２とゲート電極１６との間に印加される。
第１の実施形態のＭＯＳＦＥＴ１００は、炭化珪素層１０がパッチ領域３２を含む。パッチ領域３２は、結晶欠陥３４の第１の面Ｐ１側の端部を囲む。
結晶欠陥３４に起因して発生した正孔は、図６に示すように、パッチ領域３２を通ってソース電極１２に流れる。したがって、ゲート絶縁層１８に注入される正孔の量が比較例の場合に比べ低減する。よって、ゲート絶縁層１８の信頼性が向上する。
また、ＭＯＳＦＥＴ１００では、パッチ領域３２が空乏化することにより、ゲート絶縁層１８に印加される電界の強度が低下する。したがって、第１の面Ｐ１に凹部が存在していても、凹部の上のゲート絶縁層１８の電界集中が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
パッチ領域３２の深さｄ１は、第１のボディ領域２６ａの深さｄ２及び第２のボディ領域２６ｂの深さｄ３よりも浅いことが好ましい。パッチ領域３２の深さｄ１は、第１のボディ領域２６ａの深さｄ２の９０％以下であることが好ましく、８０％以下であることがより好ましい。パッチ領域３２の深さｄ１は、第２のボディ領域２６ｂの深さｄ３の９０％以下であることが好ましく、８０％以下であることがより好ましい。
パッチ領域３２の深さｄ１を、第１のボディ領域２６ａの深さｄ２及び第２のボディ領域２６ｂの深さｄ３よりも浅くすることで、ＭＯＳＦＥＴ１００のオフ状態で、パッチ領域３２とドリフト領域２４との間でアバランシェ降伏が生じることを抑制できる。したがって、パッチ領域３２を設けることによるＭＯＳＦＥＴ１００の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）の低下が抑制できる。
パッチ領域３２の深さｄ１は、第１のボディ領域２６ａの深さｄ２の５０％以上であることが好ましく、６０％以下であることがより好ましい。パッチ領域３２の深さｄ１は、第２のボディ領域２６ｂの深さｄ３の５０％以上であることが好ましく、６０％以下であることがより好ましい。
パッチ領域３２の深さｄ１を深くすることで、ＭＯＳＦＥＴ１００のオフ状態でパッチ領域３２に形成される空乏層がゲート絶縁層１８に到達することが抑制できる。したがって、ゲート絶縁層１８に印加される電界の強度が増加することが抑制できる。よって、ゲート絶縁層１８の信頼性が向上する。
また、パッチ領域３２の深さｄ１を深くすることで、パッチ領域３２を通ってソース電極１２に流れる正孔の量が多くなる。したがって、ゲート絶縁層１８に注入される正孔の量が比較例の場合に比べ低減する。よって、ゲート絶縁層１８の信頼性が向上する。
パッチ領域３２のｐ形不純物濃度は、第１のボディ領域２６ａのｐ形不純物濃度及び第２のボディ領域２６ｂのｐ形不純物濃度よりも低いことが好ましい。パッチ領域３２のｐ形不純物濃度は、１×１０１９ｃｍ－３以下であることが好ましい。
パッチ領域３２のｐ形不純物濃度が低くなることで、ＭＯＳＦＥＴ１００のオフ状態で、パッチ領域３２とドリフト領域２４との間でアバランシェ降伏が生じることを抑制できる。したがって、パッチ領域３２を設けることによるＭＯＳＦＥＴ１００の降伏電圧の低下が抑制できる。
パッチ領域３２のｐ形不純物濃度は、１×１０１８ｃｍ－３以上であることが好ましく、３×１０１８ｃｍ－３以上であることがより好ましい。
パッチ領域３２のｐ形不純物濃度を高くすることで、ＭＯＳＦＥＴ１００のオフ状態で、パッチ領域３２に形成される空乏層がゲート絶縁層１８に到達することが抑制できる。したがって、ゲート絶縁層１８に印加される電界の強度が増加することが抑制できる。よって、ゲート絶縁層１８の信頼性が向上する。
また、パッチ領域３２のｐ形不純物濃度を高くすることで、ＭＯＳＦＥＴ１００のオフ状態でパッチ領域３２を通ってソース電極１２に流れる正孔の量が多くなる。したがって、ゲート絶縁層１８に注入される正孔の量が低減する。よって、ゲート絶縁層１８の信頼性が向上する。
パッチ領域３２は、第１のボディ領域２６ａ及び第２のボディ領域２６ｂの両方に接することが好ましい。第１のボディ領域２６ａ及び第２のボディ領域２６ｂの両方を、正孔をソース電極１２に流す経路として機能させることができる。したがって、ゲート絶縁層１８に注入される正孔の量が低減する。よって、ゲート絶縁層１８の信頼性が向上する。
以上、第１の実施形態によれば、ゲート絶縁層の信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、結晶欠陥が面欠陥である点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については一部記述を省略する。
第２の実施形態の半導体装置は、結晶欠陥が面欠陥である点以外は、第１の実施形態と同様である。以下、第１の実施形態と重複する内容については一部記述を省略する。
図７は、第２の実施形態の半導体装置の模式上面図である。図７は、第１の実施形態の図２に対応する図である。
第２の実施形態のＭＯＳＦＥ２００では、炭化珪素層１０に含まれる結晶欠陥３４が面欠陥である。結晶欠陥３４は、例えば、積層欠陥である。
結晶欠陥３４が面欠陥であるため、図７に示すように、第１の面Ｐ１に露出する結晶欠陥３４は線形状である。パッチ領域３２は、第１の面Ｐ１において線形状の結晶欠陥３４をすべて囲む。
以上、第２の実施形態によれば、第１の実施形態と同様、ゲート絶縁層の信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第６の炭化珪素領域が第３の炭化珪素領域と離間する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
第３の実施形態の半導体装置は、第６の炭化珪素領域が第３の炭化珪素領域と離間する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する。
図８は、第３の実施形態の半導体装置の模式断面図である。図８は、第１の実施形態の図１に対応する図である。
第３の実施形態のＭＯＳＦＥ３００は、パッチ領域３２と第２のボディ領域２６ｂが離間する。パッチ領域３２と第２のボディ領域２６ｂの間にドリフト領域２４の一部が挟まれる。
以上、第３の実施形態によれば、第１の実施形態と同様、ゲート絶縁層の信頼性の向上が可能なＭＯＳＦＥＴが実現できる。
以上、第１ないし第３の実施形態では、炭化珪素の結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣなど、その他の結晶構造の炭化珪素に適用することも可能である。
また、第１ないし第３の実施形態では、炭化珪素層のシリコン面にゲート絶縁層を設ける場合を例に説明したが、炭化珪素のその他の面、例えば、カーボン面、ｍ面、ａ面、（０－３３－８）面などにゲート絶縁層を設ける場合にも本発明を適用することは可能である。
また、第１ないし第３の実施形態では、第１導電形がｎ形、第２導電形がｐ形の場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。この場合、ＭＯＳＦＥＴはｐチャネル型となる。
また、Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）に本発明を適用することは可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２４ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１のボディ領域（第２の炭化珪素領域）
２６ｂ 第２のボディ領域（第３の炭化珪素領域）
２８ａ 第１のソース領域（第４の炭化珪素領域）
２８ｂ 第２のソース領域（第５の炭化珪素領域）
３２ パッチ領域（第６の炭化珪素領域）
３４ 結晶欠陥
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２４ ドリフト領域（第１の炭化珪素領域）
２６ａ 第１のボディ領域（第２の炭化珪素領域）
２６ｂ 第２のボディ領域（第３の炭化珪素領域）
２８ａ 第１のソース領域（第４の炭化珪素領域）
２８ｂ 第２のソース領域（第５の炭化珪素領域）
３２ パッチ領域（第６の炭化珪素領域）
３４ 結晶欠陥
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
Ｐ１ 第１の面
Ｐ２ 第２の面
Claims (8)
- 第１の面と、前記第１の面に対向する第２の面と、を有する炭化珪素層であって、
第１導電形の第１の炭化珪素領域と、
前記第１の炭化珪素領域と前記第１の面との間に位置する第２導電形の第２の炭化珪素領域と、
前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域との間に前記第１の炭化珪素領域を挟む第２導電形の第３の炭化珪素領域と、
前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電形の第４の炭化珪素領域と、
前記第３の炭化珪素領域と前記第１の面との間に位置する第１導電形の第５の炭化珪素領域と、
前記第１の炭化珪素領域と前記第１の面との間に位置し、前記第２の炭化珪素領域と前記第３の炭化珪素領域との間に位置する第２導電形の第６の炭化珪素領域と、
少なくとも一部が前記第６の炭化珪素領域の中に位置する結晶欠陥と、
を含む炭化珪素層と、
前記炭化珪素層の前記第１の面の側に位置するゲート電極と、
前記第２の炭化珪素領域と前記ゲート電極との間、前記第３の炭化珪素領域と前記ゲート電極との間、及び前記第６の炭化珪素領域と前記ゲート電極との間に位置するゲート絶縁層と、
前記炭化珪素層の前記第１の面の側に位置する第１の電極と、
前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
を備え、
前記第２の炭化珪素領域及び前記第３の炭化珪素領域を含み前記第１の面に垂直な断面において、前記第６の炭化珪素領域の深さは一定である、半導体装置。 - 前記ゲート絶縁層は前記第６の炭化珪素領域に接する請求項１記載の半導体装置。
- 前記第６の炭化珪素領域は、前記第２の炭化珪素領域及び前記第３の炭化珪素領域に接する請求項１又は請求項２記載の半導体装置。
- 前記第６の炭化珪素領域の深さは、前記第２の炭化珪素領域の深さ及び前記第３の炭化珪素領域の深さよりも浅い請求項１ないし請求項３いずれか一項記載の半導体装置。
- 前記第６の炭化珪素領域の第２導電形不純物濃度は、前記第２の炭化珪素領域の第２導電形不純物濃度及び前記第３の炭化珪素領域の第２導電形不純物濃度よりも小さい請求項１ないし請求項４いずれか一項記載の半導体装置。
- 前記第６の炭化珪素領域の第２導電形不純物濃度は、１×１０１８ｃｍ－３以上である請求項１ないし請求項５いずれか一項記載の半導体装置。
- 前記結晶欠陥は前記第１の面に接する請求項１ないし請求項６いずれか一項記載の半導体装置。
- 前記結晶欠陥の一部は前記第１の炭化珪素領域の中に位置する請求項１ないし請求項７いずれか一項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020122515A JP7404183B2 (ja) | 2020-07-17 | 2020-07-17 | 半導体装置 |
| US17/377,955 US11749722B2 (en) | 2020-07-17 | 2021-07-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020122515A JP7404183B2 (ja) | 2020-07-17 | 2020-07-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022019004A JP2022019004A (ja) | 2022-01-27 |
| JP7404183B2 true JP7404183B2 (ja) | 2023-12-25 |
Family
ID=79292836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020122515A Active JP7404183B2 (ja) | 2020-07-17 | 2020-07-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11749722B2 (ja) |
| JP (1) | JP7404183B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244083A (ja) | 2011-05-24 | 2012-12-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2015015493A (ja) | 2014-09-12 | 2015-01-22 | ローム株式会社 | 半導体装置 |
| JP2015216348A (ja) | 2014-04-23 | 2015-12-03 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP2018101789A (ja) | 2018-01-25 | 2018-06-28 | 株式会社日立製作所 | 半導体スイッチング素子および炭化珪素半導体装置の製造方法 |
| JP2020109793A (ja) | 2019-01-04 | 2020-07-16 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8310028B2 (en) | 2008-01-09 | 2012-11-13 | Rohm Co., Ltd. | Semiconductor device with crystal defect and manufacturing method thereof |
| JP6032831B2 (ja) * | 2012-03-07 | 2016-11-30 | 国立研究開発法人産業技術総合研究所 | ＳｉＣ半導体装置及びその製造方法 |
| JP6219045B2 (ja) * | 2013-03-22 | 2017-10-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP6523887B2 (ja) * | 2015-09-11 | 2019-06-05 | 株式会社東芝 | 半導体装置 |
| JP7254663B2 (ja) * | 2019-08-27 | 2023-04-10 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
| JP7326227B2 (ja) * | 2020-07-01 | 2023-08-15 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 |
-
2020
- 2020-07-17 JP JP2020122515A patent/JP7404183B2/ja active Active
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- 2021-07-16 US US17/377,955 patent/US11749722B2/en active Active
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| JP2020109793A (ja) | 2019-01-04 | 2020-07-16 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
Also Published As
| Publication number | Publication date |
|---|---|
| US11749722B2 (en) | 2023-09-05 |
| JP2022019004A (ja) | 2022-01-27 |
| US20220020853A1 (en) | 2022-01-20 |
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