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JP7399105B2 - 固体撮像素子および映像記録装置 - Google Patents

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Description

本開示は、固体撮像素子および映像記録装置に関する。
複数の半導体基板を積層する３次元実装技術がある。例えば固体撮像素子においては、画素領域が形成された第１の半導体基板と、ロジック回路が形成された第２の半導体基板とが積層される構成が知られている（例えば特許文献１参照）。
特開２０１０－２４５５０６号公報
特許文献１に開示された固体撮像素子では、画素トランジスタを配置するスペースを充分に確保することができない。そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを更に分けて積層することが考えられる。
しかしながら、このような構成では、光電変換素子が形成される基板と、画素トランジスタが形成される基板とを接続する配線が長くなってしまい、光電変換素子の光電変換効率が小さくなってしまうことがある。
そこで、本開示では、積層基板間の配線長を削減して光電変換素子の光電変換効率を向上させることができる固体撮像素子および映像記録装置を提案する。
本開示にかかる固体撮像素子は、光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、第１の半導体基板に対向する第２の半導体基板と、を備え、前記第２の半導体基板は、前記第２の半導体基板の厚さ方向に延びるチャネルと、前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている。
本開示の各実施形態に適用される固体撮像素子の概略構成の一例を示す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の固体撮像素子の水平方向の断面構成の一変形例を表す図である。 図１の構成およびその変形例にかかる固体撮像素子の回路構成の一変形例を表す図である。 図２０の固体撮像素子を３つの基板を積層して構成した例を表す図である。 ロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 ロジック回路を、第３基板に形成した例を表す図である。 本開示の実施形態１にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態１にかかる固体撮像素子の積層体の貼り合わせ位置近傍を示す模式図である。 本開示の実施形態１にかかる増幅トランジスタの構成を示す模式図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の比較例にかかる固体撮像素子を示す模式図である。 本開示の実施形態１の変形例１にかかる固体撮像素子の増幅トランジスタの構成を示す模式図である。 本開示の実施形態１の変形例２にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態１の変形例３にかかる固体撮像素子の断面の一部を示す図である。 本開示の実施形態２にかかる固体撮像素子の積層体の貼り合わせ位置近傍を示す模式図である。 上記の固体撮像素子を備えた撮像システムの概略構成の一例を表す図である。 図３７の撮像システムにおける撮像手順の一例を表す図である。 上記の固体撮像素子を備えた変形例の撮像システムの概略構成の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
［固体撮像素子の概略構成例］
図１～図１９を用いて、固体撮像素子の概略構成例について説明する。
（固体撮像素子の回路構成例）
図１は、本開示の各実施形態に適用される固体撮像素子１の概略構成の一例を示す図である。固体撮像素子１は、受光した光を電気信号に変換して画素信号として出力する。この例では、固体撮像素子１はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサとして構成されている。
図１に示すように、固体撮像素子１は、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を備えている。固体撮像素子１は、これらの３つの基板を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０、及び第３基板３０は、この順に積層されている。
第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、及びシステム制御回路３６を有している。ロジック回路３２、より具体的には水平駆動回路３５は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５の各ブロックの駆動を制御する。
図２～図５は、センサ画素１２および読み出し回路２２の一例を表した図である。以下では、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。ただし、共有単位は画素数を問わない。例えば１つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。また、本例と同様に４つのセンサ画素１２の出力が１つの読み出し回路２２に入力されてもよい。
図２に示すように、各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号１，２，３，４が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与する。各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略する。
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤに電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードは転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードは接地線（ＧＮＤ）等の基準電位線に電気的に接続されている。転送トランジスタＴＲのドレインはフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３（図１参照）に電気的に接続されている。転送トランジスタＴＲは、例えばＣＭＯＳトランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。読み出し回路２２の入力端であるリセットトランジスタＲＳＴのソースはフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインは電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。読み出し回路２２の出力端である選択トランジスタＳＥＬのソースは垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。
転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷がフローティングディフュージョンＦＤに転送される。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位が電源線ＶＤＤの電位にリセットされる。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ，および選択トランジスタＳＥＬは、例えばＣＭＯＳトランジスタである。
なお、図３に示すように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースは増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートは画素駆動線２３（図１参照）に電気的に接続されている。読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースは垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートはリセットトランジスタＲＳＴのソースに電気的に接続されている。
また、図４及び図５に示すように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量Ｃが大きければ、増幅トランジスタＡＭＰで変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受け切れない。さらに、増幅トランジスタＡＭＰで変換した際の電圧Ｖが大きくなりすぎないように、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオン／オフ切り替えすることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表す図である。複数の読み出し回路２２が、垂直信号線２４の延在方向である列方向に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図６に示すように、４つの読み出し回路２２が、垂直信号線２４の延在方向に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号１，２，３，４が付与されている。
（固体撮像素子の物理構成例）
図７及び図８は、固体撮像素子１の水平方向の断面構成の一例を表した図である。図７及び図８の上側の図は、図１の第１基板１０の水平方向における断面構成の一例を表す図である。図７及び図８の下側の図は、図１の第２基板２０の水平方向における断面構成の一例を表す図である。図７には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図８には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図７及び図８の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされている。また、図７及び図８の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
図７及び図８に示すように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において、図７の上下方向である第１方向Ｖ、または、図８の左右方向である第２方向Ｈに帯状に並んで配置されている。なお、図７及び図８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖまたは第２方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｖまたは第２方向Ｈは、マトリクス状に配置された複数のセンサ画素１２の２つの配列方向である行方向および列方向のうち、例えば一方の配列方向である列方向と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送トランジスタＴＲのゲート電極ＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つのゲート電極ＴＧによって円環形状となっている。
上述の半導体基板２１のうち複数の貫通配線５４が貫通する部分に存在する絶縁層５３は、第１方向Ｖまたは第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖまたは第２方向Ｈに延在するとともに、上記絶縁層５３を介して互いに直交する第１方向Ｖまたは第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、及び選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、上記絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、上記絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴ及び選択トランジスタＳＥＬとによって構成されている。
図９～図１２は、固体撮像素子１の水平面内での配線レイアウトの一例を表した図である。図９～図１２には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図９～図１２に記載の配線は、例えば、上述の画素トランジスタ上に設けられた図示しない配線層において互いに異なる層内に設けられている。配線層は、例えば複数の画素駆動線２３および複数の垂直信号線２４、配線層の表面に露出し、第２基板２０と第３基板３０との電気的な接続に用いられる図示しないパッド電極等を有している。
互いに隣接する４つの貫通配線５４は、例えば、図９に示すように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
電源線ＶＤＤは、例えば、図１０に示すように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレイン及びリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、配線２５を介して、互いに電気的に接続されている。
図１１に示すように、２本の電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、制御線として機能する４本の画素駆動線２３は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート電極ＴＧに電気的に接続されている。図１１では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子１，２，３，４が付与されている。
図１２に示すように、垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。出力線として機能する垂直信号線２４は、例えば、第１方向Ｖに並んで配置された各読み出し回路２２の出力端である増幅トランジスタＡＭＰのソースに電気的に接続されている。
（変形例１）
図１３及び図１４は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１３及び図１４の上側の図は、図１の第１基板１０の水平方向における断面構成の一変形例であり、図１３の下側の図は、図１の第２基板２０の水平方向における断面構成の一変形例である。なお、図１３及び図１４の上側の断面図では、図１の第１基板１０の水平方向における断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされている。また、図１３及び図１４の下側の断面図では、図１の第２基板２０の水平方向における断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図１３及び図１４に示すように、図中の行列状に配置された複数のドットとして示される、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７は、第１基板１０の面内において、図１３及び図１４の左右方向である第１方向Ｈに帯状に並んで配置されている。なお、図１３及び図１４には、複数の貫通配線５４、複数の貫通配線４８、および複数の貫通配線４７が第２方向Ｈに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となっている。
絶縁層５３は、第２方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第２方向Ｈに延在するとともに、絶縁層５３を介して第２方向Ｈと直交する第１方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。
図１３では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、および選択トランジスタＳＥＬによって構成されている。
図１４では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第１方向Ｖにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、およびＦＤ転送トランジスタＦＤＧによって構成されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第１方向Ｖにずれて配置されている。このようにした場合には、配線２５（図１０参照）を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（変形例２）
図１５は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１５には、図７の断面構成の一変形例が示されている。
本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例３）
図１６は、上記の固体撮像素子１の水平方向の断面構成の一変形例を表す図である。図１６には、図１５の断面構成の一変形例が示されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例２と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、および選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（変形例４）
図１７は、上記の固体撮像素子１の水平方向の断面構成の一例を表した図である。図１７には、図７の断面構成の一変形例が示されている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。画素分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤに接続される貫通配線５４の近傍と、貫通配線４７の近傍に、未形成領域である隙間を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
図１８は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１８には、図１５の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
図１９は、本変形例にかかる固体撮像素子１の水平方向の断面構成の一例を表した図である。図１９には、図１６の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部４３を有している。
（変形例５）
図２０は、変形例にかかる固体撮像素子１の回路構成の一例を表した図である。本変形例にかかる固体撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図２０に示すように、本変形例にかかる固体撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、およびシステム制御回路３６を有する構成となっている。
このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、および水平駆動回路３５などに対して与える。
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０に形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７、及びシステム制御回路３６は、第３基板３０に形成される。
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲを有する構成を用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、すなわち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手法として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手法としては、ＤＡＣ３８Ａに限られない。
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。
なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（不図示）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明する。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（Ｕ／ＤＣＮＴ）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大きくなるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例にかかる列並列ＡＤＣ搭載の固体撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
図２１は、図２０の固体撮像素子１を、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成した例を表す。
本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。
また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。
また、第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７、および参照電圧供給部３８が形成されている。
上記構成により、上記図１の構成およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の固体撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（変形例６）
図２２は、本変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例では、固体撮像素子１は、第１基板１０、第２基板２０、第３基板３０の３つの基板を積層して構成されていた。しかし、上記図１の構成およびその変形例において、固体撮像素子１が、第１基板１０、第２基板２０の２つの基板を積層して構成されていてもよい。
このとき、ロジック回路３２は、例えば、図２２に示すように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、このように、半導体基板の材料と金属との化合物で形成されている。
これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図２３は、上記図１の構成およびその変形例にかかる固体撮像素子１の断面構成の一変形例を表す。上記図１の構成およびその変形例にかかる第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、自己整合シリサイド(ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ)プロセスを用いて形成されたＣｏＳｉ2やＮｉＳｉ等のシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
［実施形態１］
図２４～図３３を用いて、実施形態１の固体撮像素子について説明する。
（固体撮像素子の全体構成例）
図２４は、本開示の実施形態１にかかる固体撮像素子１００の断面の一部を示す図である。図２４に示すように、固体撮像素子１００は、積層体２００と、積層体３００と、積層体４００と、が貼り合わされた構造を備える。図２４に示す面２３０は、積層体２００と積層体３００とが貼り合わされる面を示す。また、図２４に示す面３４０は、積層体３００と積層体４００とが貼り合わされる面を示す。これらの積層体２００～４００は互いに電気的に接続されている。
積層体２００～４００の下方、つまり、積層体２００の下端には、カラーフィルタ２１１が配置される。カラーフィルタ２１１の下にはオンチップレンズ２１２が配置される。オンチップレンズ２１２は、照射された光を集光する。集光された光はカラーフィルタ２１１を介して、積層体２００が備える光電変換素子２０３へと導かれる。
積層体２００は、トランジスタ等を構成する複数の膜が基板２０１に積層された構成を有する。基板２０１は、例えばＮ型のシリコン基板等の半導体基板である。基板２００には、例えばＰ型の半導体領域２０２（Ｐウェル）が形成される。半導体領域２０２内にはＮ型の半導体領域が形成され、これにより、ＰＮ接合を有するフォトダイオード等である光電変換素子２０３が構成される。光電変換素子２０３は、光電変換により、受光した光を受光した光量に応じた電気信号に変換する。
光電変換素子２０３の上方には、Ｐ＋型の半導体領域であるＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）２０４が形成されている。ＨＡＤ２０４は、正孔蓄積層として機能し、Ｎ型のフォトダイオードである光電変換素子２０３の表面から発生する暗電流を抑制する。
基板２０１上には、Ｎ型の転送トランジスタ２２０が配置されている。転送トランジスタ２２０は、Ｎ型のソース領域であるフローティングディフュージョン（ＦＤ）２２１を含む。転送トランジスタ２２０は、光電変換素子２０３から出力される電気信号を画素トランジスタへ転送する。ＦＤ２２１は、光電変換素子２０３から出力される電気信号を一時的に保持する。
ＦＤ２２１を含む転送トランジスタ２２０及びＨＡＤ２０４は絶縁膜２５０で覆われている。
積層体３００は、トランジスタ等を構成する複数の膜が基板３０１に積層された構成を有する。基板３０１は、例えばＰ型のシリコン基板等の半導体基板である。積層体３００は、上下が反転されて、積層体２００の絶縁膜２５０上に貼り合わされる。
基板３０１上、つまり、基板３０１の、基板２０１と対向する側には、Ｎ型の増幅トランジスタ３１０、Ｎ型のリセットトランジスタ３２０、及び図示しないＮ型の選択トランジスタ等の画素トランジスタが配置されている。画素トランジスタは、光電変換素子２０３で受光した光量に応じた電気信号を読み出す処理を行う。
増幅トランジスタ３１０のゲート電極３１３には配線３１３ｄが接続される。配線３１３ｄは、リセットトランジスタ３２０のソース領域３２１に接続される。また、配線３１３ｄは、コンタクト２２１ｃを介して転送トランジスタ３２０のＦＤ２２１に接続される。
増幅トランジスタ３１０及びリセットトランジスタ３２０等の画素トランジスタは絶縁膜３５０で覆われている。つまり、積層体２００と積層体３００とが貼り合わされる面２３０において、絶縁膜２５０と絶縁膜３５０とが接合される。
基板３０１の下面、つまり、画素トランジスタが配置される側とは反対側には、４層に亘って配線Ｄ１～Ｄ４が形成されている。配線Ｄ１は第１層目の最下層に形成される配線である。配線Ｄ４は第４層目の最上層に形成される配線である。なお、配線の層数は４つに限られず、設計条件等に応じて任意に変更可能である。
配線Ｄ１～Ｄ４は絶縁膜３６０で覆われている。
積層体４００は、トランジスタ等を構成する複数の膜が基板４０１に積層された構成を有する。基板４０１は、例えばシリコン基板等の半導体基板である。積層体４００は、上下が反転されて、積層体３００の配線Ｄ４上に接合される。図２４の例では、配線Ｄ４と積層体４００の配線との接合点４０２は、画素が配置される画素領域に重畳する。
積層体４００の配線には、基板４０１上、つまり、基板４０１の、基板３０１と対向する側に配置された複数のロジックトランジスタＴｒが接続される。積層体４００の配線およびロジックトランジスタＴｒは絶縁膜４５０に覆われている。積層体４００の配線およびロジックトランジスタＴｒによりロジック回路が構成される。ロジック回路は、光電変換素子２０３で生成された電気信号等を処理する、固体撮像素子１００の周辺回路にあたる。
（固体撮像素子の詳細構成例）
次に、図２５を用いて、実施形態１の固体撮像素子１００の詳細構成例について説明する。図２５は、本開示の実施形態１にかかる固体撮像素子１００の積層体２００，３００の貼り合わせ位置近傍を示す模式図である。図２５（ａ）は積層体３００の画素トランジスタが形成された側の上面図であり、（ｂ）～（ｄ）は積層体２００，３００の貼り合わせ位置近傍を示す断面図であり、（ｂ）は（ａ）のＡ－Ａ’線断面図であり、（ｃ）は（ａ）のＢ－Ｂ’線断面図であり、（ｄ）は（ａ）のＣ－Ｃ’線断面図である。なお、図２５（ａ）において、絶縁膜３５０及びコンタクト２２１ｃは省略されている。また、図２５（ｂ）において、コンタクト２２３ｃの位置はずらされている。
図２５（ｃ）に示すように、固体撮像素子１００は、光電変換素子２０３から出力される電気信号を一時的に保持するＦＤ２２１を有する第１の半導体基板としての基板２０１を備える。光電変換素子２０３上にはＨＡＤ２０４が配置される。ＨＡＤ２０４には、上層配線に接続されるコンタクト２０４ｃが接続される。コンタクト２０４ｃは、上層配線を介して接地され、基板２０１の基板電位を０Ｖに固定する。ＦＤ２２１は、転送トランジスタ２２０のソース領域である。転送トランジスタ２２０は、基板２０１上に配置されるゲート絶縁膜２２４、及びゲート絶縁膜２２４上に配置されるゲート電極２２３を備える。ゲート電極２２３には、上層配線に接続されるコンタクト２２３ｃが接続される。コンタクト２２３ｃは、上層配線、積層体４００の配線を介してロジックトランジスタＴｒを含む周辺回路へと接続される。転送トランジスタ２２０は、光電変換素子２０３から出力される電気信号を増幅トランジスタ３１０へ転送する。
固体撮像素子１００は、基板２０１に対向する第２の半導体基板としての基板３０１を備える。基板３０１は、第１のトランジスタとしての増幅トランジスタ３１０を、基板２０１に対向する側に備える。増幅トランジスタ３１０は、基板３０１の厚さ方向に延びるチャネル３１５と、基板３０１の厚さ方向に延び、チャネル３１５を挟み込むマルチゲートとしてのゲート電極３１３と、を備える。チャネル３１５は、基板３０１の一部から構成されており、ゲート電極３１３に電圧が印加されることで、後述するソース領域３１１及びドレイン領域３１２間の電流経路となる。チャネル３１５とゲート電極３１３との間にはゲート絶縁膜３１４が介在される。増幅トランジスタ３１０は、例えば、ゲート電極３１３がゲート絶縁膜３１４を介してチャネル３１５に３面で接続するトライゲートトランジスタとして構成されている。増幅トランジスタ３１０は、転送トランジスタ２２０により光電変換素子２０３から転送された電気信号を増幅して出力する。
図２５（ｄ）に示すように、基板３０１は、基板２０１に対向する側に、ソース領域３２２を含む第２のトランジスタとしてのリセットトランジスタ３２０を備える。リセットトランジスタ３２０は、基板３０１の厚さ方向に延びるチャネル３２５と、基板３０１の厚さ方向に延び、チャネル３２５を挟み込むマルチゲートとしてのゲート電極３２３と、を備える。チャネル３２５は、基板３０１の一部から構成されており、ゲート電極３１３に電圧が印加されることで、後述するソース領域３２１及びドレイン領域３２２間の電流経路となる。チャネル３２５とゲート電極３２３との間にはゲート絶縁膜３２４が介在される。リセットトランジスタ３２０は、例えば、ゲート電極３２３がゲート絶縁膜３２４を介してチャネル３２５に３面で接続するトライゲートトランジスタとして構成されている。リセットトランジスタ３２０は、増幅トランジスタ３１０のゲート電極３１３の電位を電源電位にリセット（初期化）する。リセットトランジスタ３２０は、ＦＤ２２１の電位をリセットするトランジスタでもある。
リセットトランジスタ３２０のゲート電極３２３は、基板３０１の基板２０１と対向する面とは反対の面側から電気信号を伝送する信号線としての配線Ｄ１～Ｄ４に接続されている。具体的には、ゲート電極３２３は、コンタクト３２３ｃを介して配線Ｄ１～Ｄ４に接続される。配線Ｄ１～Ｄ４は、積層体４００の配線を介してロジックトランジスタＴｒを含む周辺回路に接続され、電気信号の授受を行う。
図２５（ｂ）に示すように、基板３０１は、基板２０１に対向する側に選択トランジスタ３３０を備える。選択トランジスタ３３０は、基板３０１の厚さ方向に延びるチャネル３３５と、基板３０１の厚さ方向に延び、チャネル３３５を挟み込むマルチゲートとしてのゲート電極３３３と、を備える。チャネル３３５は、基板３０１の一部から構成されており、ゲート電極３１３に電圧が印加されることで、後述するソース領域３３１及びドレイン領域３３２間の電流経路となる。チャネル３３５とゲート電極３３３との間にはゲート絶縁膜３３４が介在される。選択トランジスタ３３０は、例えば、ゲート電極３３３がゲート絶縁膜３３４を介してチャネル３３５に３面で接続するトライゲートトランジスタとして構成されている。選択トランジスタ３３０は、増幅トランジスタ３１０で増幅された電気信号を処理するため、上層の配線Ｄ１～Ｄ４へと電気信号を伝送するか否かを選択する。
図２５（ａ）に示すように、増幅トランジスタ３１０のゲート電極３１３と選択トランジスタ３３０のゲート電極３３３とは並列に配置される。選択トランジスタ３３０のゲート電極３３３とリセットトランジスタ３２０のゲート電極３２３とは直交するように配置される。
図２５（ｃ）に示すように、増幅トランジスタ３１０のゲート電極３１３はＦＤ２２１に接続されている。具体的には、固体撮像素子１００は、ゲート電極３１３とＦＤ２２１との対向面同士を接続するコンタクト２２１ｃを備える。つまり、図２５の例では、基板３０１の厚さ方向に基板２０１に向かって延びるゲート電極３１３のうちの基板２０１に最も近接した面と、基板２０１の表層に配置されるＦＤ２２１のうちの基板２０１の最表面と、がポリシリコン等のコンタクト２２１ｃにより接続される。換言すれば、コンタクト２２１ｃは、ゲート電極３１３とＦＤ２２１とを最短距離で接続する。
増幅トランジスタ３１０のゲート電極３１３はリセットトランジスタ３２０のソース領域３２１に接続されている。具体的には、増幅トランジスタ３１０のゲート電極３１３は、リセットトランジスタ３２０の方向に延在して配線３１３ｄを構成する。増幅トランジスタ３１０のゲート電極３１３とリセットトランジスタ３２０のソース領域３２１とは、配線３１３ｄにより接続される。
図２５（ｂ）に示すように、基板３０１は、基板３０１の一方の面側から他方の面側へと到達するソース領域３１１，３３１と、基板３０１の一方の面側から他方の面側へと到達するドレイン領域３１２，３２２，３３３とを備える。ソース領域３１１とドレイン領域３１２とは、例えば１×１０１８ｃｍ－３以上の不純物濃度のＮ型の導電型を有し、増幅トランジスタ３１０に含まれる。ソース領域３３１とドレイン領域３３２とは、例えば１×１０１８ｃｍ－３以上の不純物濃度のＮ型の導電型を有し、選択トランジスタ３３０に含まれる。選択トランジスタ３３０のドレイン領域３３２は、増幅トランジスタ３１０のソース領域３１１に接続される。ドレイン領域３２２は、例えば１×１０１８ｃｍ－３以上の不純物濃度のＮ型の導電型を有し、リセットトランジスタ３２０に含まれる。
ここで、リセットトランジスタ３２０のソース領域３２１もＮ型の導電型を有する。ただし、リセットトランジスタ３２０のソース領域３２１は、基板３０１の基板２０１に対向する面側の表層部分にのみ形成され、基板３０１の反対側の面には達していない。ＦＤ２２１から、コンタクト２２１ｃ、増幅トランジスタ３１０のゲート電極３１３、及び配線３１３ｄを介して、リセットトランジスタ３２０のソース領域３２１に至るまでの領域は、フローティングディフュージョンとして機能するＦＤ領域である。ソース領域３２１を他より小さく形成するのは、ＦＤ容量が大きくなるのを避けるためである。
ソース領域３１１，３３１は、基板３０１の基板２０１と対向する面とは反対の面側から電気信号を伝送する信号線としての配線Ｄ１～Ｄ４に接続されている。具体的には、ソース領域３１１は、コンタクト３１１ｃを介して配線Ｄ１～Ｄ４に接続される。ソース領域３３１は、コンタクト３３１ｃを介して配線Ｄ１～Ｄ４に接続される。配線Ｄ１～Ｄ４は、積層体４００の配線を介してロジックトランジスタＴｒを含む周辺回路に接続され、電気信号の授受を行う。
ドレイン領域３１２，３２２，３３３は、基板３０１の基板２０１と対向する面とは反対の面側から電源電位に接続されている。具体的には、ドレイン領域３１２は、コンタクト３１２ｃを介して配線Ｄ１～Ｄ４に接続される。ドレイン領域３２２は、コンタクト３２２ｃを介して配線Ｄ１～Ｄ４に接続される。ドレイン領域３３２は、コンタクト３３２ｃを介して配線Ｄ１～Ｄ４に接続される。配線Ｄ１～Ｄ４は電源電位に接続される。
（ゲート電極の詳細構成例）
上述のように、基板３０１に配置される画素トランジスタは、例えばトライゲートトランジスタとして構成される。ここで、図２６を用い、トライゲートトランジスタの構成について、増幅トランジスタ３１０を例に挙げて更に詳細に説明する。リセットトランジスタ３２０及び選択トランジスタ３３０も、以下に説明する増幅トランジスタ３１０と同様に構成される。
図２６は、本開示の実施形態１にかかる増幅トランジスタ３１０の構成を示す模式図である。図２６（ａ）は、増幅トランジスタ３１０の分解斜視図であり、（ｂ）は増幅トランジスタ３１０の斜視図である。
図２６に示すように、ソース領域３１１、ドレイン領域３１２、及びこれらに挟まれるチャネル３１４は、積層体３００の積層方向ＳＤに沿って直立した板状に構成される。
ソース領域３１１の一部、チャネル３１４の全て、及びドレイン領域３１２の一部は、ゲート絶縁膜３１４により覆われている。ゲート絶縁膜３１４は、例えばＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＨｆＳｉＯＮ、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ４、Ｌａ２Ｏ３、Ｙ２Ｏ３等のＨｉｇｈ－ｋ材料等で構成される。
ゲート絶縁膜３１４は、ゲート電極３１３により覆われている。ゲート電極３１３は、例えばポリシリコン等で構成される。増幅トランジスタ３１３は、ゲート電極３１３がＴａＣｘ、Ｗ、ＷＮｘ、ＴｉＮ等の金属系材料で構成されたメタルゲートトランジスタであってもよい。
トライゲートトランジスタとして構成される増幅トランジスタ３１０においては、板状のチャネルの幅（板の厚さ）と高さ×２とを足し合わせた長さがゲート幅となる。
このように、増幅トランジスタ３１０は、Ｎ型のソース領域３１１、Ｎ型のドレイン領域３１２、及びこれらの領域に挟まれたＰ型のチャネル３１５を有する。そして、増幅トランジスタ３１０の、このＮＰＮ構造のボディの直下に絶縁膜３６０が配置されている。つまり、増幅トランジスタ３１０は、完全空乏型シリコンオンインシュレータ（ＦＤ－ＳＯＩ）構造を有する。
（固体撮像素子の製造処理の例）
次に、図２７～図３１を用いて、実施形態１の固体撮像素子１００の製造処理の例について説明する。図２７～図３１は、本開示の実施形態１にかかる固体撮像素子１００の製造処理の手順の一例を示すフロー図である。なお、図２７～図３１の左図は、固体撮像素子１００の製造処理における図２５（ａ）のＡ－Ａ’線断面図である。図２７～図３１の中央図は、固体撮像素子１００の製造処理における図２５（ａ）のＢ－Ｂ’線断面図である。図２７～図３１の右図は、固体撮像素子１００の製造処理における図２５（ａ）のＣ－Ｃ’線断面図である。
図２７（ａ１）（ｂ１）（ｃ１）に示すように、Ｐ型のシリコン基板等である基板３０１に、素子分離を施した後、トレンチＴＲを形成することでチャネル３１５，３２５を形成する。図示はされないが、このときチャネル３３５も形成される。
図２７（ａ２）（ｂ２）（ｃ２）に示すように、チャネル３１５，３２５，３３５を覆うようにゲート絶縁膜３１４，３２４，３３４を形成する。さらに、ゲート絶縁膜３１４，３２４，３３４を覆うように、ゲート電極３１３，３２３，３３３を形成する。
その後、ゲート電極３１３，３２３，３３３の両側の基板３０１に、１×１０１８ｃｍ－３以上の不純物濃度となるよう、Ｎ型のソース領域３１１，３２１，３３１及びＮ型のドレイン領域３１２，３２２，３３２を形成する。ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２は、トレンチＴＲ深さまで形成する。ソース領域３２１は、他のソース領域３１１，３３１よりも浅く形成する。
図２７（ａ３）（ｂ３）（ｃ３）に示すように、基板３０１上に各構成を覆う絶縁膜３５０を積層していきながら、ゲート電極３１３とソース領域３２１とを接続する配線３１３ｄを形成する。絶縁膜３５０は、配線３１３ｄを含む全体の構成が埋まるまで積層される。
図２８（ａ１）（ｂ１）（ｃ１）に示すように、Ｎ型のシリコン基板等である基板２０１に、Ｐ型の半導体領域２０２を形成し、Ｎ型のフォトダイオード等である光電変換素子２０３を形成し、Ｐ＋型の半導体領域であるＨＡＤ２０４を形成する。
また、基板２０１上にゲート絶縁膜２２４を形成し、ゲート絶縁膜２２４上にゲート電極２２３を形成する。そして、ゲート電極２２３近傍の基板２０１にＮ型のソース領域としてのＦＤ２２１を形成する。
その後、基板２０１上に、各構成を覆うように絶縁膜２５０を形成する。各構成が形成された基板２０１に、上述の基板３０１を反転させ、画素トランジスタが形成された面を基板２０１に対向させて配置する。
図２８（ａ２）（ｂ２）（ｃ２）に示すように、基板２０１と基板３０１とを貼り合わせる。このとき、基板２０１上に形成された絶縁膜２５０と、基板３０１上に形成された絶縁膜３５０とが接合される。
これにより、基板２０１上の転送トランジスタ２２０と、基板３０１上の画素トランジスタとが向かい合わせとなる。また、基板２０１上のＦＤ２２１の直上に、ゲート電極３１３から延伸された配線３１３ｄが配置されることとなる。
図２９（ａ１）（ｂ１）（ｃ１）に示すように、基板３０１の、画素トランジスタが形成された側と反対側の面を研削し、基板３０１を薄膜化する。基板３０１は、例えば、バルクの基板３０１が消失し、チャネル３１５，３２５，３３５のゲート電極３１３，３２３，３３３等に覆われた側と反対側の端部、ゲート絶縁膜３１４，３２４，３３４のＵ字形の両端部、及びゲート電極３１３，３２３，３３３のＵ字形の両端部が露出するまで薄膜化する。ただし、バルクの基板３０１を残した状態としてもよい。図２９（ａ１）（ｂ１）（ｃ１）に示すように、バルクの基板３０１を消失させた場合には、それぞれの画素トランジスタはＦＤ－ＳＯＩ構造となる。
なお、それぞれの画素トランジスタの周囲には、研削された基板３０１の一部が分断された状態で残るが、以降の図では、これらの基板３０１の図示を省略する。
図２９（ａ２）（ｂ２）（ｃ２）に示すように、基板３０１の画素トランジスタが形成された側と反対側の面から、ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２に対応する位置に、１×１０１８ｃｍ－３以上の不純物濃度となるようイオン注入等を行う。これにより、基板３０１の一方の面側から他方の面側に到達するソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２が得られる。
図３０（ａ１）（ｂ１）（ｃ１）に示すように、基板３０１上に各構成を覆う絶縁膜３６０を形成する。そして、絶縁膜３６０，３５０,２５０及び配線３１３ｄを貫通し、基板２０１のＦＤ２２１まで到達する貫通孔ＴＨを形成する。
図３０（ａ２）（ｂ２）（ｃ２）に示すように、貫通孔ＴＨに配線３１３ｄの高さまでポリシリコン等の導電材を充填し、配線３１３ｄとＦＤ２２１とを接続するコンタクト２２１ｃを形成する。
図３１（ａ１）（ｂ１）（ｃ１）に示すように、配線３１３ｄより上方の絶縁膜３５０，３６０をＳｉＯ２等の絶縁材で埋め戻す。
図３１（ａ２）（ｂ２）（ｃ２）に示すように、ゲート電極２２３上にコンタクト２２３ｃを形成して上層配線に接続する。ＨＡＤ２０４上にコンタクト２０４ｃを形成して上層配線に接続する。
また、ゲート電極３２３上にコンタクト３２３ｃを形成して配線Ｄ１～Ｄ４に接続する。図示はされないが、ゲート電極３３３上にもコンタクト３３３ｃを形成して配線Ｄ１～Ｄ４に接続する。
また、ソース領域３１１，３３１上にコンタクト３１１ｃ，３３１ｃを形成して配線Ｄ１～Ｄ４に接続する。ドレイン領域３１２，３２２，３３２上にコンタクト３１２ｃ，３２２ｃ，３３２ｃを形成して配線Ｄ１～Ｄ４に接続する。
その後、ロジックトランジスタＴｒを含む周辺回路および配線等が形成された積層体４００を積層体３００に貼り合わせる。このとき、積層体４００の絶縁膜４５０と、積層体３００の絶縁膜３６０とが接合される。また、積層体４００の配線と、積層体３００の配線Ｄ４とが接続される。これにより、配線Ｄ１～Ｄ４が、適宜、積層体４００の周辺回路、接地線、及び電源電位等に接続されることとなる。
以上により、実施形態１の固体撮像素子１００の製造処理が終了する。
（比較例）
次に、図３２を用いて、比較例の構成と実施形態１の構成とを比較する。図３２は、本開示の比較例にかかる固体撮像素子を示す模式図である。
特許文献１の固体撮像素子においては、画素領域が形成された半導体基板と、ロジック回路が形成された半導体基板とが接合される。つまり、光電変換素子と画素トランジスタとが同一の半導体基板に形成されている。しかしながら、このような構成では、画素トランジスタを配置するスペースを充分に確保することができない。画素トランジスタのうち、例えば増幅トランジスタのサイズが小さいと、相互コンダクタンスｇｍを高めたり、ノイズを充分に低減したりすることが困難である。
そこで、例えば光電変換素子が形成される基板と、画素トランジスタが形成される基板とを分け、それらを接合することが考えられる。このような構成を比較例として図３２に示す。
図３２に示すように、比較例の固体撮像素子は、光電変換素子２０３’及びＨＡＤ２０４’を有する基板２０１’上に、ＦＤ２２１’を備える転送トランジスタ２２０’を有する。基板２０１’の上方には基板３０１’が配置される。基板３０１’の上面、つまり、基板２０１’と反対側の面には、増幅トランジスタ３１０’、リセットトランジスタ３２０’、及び選択トランジスタ３３０’が配置される。これらの画素トランジスタは平面トランジスタである。また、増幅トランジスタ３１０’のゲート電極、リセットトランジスタ３２０’のソース領域、及びＦＤ２２１’が、コンタクト２２１ｃ’及び配線Ｄ１’を介して接続される。
しかしながら、このような構成では、コンタクト２２１ｃ’を配線Ｄ１’の階層まで引き延ばさなければならず、全体の配線長が長くなってしまう。また、増幅トランジスタ３１０’のゲート電極、リセットトランジスタ３２０’のソース領域、及びＦＤ２２１’を接続する構成が複雑になってしまう。このため、ＦＤ２２１’に関わる配線の容量が増し、ＦＤ領域全体の容量も増加してしまう。よって、光電変換素子２０３’の光電変換効率が低下してしまう。
実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをトライゲートトランジスタとして構成し、基板２０１に対向するように配置している。これにより、増幅トランジスタ３１０のゲート電極３１３とＦＤ２２１とを近接させることができる。また、リセットトランジスタ３２０のソース領域３２１とＦＤ２２１とを近接させることができる。このため、ＦＤ２２１に関わる全体の配線、つまり、コンタクト２２１ｃ及び配線３１３ｄの長さを削減して光電変換素子２０３の光電変換効率を向上させることができる。
実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをトライゲートトランジスタとして構成している。このため、増幅トランジスタ３１０を基板２０１側に対向させつつ、リセットトランジスタ３２０のゲート電極３２３のＵ字形の両端部は配線Ｄ１～Ｄ４側へ対向させることができる。これにより、ゲート電極３２３の配線Ｄ１～Ｄ４への接続は、基板３０１の配線Ｄ１～Ｄ４に面する側から行うことができる。
実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをトライゲートトランジスタとして構成している。これにより、基板３０１に対する占有面積を増大させることなく、画素トランジスタのゲート幅を基板３０１表面に対して垂直な方向に拡張することができ、更なる低ノイズ化および相互コンダクタンスｇｍの向上を図ることができる。
実施形態１の固体撮像素子１００によれば、それぞれの画素トランジスタをＦＤ－ＳＯＩ構造としている。これにより、画素トランジスタの微細化を図ることができ、また、寄生容量を抑制して高速の画素トランジスタを得ることができる。
実施形態１の固体撮像素子１００によれば、基板３０１の厚さ方向の全体に亘って分布するソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２を備える。これにより、画素トランジスタを基板２０１側に対向させつつ、ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２の配線Ｄ１～Ｄ４への接続は、基板３０１の配線Ｄ１～Ｄ４に面する側から行うことができる。このため、ソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２と配線Ｄ１～Ｄ４との接続形態が複雑になってしまうことが無い。また、それぞれの画素トランジスタをトライゲートトランジスタとしているので、チャネル３１５，３２５，３３５に対するゲート電極３１３，３２３，３３３の制御性が高い。よって、高不純物濃度のソース領域３１１，３３１及びドレイン領域３１２，３２２，３３２が基板３０１の下面から上面に亘って分布していても、ソース領域３１１，３２１，３３１及びドレイン領域３１２，３２２，３３２間で短絡してしまうことを抑制できる。
以上のような構成により、実施形態１の固体撮像素子１００においては、光電変換素子２０３と画素トランジスタとを別々の基板２０１，３０１に分けたことのメリットを充分に活かすことができる。つまり、光電変換素子と画素トランジスタとを同一基板に配置する場合よりも、光電変換素子２０３及び画素トランジスタのいずれの面積をも拡大することができる。また、単位面積あたりの画素数を増加させることができる。
さらに、実施形態１の固体撮像素子１００においては、基板２０１と基板３０１とをコンタクト２２１ｃを介して接続している。また、基板３０１と基板４０１とを、基板３０１の配線Ｄ３と基板４０１の配線とで接続している。これらの構成により、例えば各基板間を基板の周辺領域に設けたシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）で接続した場合に比べ、基板間接続に必要な面積が小さくて済む。よって、固体撮像素子１００のチップサイズを縮小することができる。または、同じチップサイズで画素領域を拡大することができる。
加えて、実施形態１の固体撮像素子１００においては、コンタクト２２１ｃ及び基板３０１の配線Ｄ３と基板４０１の配線との接合点４０２を、画素領域内に配置している。これにより、よりいっそうチップサイズを縮小し、または、画素領域を拡大することができる。
（変形例１）
次に、図３３を用いて、実施形態１の変形例１の固体撮像素子について説明する。図３３は、本開示の実施形態１の変形例１にかかる固体撮像素子の増幅トランジスタの構成を示す模式図である。変形例１の増幅トランジスタは、実施形態１とは異なるタイプのマルチゲートトランジスタである。変形例１のリセットトランジスタ及び変形例１の選択トランジスタも、以下に説明する増幅トランジスタと同様に構成される。
図３３（ａ）に示すように、変形例１の増幅トランジスタ３１０ａは、ゲート電極３１３ａがゲート絶縁膜３１４ａを介してチャネルに２面で接続するダブルゲートトランジスタとして構成されている。すなわち、増幅トランジスタ３１０ａは、Ｎ型のソース領域３１１ａ、図示しないＮ型のドレイン領域、及びこれらに挟まれる図示しないＰ型のチャネルを備える。
ソース領域３１１ａの一部の両側面、チャネルの全ての両側面、及びドレイン領域の一部の両側面は、ゲート絶縁膜３１４ａにより覆われている。ゲート絶縁膜３１４ａは、実施形態１と同様、Ｈｉｇｈ－ｋ材料等で構成される。図中における、ソース領域３１１ａの一部の下端部、チャネルの全ての下端部、及びドレイン領域の一部の下端部は、絶縁膜３１６ｉｎで覆われている。
ゲート絶縁膜３１４ａ及び絶縁膜３１６ｉｎは、ゲート電極３１３ａにより覆われている。ゲート電極３１３ａからは、リセットトランジスタのソース領域等に接続される配線３１３ｄａが延びる。ゲート電極３１３ａ及び配線３１３ｄａは、実施形態１と同様、ポリシリコンまたは金属系材料等で構成される。
ダブルゲートトランジスタとして構成される増幅トランジスタ３１０ａにおいては、板状のチャネルの高さの２倍分の長さがゲート幅となる。
変形例１の増幅トランジスタ３１０ａもまた、ＮＰＮ構造のボディの直下に絶縁膜３６０が配置されたＦＤ－ＳＯＩ構造のトランジスタとして構成され得る。
図３３（ｂ）に示すように、変形例１の増幅トランジスタ３１０ｂは、ゲート電極３１３ｂがゲート絶縁膜３１４ｂを介してチャネルに４面で接続するゲートオールアラウンド（ＧＡＡ）構造をとる全周トランジスタとして構成されている。すなわち、増幅トランジスタ３１０ｂは、Ｎ型のソース領域３１１ｂ、図示しないＮ型のドレイン領域、及びこれらに挟まれる図示しないＰ型のチャネルを備える。
ソース領域３１１ｂ、チャネル、及びドレイン領域は、絶縁膜３６０に対して直立した板状である。ソース領域３１１ｂは、Ｖ字形に屈曲し、絶縁膜３６０と接する翼部３１１ｗを備える。ドレイン領域は、Ｖ字形に屈曲し、絶縁膜３６０と接する翼部（不図示）を備える。
ソース領域３１１ｂの一部の全周、チャネルの全ての全周、及びドレイン領域の一部の全周は、ゲート絶縁膜３１４ｂにより覆われている。ゲート絶縁膜３１４ｂは、実施形態１と同様、Ｈｉｇｈ－ｋ材料等で構成される。
ゲート絶縁膜３１４ｂは、ゲート電極３１３ｂにより覆われている。ゲート電極３１３ｂからは、リセットトランジスタのソース領域等に接続される配線３１３ｄｂが延びる。ゲート電極３１３ｂ及び配線３１３ｄｂは、実施形態１と同様、ポリシリコンまたは金属系材料等で構成される。
全周トランジスタとして構成される増幅トランジスタ３１０ｂにおいては、板状のチャネルの全周の長さがゲート幅となる。
変形例１の増幅トランジスタ３１０ｂもまた、ＮＰＮ構造のボディの直下に絶縁膜３６０が配置されたＦＤ－ＳＯＩ構造のトランジスタとして構成され得る。
以上のように、画素トランジスタの例として、実施形態１ではトライゲートトランジスタを、変形例１ではダブルゲートトランジスタ及び全周トランジスタを示したが、画素トランジスタの構成はこれらに限られない。画素トランジスタは、様々なタイプのマルチゲートトランジスタの中から任意に選択され得る。
これにより、光電変換素子が形成される基板側、及び画素トランジスタの上層配線側のいずれに対してもコンタクトを取り得る画素トランジスタを構成することができる。
また、これにより、画素トランジスタのチャネルに対する制御性が高まる。よって、ソース領域およびドレイン領域間の短絡を抑制しつつ、光電変換素子が形成される基板側、及び画素トランジスタの上層配線側のいずれに対してもコンタクトを取り得るソース領域およびドレイン領域を構成することができる。
（変形例２）
次に、図３４を用いて、実施形態１の変形例２の固体撮像素子１１０について説明する。図３４は、本開示の実施形態１の変形例２にかかる固体撮像素子１１０の断面の一部を示す図である。
図３４に示すように、変形例２の固体撮像素子１１０においては、転送トランジスタ２２０のゲート電極２２３ｘが、フォトダイオード２０３まで繋がっている。つまり、転送トランジスタ２２０が、縦型の転送ゲートとしてのゲート電極２２３ｘを有する形態であってもよい。
（変形例３）
次に、図３５を用いて、実施形態１の変形例３の固体撮像素子１２０について説明する。図３５は、本開示の実施形態１の変形例３にかかる固体撮像素子１２０の断面の一部を示す図である。
図３５に示すように、変形例３の固体撮像素子１２０においては、積層体３００と積層体４００との電気的な接続が、積層体２００における周辺領域１４と対向する領域でなされている。周辺領域１４は、積層体２００の額縁領域に相当しており、画素領域１３の周縁に設けられている。積層体３００は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、積層体４００は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。積層体３００および積層体４００は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
このように、積層体３００および積層体４００がパッド電極５８，６４同士の接合によって接続されるので、例えば各積層体間を積層体の周辺領域に設けたＴＳＶで接続した場合に比べ、チップサイズを縮小し、または、画素領域を拡大することができる。
［実施形態２］
次に、図３６を用いて、実施形態２の固体撮像素子について説明する。図３６は、本開示の実施形態２にかかる固体撮像素子の積層体の貼り合わせ位置近傍を示す模式図である。実施形態２の固体撮像素子においては、選択トランジスタ５３０が、増幅トランジスタ３１０ｅ等とは異なる基板５０１に配置される点が、上述の実施形態１とは異なる。
なお、図３６（ａ）は、引用する図２５（ａ）のＡ－Ａ’線断面図であり、（ｂ）は図２５（ａ）のＢ－Ｂ’線断面図であり、（ｃ）は図２５（ａ）のＣ－Ｃ’線断面図である。
図３６に示すように、実施形態２の固体撮像素子は、積層体２００、積層体２００に貼り合わされた積層体３００ｅ、及び積層体３００ｅに貼り合わされた積層体５００を備える。
積層体３００ｅの基板３０１ｅは、選択トランジスタを有さない。すなわち、Ｐ型のシリコン基板等である基板３０１ｅは、増幅トランジスタ３１０ｅ及びリセットトランジスタ３２０を備える。
増幅トランジスタ３１０ｅは、例えば、Ｎ型のソース領域３１１ｅ、Ｎ型のドレイン領域３１２ｅ、Ｐ型のチャネル３１５ｅ、ゲート絶縁膜３１４ｅ、及びゲート電極３１３ｅを有するトライゲートトランジスタである。ただし、増幅トランジスタ３１０ｅは、ダブルゲートトランジスタ、全周ゲートトランジスタ等の他のマルチゲートトランジスタであってもよい。増幅トランジスタ３１０ｅは、基板３０１ｅに選択トランジスタが配置されない分、例えば、実施形態１の増幅トランジスタ３１０よりも大きく形成される。
実施形態２の固体撮像素子は、第２の半導体基板としての基板３０１ｅと対向するように、第１の半導体基板としての基板２０１とは反対側に配置される第３の半導体基板としての基板５０１を備える。すなわち、積層体３００ｅと、基板５０１を含む積層体５００とが、基板３０１ｅを覆う絶縁膜３６０と基板５０１を覆う絶縁膜５５０とにおいて、面３５５で接合される。
Ｐ型のシリコン基板等である基板５０１は、増幅トランジスタ５１０ｅで増幅された電気信号を信号線としての配線Ｄ１～Ｄ４へ伝送するか否かを選択する選択トランジスタ５３０を備える。選択トランジスタ５３０は、基板３０１ｅに対向する側とは反対側の面に配置されている。選択トランジスタ５３０は、例えば、基板５０１の表層に設けられたソース領域５３１、チャネル５３５、及びドレイン領域５３２を備え、基板５０１上のゲート絶縁膜５３４、ゲート絶縁膜５３４上のゲート電極５３３を備える平面トランジスタとして構成されている。
選択トランジスタ５３０のドレイン領域５３２は、コンタクト５３２ｃ、配線Ｄ２、及びコンタクト３１１ｃを介して、増幅トランジスタ５１０のソース領域３１１ｅと接続される。選択トランジスタ５３０のソース領域５３１は、コンタクト５３１ｃを介して上層配線と接続される。
実施形態２の固体撮像素子によれば、選択トランジスタ５３０を基板３０１ｅとは別の基板５０１に配置する。これにより、基板３０１ｅ上の増幅トランジスタ３１０ｅを更に大きく構成することができ、よりいっそうの低ノイズ化および相互コンダクタンスｇｍ向上を図ることができる。
なお、実施形態２の構成において、選択トランジスタ５３０は平面トランジスタであるとしたが、これに限られない。選択トランジスタを、実施形態１等と同様、トライゲートトランジスタ等のマルチゲートトランジスタとして構成してもよい。これにより、選択トランジスタのソース領域およびドレイン領域を、選択トランジスタが形成される基板の厚さ方向の全体に亘って分布させることができる。よって、ドレイン領域と、増幅トランジスタ３１０ｅのソース領域３１１ｅとを、対向面同士で接続することができる。また、ソース領域と上層配線とを、対向面同士で接続することができる。このとき、選択トランジスタの上下の向きは問わない。
［実施形態３］
図３７は、実施形態１，２及びそれらの変形例の固体撮像素子のいずれかを備えた撮像システム２の概略構成の一例を表した図である。つまり、撮像システム２には、上述の実施形態１，２及びそれらの変形例の固体撮像素子のいずれであっても搭載することができる。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２を例に挙げる。
映像記録装置としての撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、実施形態１の固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５、および電源部１４６を備えている。撮像システム２において、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
固体撮像素子１００は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、固体撮像素子１００から出力される信号である画像データを処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像素子１００で撮像された動画または静止画を表示する。記憶部１４４は、固体撮像素子１００で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、固体撮像素子１００、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム２における撮像手順について説明する。
図３８は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザによる操作部１４５の操作等により、撮像システム２は撮像開始を受け付ける（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像素子１に送信する（ステップＳ１０２）。撮像素子１００のシステム制御回路（図１のシステム制御回路３６等参照）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
固体撮像素子１００は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、固体撮像素子１００から入力された画像データに基づいて、例えばノイズ低減処理などの所定の信号処理を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
撮像システム２には、小型化もしくは高精細化された固体撮像素子１００が搭載されているので、小型もしくは高精細な撮像システム２を提供することができる。
（変形例）
図３９は、実施形態１，２及びそれらの変形例の固体撮像素子のいずれかを備えた変形例の撮像システム２０１の概略構成の一例を表した図である。つまり、撮像システム２０１は、上述の撮像システム２の変形例である。以下の説明では、実施形態１の固体撮像素子１００を搭載した撮像システム２０１を例に挙げる。
図３９に示すように、撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子１００、制御回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子１００に導き、固体撮像素子１００の受光面に結像させる。
シャッタ装置２０３は、光学系２０２および固体撮像素子１００の間に配置され、制御回路２０５の制御に従って、固体撮像素子１００への光照射期間および遮光期間を制御する。
固体撮像素子１００は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子１００に蓄積された信号電荷は、制御回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
制御回路２０５は、固体撮像素子１００の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子１００およびシャッタ装置２０３を駆動する。
信号処理回路２０６は、固体撮像素子１００から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
このように構成されている撮像システム２０１においても、固体撮像素子１００を適用することにより、全画素で低ノイズによる撮像を実現させることが可能となる。
（応用例１）
本開示にかかる技術は、様々な製品へ応用することができる。例えば、本開示にかかる技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図４０は、本開示にかかる技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４０に示す例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関または駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波または各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波または信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識もしくは路面上の文字等の物体検出処理、または距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い、または集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、または車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０または車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて、駆動力発生装置、ステアリング機構または制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車または対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者または車外に対して、視覚的または聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２、及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図４１は、撮像部１２０３１の設置位置の例を示す図である。
図４１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１～１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア、及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパまたはバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両、歩行者、障害物、信号機、交通標識、または車線等の検出に用いられる。
なお、図４１には、撮像部１２１０１～１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパまたはバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１～１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１～１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１～１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を基に、撮像範囲１２１１１～１２１１４内における各立体物までの距離と、この距離の時間的変化、つまり、車両１２１００に対する相対速度を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度、例えば０ｋｍ／ｈ以上で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、追従停止制御を含む自動ブレーキ制御や、追従発進制御を含む自動加速制御等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１～１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１～１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１～１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示にかかる技術が適用され得る移動体制御システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記の実施形態１，２及びそれらの変形例にかかる固体撮像素子は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示にかかる技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
図４２は、本開示にかかる技術が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図４２では、医師等の術者１１１３１が、内視鏡手術システム１１０００を用いて、診察台１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、この光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって鏡筒１１１０１の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡または側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系、および上述の実施形態１，２及びそれらの変形例の固体撮像素子のいずれかが設けられており、観察対象からの反射光、つまり、観察光は当該光学系によって当該固体撮像素子に集光される。当該固体撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち、観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による照射光の種類、倍率、及び焦点距離等の撮像条件を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開または血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者１１１３１の作業空間の確保の目的で、患者１１１３２の体腔を膨らませるために、気腹チューブ１１１１１を介して体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像またはグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源、またはこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色における各波長の出力強度および出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該手法によれば、固体撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。光の強度の変更のタイミングに同期してカメラヘッド１１１０２の固体撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光である白色光に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し、体組織からの蛍光を観察する自家蛍光観察、またはインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光および励起光の少なくともいずれかを供給可能に構成され得る。
図４３は、図４２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光されてレンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、固体撮像素子で構成される。撮像部１１４０２を構成する固体撮像素子は、いわゆる単板式の１つであってもよいし、いわゆる多板式の複数であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各固体撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の固体撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各固体撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率および焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。このような制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、撮像画像の倍率および焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能、及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具１１１１０、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、またはこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示にかかる技術が適用され得る内視鏡手術システムの一例について説明した。本開示にかかる技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示にかかる技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
［その他の実施形態］
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
また、本技術は以下のような構成も取ることができる。
（１）
光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
第１の半導体基板に対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
前記第２の半導体基板の厚さ方向に延びるチャネルと、
前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている、
固体撮像素子。
（２）
前記マルチゲートと前記フローティングディフュージョンとの対向面同士を接続するコンタクトを備える、
前記（１）に記載の固体撮像素子。
（３）
前記第２の半導体基板は、
前記第１の半導体基板に対向する側に、ソース領域を含む第２のトランジスタを備え、
前記第１のトランジスタの前記マルチゲートは、前記第２のトランジスタの前記ソース領域に接続されている、
前記（１）または（２）に記載の固体撮像素子。
（４）
前記第２の半導体基板は、
前記第２の半導体基板の一方の面側から他方の面側へと到達するソース領域と、
前記第２の半導体基板の一方の面側から他方の面側へと到達するドレイン領域と、を備え、
前記ソース領域は、
前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されており、
前記ドレイン領域は、
前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から電源電位に接続されている、
前記（１）～（３）のいずれか１つに記載の固体撮像素子。
（５）
前記第２の半導体基板は、
前記第２の半導体基板の厚さ方向に延びるチャネルと、
前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第２のトランジスタを、前記第１の半導体基板に対向する側に備え、
前記第２のトランジスタの前記マルチゲートは、
前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されている、
前記（１）または（２）に記載の固体撮像素子。
（６）
前記第１のトランジスタは、前記光電変換素子から出力される前記電気信号を増幅する増幅トランジスタであり、
前記第２のトランジスタは、前記増幅トランジスタの前記マルチゲートの電位を電源電位にリセットするリセットトランジスタである、
前記（５）に記載の固体撮像素子。
（７）
前記第２の半導体基板は、
前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
前記（６）に記載の固体撮像素子。
（８）
前記第２の半導体基板と対向するように前記第１の半導体基板とは反対側に配置される第３の半導体基板を備え、
前記第３の半導体基板は、
前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
前記（６）に記載の固体撮像素子。
（９）
前記第１の半導体基板は、
前記光電変換素子から出力される前記電気信号を前記増幅トランジスタへ転送する転送トランジスタを備える、
前記（６）～（８）のいずれか１つに記載の固体撮像素子。
（１０）
固体撮像素子と、
被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
前記固体撮像素子は、
光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
第１の半導体基板に対向する第２の半導体基板と、を備え、
前記第２の半導体基板は、
前記第２の半導体基板の厚さ方向に延びるチャネルと、
前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されている、
映像記録装置。
１００ 固体撮像素子
２００，３００，４００ 積層体
２０１，３０１，４０１ 基板
２０３ 光電変換素子
２０４ ＨＡＤ
２２０ 転送トランジスタ
２２１ ＦＤ
２２１ｃ，３１２ｃ，３２２ｃ，３２３ｃ，３３１ｃ コンタクト
３１０ 増幅トランジスタ
３１１，３２１，３３１ ソース領域
３１２，３２２，３３２ ドレイン領域
３１３ ゲート電極
３１３ｄ 配線
３２０ リセットトランジスタ
３３０ 選択トランジスタ

Claims (9)

  1. 光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
    前記第１の半導体基板に対向する第２の半導体基板と、を備え、
    前記第２の半導体基板は、
    前記第２の半導体基板の厚さ方向に延びるチャネルと、
    前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
    前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されており、
    前記第２の半導体基板は、
    前記第２の半導体基板の一方の面側から他方の面側へと到達するソース領域と、
    前記第２の半導体基板の一方の面側から他方の面側へと到達するドレイン領域と、をさらに備え、
    前記ソース領域は、
    前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されており、
    前記ドレイン領域は、
    前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から電源電位に接続されている、
    固体撮像素子。
  2. 前記マルチゲートと前記フローティングディフュージョンとの対向面同士を接続するコンタクトを備える、
    請求項１に記載の固体撮像素子。
  3. 前記第２の半導体基板は、
    前記第１の半導体基板に対向する側に、前記ソース領域を含む第２のトランジスタを備え、
    前記第１のトランジスタの前記マルチゲートは、前記第２のトランジスタの前記ソース領域に接続されている、
    請求項１又は２に記載の固体撮像素子。
  4. 光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
    前記第１の半導体基板に対向する第２の半導体基板と、を備え、
    前記第２の半導体基板は、
    前記第２の半導体基板の厚さ方向に延びるチャネルと、
    前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
    前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されており、
    前記第２の半導体基板は、
    前記第２の半導体基板の厚さ方向に延びるチャネルと、
    前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第２のトランジスタを、前記第１の半導体基板に対向する側に備え、
    前記第２のトランジスタの前記マルチゲートは、
    前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されている、
    固体撮像素子。
  5. 前記第１のトランジスタは、前記光電変換素子から出力される前記電気信号を増幅する増幅トランジスタであり、
    前記第２のトランジスタは、前記増幅トランジスタの前記マルチゲートの電位を電源電位にリセットするリセットトランジスタである、
    請求項４に記載の固体撮像素子。
  6. 前記第２の半導体基板は、
    前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
    請求項５に記載の固体撮像素子。
  7. 前記第２の半導体基板と対向するように前記第１の半導体基板とは反対側に配置される第３の半導体基板を備え、
    前記第３の半導体基板は、
    前記増幅トランジスタで増幅された前記電気信号を前記信号線へ伝送するか否かを選択する選択トランジスタを備える、
    請求項５に記載の固体撮像素子。
  8. 前記第１の半導体基板は、
    前記光電変換素子から出力される前記電気信号を前記増幅トランジスタへ転送する転送トランジスタを備える、
    請求項５～７のいずれか１項に記載の固体撮像素子。
  9. 固体撮像素子と、
    被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
    前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
    前記固体撮像素子は、
    光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンを有する第１の半導体基板と、
    第１の半導体基板に対向する第２の半導体基板と、を備え、
    前記第２の半導体基板は、
    前記第２の半導体基板の厚さ方向に延びるチャネルと、
    前記第２の半導体基板の厚さ方向に延び、前記チャネルを挟み込むマルチゲートと、を備える第１のトランジスタを、前記第１の半導体基板に対向する側に備え、
    前記第１のトランジスタの前記マルチゲートは、前記フローティングディフュージョンに接続されており、
    前記第２の半導体基板は、
    前記第２の半導体基板の一方の面側から他方の面側へと到達するソース領域と、
    前記第２の半導体基板の一方の面側から他方の面側へと到達するドレイン領域と、をさらに備え、
    前記ソース領域は、
    前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から前記電気信号を伝送する信号線に接続されており、
    前記ドレイン領域は、
    前記第２の半導体基板の前記第１の半導体基板と対向する面とは反対の面側から電源電位に接続されている、
    映像記録装置。
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