JP7382175B2

JP7382175B2 - 半導体装置

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Publication number: JP7382175B2
Application number: JP2019153441A
Authority: JP
Inventors: 聡蔭山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2019-08-26
Filing date: 2019-08-26
Publication date: 2023-11-16
Anticipated expiration: 2039-08-26
Also published as: JP2021034573A

Description

本発明は、半導体装置に関する。

特許文献１には、合成樹脂を含む材料からなる絶縁層と、当該絶縁層の内部および表面に配置された配線層（特許文献１では導体層）と、当該配線層に接合された半導体チップと、当該半導体チップを封止した樹脂組成物とを備える半導体装置の一例が開示されている。当該半導体装置は、より小型化を図ることが可能であるものの、絶縁層および配線層が曲げに対して脆弱である。このため、特許文献１に開示されているように、当該半導体装置の製造においては、金属板などの支持体層の上に剥離層を形成し、当該剥離層の上に絶縁層および配線層を形成する方法が採られている。支持体層は、配線層に半導体チップを接合させ、かつ当該半導体チップを樹脂封止した後、除去される。剥離層は、支持体層を除去する際、絶縁層および配線層の損傷を防ぐために形成される。剥離層は、チタンなどの金属薄膜からなる。剥離層は、ウエットエッチングにより除去される。

当該半導体装置の製造においては、剥離層を除去した後、絶縁層から露出する配線層の複数の領域を個別に覆う複数の端子を、無電解めっきにより形成することがある。剥離層がチタンからなる場合、剥離層の除去が不十分であると複数の端子の形成が困難となる。このため、ウエットエッチングにより剥離層を完全に除去しようとすると、配線層の組成にチタンが含まれる場合、剥離層とともに配線層が侵食されることがある。配線層が侵食されると、絶縁層から配線層が剥離する要因となるおそれがある。したがって、当該半導体装置の製造過程において、配線層の侵食を抑止する方策が求められる。

特開２０１１－１２４３８１号公報

本発明は上述の事情に鑑み、装置の製造過程において、配線層の侵食を抑止することが可能な半導体装置を提供することをその課題とする。

本発明によって提供される半導体装置は、厚さ方向において互いに反対側を向く主面および裏面と、前記主面から前記裏面に至る複数の貫通部と有する絶縁層と、前記複数の貫通部に対して個別に収容された複数の第１端子と、前記主面、および前記複数の第１端子の双方に接し、かつ前記裏面から前記厚さ方向に離れて位置する下地層を含むとともに、前記複数の第１端子に導通する配線層と、前記配線層に搭載された半導体素子と、前記複数の第１端子の各々の一部を個別に覆う複数の第２端子と、を備え、前記下地層の組成は、金属元素を含み、前記複数の貫通部の各々は、前記主面および前記裏面につながり、かつ当該貫通部の形状を規定する規定面を有し、前記複数の貫通部の前記規定面の各々は、前記裏面から前記厚さ方向に立ち上がる第１部を有し、前記複数の第１端子の各々の一部が、前記複数の貫通部の前記規定面のいずれかの前記第１部に直接覆われていることを特徴としている。

本発明の実施において好ましくは、前記複数の第１端子の各々は、前記厚さ方向において前記主面と同じ側を向く上面と、前記上面とは反対側を向く下面と、前記上面および前記下面につながる側面と、を有し、前記複数の第１端子の前記上面は、前記下地層に接し、前記複数の第１端子の前記側面の各々は、前記複数の貫通部の前記規定面のいずれかの前記第１部に接している。

本発明の実施において好ましくは、前記複数の貫通部の前記規定面の各々は、前記厚さ方向において前記主面と前記裏面との間に位置する第２部をさらに有し、前記第２部は、前記複数の貫通部の前記規定面のいずれかの前記第１部から前記厚さ方向に対して直交する方向に延び、前記複数の第１端子の各々の一部が、前記複数の貫通部の前記規定面のいずれかの前記第２部に直接覆われている。

本発明の実施において好ましくは、前記複数の第１端子の前記上面の各々は、前記複数の貫通部の前記規定面のいずれかの前記第２部に接している。

本発明の実施において好ましくは、前記下地層の組成は、チタンを含む。

本発明の実施において好ましくは、前記配線層は、前記下地層に積層され、かつ金属元素を含む本体層をさらに含み、前記複数の第１端子の組成は、金属元素を含み、前記本体層の組成は、前記複数の第１端子の組成に含まれる同一の金属元素を含む。

本発明の実施において好ましくは、前記複数の第１端子、および前記本体層の組成は、銅を含む。

本発明の実施において好ましくは、前記複数の第１端子、および前記本体層の組成は、ニッケルを含む。

本発明の実施において好ましくは、前記配線層は、前記複数の貫通部に対して個別に収容された部分を含む複数の基部を有し、前記複数の基部の各々は、前記複数の第１端子のいずれかの前記上面に接している。

本発明の実施において好ましくは、前記複数の第１端子の前記側面の各々は、前記複数の貫通部の前記規定面のいずれの前記第１部に覆われていない露出部を含み、前記露出部は、前記複数の第１端子のいずれかの前記下面につながっている。

本発明の実施において好ましくは、前記複数の第２端子の各々は、前記複数の第１端子のいずれかの前記下面を覆う底部と、当該下面につながる前記複数の第１端子のいずれかの前記露出部を覆う側部と、を有する。

本発明の実施において好ましくは、前記複数の基部の各々は、前記複数の第１端子のいずれかの前記露出部と面一である端面を有し、前記複数の第２端子の前記側部の各々は、前記複数の基部のいずれかの前記端面を覆っている。

本発明の実施において好ましくは、前記複数の第２端子の組成は、ニッケルおよび金を含む。

本発明の実施において好ましくは、前記複数の第２端子の組成は、パラジウムをさらに含む。

本発明の実施において好ましくは、前記半導体素子は、前記配線層に対向する複数のパッドを有し、前記複数のパッドは、前記配線層との導通が確保された状態で前記配線層に接合されている。

本発明の実施において好ましくは、前記配線層に搭載された複数の電子部品をさらに備え、前記複数の電子部品の各々は、互いに離れて位置する一対の電極を有し、前記複数の電子部品の前記一対の電極の各々は、前記配線層との導通が確保された状態で前記配線層に接合されている。

本発明の実施において好ましくは、封止樹脂をさらに備え、前記封止樹脂は、前記主面および前記配線層の双方に接し、かつ前記半導体素子、および前記複数の電子部品を覆っている。

本発明にかかる半導体装置によれば、当該装置の製造過程において、配線層の侵食を抑止することが可能となる。

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。図１に対応する平面図であり、複数の接合層、半導体素子、複数の電子部品、および封止樹脂を透過している。図１に示す半導体装置の底面図である。図１のＩＶ－ＩＶ線に沿う断面図である。図１のＶ－Ｖ線に沿う断面図である。図１のＶＩ－ＶＩ線に沿う断面図である。図４の部分拡大図である。図５の部分拡大図である。図１の部分拡大図であり、配線層を透過している。図９のＸ－Ｘ線に沿う断面図である。図９のＸＩ－ＸＩ線に沿う断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。図１に示す半導体装置の製造工程を説明する断面図である。本発明の第２実施形態にかかる半導体装置の部分拡大平面図であり、配線層および封止樹脂を透過している。図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。図２７のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。

本発明を実施するための形態について、添付図面に基づいて説明する。

〔第１実施形態〕
図１～図１１に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、絶縁層１０、複数の第１端子５１、配線層２０、複数の接合層３９、半導体素子３１、複数の電子部品３２、封止樹脂４０、および複数の第２端子５２を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によりものである。当該パッケージ形式は、封止樹脂４０から複数のリードが突出していないことが特徴とされるＱＦＮ（quad flat non-leaded package）である。ここで、図１は、理解の便宜上、封止樹脂４０を透過している。図２は、理解の便宜上、図１に対して複数の接合層３９、半導体素子３１、および複数の電子部品３２をさらに透過している。図２において透過した半導体素子３１、および複数の電子部品３２を、それぞれ想像線（二点鎖線）で示している。図９は、理解の便宜上、図１に対して配線層２０を透過している。

半導体装置Ａ１０の説明においては、その便宜上、絶縁層１０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。

絶縁層１０には、図１～図６に示すように、配線層２０が配置されている。絶縁層１０は、ポリイミドを含む材料からなる。この他の絶縁層１０の材料として、ポリベンゾオキサゾールを含む材料、フェノール樹脂を含む材料、およびポリアミドを含む材料など、有機化合物を主体とする材料を採ることができる。絶縁層１０は、主面１０１、裏面１０２、および複数の貫通部１１を有する。

図４～図６に示すように、主面１０１および裏面１０２は、厚さ方向ｚにおいて互いに反対側を向く。主面１０１は、半導体素子３１、および複数の電子部品３２に対向している。裏面１０２は、半導体装置Ａ１０の外部に対して露出し、かつ半導体装置Ａ１０を実装する際、対象となる配線基板に対向する。図５に示すように、複数の貫通部１１は、主面１０１から裏面１０２に至って絶縁層１０を厚さ方向ｚに貫通している。

図９～図１１に示すように、複数の貫通部１１の各々は、規定面１１１を有する。規定面１１１は、主面１０１および裏面１０２につながっている。規定面１１１は、複数の貫通部１１のうち対象となる当該貫通部１１の形状を規定している。半導体装置Ａ１０においては、複数の貫通部１１の規定面１１１の各々は、第１部１１１Ａを有する。第１部１１１Ａは、裏面１０２から厚さ方向ｚに立ち上がっている。

複数の第１端子５１は、図２～図６（ただし、図４を除く。）に示すように、絶縁層１０の複数の貫通部１１に対して個別に収容されている。半導体装置Ａ１０が示す例においては、複数の第１端子５１の各々は、厚さ方向ｚに沿って視て矩形状である。複数の第１端子５１の組成は、金属元素を含む。当該金属元素は、銅（Ｃｕ）、またはニッケル（Ｎｉ）である。

図９～図１１に示すように、複数の第１端子５１の各々は、上面５１１、下面５１２および側面５１３を有する。上面５１１は、厚さ方向ｚにおいて絶縁層１０の主面１０１と同じ側を向く。下面５１２は、上面５１１とは反対側を向く。側面５１３は、上面５１１および側面５１３につながっている。複数の第１端子５１の各々の一部が、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに直接覆われている。半導体装置Ａ１０においては、複数の第１端子５１の側面５１３の各々は、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに接している。複数の第１端子５１の側面５１３の各々は、露出部５１３Ａを含む。露出部５１３Ａは、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに覆われていない領域である。露出部５１３Ａは、複数の第１端子５１のいずれかの下面５１２につながっている。

配線層２０は、図２～図６（ただし、図３を除く。）に示すように、絶縁層１０の主面１０１、および絶縁層１０の複数の貫通部１１に配置されている。配線層２０は、半導体素子３１、および複数の電子部品３２と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。配線層２０は、複数の第１端子５１に導通している。図７～図１１（ただし、図９を除く。）に示すように、配線層２０は、下地層２０Ａおよび本体層２０Ｂを含む。下地層２０Ａおよび本体層２０Ｂの各々の組成は、ともに金属元素を含む。

下地層２０Ａは、主面１０１と、複数の貫通部１１の規定面１１１と、複数の第１端子５１の上面５１１とに接している。下地層２０Ａは、これらの要素に接するバリア層と、当該バリア層に積層されたシード層とから構成される。バリア層の組成は、チタン（Ｔｉ）を含む。このため、下地層２０Ａの組成は、チタンを含む。シード層の組成は、本体層２０Ｂの組成と同一である。下地層２０Ａは、絶縁層１０の裏面１０２から厚さ方向ｚに離れて位置する。本体層２０Ｂは、下地層２０Ａに積層されている。配線層２０において、本体層２０Ｂが主たる導電経路となる。本体層２０Ｂの組成は、複数の第１端子５１の組成に含まれる同一の金属元素を含む。このため、本体層２０Ｂの組成は、銅、またはニッケルを含む。

図２、図５および図６に示すように、配線層２０は、複数の基部２１、複数の本体部２２、および複数のバンプ部２３を有する。これらのうち、複数の基部２１、および複数の本体部２２は、図７～図１１（ただし、図９を除く。）に示すように、下地層２０Ａおよび本体層２０Ｂから構成される。

図２、図１０および図１１に示すように、複数の基部２１は、絶縁層１０の複数の貫通部１１に対して個別に収容された部分と、絶縁層１０の主面１０１から厚さ方向ｚに突出する部分とを含む。複数の基部２１の各々は、複数の第１端子５１のいずれかに積層されている。このため、複数の基部２１の各々は、複数の第１端子５１のいずれかの上面５１１に接している。厚さ方向ｚに沿って視て、複数の基部２１の各々の形状および大きさは、当該基部２１と重なる複数の第１端子５１のいずれかの形状および大きさと等しい。図１０に示すように、複数の基部２１の各々は、端面２１１を有する。端面２１１は、複数の第１端子５１のいずれかの露出部５１３Ａと面一である。

図２～図６（ただし、図３を除く。）に示すように、複数の本体部２２は、絶縁層１０の主面１０１に配置されている。複数の本体部２２のいくつかは、複数の基部２１のいずれかにつながっている。

図７および図８に示すように、複数のバンプ部２３は、本体層２０Ｂの上に配置されている。複数のバンプ部２３は、本体層２０Ｂから厚さ方向ｚに突出している。複数のバンプ部２３の組成は、本体層２０Ｂの組成に含まれる同一の金属元素を含む。このため、複数のバンプ部２３の組成は、銅、またはニッケルを含む。図２に示すように、複数のバンプ部２３は、複数の第１バンプ部２３１、および複数の第２バンプ部２３２を含む。複数の第１バンプ部２３１の各々は、複数の本体部２２のいずれかを構成する本体層２０Ｂの上に配置されている。複数の第２バンプ部２３２の各々は、複数の基部２１のいずれかを構成する本体層２０Ｂの上に、または複数の本体部２２のいずれかを構成する本体層２０Ｂの上に配置されている。厚さ方向ｚに沿って視て、複数の第１バンプ部２３１の各々の大きさは、複数の第２バンプ部２３２の各々の大きさよりも小である。

複数の接合層３９は、図４～図８に示すように、配線層２０の複数のバンプ部２３に対して個別に配置されている。複数の接合層３９は、導電性を有する。複数の接合層３９の各々は、複数のバンプ部２３のいずれかに接するニッケル層と、当該ニッケル層に積層された錫（Ｓｎ）を含む合金層とにより構成される。当該合金層は、たとえば、錫－銀（Ａｇ）系合金、または錫－アンチモン（Ｓｂ）系合金からなる。複数の接合層３９は、複数の第１接合層３９１、および複数の第２接合層３９２を含む。複数の第１接合層３９１は、複数のバンプ部２３のうち、複数の第１バンプ部２３１に対して個別に配置されている。複数の第２接合層３９２は、複数のバンプ部２３のうち、複数の第２バンプ部２３２に対して個別に配置されている。

半導体素子３１は、図４～図７（ただし、図５を除く。）に示すように、配線層２０の複数のバンプ部２３のうち、複数の第１バンプ部２３１に搭載されている。半導体素子３１は、フリップチップ実装型の素子である。半導体装置Ａ１０が示す例においては、半導体素子３１は、ＬＳＩである。半導体素子３１は、複数のパッド３１１を有する。複数のパッド３１１は、半導体素子３１の内部に構成された回路に導通している。複数のパッド３１１の各々は、複数の第１バンプ部２３１のいずれかに対向している。図７に示すように、複数のパッド３１１の各々は、複数の接合層３９のうち、複数の第１接合層３９１のいずれかを介して複数の第１バンプ部２３１のいずれかに接合されている。すなわち、複数のパッド３１１は、配線層２０との導通が確保された状態で配線層２０に接合されている。これにより、半導体素子３１は、配線層２０に導通している。

複数の電子部品３２の各々は、図２および図５に示すように、配線層２０の複数のバンプ部２３のうち、隣り合う２つの第２バンプ部２３２に搭載されている。複数の電子部品３２は、表面実装型、かつチップ型である。複数の電子部品３２の各々は、抵抗器、コンデンサおよびインダクタなどの受動素子、並びにダイオードのいずれかに該当する。半導体装置Ａ１０が示す例においては、複数の電子部品３２のいずれかが抵抗器である場合は、厚膜（メタルグレーズ皮膜）型の抵抗器を想定している。あわせて、複数の電子部品３２のいずれかがコンデンサである場合は、セラミックコンデンサを想定している。

図１および図５に示すように、複数の電子部品３２の各々は、一対の電極３２１を有する。一対の電極３２１は、互いに離れて位置する。図８に示すように、複数の電子部品３２の一対の電極３２１の各々は、複数の接合層３９のうち、複数の第２接合層３９２のいずれかを介して複数の第２バンプ部２３２のいずれかに接合されている。すなわち、複数の電子部品３２の一対の電極３２１の各々は、配線層２０との導通が確保された状態で配線層２０に接合されている。これにより、複数の電子部品３２は、配線層２０に導通している。

封止樹脂４０は、図４～図６に示すように、絶縁層１０の主面１０１、および配線層２０の双方に接している。封止樹脂４０は、配線層２０（ただし、複数の基部２１の一部を除く。）、半導体素子３１、および複数の電子部品３２を覆っている。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。

複数の第２端子５２は、図３～図６（ただし、図４を除く。）に示すように、複数の第１端子５１の各々の一部を個別に覆い、かつ半導体装置Ａ１０の外部に対して露出している。複数の第２端子５２の各々が、ハンダを介して配線基板に接合されることによって、半導体装置Ａ１０が当該配線基板に実装される。半導体装置Ａ１０においては、複数の第２端子５２の各々は、複数の第１端子５１のいずれかから近い順に、ニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。このため、複数の第２端子５２の組成は、ニッケル、パラジウムおよび金を含む。

図９および図１０に示すように、複数の第２端子５２の各々は、底部５２１および側部５２２を有する。底部５２１は、複数の第１端子５１のいずれかの下面５１２を覆っている。側部５２２は、複数の第１端子５１のいずれかの底部５２１につながり、かつ当該底部５２１から厚さ方向ｚに延びている。複数の第２端子５２の側部５２２の各々は、複数の第１端子５１のいずれかの露出部５１３Ａと、配線層２０の複数の基部２１のいずれかの端面２１１とを覆っている。

次に、図１２～図２６に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図１２～図２６の断面位置は、図６の断面位置と同一である。

最初に、図１２に示すように、基材８０の厚さ方向ｚの一方側の表面に仮固定層８０１を塗布する。基材８０は、ガラス板である。基材８０は、ガラス板の他、シリコンウエハでもよい。仮固定層８０１は、有機化合物を含む材料からなる。

次いで、図１３に示すように、仮固定層８０１の全体を覆う剥離層８０２を形成する。剥離層８０２は、仮固定層８０１に接し、かつチタンからなる金属薄膜と、当該金属薄膜に積層され、かつ銅からなる金属薄膜とからなる。剥離層８０２は、スパッタリング法によりこれらの金属薄膜をそれぞれ成膜することによって形成される。

次いで、図１４に示すように、剥離層８０２を覆う絶縁層８２を形成する。絶縁層８２は、厚さ方向ｚにそれを貫通する複数の貫通部８２１を有する。絶縁層８２は、感光性ポリイミドを含む材料からなる。絶縁層８２は、スピンコータなどを用いて当該材料を剥離層８０２と、複数の導電層８１との全体に塗布した後、当該材料に対してリソグラフィパターニングを施すことにより形成される。これにより、絶縁層８２には、複数の貫通部８２１が形成された状態となる。

次いで、図１５に示すように、剥離層８０２に接し、かつ絶縁層８２の複数の貫通部８２１に対して個別に収容された複数の導電層８１を形成する。複数の導電層８１は、銅からなる。複数の導電層８１は、絶縁層８２をマスクとし、かつ剥離層８０２を導電経路とした電解めっきにより形成される。本工程により、複数の貫通部８２１の各々を囲む絶縁層８２の周面が、複数の導電層８１のいずれかの側面に一様に接する。

次いで、図１６～図１８に示すように、絶縁層８２と、絶縁層８２の複数の貫通部８２１から露出する複数の導電層８１の各々の一部との上に、配線層８３を形成する。配線層８３を形成する工程は、図１６に示す下地層８３Ａを形成する工程と、図１７に示す複数の本体層８３Ｂを形成する工程と、図１８に示す複数のバンプ層８３Ｃを形成する工程とを含む。

まず、図１６に示すように、絶縁層８２と、絶縁層８２の複数の貫通部８２１から露出する複数の導電層８１の各々の一部とを覆う下地層８３Ａを形成する。下地層８３Ａは、絶縁層８２と、複数の貫通部８２１から露出する複数の導電層８１の各々の一部との全体にバリア層をスパッタリング法により成膜させた後、当該バリア層の全体にシード層をスパッタリング法により成膜させることにより形成される。当該バリア層は、厚さが１００ｎｍ～３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ～６００ｎｍの銅からなる。

次いで、図１７に示すように、下地層８３Ａの上に複数の本体層８３Ｂを形成する。複数の本体層８３Ｂは、銅からなる。複数の本体層８３Ｂは、下地層８３Ａの上にリソグラフィパターニングを施した後、下地層８３Ａを導電経路とした電解めっきにより形成される。本工程を経ることにより、絶縁層８２の複数の貫通部８２１の各々は、複数の導電層８１のいずれかと、下地層８３Ａと、複数の本体層８３Ｂのいずれかとにより埋め尽くされた状態となる。

次いで、図１８に示すように、複数の本体層８３Ｂの上に複数のバンプ層８３Ｃを形成する。複数のバンプ層８３Ｃは、銅からなる。複数のバンプ層８３Ｃは、下地層８３Ａ、および複数の本体層８３Ｂの上にリソグラフィパターニングを施した後、下地層８３Ａ、および複数の本体層８３Ｂを導電経路とした電解めっきにより形成される。本工程を経ることにより、配線層８３の形成が完了する。

次いで、図１９に示すように、配線層８３の複数のバンプ層８３Ｃの上に対して、複数の接合層３９を個別に形成する。本工程においては、まず、下地層８３Ａ、複数の本体層８３Ｂ、および複数のバンプ層８３Ｃの上にリソグラフィパターニングを施す。次いで、下地層８３Ａ、複数の本体層８３Ｂ、および複数のバンプ層８３Ｃを導電経路とした電解めっきにより、ニッケル層を形成する。最後に、下地層８３Ａ、複数の本体層８３Ｂ、複数のバンプ層８３Ｃ、および当該ニッケル層を導電経路とした電解めっきにより、当該ニッケル層の上に錫を含む合金層を形成することによって、複数の接合層３９の形成が完了する。

次いで、図２０に示すように、下地層８３Ａの一部を除去する。下地層８３Ａの除去対象は、複数の本体層８３Ｂが積層されていない部分である。下地層８３Ａは、硫酸（Ｈ₂ＳＯ₄）および過酸化水素（Ｈ₂Ｏ₂）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、絶縁層８２の上に積層され、かつ残存した下地層８３Ａと、これに積層された複数の本体層８３Ｂの一部とが、半導体装置Ａ１０の配線層２０の複数の本体部２２となる。あわせて、複数のバンプ層８３Ｃが、半導体装置Ａ１０の配線層２０の複数のバンプ部２３となる。

次いで、図２１に示すように、半導体素子３１、および複数の電子部品３２（図示の都合上、図２１に示す電子部品３２は単数）を、複数の接合層３９を介して配線層２０に接合する。このうち、半導体素子３１は、フリップチップボンディングにより配線層２０に接合される。まず、複数の電子部品３２の一対の電極３２１の各々を、複数の接合層３９のうち、複数の第２接合層３９２のいずれかに仮付けする。次いで、コレットを用いて、半導体素子３１の複数のパッド３１１を、複数の接合層３９のうち、複数の第１接合層３９１に対して個別に仮付けする。次いで、複数の接合層３９をリフローにより溶融させる。最後に、溶融した複数の接合層３９を冷却により固化させることによって、配線層２０に対する半導体素子３１、および複数の電子部品３２の接合が完了する。

次いで、図２２に示すように、絶縁層８２および配線層２０に接する封止樹脂８４を形成する。封止樹脂８４は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂８４は、コンプレッション成型により形成される。本工程を経ることにより、配線層２０、半導体素子３１、および複数の電子部品３２（図示の都合上、図２２に示す電子部品３２は単数）が封止樹脂８４に覆われた状態となる。あわせて、絶縁層８２の複数の貫通部８２１に位置する配線層８３も、封止樹脂８４に覆われた状態となる。

次いで、図２３に示すように、厚さ方向ｚを向く封止樹脂８４の表面にテープ８５を貼り付けた後、基材８０および仮固定層８０１を除去する。まず、封止樹脂８４の当該表面にテープ８５を貼り付ける。テープ８５は、ダイシングテープである。テープ８５は、厚さ方向ｚにおいて封止樹脂８４に対して絶縁層８２とは反対側に位置する。次いで、基材８０にレーザを照射する。これにより、基材８０と仮固定層８０１との接合が弱くなり、仮固定層８０１から基材８０を剥がすことができる。最後に、仮固定層８０１にプラズマを照射することにより、剥離層８０２に付着した仮固定層８０１が除去される。

次いで、図２４に示すように、剥離層８０２を除去する。剥離層８０２は、硫酸および過酸化水素の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、複数の導電層８１の一部が、絶縁層８２から視認できる。

次いで、図２５に示すように、複数の導電層８１と、絶縁層８２と、絶縁層８２の複数の貫通部８２１に位置する配線層８３と、封止樹脂８４とを、第１方向ｘおよび第２方向ｙの双方向に沿った格子状に切断することにより、複数の個片に分割する。切断には、ダイシングブレードなどが用いられる。ただし、本工程においては、テープ８５は切断されない。このため、隣り合う２つの当該個片との間には、溝Ｇが形成される。本工程を経ることにより、当該個片となった絶縁層８２が半導体装置Ａ１０の絶縁層１０となり、かつ当該個片となった封止樹脂８４が半導体装置Ａ１０の封止樹脂４０となる。あわせて、当該個片となった複数の導電層８１が半導体装置Ａ１０の複数の第１端子５１となり、かつ当該個片となった配線層８３が半導体装置Ａ１０の配線層２０の複数の基部２１となる。さらに、複数の基部２１の一部が、封止樹脂４０から視認できる。

最後に、図２６に示すように、複数の第１端子５１の各々の一部と、複数の基部２１の各々の一部とを個別に覆う複数の第２端子５２を形成する。複数の第２端子５２は、無電解めっきにより形成される。以上の工程を経ることにより、半導体装置Ａ１０が製造される。

次に、半導体装置Ａ１０の作用効果について説明する。

半導体装置Ａ１０においては、絶縁層１０の複数の貫通部１１に対して個別に収容された複数の第１端子５１と、複数の第１端子５１に導通する配線層２０と、複数の第１端子５１の各々の一部を個別に覆う複数の第２端子５２とを備える。配線層２０は、複数の第１端子５１に接し、かつ絶縁層１０の裏面１０２から厚さ方向ｚに離れて位置する下地層２０Ａを含む。複数の貫通部１１の各々は、裏面１０２につながり、かつ当該貫通部１１の形状を規定する規定面１１１を有する。複数の貫通部１１の規定面１１１の各々は、裏面１０２から厚さ方向ｚに立ち上がる第１部１１１Ａを有する。複数の第１端子５１の各々の一部が、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに直接覆われている。これにより、半導体装置Ａ１０の製造過程において、図２４に示す剥離層８０２を除去する工程の際、下地層２０Ａ（図２４では下地層８３Ａ）へのエッチング液の到達が複数の導電層８１により阻止される。複数の導電層８１は、図２５に示す個片化の工程において複数の第１端子５１となる要素である。したがって、半導体装置Ａ１０によれば、半導体装置Ａ１０の製造過程において、配線層２０の侵食を抑止することが可能となる。

複数の第１端子５１の各々は、上面５１１および下面５１２につながる側面５１３を有する。複数の第１端子５１の側面５１３の各々は、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに接している。これにより、半導体装置Ａ１０の製造過程において、図２４に示す剥離層８０２を除去する工程の際、エッチング液の侵入は、複数の第１端子５１の側面５１３の各々と、当該側面５１３に接する複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａとの境界で阻止されることとなる。

複数の第１端子５１による配線層２０の侵食の抑止効果は、剥離層８０２の組成と、下地層２０Ａの組成とに、ともにチタンが含まれる場合においてより顕著となる。

複数の第１端子５１の側面５１３の各々は、複数の貫通部１１の規定面１１１のいずれの第１部１１１Ａに覆われていない露出部５１３Ａを含む。露出部５１３Ａは、複数の第１端子５１のいずれかの下面５１２につながっている。一方、複数の第２端子５２の各々は、底部５２１と、複数の第１端子５１のいずれかの露出部５１３Ａを覆う側部５２２とを有する。これにより、半導体装置Ａ１０をハンダにより配線基板に実装する際、当該ハンダが底部５２１のみならず側部５２２にも付着する。これにより、当該配線基板に対する半導体装置Ａ１０の実装強度を向上させることができる。

配線層２０は、複数の貫通部１１に対して個別に収容された部分を含む複数の基部２１を有する。複数の基部２１の各々は、複数の第１端子５１のいずれかの露出部５１３Ａと面一である端面２１１を有する。複数の第２端子５２の側部５２２の各々は、複数の基部２１のいずれかの端面２１１を覆っている。これにより、複数の第２端子５２の側部５２２の各々の厚さ方向ｚの寸法がより大となる。このため、半導体装置Ａ１０をハンダにより配線基板に実装する際、側部５２２に付着する当該ハンダの体積がより大となる。したがって、当該配線基板に対する半導体装置Ａ１０の実装強度をより向上させることができる。

複数の第２端子５２の組成は、ニッケルおよび金を含むことが好ましい。これにより、半導体装置Ａ１０をハンダにより配線基板に実装する際、当該ハンダの熱衝撃から配線層２０および複数の第１端子５１を保護しつつ、当該ハンダの濡れ性が良好なものとなる。複数の第２端子５２の組成に、ニッケルおよび金を含むことに加え、パラジウムを含むことにより、当該ハンダの濡れ性がより良好なものとなる。

半導体装置Ａ１０は、配線層２０に搭載された複数の電子部品３２をさらに備える。複数の電子部品３２は、配線層２０との導通が確保された状態で配線層２０に接合されている。これにより、半導体素子３１に入力される電気信号の電圧調整などを複数の電子部品３２が担うことができる。したがって、半導体装置Ａ１０とともに配線基板に実装される電子部品の数を削減することができる。

〔第２実施形態〕
図２７～図２９に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２７は、先述した半導体装置Ａ１０にかかる図９に対応する部分拡大平面図であり、配線層２０および封止樹脂４０を透過している。

半導体装置Ａ２０においては、絶縁層１０の複数の貫通部１１の構成が、先述した半導体装置Ａ１０の当該構成と異なる。

図２８および図２９に示すように、半導体装置Ａ２０においては、複数の貫通部１１の規定面１１１の各々は、第１部１１１Ａ、第２部１１１Ｂおよび第３部１１１Ｃを有する。第２部１１１Ｂは、厚さ方向ｚにおいて絶縁層１０の主面１０１と裏面１０２との間に位置する。第２部１１１Ｂは、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａから厚さ方向ｚに対して直交する方向に延びている。第３部１１１Ｃは、複数の貫通部１１の規定面１１１のいずれかの第２部１１１Ｂと、主面１０１とにつながっている。第３部１１１Ｃは、凸状の曲面をなしている。

図２８および図２９に示すように、半導体装置Ａ２０においては、複数の第１端子５１の各々の一部が、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａと、当該規定面１１１の第２部１１１Ｂとに直接覆われている。複数の第１端子５１の側面５１３の各々は、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに接している。あわせて、複数の第１端子５１の上面５１１の各々は、複数の貫通部１１の規定面１１１のいずれかの第２部１１１Ｂに接している。これにより、複数の第１端子５１の上面５１１の各々は、当該第１端子５１が収容された複数の貫通部１１のいずれかの形状を規定する規定面１１１の第２部１１１Ｂおよび第３部１１１Ｃがなす絶縁層１０の庇状の部分に接する構成となる。

次に、半導体装置Ａ２０の作用効果について説明する。

半導体装置Ａ２０においては、絶縁層１０の複数の貫通部１１に対して個別に収容された複数の第１端子５１と、複数の第１端子５１に導通する配線層２０と、複数の第１端子５１の各々の一部を個別に覆う複数の第２端子５２とを備える。配線層２０は、複数の第１端子５１に接し、かつ絶縁層１０の裏面１０２から厚さ方向ｚに離れて位置する下地層２０Ａを含む。複数の貫通部１１の各々は、裏面１０２につながり、かつ当該貫通部１１の形状を規定する規定面１１１を有する。複数の貫通部１１の規定面１１１の各々は、裏面１０２から厚さ方向ｚに立ち上がる第１部１１１Ａを有する。複数の第１端子５１の各々の一部が、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに直接覆われている。したがって、半導体装置Ａ２０によっても、半導体装置Ａ２０の製造過程において、配線層２０の侵食を抑止することが可能となる。

半導体装置Ａ２０においては、複数の貫通部１１の規定面１１１の各々は、厚さ方向ｚにおいて絶縁層１０の主面１０１と裏面１０２との間に位置する第２部１１１Ｂを有する。第２部１１１Ｂは、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａから厚さ方向ｚに対して直交する方向に延びている。複数の第１端子５１の各々の一部が、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａと、当該規定面１１１の第２部１１１Ｂとに直接覆われている。これにより、半導体装置Ａ２０の製造過程において、図２４に示す剥離層８０２を除去する工程の際、下地層２０Ａへのエッチング液の到達が複数の第１端子５１によって、半導体装置Ａ１０の場合よりも強固に阻止される。

半導体装置Ａ２０においては、複数の第１端子５１の側面５１３の各々は、複数の貫通部１１の規定面１１１のいずれかの第１部１１１Ａに接している。あわせて、複数の第１端子５１の上面５１１の各々は、複数の貫通部１１の規定面１１１のいずれかの第２部１１１Ｂに接している。これにより、半導体装置Ａ２０の製造過程において、図２４に示す剥離層８０２を除去する工程の際、エッチング液の侵入は、複数の第１端子５１の上面５１１の各々と、当該上面５１１に接する複数の貫通部１１の規定面１１１のいずれかの第２部１１１Ｂとの境界でも阻止されることとなる。したがって、半導体装置Ａ２０による下地層２０Ａへのエッチング液の到達阻止効果は、半導体装置Ａ１０の場合よりもさらに向上する。

本発明は、先述した半導体装置Ａ１０および半導体装置Ａ２０に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。

Ａ１０，Ａ２０：半導体装置
１０：絶縁層
１０１：主面
１０２：裏面
１１：貫通部
１１１：規定面
１１１Ａ：第１部
１１１Ｂ：第２部
１１１Ｃ：第３部
２０：配線層
２０Ａ：下地層
２０Ｂ：本体層
２１：基部
２１１：端面
２２：本体部
２３：バンプ部
２３１：第１バンプ部
２３２：第２バンプ部
３１：半導体素子
３１１：パッド
３２：電子部品
３２１：電極
３９：接合層
３９１：第１接合層
３９２：第２接合層
４０：封止樹脂
５１：第１端子
５１１：上面
５１２：下面
５１３：側面
５１３Ａ：露出部
５２：第２端子
５２１：底部
５２２：側部
８０：基材
８０１：仮固定層
８０２：剥離層
８１：導電層
８２：絶縁層
８２１：貫通部
８３：配線層
８３Ａ：下地層
８３Ｂ：本体層
８３Ｃ：バンプ層
８４：封止樹脂
８５：テープ
Ｇ：溝
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims

厚さ方向において互いに反対側を向く主面および裏面と、前記主面から前記裏面に至る複数の貫通部と、を有する絶縁層と、
前記複数の貫通部に個別に収容された複数の第１端子と、
前記主面に接し、かつ前記裏面から前記厚さ方向に離れた下地層と、前記下地層に積層された本体層と、を含むとともに、前記複数の第１端子に導通する配線層と、
前記配線層に搭載された半導体素子と、
前記複数の第１端子の各々の一部を個別に覆う複数の第２端子と、を備え、
前記下地層および前記本体層の各々は、金属元素を含み、
前記複数の第１端子の各々は、前記本体層に含まれる金属元素と同一の金属元素を含み、
前記複数の第１端子の各々は、前記厚さ方向において前記主面と同じ側を向く上面と、前記厚さ方向において前記上面とは反対側を向く下面と、前記上面および前記下面につながる側面と、を有し、
前記配線層は、各々が前記下地層および前記本体層を含むとともに、前記複数の貫通部に個別に収容された部分を含む複数の基部を有し、
前記複数の第１端子の各々の前記上面は、前記複数の基部のいずれかの前記下地層に接しており、
前記複数の貫通部の各々は、前記主面および前記裏面につながるとともに、前記複数の貫通部のいずれかを規定する規定面を有し、
前記規定面は、前記裏面から前記厚さ方向に立ち上がる第１部を含み、
前記複数の第１端子の各々の前記側面は、前記複数の貫通部のいずれかの前記第１部に接しており、
前記複数の第１端子の各々の前記側面は、前記複数の貫通部のいずれかの前記第１部から露出する露出部を含み、
前記露出部は、前記複数の第１端子のいずれかの前記下面につながっている、半導体装置。
前記複数の貫通部の各々の前記規定面は、前記厚さ方向において前記主面と前記裏面との間に位置する第２部を含み、
前記第２部は、前記複数の貫通部のいずれかの前記第１部から前記厚さ方向に対して直交する方向に延びており、
前記複数の第１端子の各々の一部は、前記複数の貫通部のいずれかの前記第２部に覆われている、請求項１に記載の半導体装置。
前記複数の第１端子の各々の前記上面は、前記複数の貫通部のいずれかの前記第２部に接している、請求項２に記載の半導体装置。
前記下地層は、チタンを含む、請求項１ないし３のいずれかに記載の半導体装置。
前記複数の第１端子の各々と、前記本体層と、は、銅を含む、請求項１ないし４のいずれかに記載の半導体装置。
前記複数の第１端子の各々と、前記本体層と、は、ニッケルを含む、請求項１ないし４のいずれかに記載の半導体装置。
前記複数の第２端子の各々は、前記複数の第１端子のいずれかの前記下面を覆う底部と、前記複数の第１端子のいずれかの前記露出部を覆う側部と、を有する、請求項１ないし６のいずれかに記載の半導体装置。
前記複数の基部の各々は、前記複数の第１端子のいずれかの前記露出部と面一である端面を有し、
前記複数の第２端子の各々の前記側部は、前記複数の基部のいずれかの前記端面を覆っている、請求項７に記載の半導体装置。
前記複数の第２端子の各々は、ニッケルおよび金を含む、請求項１ないし８のいずれかに記載の半導体装置。
前記複数の第２端子の各々は、パラジウムを含む、請求項９に記載の半導体装置。
前記半導体素子は、前記配線層に対向する複数のパッドを有し、
前記複数のパッドの各々は、前記配線層に導電接合されている、請求項１ないし１０のいずれかに記載の半導体装置。
前記配線層に搭載された複数の電子部品をさらに備え、
前記複数の電子部品の各々は、互いに離れた一対の電極を有し、
前記一対の電極の各々は、前記配線層に導電接合されている、請求項１１に記載の半導体装置。
封止樹脂をさらに備え、
前記封止樹脂は、前記主面および前記配線層の双方に接するとともに、前記半導体素子、および前記複数の電子部品を覆っている、請求項１２に記載の半導体装置。