JP7378254B2

JP7378254B2 - マルチプロセッサデバイス

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Publication number: JP7378254B2
Application number: JP2019170809A
Authority: JP
Inventors: 司松井
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2019-09-19
Filing date: 2019-09-19
Publication date: 2023-11-13
Anticipated expiration: 2039-09-19
Also published as: US20210089310A1; CN112527625A; JP2021047729A; EP3796175B1; EP3796175A1

Description

本発明は、マルチプロセッサデバイスに関する。

プログラムの開発においてデバッグにかける時間は多く、効率よくデバッグすることが求められている。また、周期制御を行うプログラムの動作をデバッグする際には、プログラムの動作を止めずにプログラムの遷移やデータの情報を参照する必要がある。そのようなデバッグを行うために、デバッグ専用のハードウェアを用いる手法や、プロセッサをデバッグ用に使用する手法などが知られている。

複数のプロセッサから構成されるマルチプロセッサのデバッグ手法として特許文献１に記載の手法が知られている。特許文献１では、複数のプロセッサの中の１つ以上のプロセッサをデバッグ用に使用し、他のデバッグ対象のプロセッサをデバッグする。この手法ではデバッグ対象のプロセッサの異常の検知にウォッチドッグタイマなどを用いている。

特開２００７－００４３６４号公報

しかしながら、上述したデバッグ専用のハードウェアを用いる手法では、デバッグ専用のハードウェアを追加することにより、デバッグ時にのみ使用されるもののために回路規模の増大を引き起こすという課題がある。

また、特許文献１に記載されるようなマルチプロセッサのデバッグ手法では、周期的にデータの参照を行うために、デバッグ対象のプロセッサのデータを即座に参照できない、または条件分岐などによる追加処理により参照したいデータが参照できなくなる場合がある、といった課題がある。

本発明はこうした課題に鑑みてなされたものであり、その目的は、マルチプロセッサデバイスのより効率的なデバッグを実現できる技術の提供にある。

本発明のある態様はマルチプロセッサデバイスに関する。このマルチプロセッサデバイスは、第１プロセッサと第２プロセッサとを備えるマルチプロセッサデバイスであって、第１プロセッサのデバッグを第２プロセッサを用いて行う際に、第２プロセッサは、第１プロセッサのプログラムカウンタの値を参照し、参照したプログラムカウンタの値を用いてメモリから命令をフェッチするよう構成される。

本発明によれば、マルチプロセッサデバイスのより効率的なデバッグを実現できる。

実施の形態に係るマルチプロセッサデバイスに含まれる第１プロセッサの機能および構成を示すブロック図。実施の形態に係るマルチプロセッサデバイスに含まれる第１プロセッサおよび第２プロセッサの、デバッグモードにおける機能および構成を示すブロック図。デバッグ対象のプログラム部分とデバッグ用のプログラム部分との位置関係の一例を示す図。デバッグ対象のプログラム部分とデバッグ用のプログラム部分との位置関係の別の例を示す図。デバッグ対象のプログラム部分とデバッグ用のプログラム部分との位置関係のさらに別の例を示す図。実施の形態に係るデバッグ手法によるプログラムのデバッグを実行する流れを示す説明図。デバッグ対象の第１プロセッサおよびデバッグ用の第２プロセッサにおける処理を時系列で示すタイムチャート。

以下、添付図面を参照して実施の形態を詳しく説明する。尚、以下の実施の形態は特許請求の範囲に係る発明を限定するものではない。実施の形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

モータ制御などの周期的な制御を行うプログラムのデバッグでは、プログラムの動作を止めずにデータを参照する必要がある。実施の形態では、デバッグ専用モジュールを持たずにマルチプロセッサでのデバッグを行うため、デバッグ対象のプロセッサのプログラムカウンタをデバッグ用のプロセッサが参照して命令をフェッチする。これにより、プログラムの動作を止めることなく、デバッグ用のプロセッサがデバッグ対象のプロセッサと同期してデバッグを行うことが可能となる。

図１は、実施の形態に係るマルチプロセッサデバイスに含まれる第１プロセッサ１００の機能および構成を示すブロック図である。マルチプロセッサデバイスは、図１に示される第１プロセッサ１００と同様の構成を有する少なくともひとつの別のプロセッサをさらに備える。あるいはまた、マルチプロセッサデバイスは、本実施の形態のデバッグ機能が実現可能な程度において互いに異なる構成を有する複数のプロセッサを備えてもよい。本実施の形態は、複数のプロセッサを備えるマルチプロセッサ構成を有するマルチプロセッサデバイスにおけるデバッグ手段に関し、特に複数のプロセッサのうち一部のプロセッサをデバッグ用に使用する際のデバッグ手段に関する。

第１プロセッサ１００は、プログラムカウンタ１０１と、ローカル命令メモリ１０２と、機能ユニット１０３と、レジスタファイル１０４と、ローカルデータメモリ１０５と、バスインタフェース１０６と、を備える。

プログラムカウンタ１０１は、インストラクションポインタ（ＩＰ））、逐次制御カウンタ（ＳｅｑｕｅｎｔｉａｌＣｏｎｔｒｏｌＣｏｕｎｔｅｒ、ＳＣＣ）とも称され、ローカル命令メモリ１０２を参照するためのアドレスを保持する。マルチプロセッサデバイスに含まれる各プロセッサは、自身に固有のプログラムカウンタを有する。

ローカル命令メモリ１０２は第１プロセッサ１００で実行されるプログラムを構成する命令を保持する。第１プロセッサ１００は、通常動作時（すなわち、デバッグモードでない場合）、自身のプログラムカウンタ１０１の値（アドレス）を用いてローカル命令メモリ１０２から命令を機能ユニット１０３にフェッチするよう構成される。

機能ユニット１０３は、プログラムカウンタ１０１の値（アドレス）によりローカル命令メモリ１０２を参照した結果得られた命令を受けて、それを処理する。機能ユニット１０３は、参照した命令のデコードを行い、その結果に応じて各種処理を実行する。機能ユニット１０３により行われる処理は、レジスタファイル１０４のデータおよび／またはローカルデータメモリ１０５のデータを用いた演算と、レジスタファイル１０４に対するデータの送受信と、ローカルデータメモリ１０５に対するデータの送受信と、を含む。

レジスタファイル１０４は、複数のレジスタから構成され、機能ユニット１０３によって行われる演算や処理のための設定やパラメータなどを保持する。機能ユニット１０３は、レジスタファイル１０４に含まれる任意のレジスタの読み出しおよび書き込みを行うことができる。

ローカルデータメモリ１０５は、第１プロセッサ１００で実行されるプログラムのためのデータを保持する。

バスインタフェース１０６は、第１プロセッサ１００が外部にアクセスするためのインタフェースであり、タイマやＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）となどのペリフェラルモジュール（周辺モジュール）や共有メモリや外部バスインタフェースなどが接続される。

図２は、実施の形態に係るマルチプロセッサデバイスに含まれる第１プロセッサ１００および第２プロセッサ２００の、デバッグモードにおける機能および構成を示すブロック図である。図２の例では、第１プロセッサ１００がデバッグされる対象となる（すなわち、デバッグ対象の）プロセッサであり、第２プロセッサ２００がデバッグ対象のプロセッサをデバッグするための（すなわち、デバッグ用の）プロセッサである。第２プロセッサ２００は第１プロセッサ１００と同様の構成を有する。第２プロセッサ２００が備えるプログラムカウンタ２０１、ローカル命令メモリ２０２、機能ユニット２０３、レジスタファイル２０４、ローカルデータメモリ２０５、バスインタフェース２０６はそれぞれ、第１プロセッサ１００のプログラムカウンタ１０１、ローカル命令メモリ１０２、機能ユニット１０３、レジスタファイル１０４、ローカルデータメモリ１０５、バスインタフェース１０６に対応する。

マルチプロセッサデバイスは、第１プロセッサ１００のプログラムカウンタ１０１の値を第２プロセッサ２００が参照可能なように、かつ、第１プロセッサ１００のレジスタファイル１０４およびローカルデータメモリ１０５のデータを第２プロセッサ２００が参照可能なように、構成されている。このような構成は、例えばマルチプロセッサデバイスにおいて、第１プロセッサ１００と第２プロセッサ２００とを配線により適宜結線することにより実現される。

通常動作時は上述の通り、第１プロセッサ１００および第２プロセッサ２００はそれぞれが有するプログラムカウンタ１０１、２０１を用いて命令のフェッチを行う。
デバッグモードにおいて、デバッグ対象の第１プロセッサ１００のデバッグをデバッグ用の第２プロセッサ２００を用いて行う際に、第２プロセッサ２００は以下の処理を行うよう構成される。
（１）第１プロセッサ１００のプログラムカウンタ１０１の値を参照する。
（２）参照したプログラムカウンタ１０１の値を用いて第２プロセッサ２００のローカル命令メモリ２０２から命令を、第２プロセッサ２００の機能ユニット２０３にフェッチする。

第２プロセッサ２００の機能ユニット２０３は、参照した第１プロセッサ１００のプログラムカウンタ１０１の値を用いてフェッチされた命令に基づいて、当該命令が第１プロセッサ１００のデータを参照することを求める場合には、第１プロセッサ１００によって保持されるデータを参照する。例えば、フェッチされた命令が第１プロセッサ１００のレジスタファイル１０４のデータを取得することを求める場合、第２プロセッサ２００の機能ユニット２０３は第１プロセッサ１００のレジスタファイル１０４を参照する。あるいはまた、フェッチされた命令が第１プロセッサ１００のローカルデータメモリ１０５のデータを取得することを求める場合、第２プロセッサ２００の機能ユニット２０３は第１プロセッサ１００のローカルデータメモリ１０５を参照する。

第２プロセッサ２００は、参照の結果得られた第１プロセッサ１００のデータや、第１プロセッサ１００におけるプログラムの遷移情報を、バスインタフェース２０６を介してダンプ先へストア（格納）する。

第２プロセッサ２００で実行されるデバッグ用のプログラムは、第１プロセッサ１００で実行されるデバッグ対象のプログラムを元に、参照したい実行時データが扱われている命令の位置（すなわち、アドレス）を考慮して作成される。その結果、第２プロセッサ２００のローカル命令メモリ２０２は、第１プロセッサ１００で実行されるデバッグ対象のプログラムが格納される位置に関連付けられた位置に、デバッグ対象のプログラムをデバッグするためのデバッグ用のプログラムを保持することとなる。

図３は、デバッグ対象のプログラム部分３０１とデバッグ用のプログラム部分３０２との位置関係の一例を示す図である。デバッグ対象のプログラム部分３０１は四つの命令すなわち、第１プロセッサ１００のローカル命令メモリ１０２のアドレス「０ｘ３０」に保持される「ＬＯＡＤＡ＠Ｐ１」（第１プロセッサ１００においてデータＡをロードせよ）と、アドレス「０ｘ３４」に保持される「ＬＯＡＤＢ＠Ｐ１」（第１プロセッサ１００においてデータＢをロードせよ）と、アドレス「０ｘ３８」に保持される「Ｃ＝Ａ × Ｂ」（ＡとＢとの乗算の結果をＣとせよ）と、アドレス「０ｘ３ｃ」に保持される「ＳＴＯＲＥＣ＠Ｐ１」（第１プロセッサ１００においてデータＣをストアせよ）と、からなる。

デバッグ用のプログラム部分３０２は四つの命令すなわち、第２プロセッサ２００のローカル命令メモリ２０２のアドレス「０ｘ３０」に保持される「ＮＯＰ」（何もしない）と、アドレス「０ｘ３４」に保持される「ＬＯＡＤＡ＠Ｐ１」（第１プロセッサ１００がロードしたデータＡをロードせよ）と、アドレス「０ｘ３８」に保持される「ＳＴＯＲＥＡ＠Ｐ２」（第２プロセッサ２００においてデータＡをストアせよ）と、アドレス「０ｘ３ｃ」に保持される「ＮＯＰ」と、からなる。

図３の例では、ローカル命令メモリ２０２におけるデバッグ用のプログラム部分３０２の開始アドレスは、ローカル命令メモリ１０２におけるデバッグ対象のプログラム部分３０１の開始アドレスと一致する。この場合、第２プロセッサ２００は、第１プロセッサ１００のプログラムカウンタ１０１の値を参照し、参照したプログラムカウンタ１０１の値が示すアドレスに保持される命令を第２プロセッサ２００のローカル命令メモリ２０２から取得し、機能ユニット２０３にフェッチするよう構成される。

図４は、デバッグ対象のプログラム部分３０１とデバッグ用のプログラム部分３０２との位置関係の別の例を示す図である。第１プロセッサ１００のローカル命令メモリ１０２におけるデバッグ対象のプログラム部分３０１のアドレスは図３の例のそれと同じである。しかしながら、第２プロセッサ２００のローカル命令メモリ２０２においてデバッグ用のプログラム部分３０２が格納されているアドレスは、対応するデバッグ対象のプログラム部分３０１が格納されているアドレスと一致しない。図４の例では、デバッグ対象のプログラム部分３０１が格納されているアドレス＋４のアドレスに、デバッグ用のプログラム部分３０２が格納される。

この場合、第２プロセッサ２００は、第１プロセッサ１００のプログラムカウンタ１０１の値を参照し、参照したプログラムカウンタ１０１の値が示すアドレスに「４」を加算して得られるアドレスに保持される命令を第２プロセッサ２００のローカル命令メモリ２０２から取得し、機能ユニット２０３にフェッチするよう構成される。

図５は、デバッグ対象のプログラム部分３０１とデバッグ用のプログラム部分３０２との位置関係のさらに別の例を示す図である。図５の例では、デバッグ対象のプログラム部分３０１が格納されているアドレス－８のアドレスに、デバッグ用のプログラム部分３０２が格納される。この場合、第２プロセッサ２００は、第１プロセッサ１００のプログラムカウンタ１０１の値を参照し、参照したプログラムカウンタ１０１の値が示すアドレスに「８」を減算して得られるアドレスに保持される命令を第２プロセッサ２００のローカル命令メモリ２０２から取得し、機能ユニット２０３にフェッチするよう構成される。

図６は、実施の形態に係るデバッグ手法によるプログラムのデバッグを実行する流れを示す説明図である。デバッグ対象の第１プロセッサ１００は、データのロードとそのデータを用いた乗算を行う。デバッグ用の第２プロセッサ２００は、第１プロセッサ１００がロードしたデータを確認するために、データを参照してダンプを行う。

図６の上段の波形図において、一行目は第１プロセッサ１００、第２プロセッサ２００に共通して入力されるクロック信号を示す。二行目は第１プロセッサ１００のプログラムカウンタ１０１の値を示す。デバッグモードにおいて第２プロセッサ２００もこの値を用いて命令のフェッチを行う。三行目は、二行目で示されるプログラムカウンタ１０１の値の時にデバッグ対象の第１プロセッサ１００が実行する命令を示す。図６の例では、第１プロセッサ１００は、プログラムカウンタ１０１が「０ｘ３０」と「０ｘ３４」の時にそれぞれデータのロードを行い、「０ｘ３８」の時にロードしてきたデータを用いて乗算を行い、「０ｘ３ｃ」の時に乗算した結果のストアを行う。四行目は、二行目で示されるプログラムカウンタ１０１の値の時にデバッグ用の第２プロセッサ２００が実行する命令を示す。図６の例では、第２プロセッサ２００は、プログラムカウンタ１０１が「０ｘ３０」と「０ｘ３ｃ」の時にＮＯＰ命令を実行し、「０ｘ３４」の時に第１プロセッサ１００が「０ｘ３０」の時にロードしたデータのロードを行い、「０ｘ３８」の時にロードしたデータをデバッグ用のダンプ先へストアするための処理を行う。

図７は、デバッグ対象の第１プロセッサ１００およびデバッグ用の第２プロセッサ２００における処理を時系列で示すタイムチャートである。図７には、図６で示した第２プロセッサ２００によるデータの参照を、周期Ｔで繰り返し（すなわち、周期的に）実行している様子が示されている。図７に示される例では、第１プロセッサ１００は周期的な制御を行うための周期制御プログラムを実行し、したがってローカル命令メモリ１０２には周期制御プログラムを構成する命令が格納されている。周期制御プログラムはデバッグ対象となる部分とならない部分とを有する。図７の例では、Ｓ１０１、Ｓ１０２、Ｓ１０４で示される、参照対象の情報を第１プロセッサ１００が所有した状態になるときのプログラム部分がデバッグ対象となる部分であり、Ｓ１０３の追加処理を含むそれ以外の部分がデバッグ対象とならない部分である。

Ｓ１０１で、第１プロセッサ１００は参照対象の情報を所有している状態となる。Ｓ１０１では、参照対象の情報の読み出しや演算などが行われる。Ｓ１０１に対応する処理を参照情報所有処理という。ここで、第２プロセッサ２００は第１プロセッサ１００のプログラムカウンタ１０１を用いて動作するため、Ｓ２０１で、参照対象の情報を第１プロセッサ１００が所有している間に第２プロセッサ２００がその情報を参照する。Ｓ１０２の参照情報所有処理、Ｓ２０２の参照処理はそれぞれＳ１０１、Ｓ２０２と同様である。Ｓ１０３では、分岐処理やメモリアクセスの追加レイテンシなどの追加処理が発生し、第１プロセッサ１００において追加の処理時間が発生する。しかしながら、第２プロセッサ２００は第１プロセッサ１００の参照情報所有処理と同期してデバッグを開始するよう構成されるので、第２プロセッサ２００はＳ１０３の追加処理の間、データを参照することなく待機する。そしてＳ１０１、Ｓ１０２と同様にＳ１０４で参照対象の情報を第１プロセッサ１００が所有してから、Ｓ２０３で第２プロセッサ２００が第１プロセッサ１００のデータを参照している。

本実施の形態に係るマルチプロセッサデバイスによると、デバッグ対象の第１プロセッサ１００のプログラムカウンタ１０１の値を用いて、デバッグ用の第２プロセッサ２００が命令をフェッチすることで、デバッグ対象の挙動に同期してデータを参照することが可能になる。

また、本実施の形態に係るマルチプロセッサデバイスでは、複数のプロセッサのなかからデバッグ用のプロセッサを設定する構成において、デバッグ専用のハードウェアを追加することなく、デバッグ対象の挙動に同期して所望のデータを参照することができる。

一般に、マルチプロセッサ構成において、特定のプロセッサをほかのプロセッサの動作のデバッグに用いる際に、デバッグ対象のプロセッサの動作の細かい進み具合が把握できないため、演算途中のデータの参照が難しいという課題がある。本実施の形態に係るマルチプロセッサデバイスでは、デバッグ対象のプログラムのプログラムカウンタに対応したデバッグ用のプログラムを作成し、デバッグ対象のプロセッサのプログラムカウンタをデバッグ用のプロセッサが参照しその値を用いて命令をフェッチしデバッグを行うことで、デバッグ対象のプロセッサの動作の進み具合に同期した形でデバッグを実行することができる。これにより、演算途中のデータの参照がより容易となり、より効率的、効果的なデバッグを行うことができる。

また、本実施の形態に係るマルチプロセッサデバイスでは、デバッグ対象のプログラムの格納アドレスと、対応するデバッグ用のプログラムの格納アドレスと、が所定の関係を有する。したがって、デバッグ対象のプログラムをデバッグする際に、対応するデバッグ用のプログラムの格納アドレスを別途サーチする必要はなく、デバッグ対象のプログラムの格納アドレス自身からデバッグ用のプログラムの格納アドレスを特定することができる。

以上、実施の形態に係るマルチプロセッサデバイスの構成と動作について説明した。この実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

発明は上記実施の形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

１００第１プロセッサ、１０１プログラムカウンタ、１０２ローカル命令メモリ、１０３機能ユニット、１０４レジスタファイル、１０５ローカルデータメモリ、１０６バスインタフェース。

Claims

第１プロセッサと第２プロセッサとを備えるマルチプロセッサデバイスであって、
前記第１プロセッサのデバッグを前記第２プロセッサを用いて行う際に、前記第２プロセッサは、前記第１プロセッサのプログラムカウンタの値を参照し、参照したプログラムカウンタの値を用いてメモリから命令をフェッチするよう構成されるマルチプロセッサデバイス。
前記第２プロセッサの機能ユニットは、参照したプログラムカウンタの値を用いてフェッチされた命令に基づいて、前記第１プロセッサによって保持されるデータを参照する請求項１に記載のマルチプロセッサデバイス。
前記第１プロセッサおよび前記第２プロセッサはそれぞれ固有のプログラムカウンタを有する請求項１または２に記載のマルチプロセッサデバイス。
前記第２プロセッサは、通常動作時、前記第２プロセッサのプログラムカウンタの値を用いて前記メモリから命令をフェッチするよう構成される請求項３に記載のマルチプロセッサデバイス。
前記メモリは、前記第１プロセッサで実行されるデバッグ対象のプログラムが格納される位置に関連付けられた位置に、デバッグ対象のプログラムをデバッグするためのプログラムを保持する請求項１から４のいずれか一項に記載のマルチプロセッサデバイス。
前記第１プロセッサは周期的な制御を行うためのプログラムを実行し、当該プログラムはデバッグ対象となる部分とならない部分とを有する請求項１から５のいずれか一項に記載のマルチプロセッサデバイス。