[go: up one dir, main page]

JP7351209B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7351209B2
JP7351209B2 JP2019227707A JP2019227707A JP7351209B2 JP 7351209 B2 JP7351209 B2 JP 7351209B2 JP 2019227707 A JP2019227707 A JP 2019227707A JP 2019227707 A JP2019227707 A JP 2019227707A JP 7351209 B2 JP7351209 B2 JP 7351209B2
Authority
JP
Japan
Prior art keywords
conductor layer
terminal
semiconductor device
control
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019227707A
Other languages
English (en)
Other versions
JP2021097145A (ja
Inventor
元人 堀
良成 池田
章 平尾
経宏 中嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2019227707A priority Critical patent/JP7351209B2/ja
Priority to US17/085,274 priority patent/US11658231B2/en
Publication of JP2021097145A publication Critical patent/JP2021097145A/ja
Application granted granted Critical
Publication of JP7351209B2 publication Critical patent/JP7351209B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/072—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D the devices being arranged next to each other
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Power Conversion In General (AREA)
  • Inverter Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。
インバーター装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して、若しくはその一部にＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子を用いた半導体装置を使用している。
このような半導体装置に関し、例えば、一方の主面に正極の主電極、他方の主面に負極の主電極及び制御電極を有する半導体素子を用いる技術が知られている。更に、このような半導体素子を、絶縁板の主面に金属（箔又は板）を設けた２枚の基板間に設け、正極及び負極の主電極を、それぞれ対向する基板の金属と半田等を介して電気的に接続する技術が知られている。ここで、半導体素子の正極及び負極の主電極と電気的に接続される基板の金属には、正極及び負極となる外部接続端子がそれぞれ電気的に接続される。半導体素子の制御電極には、金属ワイヤを介して制御端子が電気的に接続される。
国際公開第２００９／１２５７７９号パンフレット
上記のような半導体装置では、制御端子から半導体素子の制御電極に、その動作（スイッチング）を制御する制御電圧が印加される。半導体素子をオン（ＯＮ）状態にするＯＮ電圧を印加した場合には、主電流は正極側の外部接続端子、それと電気的に接続される基板の金属及び一方の主電極を通じて半導体素子へと流入し、その半導体素子から負極側の他方の主電極、それと電気的に接続される基板の金属及び外部接続端子を通じて外部へと流出する。半導体素子をオフ（ＯＦＦ）状態にするＯＦＦ電圧を印加した場合には、主電流は停止する。
このような半導体装置では、半導体素子の主電極対に接続された外部接続端子間を流れる主電流の電磁界が、制御端子から半導体素子の制御電極までの制御信号経路を流れる電流に対して比較的大きく影響するような配置とすると、制御電圧が影響を受けて半導体素子の動作性能が低下する場合がある。そして逆に、主電流の電磁界の影響を抑えるため、制御信号経路を、主電流の電流経路から極力遠ざけるような配置とすると、半導体装置が大型化する場合がある。
本発明は、半導体素子の動作性能に優れる小型の半導体装置を実現することを目的とする。
１つの態様では、第１導体層と、前記第１導体層と対向する第２導体層と、前記第１導体層と前記第２導体層との間に設けられ、第１制御電極と、前記第１導体層と電気的に接続された第１正極電極と、前記第２導体層と電気的に接続された第１負極電極とを有する第１半導体素子と、平面視で前記第１導体層の第１方向の縁部に設けられた正極端子と、平面視で前記第２導体層の前記第１方向の縁部に設けられた負極端子と、前記第１制御電極と電気的に接続され、平面視で前記第１導体層及び前記第２導体層の前記第１方向とは反対の第２方向の外側に引き出された制御配線と、前記制御配線と電気的に接続され、平面視で前記第１導体層及び前記第２導体層の外側に位置し、前記正極端子及び前記負極端子と並設される端部を有する制御端子とを含む半導体モジュールを備える半導体装置が提供される。
１つの側面では、半導体素子の動作性能に優れる小型の半導体装置を実現することが可能になる。
第１の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第１の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第１の実施の形態に係る半導体装置の一例について説明する図（その３）である。 半導体装置の回路の一例について説明する図である。 第２の実施の形態に係る半導体装置の一例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その３）である。 第２の実施の形態に係る半導体装置の一例について説明する図（その４）である。 第２の実施の形態に係る半導体装置の動作時に流れる電流について説明する図である。 第２の実施の形態に係る半導体装置の端子配置の一例について説明する図である。 第２の実施の形態に係る半導体装置の第１の接続例について説明する図（その１）である。 第２の実施の形態に係る半導体装置の第１の接続例について説明する図（その２）である。 第２の実施の形態に係る半導体装置の第２の接続例について説明する図である。 第２の実施の形態に係る半導体装置の変形例について説明する図である。 第３の実施の形態に係る半導体装置の一例について説明する図である。 第４の実施の形態に係る半導体装置の一例について説明する図である。 第５の実施の形態に係る半導体装置の一例について説明する図である。 第５の実施の形態に係る半導体装置の制御端子の一例について説明する図である。 配線に流れる電流と電磁界との関係について説明する図である。 第６の実施の形態に係る半導体装置の一例について説明する図である。 第７の実施の形態に係る半導体装置の一例について説明する図である。
［第１の実施の形態］
図１～図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図１には、半導体装置の一例の要部平面図を模式的に示している。図２には、図１のＬ１－Ｌ１断面図を模式的に示している。図３（Ａ）及び図３（Ｂ）には、半導体装置の一例の要部分解平面図を模式的に示している。
図１及び図２に示す半導体装置１（半導体モジュール）は、少なくとも１つ、ここでは一例として平面視で２つ（断面視で１つ）の半導体素子２と、半導体素子２を挟んで対向する導体層３及び導体層４を有する。
半導体素子２には、各種半導体素子（半導体チップ）を用いることができる。例えば、半導体素子２には、ＩＧＢＴ、ＭＯＳＦＥＴ、パワーＭＯＳＦＥＴ、ＪＦＥＴ（Junction Field Effect Transistor）、ＨＥＭＴ（High Electron Mobility Transistor）等を含む半導体チップが用いられる。また、逆耐圧性を持たせた逆阻止型ＩＧＢＴ（ＲＢ－ＩＧＢＴ）を用いてもよい。更には、ダイオード（フリーホイールダイオード（ＦＷＤ））を逆並列に接続してもよいし、ＦＷＤを半導体チップ内に含んだ逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ）が用いられてもよい。
また、半導体装置１に複数（この例では２つ）の半導体素子２が含まれる場合、それらには同種の半導体素子２が用いられてもよいし、異種の半導体素子２が用いられてもよい。
半導体素子２を挟んで対向する導体層３及び導体層４には、各種導体材料が用いられる。例えば、導体層３及び導体層４には、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等の導体材料が用いられる。導体層３及び導体層４には、例えば、同一又は同等の形状、サイズを有する導体層が用いられる。図１では便宜上、平面サイズが僅かに異なる導体層３及び導体層４を図示している。導体層３及び導体層４には、導体板、導体箔、導体シート、導体フィルムといった各種形態の導体層を用いることができる。導体層３及び導体層４は、絶縁板上に設けられるものであってもよい。
図１及び図２並びに図３（Ａ）に示すように、半導体素子２は、一方の主面に設けられた正極側の主電極（正極電極）２ａ、並びに他方の主面に設けられた負極側の主電極（負極電極）２ｂ及び制御電極２ｃを有する。例えば、正極電極２ａはコレクタ電極又はドレイン電極として機能し、負極電極２ｂはエミッタ電極又はソース電極として機能し、制御電極２ｃはベース電極又はゲート電極として機能する。
２つの半導体素子２は、対向する導体層３と導体層４との間に、その正極電極２ａ及び負極電極２ｂをそれぞれ導体層３側及び導体層４側に向けて設けられる。２つの半導体素子２の正極電極２ａと導体層３との間、及び負極電極２ｂと導体層４との間は、例えば、図１及び図２に示すように、銅若しくは銀等の焼結材又は半田等の接合材料５を介して、電気的及び機械的に接続される。正極電極２ａと導体層３との間、又は負極電極２ｂと導体層４との間には、接合材料５のほか、一定の電気伝導性及び熱伝導性を有する金属ブロック等の導体材料が介在されてもよい。
半導体素子２の正極電極２ａと接続される一方の導体層３には、図１及び図２並びに図３（Ａ）に示すように、正極側の端子（正極端子）３ａが設けられる。図２には便宜上、導体層３に設けられる正極端子３ａを点線で模式的に図示している。正極端子３ａは、導体層３の、方向Ｄ１の縁部３ｂに設けられる。正極端子３ａは、例えば、銅若しくは銀等の焼結材や半田等によって、或いは超音波接合によって、導体層３と電気的及び機械的に接続される。また、導体層３の一部には、一例として図１及び図３（Ａ）に示すように、平面視で、正極端子３ａが接続される方向Ｄ１の縁部３ｂとは反対側の方向Ｄ２の縁部３ｃに、切り欠き部３ｄが設けられる。図１及び図３（Ａ）には一例として、導体層３に正極電極２ａが接続される２つの半導体素子２の間に、切り欠き部３ｄが設けられた例を図示している。
半導体素子２の負極電極２ｂと接続される他方の導体層４には、図１及び図２並びに図３（Ｂ）に示すように、負極側の端子（負極端子）４ａが設けられる。負極端子４ａは、導体層４の、方向Ｄ１の縁部４ｂに設けられる。負極端子４ａは、例えば、銅若しくは銀等の焼結材や半田等によって、或いは超音波接合によって、導体層４と電気的及び機械的に接続される。
尚、図３（Ａ）は、半導体素子２（及び後述の制御配線６、ワイヤ７及び制御端子８）が接続された導体層３の、半導体素子２側から見た時の要部平面図を模式的に示したものである。図３（Ｂ）は、半導体素子２を挟んで導体層３に対向して設けられる導体層４（その紙面奥行き側に導体層３が対向して設けられる）の、半導体素子２側とは反対側から見た時の要部平面図を模式的に示したものである。
半導体装置１は、図１及び図２並びに図３（Ａ）に示すように、２つの半導体素子２の正極電極２ａと接続される導体層３の切り欠き部３ｄの位置に、導体層３及び導体層４とは分離されて設けられた制御配線６を有する。制御配線６は、方向Ｄ２に向かって導体層３の縁部３ｃの外側及び導体層４の縁部４ｃの外側まで延在する。制御配線６には、ワイヤ７を用いて、２つの半導体素子２の制御電極２ｃが電気的及び機械的に接続される。図２には便宜上、このような導体層３の切り欠き部３ｄに位置する制御配線６、及び半導体素子２の制御電極２ｃと制御配線６とを接続するワイヤ７を、点線で模式的に図示している。
半導体装置１は更に、図１及び図２並びに図３（Ａ）に示すように、制御配線６と電気的及び機械的に接続される制御端子８を有する。ここでは図示を省略するが、制御配線６と制御端子８とは、例えば、ワイヤボンディングによって接続することができる。このほか、制御配線６と制御端子８とは、半田接合や超音波接合等によって接続することもできる。制御端子８は、図１及び図２並びに図３（Ａ）に示すように、平面視及び断面視で、導体層３及び導体層４の外側に位置するように設けられる。制御端子８は、図１及び図３（Ａ）に示すように、平面視で、正極端子３ａ及び負極端子４ａと並設される端部８ａを有する。例えば、制御端子８は、平面視で、導体層３及び導体層４の外縁に沿ってＬ字状に延在され、その端部８ａが、正極端子３ａの設けられる導体層３の縁部３ｂ及び負極端子４ａの設けられる導体層４の縁部４ｂから突出する形状とされる。尚、制御端子８の形状は、導体層３及び導体層４の外側に位置するものであれば、必ずしもこのような平面Ｌ字状に限定されるものではない。
半導体装置１において、制御端子８の幅及び厚さは、例えば、制御端子８に流される電流に基づいて、設定される。制御端子８と導体層３及び導体層４との間隔は、例えば、制御端子８に印加される電圧、並びに導体層３及び導体層４に印加される電圧、これらの電圧に依存する絶縁距離に基づいて、設定される。
ここでは、導体層３に切り欠き部３ｄを設ける例を示したが、導体層３には、切り欠き部３ｄに代えて、周囲が導体層３で囲まれた開口部（孔）を設けてもよい。また、制御配線６としては、切り欠き部３ｄ内から導体層３の外側まで延在するライン状の配線のほか、切り欠き部３ｄ内又は上記開口部内に島状のランドを設け、更にそのランドと制御端子８とをワイヤボンディングするワイヤを設けてもよい。この場合、ランド及びワイヤが、制御配線６として機能する。
また、導体層３、若しくは導体層３と正極端子３ａ、若しくは導体層３と制御配線６、若しくは導体層３と制御配線６と制御端子８には、リードフレームが用いられてもよい。同様に、導体層４、若しくは導体層４と負極端子４ａには、リードフレームが用いられてもよい。
また、導体層３及び導体層４には、間に設けられる半導体素子２側とは反対側の主面に、直接又は熱界面材料（Thermal Interface Material；ＴＩＭ）を介して、各種冷却部材が熱的及び機械的に接続されてもよい。例えば、導体層３及び導体層４には、外部にフィンを設けている又は設けていない冷却部材、或いは内部に液体又は気体の冷媒の流通経路（冷媒流路）を設けた冷却部材、或いは内部に封入された作動液の蒸発及び凝縮を利用する冷却部材等が接続されてもよい。
図４は半導体装置の回路の一例について説明する図である。
図４には、上記図１～図３に示したような構成を有する半導体装置１で実現可能な回路の一例の等価回路図を示している。図４の例では、上記２つの半導体素子２をいずれも、１つの半導体チップにＩＧＢＴ２ｄとＦＷＤ２ｅとが内蔵された、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ）としている。ＲＣ－ＩＧＢＴでは、ＩＧＢＴ２ｄのコレクタ電極ＣとＦＷＤ２ｅのカソード電極Ｋとが接続され、ＩＧＢＴ２ｄのエミッタ電極ＥとＦＷＤ２ｅのアノード電極Ａとが接続される。
半導体装置１では、上記のように、２つの半導体素子２の正極電極２ａが、接合材料５等を介して、導体層３に設けられた正極端子３ａと電気的に接続される。即ち、図４に示すように、ＲＣ－ＩＧＢＴの２つの半導体素子２の正極電極２ａに相当するコレクタ電極Ｃが、正極端子（図４）と電気的に接続される。
半導体装置１では、上記のように、２つの半導体素子２の負極電極２ｂが、接合材料５等を介して、導体層４に設けられた負極端子４ａと電気的に接続される。即ち、図４に示すように、ＲＣ－ＩＧＢＴの２つの半導体素子２の負極電極２ｂに相当するエミッタ電極Ｅが、負極端子（図４）と電気的に接続される。
半導体装置１では、上記のように、２つの半導体素子２の制御電極２ｃが、ワイヤ７及び制御配線６を介して、制御端子８と電気的に接続される。更に、ＲＣ－ＩＧＢＴの２つの半導体素子２を有する半導体装置１では、２つの半導体素子２の制御電極２ｃと負極電極２ｂとの間に所定の電圧を印加するため、２つの半導体素子２の負極電極２ｂも、上記同様、ワイヤ７及び制御配線６を介して、制御端子８と電気的に接続される。即ち、図４に示すように、ＲＣ－ＩＧＢＴの２つの半導体素子２の制御電極２ｃに相当するゲート電極Ｇが、制御端子（図４）と電気的に接続され、その２つの半導体素子２の負極電極２ｂに相当するエミッタ電極Ｅが、制御端子（図４）と電気的に接続される。
尚、制御端子と電気的に接続される負極電極としてそれと等電位のセンス電極を用いてもよいが、以降の実施の形態においてはセンス電極と一体の負極電極を用いて説明する。
このように２つの半導体素子２にＲＣ－ＩＧＢＴが用いられる場合、半導体装置１の制御配線６及び制御端子８には、ゲート電極Ｇとエミッタ電極Ｅとの間に所定の電圧を印加するための２つの制御信号経路、即ち、ゲート電極Ｇと制御端子を結ぶ制御信号経路と、エミッタ電極Ｅと制御端子を結ぶ制御信号経路とが含まれる。
半導体装置１は、例えば、この図４に示すような、ＲＣ－ＩＧＢＴの２つの半導体素子２が並列接続された回路を有する構成とすることができる。
図１及び図２に示した半導体装置１の動作時には、２つの半導体素子２の制御電極２ｃ（ゲート電極Ｇ）と負極電極２ｂ（エミッタ電極Ｅ）との間に所定の電圧が印加され、２つの半導体素子２の正極電極２ａ（コレクタ電極Ｃ）と負極電極２ｂ（エミッタ電極Ｅ）との間に所定の電圧が印加される。
半導体素子２のＯＦＦからＯＮへの切り替え時には所定のＯＮ電圧の電圧が印加される。この際に制御端子８から制御電極２ｃにゲートを充電するための電流が流れ、負極電極２ｂから制御端子８に電流が流れる。この結果、半導体素子２がＯＮ状態になり、正極端子３ａから２つの半導体素子２の正極電極２ａ（コレクタ電極Ｃ）に電流が流れ、２つの半導体素子２の負極電極２ｂから負極端子４ａに電流が流れる。
逆に半導体素子２のＯＮからＯＦＦへの切り替え時には、ＯＮ電圧よりも低い所定のＯＦＦ電圧が印加される。この際に制御電極２ｃから制御端子８にゲートを放電するための電流が流れ、制御端子８から負極電極２ｂに電流が流れる。この結果、半導体素子２がＯＦＦ状態になり、正極端子３ａから２つの半導体素子２の正極電極２ａ（コレクタ電極Ｃ）への電流が停止され、２つの半導体素子２の負極電極２ｂから負極端子４ａへの電流も停止される。
ここでは、このように制御端子８から半導体素子２に流れ、半導体素子２から制御端子８に流れる電流を、制御電流９ａとし、図１及び図２に太矢印で模式的に示している。また、正極端子３ａから負極端子４ａへと流出する電流を、主電流９ｂとし、図１及び図２に太矢印で模式的に示している。
半導体装置１では、図１及び図２に示すように、導体層３及び導体層４で挟まれた２つの半導体素子２に対し、導体層３の方向Ｄ１の縁部３ｂ側に設けられた正極端子３ａから流入し、導体層４の方向Ｄ１の縁部４ｂ側に設けられた負極端子４ａから流出するように、主電流９ｂが流れる。このように流れる主電流９ｂとは反対側、即ち、方向Ｄ２に向かって導体層３及び導体層４の外側に制御配線６が引き出され、その制御配線６に制御端子８が接続される。そして、その制御端子８は、主電流９ｂの流れる導体層３及び導体層４の外側に位置するように、導体層３及び導体層４の外縁に沿って設けられ、端部８ａが、主電流９ｂの流れる正極端子３ａ及び負極端子４ａと同じ側に位置するように設けられる。このように設けられた制御端子８に制御電流９ａが流れる。
これにより、半導体装置１では、制御端子８を流れる制御電流９ａが、正極端子３ａの設けられた導体層３と負極端子４ａの設けられた導体層４との間を流れる主電流９ｂの電磁界の影響を受け難くなり、制御電圧が主電流９ｂの影響を受け難くなる。半導体装置１では、制御電流９ａ及び制御電圧に対する主電流９ｂの電磁界の影響が抑えられることで、制御電圧を印加することで制御電流９ａが制御電極２ｃに流れて動作する半導体素子２の制御性が向上する。更に、制御端子８が導体層３及び導体層４の外側にそれらの外縁に沿って設けられることで電磁界の影響が抑えられ、半導体素子２の制御性が向上して半導体装置１の大型化が抑えられる。
上記構成によれば、半導体素子２の動作性能に優れる小型の半導体装置１が実現される。
また、半導体装置１では、半導体素子２の両主面側に導体層３及び導体層４が設けられることで、片方の主面側にのみ導体層が設けられる場合に比べて、半導体素子２の放熱効率、冷却効率が高められる。これにより、半導体素子２の過熱が抑えられ、過熱による半導体素子２の破損が抑えられ、また、半導体素子２に流す電流の大電流化が可能になる。
また、半導体装置１では、２つの半導体素子２間にそれらとワイヤ７で接続される制御配線６が設けられることで、２つの半導体素子２に流れる制御電流９ａの電流経路が等長化される。これにより、発振が抑えられ、半導体素子２の動作の制御性を向上させることが可能になる。
また、半導体装置１では、半導体素子２の両主面側の導体層３及び導体層４にそれぞれ正極端子３ａ及び負極端子４ａが設けられ、導体層３と同じレイヤーに制御端子８の端部８ａが設けられ、その端部８ａと正極端子３ａとの間に負極端子４ａが位置する端子配置となる。制御端子８の端部８ａ、正極端子３ａ及び負極端子４ａの側から見ると、それらは千鳥配置となる。このような端子配置によれば、半導体装置１の小型化に加え、これを複数接続して得られる半導体装置（電子装置）の小型化を図ることが可能になる。
［第２の実施の形態］
図５～図８は第２の実施の形態に係る半導体装置の一例について説明する図である。図５には、半導体装置の一例の要部平面図を模式的に示している。図６には、図５のＬ２－Ｌ２断面図を模式的に示している。図７及び図８には、半導体装置の一例の要部分解斜視図を模式的に示している。
図５及び図６に示す半導体装置１０（半導体モジュール）は、少なくとも１つ、ここでは一例として平面視で２つ（断面視で１つ）の半導体素子２０と、半導体素子２０を挟んで対向する基板３０及び基板４０を有する。
半導体素子２０には、各種半導体素子（半導体チップ）を用いることができる。例えば、半導体素子２０には、ＩＧＢＴ、ＭＯＳＦＥＴ、パワーＭＯＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴ等を含む半導体チップが用いられる。また、逆耐圧性を持たせたＲＢ－ＩＧＢＴを用いてもよい。更には、ＦＷＤを逆並列に接続してもよいし、ＦＷＤを半導体チップ内に含んだＲＣ－ＩＧＢＴが用いられてもよい。
また、半導体装置１０に複数（この例では２つ）の半導体素子２０が含まれる場合、それらには同種の半導体素子２０が用いられてもよいし、異種の半導体素子２０が用いられてもよい。
ここでは一例として、半導体装置１０に、ＩＧＢＴとそれに接続されるＦＷＤとを含む半導体素子２０が用いられる場合を例にする。
基板３０は、図５及び図６並びに図７に示すように、絶縁板３１と、絶縁板３１の一方の主面３１ａに設けられた導体層３２と、絶縁板３１の他方の主面３１ｂに設けられた導体層３３とを有する。尚、図５では便宜上、基板３０の絶縁板３１の他方の主面３１ｂに設けられる導体層３３の図示は省略している。半導体素子２０は、基板３０の導体層３２側に設けられる。
絶縁板３１には、一定の熱伝導性を有する各種絶縁材料の基板が用いられる。例えば、絶縁板３１には、酸化アルミニウム、窒化アルミニウム、窒化珪素等、良好な熱伝導性を有するセラミック基板が用いられる。
導体層３２は、２つの半導体素子２０が搭載される領域の間に設けられる開口部３２ｂを有する。その開口部３２ｂ内には、開口部３２ｂのエッジ（即ち導体層３２）から分離されて、２つのランド６１及びランド６２が設けられる。ランド６１及びランド６２は、例えば、絶縁板３１の主面３１ａ上の、導体層３２と同じレイヤーに設けられる。導体層３２並びにランド６１及びランド６２には、一定の電気伝導性及び熱伝導性を有する各種導体材料が用いられる。例えば、導体層３２並びにランド６１及びランド６２には、銅、銅合金等、良好な電気伝導性を有する導体材料が用いられる。このような材料を用いて形成される導体層３２並びにランド６１及びランド６２の表面には、耐食性向上のため、ニッケル（Ｎｉ）、ニッケル合金、金（Ａｕ）等の表面処理層が設けられてもよい。
導体層３３には、一定の熱伝導性を有する各種導体材料が用いられる。例えば、導体層３３には、銅、銀、アルミニウム、鉄（Ｆｅ）、又はこれらのうちの少なくとも一種を含む合金等、良好な熱伝導性を有する材料が用いられる。導体層３３の表面には、耐食性向上のため、ニッケル、金等の表面処理層が設けられてもよい。
基板３０の導体層３２並びにランド６１及びランド６２は、例えば、絶縁板３１の主面３１ａ上に設けた導体層のエッチング等によるパターニングによって得ることができる。パターニングする導体層には、リードフレームが用いられてもよい。このほか、導体層３２並びにランド６１及びランド６２は、適当な接合法を用いて絶縁板３１の主面３１ａ上に接合されてもよい。
基板３０において、導体層３２並びにランド６１及びランド６２は、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。導体層３３は、導体層３２（並びにランド６１及びランド６２）と同じか又は異なる厚さで設けられる。絶縁板３１は、導体層３２と導体層３３との間を電気的に絶縁可能な厚さ、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。
また、基板４０は、図５及び図６並びに図８に示すように、絶縁板４１と、絶縁板４１の一方の主面４１ａに設けられた導体層４２と、絶縁板４１の他方の主面４１ｂに設けられた導体層４３とを有する。尚、図５では便宜上、基板４０の絶縁板４１上の導体層４２及び導体層４３の図示は省略している。半導体素子２０は、基板４０の導体層４３側に設けられる。
絶縁板４１には、一定の熱伝導性を有する各種絶縁材料の基板が用いられる。例えば、絶縁板４１には、酸化アルミニウム、窒化アルミニウム、窒化珪素等、良好な熱伝導性を有するセラミック基板が用いられる。
導体層４２には、一定の熱伝導性を有する各種導体材料が用いられる。例えば、導体層４２には、銅、銀、アルミニウム、鉄、又はこれらのうちの少なくとも一種を含む合金等、良好な熱伝導性を有する導体材料が用いられる。導体層４２の表面には、耐食性向上のため、ニッケル、金等の表面処理層が設けられてもよい。
導体層４３には、一定の電気伝導性及び熱伝導性を有する各種導体材料が用いられる。例えば、導体層４３には、銅、銅合金等、良好な電気伝導性を有する導体材料が用いられる。導体層４３の表面には、耐食性向上のため、ニッケル、金等の表面処理層が設けられてもよい。
基板４０において、導体層４３は、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。導体層４２は、導体層４３と同じか又は異なる厚さで設けられる。絶縁板４１は、導体層４３と導体層４２との間を電気的に絶縁可能な厚さ、例えば、０．２ｍｍ～１ｍｍの厚さで設けられる。
以上の図５～図８に示す基板３０の導体層３２及び導体層３３と絶縁板３１との接合、並びに基板４０の導体層４２及び導体層４３と絶縁板４１との接合には、例えばＤＣＢ（Direct Copper Bonding）基板のように直接接合を用いてもよいし、ＡＭＢ（Active Metal Brazed）基板のようにロウを用いてもよい。
図５及び図６並びに図７に示すように、２つの半導体素子２０はそれぞれ、一方の主面に設けられたコレクタ電極２１（正極電極）、並びに他方の主面に設けられたエミッタ電極２２（負極電極）及びゲート電極２３（制御電極）を有する。
２つの半導体素子２０は、対向する基板３０と基板４０との間に、コレクタ電極２１及びエミッタ電極２２をそれぞれ基板３０側及び基板４０側に向けて設けられる。基板３０と基板４０とは、互いの導体層３２と導体層４３とが対向するように設けられる。２つの半導体素子２０のコレクタ電極２１と基板３０の導体層３２との間は、例えば、銅若しくは銀等の焼結材や半田からなる接合材５１を介して、電気的及び機械的に接続される。２つの半導体素子２０のエミッタ電極２２と基板４０の導体層４３との間は、例えば、半田等の接合材５２、銅等の金属ブロック５３、及び銅若しくは銀等の焼結材や半田等の接合材５４を介して、電気的及び機械的に接続される。
尚、金属ブロック５３は、後述のように半導体素子２０とランド６１及びランド６２とをそれぞれ接続するワイヤ７１及びワイヤ７２が、基板４０と干渉しないようするための高さ調整機能と、半導体素子２０で発生する熱を基板４０に伝達するための熱伝導機能とを有する。
半導体素子２０のコレクタ電極２１と接続される基板３０の導体層３２には、図５及び図６並びに図７に示すように、正極端子３４が設けられる。図６には便宜上、このような正極端子３４を点線で模式的に図示している。正極端子３４には、一定の電気伝導性を有する各種導体材料、例えば、銅、銅合金等の導体材料が用いられる。正極端子３４は、導体層３２の、方向Ｄ１の縁部３２ａに設けられる。正極端子３４は、例えば、銅若しくは銀等の焼結材や半田等を介して、或いは超音波接合によって、導体層３２と電気的及び機械的に接続される。
半導体素子２０のエミッタ電極２２と接続される基板４０の導体層４３には、図５及び図６並びに図８に示すように、負極端子４４が設けられる。負極端子４４には、一定の電気伝導性を有する各種導体材料、例えば、銅、銅合金等の導体材料が用いられる。負極端子４４は、導体層４３の、方向Ｄ１の縁部４３ａに設けられる。負極端子４４は、例えば、銅若しくは銀等の焼結材や半田等を介して、或いは超音波接合によって、導体層４３と電気的及び機械的に接続される。
２つの半導体素子２０のコレクタ電極２１と接続される導体層３２には、前述並びに図５及び図７に示すように、それら２つの半導体素子２０が搭載される領域の間に開口部３２ｂが設けられる。その開口部３２ｂ内に、開口部３２ｂのエッジから分離されて、２つのランド６１及びランド６２が並設される。２つの半導体素子２０のゲート電極２３はそれぞれ、ワイヤ７１を用いて、一方のランド６１と電気的及び機械的に接続される。２つの半導体素子２０のエミッタ電極２２はそれぞれ、ワイヤ７２を用いて、他方のランド６２と電気的及び機械的に接続される。ワイヤ７１及びワイヤ７２には、金、アルミニウム、銅等、良好な電気伝導性を有する導体材料が用いられる。
半導体装置１０は更に、図５及び図６並びに図７に示すように、平面視及び断面視で、基板３０（その導体層３２）及び基板４０（その導体層４３）の外側に位置するように設けられた制御端子８１及び制御端子８２を有する。制御端子８１及び制御端子８２は、平面視で、基板３０及び基板４０の外縁に沿ってＬ字状に平行に延在される。制御端子８１の端部８１ａ及び制御端子８２の端部８２ａは、基板３０及び基板４０の、正極端子３４及び負極端子４４の設けられる方向Ｄ１の外縁から突出し、正極端子３４及び負極端子４４と並設される。制御端子８１及び制御端子８２は、断面視で、基板３０と同じレイヤー内、例えば、その導体層３２と同じレイヤー内に位置するように設けられる。制御端子８１及び制御端子８２には、一定の電気伝導性を有する各種導体材料、例えば、銅、銅合金等の導体材料が用いられる。
図５及び図７に示すように、制御端子８１は、ワイヤ６１ａを用いて、ランド６１と電気的及び機械的に接続される。制御端子８２は、ワイヤ６２ａを用いて、ランド６２と電気的及び機械的に接続される。ワイヤ６１ａ及びワイヤ６２ａには、金、アルミニウム、銅等、良好な電気伝導性を有する導体材料が用いられる。
半導体装置１０において、ランド６１及びワイヤ６１ａは、導体層３２及び導体層４３の外側に引き出された制御配線であって、半導体素子２０のゲート電極２３と制御端子８１との間を電気的に接続する制御配線（上記第１の実施の形態で述べた制御配線６に対応）として機能する。ランド６２及びワイヤ６２ａは、導体層３２及び導体層４３の外側に引き出された制御配線であって、半導体素子２０のエミッタ電極２２（制御電極の１つとして兼用）と制御端子８２との間を電気的に接続する制御配線（上記第１の実施の形態で述べた制御配線６に対応）として機能する。
半導体装置１０において、制御端子８１及び制御端子８２の各々の幅及び厚さは、例えば、制御端子８１及び制御端子８２に流される電流に基づいて、設定される。制御端子８１と制御端子８２との間隔、並びに制御端子８１及び制御端子８２と導体層３２及び導体層４３との間隔は、例えば、制御端子８１及び制御端子８２に印加される電圧、並びに導体層３２及び導体層４３に印加される電圧、これらの電圧に依存する絶縁距離に基づいて、設定される。
半導体装置１０は更に、図５及び図６に示すように、基板３０と基板４０との間に設けられる半導体素子２０等を封止する樹脂１００を有する。樹脂１００からは、基板３０の導体層３３、基板４０の導体層４２、正極端子３４の一部、負極端子４４の一部、制御端子８１の端部８１ａ及び制御端子８２の端部８２ａが露出する。これらを除く基板３０と基板４０との間の半導体素子２０等を含む構造部が、樹脂１００によって封止される。樹脂１００には、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂等の熱硬化性樹脂が用いられる。樹脂１００には、一定の熱伝導性及び絶縁性を有する材料、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素、シリカ等の材料が用いられたフィラーや、ガラス等の材料が用いられたファイバやクロスが含有されてもよい。
上記のような構成を有する半導体装置１０は、例えば、図７に示したような構造体１１と、図８に示したような構造体１２とが、重ね合わせられた状態のものを、モールド成形によって樹脂１００で封止することで、得ることができる。尚、構造体１１と構造体１２とが重ね合わせられた状態を得る際には、例えば、図７に示した構造体１１のうち、接合材５２の全部又は一部、金属ブロック５３及び接合材５４を、予め図８に示した構造体１２の導体層４３側の所定の位置に設けておき、重ね合わせを行う手法が用いられてもよい。この手法の場合、重ね合わせは、接合材５２によって行われる。接合材５２に半田を用いると、その溶融及び凝固時の表面張力によるセルフアライメント効果により、重ね合わせの際の基板３０と基板４０との位置合わせが容易になる。また、この手法によれば、組み立て手順の簡素化、工程の削減が図られる。
上記のような構成を有する半導体装置１０では、その半導体素子２０として、ＩＧＢＴとそれに接続されるＦＷＤとを含むＲＣ－ＩＧＢＴが用いられる場合、上記図４に示したのと同様の回路が実現される。即ち、半導体装置１０では、２つの半導体素子２０の各々について、それに含まれるＩＧＢＴのコレクタ電極Ｃ（コレクタ電極２１）とＦＷＤのカソード電極Ｋとが接続され、ＩＧＢＴのエミッタ電極Ｅ（エミッタ電極２２）とＦＷＤのアノード電極Ａとが接続される。そして、コレクタ電極Ｃが正極端子（正極端子３４）と電気的に接続され、エミッタ電極Ｅが負極端子（負極端子４４）と電気的に接続される。ゲート電極Ｇが制御端子の１つ（制御端子８１）と電気的に接続され、エミッタ電極Ｅが制御端子の１つ（制御端子８２）と電気的に接続される。
このように半導体装置１０は、例えば、ＲＣ－ＩＧＢＴの２つの半導体素子２０が並列接続された回路を有する構成とすることができる。
半導体装置１０の動作時には、２つの半導体素子２０のゲート電極２３とエミッタ電極２２との間に所定の電圧が印加され、２つの半導体素子２０のコレクタ電極２１とエミッタ電極２２との間に所定の電圧が印加される。
図９は第２の実施の形態に係る半導体装置の動作時に流れる電流について説明する図である。図９には、半導体装置の一例の要部断面図を模式的に示している。
図９では、半導体装置１０の動作時に流れる電流を太矢印で模式的に示している。図９には便宜上、ワイヤ７１及びワイヤ７２、ランド６１及びランド６２、ワイヤ６１ａ及びワイヤ６２ａを、点線で模式的に図示している。
半導体装置１０の動作時には、２つの半導体素子２０のゲート電極２３に繋がる制御端子８１と、ゲート電極２３と共に制御電極の１つ（センス電極）として兼用されるエミッタ電極２２に繋がる制御端子８２との間に、所定の電圧が印加される。半導体素子２０のＯＦＦからＯＮへの切り替え時にはＯＮ電圧が印加され、制御端子８１から、ワイヤ６１ａ、ランド６１及びワイヤ７１を通じて、２つの半導体素子２０のゲート電極２３にゲートを充電するための所定の電流が流入し、２つの半導体素子２０のエミッタ電極２２から、ワイヤ７２、ランド６２及びワイヤ６２ａを通じて、制御端子８２に所定の電流が流出する。逆にＯＮからＯＦＦへの切り替え時にはＯＮ電圧よりも低いＯＦＦ電圧が印加され、ワイヤ６１ａ、ランド６１及びワイヤ７１を通じて、２つの半導体素子２０のゲート電極２３から制御端子８１にゲートを放電するための所定の電流が流出し、制御端子８２からワイヤ６２ａ、ランド６２、及びワイヤ７２を通じて、２つの半導体素子２０のエミッタ電極２２に所定の電流が流入する。
尚、ワイヤ６１ａ及びランド６１は、ゲート電極２３と電気的に接続されたゲート配線の一形態であり、ランド６２及びワイヤ６２ａは、センス電極として機能するエミッタ電極２２と電気的に接続されたセンス配線の一形態である。また、制御端子８１は、ゲート配線と電気的に接続されたゲート端子線の一形態であり、制御端子８２は、センス配線と電気的に接続されたセンス端子線の一形態である。
半導体装置１０の動作時には更に、２つの半導体素子２０のコレクタ電極２１に繋がる正極端子３４と、エミッタ電極２２に繋がる負極端子４４との間に所定の電圧が印加される。そして、半導体素子２０がＯＮの場合には、正極端子３４から、導体層３２及び接合材５１を通じて、２つの半導体素子２０のコレクタ電極２１に所定の電流が流入し、２つの半導体素子２０のエミッタ電極２２から、接合材５２、金属ブロック５３、接合材５４及び導体層４３を通じて、負極端子４４に所定の電流が流出する。ＯＦＦ時には各電流は停止される。
ここでは、このように制御端子８１から半導体素子２０に流れ、半導体素子２０から制御端子８２に流れる電流を、制御電流９０ａとし、図９に太矢印で模式的に示している。また、正極端子３４から流入し負極端子４４へと流出する電流を、主電流９０ｂとし、図９に太矢印で模式的に示している。
半導体装置１０では、基板３０の導体層３２と基板４０の導体層４３との間に挟まれた２つの半導体素子２０に対し、導体層３２の方向Ｄ１の縁部３２ａ側に設けられた正極端子３４から流入し、導体層４３の方向Ｄ１の縁部４３ａ側に設けられた負極端子４４へと流出するように、主電流９０ｂが流れる。このように流れる主電流９０ｂの流出入側とは反対側、即ち、方向Ｄ２に向かって、制御配線として機能するランド６１及びワイヤ６１ａが引き出され、制御端子８１に接続される。更に、主電流９０ｂの流出入側とは反対側の方向Ｄ２に向かって、制御配線として機能するランド６２及びワイヤ６２ａが引き出され、制御端子８２に接続される。そして、これらの制御端子８１及び制御端子８２は、主電流９０ｂの流れる導体層３２及び導体層４３の外側に位置するように、導体層３２及び導体層４３の外縁に沿って設けられ、端部８１ａ及び端部８２ａが、主電流９０ｂの正極端子３４及び負極端子４４と同じ側に位置するように設けられる。このように設けられた制御端子８１及び制御端子８２に制御電流９０ａが流れる。
これにより、半導体装置１０では、制御端子８１及び制御端子８２を流れる制御電流９０ａが、正極端子３４の設けられた導体層３２と負極端子４４の設けられた導体層４３との間を流れる主電流９０ｂの電磁界の影響を受け難くなり、制御電圧が主電流９０ｂの影響を受けにくくなる。半導体装置１０では、制御電流９０ａに対する主電流９０ｂの電磁界の影響が抑えられることで、制御電圧を印加し、制御電流９０ａがゲート電極２３とエミッタ電極２２との間に流れて動作する半導体素子２０の、その動作の制御性が向上する。更に、半導体装置１０では、制御端子８１及び制御端子８２が導体層３２及び導体層４３の外側にそれらの外縁に沿って設けられ、端部８１ａ及び端部８２ａが正極端子３４及び負極端子４４と同じ側に位置するように設けられることで電磁界の影響が抑えられ、半導体素子２０の制御性が向上して半導体装置１０の大型化が抑えられる。
上記構成によれば、半導体素子２０の動作性能に優れる小型の半導体装置１０が実現される。
また、半導体装置１０では、動作に伴って半導体素子２０が発熱する。半導体装置１０は、半導体素子２０の両主面側にそれぞれ基板３０及び基板４０が設けられ、それらの外側の導体層３３及び導体層４２が共に樹脂１００から露出する構成を有する。半導体装置１０では、片方の主面側にのみ基板、及び樹脂１００から露出する導体層が設けられる場合に比べて、半導体素子２０の放熱効率、冷却効率が高められる。これにより、半導体素子２０の過熱が抑えられ、過熱による半導体素子２０の破損を抑えることが可能になり、また、半導体素子２０に流す電流の大電流化が可能になる。
また、半導体装置１０は、２つの半導体素子２０の間に、それらとワイヤ７１を介して接続されるランド６１及びワイヤ６１ａ、並びにワイヤ７２を介して接続されるランド６２及びワイヤ６２ａが設けられる構成を有する。半導体装置１０では、このように２つの半導体素子２０の間に設けられるワイヤ７１及びワイヤ７２、ランド６１及びランド６２、並びにワイヤ６１ａ及びワイヤ６２ａにより、２つの半導体素子２０に流出入する制御電流９０ａの流れる電流経路が等長化される。これにより、半導体素子２０の動作の制御性を向上させることが可能になる。
また、半導体装置１０は、半導体素子２０の両主面側の基板３０及び基板４０にそれぞれ正極端子３４及び負極端子４４が設けられ、制御端子８１の端部８１ａ及び制御端子８２の端部８２ａと、正極端子３４との間に、負極端子４４が位置するような端子配置を有する。
ここで、図１０は第２の実施の形態に係る半導体装置の端子配置の一例について説明する図である。図１０には、半導体装置の一例の、端子側から見た要部平面図を模式的に示している。
半導体装置１０では、図１０に示すように、正極端子３４と、負極端子４４と、制御端子８１及び制御端子８２の端部８１ａ及び端部８２ａとが、順に並ぶように配置される。上記のように、半導体装置１０では、半導体素子２０を挟む一方の基板３０に正極端子３４が設けられ、他方の基板４０に負極端子４４が設けられ、基板３０と同じレイヤーに制御端子８１及び制御端子８２が設けられる。そのため、正極端子３４と、負極端子４４と、制御端子８１及び制御端子８２の端部８１ａ及び端部８２ａとは、それらの側から見ると、図１０に示すような千鳥配置となる。このような千鳥配置によれば、正極端子３４と、負極端子４４と、制御端子８１及び制御端子８２の端部８１ａ及び端部８２ａとを、図１０の左右方向に一列に並べて配置する場合に比べ、半導体装置１０の、図１０の左右方向のサイズが大きくなるのを抑えて、正極端子３４と負極端子４４との間の絶縁距離、負極端子４４と制御端子８１及び制御端子８２との絶縁距離を確保することが可能になる。これにより、半導体装置１０の小型化が図られる。
また、図１０に示すような千鳥配置によれば、半導体装置１０の小型化に加え、これを複数接続して得られる半導体装置（電子装置）の小型化を図ることが可能になる。
図１１及び図１２は第２の実施の形態に係る半導体装置の第１の接続例について説明する図である。図１１（Ａ）及び図１１（Ｂ）には、並列接続された半導体装置群の一例の、端子側から見た要部平面図を模式的に示している。図１２には、並列接続された半導体装置群の等価回路図を示している。
例えば、図１１（Ａ）に示すように、複数の半導体装置１０（半導体モジュール）が、向きを揃えて並設される。そして、互いの正極端子３４同士がブスバー（バスバー）等の配線１１０で接続され、互いの負極端子４４同士がブスバー等の配線１２０で接続される。互いの制御端子８１の端部８１ａ同士がブスバー等の配線１３１で接続され、互いの制御端子８２の端部８２ａ同士がブスバー等の配線１３２で接続される。これにより、複数の半導体装置１０が図１２に示すような回路構成で並列接続された半導体装置２１０（電子装置）が実現される。尚、図１２では便宜上、１つの半導体装置１０に含まれる、並列接続された複数（この例では２つ）の半導体素子２０の回路構成を、１組のトランジスタとダイオード（この例ではＲＣ－ＩＧＢＴ）によって表現している。
また、端部８１ａ及び端部８２ａを含め、正極端子３４及び負極端子４４を千鳥配置としていると、図１１（Ｂ）に示すように、ブスバー等の配線１１０の複数の正極端子３４との接続部分の幅、及びブスバー等の配線１２０の複数の負極端子４４との接続部分の幅を、他の部分の幅よりも広くした半導体装置２１０ａ（電子装置）を実現することも可能になる。このような半導体装置２１０ａによれば、配線１１０と複数の正極端子３４との接続及び配線１２０と複数の負極端子４４との接続の容易化、複数の正極端子３４に印加する電圧及び複数の負極端子４４に印可する電圧の均一化、配線１１０と複数の正極端子３４との接続部分及び配線１２０と複数の負極端子４４との接続部分を除く他の部分の細幅化、それによる材料削減に伴う半導体装置２１０ａの低コスト化等が図られる。
このように半導体装置１０は、向きを揃えて複数を重ね合わせるように配置することができ、正極端子３４、負極端子４４、制御端子８１及び制御端子８２をそれぞれ、平行に延在される直線状の配線１１０、配線１２０、配線１３１及び配線１３２で接続することができる。これにより、並列接続された複数の半導体装置１０を含む小型の半導体装置２１０が実現される。
ここでは一例として、複数の半導体装置１０を並列接続する例を示したが、勿論、複数の半導体装置１０を直列接続することもできる。
図１３は第２の実施の形態に係る半導体装置の第２の接続例について説明する図である。図１３には、直列接続された半導体装置群の等価回路図を示している。
例えば、図１３に示すように、複数（ここでは一例として２つ）の半導体装置１０の、互いの負極端子４４と正極端子３４とが電気的に接続され、直列接続された半導体装置２２０（電子装置）が実現される。尚、図１３では便宜上、１つの半導体装置１０に含まれる、並列接続された複数（この例では２つ）の半導体素子２０の回路構成を、１組のトランジスタとダイオード（この例ではＲＣ－ＩＧＢＴ）によって表現している。複数の小型の半導体装置１０が直列接続され、小型の半導体装置２２０が実現される。
以上の説明では、１つの半導体装置１０に２つの半導体素子２０が搭載される例を示したが、１つの半導体装置１０に搭載される半導体素子２０の数は２つに限定されるものではない。
図１４は第２の実施の形態に係る半導体装置の変形例について説明する図である。図１４（Ａ）及び図１４（Ｂ）にはそれぞれ、変形例の半導体装置の要部平面図を模式的に示している。
図１４（Ａ）及び図１４（Ｂ）では便宜上、負極端子４４が設けられる基板４０及び樹脂１００の図示を省略している。
例えば、図１４（Ａ）に示すように、半導体装置１０には、４つの半導体素子２０が設けられてもよい。４つの半導体素子２０には、同種の半導体素子２０が用いられてもよいし、異種の半導体素子２０が用いられてもよい。例えば、４つの半導体素子２０に、ＲＣ－ＩＧＢＴが用いられる。この場合、４つの半導体素子２０のコレクタ電極２１が、正極端子３４の設けられる基板３０の導体層３２に接続され、４つの半導体素子２０のエミッタ電極２２が、図示しない負極端子４４の設けられる基板４０の導体層４３に接続される。４つの半導体素子２０のゲート電極２３が、ワイヤ７１を用いてランド６１に接続され、そのランド６１が、ワイヤ６１ａを用いて制御端子８１に接続される。４つの半導体素子２０のエミッタ電極２２が、ワイヤ７２を用いてランド６２に接続され、そのランド６２が、ワイヤ６２ａを用いて制御端子８２に接続される。これにより、ＲＣ－ＩＧＢＴの４つの半導体素子２０が並列接続された半導体装置１０が実現される。
また、例えば、図１４（Ｂ）に示すように、半導体装置１０には、６つの半導体素子２０が設けられてもよい。６つの半導体素子２０には、同種の半導体素子２０が用いられてもよいし、異種の半導体素子２０が用いられてもよい。例えば、６つの半導体素子２０に、ＲＣ－ＩＧＢＴが用いられる。この場合、６つの半導体素子２０のコレクタ電極２１が、正極端子３４の設けられる基板３０の導体層３２に接続され、６つの半導体素子２０のエミッタ電極２２が、図示しない負極端子４４の設けられる基板４０の導体層４３に接続される。６つの半導体素子２０のゲート電極２３が、ワイヤ７１を用いてランド６１に接続され、そのランド６１が、ワイヤ６１ａを用いて制御端子８１に接続される。６つの半導体素子２０のエミッタ電極２２が、ワイヤ７２を用いてランド６２に接続され、そのランド６２が、ワイヤ６２ａを用いて制御端子８２に接続される。これにより、ＲＣ－ＩＧＢＴの６つの半導体素子２０が並列接続された半導体装置１０が実現される。
図１４（Ａ）及び図１４（Ｂ）に示すような構成によっても、上記同様の効果を得ることができる。
尚、このほか、８つ以上の偶数個の半導体素子２０が搭載された半導体装置１０を得ることもできる。また、３つ以上の奇数個の半導体素子２０が搭載された半導体装置１０を得ることもできる。
［第３の実施の形態］
図１５は第３の実施の形態に係る半導体装置の一例について説明する図である。図１５には、半導体装置の一例の要部断面図を模式的に示している。
図１５に示す半導体装置１０Ａは、正極端子３４が導体層３２と一体化（導体層３２の一部として形成）され、負極端子４４が導体層４３と一体化（導体層４３の一部として形成）された構成を有する点で、上記第２の実施の形態で述べた半導体装置１０と相違する。図１５には便宜上、正極端子３４を点線で模式的に図示している。
正極端子３４が導体層３２と一体化された基板３０は、例えば、正極端子３４と一体化された導体層３２を、絶縁板３１に接合することで、得ることができる。負極端子４４が導体層４３と一体化された基板４０は、例えば、負極端子４４と一体化された導体層４３を、絶縁板４１に接合することで、得ることができる。
正極端子３４と一体化された導体層３２及び負極端子４４と一体化された導体層４３には、例えば、半導体素子２０の搭載領域を含む部位を有し、そこから正極端子３４及び負極端子４４に相当する部位が延出された導体板が用いられる。正極端子３４と一体化された導体層３２及び負極端子４４と一体化された導体層４３には、半導体素子２０の搭載領域にダイパッドを有し、ダイパッドから正極端子３４及び負極端子４４に相当するリードが延出されたリードフレームが用いられてもよい。
図１５に示すような構成を有する半導体装置１０Ａによっても、上記第２の実施の形態で述べた半導体装置１０と同様の効果を得ることができる。
尚、上記第２の実施の形態（図１１～図１３）の例に従い、この第３の実施の形態で述べたような半導体装置１０Ａを複数、並列接続又は直列接続することが可能である。
［第４の実施の形態］
図１６は第４の実施の形態に係る半導体装置の一例について説明する図である。図１６（Ａ）及び図１６（Ｂ）には、半導体装置の一例の要部分解平面図を模式的に示している。
図１６（Ａ）は、図１６（Ｂ）に示す基板４０との間に半導体素子２０を挟んで対向する基板３０の、半導体素子２０側から見た時の要部平面図を模式的に示したものである。図１６（Ｂ）は、図１６（Ａ）に示す基板３０との間に半導体素子２０を挟んで対向する基板４０の、半導体素子２０側とは反対側から見た時の要部平面図を模式的に示したものである。２つの半導体素子２０には、例えば、ＲＣ－ＩＧＢＴが用いられる。
図１６（Ａ）に示すように、基板３０の絶縁板３１の一方の主面３１ａに設けられる導体層３２上に、ＲＣ－ＩＧＢＴの２つの半導体素子２０のコレクタ電極２１が接続され、ゲート電極２３及びエミッタ電極２２がそれぞれ、ワイヤ７１及びワイヤ７２を用いて、ランド６１及びランド６２に接続される。ランド６１及びランド６２はそれぞれ、ワイヤ６１ａ及びワイヤ６２ａを用いて、制御端子８１及び制御端子８２に接続される。２つの半導体素子２０のエミッタ電極２２は、接合材５２等を介して、図１６（Ｂ）に示す基板４０の絶縁板４１の一方の主面４１ｂに設けられる導体層４３に接続される。
尚、図１６（Ａ）及び図１６（Ｂ）では便宜上、基板３０の絶縁板３１の他方の主面３１ｂに設けられる導体層３３、及び基板４０の絶縁板４１の他方の主面４１ａに設けられる導体層４２、並びに半導体素子２０等を封止する樹脂１００の図示は省略している。
第４の実施の形態では、半導体素子２０のゲート電極２３及びエミッタ電極２２に電気的に接続される制御端子８１及び制御端子８２が、導体層３２並びにランド６１及びランド６２の設けられる絶縁板３１の主面３１ａ上に設けられる。即ち、制御端子８１及び制御端子８２は、絶縁板３１の主面３１ａ上の、導体層３２並びにランド６１及びランド６２と同じレイヤーに設けられる。制御端子８１及び制御端子８２は、導体層３２及びそれと対向して設けられる導体層４３の外側に位置するように、それら導体層３２及び導体層４３の外縁に沿って、絶縁板３１の主面３１ａ上に設けられる。絶縁板３１の主面３１ａ上に設けられた制御端子８１及び制御端子８２には、例えば、正極端子３４及び負極端子４４と同じ側に延出するように端部８１ａ及び端部８２ａが設けられる。端部８１ａ及び端部８２ａは、例えば、銅若しくは銀等の焼結材や半田等によって、或いは超音波接合によって、制御端子８１及び制御端子８２と電気的及び機械的に接続される。
導体層３２、ランド６１及びランド６２、並びに制御端子８１及び制御端子８２は、例えば、絶縁板３１の主面３１ａ上に設けた導体層のエッチング等によるパターニングによって得ることができる。このほか、導体層３２、ランド６１及びランド６２、並びに制御端子８１及び制御端子８２は、絶縁板３１の主面３１ａ上に接合することで、得ることもできる。
この第４の実施の形態に示すように、制御端子８１及び制御端子８２は、導体層３２及び導体層４３の外側に位置するものであれば、導体層３２並びにランド６１及びランド６２と共に絶縁板３１の主面３１ａ上に設けられてもよい。図１６（Ａ）に示すような基板３０及び図１６（Ｂ）に示すような基板４０を有する半導体装置によっても、上記第２の実施の形態で述べた半導体装置１０と同様の効果を得ることができる。
尚、第４の実施の形態において、正極端子３４及び負極端子４４は、上記第３の実施の形態で述べた例に従い、それぞれ基板３０の導体層３２及び基板４０の導体層４３と一体化（導体層３２の一部及び導体層４３の一部として形成）されたものであってもよい。
また、第４の実施の形態において、制御端子８１の端部８１ａ及び制御端子８２の端部８２ａは、それぞれ制御端子８１及び制御端子８２と一体化（制御端子８１の一部及び制御端子８２の一部として形成）されたものであってもよい。
また、上記第２の実施の形態（図１１～図１３）の例に従い、この第４の実施の形態で述べたような半導体装置を複数、並列接続又は直列接続することが可能である。
［第５の実施の形態］
図１７は第５の実施の形態に係る半導体装置の一例について説明する図である。図１７には、半導体装置の一例の要部平面図を模式的に示している。また、図１８は第５の実施の形態に係る半導体装置の制御端子の一例について説明する図である。図１８（Ａ）には、制御端子の一例の要部平面図を模式的に示し、図１８（Ｂ）には、制御端子の一例の要部側面図を模式的に示し、図１８（Ｃ）には、制御端子の一例の要部底面図を模式的に示している。
図１７に示す半導体装置１０Ｂは、ラミネート配線構造を有する制御端子８０が設けられている点で、上記第２の実施の形態で述べた半導体装置１０（図５等）と相違する。尚、図１７では便宜上、基板３０の導体層３３、並びに基板４０の導体層４２及び導体層４３の図示は省略している。
ラミネート配線構造を有する制御端子８０は、例えば、図１８（Ａ）～図１８（Ｃ）に示すように、絶縁層８３と、絶縁層８３の一方の主面８３ａに設けられた平面Ｌ字状の配線８４と、配線８４の一端部及び他端部にそれぞれ並設された配線８５ａ及び配線８５ｂとを有する。制御端子８０は更に、絶縁層８３の他方の主面８３ｂに設けられ両端部間が平面Ｌ字状（底面側から見て逆Ｌ字状）の配線８５ｃを有する。絶縁層８３の一方の主面８３ａに設けられた配線８５ａは、スルーホール８５ｄによって、絶縁層８３の他方の主面８３ｂに設けられた配線８５ｃの一端部に接続される。絶縁層８３の一方の主面８３ａに設けられた配線８５ｂは、スルーホール８５ｅによって、絶縁層８３の他方の主面８３ｂに設けられた配線８５ｃの他端部に接続される。絶縁層８３の一方の主面８３ａに設けられた配線８４と、絶縁層８３の他方の主面８３ｂに設けられた配線８５ｃとは、互いの一端部と他端部との間の平面Ｌ字状の部位が重複するように延在される。
絶縁層８３には、各種絶縁材料が用いられる。例えば、絶縁層８３には、酸化アルミニウム、窒化アルミニウム、窒化珪素、酸化珪素等の無機絶縁材料、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂等の有機絶縁材料が用いられる。有機絶縁材料には、絶縁性のフィラー、ガラス等のファイバやクロスが含有されてもよい。
配線８４、配線８５ａ、配線８５ｂ、配線８５ｃ、スルーホール８５ｄ及びスルーホール８５ｅには、各種導体材料が用いられる。例えば、配線８４、配線８５ａ、配線８５ｂ、配線８５ｃ、スルーホール８５ｄ及びスルーホール８５ｅには、銅、銅合金等の導体材料が用いられる。配線８４、配線８５ａ、配線８５ｂ、配線８５ｃ、スルーホール８５ｄ及びスルーホール８５ｅには、ニッケル、金等の表面処理層が設けられてもよい。スルーホール８５ｄ及びスルーホール８５ｅには、絶縁層８３を貫通する貫通孔の内壁に導体材料が設けられた構造（所謂コンフォーマルビア構造）が採用されてもよいし、貫通孔の内部に導体材料が充填された構造（所謂フィルドビア構造）が採用されてもよい。
このような構成を有する制御端子８０において、例えば、絶縁層８３の一方の主面８３ａに設けられた配線８５ａ、スルーホール８５ｄ、絶縁層８３の他方の主面８３ｂに設けられた配線８５ｃ、スルーホール８５ｅ、絶縁層８３の一方の主面８３ａに設けられた配線８５ｂが、上記第２の実施の形態で述べたような制御端子８１に相当する機能を有する。制御端子８０において、例えば、絶縁層８３の一方の主面８３ａに設けられた配線８４が、上記第２の実施の形態で述べた制御端子８２に相当する機能を有する。
半導体装置１０Ｂにおいて、配線８４、配線８５ａ、配線８５ｂ及び配線８５ｃの各々の幅及び厚さ、並びにスルーホール８５ｄ及びスルーホール８５ｅの径及び貫通孔内壁からの導体部分の厚さは、例えば、それらに流される電流に基づいて、設定される。配線８４と配線８５ａ、配線８５ｂ及び配線８５ｃとの間隔や、配線８４、配線８５ｃと導体層３２及び導体層４３との間隔は、例えば、それらに印加される電圧、それらに印加される電圧に依存する絶縁距離に基づいて、設定される。
半導体装置１０Ｂでは、図１７に示すように、２つの半導体素子２０のゲート電極２３にワイヤ７１を用いて接続されるランド６１と、制御端子８０の一端部側の配線８５ａとが、ワイヤ６１ａで接続される。２つの半導体素子２０のエミッタ電極２２にワイヤ７２を用いて接続されるランド６２と、制御端子８０の一端部側の配線８４とが、ワイヤ６２ａで接続される。
半導体装置１０Ｂにおいて、基板３０及び基板４０、これらの間に設けられる半導体素子２０等、並びに制御端子８０は、正極端子３４、負極端子４４、制御端子８０の他端部側の配線８５ｂ及び配線８４（並びに図１７では図示を省略する導体層３３及び導体層４２）が露出するように、樹脂１００で封止される。
半導体装置１０Ｂの動作時には、樹脂１００から露出する制御端子８０の配線８５ｂと配線８４との間に、所定の電圧が印加される。
半導体素子２０のＯＦＦからＯＮへの切り替え時にはＯＮ電圧が印加され、制御端子８０の配線８５ｂから、スルーホール８５ｅ、配線８５ｃ、スルーホール８５ｄ及び配線８５ａを通じ、更にワイヤ６１ａ、ランド６１及びワイヤ７１を通じて、２つの半導体素子２０のゲート電極２３にゲートを充電するための所定の電流が流入する。２つの半導体素子２０のエミッタ電極２２から、ワイヤ７２、ランド６２及びワイヤ６２ａを通じて、制御端子８０の配線８４に所定の電流が流出される。即ち、制御端子８０の配線８５ｂから半導体素子２０に流入し、半導体素子２０から制御端子８０の配線８４に流出される、制御電流が流れる。
そして逆に、ＯＮからＯＦＦへの切り替え時には、ＯＮ電圧よりも低いＯＦＦ電圧が印加され、ゲートを放電するために半導体素子２０から制御端子８０の配線８５ｂに電流が流出し、制御端子８０の配線８４から半導体素子２０に電流が流入する。
尚、ワイヤ６１ａ及びランド６１は、ゲート電極２３と電気的に接続されたゲート配線の一形態であり、ランド６２及びワイヤ６２ａは、センス電極として機能するエミッタ電極２２と電気的に接続されたセンス配線の一形態である。また、配線８５ｂ、スルーホール８５ｅ、配線８５ｃ、スルーホール８５ｄ及び配線８５ａは、ゲート配線と電気的に接続されたゲート端子線の一形態であり、配線８４は、センス配線と電気的に接続されたセンス端子線の一形態である。
半導体装置１０Ｂの動作時には更に、２つの半導体素子２０のコレクタ電極２１に繋がる正極端子３４と、エミッタ電極２２に繋がる負極端子４４との間に所定の電圧が印加される。そして、半導体素子２０がＯＮの場合には、正極端子３４から流入し、２つの半導体素子２０を介して負極端子４４へと流出する、主電流が流れ、ＯＦＦの場合には停止される。
半導体装置１０Ｂでは、制御電流の流れる制御端子８０について、配線８５ｂから流入し配線８５ａへと至る電流経路のうちの配線８５ｃを流れる電流の方向と、半導体素子２０から流出し配線８４を流れる電流の方向とが、逆方向になる。ここで、配線８５ｃと配線８４とは、互いの一端部と他端部との間の平面Ｌ字状の部位が重複するように延在されている。これにより、半導体装置１０Ｂでは、配線８５ｃを流れる電流により生じる電磁界と、配線８４を流れる電流により生じる電磁界とが相殺されるようになる。
図１９は配線に流れる電流と電磁界との関係について説明する図である。図１９（Ａ）には、横方向に並設された２本の配線の一例の要部断面図を、それらを流れる電流とそれによって生じる電磁界と共に、模式的に示している。図１９（Ｂ）には、縦方向に並設された２本の配線の一例の要部断面図を、それらを流れる電流とそれによって生じる電磁界と共に、模式的に示している。
例えば、図１９（Ａ）に示すように、横方向に並設された２本の配線８６及び配線８７に逆方向の電流が流れる場合、一方には左回りの電磁界８６ａが生じ、他方には右回りの電磁界８７ａが生じる。電磁界８６ａと電磁界８７ａとの重なり部分８８において、電磁界８６ａと電磁界８７ａとが相殺される。図１９（Ｂ）に示すように、縦方向に並設された２本の配線８６及び配線８７に逆方向の電流が流れる場合も同様に、一方には左回りの電磁界８６ａが生じ、他方には右回りの電磁界８７ａが生じる。電磁界８６ａと電磁界８７ａとの重なり部分８８において、電磁界８６ａと電磁界８７ａとが相殺される。
２本の配線８６及び配線８７を縦方向に並設する構造（図１９（Ｂ））では、２本の配線８６及び配線８７を横方向に並設する構造（図１９（Ａ））に比べて、それらを逆方向に流れる電流により生じる電磁界８６ａと電磁界８７ａとの重なり部分８８を大きくすることができる。そのため、電磁界８６ａと電磁界８７ａとの相殺効果を大きくすることが可能である。尚、縦方向に並設される配線８６と配線８７との縦方向の間隔と、横方向に並設される配線８６と配線８７との横方向の間隔とが、同じ場合であっても、配線８６及び配線８７を縦方向に並設する構造では、電磁界８６ａと電磁界８７ａとの比較的大きな相殺効果を得ることができる。
上記半導体装置１０Ｂで用いられる制御端子８０には、図１７及び図１８（Ａ）～図１８（Ｃ）に示したように、逆方向に電流が流れる配線８５ｃと配線８４とが縦方向に並設されて重複する構造、即ち、ラミネート配線構造が採用される。これにより、配線８５ｃ及び配線８４に逆方向に流れる電流により生じる電磁界の重なり部分を比較的大きくし、互いの電磁界を効果的に相殺することが可能になる。配線８５ｃと配線８４との間に介在される絶縁層８３の材料及び厚さを調整することで、配線８５ｃ及び配線８４に逆方向に流れる電流により生じる互いの電磁界を、一層効果的に相殺することが可能になる。半導体装置１０Ｂでは、制御端子８０において、このように逆方向に電流が流れる配線８５ｃと配線８４とを縦方向に並設して重複させ、互いの電磁界が相殺されるようにしたラミネート配線構造を採用することで、制御端子８０のインダクタンスを低減することが可能になる。
尚、ここでは、ラミネート配線構造を有する制御端子８０のうち、配線８５ｂ、スルーホール８５ｅ、配線８５ｃ、スルーホール８５ｄ及び配線８５ａを、半導体素子２０のゲート電極２３への電圧印加、及び電流の流出入に用い、配線８４を、半導体素子２０のエミッタ電極２２への電圧印加、及び電流の流出入に用いる例を示した。このほか、制御端子８０のうち、配線８４を、半導体素子２０のゲート電極２３への電圧印加、及び電流の流出入に用い、配線８５ｂ、スルーホール８５ｅ、配線８５ｃ、スルーホール８５ｄ及び配線８５ａを、半導体素子２０のエミッタ電極２２への電圧印加、及び電流の流出入に用いることもできる。
また、ラミネート配線構造を有する制御端子８０は、上記第４の実施の形態（図１６（Ａ））の例に従い、基板３０の絶縁板３１の主面３１ａ上に設けることもできる。
また、上記第２の実施の形態（図１１～図１３）の例に従い、この第５の実施の形態で述べたような半導体装置１０Ｂを複数、並列接続又は直列接続することが可能である。
［第６の実施の形態］
図２０は第６の実施の形態に係る半導体装置の一例について説明する図である。図２０（Ａ）及び図２０（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
図２０（Ａ）に示す半導体装置１０Ｃは、上記第２の実施の形態で述べた半導体装置１０（図６等）の、樹脂１００並びにそこから露出する基板３０の導体層３３及び基板４０の導体層４２の上に、放熱グリス、銅若しくは銀等の焼結材、半田等の接合材といった熱界面材料１４０を介して、複数のフィン１５１を備える冷却部材１５０が設けられた構成を有する。
半導体装置１０Ｃでは、半導体素子２０の動作に伴って発生する熱が、接合材５１を介して基板３０に伝達されると共に、接合材５２、金属ブロック５３及び接合材５４を介して基板４０に伝達される。基板３０及び基板４０に伝達された熱は、熱界面材料１４０を介して冷却部材１５０に伝達され、外気と熱交換される。
このように半導体装置１０Ｃでは、半導体素子２０からその両主面側へと放熱が行われる。半導体装置１０Ｃでは更に、基板３０の導体層３３及び基板４０の導体層４２が樹脂１００から露出し、樹脂１００から露出する導体層３３及び導体層４２に熱界面材料１４０を介して冷却部材１５０が熱的に接続される。これにより、半導体素子２０からその両主面側の冷却部材１５０へと効率的に放熱が行われ、半導体素子２０が効率的に冷却される。半導体素子２０が効率的に冷却されることで、半導体素子２０の過熱、それによる破損を抑えることが可能になり、また、大電流化を実現することが可能になる。
尚、半導体装置１０Ｃにおいて、冷却部材１５０は、熱界面材料１４０を介さず、導体層３３及び導体層４２と接するように設けることもできる。
図２０（Ｂ）に示す半導体装置１０Ｄは、上記第２の実施の形態で述べた半導体装置１０（図６等）の、樹脂１００並びにそこから露出する基板３０の導体層３３及び基板４０の導体層４２の上に、熱界面材料１４０を介して、冷却部材１６０が設けられた構成を有する。半導体装置１０Ｄの冷却部材１６０は、本体部１６１と、本体部１６１内に設けられて液体又は気体の冷媒が流通される冷媒流路１６２とを備える。
半導体装置１０Ｄでは、半導体素子２０の動作に伴って発生する熱が、接合材５１を介して基板３０に伝達されると共に、接合材５２、金属ブロック５３及び接合材５４を介して基板４０に伝達される。基板３０及び基板４０に伝達された熱は、熱界面材料１４０を介して冷却部材１６０に伝達され、冷媒流路１６２を流通される冷媒と熱交換される。
このように半導体装置１０Ｄでは、上記半導体装置１０Ｃと同様に、半導体素子２０からその両主面側の冷却部材１６０へと効率的に放熱が行われ、半導体素子２０が効率的に冷却される。半導体素子２０が効率的に冷却されることで、半導体素子２０の過熱、それによる破損を抑えることが可能になり、また、大電流化を実現することが可能になる。
尚、半導体装置１０Ｄにおいて、冷却部材１６０は、熱界面材料１４０を介さず、導体層３３及び導体層４２と接するように設けることもできる。
ここでは、上記第２の実施の形態で述べた半導体装置１０に冷却部材１５０又は冷却部材１６０を設ける例を示した。このほか、上記第３の実施の形態で述べた半導体装置１０Ａ（図１５）、上記第４の実施の形態で述べた半導体装置（図１６）、上記第５の実施の形態で述べた半導体装置１０Ｂ（図１７等）にも同様に、冷却部材１５０又は冷却部材１６０を設けることが可能である。半導体装置１０等には、上記のような冷却部材１５０、冷却部材１６０のほか、内部に封入された作動液の蒸発及び凝縮を利用する冷却部材等、各種冷却部材を設けることが可能である。
また、上記第２の実施の形態（図１１～図１３）の例に従い、この第６の実施の形態で述べたような半導体装置１０Ｃ又は半導体装置１０Ｄを複数、並列接続又は直列接続することが可能である。
［第７の実施の形態］
図２１は第７の実施の形態に係る半導体装置の一例について説明する図である。図２１（Ａ）～図２１（Ｃ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
図２１（Ａ）に示す半導体装置１０Ｅは、対向する導体板３０Ｅと導体板４０Ｅとの間に半導体素子２０（ここでは一例として断面視で１つ）が設けられた構成を有する。導体板３０Ｅ及び導体板４０Ｅは、導体層の一例である。一方の導体板３０Ｅに正極端子３４が設けられ、他方の導体板４０Ｅに負極端子４４が設けられる。半導体素子２０の上記コレクタ電極２１が、接合材５１を介して、導体板３０Ｅの半導体素子２０側の主面に接続され、半導体素子２０の上記エミッタ電極２２が、接合材５２、金属ブロック５３及び接合材５４を介して、導体板４０Ｅの半導体素子２０側の主面に接続される。半導体素子２０の上記ゲート電極２３及びエミッタ電極２２が、上記ワイヤ７１及びワイヤ７２、ランド６１及びランド６２、ワイヤ６１ａ及びワイヤ６２ａを介して、制御端子８１及び制御端子８２に接続される。
そして、正極端子３４と負極端子４４の端部、制御端子８１及び制御端子８２の図示しない端部（８１ａ及び８２ａ）、及び導体板３０Ｅと導体板４０Ｅの半導体素子２０側とは反対側の主面、が露出するように、導体板３０Ｅ及び導体板４０Ｅ並びに半導体素子２０等が樹脂１００で封止される。
半導体装置１０Ｅは、例えば、導体板３０Ｅ並びにランド６１及びランド６２を含むリードフレームを用い、半導体素子２０の搭載、ワイヤ７１及びワイヤ７２の接続、制御端子８１及び制御端子８２とのワイヤ６１ａ及びワイヤ６２ａによる接続、導体板４０Ｅとの接合を行い、樹脂１００で封止することで、得ることができる。このほか、半導体装置１０Ｅは、支持体上に導体板３０Ｅ並びにランド６１及びランド６２を設け、半導体素子２０の搭載、ワイヤ７１及びワイヤ７２の接続、制御端子８１及び制御端子８２とのワイヤ６１ａ及びワイヤ６２ａによる接続、導体板４０Ｅとの接合を行い、樹脂１００での封止後、支持体を除去することで、得ることもできる。
半導体装置１０Ｅは、上記第２の実施の形態で述べた半導体装置１０の基板３０及び基板４０に代えて、導体板３０Ｅ及び導体板４０Ｅを用いた構成を有する。このような半導体装置１０Ｅによっても、上記第２の実施の形態で述べた半導体装置１０と同様の効果を得ることが可能である。
図２１（Ａ）に示す半導体装置１０Ｅの樹脂１００並びにそこから露出する導体板３０Ｅ及び導体板４０Ｅの上には、図２１（Ｂ）に示す半導体装置１０Ｅａのように、絶縁層（又は絶縁板）１７０が設けられてもよい。例えば、絶縁層１７０として、エアロゾルデポジション法を用いて、比較的緻密なセラミック層が形成される。このような方法によれば、絶縁性能が高く、薄い絶縁層１７０が形成可能になり、表面が絶縁層１７０で保護された薄型の半導体装置１０Ｅａが実現される。
図２１（Ｂ）に示す半導体装置１０Ｅａの絶縁層１７０上には更に、図２１（Ｃ）に示す半導体装置１０Ｅｂのように、上記第６の実施の形態（図２０（Ａ））の例に従い、熱界面材料１４０を介して、複数のフィン１５１を備える冷却部材１５０が設けられてもよい。これにより、半導体素子２０からその両主面側の導体板３０Ｅ及び導体板４０Ｅ並びに冷却部材１５０へと効率的に放熱が行われ、半導体素子２０が効率的に冷却され、半導体素子２０の過熱、それによる破損を抑えることが可能になり、また、大電流化を実現することが可能になる。半導体装置１０Ｅａの絶縁層１７０上には、上記第６の実施の形態（図２０（Ｂ））の例に従い、熱界面材料１４０を介して、本体部１６１内に冷媒流路１６２を有する冷却部材１６０が設けられてもよい。絶縁層１７０上には、内部に封入された作動液の蒸発及び凝縮を利用する冷却部材等、各種冷却部材を設けることが可能である。
尚、上記半導体装置１０Ｅ、半導体装置１０Ｅａ及び半導体装置１０Ｅｂにおいて、上記第３の実施の形態で述べた例に従い、正極端子３４を導体板３０Ｅと一体化（導体板３０Ｅの一部として形成）し、負極端子４４を導体板４０Ｅと一体化（導体板４０Ｅの一部として形成）してもよい。
また、制御端子８１及び制御端子８２に代えて、上記第５の実施の形態で述べたようなラミネート配線構造を有する制御端子８０（図１７及び図１８）が用いられてもよい。
また、上記第２の実施の形態（図１１～図１３）の例に従い、この第７の実施の形態で述べたような半導体装置１０Ｅ、半導体装置１０Ｅａ又は半導体装置１０Ｅｂを複数、並列接続又は直列接続することが可能である。
１，１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｅａ，１０Ｅｂ，２１０，２１０ａ，２２０ 半導体装置
２，２０ 半導体素子
２ａ 正極電極
２ｂ 負極電極
２ｃ 制御電極
２ｄ ＩＧＢＴ
２ｅ ＦＷＤ
３，４，３２，３３，４２，４３ 導体層
３ａ，３４ 正極端子
３ｂ，３ｃ，４ｂ，４ｃ，３２ａ，４３ａ 縁部
３ｄ 切り欠き部
４ａ，４４ 負極端子
５ 接合材料
６ 制御配線
７，６１ａ，６２ａ，７１，７２ ワイヤ
８，８１，８２ 制御端子
８ａ，８１ａ，８２ａ 端部
９ａ，９０ａ 制御電流
９ｂ，９０ｂ 主電流
１１，１２ 構造体
２１ コレクタ電極
２２ エミッタ電極
２３ ゲート電極
３０，４０ 基板
３０Ｅ，４０Ｅ 導体板
３１，４１ 絶縁板
３１ａ，３１ｂ，４１ａ，４１ｂ，８３ａ，８３ｂ 主面
３２ｂ 開口部
５１，５２，５４ 接合材
５３ 金属ブロック
６１，６２ ランド
８３，１７０ 絶縁層
８４，８５ａ，８５ｂ，８５ｃ，８６，８７，１１０，１２０，１３１，１３２ 配線
８５ｄ，８５ｅ スルーホール
８６ａ，８７ａ 電磁界
８８ 重なり部分
１００ 樹脂
１４０ 熱界面材料
１５０，１６０ 冷却部材
１５１ フィン
１６１ 本体部
１６２ 冷媒流路
Ｄ１，Ｄ２ 方向

Claims (10)

  1. 第１導体層と、
    前記第１導体層と対向する第２導体層と、
    前記第１導体層と前記第２導体層との間に設けられ、第１制御電極と、前記第１導体層と電気的に接続された第１正極電極と、前記第２導体層と電気的に接続された第１負極電極とを有する第１半導体素子と、
    平面視で前記第１導体層の第１方向の縁部に設けられた正極端子と、
    平面視で前記第２導体層の前記第１方向の縁部に設けられた負極端子と、
    前記第１制御電極と電気的に接続され、平面視で前記第１導体層及び前記第２導体層の前記第１方向とは反対の第２方向の外側に引き出された制御配線と、
    前記制御配線と電気的に接続され、平面視で前記第１導体層及び前記第２導体層の外側に位置し、前記正極端子及び前記負極端子と並設される端部を有する制御端子と
    を含む半導体モジュールを備えることを特徴とする半導体装置。
  2. 前記制御配線は、
    前記第１制御電極と電気的に接続され、前記第１導体層及び前記第２導体層から分離されたランドと、
    前記ランドと前記制御端子とを電気的に接続するワイヤと
    を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体モジュールは、前記第１導体層と前記第２導体層との間に設けられ、第２制御電極と、前記第１導体層と電気的に接続された第２正極電極と、前記第２導体層と電気的に接続された第２負極電極とを有する第２半導体素子を更に含み、
    前記ランドは、平面視で前記第１半導体素子と前記第２半導体素子との間に設けられ、前記第１制御電極と前記第２制御電極とに電気的に接続されることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体モジュールは、主面に前記第１導体層が設けられた第１絶縁板を更に含み、
    前記ランドは、前記第１絶縁板の前記主面に設けられる請求項２又は３に記載の半導体装置。
  5. 前記第１制御電極は、ゲート電極とセンス電極とを有し、
    前記制御配線は、前記ゲート電極と電気的に接続されたゲート配線と、前記センス電極と電気的に接続されたセンス配線とを有し、
    前記制御端子は、前記ゲート配線と電気的に接続されたゲート端子線と、前記センス配線と電気的に接続されたセンス端子線とを有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記制御端子は、平面視で前記ゲート端子線の一部と前記センス端子線の一部とが重複し、重複する前記ゲート端子線の一部と前記センス端子線の一部との間に介在された絶縁層を有することを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体モジュールは、前記第１負極電極が前記センス電極と一体であることを特徴とする請求項５又は６に記載の半導体装置。
  8. 前記半導体モジュールは、主面に前記第１導体層が設けられた第１絶縁板を更に含み、
    前記制御端子は、前記第１絶縁板の前記主面に設けられる請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記制御端子の前記端部、前記正極端子及び前記負極端子は、前記半導体モジュールの、前記第１方向の縁部側から見て千鳥配置となるように並設されることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 並列接続又は直列接続された複数の前記半導体モジュールを含むことを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
JP2019227707A 2019-12-17 2019-12-17 半導体装置 Active JP7351209B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019227707A JP7351209B2 (ja) 2019-12-17 2019-12-17 半導体装置
US17/085,274 US11658231B2 (en) 2019-12-17 2020-10-30 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019227707A JP7351209B2 (ja) 2019-12-17 2019-12-17 半導体装置

Publications (2)

Publication Number Publication Date
JP2021097145A JP2021097145A (ja) 2021-06-24
JP7351209B2 true JP7351209B2 (ja) 2023-09-27

Family

ID=76320602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019227707A Active JP7351209B2 (ja) 2019-12-17 2019-12-17 半導体装置

Country Status (2)

Country Link
US (1) US11658231B2 (ja)
JP (1) JP7351209B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024176751A1 (ja) * 2023-02-20 2024-08-29 ローム株式会社 半導体装置および車両

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016925A (ja) 2008-07-01 2010-01-21 Toshiba Corp 電力半導体モジュールおよびこれを備えた半導体電力変換装置
JP2014036526A (ja) 2012-08-09 2014-02-24 Hitachi Automotive Systems Ltd パワーモジュール
JP2015213408A (ja) 2014-05-07 2015-11-26 株式会社日立製作所 半導体パワーモジュール、電力変換装置、およびこれを用いた移動体
WO2019044832A1 (ja) 2017-08-30 2019-03-07 株式会社日立製作所 電力変換装置及び電力変換方法
JP2019135793A (ja) 2009-05-14 2019-08-15 ローム株式会社 半導体モジュール

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006921A (en) 1988-03-31 1991-04-09 Kabushiki Kaisha Toshiba Power semiconductor switching apparatus with heat sinks
JPH0294448A (ja) 1988-09-30 1990-04-05 Toshiba Corp 電力用半導体スイッチ装置
JP2751707B2 (ja) 1992-01-29 1998-05-18 株式会社日立製作所 半導体モジュール及びそれを使った電力変換装置
EP1808954A3 (en) 1991-09-20 2008-10-22 Hitachi, Ltd. IGBT-module
WO2003065454A2 (en) 2002-01-29 2003-08-07 Advanced Power Technology, Inc. Split-gate power module and method for suppressing oscillation therein
JP3879688B2 (ja) 2003-03-26 2007-02-14 株式会社デンソー 半導体装置
JP2007012685A (ja) 2005-06-28 2007-01-18 Toyota Motor Corp 半導体素子の冷却構造および半導体素子のモジュール構造
JP4826426B2 (ja) 2006-10-20 2011-11-30 株式会社デンソー 半導体装置
JP5227532B2 (ja) 2007-04-02 2013-07-03 日立オートモティブシステムズ株式会社 インバータ回路用の半導体モジュール
US7821130B2 (en) 2008-03-31 2010-10-26 Infineon Technologies Ag Module including a rough solder joint
DE112009005537B3 (de) 2008-04-09 2022-05-12 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
JP5492447B2 (ja) 2009-04-28 2014-05-14 日立オートモティブシステムズ株式会社 パワーモジュール
JP2012119651A (ja) 2010-11-12 2012-06-21 Meidensha Corp 半導体モジュール及び電極部材
WO2013008424A1 (ja) 2011-07-11 2013-01-17 三菱電機株式会社 電力用半導体モジュール
WO2014061211A1 (ja) 2012-10-15 2014-04-24 富士電機株式会社 半導体装置
JP6199397B2 (ja) 2013-08-28 2017-09-20 三菱電機株式会社 半導体装置およびその製造方法
JP6165689B2 (ja) 2014-08-20 2017-07-19 日立オートモティブシステムズ株式会社 パワー半導体モジュール
JP6237912B2 (ja) 2014-08-28 2017-11-29 富士電機株式会社 パワー半導体モジュール
JP2016066660A (ja) 2014-09-24 2016-04-28 トヨタ自動車株式会社 半導体装置
WO2016121159A1 (ja) 2015-01-26 2016-08-04 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2017203650A1 (ja) 2016-05-26 2017-11-30 三菱電機株式会社 電力用半導体装置
JP2019050300A (ja) 2017-09-11 2019-03-28 株式会社東芝 パワー半導体モジュール
US20190214332A1 (en) * 2018-01-10 2019-07-11 Sirectifier Electronic Co., Ltd. Serially-connected transistor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016925A (ja) 2008-07-01 2010-01-21 Toshiba Corp 電力半導体モジュールおよびこれを備えた半導体電力変換装置
JP2019135793A (ja) 2009-05-14 2019-08-15 ローム株式会社 半導体モジュール
JP2014036526A (ja) 2012-08-09 2014-02-24 Hitachi Automotive Systems Ltd パワーモジュール
JP2015213408A (ja) 2014-05-07 2015-11-26 株式会社日立製作所 半導体パワーモジュール、電力変換装置、およびこれを用いた移動体
WO2019044832A1 (ja) 2017-08-30 2019-03-07 株式会社日立製作所 電力変換装置及び電力変換方法

Also Published As

Publication number Publication date
US20210184023A1 (en) 2021-06-17
JP2021097145A (ja) 2021-06-24
US11658231B2 (en) 2023-05-23

Similar Documents

Publication Publication Date Title
JP3910383B2 (ja) パワーモジュールおよびインバータ
JP7452597B2 (ja) 半導体装置及びその製造方法
JP7519356B2 (ja) 半導体装置
JP5017332B2 (ja) インバータ
JP2004047850A (ja) パワー半導体装置
CN108735692B (zh) 半导体装置
JP4885046B2 (ja) 電力用半導体モジュール
JP2014199829A (ja) 半導体モジュール及びそれを搭載したインバータ
JP7313413B2 (ja) 半導体装置
JP5409889B2 (ja) インバータ
JP2021158232A (ja) 半導体モジュール
JP7484156B2 (ja) 半導体装置
JP7351209B2 (ja) 半導体装置
JP2007043204A (ja) パワーモジュールおよびインバータ
JP5188602B2 (ja) インバータ
JP4935783B2 (ja) 半導体装置および複合半導体装置
WO2019181198A1 (ja) 半導体装置
WO2023017708A1 (ja) 半導体装置
JP2017054855A (ja) 半導体装置、及び半導体パッケージ
JP7613169B2 (ja) 半導体モジュール
JP7392319B2 (ja) 半導体装置
JP7147186B2 (ja) 半導体装置
JP2023081134A (ja) 半導体モジュール、半導体装置、及び車両
US20230298977A1 (en) Wiring structure, semiconductor module, and vehicle
JP5045631B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230815

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230828

R150 Certificate of patent or registration of utility model

Ref document number: 7351209

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150