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JP7321792B2 - 異方性導電膜及び表示装置 - Google Patents

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Description

本発明は、異方性導電膜及びそれを用いた表示装置に関する。
スマートフォン等の中小型ディスプレイにおいては、液晶やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いたディスプレイが既に製品化されている。なかでも、自発光型素子であるＯＬＥＤを用いたＯＬＥＤディスプレイは、液晶ディスプレイと比べて、高コントラストでバックライトが不要という利点を有する。しかしながら、ＯＬＥＤは有機化合物で構成されるため、有機化合物の劣化によってＯＬＥＤディスプレイの高信頼性を確保することが難しい。
一方、次世代ディスプレイとして、マトリクス状に配列された画素内に微小なマイクロＬＥＤを配置した、いわゆるマイクロＬＥＤディスプレイの開発が進められている。マイクロＬＥＤは、ＯＬＥＤと同様の自発光型素子であるが、ＯＬＥＤと異なり、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを含む無機化合物で構成される。そのため、ＯＬＥＤディスプレイと比較すると、マイクロＬＥＤディスプレイは高信頼性を確保しやすい。さらに、マイクロＬＥＤは、発光効率が高く、高輝度である。したがって、マイクロＬＥＤディスプレイは、高信頼性、高輝度、高コントラストの次世代ディスプレイとして期待されている。
マイクロＬＥＤは、一般的なＬＥＤと同様にサファイア等の基板の上に形成され、基板をダイシングすることによって個々のマイクロＬＥＤに分離される。マイクロＬＥＤディスプレイにおいては、回路基板（バックプレーン、ＴＦＴ基板ともいう）の画素内にダイシングされたマイクロＬＥＤを配置する必要がある。回路基板にマイクロＬＥＤを配置する方法の一つとして、転写用基板を用いて、素子基板から複数のマイクロＬＥＤをピックアップした後、転写用基板を回路基板と貼り合わせ、複数のマイクロＬＥＤを回路基板に転写する方法が知られている（例えば、特許文献１又は特許文献２参照）。一方、回路基板上に設けられた電極とマイクロＬＥＤとの電気的な接続においては、異方性導電膜（ＡＣＦ）を用いた接続方法が試みられている（例えば、特許文献３参照）。
米国特許出願公開第２０１６／０２４０５１６号明細書 米国特許出願公開第２０１７／００４７３０６号明細書 米国特許出願公開第２０１８／０１４５２３６号明細書
異方性導電膜を介して回路基板上の電極にマイクロＬＥＤのような微小な素子を配置する場合、隣接する電極間でのショートを防止するため、異方性導電膜に含まれる導電粒子はできる限り分散させたパターンを作成する必要がある。また、回路基板の電極配置パターンと対応するように導電粒子を分散させることができても、回路基板と異方性導電膜との位置合わせが問題となる。
本発明は、上記問題に鑑み、製造コストが抑制された、回路基板との位置合わせが可能な異方性導電膜を提供することを課題の一つとする。また、その異方性導電膜を用いた表示装置を提供することを課題の一つとする。
本発明の一実施形態に係る異方性導電膜は、樹脂に導電粒子が分散された異方性導電膜であって、導電粒子が第１パターンに配列された第１領域と、導電粒子が凝集して第１形状を有する第２領域と、を含む。
本発明の一実施形態に係る表示装置は、第１パターンに配列された複数の電極パッドが設けられた基板と、樹脂に導電粒子が分散された異方性導電膜と、複数の発光素子と、を含み、異方性導電膜は、導電粒子が第１パターンに配列された第１領域と、導電粒子が凝集して第１形状を有する第２領域と、を含み、複数の発光素子は、第１領域において、導電粒子を介して複数の電極パッドと電気的に接続する。
本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る素子の転写用基板の概略断面図である。 本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る異方性導電膜の平面図である。 本発明の一実施形態に係る表示装置の回路基板のレイアウト構成を示すブロック図である。 本発明の一実施形態に係る表示装置の回路基板に設けられるトランジスタの概略断面図である。 本発明の一実施形態に係る表示装置の平面図である。 本発明の一実施形態に係る表示装置の画素部の概略断面図である。
以下に、本発明の各実施形態について、図面を参照しつつ説明する。なお、各実施形態はあくまで一例にすぎず、当業者が、発明の主旨を保ちつつ適宜変更することによって容易に想到し得るものについても、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。
本発明の各実施形態において、説明の便宜上、「上」又は「下」という語句を用いて説明するが、説明における上下関係が逆になる場合があってもよい。また、以下の説明で、例えば基板上の素子という表現は、上記のように基板と素子との上下関係を説明しているに過ぎず、基板と素子との間に他の部材が配置されていてもよい。また、「上」又は「下」は、複数の部材が積層された構造における積層順を意味するものであり、必ずしも複数の部材が重畳することを意味しない。
本明細書において、「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
本明細書において、素子とは、例えば、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）、レーザーダイオード（ＬＤ）、ミニＬＥＤ、又はマイクロＬＥＤなどであるが、これに限られない。
＜第１実施形態＞
図１を用いて、本発明の一実施形態に係る異方性導電膜について説明する。
［構造］
図１は、本発明の一実施形態に係る異方性導電膜１０Ａの平面図である。図１に示すように、異方性導電膜１０Ａは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜１０Ａは、第１領域１００Ａ及び第２領域２００を含む。
異方性導電膜１０の膜厚は５μｍ以上１００μｍ以下であり、より好ましくは１０μｍ以上５０μｍ以下であり、特に好ましくは１５μｍ以上３０μｍ以下である。
第１領域１００Ａは、回路基板上に設けられた電極と電気的に接続するための領域である。そのため、第１領域１００Ａに含まれる導電粒子１２は、回路基板上の電極パターンに対応するパターンとなるように分散される。例えば、図１に示すように、導電粒子１２は、Ｘ方向及びＸ方向に垂直なＹ方向に、ほぼ等間隔となるようにマトリクス状に離散させることができる。なお、導電粒子１２の離散とは、導電粒子１２が１個ずつ離れている場合に限られない。第１領域１００Ａの各点に配置される導電粒子１２は１個でもよく、複数個であってもよい。例えば、各点において、１個以上１０個以下の導電粒子１２を配置させて第１領域１００Ａを形成してもよい。
第２領域２００は、回路基板との位置合わせをするための領域である。すなわち、第２領域２００にはアライメントマーカーが設けられる。第２領域２００は、第１領域１００Ａの外側に位置する。具体的には、第２領域２００は、異方性導電膜１０Ａの四隅のうちの１つに位置するが、これに限られない。第２領域２００は、異方性導電膜１０Ａの外周部に設けることができる。
第２領域２００の導電粒子１２は、第１領域１００Ａの各点よりも多くの導電粒子１２が凝集し、特定の形状を形成する。例えば、図１に示すように、導電粒子１２を凝集して円形のアライメントマーカーを形成することができる。また、第２領域２００の大きさは、１μｍ以上２０００μｍ以下であり、好ましくは５０μｍ以上１０００μｍ以下であり、特に好ましくは１００μｍ以上５００μｍ以下である。
図２は、第２領域２００の特定の形状の例である。第２領域２００の特定の形状は、円形（図２（Ａ））だけでなく、楕円形（図２（Ｂ））、若しくは三角形（図２（Ｃ））、四角形（図２（Ｄ））又は六角形（図２（Ｅ））のような多角形であってもよい。また、第２領域２００の特定の形状は、十字形（図２（Ｆ））であってもよい。さらに、第２領域２００の特定の形状は、複数の形状を組み合わせたものであってもよく、例えば、２つの直線を組み合わせた形状（図２（Ｇ））とすることもできる。上述したように、第２領域２００の特定の形状は、回路基板と異方性導電膜１０Ａとの位置合わせにおいて、アライメントマーカーとしての機能を有する。
［材料］
樹脂１１は、熱硬化性樹脂又は光硬化性樹脂を含むことができる。熱硬化性樹脂又は光硬化性樹脂として、例えば、エポキシ樹脂又はアクリル樹脂を用いることができる。
エポキシ樹脂としては、例えば、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ノボラック型エポキシ樹脂、又はこれらの変性エポキシ樹脂などを用いることができる。また、これらの樹脂は、１種単独で用いてもよく、２種以上を混合して用いてもよい。なお、異方性導電膜１０Ａにおけるエポキシ樹脂の含有量は特に限定されず、目的に応じて適宜選択することができる。
アクリル樹脂としては、例えば、メチルアクリレート、エチルアクリレート、イソプロピルアクリレート、イソブチルアクリレート、リン酸基含有アクリレート、エチレングリコールジアクリレート、ジエチレングリコールジアクリレート、トリメチロールプロパントリアクリレート、ジメチロールトリシクロデカンジアクリレート、テトラメチレングリコールテトラアクリレート、２－ヒドロキシ－１，３－ジアクリロキシプロパン、２，２－ビス［４－（アクリロキシメトキシ）フェニル］プロパン、２，２－ビス［４－（アクリロキシエトキシ）フェニル］プロパン、ジシクロペンテニルアクリレート、トリシクロデカニルアクリレート、トリス（アクリロキシエチル）イソシアヌレート、ウレタンアクリレート、エポキシアクリレート、又はこれらのアクリレートをメタクリレートにしたものを用いることができる。また、などが挙げられる。なお、前記アクリレートをメタクリレートにしたものを用いることもできる。これらの樹脂は、１種単独で用いてもよく、２種以上を混合して用いてもよい。なお、異方性導電膜１０Ａにおけるエポキシ樹脂の含有量は特に限定されず、目的に応じて適宜選択することができる。
樹脂１１は、また、カチオン系硬化剤、ラジカル系硬化剤、又はシランカップリング剤を含むことができる。
カチオン系硬化剤としては、例えば、スルホニウム塩、又はオニウム塩などを用いることができ、特に、芳香族スルホニウム塩が好ましい。また、カチオン系硬化剤は、上述したエポキシ樹脂と併用することが好ましい。なお、異方性導電膜１０Ａにおけるカチオン系硬化剤の含有量は特に限定されず、目的に応じて適宜選択することができる。
シランカップリング剤としては、例えば、エポキシ系シランカップリング剤、アクリル系シランカップリング剤、チオール系シランカップリング剤、又はアミン系シランカップリング剤などを用いることができる。なお、異方性導電膜１０Ａにおけるシランカップリング剤の含有量は特に限定されず、目的に応じて適宜選択することできる。
導電粒子１２は、例えば、ニッケル、コバルト、金、銀、銅、パラジウム、鉄、アルミニウム、又は亜鉛などを用いることができる。これらの導電粒子１２は、１種単独で用いてもよく、２種以上を混合して用いてもよい。なお、異方性導電膜１０Ａにおける導電粒子１２の含有量は特に限定されず、目的に応じて適宜選択することができる。
また、導電粒子１２は、金属被覆した樹脂粒子を用いることもできる。樹脂粒子としては、例えば、スチレン－ジビニルベンゼン共重合体、ベンゾグアナミン樹脂、架橋ポリスチレン樹脂、アクリル樹脂、又はスチレン－シリカ複合樹脂などを用いることができる。また、被覆する金属としては、例えば、例えば、ニッケル、コバルト、金、銀、銅、パラジウム、鉄、アルミニウム、又は亜鉛などを用いることができる。
導電粒子１２の平均粒子径は、特に限定されないが、例えば、０．１μｍ以上５０μｍ以下であり、より好ましくは１μｍ以上３０μｍ以下である。なお、導電粒子１２の平均粒子径は、数個又は数十個の導電粒子１２を、例えば、粒度分布計又は走査型電子顕微鏡（ＳＥＭ）で測定し、それらの測定値を平均化することによって求めることができる。
本発明の一実施形態に係る異方性導電膜１０Ａによれば、第１領域１００Ａにおいて、回路基板の電極に対応するように導電粒子１２を離散させ、第２領域２００において、アライメントマーカーを形成するように導電粒子１２を凝集させる。したがって、異方性導電膜１０Ａは、アライメントマーカーを有するため、異方性導電膜１０Ａと回路基板との位置合わせが容易となる。また、異方性導電膜１０Ａのアライメントマーカーを導電粒子１２の分散工程のみで形成することができるため、異方性導電膜１０Ａの製造コストを抑制することができる。
［変形例１］
図３を用いて、本実施形態に係る異方性導電膜１０Ａの変形例である異方性導電膜１０Ｂについて説明する。なお、以下では、異方性導電膜１０Ａと同様の構成については説明を省略し、主に、異方性導電膜１０Ａと異なる構成について説明する。
図３は、本発明の一実施形態に係る異方性導電膜１０Ｂの平面図である。図３に示すように、異方性導電膜１０Ｂは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜１０Ｂは、第１領域１００Ｂ及び第２領域２００を含む。
第１領域１００Ｂは、導電粒子１２が、千鳥状に離散されている。すなわち、各点の導電粒子１２は、ある点から隣接する２点とのなす角が６０度となるように配置されている。なお、なす角は６０度に限られない。なす角は３０度であってもよく、４５度であってもよい。
本実施形態の変形例１に係る異方性導電膜１０Ｂにおいても、第１領域１００Ｂにおいて、回路基板の電極に対応するように導電粒子１２を離散させ、第２領域２００において、アライメントマーカーを形成するように導電粒子１２を凝集させる。したがって、異方性導電膜１０Ｂは、アライメントマーカーを有するため、異方性導電膜１０Ｂと回路基板との位置合わせが容易となる。また、異方性導電膜１０Ｂのアライメントマーカーを導電粒子１２の分散工程のみで形成することができるため、異方性導電膜１０Ｂの製造コストを抑制することができる。
［変形例２］
図４を用いて、本実施形態に係る異方性導電膜１０Ａの別の変形例である異方性導電膜１０Ｃについて説明する。なお、以下では、異方性導電膜１０Ａと同様の構成については省略し、主に、異方性導電膜１０Ａと異なる構成について説明する。
図４は、本発明の一実施形態に係る異方性導電膜１０Ｃの平面図である。図４に示すように、異方性導電膜１０Ｃは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜１０Ｃは、第１領域１００Ａ、第２領域２００、及び第３領域３００を含む。
第３領域３００は、第２領域２００と同様に、回路基板との位置合わせをするための領域である。すなわち、第３領域３００にはアライメントマーカーが設けられる。第３領域３００は、第１領域１００Ａの外側に位置する。具体的には、第３領域３００は、異方性導電膜１０Ｃの四隅のうちの１つに位置するが、これに限られない。第３領域３００は、異方性導電膜１０Ｃの外周部に設けることができる。また、第２領域２００と第３領域３００とは、異方性導電膜１０Ｃの対角線上に位置するように設けることができるが、これに限られない。第２領域２００と第３領域３００とは、異方性導電膜１０Ｃの一辺に平行な直線上に位置するように設けることもできる。
第３領域３００の導電粒子１２は、第２領域２００と同様に、第１領域１００Ａの各点よりも多くの導電粒子１２が凝集し、特定の形状を形成する。なお、第３領域３００の特定の形状は、第２領域２００の特定の形状と同じでもよく、異なっていてもよい。
第２領域２００に加えて第３領域３００を設けることで、回路基板と異方性導電膜１０Ｃとの位置合わせにおいて、位置だけでなく、角度も調整することができる。
また、図示しないが、さらに、回路基板との位置合わせをするための第４領域を設けることもできる。すなわち、アライメントマーカーが３個以上であってもよい。
本実施形態の変形例２に係る異方性導電膜１０Ｃにおいても、第１領域１００Ａにおいて、回路基板の電極に対応するように導電粒子１２を離散させ、第２領域２００及び第３領域３００において、アライメントマーカーを形成するように導電粒子１２を凝集させる。したがって、異方性導電膜１０Ｃは、アライメントマーカーを有するため、異方性導電膜１０Ｃと回路基板との位置合わせが容易となる。また、異方性導電膜１０Ｃのアライメントマーカーを導電粒子１２の分散工程のみで形成することができるため、異方性導電膜１０Ｃの製造コストを抑制することができる。さらに、アライメントマーカーとして第２領域及び第３領域を有するため、異方性導電膜１０Ｃと回路基板との位置合わせにおいて、位置だけでなく、角度も調整することができる。そのため、異方性導電膜１０Ｃと回路基板とを精度良く位置合わせすることができる。
＜第２実施形態＞
図５を用いて、本発明の一実施形態に係る異方性導電膜について説明する。
図５は、本発明の一実施形態に係る異方性導電膜２０Ａの平面図である。なお、以下では、異方性導電膜１０Ａと同様の構成については説明を省略し、主に、異方性導電膜１０Ａと異なる構成について説明する。
図５に示すように、異方性導電膜２０Ａは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜１０Ａは、第１領域１００Ｃ及び第２領域２００を含む。
第１領域１００Ｃは、ユニット領域１１０Ａを含む。すなわち、複数のユニット領域１１０Ａが周期的に配置されて、第１領域１００Ｃを形成している。図５では、複数のユニット領域１１０Ａがマトリクス状に配置されて第１領域１００Ｃを形成しているが、これに限られない。第１領域１００Ｃは、複数のユニット領域１１０Ａが周期的に配置されていればよい。
ユニット領域１１０Ａは、特定のパターンを有して導電粒子１２が離散して配置される。ユニット領域１１０Ａの導電粒子１２の配置は、異方性導電膜２０Ａが貼り合わせられる回路基板の画素の電極の配置パターンに対応したものとすることができる。例えば、回路基板の複数の画素がマトリクス状に配置され、各画素が素子と電気的に接続するための複数の電極を含む場合、その電極の配置パターンに対応させてユニット領域１１０Ａの導電粒子１２を配置する。
図５においては、ユニット領域１１０Ａは、ユニット領域１１０Ａの対角線上の３ヶ所に、導電粒子１２が離散して配置されている。なお、ユニット領域１１０Ａの導電粒子１２の配置数は３ヶ所に限られない。導電粒子１２の配置数は、２ヶ所であってもよく、４ヶ所以上であってもよい。
第２領域２００は、回路基板と異方性導電膜２０Ａとの位置合わせにおいて、アライメントマーカーとして機能する。
［変形例１］
図６を用いて、本実施形態に係る異方性導電膜２０Ａの変形例である異方性導電膜２０Ｂについて説明する。なお、以下では、異方性導電膜２０Ａと同様の構成については説明を省略し、主に、異方性導電膜２０Ａと異なる構成について説明する。
図６は、本発明の一実施形態に係る異方性導電膜２０Ｂの平面図である。異方性導電膜２０Ｂは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜２０Ｂは、第１領域１００Ｄ及び第２領域２００を含む。
第１領域１００Ｄは、マトリクス状に配置された複数のユニット領域１１０Ｂを含む。ユニット領域１１０Ｂでは、ユニット領域１１０Ｂの対角線上に、導電粒子１２が離散して３ヶ所配置されている。すなわち、ユニット領域１１０Ｂの導電粒子１２は、直線状に配置されている。
［変形例２］
図７を用いて、本実施形態に係る異方性導電膜２０Ａの変形例である異方性導電膜２０Ｃについて説明する。なお、以下では、異方性導電膜２０Ａと同様の構成については説明を省略し、主に、異方性導電膜２０Ａと異なる構成について説明する。
図７は、本発明の一実施形態に係る異方性導電膜２０Ｃの平面図である。異方性導電膜２０Ｃは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜２０Ｃは、第１領域１００Ｅ及び第２領域２００を含む。
第１領域１００Ｅは、マトリクス状に配置された複数のユニット領域１１０Ｃを含む。ユニット領域１１Ｃは、ユニット領域１１０Ｃの四隅のうちの３ヶ所に、導電粒子１２が離散して配置されている。すなわち、ユニット領域１１０Ｃの導電粒子１２は、直角三角形を形成するように配置されている。言い換えると、ユニット領域１１０Ｂの導電粒子１２は、多角形の頂点に配置されるということもできる。
［変形例３］
図８を用いて、本実施形態に係る異方性導電膜２０Ａの変形例である異方性導電膜２０Ｄについて説明する。なお、以下では、異方性導電膜２０Ａと同様の構成については説明を省略し、主に、異方性導電膜２０Ａと異なる構成について説明する。
図８は、本発明の一実施形態に係る異方性導電膜２０Ｄの平面図である。異方性導電膜２０Ｄは、少なくとも、樹脂１１及び樹脂１１の中に分散される導電粒子１２を含む。また、異方性導電膜２０Ｄは、第１領域１００Ｆ及び第２領域２００を含む。
第１領域１００Ｆは、マトリクス状に配置された複数のユニット領域１１０Ｄを含む。ユニット領域１１０Ｄでは、ユニット領域１１０Ｄの四隅のうちの２ヶ所と、その２ヶ所と対向する一辺側の１ヶ所に導電粒子１２が離散して配置されている。すなわち、ユニット領域１１０Ｄの導電粒子１２は、二等辺三角形を形成するように配置されている。
変形例１～変形例３を含め、本実施形態に係る異方性導電膜２０Ａ～２０Ｄによれば、第１パターンとしてマトリクス状に配列された第１領域１００Ｃ～１００Ｆと、第１形状として円形を有する第２領域２００とを含む。第１領域１００Ｃ～１００Ｆでは、導電粒子１２が離散して第２パターンを形成する。例えば、第２パターンは、回路基板の画素内の電極パターンに対応させることができる。また、第２領域２００では、導電粒子１２は凝集して第１形状のアライメントマーカーが形成される。したがって、異方性導電膜２０Ａ～２０Ｄは、アライメントマーカーを有するため、異方性導電膜２０Ａ～２０Ｄと回路基板との位置合わせが容易となる。また、異方性導電膜２０Ａ～２０Ｄのアライメントマーカーを導電粒子１２の分散工程のみで形成することができるため、異方性導電膜２０Ａ～２０Ｄの製造コストを抑制することができる。
＜第３実施形態＞
図９～図１２を用いて、本発明の一実施形態に係る表示装置について説明する。
［１．回路基板］
図９は、本発明の一実施形態に係る表示装置に用いる回路基板７０のレイアウト構成を示すブロック図である。
図９に示すように、回路基板７０は、基板７００の上に、画素領域７１０、ドライバ回路領域７２０、端子領域７３０及びアライメントマーカー７５０が設けられている。ドライバ回路領域７２０及び端子領域７３０は、画素領域７１０の外側、すなわち基板７００の周辺部に設けられている。
基板７００としては、ガラス基板、石英基板、サファイア基板、ポリイミド基板、アクリル基板、シロキサン基板、又はフッ素樹脂基板などの透光性基板を用いることができる。また、透光性を必要としない場合には、シリコン基板、炭化シリコン基板、又は化合物半導体基板などの半導体基板や、ステンレス基板などの導電性基板を用いることもできる。
画素領域７１０は、複数の、赤色発光画素７１０Ｒ、緑色発光画素７１０Ｇ、及び青色発光画素７１０Ｂを含む。画素領域７１０内において、赤色発光画素７１０Ｒ、緑色発光画素７１０Ｇ、及び青色発光画素７１０Ｂはマトリクス状に配置されている。また、赤色発光画素７１０Ｒ、緑色発光画素７１０Ｇ、及び青色発光画素７１０Ｂの各々には、発光素子５０と電気的に接続する電極７１２が設けられている。さらに、各画素には、発光素子５０を駆動するための画素回路７１１が設けられている。
ドライバ回路領域７２０は、ゲートドライバ回路７２０Ｇ及びソースドライバ回路７２０Ｓを含む。画素回路７１１とゲートドライバ回路７２０Ｇとは、ゲート配線７２１を介して接続される。また、画素回路７１１とソースドライバ回路７２０Ｓとは、ソース配線７２２を介して接続される。赤色発光画素７１０Ｒ、緑色発光画素７１０Ｇ、及び青色発光画素７１０Ｂは、ゲート配線７２１とソース配線７２２とが交差する位置に設けられている。
端子領域７３０は、外部機器との接続のための端子部７３０Ｔを含む。端子部７３０Ｔとゲートドライバ回路７２０Ｇとは、接続配線７３１を介して接続される。また、端子部７３０Ｔとソースドライバ回路７２０Ｓとは、接続配線７３２を介して接続される。外部装置と接続したフレキシブルプリント回路基板（ＦＰＣ）などが端子部７３０Ｔに接続されることで、外部機器と回路基板７０とが接続される。外部機器からの信号により、回路基板に設けられた各画素回路７１１を駆動することができる。
アライメントマーカー７５０は、異方性導電膜１０Ａのアライメントマーカーである第２領域２００との位置合わせのために回路基板７０上に設けられる。回路基板７０のアライメントマーカー７５０は、例えば、後述する半導体層８４０、ゲート電極層８２０、又はソース電極層８５０Ｓなどの各種半導体層又は金属層によって形成されていてもよい。図９に示すアライメントマーカー７５０は、図２（Ａ）に示す第２領域２００を囲い、第２領域２００がアライメントマーカー７５０の内側に収まる例を開示しているが、異方性導電膜１０Ａと回路基板７０との位置合わせが可能であれば、この形状に限られない。
次に、画素回路７１１、ゲートドライバ回路７２０Ｇ、及びソースドライバ回路７２０Ｓを構成する薄膜トランジスタ（ＴＦＴ）について、図１０を用いて説明する。
図１０は、本発明の一実施形態に係る表示装置の回路基板７０に設けられるＴＦＴ８００の概略断面図である。
図１０に示すように、ＴＦＴ８００は、基板７００の上に、下地層８１０、ゲート電極層８２０、ゲート絶縁層８３０、半導体層８４０、ソース電極層８５０Ｓ、ドレイン電極層８５０Ｄ、保護層８６０、ソース配線層８７０Ｓ、ドレイン配線層８７０Ｄ、平坦化層８８０、及び電極７１２を含む。
下地層８１０の上に、ゲート電極層８２０、ゲート絶縁層８３０、半導体層８４０が順に設けられる。半導体層８４０の一端にはソース電極層８５０Ｓが設けられ、他端にはドレイン電極層８５０Ｄが設けられる。ソース電極層８５０Ｓ及びドレイン電極層８５０Ｄは、半導体層８４０の上面及び側面において、半導体層８４０と電気的に接続している。半導体層８４０、ソース電極層８５０Ｓ、及びドレイン電極層８５０Ｄの上に、保護層８６０、ソース配線層８７０Ｓ、及びドレイン配線層８７０Ｄが設けられる。ソース配線層８７０Ｓ及びドレイン配線層８７０Ｄは、保護層８６０に設けられた開口を介して、それぞれソース電極層８５０Ｓ及びドレイン電極層８５０Ｄに接続される。なお、説明の便宜上、８５０Ｓをソース電極層といい、８５０Ｄをドレイン電極層というが、各々の電極層のソースとしての機能とドレインとしての機能とが入れ替わってもよい。ソース配線層８７０Ｓ及びドレイン配線層８７０Ｄも同様である。
ソース配線層８７０Ｓ及びドレイン配線層８７０Ｄの上には、平坦化層８８０が設けられている。また、素子と電気的に接続するための電極７１２が、平坦化層８８０の上に設けられている。電極７１２は、平坦化層８８０に設けられた開口を介して、ソース配線層８７０Ｓと電気的に接続している。
下地層８１０、ゲート絶縁層８３０、及び保護層８６０としては、例えば、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）を用いることができる。ここで、ＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素よりも少ない量の酸素を含有するシリコン化合物及びアルミニウム化合物である。
ゲート電極層８２０、ソース電極層８５０Ｓ、ドレイン電極層８５０Ｄ、ソース配線層８７０Ｓ、及びドレイン配線層８７０Ｄとしては、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、及びこれらの合金又は化合物を用いることができる。
半導体層８４０としては、例えば、アモルファスシリコン又はポリシリコンなどのシリコン半導体、ＺｎＯ又はＩＧＺＯなどの酸化物半導体を用いることができる。
平坦化層８８０は、例えば、アクリル樹脂やポリイミド樹脂などの有機絶縁材料を用いることができる。
［２．表示装置］
図１１は、本発明の一実施形態に係る表示装置３０の概略平面図である。また、図１２は、本発明の一実施形態に係る表示装置３０の概略断面図である。具体的には、図１２は、図１１のＡ－Ａ’線に沿って切断した概略断面図であり、回路基板７０の画素領域７１０の一部を示している。
図１１及び図１２に示すように、表示装置３０は、回路基板７０、異方性導電膜１０Ａ、及び発光素子５０を含む。回路基板７０と異方性導電膜１０Ａとは、異方性導電膜１０Ａに設けられた第２領域２００をアライメントマーカーとして用い、回路基板７０に設けられたアライメントマーカー７５０と位置合わせを行い、回路基板７０の画素領域７１０と異方性導電膜１０Ａの第１領域１００Ａとが重畳するように貼り合わせられている。回路基板７０と異方性導電膜１０Ａとの位置合わせが行われているため、異方性導電膜１０Ａの第１領域１００Ａの導電粒子１２は、回路基板７０の画素領域７１０の電極７１２の上に位置する。すなわち、異方性導電膜１０Ａの第１領域１００Ａの導電粒子１２は、回路基板７０の画素領域７１０の電極７１２の配置パターンと一致するように設けられている。
発光素子５０は、異方性導電膜１０Ａの上に設けられる。また、発光素子５０は、導電粒子１２を介して、回路基板７０の電極７１２と電気的に接続している。
発光素子５０は、各画素ごとに、赤色発光素子５０Ｒ、緑色発光素子５０Ｇ、青色発光素子５０Ｂを設けてもよく、全ての画素に共通して白色発光素子を設けてもよい。なお、白色発光素子を設ける場合は、白色発光素子から光が射出される側に、各画素に対応して赤色、緑色、青色のカラーフィルターを設けることでフルカラーを表示することができる。さらに、白色発光素子の代わりに、紫外発光素子を設けることもできる。この場合、紫外発光素子から光が射出される側に、各画素に対応して赤色、緑色、青色の蛍光体を設けることでフルカラーを表示することができる。
本実施形態に係る表示装置３０によれば、異方性導電膜１０Ａが、回路基板７０の電極パターンに対応するように導電粒子１２が配置された第１領域１００Ａを含む。また、異方性導電膜１０Ａには、第２領域２００が設けられているため、第２領域２００の形状をアライメントマーカーとして用いて、回路基板７０と異方性導電膜１０Ａとの位置合わせを容易に行うことができる。さらに、第１領域１００Ａの導電粒子１２は電極パターンを有しながら離散して配置されているため、発光素子間でのショートを防止することができる。さらに、導電粒子１２は回路基板７０の電極パターンに対応する個所には位置しないため、表示装置３０を透明ディスプレイとして用いる場合に、導電粒子１２が電極パターンに対応する個所にも位置している場合に比べ透明度を大きく向上させることが出来る。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０、１０Ａ、１０Ｂ、１０Ｃ：異方性導電膜、 １１：樹脂、 １２：導電粒子、 ２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ：異方性導電膜、 ３０：表示装置、 ５０：発光素子、 ５０Ｂ：青色発光素子、 ５０Ｇ：緑色発光素子、 ５０Ｒ：赤色発光素子、 ７０：回路基板、 １００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ：第１領域、 １１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ：ユニット領域、 ２００：第２領域、 ３００：第３領域、 ７００：基板、 ７１０：画素領域、 ７１０Ｂ：青色発光画素、 ７１０Ｇ：緑色発光画素、 ７１０Ｒ：赤色発光画素、 ７１１：画素回路、 ７１２：電極、 ７２０：ドライバ回路領域、 ７２０Ｇ：ゲートドライバ回路、 ７２０Ｓ：ソースドライバ回路、 ７２１：ゲート配線、 ７２２：ソース配線、 ７３０：端子領域、 ７３０Ｔ：端子部、 ７３１、７３２：接続配線、 ７５０：アライメントマーカー、 ８１０：下地層、 ８２０：ゲート電極層、 ８３０：ゲート絶縁層、 ８４０：半導体層、 ８５０Ｄ：ドレイン電極層、 ８５０Ｓ：ソース電極層、 ８６０：保護層、 ８７０Ｄ：ドレイン配線層、 ８７０Ｓ：ソース配線層、 ８８０：平坦化層

Claims (22)

  1. 樹脂に導電粒子が分散された異方性導電膜であって、
    前記導電粒子が離散して第１パターンに配列された第１領域と、
    前記導電粒子が凝集して第１形状を有する第２領域と、を含む異方性導電膜。
  2. 前記第１パターンは、マトリクスである請求項１に記載の異方性導電膜。
  3. 前記第１パターンは、第２パターンの繰り返しによって形成される請求項１又は請求項２に記載の異方性導電膜。
  4. 前記第２パターンは、前記導電粒子が直線状に配置される請求項３に記載の異方性導電膜。
  5. 前記第２パターンは、前記導電粒子が多角形の頂点の位置に配置される請求項３に記載の異方性導電膜。
  6. 前記第１形状は、円形、楕円形、多角形、又は十字形のいずれか１つである請求項１乃至請求項５のいずれか一に記載の異方性導電膜。
  7. 前記第２領域は、前記第１領域の外側に位置する請求項１乃至請求項６のいずれか一に記載の異方性導電膜。
  8. 前記第２領域は、アライメントマーカーである請求項１乃至請求項７のいずれか一に記載の異方性導電膜。
  9. さらに、前記導電粒子が凝集して第２形状を有する第３領域を含む請求項１乃至請求項８のいずれか一に記載の異方性導電膜。
  10. 前記第２形状は、前記第１形状と異なる請求項９に記載の異方性導電膜。
  11. 前記第２領域と前記第３領域との間に前記第１領域が配置される請求項９又は請求項１０に記載の異方性導電膜。
  12. 第１パターンに配列された複数の電極が設けられた画素領域と、前記画素領域の外側に設けられ、前記複数の電極に信号を供給するドライバ回路領域と、を備える回路基板と、
    樹脂に導電粒子が分散された異方性導電膜と、
    複数の発光素子と、を含み、
    前記樹脂は、前記画素領域及び前記ドライバ回路領域にわたって設けられ、
    前記異方性導電膜は、
    前記導電粒子が離散して前記第１パターンに配列された第１領域と、
    前記導電粒子が凝集して第１形状を有する第２領域と、を含み、
    前記複数の発光素子は、前記第１領域において、前記導電粒子を介して前記複数の電極と電気的に接続し、
    前記第２領域は、前記画素領域及び前記ドライバ回路領域と重畳しない表示装置。
  13. 前記第１パターンは、マトリクスであり、
    前記第１領域に含まれる前記導電粒子は、前記電極と重畳しない領域には配置されない請求項１２に記載の表示装置。
  14. 前記第１パターンは、第２パターンの繰り返しによって形成される請求項１２又は請求項１３に記載の表示装置。
  15. 前記第２パターンは、前記導電粒子が直線状に配置される請求項１４に記載の表示装置。
  16. 前記第２パターンは、前記導電粒子が多角形の頂点の位置に配置される請求項１４に記載の表示装置。
  17. 前記第１形状は、円形、楕円形、多角形、又は十字形のいずれか１つである請求項１２乃至請求項１６のいずれか一に記載の表示装置。
  18. 前記第２領域は、前記第１領域の外側に位置し、前記回路基板に設けられたアライメントマーカーと重畳する請求項１２乃至請求項１７のいずれか一に記載の表示装置。
  19. 前記第２領域は、前記異方性導電膜のアライメントマーカーである請求項１８に記載の表示装置。
  20. 前記異方性導電膜は、さらに、前記導電粒子が凝集して第２形状を有する第３領域を含む請求項１２乃至請求項１９のいずれか一に記載の表示装置。
  21. 前記第２形状は、前記第１形状と異なる請求項２０に記載の表示装置。
  22. 前記第２領域と前記第３領域との間に前記第１領域が配置される請求項２０又は請求項２１に記載の表示装置。
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