JP7295267B2

JP7295267B2 - マルチレベルセルｎａｎｄ型フラッシュメモリデバイスのプログラム方法及びｍｌｃｎａｎｄ型フラッシュメモリデバイス

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Publication number: JP7295267B2
Application number: JP2021559122A
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Inventors: ジュンワン・ウェイ
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Filing date: 2019-05-22
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Description

本発明は半導体デバイスに関し、詳細には、マルチレベルセル（ｍｕｌｔｉｌｅｖｅｌｃｅｌｌ：ＭＬＣ）ＮＡＮＤ型フラッシュメモリデバイスのプログラム方法及びＭＬＣＮＡＮＤ型フラッシュメモリデバイスに関する。

ＮＡＮＤ型フラッシュメモリは、モバイルデバイスや家電製品における不揮発性データ記憶装置に広く採用されており、メモリセルを異なるプログラム状態にプログラムすることにより、これらのメモリセルのアレイにデータを記憶させている。シングルレベルセル（ｓｉｎｇｌｅｌｅｖｅｌｃｅｌｌ：ＳＬＣ）フラッシュメモリでは、１つのメモリセルが２つの使用可能なプログラム状態を有し、また２ビットのマルチレベルセル（ＭＬＣ）フラッシュメモリでは、１つのメモリセルが４つの使用可能なプログラム状態を有する。フラッシュメモリは、これらのメモリセルからデータを読み出すために、異なるプログラム状態に対応するいくつかの読み出しレベルを使用することができる。

一般に、メモリセルは、対応するプログラム電圧を印加することによって、様々なプログラム状態に設定され得る。しかしながら、このようなメモリセルは劣化する恐れがあり、また、プログラム電圧のシフトが経時的に発生する可能性がある。このため、プログラム電圧、とりわけプログラム前のフラッシュメモリの初期プログラムパルスを同定することが重要である。

増加型ステップパルスプログラム（ｉｎｃｒｅｍｅｎｔａｌｓｔｅｐｐｕｌｓｅｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）は、プログラム電圧を同定するために用いられることの多い方法の１つである。ＩＳＰＰでは、メモリセルを選択して、メモリセルの閾値電圧を特定の閾値レベルを超えるまで徐々に上昇させるように一連のプログラムパルスが印加され、この閾値電圧が特定の閾値レベルに到達すると、プログラム電圧が同定され得る。

しかしながら、プログラム電圧のシフトが大きい場合、必要な閾値電圧を確立するために多数のプログラムパルスをメモリセルに印加しなければならないため、ＩＳＰＰによるプログラム電圧の検出には長時間を要する可能性がある。

初期プログラム電圧及び他のプログラム電圧を同定する時間を短縮するための、フラッシュメモリデバイス及び方法を提供することが望ましい。

本発明の一実施形態では、ＮＡＮＤ型フラッシュメモリデバイスのプログラム方法は、プログラム電圧生成回路が、ＮＡＮＤ型フラッシュメモリの所定のページに初期プログラム電圧パルスを印加するステップと、コントローラが、この所定のページ内の複数のベリファイレベルをベリファイするステップであって、これら複数のベリファイレベルが、この所定のページの最低電圧のプログラム状態を読み出す第１の電圧のベリファイ電圧よりも低い、ステップと、当該コントローラが、所定のページ内の複数のベリファイレベルのうちの１つがベリファイをパスした場合に、後続のプログラム電圧パルスの大きさを判定するステップと、当該プログラム電圧生成回路が、所定のページにこの後続のプログラム電圧パルスを印加するステップと、を含む。

本発明の別の実施形態では、ＮＡＮＤ型フラッシュメモリデバイスは、ＮＡＮＤ型フラッシュメモリと、プログラム電圧生成回路と、コントローラと、を備える。ＮＡＮＤ型フラッシュメモリは、所定のページ及びその他のページを含む。プログラム電圧生成回路はＮＡＮＤ型フラッシュメモリに結合され、このプログラム電圧生成回路を使用して、所定のページに初期プログラム電圧パルスが印加されている。コントローラはＮＡＮＤ型フラッシュメモリ及びプログラム電圧生成回路に結合され、このコントローラを使用して、所定のページ内の複数のベリファイレベルがベリファイされ、この所定のページ内の複数のベリファイレベルのうちの１つがベリファイをパスした場合に、後続のプログラム電圧パルスの大きさが判定される。これら複数のベリファイレベルは、所定のページの最低電圧のプログラム状態をベリファイする第１の電圧のベリファイ電圧よりも低い。プログラム電圧生成回路をさらに使用して、所定のページに後続のプログラム電圧パルスが印加されている。

本発明のこれら及び他の目的は、様々な図及び図面において例示している好ましい実施形態に関する以下の詳細な説明を読解した後、当業者には間違いなく明らかになるであろう。

本発明の一実施形態による、マルチレベルセル（ＭＬＣ）ＮＡＮＤ型フラッシュメモリデバイスを示したブロック図である。図１のＭＬＣＮＡＮＤ型フラッシュメモリデバイスの初期プログラム電圧の同定方法を示したフローチャートである。図２の方法で使用される後続のプログラム電圧パルスの同定方法を示したフローチャートである本発明の一実施形態による、２レベルのベリファイを用いた初期プログラム電圧の同定方法を示した概略図である。図１のＭＬＣＮＡＮＤ型フラッシュメモリデバイスのより高電圧のプログラム電圧の同定方法を示したフローチャートである。メモリセルにおける４つの閾値電圧分布を示した図である。

図１は、本発明の一実施形態による、マルチレベルセル（ＭＬＣ）ＮＡＮＤ型フラッシュメモリデバイス１を示したブロック図である。ＭＬＣＮＡＮＤ型フラッシュメモリデバイス１は、プログラム電圧生成回路１０と、コントローラ１２と、ＮＡＮＤ型フラッシュメモリ１４と、を備える。プログラム電圧生成回路１０はＮＡＮＤ型フラッシュメモリ１４に結合され、コントローラ１２は、プログラム電圧生成回路１０及びＮＡＮＤ型フラッシュメモリ１４に結合され、それらの動作を制御している。ＮＡＮＤ型フラッシュメモリ１４は、複数のページ１４０～１４ｍを含み、ｍは正の整数である。ページ１４０～１４ｍの各々は、アレイ状に配置された複数のメモリセルを含み、各メモリセルは、Ｎ個の使用可能なプログラム状態のうちの１つにプログラムされてもよく、Ｎは８であってもよい。具体的には、各メモリセルは、初期プログラム電圧Ｖｐｇ（１）を使用して最低電圧のプログラム状態にプログラムされ、また、より高電圧のプログラム電圧Ｖｐｇ（ｎ）を使用してより高電圧のプログラム状態にプログラムされてもよく、ｎは２～８の正の整数である。初期プログラム電圧Ｖｐｇ（１）とより高電圧のプログラム電圧Ｖｐｇ（ｎ）とは経時的にシフトし得るので、必要に応じて初期プログラム電圧Ｖｐｇ（１）とより高電圧のプログラム電圧Ｖｐｇ（ｎ）とを同定するために、ＭＬＣＮＡＮＤ型フラッシュデバイス１はマルチレベルのベリファイを実行してもよい。より具体的には、ＭＬＣＮＡＮＤ型フラッシュメモリデバイス１は、所定のページが既定のプログラムサイクル数を経た後、例えば１００プログラムサイクルごとにプログラム電圧Ｖｐｇ（１）～Ｖｐｇ（Ｎ）を同定し、これによってプログラム電圧Ｖｐｇ（１）～Ｖｐｇ（Ｎ）のシフトを補正してもよい。所定のページ、例えばページ１４０内の選択されたメモリセルの初期プログラム電圧Ｖｐｇ（１）とより高電圧のプログラム電圧Ｖｐｇ（ｎ）とが検出され、所定のページ１４０の選択位置１４００、１４０ｎ、１４０Ｎにこれらが記憶されてもよい。その後、コントローラ１２は、初期プログラム電圧Ｖｐｇ（１）とより高電圧のプログラム電圧Ｖｐｇ（ｎ）とを利用して、ＮＡＮＤ型フラッシュメモリ１４内の所定のページ１４０又は他のページ１４０ｍをプログラムしてもよい。

プログラム電圧生成回路１０は、所定のページ１４０に初期プログラム電圧パルスを印加してもよい。具体的には、プログラム電圧生成回路１０は、所定のページ１４０内の選択されたメモリセルのゲート端子に、ワード線を用いて初期プログラム電圧パルスを印加してもよい。この初期プログラム電圧パルスは、高速メモリセルのばらつき、ページ間のばらつき、及びブロック間のばらつきに対処するために、保守的に選択される工場出荷時の設定値であってもよい。

コントローラ１２は、所定のページ１４０内の複数のベリファイレベルをベリファイし、この所定のページ１４０内の複数のベリファイレベルのうちの１つがベリファイをパスした場合に、後続のプログラム電圧パルスの大きさを判定してもよい。この後続のプログラム電圧パルスを判定することは、動的初期電圧（ｄｙｎａｍｉｃｓｔａｒｔｖｏｌｔａｇｅ：ＤＳＶ）プロセスと呼ばれている。その場合、プログラム電圧生成回路１０は、所定のページ１４０に対して、さらに後続のプログラム電圧パルスを印加してもよい。複数のベリファイレベルは、所定のページ１４０の最低電圧のプログラム状態をベリファイする第１の電圧のベリファイ電圧ＰＶ（１）よりも低い。具体的には、コントローラ１２は、所定のページ１４０の１つのベリファイレベルをベリファイすることによって、複数のベリファイレベルをベリファイし、かつ当該ベリファイレベルがベリファイをフェイルした場合に、当該ベリファイレベルを低下させて、より低電圧のベリファイレベルを生成してもよく、また、当該ベリファイレベルがベリファイをパスした場合に、当該ベリファイレベルと第１の電圧のベリファイ電圧との差によって後続のプログラム電圧パルスの大きさを判定することにより、後続のプログラム電圧パルスの大きさを同定してもよい。また、コントローラ１２は、このベリファイレベルを一定量だけデクリメントすることにより、ベリファイレベルを低下させて、より低電圧のベリファイレベルを生成してもよい。ここでベリファイされる第１のベリファイレベルは、第１の電圧のベリファイ電圧ＰＶ（１）であってもよい。例えば、第１の電圧のベリファイ電圧ＰＶ（１）は、‐０．８Ｖであってもよい。この一定量は、プログラム電圧生成回路１０によって生成されるステップパルスと等価なステップ電圧であってもよい。例えば、この一定量は０．４Ｖであってもよい。

コントローラ１２は、ベリファイレベルを使用して、所定のページ１４０内の選択されたメモリセルのうちの１つ又は複数が正常に読み出された場合に、ベリファイレベルにベリファイをパスさせ、また、ベリファイレベルを使用して、所定のページ１４０内の選択されたメモリセルのうちのいずれも正常に読み出されなかった場合に、ベリファイレベルにベリファイをフェイルさせてもよい。具体的には、コントローラ１２は、所定のページ１４０内の選択されたメモリセルのワード線にベリファイレベルを印加することにより、ベリファイレベルをベリファイしてプログラム状態を読み出し、メモリセルが正常に読み出された回数をフィルビット数（ｆｉｌｌｂｉｔｃｏｕｎｔ：ＦＢＣ）として判定してもよい。

コントローラ１２は、第１の電圧のベリファイ電圧ＰＶ（１）をさらにベリファイし、この第１の電圧のベリファイ電圧ＰＶ（１）がベリファイをパスした場合に、初期プログラム電圧パルス及び後続のプログラム電圧パルスに従って所定のページ１４０の初期プログラム電圧Ｖｐｇ（１）を同定し、次いで初期プログラム電圧Ｖｐｇ（１）を所定のページ１４０のメモリ位置１４００に記憶してもよい。より具体的には、この初期プログラム電圧Ｖｐｇ（１）は、初期プログラム電圧パルスと後続のプログラム電圧パルスとを合計することによって同定されてもよい。一実施形態では、所定のページ１４０又は別の所定のページ１４ｎ内のメモリセルを最低電圧のプログラム状態にプログラムする必要がある場合に、コントローラ１２は、メモリ位置１４００から初期プログラム電圧Ｖｐｇ（１）を読み出し、次いでこの初期プログラム電圧Ｖｐｇ（１）を使用してメモリセルをプログラムするように、プログラム電圧生成回路１０を制御してもよい。

さらに、コントローラ１２は、より高電圧のベリファイ電圧ＰＶ（ｎ）によるベリファイに従って、より高電圧のプログラム電圧Ｖｐｇ（ｎ）を同定し、所定のページ１４０内の複数のベリファイレベルのうちでフェイルしたベリファイの回数に応じて、より高電圧のベリファイ電圧ＰＶ（ｎ）をベリファイするタイミングを調整してもよく、ｎは２～８の正の整数である。より高電圧のプログラム電圧Ｖｐｇ（ｎ）を使用して、選択されたメモリセルがより高電圧のプログラム状態ｎにプログラムされ、このより高電圧のベリファイ電圧ＰＶ（ｎ）は、より高電圧のプログラム状態ｎをベリファイするベリファイレベルである。一般に、このより高電圧のプログラム電圧Ｖｐｇ（ｎ）の同定は、増加型ステップパルスプログラム（ＩＳＰＰ）プロシージャを用いて実行されてもよく、所定のページ１４０内の選択されたメモリセルは、プログラム電圧生成回路１０によって生成される一連の固定長のステップパルスを使用してプログラムされており、これによって、選択されたメモリセルの閾値電圧が段階的にインクリメントされている。コントローラ１２は、選択されたメモリセルの閾値電圧が次第に上昇するにつれて、対応するより高電圧のベリファイ電圧ＰＶ（ｎ）を定期的にベリファイし、このより高電圧のプログラム電圧Ｖｐｇ（ｎ）を、対応するより高電圧のベリファイ電圧ＰＶ（ｎ）がベリファイをパスした場合の、すべてのプログラムパルスの合計として同定してもよい。また、より高電圧のプログラム電圧Ｖｐｇ（２）～Ｖｐｇ（８）の電圧レベルは次第に上昇していくため、より高電圧のプログラム電圧Ｖｐｇ（２）～Ｖｐｇ（８）の同定は、初期プログラム電圧Ｖｐｇ（１）を同定した後に続いて開始されてもよく、その際、より高電圧のプログラム電圧Ｖｐｇ（２）が最初に同定され、より高電圧のプログラム電圧Ｖｐｇ（８）が最後に同定される。例えば、ＩＳＰＰプロシージャにおける第５のステップパルスで、より高電圧のプログラム電圧Ｖｐｇ（２）の同定が開始されてもよく、ＩＳＰＰプロシージャにおける第１０のステップパルスで、より高電圧のプログラム電圧Ｖｐｇ（３）の同定が開始されてもよい。

本実施形態では、コントローラ１２は、より高電圧のベリファイ電圧ＰＶ（ｎ）のベリファイを開始するための初期ステップパルス数を設定し、当該ベリファイレベルがベリファイをフェイルした場合に、初期ステップパルスをインクリメントすることによって、より高電圧のベリファイ電圧ＰＶ（ｎ）をベリファイするタイミングを調整してもよい。具体的には、コントローラ１２は、１ステップパルスなどのステップパルスの固定数だけ、この初期ステップパルス数をインクリメントしてもよい。所定のページ１４０内の選択されたメモリセルに印加されるステップパルスの累積数が初期ステップパルス数を超えた場合、コントローラ１２は、より高電圧のベリファイ電圧ＰＶ（ｎ）のベリファイを開始してもよい一方で、この累積数が初期ステップパルス数よりも少なくなる場合、コントローラ１２は、より高電圧のベリファイ電圧ＰＶ（ｎ）をベリファイしなくてもよい。より高電圧のベリファイ電圧ＰＶ（ｎ）がベリファイをパスした場合、コントローラ１２は、ステップパルスの累計をより高電圧のプログラム電圧Ｖｐｇ（ｎ）としてメモリ位置１４０ｎに保存してもよい。その後、メモリセルをプログラム状態ｎにプログラムする必要が生じた場合、コントローラ１２は、メモリ位置１４０ｎからより高電圧のプログラム電圧Ｖｐｇ（ｎ）を読み出し、次いでより高電圧のプログラム電圧Ｖｐｇ（ｎ）を使用してメモリセルをプログラムするように、プログラム電圧生成回路１０を制御してもよい。

ＭＬＣＮＡＮＤ型フラッシュメモリデバイス１は、ＭＬＣアプローチや８つのプログラム状態に限定されることはなく、シングルレベルセル（ＳＬＣ）アプローチ又は他の数のプログラム状態が採用されてもよい。ＭＬＣＮＡＮＤ型フラッシュメモリデバイス１は、マルチレベルのベリファイを利用して、初期プログラム電圧Ｖｐｇ（１）を同定するために所定のページ１４０に印加されるプログラム電圧パルスの数を削減することにより、初期プログラム電圧のシフトが大きい場合の初期プログラム電圧Ｖｐｇ（１）の同定プロセスを大幅に高速化している。

図２は、図１のＭＬＣＮＡＮＤ型フラッシュメモリデバイス１の初期プログラム電圧Ｖｐｇ（１）の同定方法２を示したフローチャートである。方法２は、ステップＳ２００～Ｓ２１０を含む。任意の適正な技術的変更又はステップの調整は、本開示の範囲内である。ステップＳ２００～Ｓ２１０を以下のように説明するものであり、
ステップＳ２００で、プログラム電圧生成回路１０が、ＮＡＮＤ型フラッシュメモリ１４の所定のページ１４０に初期プログラム電圧パルスを印加し、
ステップＳ２０２で、コントローラ１２が、所定のページ１４０内の複数のベリファイレベルをベリファイし、
ステップＳ２０４で、所定のページ１４０内の複数のベリファイレベルのうちの１つがベリファイをパスした場合に、コントローラ１２が後続のプログラム電圧パルスの大きさを判定し、
ステップＳ２０６で、プログラム電圧生成回路１０が、所定のページ１４０に後続のプログラム電圧パルスを印加し、
ステップＳ２０８で、第１の電圧のプログラム電圧ＰＶ（１）がベリファイをパスしたか否かをコントローラ１２が判定する。パスした場合はステップＳ２１０に進み、パスしなかった場合はステップＳ２０２に進み、
ステップＳ２１０で、コントローラ１２が、初期プログラム電圧Ｖｐｇ（１）を記憶する。

起動すると、プログラム電圧生成回路１０は、所定のページ１４０に初期プログラム電圧パルスを印加し（Ｓ２００）、コントローラ１２は、所定のページ１４０内の複数のベリファイレベルを連続してベリファイすることにより、マルチレベルのベリファイを行う（Ｓ２０２）。これら複数のベリファイレベルは、第１の電圧のベリファイ電圧ＰＶ（１）から始まり、１つ又は複数のベリファイレベルが降順で続いていてもよい。最終的に、これら複数のベリファイレベルのうちの１つがベリファイをパスしてもよく、また、これを使用して、初期プログラム電圧Ｖｐｇ（１）及び同電圧を生成する後続のプログラム電圧パルスが同定されてもよい。よって、コントローラ１２は、ベリファイレベルのベリファイに成功すると、後続のプログラム電圧パルスの大きさを判定し（Ｓ２０４）、プログラム電圧生成回路１０は、所定のページ１４０に後続のプログラム電圧パルスを印加し（Ｓ２０６）、次いでコントローラ１２は、第１の電圧のプログラム電圧ＰＶ（１）をベリファイする（Ｓ２０８）。第１の電圧のプログラム電圧ＰＶ（１）がベリファイをパスした場合、初期プログラム電圧パルスと後続のプログラム電圧パルスとの組合せが、初期プログラム電圧Ｖｐｇ（１）と見なされてもよく、また、コントローラ１２は、この初期プログラム電圧Ｖｐｇ（１）をメモリ位置１４００に記憶する（Ｓ２１０）。第１の電圧のプログラム電圧ＰＶ（１）がベリファイをフェイルした場合、第１の電圧のプログラム電圧ＰＶ（１）がベリファイをパスするまで、ステップＳ２０２～Ｓ２０８が繰り返される。ステップＳ２０２及びＳ２０４は、後続のプログラム電圧パルスの同定について説明している図３の方法３によって詳述されてもよい。

方法３はステップＳ３００～Ｓ３０６を含み、この方法３を用いて複数のベリファイレベルＶｖｉがベリファイされ、ｉは正の整数である。任意の適正な技術的変更又はステップの調整は、本開示の範囲内である。ステップＳ３００～Ｓ３０６を以下のように説明するものであり、
ステップＳ３００で、コントローラ１２が初期ベリファイレベルＶｖ１をベリファイし、
ステップＳ３０２で、ベリファイレベルＶｖｉがベリファイをパスしたか否かをコントローラ１２が判定する。パスした場合はステップＳ３０４に進み、パスしなかった場合はステップＳ３０６に進み、
ステップＳ３０４で、コントローラ１２が、ベリファイレベルＶｖｉを低下させて、より低電圧のベリファイレベルＶｖｉを生成し、次いでこのベリファイレベルＶｖｉをベリファイして、ステップＳ３０２に進み、
ステップＳ３０６で、コントローラ１２が、ベリファイレベルＶｖｉと第１の電圧のベリファイ電圧ＰＶ（１）との差によって、後続のプログラム電圧パルスの大きさを判定する。

起動すると、コントローラ１２は、第１の電圧のベリファイ電圧ＰＶ（１）の初期ベリファイレベルＶｖ１をベリファイし（Ｓ３００）、次いで、ベリファイレベルＶｖ１がベリファイをパスしたか否かをこのコントローラ１２が判定する（Ｓ３０２）。パスした場合、ＭＬＣＮＡＮＤ型フラッシュメモリデバイス１は新規製造されてもよく、その初期プログラム電圧パルスは初期プログラム電圧Ｖｐｇ（１）であってもよく、コントローラ１２は、初期ベリファイレベルＶｖ１と第１の電圧のベリファイ電圧ＰＶ（１）との差によって、後続のプログラム電圧パルスの大きさを判定し（Ｓ３０６）、したがってここでは、初期プログラム電圧パルスが既に初期プログラム電圧Ｖｐｇ（１）であるため、後続のプログラム電圧パルスが所定のページ１４００に印加されることはない。ベリファイレベルＶｖ１がベリファイをパスしなかった場合、コントローラ１２は、ベリファイレベルＶｖ１を１デクリメントだけ低下させて、より低電圧のベリファイレベルＶｖ２を生成し、次いでこのより低電圧のベリファイレベルＶｖ２をベリファイして（Ｓ３０４）、このベリファイレベルＶｖ２がベリファイをパスしたか否かを判定する（Ｓ３０２）。このデクリメント分は、プログラム電圧生成回路１０によって生成されるステップパルスに対応する一定量であってもよい。ベリファイレベルＶｖ２がベリファイをパスした場合、初期プログラム電圧Ｖｐｇ（１）は初期プログラム電圧パルスとステップパルスとの組合せであってもよく、コントローラ１２は、ベリファイレベルＶｖ２と第１の電圧のベリファイ電圧ＰＶ（１）との差によって、後続のプログラム電圧パルスの大きさを判定する（Ｓ３０６）。この差は一定量のデクリメント分のみであるため、後続のプログラム電圧パルスは、この一定量のデクリメント分に対応する１ステップパルスとなる。ベリファイレベルＶｖ２がベリファイをパスしなかった場合、コントローラ１２は、ベリファイレベルＶｖ２をさらに１デクリメントだけ低下させて、より低電圧のベリファイレベルＶｖ３を生成する（Ｓ３０４）。ベリファイレベルＶｖｉが正常にベリファイされて、後続のプログラム電圧パルスの大きさが同定され得るまで、ステップＳ３０２及びＳ３０４が連続して繰り返される。

図４は、本発明の一実施形態による、２レベルのベリファイを用いた初期プログラム電圧の同定方法４を示した概略図である。この初期プログラム電圧の同定方法４はプロセス４００～４２２を含み、プロセス４００～４０６を用いて、初期プログラム電圧パルスのチェックが実行され、プロセス４０８～４１８を用いて、初期プログラム電圧Ｖｐｇ（１）を同定するために２レベルのベリファイが実行され、また、プロセス４２０～４２２を用いて、初期プログラム電圧Ｖｐｇ（１）が確認される。電圧パルスプロセス４００では初期プログラム電圧パルスを使用し、電圧パルスプロセス４２０では、後続のプログラム電圧パルスを使用する。初期プログラム電圧の同定方法４は、２つの電圧パルス４００、４２０のみを使用することにより、初期プログラム電圧Ｖｐｇ（１）の同定を達成することができるので、初期プログラム電圧Ｖｐｇ（１）を同定するのに必要とされる時間が短縮されている。

図５は、図１のＭＬＣＮＡＮＤ型フラッシュメモリデバイス１のより高電圧のプログラム電圧Ｖｐｇ（ｎ）の同定方法５を示したフローチャートである。方法５は、ステップＳ５００～Ｓ５１２を含む。ステップＳ５００及びＳ５０２を用いてマルチレベルのベリファイが実行されており、その詳細についてはステップＳ２００及びステップＳ２０２で示しているので、簡潔にするためにここでは繰り返さない。ステップＳ５０４～Ｓ５１２を用いてより高電圧のプログラム電圧Ｖｐｇ（ｎ）が同定されており、ｎは２～８の正の整数である。任意の適正な技術的変更又はステップの調整は、本開示の範囲内である。ステップＳ５００～Ｓ５１２を以下のように示すものであり、
ステップＳ５００で、プログラム電圧生成回路が、ＮＡＮＤ型フラッシュメモリの所定のページに初期プログラム電圧パルスを印加し、
ステップＳ５０２で、コントローラが、所定のページ内の複数のベリファイレベルをベリファイし、
ステップＳ５０４で、所定のページ内の複数のベリファイレベルのうちでフェイルしたベリファイの回数に応じて、より高電圧のベリファイ電圧ＰＶ（ｎ）をベリファイするタイミングをコントローラが決定し、
ステップＳ５０６で、より高電圧のベリファイ電圧ＰＶ（ｎ）がベリファイをパスしたか否かをコントローラが判定する。パスした場合はステップＳ５０８に進み、パスしなかった場合はステップＳ５１２に進み、
ステップＳ５０８で、コントローラが、より高電圧のプログラム電圧Ｖｐｇ（ｎ）を記憶し、
ステップＳ５１０で、最高電圧のプログラム電圧ＰＶ（８）がベリファイをパスしたか否かをコントローラが判定する。パスした場合は方法５を終了し、パスしなかった場合はステップＳ５１２に進み、
ステップＳ５１２で、コントローラが、所定のページに対してＩＳＰＰプロシージャを実行して、ステップＳ５０６に進む。

コントローラは、所定のページ内の複数のベリファイレベルのうちでフェイルしたベリファイの回数に応じて、より高電圧のベリファイ電圧ＰＶ（ｎ）をベリファイするタイミングを決定する（Ｓ５０４）。具体的には、この高電圧のプログラム電圧Ｖｐｇ（ｎ）が、初期プログラム電圧Ｖｐｇ（１）とほぼ同じ量だけシフトし得るため、所定のページ内の１つのベリファイレベルがベリファイをフェイルした場合に、コントローラはより高電圧のベリファイ電圧ＰＶ（ｎ）のベリファイをスキップし、そのベリファイを１ステップパルスだけ先送りしてもよい。同様に、コントローラは、所定のページ内のベリファイレベルがフェイルしたベリファイの回数がステップＳ５０２でフェイルした回数と同じである場合に、より高電圧のベリファイ電圧ＰＶ（ｎ）のいくつかのベリファイをスキップし、同じ数のステップパルスだけ、そのベリファイを延期してもよい。より高電圧のベリファイ電圧ＰＶ（ｎ）をベリファイするタイミングになると、コントローラは、このより高電圧のベリファイ電圧ＰＶ（ｎ）がベリファイをパスしたか否かを判定し（Ｓ５０６）、パスした場合、コントローラは、所定のページに印加されたステップパルスの累計をより高電圧のプログラム電圧Ｖｐｇ（ｎ）として記憶し（Ｓ５０８）、最高電圧のベリファイ電圧ＰＶ（８）がベリファイをパスしたか否かを判定し（Ｓ５１０）、この最高電圧のベリファイ電圧ＰＶ（８）がベリファイをパスした場合に、方法５を終了する。より高電圧のベリファイ電圧ＰＶ（ｎ）がベリファイをパスしなかった場合、コントローラは、所定のページにステップパルスを印加することによって所定のページにＩＳＰＰプロシージャを実行し（Ｓ５１２）、最高電圧のベリファイ電圧ＰＶ（８）がベリファイをパスするまで、ステップＳ５０６～Ｓ５が繰り返される。最高電圧のベリファイ電圧ＰＶ（８）がベリファイをパスしなかった場合、コントローラは、所定のページに対してＩＳＰＰプロシージャを実行し続け（Ｓ５１２）、最高電圧のベリファイ電圧ＰＶ（８）がベリファイをパスするまで、ステップＳ５０６～Ｓ５が繰り返される。

図６は、初期プログラム電圧パルスが印加された後の、メモリセルにおける４つの閾値電圧分布６０、６２、６４、６６を示した図であり、ｘ軸はボルト単位の閾値電圧Ｖｔを表し、ｙ軸は個数単位のメモリセルの量を表す。第１の電圧のベリファイ電圧ＰＶ（１）は－０．８に位置している。図６はまた、プログラム電圧生成回路によって生成されるステップパルスに対応する固定電圧差によって分割されている、－０．８、－１．２、－１．６及び－２．０における４つの分圧を示す。表１は、関連技術のＩＳＰＰ法と比較して本発明によって短縮される時間を示し、ｄＶＰＧＭは１ステップパルスを表し、Ｐはプログラム電圧パルスの時間を表し、Ｖはベリファイの時間を表し、ＦＢＣはフィルビットのチェックの時間を表し、ＭＬＶはマルチレベルのベリファイの時間を表す。閾値電圧分布６０、６２、６４、６６の各々は、閾値電圧分布の上部に位置するより高速のメモリセルを含む。具体的には、閾値電圧分布６０、６２、６４、６６におけるより高速のメモリセルは、範囲Ｃ１、Ｃ２、Ｃ３、Ｃ４にそれぞれ位置する。その結果、閾値電圧分布６０、６２、６４、６６におけるより高速のメモリセルの閾値電圧Ｖｔはそれぞれ、第１の電圧のベリファイ電圧ＰＶ（１）よりも電圧差０、１、２、３分低くなり、これに応じて、閾値電圧分布６０、６２、６４、６６の初期プログラム電圧Ｖｐｇ（１）はそれぞれ、初期プログラム電圧パルスよりも０、１、２、３ステップパルス分高くなる。表１の最終列に示すように、ＩＳＳＰ法と比較して本発明によって短縮される時間は、閾値電圧分布がさらに左方にシフトするにつれて大幅に増加する。例えば、閾値電圧分布６２で短縮される時間は６回分のベリファイ時間に相当し、閾値電圧分布６２で短縮される時間は２回のパルス及び２０回のベリファイ時間に相当する。

前セクションで述べたように、ＭＬＣＮＡＮＤ型フラッシュメモリデバイス１及び図２～図５の様々な方法は、プログラム電圧の同定を早めるために、マルチレベルのベリファイを使用している。

当業者であれば、本発明の開示内容を保持しながら、本装置並びに本方法に関する多くの修正及び変更をなすことが可能であることに容易に気付くであろう。したがって、上記の開示は、添付の特許請求の範囲の境界及び範囲によってのみ限定されると解釈すべきである。

Claims

プログラム電圧生成回路が、ＮＡＮＤ型フラッシュメモリの所定のページに初期プログラム電圧パルスを印加するステップと、
コントローラが、前記所定のページ内の複数のベリファイレベルをベリファイするステップであって、前記複数のベリファイレベルが、前記所定のページの最低電圧のプログラム状態をベリファイする第１の電圧のベリファイ電圧よりも低い、ステップと、
前記コントローラが、前記所定のページ内の前記複数のベリファイレベルのうちの１つがベリファイをパスした場合に、後続のプログラム電圧パルスの大きさを判定するステップと、
前記プログラム電圧生成回路が、前記所定のページに前記後続のプログラム電圧パルスを印加するステップと、
を含み、
前記コントローラが、前記所定のページ内の前記複数のベリファイレベルをベリファイする前記ステップが、
前記複数のベリファイレベルのうちの１つのベリファイレベルを前記コントローラがベリファイするステップと、
前記ベリファイレベルがベリファイをフェイルした場合に、前記コントローラが前記ベリファイレベルを低下させて、前記複数のベリファイレベルにおけるより低電圧のベリファイレベルを生成するステップと、を含み、
前記コントローラが前記ベリファイレベルを低下させる前記ステップが、
前記ベリファイレベルがベリファイをフェイルした場合に、前記コントローラが前記ベリファイレベルを一定量だけデクリメントして、前記より低電圧のベリファイレベルを生成するステップを含む、ＮＡＮＤ型フラッシュメモリデバイスのプログラミング方法。
前記プログラム電圧生成回路が、前記所定のページとは異なる他のページに前記後続のプログラム電圧パルスを印加するステップを含む、
請求項１に記載の方法。
前記コントローラが、前記所定のページ内の前記複数のベリファイレベルをベリファイする前記ステップが、
前記所定のページ内の１つのベリファイレベルを前記コントローラがベリファイするステップを含み、また、
前記コントローラが前記後続のプログラム電圧パルスの大きさを判定する前記ステップが、
前記ベリファイレベルがベリファイをパスした場合に、前記ベリファイレベルと前記第１の電圧のベリファイ電圧との差によって、前記コントローラが前記後続のプログラム電圧パルスの大きさを判定するステップ
を含む、請求項１に記載の方法。
前記ベリファイレベルを使用して、前記所定のページ内の１つ又は複数のメモリセルが正常に読み出された場合に、前記ベリファイレベルがベリファイをパスする、請求項３に記載の方法。
前記第１の電圧のベリファイ電圧を前記コントローラがベリファイするステップと、
前記第１の電圧のベリファイ電圧がベリファイをパスした場合に、前記初期プログラム電圧パルス及び前記後続のプログラム電圧パルスに従って、前記コントローラが前記所定のページの前記最低電圧のプログラム状態にプログラムする初期プログラム電圧を同定する、ステップと、
をさらに含む、請求項１に記載の方法。
前記初期プログラム電圧を使用して、前記プログラム電圧生成回路が、前記ＮＡＮＤ型フラッシュメモリの前記所定のページ又は別の所定のページの前記最低電圧のプログラム状態をプログラムするステップをさらに含む請求項５に記載の方法。
前記所定のページが８つのプログラム状態を有する、請求項１に記載の方法。
所定のページ及びその他のページを含むＮＡＮＤ型フラッシュメモリと、
前記ＮＡＮＤ型フラッシュメモリに結合され、前記所定のページに初期プログラム電圧パルスを印加するように構成されたプログラム電圧生成回路と、
前記ＮＡＮＤ型フラッシュメモリ及び前記プログラム電圧生成回路に結合され、前記所定のページ内の複数のベリファイレベルをベリファイし、かつ前記所定のページ内の前記複数のベリファイレベルのうちの１つがベリファイをパスした場合に、後続のプログラム電圧パルスの大きさを判定するように構成されたコントローラであって、前記複数のベリファイレベルが、前記所定のページの最低電圧のプログラム状態をベリファイする第１の電圧のベリファイ電圧よりも低い、コントローラと、を備え、
前記プログラム電圧生成回路が、前記所定のページに前記後続のプログラム電圧パルスを印加するようにさらに構成されており、
前記コントローラが、前記所定のページの前記複数のベリファイレベルをベリファイし、前記ベリファイレベルがベリファイをフェイルした場合に、前記ベリファイレベルを低下させて、前記複数のベリファイレベルにおけるより低電圧のベリファイレベルを生成するように構成されており、
前記コントローラが、前記ベリファイレベルがベリファイをフェイルした場合に、前記所定のページの前記ベリファイレベルを一定量だけデクリメントすることによって前記所定のページ内の前記ベリファイレベルを低下させて、前記より低電圧のベリファイレベルを生成するように構成されている、ＮＡＮＤ型フラッシュメモリデバイス。
前記プログラム電圧生成回路が、前記所定のページとは異なる他のページに前記後続のプログラム電圧パルスを印加するようにさらに構成されている、
請求項８に記載のＮＡＮＤ型フラッシュメモリデバイス。
前記コントローラが、前記所定のページの前記複数のベリファイレベルをベリファイし、前記ベリファイレベルがベリファイをパスした場合に、前記ベリファイレベルと前記第１の電圧のベリファイ電圧との差によって、前記後続のプログラム電圧パルスの大きさを判定することにより、前記後続のプログラム電圧パルスの大きさを同定するように構成されている、請求項８に記載のＮＡＮＤ型フラッシュメモリデバイス。
前記コントローラが、前記ベリファイレベルを使用して、前記所定のページ内の１つ又は複数のメモリセルが正常に読み出された場合に、前記ベリファイレベルにベリファイをパスさせるように構成されている、請求項１０に記載のＮＡＮＤ型フラッシュメモリデバイス。
前記コントローラが、前記第１の電圧のベリファイ電圧をベリファイし、前記第１の電圧のベリファイ電圧がベリファイをパスした場合に、前記初期プログラム電圧パルス及び前記後続のプログラム電圧パルスに従って、前記所定のページの前記最低電圧のプログラム状態にプログラムする初期プログラム電圧を同定するようにさらに構成されている、請求項８に記載のＮＡＮＤ型フラッシュメモリデバイス。
前記プログラム電圧生成回路が、前記初期プログラム電圧を使用して、前記ＮＡＮＤ型フラッシュメモリの前記所定のページ又は別の所定のページの前記最低電圧のプログラム状態をプログラムするようにさらに構成されている、請求項１２に記載のＮＡＮＤ型フラッシュメモリデバイス。
前記所定のページが８つのプログラム状態を有する、請求項８に記載のＮＡＮＤ型フラッシュメモリデバイス。