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JP7273654B2 - Semiconductor device, manufacturing method thereof, and electronic device - Google Patents

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Description

本発明は半導体装置、その製造方法および電子装置に関し、特にワイヤボンディング（以下、ＷＢという）またはフリップチップ（以下、ＦＣという）によりパッケージに実装される半導体装置を使用するＡＳＳＰ（Application Specific Standard Products）に関するものである。 The present invention relates to a semiconductor device, its manufacturing method and an electronic device, and more particularly ASSP (Application Specific Standard Products) using a semiconductor device mounted on a package by wire bonding (hereinafter referred to as WB) or flip chip (hereinafter referred to as FC). It is about.

半導体装置では、特にＳｏＣ（System on Chip）などの大規模ＬＳＩ（Large Scale Integrated circuit）において、集積度の向上に伴って、より多くのパッドが要求される傾向にある。特開２０１５－２０４３６４号公報（特許文献１）には、そのような半導体装置の例として、チップの端辺に沿うように配列された複数の外側パッドと、外側パッドよりチップの内側に配列された複数の内側パッドとを有し、複数の内側パッドと、複数の外側パッドとは、チップの端辺に沿う方向において、ジグザグパターンとなるように配置されている半導体装置が開示されている。 2. Description of the Related Art In semiconductor devices, particularly in large-scale LSIs (Large Scale Integrated circuits) such as SoCs (Systems on Chips), there is a tendency to require more pads as the degree of integration increases. Japanese Patent Application Laid-Open No. 2015-204364 (Patent Document 1) discloses, as an example of such a semiconductor device, a plurality of outer pads arranged along an edge of a chip and a plurality of outer pads arranged inside the chip from the outer pads. The semiconductor device has a plurality of inner pads, and the plurality of inner pads and the plurality of outer pads are arranged in a zigzag pattern in the direction along the edge of the chip.

かかる半導体装置をパッケージに実装する方法として、ＷＢ及びＦＣがある。ＷＢとは、金、銅などのワイヤを用いて半導体装置のパッドとパッケージ基板とを電気的に接続する方法であり、ＦＣとはパッケージ基板の半導体装置のパッドと対面する位置にパッドが設けられており、バンプなどを介して互いに接合させることによって、電気的に接続する方法である。 WB and FC are available as methods for mounting such a semiconductor device on a package. WB is a method of electrically connecting pads of a semiconductor device and a package substrate using wires of gold, copper, or the like. FC is a method in which pads are provided on the package substrate at positions facing the pads of the semiconductor device. It is a method of electrically connecting them by bonding them to each other via bumps or the like.

特開２０１５－２０４３６４号公報JP 2015-204364 A

ＷＢでは、パッケージの電気的特性要求から、特に電源電位の電圧降下等を抑えるためボンディングワイヤのワイヤ長をできるだけ短くすることが好ましい。このため、電源線及び接地（以下、ＧＮＤという）線が接続されるパッドは半導体装置の外周部に配置される。一方、ＦＣでは、パッケージの実装用ボール電極への入出力信号線の引き出し要求から、入出力信号線に接続されるパッドが外周部に配置され、電源線及びＧＮＤ線が接続されるパッドは半導体装置の内周部に配置される。ＷＢかＦＣかの実装方法の違いにより半導体装置の、特に電源線及びＧＮＤ線が接続されるパッドの配置に対する要求が全く異なる。 In the WB, it is preferable to shorten the wire length of the bonding wire as much as possible in order to suppress the voltage drop of the power supply potential in particular from the requirements of the electrical characteristics of the package. Therefore, pads to which power supply lines and ground (hereafter referred to as GND) lines are connected are arranged in the outer peripheral portion of the semiconductor device. On the other hand, in the FC, the pads connected to the input/output signal lines are arranged in the outer peripheral portion due to the demand for drawing out the input/output signal lines to the mounting ball electrodes of the package, and the pads connected to the power lines and GND lines are semiconductors. It is arranged on the inner periphery of the device. Depending on the mounting method, WB or FC, the requirements for the layout of the pads to which the power lines and GND lines are connected are completely different.

多種多様な用途をカバーし消費電力もその用途に応じて大きく異なるＡＳＳＰでは、同一の半導体装置に異なる実装方法を採用する場合、設計期間及び製造コストが増大する課題があった。ある用途においてその良好な電気的特性からＦＣ用にチップ設計を行った場合、他の用途において、例えば、低コスト化のためＷＢで実装しようとしても、パッドの配置に対する要求が全く異なるため、その配置を変更しなければならないからである。その他の課題及び新規な特徴は、本明細書の記載及び図面から明らかになるであろう。 ASSPs cover a wide variety of applications and their power consumption varies greatly depending on the application. When different mounting methods are adopted for the same semiconductor device, there is a problem that the design period and manufacturing cost increase. If a chip is designed for FC because of its good electrical characteristics for one application, and for other applications, for example, even if WB mounting is attempted for cost reduction, the requirements for pad arrangement are completely different. This is because the arrangement must be changed. Other problems and novel features will become apparent from the description and drawings of this specification.

実施の形態１に係る半導体装置は、パッドが半導体装置の端辺に沿うように３列の千鳥状に配置された構成であり、半導体装置の端辺に最も近接する１列目のパッドが電源線又はＧＮＤ線と接続され、１列目のパッドに比し半導体装置の端辺より遠隔（半導体装置の内側）に配置された２列目のパッドが入出力信号線と接続され、２列目のパッドに比しさらに半導体装置の端辺より遠隔（半導体装置の内側）に配置された３列目のパッドが電源線又はＧＮＤ線と接続され、かつ１列目のパッドと３列目のパッドとが半導体装置内で電気的に接続されている。 The semiconductor device according to the first embodiment has a structure in which pads are arranged in a zigzag pattern in three rows along the edge of the semiconductor device, and the pads in the first row closest to the edge of the semiconductor device are connected to the power source. or GND line, and arranged farther (inside the semiconductor device) than the edge of the semiconductor device compared to the pads in the first row. The pads in the third row, which are arranged farther from the edge of the semiconductor device (inside the semiconductor device) than the pads in the first row, are connected to the power supply line or the GND line, and the pads in the first row and the pads in the third row are connected to each other. are electrically connected in the semiconductor device.

他の実施の形態に係る半導体装置は、パッドが半導体装置の端辺に沿うように３列の千鳥状に配置された構成であり、半導体装置の端辺に最も近接する１列目のパッドが入出力信号線と接続され、１列目のパッドに比し半導体装置の端辺より遠隔（半導体装置の内側）に配置された２列目のパッドが電源線又はＧＮＤ線と接続され、２列目のパッドに比しさらに半導体装置の端辺より遠隔（半導体装置の内側）に配置された３列目のパッドが入出力信号線と接続され、かつ１列目のパッドと３列目のパッドとが半導体装置内で電気的に接続されている。 A semiconductor device according to another embodiment has a structure in which pads are arranged in a zigzag pattern in three rows along an edge of the semiconductor device, and the pads in the first row closest to the edge of the semiconductor device are arranged in a staggered manner. The pads in the second row connected to the input/output signal lines and arranged farther (inside the semiconductor device) from the edge of the semiconductor device than the pads in the first row are connected to the power supply line or the GND line. The pads of the third row, which are arranged farther (inside the semiconductor device) from the edge of the semiconductor device than the pads of the second row, are connected to the input/output signal lines, and the pads of the first row and the pads of the third row are connected. are electrically connected in the semiconductor device.

かかる構成により、ＷＢ、ＦＣのいずれの方法でも同一の半導体装置を、そのパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。 With such a configuration, the same semiconductor device can be easily mounted by either the WB or FC method without changing the pad arrangement, thereby suppressing an increase in design period and manufacturing cost.

図１は、実施の形態１に係るワイヤボンディングによりパッケージに実装された半導体装置の構成を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing the configuration of a semiconductor device mounted in a package by wire bonding according to the first embodiment. 図２は、図１の半導体装置の構成を模式的に示す平面図である。2 is a plan view schematically showing the configuration of the semiconductor device of FIG. 1. FIG. 図３は、実施の形態１に係る入出力部のレイアウトの拡大図である。FIG. 3 is an enlarged view of the layout of the input/output unit according to the first embodiment. 図４は、実施の形態１に係る入出力部のワイヤボンディングによる接続図である。FIG. 4 is a connection diagram by wire bonding of the input/output unit according to the first embodiment. 図５は、実施の形態１に係るフリップチップによりパッケージに実装された半導体装置の構成を模式的に示す断面図である。FIG. 5 is a cross-sectional view schematically showing the configuration of the semiconductor device mounted in the package by the flip chip according to the first embodiment. 図６は、実施の形態１に係る入出力部のフリップチップによる接続図である。FIG. 6 is a flip-chip connection diagram of an input/output unit according to the first embodiment. 図７は、実施の形態２に係る半導体装置２の構成を模式的に示す平面図である。FIG. 7 is a plan view schematically showing the configuration of a semiconductor device 2 according to the second embodiment. 図８は、実施の形態２に係る入出力部のレイアウトの拡大図である。FIG. 8 is an enlarged view of the layout of the input/output unit according to the second embodiment. 図９は、実施の形態２に係る入出力部のワイヤボンディングによる接続図である。FIG. 9 is a wire bonding connection diagram of the input/output unit according to the second embodiment. 図１０は、実施の形態２に係る入出力部のフリップチップによる接続図である。FIG. 10 is a flip-chip connection diagram of an input/output unit according to the second embodiment. 図１１は、実施の形態３に係る半導体装置３の構成を模式的に示す平面図である。FIG. 11 is a plan view schematically showing the configuration of a semiconductor device 3 according to the third embodiment. 図１２は、実施の形態３に係る入出力部のレイアウトの拡大図である。FIG. 12 is an enlarged view of the layout of the input/output unit according to the third embodiment. 図１３は、実施の形態３に係る入出力部のワイヤボンディングによる接続図である。FIG. 13 is a connection diagram by wire bonding of the input/output unit according to the third embodiment. 図１４は、実施の形態３に係る入出力部のフリップチップによる接続図である。FIG. 14 is a flip-chip connection diagram of an input/output unit according to the third embodiment. 図１５は、実施の形態４に係る半導体装置４の構成を模式的に示す平面図である。FIG. 15 is a plan view schematically showing the configuration of a semiconductor device 4 according to the fourth embodiment. 図１６は、実施の形態４に係る入出力部のレイアウトの拡大図である。FIG. 16 is an enlarged view of the layout of the input/output unit according to the fourth embodiment. 図１７は、実施の形態４に係る入出力部のワイヤボンディングによる接続図である。FIG. 17 is a wire bonding connection diagram of an input/output unit according to the fourth embodiment. 図１８は、実施の形態４に係る入出力部のフリップチップによる接続図である。FIG. 18 is a flip-chip connection diagram of an input/output unit according to the fourth embodiment.

以下、本実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書及び図面において、同一の構成要件又は対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略又は簡略化している場合もある。また、各実施の形態と変形例との少なくとも一部は、互いに任意に組み合わされてもよい。 A semiconductor device according to the present embodiment will be described in detail below with reference to the drawings. In addition, in the specification and the drawings, the same constituent elements or corresponding constituent elements are denoted by the same reference numerals, and redundant explanations are omitted. Also, in the drawings, the configuration may be omitted or simplified for convenience of explanation. Moreover, at least a part of each embodiment and modifications may be arbitrarily combined with each other.

（実施の形態１）
［ワイヤボンディングによる実装の場合］
図１は、この発明の実施の形態１に係る、半導体装置１（たとえば、マイクロコンピュータチップ）がワイヤボンディングによりＢＧＡ（BALL Grid Array）方式のパッケージに実装された電子装置５００の構成を模式的に示す断面図である。ＢＧＡ方式のパッケージ基板は、はんだボールを格子状に並べた電極を有する。 (Embodiment 1)
[When mounting by wire bonding]
FIG. 1 schematically shows the configuration of an electronic device 500 in which a semiconductor device 1 (for example, a microcomputer chip) is mounted in a BGA (BALL Grid Array) type package by wire bonding, according to Embodiment 1 of the present invention. It is a sectional view showing. A BGA-type package substrate has electrodes in which solder balls are arranged in a grid.

電子装置５００は、半導体装置１と、パッケージ基板５０１と、封止部材５１０と、ダイボンド部材５２０と、外部端子５０９と、ボンディングワイヤ５０７、５０８を含む。パッケージ基板５０１は、たとえばガラス繊維入りエポキシ基板などから形成されたものであり、絶縁層と配線とを交互に積み上げることによって形成されたビルドアップ配線板である。封止部材５１０は、パッケージ基板５０１の主面を被覆する、たとえばエポキシ樹脂である。ダイボンド部材５２０は、たとえば銀ペーストである。外部端子５０９は、パッケージ基板５０１の裏面に取り付けられる複数のはんだボールである。ボンディングワイヤ５０７、５０８は、例えば、金線などから形成された、配線用ワイヤである。 Electronic device 500 includes semiconductor device 1 , package substrate 501 , sealing member 510 , die bonding member 520 , external terminals 509 , and bonding wires 507 and 508 . Package substrate 501 is made of, for example, an epoxy substrate containing glass fiber, and is a build-up wiring board formed by alternately stacking insulating layers and wiring. The sealing member 510 is, for example, epoxy resin covering the main surface of the package substrate 501 . Die bonding member 520 is, for example, silver paste. External terminals 509 are a plurality of solder balls attached to the back surface of package substrate 501 . The bonding wires 507 and 508 are wiring wires made of, for example, gold wires.

パッケージ基板５０１は、ボンディング電極５０３、５０４と、パッケージ配線（配線層）５０２とを含む。 The package substrate 501 includes bonding electrodes 503 and 504 and package wiring (wiring layer) 502 .

ボンディング電極５０３、５０４は、パッケージ基板５０１の主面上に銅などで形成された電極である。パッケージ配線（配線層）５０２は、ボンディング電極５０３、５０４と外部端子５０９を接続するための銅などで形成されたパッケージ基板５０１に形成された配線（配線層）又はスルーホールである。 The bonding electrodes 503 and 504 are electrodes formed of copper or the like on the main surface of the package substrate 501 . The package wiring (wiring layer) 502 is wiring (wiring layer) or through holes formed in the package substrate 501 made of copper or the like for connecting the bonding electrodes 503 and 504 and the external terminals 509 .

ボンディング電極５０３は、パッケージ配線５０２、外部端子５０９を介して、外部装置の電源線又はＧＮＤ線（接地線）と電気的に接続し、ボンディング電極５０４は、パッケージ配線５０２、外部端子５０９を介して外部装置の入出力信号線と電気的に接続している。 The bonding electrode 503 is electrically connected to the power supply line or GND line (ground line) of the external device via the package wiring 502 and the external terminal 509, and the bonding electrode 504 is electrically connected via the package wiring 502 and the external terminal 509. It is electrically connected to the input/output signal line of the external device.

半導体装置１は、パッド５０５、５０６、５１５を含む。パッド５０５、５０６、５１５は、半導体装置１の主面上に層間絶縁層を介在して形成される。また、半導体装置１の主面上を覆うパッシベーション膜から露出する多層配線の最上層の配線を含み、半導体装置１の外周部に端辺に沿うように複数のパッドが千鳥状に配置される。 The semiconductor device 1 includes pads 505 , 506 and 515 . Pads 505, 506 and 515 are formed on the main surface of semiconductor device 1 with an interlayer insulating layer interposed therebetween. In addition, a plurality of pads are arranged in a staggered manner along the edges of the semiconductor device 1, including the uppermost wiring of the multilayer wiring exposed from the passivation film covering the main surface of the semiconductor device 1. FIG.

半導体装置１の端辺に近接するパッド５０５は、ボンディングワイヤ５０７によってボンディング電極５０３と接続される。半導体装置１の端辺より遠隔（半導体装置１の内側）のパッド５０６は、ボンディングワイヤ５０８によってボンディング電極５０４と接続される。 A pad 505 near the edge of semiconductor device 1 is connected to bonding electrode 503 by bonding wire 507 . Pads 506 remote from the edge of semiconductor device 1 (inside semiconductor device 1 ) are connected to bonding electrodes 504 by bonding wires 508 .

図２は、図１の半導体装置１の構成を模式的に示す平面図である。半導体装置１は、半導体基板ＳＵＢの主面上に形成された、内部回路１１と、内部回路１１の周辺に設けられた入出力回路９とを含む。入出力回路９は、複数のＩＯ（Input and Output）セル１０と、ＩＯセル１０または内部回路１１の上に半導体装置１の端辺１４に沿って、３列の千鳥状に配置されたパッド５０５、５０６、５１５とを含む。 2 is a plan view schematically showing the configuration of the semiconductor device 1 of FIG. 1. FIG. The semiconductor device 1 includes an internal circuit 11 formed on the main surface of a semiconductor substrate SUB, and an input/output circuit 9 provided around the internal circuit 11 . The input/output circuit 9 includes a plurality of IO (Input and Output) cells 10 and pads 505 arranged in three rows in a staggered manner along the edge 14 of the semiconductor device 1 on the IO cells 10 or the internal circuit 11 . , 506, 515.

ＩＯセル１０は、半導体装置１が、外部装置（図示しない）との信号の入出力や、外部装置からの電源電位及びＧＮＤ電位（接地電位）の供給を受けるための回路ブロックである。内部回路１１は、ＩＯセル１０から信号と、電源電位及びＧＮＤ電位の供給を受け、所望の演算処理を行うための回路ブロックである。ＩＯセル１０内では、半導体装置１内部の多層配線（図示しない）によって、パッド５０５、５０６、５１５と内部回路１１とが接続される。 The IO cell 10 is a circuit block for the semiconductor device 1 to input/output signals to/from an external device (not shown) and to receive supply of power supply potential and GND potential (ground potential) from the external device. The internal circuit 11 is a circuit block for receiving a signal, a power supply potential and a GND potential from the IO cell 10 and performing desired arithmetic processing. In the IO cell 10 , the pads 505 , 506 , 515 and the internal circuit 11 are connected by multilayer wiring (not shown) inside the semiconductor device 1 .

図３は、入出力回路９（図２参照）の一部９Ａを拡大して示した平面図である。図３には、半導体装置１（図２参照）の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置されたパッド５０５、５０６、５１５、多層配線５２５が示される。 FIG. 3 is a plan view showing an enlarged portion 9A of the input/output circuit 9 (see FIG. 2). FIG. 3 shows a plurality of IO cells 10 arranged along the edge 14 of the semiconductor device 1 (see FIG. 2), pads 505 arranged in three rows in a zigzag pattern along the rows of the IO cells 10, 506, 515, and multilayer wiring 525 are shown.

パッド５０６が半導体装置１の端辺１４に沿って一列に設けられ、パッド５０５がパッド５０６に対して半導体装置１の端辺１４に近接する側（図３の－Ｙ方向）に、パッド５０６の配列方向（図３のＸ方向）に沿って一列に設けられ、バッド５１５はパッド５０６に対して半導体装置１の端辺１４から遠隔する側（図３のＹ方向）に、パッド５０６の配列方向（図３のＸ方向）に沿って、一列に設けられる。これらのパッドは３列の千鳥状に配置される。すなわち、パッド５０６は、その配列方向（図３のＸ方向）に沿って、パッド５１５の隣接する２個のパッドの間に配置され、かつ、パッド５０５の隣接する２個のパッドの間に配置される。また、パッド５０５、５０６、５１５は、端辺１４から遠隔する方向（離れる方向：図３のＹ方向）に沿って、この順に配置されている。 Pads 506 are provided in a row along the edge 14 of the semiconductor device 1, and the pads 505 are arranged on the side (-Y direction in FIG. 3) near the edge 14 of the semiconductor device 1 with respect to the pads 506. The pads 515 are arranged in a row along the arrangement direction (the X direction in FIG. 3), and the pads 515 are arranged in the arrangement direction of the pads 506 on the side remote from the edge 14 of the semiconductor device 1 (the Y direction in FIG. They are provided in a row along (the X direction in FIG. 3). These pads are staggered in three rows. That is, the pad 506 is arranged between two adjacent pads of the pad 515 and between two adjacent pads of the pad 505 along the arrangement direction (the X direction in FIG. 3). be done. Also, the pads 505, 506, 515 are arranged in this order along the direction away from the edge 14 (away direction: Y direction in FIG. 3).

なお、本実施の形態１では、パッド５０５、バッド５０６、パッド５１５はいずれも、ＩＯセル１０の上部に配置されるＰＡＤ ｏｎ ＩＯセル構造である。また、多層配線５２５は、パッド５０５、５１５、５０６と同層の多層配線層で形成されてもよい。 In the first embodiment, the pads 505, 506, and 515 all have a PAD on IO cell structure arranged above the IO cell 10. FIG. Also, the multilayer wiring 525 may be formed of the same multilayer wiring layer as the pads 505 , 515 and 506 .

半導体装置１の端辺１４に最も近接する第１列目のパッド５０５はＩＯセル１０の電源線又はＧＮＤ線と接続され、端辺１４に２番目に近接する第２列目のパッド５０６はＩＯセル１０の入出力信号線と接続される。また、パッド５０５とパッド５１５は、多層配線５２５によって電気的に接続される。 The first row of pads 505 closest to the edge 14 of the semiconductor device 1 is connected to the power line or GND line of the IO cell 10, and the second row of pads 506 second closest to the edge 14 is connected to the IO. It is connected to the input/output signal line of the cell 10 . Also, the pads 505 and 515 are electrically connected by a multilayer wiring 525 .

［ワイヤボンディングによる実装の場合］
図４は、かかる半導体装置１（図２参照）とＢＧＡなどのパッケージ基板５０１とのＷＢによる接続を示した平面図である。図４には、半導体装置１の入出力回路の一部９ＡとＢＧＡなどのパッケージ基板５０１の主面の一部が示される。パッケージ基板５０１上のボンディング電極５０３は、電源用のボンディング電極５０３Ａと、ＧＮＤ用のボンディング電極５０３Ｂとから構成される。ＧＮＤ用のボンディング電極５０３Ｂは、半導体装置１に最も近接する場所に端辺１４に沿ってリング状に敷設され、電源用のボンディング電極５０３Ａは、半導体体装置１から遠隔する側にＧＮＤ用のボンディング電極５０３Ｂとは互いに離間して配置される。さらに、ボンディング電極５０４は、電源用のボンディング電極５０３Ａに対して半導体装置１から遠隔する側に敷設される。 [When mounting by wire bonding]
FIG. 4 is a plan view showing connection by WB between the semiconductor device 1 (see FIG. 2) and a package substrate 501 such as a BGA. FIG. 4 shows part of the input/output circuit 9A of the semiconductor device 1 and part of the main surface of a package substrate 501 such as a BGA. The bonding electrodes 503 on the package substrate 501 are composed of a bonding electrode 503A for power supply and a bonding electrode 503B for GND. The bonding electrode 503B for GND is laid in a ring shape along the edge 14 at the location closest to the semiconductor device 1, and the bonding electrode 503A for power supply is provided at the side farthest from the semiconductor device 1 for GND. The electrodes 503B are arranged apart from each other. Further, the bonding electrode 504 is laid on the side remote from the semiconductor device 1 with respect to the bonding electrode 503A for power supply.

半導体装置１がＷＢにより実装される場合には、半導体装置１の複数のパッド５０５のうちの電源線と接続されるパッド５０５Ａは、ボンディングワイヤ５０７Ａによって、電源用のボンディング電極５０３Ａと接続され、ＧＮＤ線と接続されるパッド５０５Ｂは、ボンディングワイヤ５０７Ｂを介してＧＮＤ用のボンディング電極５０３Ｂと接続される。また、半導体装置１のバッド５０６が、ボンディングワイヤ５０８によって、ボンディング電極５０４と接続される。なお、半導体装置１のパッド５１５にはボンディングワイヤは接続されない。 When the semiconductor device 1 is mounted by WB, the pad 505A connected to the power supply line among the plurality of pads 505 of the semiconductor device 1 is connected to the power supply bonding electrode 503A by the bonding wire 507A, and is grounded. A pad 505B connected to a line is connected to a bonding electrode 503B for GND via a bonding wire 507B. Also, the pad 506 of the semiconductor device 1 is connected to the bonding electrode 504 by the bonding wire 508 . No bonding wire is connected to the pad 515 of the semiconductor device 1 .

半導体装置１により、半導体装置１の端辺１４に最も近接するパッド５０５Ａ、５０５Ｂが、ボンディングワイヤ５０７Ａ、５０７Ｂによって、パッケージ基板５０１上の半導体装置１に最も近接する電源用またはＧＮＤ用ボンディング電極５０３Ａ、５０３Ｂとそれぞれ接続されるので、電源線またはＧＮＤ線が接続されるボンディングワイヤ５０７Ａ、５０７Ｂの長さが極小となる。 The semiconductor device 1 connects the pads 505A and 505B closest to the edge 14 of the semiconductor device 1 to the power supply or GND bonding electrodes 503A closest to the semiconductor device 1 on the package substrate 501 via the bonding wires 507A and 507B. 503B, the length of bonding wires 507A and 507B to which the power line or GND line is connected is minimized.

かかる構成により、電源線またはＧＮＤ線が接続されるボンディングワイヤの長さを極小にするために半導体装置１のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。 With such a configuration, it is possible to easily mount the semiconductor device 1 without changing the pad arrangement in order to minimize the length of the bonding wire to which the power line or the GND line is connected, thereby suppressing an increase in design period and manufacturing cost. can.

［フリップチップによる実装の場合］
図５は、この発明の実施の形態１に係る、同一の半導体装置１がＦＣによりＢＧＡ方式のパッケージに実装された電子装置１０１の構成を模式的に示す断面図である。 [Mounting by flip chip]
FIG. 5 is a cross-sectional view schematically showing the configuration of an electronic device 101 in which the same semiconductor device 1 is mounted on a BGA type package by FC according to the first embodiment of the present invention.

電子装置１０１は、半導体装置１と、パッケージ基板１０２と、樹脂１０５と、アンダーフィル部材１４０と、バンプ電極１３１と、ボール電極１２４とを含む。パッケージ基板１０２は、たとえばガラス繊維入りエポキシ基板などから形成されたものであり、絶縁層と配線とを交互に積み上げることによって形成されたビルドアップ配線板である。樹脂１０５は、パッケージ基板１０２の主面を被覆する、たとえばエポキシ樹脂である。アンダーフィル部材１４０は、半導体装置１とパッケージ基板１０２との隙間の封止樹脂で、主にエポキシ樹脂を主剤とするコンポジットレジンである。バンプ電極１３１は、半導体装置１の主面上に格子状に並べて形成された、たとえば、はんだバンプである。ボール電極１２４は、パッケージ基板１０２の裏面に取り付けられる複数のはんだボールである。 Electronic device 101 includes semiconductor device 1 , package substrate 102 , resin 105 , underfill member 140 , bump electrode 131 and ball electrode 124 . Package substrate 102 is made of, for example, an epoxy substrate containing glass fiber, and is a build-up wiring board formed by alternately stacking insulating layers and wiring. Resin 105 is, for example, an epoxy resin that covers the main surface of package substrate 102 . The underfill member 140 is a resin for sealing the gap between the semiconductor device 1 and the package substrate 102, and is a composite resin mainly containing an epoxy resin as a main component. Bump electrodes 131 are, for example, solder bumps arranged in a grid pattern on the main surface of semiconductor device 1 . Ball electrodes 124 are a plurality of solder balls attached to the back surface of package substrate 102 .

パッケージ基板１０２は、パッケージ電源配線又はＧＮＤ配線１２１と、パッケージ信号配線１２２と、スルーホール配線１２３とを含む。パッケージ電源配線又はＧＮＤ配線１２１及びパッケージ信号配線１２２は、パッケージ基板１０２の主面上に形成される。ボール電極１２４への接続及び引き出しを容易にするため、パッケージ信号配線１２２は、半導体装置１の端辺側に敷設され、パッケージ電源配線又はＧＮＤ配線１２１は、半導体装置１の中央側に敷設されている。 The package substrate 102 includes package power supply wiring or GND wiring 121 , package signal wiring 122 and through-hole wiring 123 . A package power supply wiring or GND wiring 121 and a package signal wiring 122 are formed on the main surface of the package substrate 102 . The package signal wiring 122 is laid on the edge side of the semiconductor device 1 and the package power supply wiring or GND wiring 121 is laid on the central side of the semiconductor device 1 in order to facilitate connection to and extraction from the ball electrodes 124 . there is

半導体装置１のバンプ電極１３１は、パッケージ電源配線又はＧＮＤ配線１２１及びパッケージ信号配線１２２とはんだ等で接続され、スルーホール配線１２３、ボール電極１２４を介して外部装置と電気的に接続している。また、半導体装置１は樹脂１０５により被覆封止される。ここで、パッド５１５と接続されるバンプ電極１３１は点線で示し、パッド５０６と接続されるバンプ電極１３１と千鳥配置の関係にあることを示す。 A bump electrode 131 of the semiconductor device 1 is connected to a package power supply wiring or GND wiring 121 and a package signal wiring 122 by soldering or the like, and electrically connected to an external device via a through-hole wiring 123 and a ball electrode 124 . Also, the semiconductor device 1 is covered and sealed with a resin 105 . Here, the bump electrodes 131 connected to the pads 515 are indicated by dotted lines to indicate that they are in a zigzag arrangement with the bump electrodes 131 connected to the pads 506 .

図６は、半導体装置１（図２参照）とパッケージ基板１０２とのＦＣによる接続を示した平面図である。図６には、半導体装置１の入出力回路の一部９Ａと、ＦＣなどのパッケージ基板１０２の主面の一部が示される。半導体装置１において、パッド５１５はＩＯセル１０の電源線又はＧＮＤ線と接続され、パッド５０６はＩＯセル１０の入出力信号線と接続される。また、パッド５０５とパッド５１５は、配線５２５によって電気的に接続されている。 FIG. 6 is a plan view showing FC connection between the semiconductor device 1 (see FIG. 2) and the package substrate 102. As shown in FIG. FIG. 6 shows part of the input/output circuit 9A of the semiconductor device 1 and part of the main surface of the package substrate 102 such as FC. In the semiconductor device 1 , the pad 515 is connected to the power line or GND line of the IO cell 10 and the pad 506 is connected to the input/output signal line of the IO cell 10 . Also, the pads 505 and 515 are electrically connected by a wiring 525 .

半導体装置１がＦＣによりＢＧＡなどのパッケージ基板１０２に実装される場合には、半導体装置１のパッド５０６は、バンプ電極１３１Ｓによってパッケージ信号配線１２２と接続される。半導体装置１のパッド５１５は、バンプ電極１３１ＶＧによって、パッケージ基板１０２上のパッケージ電源配線又はＧＮＤ配線１２１と接続される。 When the semiconductor device 1 is mounted on the package substrate 102 such as BGA by FC, the pads 506 of the semiconductor device 1 are connected to the package signal wiring 122 by the bump electrodes 131S. The pads 515 of the semiconductor device 1 are connected to the package power wiring or GND wiring 121 on the package substrate 102 by the bump electrodes 131VG.

半導体装置１において、入出力信号線と接続されるパッド５０６が電源線又はＧＮＤ線と接続されるパッド５１５に対して、半導体装置１の端辺１４に近接する側（図６の－Ｙ方向）に配置されているので、入出力信号線と接続されるパッド５０６とパッケージ信号配線１２２の接続が容易となる。 In the semiconductor device 1, the pad 506 connected to the input/output signal line is closer to the edge 14 of the semiconductor device 1 with respect to the pad 515 connected to the power supply line or the GND line (-Y direction in FIG. 6). Therefore, the connection between the pad 506 connected to the input/output signal line and the package signal wiring 122 is facilitated.

かかる構成により、半導体装置１の入出力信号線をボール電極へ接続する際、半導体装置１のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。 With such a configuration, when the input/output signal lines of the semiconductor device 1 are connected to the ball electrodes, it can be easily mounted without changing the pad arrangement of the semiconductor device 1, thereby suppressing an increase in design period and manufacturing cost.

（実施の形態２）
図７は、この発明の実施の形態２に係る、半導体装置２の構成を模式的に示す平面図である。図８は、この発明の実施の形態２に係る、半導体装置２（図７参照）の入出力部９（図７参照）の一部９Ａを拡大して示した平面図である。図８には、実施例の形態１と同様に、半導体装置１の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置された複数のパッド５０５、５０６、５１５が示される。また、パッド５０５とパッド５１５は、半導体装置２内の多層配線５２５によって電気的に接続される。以下では、実施の形態１と異なる点について主に説明する。 (Embodiment 2)
FIG. 7 is a plan view schematically showing the structure of a semiconductor device 2 according to Embodiment 2 of the present invention. FIG. 8 is an enlarged plan view showing a portion 9A of input/output section 9 (see FIG. 7) of semiconductor device 2 (see FIG. 7) according to Embodiment 2 of the present invention. FIG. 8 shows a plurality of IO cells 10 arranged along the edge 14 of the semiconductor device 1 and three rows of IO cells 10 arranged in a zigzag pattern along the row of the IO cells 10, as in the first embodiment. A plurality of pads 505, 506, 515 are shown. Also, the pads 505 and 515 are electrically connected by a multilayer wiring 525 in the semiconductor device 2 . Differences from the first embodiment will be mainly described below.

実施の形態２では、パッド５０５及び５１５はＩＯセル１０の入出力信号線と接続され、パッド５０６はＩＯセル１０の電源線又はＧＮＤ線と接続される。 In the second embodiment, pads 505 and 515 are connected to input/output signal lines of IO cell 10, and pad 506 is connected to the power line or GND line of IO cell 10. FIG.

［ワイヤボンディングによる実装の場合］
図９は、半導体装置２（図７参照）とＢＧＡなどのパッケージ基板５０１とのワイヤボンディングによる接続を示した平面図である。図９には、半導体装置２の入出力回路９（図７参照）の一部９ＡとＢＧＡなどのパッケージ基板５０１の主面の一部が示される。実施の形態１と同様に、パッケージ基板５０１のボンディング電極５０３は、電源用のボンディング電極５０３Ａと、ＧＮＤ用のボンディング電極５０３Ｂとから構成される。ＧＮＤ用のボンディング電極５０３Ｂは、パッケージ基板５０１上の半導体装置１に最も近接する場所に半導体装置１の端辺１４に沿ってリング状に敷設され、電源用のボンディング電極５０３Ａは、半導体体装置１から遠隔する側にＧＮＤ用のボンディング電極５０３Ｂとは互いに離間して配置される。さらに、ボンディング電極５０４は、電源用のボンディング電極５０３Ａに対して半導体装置１から遠隔する側に敷設される。 [When mounting by wire bonding]
FIG. 9 is a plan view showing connection by wire bonding between the semiconductor device 2 (see FIG. 7) and a package substrate 501 such as a BGA. 9 shows a portion 9A of the input/output circuit 9 (see FIG. 7) of the semiconductor device 2 and a portion of the main surface of a package substrate 501 such as a BGA. As in the first embodiment, the bonding electrode 503 of the package substrate 501 is composed of a power supply bonding electrode 503A and a GND bonding electrode 503B. The bonding electrode 503B for GND is laid in a ring shape along the edge 14 of the semiconductor device 1 at a location closest to the semiconductor device 1 on the package substrate 501, and the bonding electrode 503A for power supply The bonding electrode 503B for GND is arranged apart from each other on the side remote from the . Further, the bonding electrode 504 is laid on the side remote from the semiconductor device 1 with respect to the bonding electrode 503A for power supply.

パッケージ基板５０１に半導体装置１がＷＢにより実装される場合には、半導体装置１の複数のパッド５０６のうちの電源線と接続されるパッド５０６Ａは、ボンディングワイヤ５０８Ａによって、電源用のボンディング電極５０３Ａと接続され、ＧＮＤ線と接続されるパッド５０６Ｂは、ボンディングワイヤ５０８Ｂを介してＧＮＤ用のボンディング電極５０３Ｂと接続される。また、半導体装置１の入出力信号線と接続されるパッド５１５が、ボンディングワイヤ５０７によって、ボンディング電極５０４と接続される。パッド５０５には、ボンディングワイヤは接続されない。パッド５０５とボンディング電極５０４とをボンディングワイヤで接続すると、パッド５０６とボンディング電極５０３とを接続する際にボンディングワイヤ５０７と５０８の距離が小のため短絡する可能性があるからである。 When the semiconductor device 1 is mounted on the package substrate 501 by WB, the pad 506A connected to the power line among the plurality of pads 506 of the semiconductor device 1 is connected to the power bonding electrode 503A by the bonding wire 508A. A pad 506B connected to a GND line is connected to a bonding electrode 503B for GND via a bonding wire 508B. Also, the pad 515 connected to the input/output signal line of the semiconductor device 1 is connected to the bonding electrode 504 by the bonding wire 507 . No bonding wire is connected to the pad 505 . This is because if the pad 505 and the bonding electrode 504 are connected by a bonding wire, there is a possibility of short-circuiting when connecting the pad 506 and the bonding electrode 503 because the distance between the bonding wires 507 and 508 is small.

半導体装置１により、電源線又はＧＮＤ線が接続されるパッド５０６Ａ、５０６Ｂは、パッケージ基板５０１上の半導体装置１に最も近接する電源用またはＧＮＤ用ボンディング電極５０３Ａ、５０３Ｂと容易に接続でき、かつ、そのボンディングワイヤ長の増大が抑制できる。 With the semiconductor device 1, the pads 506A and 506B to which power supply lines or GND lines are connected can be easily connected to the power supply or GND bonding electrodes 503A and 503B closest to the semiconductor device 1 on the package substrate 501, and An increase in the bonding wire length can be suppressed.

かかる構成により、半導体装置１において電源線またはＧＮＤ線が接続されるボンディングワイヤの長さの増大を抑制するためのパッド配置の変更を行うことなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。 With such a configuration, the semiconductor device 1 can be easily mounted without changing the pad arrangement for suppressing an increase in the length of the bonding wire to which the power supply line or the GND line is connected, thus increasing the design period and manufacturing cost. can be suppressed.

［フリップチップによる実装の場合］
図１０は、半導体装置２とＢＧＡなどのパッケージ基板１０２とのフリップチップによる接続を示した平面図である。図１０には、半導体装置２（図７参照）の入出力部９（図７参照）の一部９Ａと、ＦＣなどのパッケージ基板１０２の主面の一部が示される。半導体装置２は、パッド５１５がＩＯセル１０の入出力信号線と接続され、パッド５０６がＩＯセル１０の電源線又はＧＮＤ線と接続される。また、パッド５０５とパッド５１５は、半導体装置２の多層配線５２５によって電気的に接続される。また、パッケージ基板１０２の主面上には、パッケージ電源配線又はＧＮＤ配線１２１とパッケージ信号配線１２２が敷設される。ボール電極１２４への接続及び引き出しを容易にするため、パッケージ信号配線１２２は、半導体装置２の端辺側（図１０の－Ｙ方向）に敷設され、パッケージ電源配線又はＧＮＤ配線１２１は、半導体装置２の中央側（図１０のＹ方向）に敷設されている。 [Mounting by flip chip]
FIG. 10 is a plan view showing flip-chip connection between the semiconductor device 2 and a package substrate 102 such as a BGA. FIG. 10 shows a portion 9A of the input/output section 9 (see FIG. 7) of the semiconductor device 2 (see FIG. 7) and a portion of the main surface of the package substrate 102 such as FC. The semiconductor device 2 has a pad 515 connected to the input/output signal line of the IO cell 10 and a pad 506 connected to the power line or GND line of the IO cell 10 . Also, the pads 505 and 515 are electrically connected by a multilayer wiring 525 of the semiconductor device 2 . A package power supply wiring or GND wiring 121 and a package signal wiring 122 are laid on the main surface of the package substrate 102 . In order to facilitate connection to and extraction from the ball electrodes 124, the package signal wiring 122 is laid on the edge side of the semiconductor device 2 (-Y direction in FIG. 10), and the package power supply wiring or GND wiring 121 is laid on the 2 (Y direction in FIG. 10).

パッケージ基板１０２に半導体装置２が実装される場合には、半導体装置２の電源線又はＧＮＤ線と接続されるパッド５０６は、バンプ電極１３１ＶＧによってパッケージ電源配線又はＧＮＤ配線１２１と接続される。入出力信号線と接続されるパッド５０５は、バンプ電極１３１Ｓによって、パッケージ信号配線１２２と接続される。 When the semiconductor device 2 is mounted on the package substrate 102, the pads 506 connected to the power line or GND line of the semiconductor device 2 are connected to the package power line or GND line 121 by the bump electrodes 131VG. The pad 505 connected to the input/output signal line is connected to the package signal wiring 122 by the bump electrode 131S.

半導体装置２において、入出力信号線と接続されるパッド５０５が電源線又はＧＮＤ線と接続されるパッド５０６に対して、半導体装置２の端辺１４に近接する側（図１０の－Ｙ方向）に配置されているので、入出力信号線と接続されるパッド５０５とパッケージ信号配線１２２の接続が容易となる。 In the semiconductor device 2, the side where the pad 505 connected to the input/output signal line is closer to the edge 14 of the semiconductor device 2 with respect to the pad 506 connected to the power supply line or the GND line (-Y direction in FIG. 10) Therefore, the connection between the pad 505 connected to the input/output signal line and the package signal wiring 122 is facilitated.

かかる構成により、半導体装置２の入出力信号線をボール電極へ接続する際、半導体装置２のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。 With such a configuration, when the input/output signal lines of the semiconductor device 2 are connected to the ball electrodes, it can be easily mounted without changing the pad arrangement of the semiconductor device 2, thereby suppressing an increase in design period and manufacturing cost.

（実施の形態３）
図１１は、この発明の実施の形態３に係る、半導体装置３の構成を模式的に示す平面図である。図１２は、この発明の実施の形態３に係る、半導体装置３（図１１参照）の入出力部９（図１１参照）の一部９Ａを拡大して示した平面図である。図１２には、実施例の形態１と同様に、半導体装置３の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置された複数のパッド５０５、５０６、５１５が示される。 (Embodiment 3)
FIG. 11 is a plan view schematically showing the structure of a semiconductor device 3 according to Embodiment 3 of the present invention. FIG. 12 is an enlarged plan view showing a portion 9A of input/output section 9 (see FIG. 11) of semiconductor device 3 (see FIG. 11) according to the third embodiment of the present invention. FIG. 12 shows a plurality of IO cells 10 arranged along the edge 14 of the semiconductor device 3, and three rows of IO cells 10 arranged in a zigzag pattern along the row of the IO cells 10, as in the first embodiment. A plurality of pads 505, 506, 515 are shown.

パッド５０５、５１５は半導体装置３内の多層配線によりＩＯセル１０の電源線又はＧＮＤ線と接続され、パッド５０６はＩＯセル１０の入出力信号線と接続される。また、パッド５０５とパッド５１５は、半導体装置３内の多層配線５２５によって電気的に接続される点は、実施の形態１と同様である。以下では、実施の形態１と異なる点について主に説明する。 The pads 505 and 515 are connected to the power supply line or GND line of the IO cell 10 by multilayer wiring in the semiconductor device 3 , and the pad 506 is connected to the input/output signal line of the IO cell 10 . Also, the pad 505 and the pad 515 are electrically connected by a multilayer wiring 525 in the semiconductor device 3, as in the first embodiment. Differences from the first embodiment will be mainly described below.

実施の形態３では、パッド５０５、５１５のその配列方向に垂直な方向（図１２のＹ方向）の長さが、パッド５０６に比し小さい。 In the third embodiment, the length of the pads 505 and 515 in the direction perpendicular to the arrangement direction (the Y direction in FIG. 12) is smaller than that of the pad 506 .

［ワイヤボンディングによる実装の場合］
図１３にプローブ痕５５０を模式的に示すように、ＷＢにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置３（図１１参照）の入出力信号線との導通にパッド５０６、半導体装置３の電源線又はＧＮＤ線との導通にパッド５１５を用いる。これにより、ＷＢにより実装する際に半導体装置３の電源線と接続されるパッド５１５Ａ，５０５Ａのうち、電源用のボンディング電極５０３Ａとの接続にプロービング痕５５０が残らないパッド５０５Ａを用いることができる。また、半導体装置１のＧＮＤ線と接続されるパッド５１５Ｂ、５０５Ｂのうち、ＧＮＤ用のボンディング電極５０３Ｂとの接続にプロービング痕５５０が残らないパッド５０５Ｂを用いることができる。 [When mounting by wire bonding]
As shown schematically in FIG. 13, probe traces 550 , when shipping an electronic device mounted by WB, a probing test at the time of shipping shows that the probe needles are not connected to the input/output signal lines of the semiconductor device 3 (see FIG. 11 ). A pad 506 is used for connection, and a pad 515 is used for conduction with the power line or GND line of the semiconductor device 3 . As a result, of the pads 515A and 505A connected to the power supply line of the semiconductor device 3 when mounted by WB, the pad 505A that leaves no probing marks 550 can be used for connection to the bonding electrode 503A for power supply. Further, among the pads 515B and 505B connected to the GND line of the semiconductor device 1, the pad 505B that leaves no probing marks 550 can be used for connection to the GND bonding electrode 503B.

かかる構成により、電源線及びＧＮＤ線が接続されるボンディングワイヤの長さを極小にするために半導体装置３のパッド配置を変更することなく容易に実装でき、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加が抑制できるので、半導体装置３の面積増に伴う製造コストの増大が抑制できる。 With such a configuration, it is possible to easily mount the semiconductor device 3 without changing the pad arrangement in order to minimize the length of the bonding wire to which the power supply line and the GND line are connected, and to suppress the increase in the design period and the manufacturing cost. . Furthermore, since an increase in pad area can be suppressed, an increase in manufacturing cost due to an increase in the area of the semiconductor device 3 can be suppressed.

［フリップチップによる実装の場合］
図１４にプローブ痕５５０を模式的に示すように、ＦＣにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置３（図１１参照）の入出力信号線との導通にパッド５０６、半導体装置３の電源線又はＧＮＤ線との導通にパッド５０５を用いる。これにより、ＦＣにより実装するときの半導体装置３の電源線又はＧＮＤ線とパッケージ電源配線又はＧＮＤ配線１２１との接続にプロービング痕５５０が残らないパッド５１５を用いることができる。 [Mounting by flip chip]
As shown in FIG. 14 schematically showing probe traces 550, in the case of shipping an electronic device mounted by FC, a probing test at the time of shipment shows that the probe needles are not connected to the input/output signal lines of the semiconductor device 3 (see FIG. 11). A pad 506 is used for connection, and a pad 505 is used for conduction with the power line or GND line of the semiconductor device 3 . As a result, the pad 515 that leaves no probing marks 550 can be used for connecting the power line or GND line of the semiconductor device 3 and the package power line or GND line 121 when mounting by FC.

かかる構成により、半導体装置１の入出力信号線をボール電極へ接続するときの引き出しを容易にするために半導体装置１のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加を抑制できるので、半導体装置１の面積増による製造コストの増大が抑制できる。 With such a configuration, the semiconductor device 1 can be easily mounted without changing the pad arrangement for facilitating the extraction when connecting the input/output signal lines of the semiconductor device 1 to the ball electrodes. Increase can be suppressed. Furthermore, since an increase in pad area can be suppressed, an increase in manufacturing cost due to an increase in the area of the semiconductor device 1 can be suppressed.

（実施の形態４）
図１５は、この発明の実施の形態４に係る、半導体装置４の構成を模式的に示す平面図である。図１６は、この発明の実施の形態４に係る、半導体装置４（図１５参照）の入出力部９（図１５参照）の一部９Ａを拡大して示した平面図である。図１６には、実施例の形態２と同様に、半導体装置４の端辺１４に沿うように配置された複数のＩＯセル１０と、ＩＯセル１０の並びに沿って３列の千鳥状に配置された複数のパッド５０５、５０６、５１５が示される。 (Embodiment 4)
FIG. 15 is a plan view schematically showing the structure of a semiconductor device 4 according to Embodiment 4 of the present invention. FIG. 16 is an enlarged plan view showing a portion 9A of input/output section 9 (see FIG. 15) of semiconductor device 4 (see FIG. 15) according to a fourth embodiment of the present invention. FIG. 16 shows a plurality of IO cells 10 arranged along the edge 14 of the semiconductor device 4 and three rows of IO cells 10 arranged in a zigzag pattern along the row of the IO cells 10, as in the second embodiment. A plurality of pads 505, 506, 515 are shown.

パッド５０５、５１５は半導体装置４内の配線によりＩＯセル１０の入出力信号線と接続され、パッド５０６はＩＯセル１０の電源線又はＧＮＤ線と接続される。また、パッド５０５とパッド５１５が半導体装置４内の多層配線５２５によって電気的に接続される。以下では、実施の形態２と異なる点について主に説明する。 The pads 505 and 515 are connected to the input/output signal lines of the IO cell 10 by wiring in the semiconductor device 4 , and the pad 506 is connected to the power line or GND line of the IO cell 10 . Also, the pads 505 and 515 are electrically connected by a multilayer wiring 525 in the semiconductor device 4 . Differences from the second embodiment will be mainly described below.

実施の形態４では、パッド５０５、５１５の半導体装置４の端辺１４に垂直な方向（Ｙ方向）の長さが、パッド５０６に比し小さい。 In the fourth embodiment, the length of the pads 505 and 515 in the direction (Y direction) perpendicular to the edge 14 of the semiconductor device 4 is smaller than that of the pad 506 .

［ワイヤボンディングによる実装の場合］
図１７にプローブ痕５５０を模式的に示すように、ＷＢにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置４（図１５参照）の電源線又はＧＮＤ線との導通にパッド５０６、半導体装置４の入出力信号線との導通にパッド５０５を用いる。これにより、ＷＢにより実装するときの半導体装置１の入出力信号線とパッケージ基板５０１のボンディング電極５０４との接続にプロービング痕５５０が残らないパッド５１５を用いることができる。 [When mounting by wire bonding]
17 schematically shows probe traces 550, when shipping an electronic device mounted by WB, in a probing test at the time of shipment, the power line or GND line of the semiconductor device 4 (see FIG. 15) by the probe needle A pad 506 is used for conduction, and a pad 505 is used for conduction with the input/output signal line of the semiconductor device 4 . As a result, the pads 515 that leave no probing traces 550 can be used for connecting the input/output signal lines of the semiconductor device 1 and the bonding electrodes 504 of the package substrate 501 when mounted by WB.

かかる構成により、半導体装置４の電源線及びＧＮＤ線が接続されるボンディングワイヤの長さを極小にするために半導体装置４のパッド配置を変更することなく容易に実装でき、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加を抑制できるので、半導体装置４の面積増による製造コストの増大が抑制できる。 With such a configuration, the length of the bonding wire to which the power supply line and the GND line of the semiconductor device 4 are connected can be minimized, so that the semiconductor device 4 can be easily mounted without changing the pad arrangement, and the design period and manufacturing cost can be shortened. Increase can be suppressed. Furthermore, since an increase in pad area can be suppressed, an increase in manufacturing cost due to an increase in the area of the semiconductor device 4 can be suppressed.

［フリップチップによる実装の場合］
図１８にプローブ痕を模式的に示すように、ＦＣにより実装した電子装置を出荷する場合、出荷時のプロービングテストではプローブ針による半導体装置４（図１５参照）の電源線又はＧＮＤ線との導通にパッド５０６、半導体装置１の入出力信号線との導通にパッド５１５を用いる。これにより、ＦＣにより実装するときの半導体装置１の入出力信号線とパッケージ信号配線１２２との接続にプロービング痕５５０（図１７参照）が残らないパッド５０５を用いることができる。 [Mounting by flip chip]
As shown schematically in FIG. 18, when an electronic device mounted by FC is shipped, the probing test at the time of shipment shows that the probe needle is not connected to the power line or GND line of the semiconductor device 4 (see FIG. 15). A pad 506 is used for connection, and a pad 515 is used for conduction with the input/output signal line of the semiconductor device 1 . As a result, pads 505 that do not leave probing traces 550 (see FIG. 17) can be used for connecting input/output signal lines of semiconductor device 1 and package signal lines 122 when mounting by FC.

かかる構成により、半導体装置４の入出力信号線をボール電極へ接続するときの引き出しを容易にするために半導体装置４のパッド配置を変更することなく容易に実装できるので、設計期間及び製造コストの増大を抑制できる。さらに、パッド面積の増加を抑制できるので、半導体装置４の面積増による製造コストの増大が抑制できる。 With such a configuration, the semiconductor device 4 can be easily mounted without changing the pad arrangement for facilitating the extraction when connecting the input/output signal lines of the semiconductor device 4 to the ball electrodes. Increase can be suppressed. Furthermore, since an increase in pad area can be suppressed, an increase in manufacturing cost due to an increase in the area of the semiconductor device 4 can be suppressed.

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiment, the present invention is not limited thereto, and it goes without saying that various modifications can be made without departing from the scope of the invention.

例えば、本発明に係る、３列の千鳥状に配置されたパッド５０５、５０６、５１５は、長方形の半導体装置１乃至４の４辺に備えても良いし、一部の辺に備えてもよい。また、辺の一部にのみ実施してもよい。さらに、辺の一部毎に、実施の形態１～４と従来のパッド配置を混在して形成しても良い。またさらに、実施の形態１～４を組合せてもよい。 For example, the pads 505, 506, and 515 arranged in three staggered rows according to the present invention may be provided on four sides of the rectangular semiconductor devices 1 to 4, or may be provided on some sides. . Alternatively, it may be performed only on a part of the sides. Furthermore, the pad arrangement of the first to fourth embodiments and the conventional pad arrangement may be mixed and formed for each part of the side. Furthermore, Embodiments 1 to 4 may be combined.

Claims (16)

半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された第１のパッドと、
前記第１のパッドに対して前記半導体基板の端辺に近接する側に形成された第２のパッドと、
前記第１のパッドに対して前記端辺と遠隔する側に形成された第３のパッドと、
前記半導体基板の主面上に形成された入出力回路と、
前記入出力回路と外部装置の入出力信号を接続するための入出力信号線と、
前記入出力回路と外部装置の電源又は接地電位とを接続するための電源線又は接地線と、
を備え、
前記第２のパッドと前記第３のパッドとは電気的に接続されており、
前記第１のパッドは前記電源線又は接地線と接続され、前記第２のパッドは前記入出力信号線と接続されている、半導体装置。 a semiconductor substrate;
an insulating layer formed on the main surface of the semiconductor substrate;
a first pad formed on the insulating layer ;
a second pad formed on a side close to the edge of the semiconductor substrate with respect to the first pad;
a third pad formed on a side remote from the edge with respect to the first pad;
an input/output circuit formed on the main surface of the semiconductor substrate;
an input/output signal line for connecting input/output signals of the input/output circuit and an external device;
a power supply line or ground line for connecting the input/output circuit and the power supply or ground potential of an external device;
with
the second pad and the third pad are electrically connected,
The semiconductor device according to claim 1, wherein the first pad is connected to the power supply line or the ground line, and the second pad is connected to the input/output signal line. 半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された第１のパッドと、
前記第１のパッドに対して前記半導体基板の端辺に近接する側に形成された第２のパッドと、
前記第１のパッドに対して前記端辺と遠隔する側に形成された第３のパッドと、
前記半導体基板の主面上に形成された入出力回路と、
前記入出力回路と外部装置の入出力信号を接続するための入出力信号線と、
前記入出力回路と外部装置の電源又は接地電位とを接続するための電源線又は接地線と、
を備え、
前記第２のパッドと前記第３のパッドとは電気的に接続されており、
前記第１のパッドは前記入出力信号線と接続され、前記第２のパッドは前記電源線又は接地線と接続されており、
前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、半導体装置。 a semiconductor substrate;
an insulating layer formed on the main surface of the semiconductor substrate;
a first pad formed on the insulating layer;
a second pad formed on a side close to the edge of the semiconductor substrate with respect to the first pad;
a third pad formed on a side remote from the edge with respect to the first pad;
an input/output circuit formed on the main surface of the semiconductor substrate;
an input/output signal line for connecting input/output signals of the input/output circuit and an external device;
a power supply line or ground line for connecting the input/output circuit and the power supply or ground potential of an external device;
with
the second pad and the third pad are electrically connected,
the first pad is connected to the input/output signal line, the second pad is connected to the power supply line or the ground line,
The semiconductor device, wherein lengths of the second pad and the third pad in a direction perpendicular to the edge of the semiconductor substrate are smaller than a length of the first pad in a direction perpendicular to the edge. 前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、請求項１に記載の半導体装置。 2. The method according to claim 1 , wherein lengths of said second pad and said third pad in a direction perpendicular to said edge of said semiconductor substrate are smaller than a length of said first pad in a direction perpendicular to said edge. The semiconductor device described. 前記第２のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続されている、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said second pad and said third pad are electrically connected by wiring in the same layer as said first pad. 請求項２記載の半導体装置と、
第１の電極と前記第１の電極より前記半導体装置から遠隔して配置された第２の電極とを有する第１のパッケージ基板と、
を備え、
前記第１のパッドが前記第２の電極と、前記第２のパッドが前記第１の電極とがそれぞれワイヤボンディングで接続された電子装置。 a semiconductor device according to claim 2;
a first package substrate having a first electrode and a second electrode located farther from the semiconductor device than the first electrode;
with
An electronic device in which the first pad is connected to the second electrode, and the second pad is connected to the first electrode by wire bonding. 半導体装置と、
第１の電極と前記第１の電極より前記半導体装置から遠隔して配置された第２の電極とを有する第１のパッケージ基板と、
を備え、
前記半導体装置は、
半導体基板と、
前記半導体基板の主面上に形成された絶縁層と、
前記絶縁層上に形成された第１のパッドと、
前記第１のパッドに対して前記半導体基板の端辺に近接する側に形成された第２のパッドと、
前記第１のパッドに対して前記端辺と遠隔する側に形成された第３のパッドと、
を備え、
前記第２のパッドと前記第３のパッドとは電気的に接続されており、
前記第１のパッドが前記第１の電極に接続され、前記第３のパッドが前記第２の電極にそれぞれワイヤボンディングで接続された電子装置。 a semiconductor device;
a first package substrate having a first electrode and a second electrode located farther from the semiconductor device than the first electrode;
with
The semiconductor device is
a semiconductor substrate;
an insulating layer formed on the main surface of the semiconductor substrate;
a first pad formed on the insulating layer;
a second pad formed on a side close to the edge of the semiconductor substrate with respect to the first pad;
a third pad formed on a side remote from the edge with respect to the first pad;
with
the second pad and the third pad are electrically connected,
An electronic device, wherein the first pad is connected to the first electrode, and the third pad is connected to the second electrode by wire bonding. 前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドより小さい、請求項５又は６に記載の電子装置。 7. The electronic device according to claim 5 , wherein lengths of said second pad and said third pad in a direction perpendicular to said edge of said semiconductor substrate are smaller than said first pad. 前記第１のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続されている、請求項５又は６に記載の電子装置。 7. The electronic device according to claim 5 , wherein said first pad and said third pad are electrically connected by wiring in the same layer as said first pad. 請求項２記載の半導体装置と、
第１の配線と前記第１の配線より前記半導体装置の中央側に配置された第２の配線とを有する第２のパッケージ基板と、
を備え、
前記第１のパッドと前記第１の配線とが接続され、前記第３のパッドと前記第２の配線とがフリップチップにより接続された電子装置。 a semiconductor device according to claim 2;
a second package substrate having a first wiring and a second wiring arranged closer to the center of the semiconductor device than the first wiring;
with
An electronic device in which the first pad and the first wiring are connected, and the third pad and the second wiring are connected by a flip chip. 請求項１記載の半導体装置と、
第１の配線と前記第１の配線より前記半導体装置の中央側に配置された第２の配線とを有する第２のパッケージ基板と、
を備え、
前記第１のパッドと前記第２の配線とが接続され、前記第２のパッドと前記第１の配線とがフリップチップにより接続された電子装置。 A semiconductor device according to claim 1 ;
a second package substrate having a first wiring and a second wiring arranged closer to the center of the semiconductor device than the first wiring;
with
An electronic device in which the first pad and the second wiring are connected, and the second pad and the first wiring are connected by a flip chip. 前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドより小さい、請求項９又は１０に記載の電子装置。 11. The electronic device according to claim 9 , wherein lengths of said second pad and said third pad in a direction perpendicular to said edge of said semiconductor substrate are smaller than said first pad. 前記第１のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続されている、請求項９又は１０に記載の電子装置。 11. The electronic device according to claim 9 , wherein said first pad and said third pad are electrically connected by wiring in the same layer as said first pad. 半導体基板の主面上に絶縁層を形成し、
前記絶縁層上に第１のパッドを形成し、
前記半導体基板の端辺に対して前記第１のパッドより近接する側に第２のパッドを形成し、
前記端辺に対して前記第１のパッドより遠隔に第３のパッドを形成し、
前記第２のパッドと前記第３のパッドとは電気的に接続され、
前記第１のパッドは前記半導体基板の主面上に形成された入出力回路の電源線又は接地線と接続され、
前記第２のパッドは前記入出力回路の入出力信号線と接続される、半導体装置の製造方法。 forming an insulating layer on the main surface of the semiconductor substrate;
forming a first pad on the insulating layer;
forming a second pad closer to the edge of the semiconductor substrate than the first pad;
forming a third pad remote from the first pad with respect to the edge;
the second pad and the third pad are electrically connected ,
the first pad is connected to a power supply line or a ground line of an input/output circuit formed on the main surface of the semiconductor substrate;
The method of manufacturing a semiconductor device , wherein the second pad is connected to an input/output signal line of the input/output circuit . 半導体基板の主面上に絶縁層を形成し、
前記絶縁層上に第１のパッドを形成し、
前記半導体基板の端辺に対して前記第１のパッドより近接する側に第２のパッドを形成し、
前記端辺に対して前記第１のパッドより遠隔に第３のパッドを形成し、
前記第２のパッドと前記第３のパッドとは電気的に接続され、
前記第１のパッドは前記半導体基板の主面上に形成された入出力回路の入出力信号線と接続され、
前記第２のパッドは前記入出力回路の電源線又は接地線と接続され、
前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、半導体装置の製造方法。 forming an insulating layer on the main surface of the semiconductor substrate;
forming a first pad on the insulating layer;
forming a second pad closer to the edge of the semiconductor substrate than the first pad;
forming a third pad remote from the first pad with respect to the edge;
the second pad and the third pad are electrically connected,
the first pad is connected to an input/output signal line of an input/output circuit formed on the main surface of the semiconductor substrate;
the second pad is connected to a power supply line or a ground line of the input/output circuit ;
A method of manufacturing a semiconductor device, wherein the lengths of the second pad and the third pad in the direction perpendicular to the edge of the semiconductor substrate are smaller than the length of the first pad in the direction perpendicular to the edge. . 前記第２のパッド及び前記第３のパッドの前記半導体基板の前記端辺に垂直な方向の長さが前記第１のパッドにおける前記端辺に垂直な方向の長さより小さい、請求項１３に記載の半導体装置の製造方法。 14. The method according to claim 13 , wherein lengths of said second pad and said third pad in a direction perpendicular to said edge of said semiconductor substrate are smaller than a length of said first pad in a direction perpendicular to said edge. A method of manufacturing the semiconductor device described. 前記第１のパッドと前記第３のパッドとは前記第１のパッドと同層の配線により電気的に接続される、請求項１３又は１４に記載の半導体装置の製造方法。 15. The method of manufacturing a semiconductor device according to claim 13, wherein said first pad and said third pad are electrically connected by wiring in the same layer as said first pad.
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