JP7269308B2 - 検出装置 - Google Patents

Description

本発明は、検出装置に関する。

近年、可撓性の基板上に、有機材料を用いた複数のセンサが設けられた検出装置が知られている（例えば特許文献１参照）。このようなセンサは、例えば、有機材料に照射される光の光量や温度等の所定の物理量に応じて、検出電極から出力される信号が変化する。

特表２００８－５２５９６２号公報

有機材料を用いたセンサは、入力された光、熱等に対する出力信号の変化が微弱である場合がある。この場合、各センサの面積を大きくする必要があり、高精細化が困難となる。また、出力信号の変化が微弱である場合、複数のセンサ間の出力信号の分離が困難となる場合がある。

本発明は、検出性能を向上させることが可能な検出装置を提供することを目的とする。

本発明の一態様の検出装置は、基板と、前記基板の上側に設けられ、少なくとも検出領域と重なる位置に設けられた有機材料層と、前記基板に垂直な方向において前記基板と前記有機材料層との間に設けられた複数の検出電極と、複数の前記検出電極のそれぞれに設けられた第１スイッチング素子と、前記第１スイッチング素子に接続され第１方向に延在する複数のゲート線と、前記第１スイッチング素子に接続され前記第１方向と交差する第２方向に延在する複数の信号線と、所定の符号に基づいて複数の前記ゲート線ごとに電位が定められたゲート駆動信号を、複数の前記ゲート線を介して複数の前記第１スイッチング素子にそれぞれ供給する駆動回路と、を有する。

図１は、第１実施形態に係る検出装置を示す平面図である。 図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図３は、検出装置が有するバックプレーンを模式的に示す平面図である。 図４は、検出装置が有する有機センサ層を模式的に示す平面図である。 図５は、図３及び図４のＶ－Ｖ’線に沿う断面図である。 図６は、図３及び図４のＶＩ－ＶＩ’線に沿う断面図である。 図７は、１つの検出電極について、駆動回路を表す回路図である。 図８は、ＡＦＥを表す回路図である。 図９は、ＡＦＥの動作の一例を表すタイミング波形図である。 図１０は、検出電極の配列を表す回路図である。 図１１は、ゲート線駆動回路による符号分割選択駆動の動作例を説明するための説明図である。 図１２は、信号線選択回路による符号分割選択駆動の動作例を説明するための説明図である。 図１３は、第１期間から第３期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。 図１４は、第４期間から第７期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。 図１５は、センサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。 図１６は、ゲート線駆動回路のブロック図である。 図１７は、制御信号生成回路から出力される各種制御信号を示すタイミング波形図である。 図１８は、第１符号生成回路の一例を示す回路図である。 図１９は、第１制御信号と第１部分選択信号との関係を示す表である。 図２０は、第２符号生成回路の一例を示す回路図である。 図２１は、第２制御信号及び反転制御信号と、第２部分選択信号との関係を示す表である。 図２２は、第３符号生成回路の一例を示す回路図である。 図２３は、反転制御信号が高レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。 図２４は、反転制御信号が低レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。 図２５は、第１制御信号、第２制御信号及び反転制御信号の関係を示す表である。 図２６は、信号線選択回路を示す回路図である。 図２７は、検出電極、第１スイッチング素子及び第２スイッチング素子の関係を示す平面図である。 図２８は、第１スイッチング素子の概略断面構成を示す断面図である。 図２９は、第２実施形態に係る検出装置を示す平面図である。 図３０は、第２実施形態に係るセンサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。 図３１は、第２実施形態に係る検出装置の動作例を示すタイミング波形図である。 図３２は、第３実施形態に係るＡＦＥ及び反転回路を表す回路図である。 図３３は、第４実施形態に係る検出装置を示す平面図である。 図３４は、１つの検出領域について、駆動回路を表す回路図である。 図３５は、リセット回路を示す回路図である。 図３６は、第５実施形態に係る検出装置の概略断面構成を示す断面図である。 図３７は、第５実施形態に係る検出装置を模式的に示す平面図である。 図３８は、検出電極、駆動電極、第８スイッチング素子及び第９スイッチング素子の関係を示す平面図である。 図３９は、図３８の領域Ｃ４を拡大して示す平面図である。

発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（第１実施形態）
図１は、第１実施形態に係る検出装置を示す平面図である。図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。図１及び図２に示すように、検出装置１は、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、を有する。

図１に示すように、センサ部１０には、フレキシブルプリント基板７１を介して制御基板１０１が電気的に接続される。フレキシブルプリント基板７１には、アナログフロントエンド回路（以下ＡＦＥ（Analog Front End）４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、検出動作を制御する。電源回路１０３は、電源電圧ＶＤＤ等の電圧信号をセンサ部１０及びゲート線駆動回路１５に供給する。

図２に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、有する。検出制御部１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、ＡＦＥ４８以外の機能の一部又は全部は、制御回路１０２に含まれる。

センサ部１０は、有機材料層３１（図５参照）を有する光センサである。センサ部１０が有する有機材料層３１は、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。センサ部１０は、照射される光量に応じた信号を信号線選択回路１６に出力する。また、センサ部１０は、符号分割選択駆動（以下、ＣＤＭ（Code Division Multiplexing）駆動と表す）により、ゲート線駆動回路１５から供給される第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬに従って検出を行う。すなわち、ゲート線駆動回路１５の動作により複数の検出電極２４（図５参照）が同時に選択される。

検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、駆動部１１ａと、クロック信号出力部１１ｂとを含む。駆動部１１ａは、電源電圧ＶＤＤをゲート線駆動回路１５に供給する。検出制御部１１は、クロック信号出力部１１ｂのクロック信号に基づいて、各種制御信号Ｖｃｔｒｌをゲート線駆動回路１５に供給する。

ゲート線駆動回路１５は、各種制御信号Ｖｃｔｒｌに基づいて複数のゲート線ＧＣＬ（図７参照）を同時に選択する回路である。ゲート線駆動回路１５は、選択された複数のゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨ又は第２ゲート駆動信号ＶＧＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の検出電極２４を選択する。センサ部１０は、ゲート線駆動回路１５により検出電極２４の選択の状態を異ならせることで、ＣＤＭ駆動を実現できる。

信号線選択回路１６は、複数の信号線ＳＧＬ（図７参照）を同時に選択するスイッチ回路である。信号線選択回路１６は、検出制御部１１から供給される信号線選択信号Ｖｈｓｅｌに基づいて、ＣＤＭ駆動を行う。これにより、信号線選択回路１６は、信号線ＳＧＬに接続された複数の検出電極２４を選択する。信号線選択回路１６は、第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）を検出部４０に出力する。第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）は、選択された複数の検出電極２４の検出信号が統合された信号である。

検出部４０は、ＣＤＭ駆動において、検出制御部１１から供給される制御信号と、第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）に基づいて、所定の物理量を検出する回路である。検出部４０は、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、を備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、が同期して動作するように制御する。なお、以下の説明において第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）を区別して説明する必要がない場合には、単に出力信号Ｓｖｈと表す。

ＡＦＥ４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、出力信号Ｓｖｈを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理部４４は、ＡＦＥ４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、信号線選択回路１６を介して第１出力信号Ｓｖｈ（１）及び第２出力信号Ｓｖｈ（２）を受け取って、第３出力信号Ｓｖｈ（３）を演算する。信号処理部４４は、演算された第３出力信号Ｓｖｈ（３）を受け取って、所定の符号に基づいて復号処理を行う。信号処理部４４は、復号信号の差分の信号（絶対値｜ΔＶ｜）を取り出す処理を行うこともできる。信号処理部４４は、絶対値｜ΔＶ｜を所定のしきい値電圧と比較し、センサ部１０に照射される光量を検出できる。

記憶部４６は、演算された第３出力信号Ｓｖｈ（３）を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出部４５は、復号信号の差分の信号に基づいてセンサ座標を算出し、得られたセンサ座標をセンサ出力Ｖｏとして出力する。なお、座標抽出部４５は、センサ座標を算出せずにセンサ出力Ｖｏとして復号信号を出力してもよい。

次に、検出装置１の詳細な構成について説明する。図３は、検出装置が有するバックプレーンを模式的に示す平面図である。図４は、検出装置が有する有機センサ層を模式的に示す平面図である。図５は、図３及び図４のＶ－Ｖ’線に沿う断面図である。図６は、図３及び図４のＶＩ－ＶＩ’線に沿う断面図である。

図５に示すように、検出装置１は、バックプレーン２と、有機センサ層３と、を備える。有機センサ層３は、バックプレーン２の表面に垂直な方向に対向して配置されている。バックプレーン２は、所定の検出領域ごとにセンサを駆動する駆動回路基板である。

バックプレーン２は、基板２１と、ＴＦＴ層２２と、絶縁層２３と、検出電極２４と、を含む。基板２１は、可視光を透過可能な透光性を有するガラス基板である。又は、基板２１は、ポリイミド等の樹脂で構成された透光性の樹脂基板又は樹脂フィルムであってもよい。ＴＦＴ層２２は、基板２１の上に設けられる。ＴＦＴ層２２には、ゲート線駆動回路１５や信号線選択回路１６等の回路が設けられる。また、ＴＦＴ層２２には、ＴＦＴ（Thin Film Transistor）等の第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒ（図１０参照）や、ゲート線ＧＣＬ、信号線ＳＧＬ（図１０参照）等の各種配線が設けられる。

検出電極２４は、基板２１の上側にマトリクス状に配列される。検出電極２４は、基板２１と、有機センサ層３の有機材料層３１との間に設けられる。検出電極２４は、例えば、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料が用いられる。検出電極２４とＴＦＴ層２２との間には絶縁層２３が設けられている。絶縁層２３は、無機絶縁層である。絶縁層２３として、例えば、酸化シリコン（ＳｉＯ_２）等の酸化物や、窒化シリコン（ＳｉＮ）等の窒化物が用いられる。フレキシブルプリント基板７１は、基板２１の額縁領域ＧＡに接続されている。検出電極２４は、信号線ＳＧＬ及び信号線選択回路１６を介してフレキシブルプリント基板７１に電気的に接続される。

なお、検出装置１の説明において、基板２１の表面に垂直な方向において、基板２１から有機センサ層３に向かう方向を「上側」とする。有機センサ層３から基板２１に向かう方向を「下側」とする。また、「平面視」とは、基板２１の表面に垂直な方向から見た場合を示す。

有機センサ層３は、有機材料層３１と、駆動電極３２と、保護層３３と、を備える。有機材料層３１は、複数の検出電極２４の上に設けられる。有機材料層３１は、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する有機材料が用いられる。有機材料層３１として、例えば、低分子有機材料であるＣ_６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl C61-butyric acid methyl ester）、ＣｕＰｃ（銅フタロシアニン：Copper phthalocyanine）、Ｆ_１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。有機材料層３１は、これらの低分子有機材料を用いて蒸着型（Dry Process）で形成することができる。この場合、有機材料層３１は、例えば、ＣｕＰｃとＦ_１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ_６０との積層膜であってもよい。有機材料層３１は、塗布型（Wet Process）で形成することもできる。この場合、有機材料層３１は、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。有機材料層３１は、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。

駆動電極３２は、基板２１の表面に垂直な方向において、有機材料層３１を挟んで複数の検出電極２４と対向して設けられる。駆動電極３２と検出電極２４との間に有機材料層３１が設けられる。駆動電極３２は有機材料層３１の上面に接しており、検出電極２４は有機材料層３１の下面に接している。駆動電極３２は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料が用いられる。又は、駆動電極３２は、これらの金属材料の少なくとも１以上を含む合金材料であってもよい。保護層３３は、駆動電極３２を覆って設けられる。保護層３３は、パッシベーション膜であり、駆動電極３２及び有機材料層３１を保護するために設けられている。

図３に示すように、複数の検出電極２４は、基板２１の検出領域ＡＡにマトリクス状に設けられている。言い換えると、複数の検出電極２４は、第１方向Ｄｘに配列され、かつ、第２方向Ｄｙに配列される。ここで、検出領域ＡＡは、検出装置１の検出を行う領域である。額縁領域ＧＡは、検出領域ＡＡの外側の領域である。

なお、第１方向Ｄｘは、基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬ（図１０参照）と平行な方向である。また、第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。

ゲート線駆動回路１５や信号線選択回路１６等の各種回路は、基板２１の額縁領域ＧＡに設けられている。ゲート線駆動回路１５は、額縁領域ＧＡのうち、第２方向Ｄｙに沿った辺に設けられている。また、信号線選択回路１６は、額縁領域ＧＡのうち、第１方向Ｄｘに沿った辺に設けられている。信号線選択回路１６は、検出領域ＡＡとフレキシブルプリント基板７１との間に設けられる。

また、基板２１の額縁領域ＧＡには、複数の端子２５と、駆動電極接続端子２９とが設けられている。フレキシブルプリント基板７１は、複数の端子２５に接続される。駆動電極接続端子２９は、駆動電極３２に駆動信号ＶＤＤ＿ＯＲＧ（図１５参照）を供給するための端子である。駆動電極接続端子２９は、フレキシブルプリント基板７１と接続される。これにより、駆動電極接続端子２９には、制御基板１０１（図１参照）から駆動信号ＶＤＤ＿ＯＲＧが供給される。

図４に示すように、有機材料層３１、駆動電極３２及び保護層３３は、額縁領域ＧＡの外周まで設けられ、互いに重なって設けられている。言い換えると、有機材料層３１及び駆動電極３２は、少なくとも図３に示す検出領域ＡＡと重なる領域に設けられる。これにより、有機材料層３１及び駆動電極３２は、複数の検出電極２４に亘って設けられ、複数の検出電極２４に重なる部分と複数の検出電極２４に重ならない部分とを有する。有機材料層３１は、例えばインクジェット印刷等により塗布形成される。本実施形態では、有機材料層３１は高抵抗材料であり、有機材料層３１の厚さに対して、隣り合う検出電極２４の間隔は十分に大きい。このため、それぞれの検出電極２４で、駆動電極３２との間で垂直方向の電流が流れ、隣り合う検出電極２４の間に流れる電流が抑制される。これにより、複数の検出電極２４が、それぞれ個別のセンサとして機能する。

有機材料層３１、駆動電極３２及び保護層３３の外周には、内側に凹む凹部３ａが設けられている。凹部３ａは、複数の端子２５と重なる位置に設けられる。これにより、複数の端子２５は、有機材料層３１、駆動電極３２及び保護層３３から露出して、フレキシブルプリント基板７１と接続される。

また、有機材料層３１には、駆動電極接続端子２９と重なる位置に開口３１ａが設けられている。図６に示すように、駆動電極接続端子２９は、基板２１の上に絶縁層２５Ａを介して設けられている。なお、駆動電極接続端子２９は、信号線ＳＧＬと同層に設けられている。絶縁層２５Ａの上には、ハードコート層２５Ｂ及び絶縁層２３が設けられている。ハードコート層２５Ｂ及び絶縁層２３には、駆動電極接続端子２９と重なる位置に開口２５Ｂａ、２３ａが設けられている。有機材料層３１の開口３１ａは、開口２５Ｂａ、２３ａと重なる位置に設けられる。

有機材料層３１の開口３１ａと重なる位置に接続電極３４が設けられる。これにより、接続電極３４は駆動電極接続端子２９と接する。また、駆動電極３２及び保護層３３は、開口３１ａと重なる位置にも設けられる。このような構成により、駆動電極３２は、開口３１ａを介して駆動電極接続端子２９に電気的に接続される。駆動電極３２には、制御基板１０１（図１参照）から、フレキシブルプリント基板７１及び駆動電極接続端子２９を介して、駆動信号ＶＤＤ＿ＯＲＧが供給される。

次に検出装置１の検出動作について説明する。図７は、１つの検出電極について、駆動回路を表す回路図である。図８は、ＡＦＥを表す回路図である。図９は、ＡＦＥの動作の一例を表すタイミング波形図である。

図７に示すように、バックプレーン２（図５参照）には、検出電極２４、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ、信号線ＳＧＬ、ゲート線ＧＣＬ及び基準信号線ＣＯＭ等の配線が形成されている。第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、各検出電極２４のそれぞれに対応して設けられている。信号線ＳＧＬは、各検出電極２４の検出信号を、信号線選択回路１６（図３参照）を介してＡＦＥ４８に出力する配線である。ゲート線ＧＣＬは、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒを駆動する第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを供給する配線である。基準信号線ＣＯＭは、検出電極２４に基準信号Ｖｃｏｍ（図１５参照）を供給する配線である。

第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴで構成されている。第２スイッチング素子ｘＴｒは、この例では、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。すなわち、同じ第１ゲート駆動信号ＶＧＨが供給された場合に、第１スイッチング素子Ｔｒがオンになり、第２スイッチング素子ｘＴｒはオフになる。また、同じ第２ゲート駆動信号ＶＧＬが供給された場合に、第１スイッチング素子Ｔｒがオフになり、第２スイッチング素子ｘＴｒはオンになる。なお、第１ゲート駆動信号ＶＧＨは、第２ゲート駆動信号ＶＧＬよりも高い電位を有する電圧信号である。

１つの検出電極２４において、第１スイッチング素子Ｔｒのソースは信号線ＳＧＬに接続され、ゲートはゲート線ＧＣＬに接続され、ドレインは検出電極２４に接続されている。第２スイッチング素子ｘＴｒのドレインは基準信号線ＣＯＭに接続され、ゲートはゲート線ＧＣＬに接続され、ソースは検出電極２４に接続されている。図７に示すように、有機材料層３１はダイオード素子と等価で表している。また、本実施形態では、検出電極２４がアノードであり、駆動電極３２がカソードである。

ゲート線駆動回路１５が、ゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨを供給すると、第１スイッチング素子Ｔｒがオンになる。第１スイッチング素子Ｔｒは、検出電極２４と信号線ＳＧＬとを接続する。これにより、検出電極２４が検出対象として選択される。駆動信号ＶＤＤ＿ＯＲＧが駆動電極３２に供給された場合に、有機材料層３１には所定の電流Ｉｆｈが流れる。電流Ｉｆｈは、照射される光に応じた有機材料層３１の特性変化に基づいて変化する。複数の検出電極２４は、有機材料層３１からの電流Ｉｆｈを、出力信号Ｓｖｈとして信号線ＳＧＬに出力する。一方、第２スイッチング素子ｘＴｒは第１ゲート駆動信号ＶＧＨによりオフになる。このため、検出電極２４から基準信号線ＣＯＭに流れる電流Ｉｄｈが抑制される。このように、センサ部１０は、有機材料層３１に照射される光の光量に応じて、検出電極２４から出力される信号（電流Ｉｆｈ）が変化する。これにより、検出装置１は光を検出することができる。

ゲート線駆動回路１５が、ゲート線ＧＣＬに第２ゲート駆動信号ＶＧＬを供給すると、第１スイッチング素子Ｔｒがオフになる。これにより、検出電極２４から信号線ＳＧＬに流れる電流Ｉｄｌが抑制され、検出電極２４が非検出対象となる。一方、第２スイッチング素子ｘＴｒはオンになる。第２スイッチング素子ｘＴｒは、検出電極２４と基準信号線ＣＯＭとを接続する。このため、検出電極２４から基準信号線ＣＯＭに電流Ｉｆｌが流れる。基準信号線ＣＯＭには、制御基板１０１から基準信号Ｖｃｏｍが供給される。基準信号Ｖｃｏｍは、固定された電位を有する電圧信号である。基準信号Ｖｃｏｍは、例えば接地電位とすることができる。これにより、非検出対象の検出電極２４の電位の変動が抑制される。

第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒの半導体層の材料としては、ポリシリコン又は酸化物半導体が用いられる。半導体層は、例えば低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）が用いられる。低温ポリシリコンを用いた第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、６００℃以下のプロセス温度で製造できる。このため、ゲート線駆動回路１５や信号線選択回路１６等の回路を、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒと同一基板上に同時に形成できる。検出装置１は、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒを有している。このため、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒの一方がオンになると他方がオフになり、リーク電流を抑制できる。

図８に示すように、ＡＦＥ４８は、増幅器４８１と、容量Ｃｆと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、を有する。なお、図８では、第２スイッチング素子ｘＴｒ及び基準信号線ＣＯＭは省略して示す。第１スイッチＳＷ１は、検出制御部１１（図２参照）からの制御信号に基づいて、検出タイミングを制御するスイッチである。第２スイッチＳＷ２は、検出制御部１１（図２参照）からの制御信号に基づいて、ＡＦＥ４８をリセットするスイッチである。

図８に示すように、検出電極２４から信号線ＳＧＬに電流Ｉｆｈが流れる。ＡＦＥ４８は、電流Ｉｆｈの変動を電圧の変動に変換する。そして得られた電圧値を積分して、センサ出力Ｖｏとして出力する。信号処理部４４（図２参照）は、出力信号Ｓｖｈの振幅（｜ΔＶ｜）を所定のしきい値電圧と比較し、センサ部１０に照射される光量を検出できる。

図９に示すように、非検出期間ｔｏｆｆでは、第１スイッチＳＷ１はオフになり、ＡＦＥ４８は、信号線ＳＧＬと遮断される。また、非検出期間ｔｏｆｆでは、第２スイッチＳＷ２はオンになる。これにより、ＡＦＥ４８がリセットされ、出力信号Ｓｖｈは接地電位ＧＮＤと等しい電位となる。

検出期間ｔｏｎでは、第１スイッチＳＷ１はオンになり、ＡＦＥ４８は、信号線ＳＧＬと接続される。また、検出期間ｔｏｎでは、第２スイッチＳＷ２はオフになる。これにより、容量Ｃｆに電荷が移動しセンサ出力Ｖｏの振幅（｜ΔＶ｜）が大きくなる。非検出期間ｔｏｆｆと検出期間ｔｏｎとを所定の周波数で繰り返すことで、検出装置１は、光を検出することができる。

次に、複数の検出電極２４の回路構成について説明する。図１０は、検出電極の配列を表す回路図である。なお、図１０等では説明を分かりやすくするために、４行、４列にマトリクス状に配置された検出電極２４を例に説明するが、これに限定されない。例えば、検出電極２４は、２５６行、２５６列に多数配置される。また、図１０では、４つのゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）、２つの基準信号線ＣＯＭ（１）、ＣＯＭ（２）及び４つの信号線ＳＧＬ（１）、ＳＧＬ（２）、ＳＧＬ（３）、ＳＧＬ（４）を示している。以下の説明においてゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）を区別して説明する必要がない場合には、単にゲート線ＧＣＬを表す。同様に、基準信号線ＣＯＭ、信号線ＳＧＬと表す場合がある。

複数のゲート線ＧＣＬと、複数の信号線ＳＧＬとは交差して設けられる。複数のゲート線ＧＣＬと、複数の基準信号線ＣＯＭとは交差して設けられる。ゲート線ＧＣＬと信号線ＳＧＬと基準信号線ＣＯＭとで、行列状に区画されている。検出電極２４は、ゲート線ＧＣＬと信号線ＳＧＬと基準信号線ＣＯＭとで囲まれた領域に配置される。この１区画領域が、それぞれセンサとして機能する。

ここで、第１方向Ｄｘに配列された複数の検出電極２４を、第１検出電極ブロックＢＫｘとする。第１検出電極ブロックＢＫｘ（１）、ＢＫｘ（２）、ＢＫｘ（３）、ＢＫｘ（４）は、第２方向Ｄｙに配列される。第１検出電極ブロックＢＫｘ（１）に設けられた複数の第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、共通のゲート線ＧＣＬ（１）に接続される。第１検出電極ブロックＢＫｘ（２）に設けられた複数の第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒは、共通のゲート線ＧＣＬ（２）に接続される。第１検出電極ブロックＢＫｘ（３）、第１検出電極ブロックＢＫｘ（４）も同様である。ゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）は、それぞれゲート線駆動回路１５に接続される。

信号線ＳＧＬは、第１方向Ｄｘに配列された検出電極２４ごとに設けられる。ここで、信号線ＳＧＬに沿って第２方向Ｄｙに配列された複数の検出電極２４を、第２検出電極ブロックＢＫｙとする。第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）は、第１方向Ｄｘに配列される。第２検出電極ブロックＢＫｙ（１）に設けられた複数の第１スイッチング素子Ｔｒは、共通の信号線ＳＧＬ（１）に接続される。第２検出電極ブロックＢＫｙ（２）に設けられた複数の第１スイッチング素子Ｔｒは、共通の信号線ＳＧＬ（２）に接続される。第２検出電極ブロックＢＫｙ（３）、ＢＫｙ（４）も同様である。つまり、信号線ＳＧＬは第２検出電極ブロックＢＫｙごとに設けられている。信号線ＳＧＬ（１）、ＳＧＬ（２）、ＳＧＬ（３）、ＳＧＬ（４）は、それぞれ信号線選択回路１６に接続される。基準信号線ＣＯＭは、第１方向Ｄｘに隣り合う検出電極２４の間に設けられる。基準信号線ＣＯＭを挟んで隣り合う検出電極２４は、それぞれに設けられた第２スイッチング素子ｘＴｒを介して、共通の基準信号線ＣＯＭに接続される。

ゲート線駆動回路１５は、所定の符号に基づいてゲート線ＧＣＬごとに電位が定められた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、各ゲート線ＧＣＬに供給する。これにより、ゲート線駆動回路１５は、所定の符号に基づいて、複数のゲート線ＧＣＬのうち１又は２以上のゲート線ＧＣＬを選択するように駆動する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬを介して、第１ゲート駆動信号ＶＧＨを第１スイッチング素子Ｔｒのゲートに印加する。これにより、１又は２以上の第１検出電極ブロックＢＫｘが、検出対象として選択され、信号線ＳＧＬに接続される。また、ゲート線駆動回路１５は、非検出対象のゲート線ＧＣＬを介して第２ゲート駆動信号ＶＧＬを第２スイッチング素子ｘＴｒのゲートに印加する。これにより、１又は２以上の第１検出電極ブロックＢＫｘが、非検出対象として選択され、基準信号線ＣＯＭに接続される。

信号線選択回路１６は、所定の符号に基づいて、複数の信号線ＳＧＬのうち１又は２以上の信号線ＳＧＬを選択するように駆動する。信号線選択回路１６は、選択された信号線ＳＧＬを１つの出力信号線Ｌｏｕｔに接続する。これにより、複数の第２検出電極ブロックＢＫｙが、１つの出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。

図１１は、ゲート線駆動回路による符号分割選択駆動の動作例を説明するための説明図である。図１１では、説明を分かりやすくするために４つの検出電極２４を有する第２検出電極ブロックＢＫｙについて、ＣＤＭ駆動の動作例を示す。図１１では、検出対象の検出電極２４に斜線を付して示している。また、図１１では、ゲート線ＧＣＬ、ゲート線駆動回路１５、第１スイッチング素子Ｔｒ等の図示を省略している。

第２検出電極ブロックＢＫｙの各検出電極２４は、第１スイッチング素子Ｔｒの動作により、共通の信号線ＳＧＬに接続可能となっている。ここで、それぞれの検出電極２４から出力される信号値を信号値Ｓｉ_ｑ（ｑ＝０、１、２、３）とする。ゲート線駆動回路１５は、第２検出電極ブロックＢＫｙの検出電極２４のうち、所定の符号に基づいて１又は複数の検出電極２４を選択する。選択された検出電極２４の信号値Ｓｉ_ｑを統合した信号値が、信号線ＳＧＬを介して出力信号Ｓｖ_ｐ（ｐ＝０、１、２、３）として出力される。出力信号Ｓｖ_ｐは、下記の式（１）で表される。すなわち、出力信号Ｓｖ_ｐは、１つの第２検出電極ブロックＢＫｙのうち、検出対象の複数の検出電極２４から出力される信号値Ｓｉ_ｑの和で表される。

ここで信号値Ｓｉ_ｑは、第１検出電極ブロックＢＫｘ（１）、ＢＫｘ（２）、ＢＫｘ（３）、ＢＫｘ（４）の各検出電極２４に対応する信号値である。信号値Ｓｉ_ｑは、有機材料層３１に照射される光に応じて出力される信号値である。出力信号Ｓｖ_ｐは、第２検出電極ブロックＢＫｙの出力信号であり、第２検出電極ブロックＢＫｙのうち所定の符号に基づいて選択された検出電極２４の信号値Ｓｉ_ｑを演算して求められる値である。所定の符号は、例えば、下記の式（２）の正方行列Ｈで定義される。所定の符号は、「１」又は「－１」、若しくは「１」又は「０」を要素とし、任意の異なった２つの行が直交行列となる正方行列、例えば、アダマール行列に基づく符号である。

正方行列Ｈの次数は、第２検出電極ブロックＢＫｙに含まれる検出電極２４の数、すなわち、４つの第１検出電極ブロックＢＫｘの数である４となる。本実施形態では、４つの検出電極２４を含む第２検出電極ブロックＢＫｙについて説明するが、これに限定されず、第２検出電極ブロックＢＫｙに含まれる検出電極２４の個数は２つ、３つ又は５つ以上であってもよい。この場合、正方行列Ｈの次数も検出電極２４の個数に応じて変更される。

図１１に示す第１期間ｔａ１及び第１期間ｔａ１ｘでは、正方行列Ｈの１行目に対応する選択信号に応じてゲート線駆動回路１５は、第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを各ゲート線ＧＣＬに供給する。これにより、検出対象の検出電極２４が選択される。第２期間ｔａ２及び第３期間ｔａ３では、正方行列Ｈの２行目に対応する選択信号に応じて検出電極２４が選択される。第４期間ｔａ４及び第５期間ｔａ５では、正方行列Ｈの３行目に対応する選択信号に応じて検出電極２４が選択される。第４期間ｔａ４及び第５期間ｔａ５では、正方行列Ｈの４行目に対応する選択信号に応じて検出電極２４が選択される。

具体的には、第１期間ｔａ１では、ゲート線駆動回路１５は、正方行列Ｈの１行目の成分「１」に対応して電位が定められた第１ゲート駆動信号ＶＧＨを各ゲート線ＧＣＬに供給する。第１ゲート駆動信号ＶＧＨにより、第１スイッチング素子Ｔｒがオンとなり、４つの検出電極２４が共通の信号線ＳＧＬに接続される。これにより、４つの検出電極２４が第１検出対象として選択される。第１検出対象の検出電極２４は、信号線ＳＧＬを介して、第１出力信号Ｓｖ_０（１）をＡＦＥ４８に出力する。第１出力信号Ｓｖ_０（１）は、４つの検出電極２４の検出信号が統合された信号となる。

次に、第１期間ｔａ１ｘでは、正方行列Ｈの１行目の成分「－１」が存在しないため、成分「－１」に対応する第２検出対象として検出電極２４は選択されない。ゲート線駆動回路１５は、各検出電極２４に対応するゲート線ＧＣＬに、第２ゲート駆動信号ＶＧＬを供給する。よって、第２出力信号Ｓｖ_０（２）の信号値は０となる。信号処理部４４は、第１出力信号Ｓｖ_０（１）と第２出力信号Ｓｖ_０（２）との差分から、第３出力信号Ｓｖ_０（３）＝Ｓｖ_０（１）－Ｓｖ_０（１）を算出する。

次に、第２期間ｔａ２では、ゲート線駆動回路１５は、正方行列Ｈの２行目の成分「１」に対応して電位が定められた第１ゲート駆動信号ＶＧＨを各ゲート線ＧＣＬに供給する。これにより、第１検出対象として、第１検出電極ブロックＢＫｘ（１）、ＢＫｘ（３）に属する２つの検出電極２４が選択される。第１検出対象の検出電極２４は、信号線ＳＧＬを介して、第１出力信号Ｓｖ_１（１）をＡＦＥ４８に出力する。

次に、第３期間ｔａ３では、ゲート線駆動回路１５は、正方行列Ｈの２行目の成分「－１」に対応して電位が定められた第１ゲート駆動信号ＶＧＨを各ゲート線ＧＣＬに供給する。これにより、第２検出対象として、第１検出電極ブロックＢＫｘ（２）、ＢＫｘ（４）に属する２つの検出電極２４が選択される。第２検出対象の検出電極２４は、信号線ＳＧＬを介して、第２出力信号Ｓｖ_１（２）をＡＦＥ４８に出力する。信号処理部４４は、第１出力信号Ｓｖ_１（１）と第２出力信号Ｓｖ_１（２）との差分から、第３出力信号Ｓｖ_１（３）＝Ｓｖ_１（１）－Ｓｖ_１（２）を算出する。

同様に、第４期間ｔａ４では、ゲート線駆動回路１５により、正方行列Ｈの３行目の成分「１」に対応する第１検出対象が選択される。第５期間ｔａ５では、ゲート線駆動回路１５により、正方行列Ｈの３行目の成分「－１」に対応する第２検出対象が選択される。第６期間ｔａ６では、ゲート線駆動回路１５により、正方行列Ｈの４行目の成分「１」に対応する第１検出対象が選択される。第７期間ｔａ７では、ゲート線駆動回路１５により、正方行列Ｈの４行目の成分「－１」に対応する第２検出対象が選択される。

これにより、信号処理部４４は、４つの第３出力信号Ｓｖ_０（３）、Ｓｖ_１（３）、Ｓｖ_２（３）、Ｓｖ_３（３）を演算する。そして、信号処理部は４４、４つの第３出力信号Ｓｖ_０（３）、Ｓｖ_１（３）、Ｓｖ_２（３）、Ｓｖ_３（３）を正方行列Ｈと掛け合わせて復号する。これにより、検出装置１は、駆動電圧ＶＤＤ＿ＯＲＧの電圧値を上げることなく、４倍の信号強度が得られる。また、検出装置１は、検出電極２４の面積を大きくすることなく信号強度を大きくすることができる。したがって、検出装置１は、高精細な光の検出を行うことができる。また、第３出力信号Ｓｖ_ｐ（３）は、第１出力信号Ｓｖ_ｐ（１）と第２出力信号Ｓｖ_ｐ（２）との差分により求められる。このため、外部からノイズが侵入した場合や、測定環境の影響により有機材料層３１の特性変動が生じた場合であっても、第１出力信号Ｓｈ_ｐ（１）のノイズ成分と第２出力信号Ｓｈ_ｐ（２）のノイズ成分がキャンセルされる。これにより、検出装置１は、検出信頼性を向上させることができる。

図１２は、信号線選択回路による符号分割選択駆動の動作例を説明するための説明図である。図１２では、説明を分かりやすくするために４つの検出電極２４を有する第１検出電極ブロックＢＫｘについて、ＣＤＭ駆動の動作例を示す。

信号線選択回路１６は、所定の符号に基づいて複数の信号線ＳＧＬを共通の出力信号線Ｌｏｕｔに接続する。これにより、信号線選択回路１６は、第１検出電極ブロックＢＫｘのうち、所定の符号に基づいて１又は複数の検出電極２４を選択する。ここで、それぞれの検出電極２４から出力される信号値を信号値Ｓｉ_ｑとする。式（１）と同様に、選択された検出電極２４の信号値Ｓｉ_ｑを統合した信号値が、出力信号線Ｌｏｕｔを介して出力信号Ｓｈ_ｐとして出力される。すなわち、出力信号Ｓｈ_ｐは、１つの第１検出電極ブロックＢＫｘにおいて、複数の検出電極２４から出力される信号値Ｓｉ_ｑの和で表される。

所定の符号は、例えば、上述した式（２）の正方行列Ｈで定義される。なお、所定の符号は、例えば、アダマール行列に基づく符号であればよく、他の正方行列であってもよい。

図１２に示すように、第１部分期間ｔｂ１では、正方行列Ｈの１行目の成分「１」に対応して、４つの検出電極２４が第１検出対象として選択される。具体的には、信号線選択回路１６は、第３スイッチＳＷ３の動作により、正方行列Ｈの１行目の成分「１」に対応する４つの信号線ＳＧＬを、共通の出力信号線Ｌｏｕｔに接続する。これにより、第１検出対象の検出電極２４は、共通の出力信号線Ｌｏｕｔを介して、第１出力信号Ｓｈ_０（１）をＡＦＥ４８に出力する。第１出力信号Ｓｈ_０（１）は、４つの検出電極２４の検出信号が統合された信号となる。

次に、第１部分期間ｔｂ１ｘでは、正方行列Ｈの１行目の成分「－１」が存在しないため、信号線選択回路１６は、第３スイッチＳＷ３の動作により、４つの信号線ＳＧＬを共通の出力信号線Ｌｏｕｔと遮断する。つまり、成分「－１」に対応する第２検出対象として検出電極２４は選択されない。よって、第２出力信号Ｓｈ_０（２）の信号値は０となる。信号処理部４４は、第１出力信号Ｓｈ_０（１）と第２出力信号Ｓｈ_０（２）との差分から、第３出力信号Ｓｈ_０（３）＝Ｓｈ_０（１）－Ｓｈ_０（１）を算出する。

次に、第２部分期間ｔｂ２では、信号線選択回路１６は、第３スイッチＳＷ３の動作により、正方行列Ｈの２行目の成分「１」に対応する信号線ＳＧＬを、共通の出力信号線Ｌｏｕｔに接続する。これにより、第１検出対象として、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）に属する２つの検出電極２４が選択される。第１検出対象の検出電極２４は、出力信号線Ｌｏｕｔを介して、第１出力信号Ｓｈ_１（１）をＡＦＥ４８に出力する。

次に、第３部分期間ｔｂ３では、信号線選択回路１６は、第３スイッチＳＷ３の動作により、正方行列Ｈの２行目の成分「－１」に対応する信号線ＳＧＬを、共通の出力信号線Ｌｏｕｔに接続する。これにより、第２検出対象として、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）に属する２つの検出電極２４が選択される。第２検出対象の検出電極２４は、出力信号線Ｌｏｕｔを介して、第２出力信号Ｓｈ_１（２）をＡＦＥ４８に出力する。信号処理部４４は、第１出力信号Ｓｈ_１（１）と第２出力信号Ｓｈ_１（２）との差分から、第３出力信号Ｓｈ_１（３）＝Ｓｈ_１（１）－Ｓｈ_１（２）を算出する。

同様に、第４部分期間ｔｂ４では、信号線選択回路１６により、正方行列Ｈの３行目の成分「１」に対応する第１検出対象が選択される。第５部分期間ｔｂ５では、信号線選択回路１６により、正方行列Ｈの３行目の成分「－１」に対応する第２検出対象が選択される。第６部分期間ｔｂ６では、信号線選択回路１６により、正方行列Ｈの４行目の成分「１」に対応する第１検出対象が選択される。第７部分期間ｔｂ７では、信号線選択回路１６により、正方行列Ｈの４行目の成分「－１」に対応する第２検出対象が選択される。

これにより、信号処理部４４は、４つの第３出力信号Ｓｈ_０（３）、Ｓｈ_１（３）、Ｓｈ_２（３）、Ｓｈ_３（３）を演算する。そして、信号処理部４４は、４つの第３出力信号Ｓｈ_０（３）、Ｓｈ_１（３）、Ｓｈ_２（３）、Ｓｈ_３（３）を正方行列Ｈと掛け合わせて復号する。これにより、検出装置１は、駆動電圧ＶＤＤ＿ＯＲＧの電圧値を上げることなく、さらに４倍の信号強度が得られる。

図１１に示したゲート線駆動回路１５によるＣＤＭ駆動と、図１２に示した信号線選択回路１６によるＣＤＭ駆動とは、適宜組み合わせて実行することができる。図１３は、第１期間から第３期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。図１４は、第４期間から第７期間での、ゲート線駆動回路及び信号線選択回路による検出動作の一例を示す表である。

図１３では、ゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）に供給される第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、第１期間ｔａ１、第２期間ｔａ２、第３期間ｔａ３ごとに示している。また、図１３では、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）が接続されるＡＦＥ４８又は基準信号ＶＲを、第１部分期間ｔｂ１から第７部分期間ｔｂ７ごとに示している。図１４も、同様に第４期間ｔａ４から第７期間ｔａ７について示している。

図１３及び図１４に示すように、第１期間ｔａ１から第７期間ｔａ７のそれぞれに対応して、第１部分期間ｔｂ１から第７部分期間ｔｂ７が設けられている。なお、各期間の順番は適宜変更してもよい。

ゲート線駆動回路１５は、図１３及び図１４に示すように、式（２）に示す所定の符号に基づいて電位が決められた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、各ゲート線ＧＣＬに供給する。具体的には、第１期間ｔａ１では、ゲート線駆動回路１５は、式（２）の１行目の成分「１」に対応して、全てのゲート線ＧＣＬ（１）、ＧＣＬ（２）、ＧＣＬ（３）、ＧＣＬ（４）に第１ゲート駆動信号ＶＧＨを供給する。なお、図１１に示す第１期間ｔａ１ｘは、正方行列Ｈの１行目の成分「－１」が存在しないため省略できる。第２期間ｔａ２では、ゲート線駆動回路１５は、式（２）の２行目の成分「１」に対応して、ゲート線ＧＣＬ（１）、ＧＣＬ（３）に第１ゲート駆動信号ＶＧＨを供給する。また、第２期間ｔａ２では、ゲート線駆動回路１５は、式（２）の２行目の成分「－１」に対応して、ゲート線ＧＣＬ（２）、ＧＣＬ（４）に第２ゲート駆動信号ＶＧＬを供給する。

同様に、第３期間ｔａ３から第７期間ｔａ７にもゲート線駆動回路１５は、式（２）の各成分に対応した第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬをゲート線ＧＣＬに供給する。これにより、期間ごとに異なる組み合わせの第１検出対象の検出電極２４及び第２検出対象の検出電極２４が選択される。

信号線選択回路１６は、図１３及び図１４に示すように、式（２）に示す所定の符号に対応する信号線ＳＧＬを１つの出力信号線Ｌｏｕｔに接続する。これにより、信号線選択回路１６は、第２検出電極ブロックＢＫｙを選択する。具体的には、第１部分期間ｔｂ１では、信号線選択回路１６は、式（２）の１行目の成分「１」に対応して、全ての第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）を選択する。第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）は、出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。この場合、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）のうち、ゲート線駆動回路１５により選択された第１検出対象又は第２検出対象の検出電極２４が出力信号線Ｌｏｕｔに接続される。

これにより、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）から第１出力信号Ｓｖｈ_０（１）がＡＦＥ４８に出力される。ここで、第１出力信号Ｓｖｈ_０（１）は、複数の第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）のうち、第１検出対象の検出電極２４の信号が統合された信号である。また、第２出力信号Ｓｖｈ_０（０）は、複数の第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（２）、ＢＫｙ（３）、ＢＫｙ（４）のうち、第２検出対象の検出電極２４の信号が統合された信号である。また、式（２）の１行目には成分「－１」が存在しないため、図１２に示す第１部分期間ｔｂ１ｘは省略することができる。信号処理部４４は、第１部分期間ｔｂ１の第１出力信号Ｓｖｈ_０（１）を第３出力信号Ｓｖｈ_０（３）として取得する。

第２部分期間ｔｂ２では、信号線選択回路１６は、式（２）の２行目の成分「１」に対応して、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）を選択する。第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）は、出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。これにより、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）から第１出力信号Ｓｖｈ_１（１）がＡＦＥ４８に出力される。この場合、第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）のうち、ゲート線駆動回路１５により選択された第１検出対象又は第２検出対象の検出電極２４が出力信号線Ｌｏｕｔに接続される。一方、非選択の第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）には、基準信号ＶＲが供給される。

第３部分期間ｔｂ３では、信号線選択回路１６は、式（２）の２行目の成分「－１」に対応して、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）を選択する。第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）は、出力信号線Ｌｏｕｔを介してＡＦＥ４８に接続される。これにより、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）から第２出力信号Ｓｖｈ_１（２）（図１２参照）がＡＦＥ４８に出力される。この場合、第２検出電極ブロックＢＫｙ（２）、ＢＫｙ（４）のうち、ゲート線駆動回路１５により選択された第１検出対象又は第２検出対象の検出電極２４が出力信号線Ｌｏｕｔに接続される。一方、非選択の第２検出電極ブロックＢＫｙ（１）、ＢＫｙ（３）には、基準信号ＶＲが供給される。信号処理部４４は、第２部分期間ｔｂ２の第１出力信号Ｓｖｈ_１（１）と、第３部分期間ｔｂ３の第２出力信号Ｓｖｈ_１（２）との差分から、第３出力信号Ｓｖｈ_１（３）を演算する。

同様に、信号線選択回路１６は、第４部分期間ｔｂ４から第７部分期間ｔｂ７で、式（２）の所定の符号に基づいて第２検出電極ブロックＢＫｙを選択する。これにより、信号処理部４４は、第１部分期間ｔｂ１から第７部分期間ｔｂ７で、４つの第３出力信号Ｓｖｈ_０（３）、Ｓｖｈ_１（３）、Ｓｖｈ_２（３）、Ｓｖｈ_３（３）を取得する。さらに、信号処理部４４は、図１１に示す例と同様に、第１期間ｔａ１から第７期間ｔａ７において、４つの第３出力信号Ｓｖｈ_０（３）、Ｓｖｈ_１（３）、Ｓｖｈ_２（３）、Ｓｖｈ_３（３）を取得する。つまり、信号処理部４４は、合計で１６個の第３出力信号Ｓｖｈ（３）を取得する。そして、信号処理部４４は、第３出力信号Ｓｖｈ（３）を復号することで、検出電極２４ごとの復号信号を演算する。これにより、検出装置１は、ゲート線駆動回路１５及び信号線選択回路１６により、ＣＤＭ駆動を行うことができる。

図３に示したように、検出電極２４及び信号線選択回路１６は、基板２１に設けられる。そして、複数の検出電極２４は、出力信号線Ｌｏｕｔを介して１つのＡＦＥ４８と接続される。これにより、検出電極２４の数を多くした場合でもＡＦＥ４８の数を少なくすることができる。また、基板２１と、ＡＦＥ４８とを接続する配線の数を抑制することができる。

次にゲート線駆動回路１５の詳細な構成について説明する。図１５は、センサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。図１６は、ゲート線駆動回路のブロック図である。

図１５に示すように、基板２１には、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６が設けられている。さらに、基板２１には、制御信号生成回路１７、インバータ１５３、１５４及び保護回路１５５が設けられている。

保護回路１５５は、保護抵抗素子や保護ダイオードを含む。制御基板１０１（図１参照）から供給される各種信号は、保護回路１５５を介して制御信号生成回路１７、ゲート線駆動回路１５及び信号線選択回路１６に供給される。なお、信号線選択回路１６の出力信号線Ｌｏｕｔは、保護回路１５５の保護ダイオードを介さずにＡＦＥ４８に接続される。これにより、センサ部１０から出力される信号強度の低下を抑制できる。

インバータ１５３は、制御基板１０１からリセット信号ＲＳＴを受け取って、反転リセット信号ｘＲＳＴを制御信号生成回路１７に出力する。反転リセット信号ｘＲＳＴは、リセット信号ＲＳＴを反転した電圧信号である。また、インバータ１５４は、制御基板１０１からクロック信号ＣＬＫを受け取って、反転クロック信号ｘＣＬＫを制御信号生成回路１７に出力する。反転クロック信号ｘＣＬＫは、クロック信号ＣＬＫを反転した電圧信号である。

制御信号生成回路１７は、外部の制御基板１０１から供給されるリセット信号ＲＳＴ、クロック信号ＣＬＫ、接地電位ＧＮＤ及び電源電圧ＶＤＤに基づいて、各種制御信号を生成する。制御信号生成回路１７は、各種制御信号をゲート線駆動回路１５に供給する。

図１７は、制御信号生成回路から出力される各種制御信号を示すタイミング波形図である。図１７に示すように、制御信号生成回路１７は、反転制御信号Ｖｓ、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３及び第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３を出力する。反転制御信号Ｖｓは、第２符号生成回路１３の反転入力端子Ｓに供給される。第１制御信号Ｖａ１、Ｖａ２、Ｖａ３は第１符号生成回路１２の第１入力端子Ａ１、Ａ２、Ａ３にそれぞれ供給される。第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３は第２符号生成回路１３の第２入力端子Ｂ１、Ｂ２、Ｂ３にそれぞれ供給される。

図１７に示すように、第２制御信号Ｖｂ３の周波数は、反転制御信号Ｖｓの周波数の１／２である。第２制御信号Ｖｂ２の周波数は、第２制御信号Ｖｂ３の周波数の１／２である。同様に、制御信号生成回路１７から、それぞれ、第２制御信号Ｖｂ１、第１制御信号Ｖａ３、Ｖａ２、Ｖａ１が出力される。

図１５及び図１６に示すように、ゲート線駆動回路１５は、第１符号生成回路１２と、第２符号生成回路１３と、第３符号生成回路１４と、バッファ回路１５１と、レベルシフタ１５２と、を有する。すなわち、第１符号生成回路１２、第２符号生成回路１３、第３符号生成回路１４、バッファ回路１５１、レベルシフタ１５２は、基板２１の額縁領域ＧＡに設けられる。なお、図１６では、バッファ回路１５１及びレベルシフタ１５２を省略して示している。

第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４は、デコーダー回路である。第１符号生成回路１２は、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３に基づいて第１部分選択信号Ｖｄ（図１８、１９参照）を生成し、第１部分選択信号Ｖｄを第３符号生成回路１４に供給する。第２符号生成回路１３は、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３に基づいて第２部分選択信号Ｖｆ（図２０、２１参照）を生成し、第２部分選択信号Ｖｆを第３符号生成回路１４に供給する。第３符号生成回路１４は、例えば排他論理和（ＸＯＲ）回路である。第３符号生成回路１４は、第１部分選択信号Ｖｄ及び第２部分選択信号Ｖｆに基づいて、第１選択信号Ｖｃを生成し、ゲート線ＧＣＬに第１選択信号Ｖｃに基づく信号を供給する。

図１６に示すように、第１符号生成回路１２は、第１入力端子Ａ１、Ａ２、Ａ３と、電源電圧ＶＤＤが入力される端子と、複数の出力端子Ｙａ１、Ｙａ２、…、Ｙａ８と、を有する。本実施形態において、第１符号生成回路１２の出力端子Ｙａ１、Ｙａ２、…、Ｙａ８の数は、８個である。第１入力端子Ａ１、Ａ２、Ａ３には、制御信号生成回路１７から第１制御信号Ｖａ１、Ｖａ２、Ｖａ３が入力される。第１符号生成回路１２は、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３に基づいて第１部分選択信号Ｖｄを生成する回路である。第１符号生成回路１２は、第１部分選択信号Ｖｄを出力端子Ｙａ１、Ｙａ２、…、Ｙａ８から第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８に出力する。第１部分選択信号Ｖｄは、複数のゲート線ＧＣＬごとに位相が定められた信号である。

第２符号生成回路１３は、第２入力端子Ｂ１、Ｂ２、Ｂ３と、反転入力端子Ｓと、複数の出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８と、を有する。本実施形態において、第２符号生成回路１３の出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８の数は、８個である。第２入力端子Ｂ１、Ｂ２、Ｂ３には、制御信号生成回路１７からから第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３が入力される。また、第２符号生成回路１３には、制御信号生成回路１７から反転制御信号Ｖｓが入力される。第２符号生成回路１３は、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３及び反転制御信号Ｖｓに基づいて第２部分選択信号Ｖｆを生成する回路である。反転制御信号Ｖｓは、所定の符号の成分「１」と「－１」とを反転させる信号である。第２符号生成回路１３は、第２部分選択信号Ｖｆを、出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８から第２選択信号線ＬＳｂ１、ＬＳｂ２、…、ＬＳｂ８に出力する。第２部分選択信号Ｖｆは、駆動信号供給線ブロックＢＫＬごとに位相が定められた信号である。

図１５に示すように、レベルシフタ１５２は、第１符号生成回路１２及び第２符号生成回路１３と、第３符号生成回路１４との間に設けられている。レベルシフタ１５２は、入力された信号の電圧（振幅）を変更して、変更された信号を出力する回路である。具体的には、レベルシフタ１５２は、第１符号生成回路１２から第１部分選択信号Ｖｄを受け取って一時的に保持する。また、レベルシフタ１５２は、第２符号生成回路１３から第２部分選択信号Ｖｆを受け取って一時的に保持する。レベルシフタ１５２は、制御基板１０１から供給された電源電圧ＶＤＤ、ＶＳＳにより、第１選択信号Ｖｃの電圧レベルを変更する。第１部分選択信号Ｖｄ及び第２部分選択信号Ｖｆの振幅を大きくして、第３符号生成回路１４に出力する。なお、レベルシフタ１５２は、第３符号生成回路１４の出力側に設けられていてもよい。

図１６に示すように、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（ｎ）が配列されている。ゲート線ＧＣＬは、それぞれ第１検出電極ブロックＢＫｘ（図１０参照）に対応して設けられる。ゲート線ＧＣＬの数は、６４個（ｎ＝６４）である。ゲート線ＧＣＬにそれぞれ駆動信号供給線Ｌｄ１、Ｌｄ２、…、Ｌｄｎ（ｎ＝６４）が接続されている。駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８は、それぞれ８本の駆動信号供給線Ｌｄを含む。

第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８は、それぞれ駆動信号供給線部分ブロックｓＢＫＬごとに１本の駆動信号供給線Ｌｄと接続される。これにより、第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８は、複数の駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８に並列に接続される。第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８は、互いに異なる駆動信号供給線Ｌｄと接続される。言い換えると、１つの駆動信号供給線部分ブロックｓＢＫＬに含まれる複数の駆動信号供給線Ｌｄは、それぞれ第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８に接続される。例えば、駆動信号供給線部分ブロックｓＢＫＬ１に含まれる駆動信号供給線Ｌｄ１、Ｌｄ２、…、Ｌｄ８は、第１選択信号線ＬＳａ１、ＬＳａ２、…、ＬＳａ８にそれぞれ接続される。駆動信号供給線部分ブロックｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８も同様である。

第３符号生成回路１４－１、１４－２、…、１４－７、１４－８は、それぞれ駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ７、ｓＢＫＬ８に対応して設けられている。また、第２選択信号線ＬＳｂ１、ＬＳｂ２、…、ＬＳｂ８は、それぞれ第３符号生成回路１４－１、１４－２、…、１４－８に接続される。言い換えると、第２選択信号線ＬＳｂ１、ＬＳｂ２、…、ＬＳｂ８は、それぞれ駆動信号供給線部分ブロックｓＢＫＬ１、ｓＢＫＬ２、…、ｓＢＫＬ８に接続される。１つの第３符号生成回路１４は、複数の第１選択信号線ＬＳａが接続され、かつ、１つの第２選択信号線ＬＳｂと接続される。本実施形態では、複数の第１選択信号線ＬＳａ及び複数の第２選択信号線ＬＳｂは、平面視で、駆動信号供給線Ｌｄと交差して設けられる。

複数の第３符号生成回路１４は、第１部分選択信号Ｖｄ及び第２部分選択信号Ｖｆに基づいて、第１選択信号Ｖｃを生成し、バッファ回路１５１（図１５参照）に第１選択信号Ｖｃを供給する。

図１５に示すように、バッファ回路１５１は、第３符号生成回路１４から供給された第１選択信号Ｖｃを一時的に保持する。そして、バッファ回路１５１は、第１選択信号Ｖｃに応じた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを、選択された複数のゲート線ＧＣＬに実質的に同時に供給する。

次に、第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４の動作について説明する。図１８は、第１符号生成回路の一例を示す回路図である。図１９は、第１制御信号と第１部分選択信号との関係を示す表である。図１８に示すように、第１符号生成回路１２は、複数の排他論理和回路５１－１、５１－２、…、５１－７を含む。排他論理和回路５１－１、５１－２、…、５１－７には、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３のいずれか１つと、電源電圧ＶＤＤ又は他の排他論理和回路５１からの出力信号が入力される。排他論理和回路５１－１、５１－２、…、５１－７は、それぞれに入力された信号の排他論理和の値を、第１部分選択信号Ｖｄ２、Ｖｄ３、…、Ｖｄ８として第１選択信号線ＬＳａ２、…、ＬＳａ８に出力する。また、電源電圧ＶＤＤと同じ信号が、第１部分選択信号Ｖｄ１として第１選択信号線ＬＳａ１に出力される。

第１符号生成回路１２は、図１９に示す真理値表に従って、第１制御信号Ｖａ１、Ｖａ２、Ｖａ３及び電源電圧ＶＤＤに対応した第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８を生成する。図１９では、各信号が高レベル電圧の場合に「１」が割り当てられ、各信号が低レベル電圧の場合に「０」が割り当てられる。これにより、第１符号生成回路１２は、所定の符号に基づいて位相が決められた第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８を、各駆動信号供給線部分ブロックｓＢＫＬに出力する。例えば、所定の符号は、下記式（３）の正方行列で定義される。正方行列の次数は、第１符号生成回路１２の出力端子Ｙａ１、Ｙａ２、…、Ｙａ８の数である８になる。

第１符号生成回路１２は、各期間ｔｃ１、ｔｃ２、…、ｔｃ８ごとに、第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８を出力する。各期間ｔｃ１、ｔｃ２、…、ｔｃ８での、第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８のオン、オフの組み合わせのパターンはそれぞれ異なっている。第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８のオン、オフの組み合わせのパターンは、出力端子Ｙａ１、Ｙａ２、…、Ｙａ８の数と同じ８つとなる。

図２０は、第２符号生成回路の一例を示す回路図である。図２１は、第２制御信号及び反転制御信号と、第２部分選択信号との関係を示す表である。図２０に示すように、第２符号生成回路１３は、複数の排他論理和回路５２－１、５２－２、…、５２－７と、インバータ５３と、を含む。インバータ５３は、反転制御信号Ｖｓを反転した電圧信号である第２部分選択信号Ｖｆ１を生成する回路である。インバータ５３は、第２部分選択信号Ｖｆ１を第２選択信号線ＬＳｂ１に出力する。すなわち、インバータ５３は、反転制御信号Ｖｓが高レベル電圧の場合に、低レベル電圧信号を出力し、反転制御信号Ｖｓが低レベル電圧の場合には、高レベル電圧信号を出力する。

排他論理和回路５２－１、５２－２、…、５２－７には、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３のいずれか１つと、インバータ５３からの出力信号又は他の排他論理和回路５２からの出力信号が入力される。反転制御信号Ｖｓ及び第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３は、図１５に示す制御信号生成回路１７からの出力信号である。排他論理和回路５２－１、５２－２、…、５２－７は、それぞれに入力された信号の排他論理和の値を、第２部分選択信号Ｖｆ２、Ｖｆ３、…、Ｖｆ８として第２選択信号線ＬＳｂ２、ＬＳｂ３、…、ＬＳｂ８に出力する。なお、インバータ５３は必須ではなく、第２符号生成回路１３は、反転制御信号Ｖｓを第２部分選択信号Ｖｆ１として出力してもよい。

第２符号生成回路１３は、図２１に示す真理値表に従って、第２制御信号Ｖｂ１、Ｖｂ２、Ｖｂ３及び反転制御信号Ｖｓに対応した第２部分選択信号Ｖｆを生成する。これにより、第２符号生成回路１３は、各期間ｔｄ１、ｔｄ２、…、ｔｄ１６ごとに、所定の符号に基づいて位相が決められた第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８を、各駆動信号供給線部分ブロックｓＢＫＬに出力する。例えば、所定の符号は、式（２）の正方行列で定義される。反転制御信号Ｖｓがオフ（「０」）の場合、正方行列の成分「１」に対応した第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８が生成される。反転制御信号Ｖｓがオン（「１」）の場合、正方行列の成分「－１」に対応した第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８が生成される。

第２符号生成回路１３は、各期間ｔｄ１、ｔｄ２、…、ｔｄ１６ごとに、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８を出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８から出力する。各期間ｔｄ１、ｔｄ２、…、ｔｄ１６での、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフの組み合わせのパターンはそれぞれ異なっている。

ここで、第２符号生成回路１３は、反転制御信号Ｖｓが入力されるため、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフが反転された組み合わせのパターンを含む。具体的には、期間ｔｄ１、ｔｄ３、ｔｄ５、ｔｄ７、ｔｄ９、ｔｄ１１、ｔｄ１３、ｔｄ１５は、反転制御信号Ｖｓがオフであり、期間ｔｄ２、ｔｄ４、ｔｄ６、ｔｄ８、ｔｄ１０、ｔｄ１２、ｔｄ１４、ｔｄ１６は、反転制御信号Ｖｓがオンである。例えば、期間ｔｄ１と期間ｔｄ２とで、それぞれ、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフが反転された組み合わせのパターンとなる。このため、第２部分選択信号Ｖｆ１、Ｖｆ２、…、Ｖｆ８のオン、オフの組み合わせのパターンは、出力端子Ｙｂ１、Ｙｂ２、…、Ｙｂ８の数の２倍である１６個となる。

図２２は、第３符号生成回路の一例を示す回路図である。図２３は、反転制御信号が高レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。図２４は、反転制御信号が低レベル電圧の場合に、第３符号生成回路で生成されるパターンコードの一例を示す図である。図２５は、第１制御信号、第２制御信号及び反転制御信号の関係を示す表である。

図２２は、複数の駆動信号供給線部分ブロックｓＢＫＬのうち、駆動信号供給線部分ブロックｓＢＫＬ１に設けられた第３符号生成回路１４－１を示す。図２２に示すように、第３符号生成回路１４－１は複数の排他論理和回路５４（排他論理和回路５４－１、５４－２、…、５４－８）を含む。排他論理和回路５４－１、５４－２、…、５４－８には、それぞれ第１符号生成回路１２から第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８が入力される。また、排他論理和回路５４－１、５４－２、…、５４－８には、それぞれ第２符号生成回路１３から第２部分選択信号Ｖｆ１が入力される。排他論理和回路５４－１、５４－２、…、５４－８は、第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８と第２部分選択信号Ｖｆ１との排他論理和を演算する。排他論理和回路５４－１、５４－２、…、５４－８で演算された値が、第１選択信号Ｖｃとして、駆動信号供給線Ｌｄ１、Ｌｄ２、…、Ｌｄ８を介してゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）に供給される。

図１６に示す第３符号生成回路１４－２、１４－３、…、１４－８も、同様に第１部分選択信号Ｖｄ１、Ｖｄ２、…、Ｖｄ８と、それぞれに入力された第２部分選択信号Ｖｆ２、Ｖｆ３、…、Ｖｆ８との排他論理和を演算する。

図１９に示したように、第１部分選択信号Ｖｄの組み合わせのパターンは８である。また、図２１に示したように、第２部分選択信号Ｖｆの組み合わせのパターンは、反転制御信号Ｖｓが０、１のそれぞれの場合で８、計１６である。したがって、図２３に示すように、第３符号生成回路１４で生成される第１部分選択信号Ｖｄのパターンコード（所定の符号）の次数は、反転制御信号Ｖｓが１の場合に８×８＝６４となる。同様に、図２４に示すように、第３符号生成回路１４で生成される第１部分選択信号Ｖｄのパターンコードの次数は、反転制御信号Ｖｓが０の場合に８×８＝６４となる。図２４に示すパターンコードは、図２３に示すパターンコードの「０」と「１」とを反転させたものとなる。

第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４は、図２５に示す真理値表に従って、図２３及び図２４に示すパターンコードに応じた第１選択信号Ｖｃを生成する。ゲート線駆動回路１５は、パターンコードの成分「１」に対応する第１選択信号Ｖｃとして高レベル電圧信号を生成する。また、ゲート線駆動回路１５は、パターンコードの成分「０」に対応する第１選択信号Ｖｃとして低レベル電圧信号を生成する。これにより、パターンコードの成分「１」に対応するゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨが供給され、パターンコードの成分「０」に対応するゲート線ＧＣＬに第２ゲート駆動信号ＶＧＬが供給される。

図２５に示すように、反転制御信号Ｖｓが１の期間と、反転制御信号Ｖｓが０の期間とが交互に実行される。このため、第１出力信号Ｓｖｈ（１）と第２出力信号Ｓｖｈ（２）の検出時間の間隔が短くなる。したがって、外部からノイズ成分が入った場合でも、第１出力信号Ｓｖｈ（１）と第２出力信号Ｓｖｈ（２）との差分を演算することでノイズ成分がキャンセルされる。したがって、検出装置１は、検出精度を向上することができる。

なお、第１部分選択信号Ｖｄと、第２部分選択信号Ｖｆとの、組み合わせの順番は、図２５に示すものに限定されない。例えば、反転制御信号Ｖｓが１の期間を、複数回連続して実行した後に、反転制御信号Ｖｓが０の期間を、複数回連続して実行してもよい。

以上のように、本実施形態の検出装置１は、基板２１と、基板２１の上側に設けられ、所定の物理量を検出する有機材料層３１と、基板２１に垂直な方向において基板２１と有機材料層３１との間に設けられた複数の検出電極２４と、複数の検出電極２４のそれぞれに設けられた第１スイッチング素子Ｔｒと、第１スイッチング素子Ｔｒに接続され第１方向Ｄｘに延在する複数のゲート線ＧＣＬと、第１スイッチング素子Ｔｒに接続され第１方向Ｄｘと交差する第２方向Ｄｙに延在する複数の信号線ＳＧＬと、駆動回路（ゲート線駆動回路１５）と、を有する。ゲート線駆動回路１５は、所定の符号に基づいて電位が定められたゲート駆動信号（第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬ）を、複数のゲート線ＧＣＬを介して複数の第１スイッチング素子Ｔｒにそれぞれ供給する。

これにより、ゲート線駆動回路１５により第１検出電極ブロックＢＫｘ（図１０参照）でＣＤＭ駆動が行われる。このため、照射された光に応じて有機材料層３１から検出電極２４に流れる電流値が微弱な場合であっても、検出精度を高めることができる。また、本実施形態によれば、例えばシフトレジスタなどにより、全てのゲート線ＧＣＬに第１選択信号Ｖｃを供給する場合に比べて、信号の遅延を抑制して検出精度を高めることができる。

また、本実施形態では、基板２１にゲート線駆動回路１５及び制御信号生成回路１７が設けられている。このため、基板２１と制御基板１０１とを接続する端子数を抑制することができる。これにより、検出装置１は、ゲート線駆動回路１５の回路規模を抑制することができ、製造コストを低減することができる。

なお、本実施形態では、第３符号生成回路１４は、第１部分選択信号Ｖｄと第２部分選択信号Ｖｆとの排他論理和の否定（Ｘｎｏｒ）を演算してもよい。或いは、排他論理和排又は他論理和の否定の論理演算と実質的に等しい演算を行う回路であってもよい。また、第１符号生成回路１２及び第２符号生成回路１３の構成も、同様に適宜変更してもよい。

次に信号線選択回路１６について説明する。図２６は、信号線選択回路を示す回路図である。図２６では、信号線ＳＧＬ（１）から信号線ＳＧＬ（１２）まで１２個の信号線ＳＧＬを示している。信号線選択回路１６は、第３スイッチング素子Ｔｒａ、第４スイッチング素子Ｔｒａｘ、基準信号供給線Ｌｒ０、第３選択信号線Ｌｒ１、Ｌｒ２、…、Ｌｒ６及び出力信号線Ｌｏｕｔを含む。

信号線ＳＧＬ（１）から信号線ＳＧＬ（６）に対応して１つの出力信号線Ｌｏｕｔが設けられている。信号線ＳＧＬ（７）から信号線ＳＧＬ（１２）に対応して１つの出力信号線Ｌｏｕｔが設けられている。出力信号線Ｌｏｕｔは、それぞれＡＦＥ４８に接続される。信号線選択回路１６は、信号線選択信号Ｖｈｓｅｌに基づいて、複数の信号線ＳＧＬのうち選択された信号線ＳＧＬをＡＦＥ４８に接続する。これにより、信号線選択回路１６は、検出対象の検出電極２４（第２検出電極ブロックＢＫｙ）を選択する。

信号線選択信号Ｖｈｓｅｌは、例えば図２０に示す第２符号生成回路１３と同様の符号生成回路（図示しない）から出力される。信号線選択信号Ｖｈｓｅｌを生成する符号生成回路は、信号線選択回路１６に含まれていてもよい。この場合、符号生成回路は、信号線選択回路１６と同じ基板２１に設けられる。信号線選択回路１６は、符号生成回路を備えていない構成であってもよい。この場合、符号生成回路は外部の制御基板１０１に設けられ、外部の制御基板１０１が信号線選択信号Ｖｈｓｅｌを出力することができる。

信号線選択信号Ｖｈｓｅｌは、所定の符号に基づいて信号線ＳＧＬごとに位相が定められた電圧信号である。所定の符号は、式（３）の正方行列で定義される。なお、図２６に示す例では、６個の信号線選択信号Ｖｈｓｅｌ１、Ｖｈｓｅｌ２、…、Ｖｈｓｅｌ６は、それぞれ第３選択信号線Ｌｒ１、Ｌｒ２、…、Ｌｒ６に供給される。信号線選択信号Ｖｈｓｅｌ１、Ｖｈｓｅｌ２、…、Ｖｈｓｅｌ６は、例えば、式（３）の各行に含まれる８個の成分のうち、任意の６個の成分に基づいて生成される。信号線選択信号Ｖｈｓｅｌ１、Ｖｈｓｅｌ２、…、Ｖｈｓｅｌ６は、第３選択信号線Ｌｒ１、Ｌｒ２、…、Ｌｒ６を介して第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘに供給される。

各信号線ＳＧＬには、第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘが接続されている。第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘは、同じ信号線選択信号Ｖｈｓｅｌが供給された場合に、オンとオフが逆になるように動作する。つまり、第３スイッチング素子Ｔｒａがオンの場合、第４スイッチング素子Ｔｒａｘはオフになる。また、第３スイッチング素子Ｔｒａがオフの場合、第４スイッチング素子Ｔｒａｘはオンになる。

第３スイッチング素子Ｔｒａ及び第４スイッチング素子Ｔｒａｘの動作により、信号線ＳＧＬと、出力信号線Ｌｏｕｔとの接続状態が切り換えられる。第３スイッチング素子Ｔｒａがオンの場合、信号線ＳＧＬは、出力信号線Ｌｏｕｔに接続され、第４スイッチング素子Ｔｒａｘがオンの場合、信号線ＳＧＬは、基準信号供給線Ｌｒ０に接続される。

式（３）の成分「１」に対応する高レベル電圧信号の信号線選択信号Ｖｈｓｅｌが供給されると、第３スイッチング素子Ｔｒａがオンになる。また、式（３）の成分「－１」に対応する低レベル電圧信号の信号線選択信号Ｖｈｓｅｌが供給されると、第４スイッチング素子Ｔｒａｘがオンになる。これにより、図１２に示すＣＤＭ駆動の動作例と同様に、所定の符号に基づいて信号線ＳＧＬに接続された第２検出電極ブロックＢＫｙが選択される。

具体的には、式（３）の成分「１」に対応する複数の信号線ＳＧＬが選択された場合に、選択された信号線ＳＧＬは、共通の出力信号線Ｌｏｕｔに接続される。選択された信号線ＳＧＬに接続された第２検出電極ブロックＢＫｙの第１出力信号Ｓｈ（１）が、出力信号線ＬｏｕｔからＡＦＥ４８に出力される。非選択の信号線ＳＧＬは、基準信号供給線Ｌｒ０に接続され、基準信号ＶＲが供給される。これにより、選択された検出電極２４と、非選択の検出電極２４との間の容量結合を抑制できる。このため、検出誤差や検出感度の低下を抑制することができる。

式（３）の成分「－１」に対応する複数の信号線ＳＧＬが選択された場合に、選択された信号線ＳＧＬは、出力信号線Ｌｏｕｔに接続される。選択された各信号線ＳＧＬに接続された第２検出電極ブロックＢＫｙの第２出力信号Ｓｈ（２）が、出力信号線Ｌｏｕｔから出力される。非選択の信号線ＳＧＬは、基準信号供給線Ｌｒ０に接続され、基準信号ＶＲが供給される。信号処理部４４は、第１出力信号Ｓｈ（１）と第２出力信号Ｓｈ（２）との差分の値である第３出力信号Ｓｈ（３）を演算する。信号処理部４４は、第３出力信号Ｓｈ（３）を復号することで、第２検出電極ブロックＢＫｙごとの復号信号を算出できる。

次に、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒの構成例について説明する。図２７は、検出電極、第１スイッチング素子及び第２スイッチング素子の関係を示す平面図である。図２８は、第１スイッチング素子の概略断面構成を示す断面図である。なお、図２７では、図面を見やすくするために検出電極２４を二点鎖線で示している。

図２７に示すように第１スイッチング素子Ｔｒは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４を有する。半導体層６１に用いられる材料は、例えば、低温ポリシリコンである。半導体層６１は、第２方向Ｄｙに沿って設けられ、平面視でゲート線ＧＣＬと交差する。ゲート線ＧＣＬのうち、半導体層６１と重なる部分がゲート電極６４として機能する。また、半導体層６１の、ゲート線ＧＣＬと重なる部分にチャネル領域が形成される。半導体層６１の一端は、コンタクトホールＨ１を介してソース電極６２と接続される。半導体層６１の他端は、コンタクトホールＨ２を介してドレイン電極６３と接続される。

ソース電極６２は、信号線ＳＧＬと電気的に接続される。また、ドレイン電極６３は、接続部６８に電気的に接続される。接続部６８はコンタクトホールＨ５を介して検出電極２４と接続される。また、ゲート電極６４は、ゲート線ＧＣＬと電気的に接続される。このような構成により、第１スイッチング素子Ｔｒは、検出電極２４と信号線ＳＧＬとの間の接続と遮断とを切り換え可能になっている。

第２スイッチング素子ｘＴｒは、半導体層６１ａ、ソース電極６２ａ、ドレイン電極６３ａ及びゲート電極６４ａを有する。半導体層６１ａは、第２方向Ｄｙに沿って設けられ、平面視でゲート電極６４ａと交差する。半導体層６１ａの、ゲート電極６４ａと重なる部分にチャネル領域が形成される。半導体層６１ａの一端は、コンタクトホールＨ４を介してソース電極６２ａと接続される。半導体層６１ａの他端は、コンタクトホールＨ３を介してドレイン電極６３ａと接続される。

ソース電極６２ａは、接続部６８に電気的に接続される。つまり、第２スイッチング素子ｘＴｒのソース電極６２ａと、第１スイッチング素子Ｔｒのドレイン電極６３は、共通の接続部６８を介して検出電極２４と接続される。ドレイン電極６３ａは、基準信号線ＣＯＭに電気的に接続される。ゲート電極６４ａは、ゲート線ＧＣＬと接続されている。言い換えると、ゲート線ＧＣＬは、第１スイッチング素子Ｔｒのゲート電極６４と、第２スイッチング素子ｘＴｒのゲート電極６４ａの機能を兼ねる。このような構成により、第２スイッチング素子ｘＴｒは、検出電極２４と基準信号線ＣＯＭとの間の接続と遮断とを切り換え可能になっている。

第２方向Ｄｙに隣り合う検出電極２４において、各検出電極２４に設けられた第１スイッチング素子Ｔｒは、基準線Ｃ１を対称軸として線対称の構成を有する。第２スイッチング素子ｘＴｒも同様に、基準線Ｃ１を対称軸として線対称の構成を有する。ここで基準線Ｃ１は、第２方向Ｄｙに隣り合う検出電極２４の間を通り、第１方向Ｄｘに沿う仮想線である。また、ゲート線ＧＣＬは、検出電極２４と重なって設けられている。ゲート線ＧＣＬも、基準線Ｃ１を対称軸として線対称の位置に配置される。第２方向Ｄｙに隣り合うゲート線ＧＣＬの間において、各検出電極２４に対応する第１スイッチング素子Ｔｒが第２方向Ｄｙに隣り合って設けられる。本実施形態では、第２方向Ｄｙに隣り合う検出電極２４において、ゲート線ＧＣＬの、各検出電極２４に対する第２方向Ｄｙの相対位置が異なる。

第１方向Ｄｘに隣り合う検出電極２４において、各検出電極２４に設けられた第１スイッチング素子Ｔｒは、基準線Ｃ２を対称軸として線対称の構成を有する。第２スイッチング素子ｘＴｒも同様に、基準線Ｃ２を対称軸として線対称の構成を有する。ここで基準線Ｃ２は、第１方向Ｄｘに隣り合う検出電極２４の間を通り、第２方向Ｄｙに沿う仮想線である。基準線Ｃ２は、基準信号線ＣＯＭに重なる線である。第１方向Ｄｘに隣り合う検出電極２４において、各検出電極２４に設けられた第２スイッチング素子ｘＴｒは、共通の基準信号線ＣＯＭに接続される。このため、第１方向Ｄｘに配列された検出電極２４及び第２スイッチング素子ｘＴｒごとに基準信号線ＣＯＭを設けた場合に比べて、基準信号線ＣＯＭの数を半分に低減できる。これにより、検出装置１は、検出領域ＡＡの開口面積を大きくすることができ、検出性能を向上できる。ここで、開口面積とは、信号線ＳＧＬ等の各種配線や、第１スイッチング素子Ｔｒ及び第２スイッチング素子ｘＴｒ等により光の透過が遮蔽されない領域の面積である。

また、信号線ＳＧＬは、検出電極２４と重なって設けられている。信号線ＳＧＬも、基準線Ｃ２を対称軸として線対称の位置に配置される。第１方向Ｄｘに隣り合う信号線ＳＧＬの間において、各検出電極２４に対応する第１スイッチング素子Ｔｒが第１方向Ｄｘに隣り合って設けられる。第１方向Ｄｘに隣り合う信号線ＳＧＬの間において、各検出電極２４に対応する第２スイッチング素子ｘＴｒも第１方向Ｄｘに隣り合って設けられる。本実施形態では、第１方向Ｄｙに隣り合う検出電極２４において、信号線ＳＧＬの、各検出電極２４に対する第１方向Ｄｘの相対位置が異なる。

図２８に示すように、遮光層６５、半導体層６１、ゲート電極６４、ソース電極６２及びドレイン電極６３、検出電極２４は、基板２１の一方の面に、この順に設けられている。第１スイッチング素子Ｔｒは、いわゆるトップゲート構造を有している。すなわち、基板２１に垂直な方向において、基板２１とゲート電極６４との間に半導体層６１が設けられている。

遮光層６５は、第１絶縁層２５Ａ－１を介して、基板２１の一方の面（上面）に設けられる。遮光層６５は、半導体層６１の少なくともチャネル領域と重なって設けられる。遮光層６５は、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属材料が用いられる。これにより、遮光層６５は、基板２１の他方の面（下面）から半導体層６１に照射される光を遮蔽することができる。これにより、第１スイッチング素子Ｔｒはリーク電流を抑制することができる。検出装置１は、基板２１の他方の面から照射される光を良好に検出できる。

第２絶縁層２５Ａ－２は、遮光層６５を覆って第１絶縁層２５Ａ－１の上に設けられる。半導体層６１は、第２絶縁層２５Ａ－２の上に設けられる。半導体層６１の上に、第３絶縁層２５Ａ－３が設けられる。第３絶縁層２５Ａ－３の上にゲート電極６４が設けられる。ゲート電極６４はゲート線ＧＣＬ（図２７参照）と同層に設けられる。ゲート電極６４の上にゲート絶縁層である第４絶縁層２５Ａ－４が設けられる。

第４絶縁層２５Ａ－４の上にソース電極６２及びドレイン電極６３が設けられる。ソース電極６２及びドレイン電極６３は、信号線ＳＧＬ（図２７参照）と同層に設けられる。ソース電極６２は、第３絶縁層２５Ａ－３及び第４絶縁層２５Ａ－４に設けられたコンタクトホールＨ１を介して半導体層６１と接続される。ドレイン電極６３も同様に、第３絶縁層２５Ａ－３及び第４絶縁層２５Ａ－４に設けられたコンタクトホールＨ２を介して半導体層６１と接続される。

ソース電極６２及びドレイン電極６３の上側に、ハードコート層２５Ｂ、絶縁層２３を介して検出電極２４が設けられる。検出電極２４の上に有機材料層３１及び駆動電極３２が設けられる。なお、図２８では保護層３３（図５参照）を省略して示す。このような積層構造により、第１スイッチング素子Ｔｒは、検出電極２４と信号線ＳＧＬとの間の接続と遮断とを切り換え可能になっている。なお、第２スイッチング素子ｘＴｒも第１スイッチング素子Ｔｒと同様の積層構造を有している。第２スイッチング素子ｘＴｒの半導体層６１ａ、ソース電極６２ａ、ドレイン電極６３ａ及びゲート電極６４ａは、それぞれ、第１スイッチング素子Ｔｒの半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４と、同層に設けられている。

（第２実施形態）
図２９は、第２実施形態に係る検出装置を示す平面図である。図３０は、第２実施形態に係るセンサ部、ゲート線駆動回路及び信号線選択回路の構成例を示すブロック図である。図３１は、第２実施形態に係る検出装置の動作例を示すタイミング波形図である。

本実施形態の検出装置１Ａにおいて、ゲート線駆動回路１５Ａは、第１符号生成回路１２、第２符号生成回路１３及び第３符号生成回路１４を有していない。本実施形態では、制御基板１０１に符号生成回路が設けられている。例えば、制御回路１０２が符号生成回路の機能を有し、所定の符号に基づいて位相が定められた第１選択信号Ｖｃを生成する。制御回路１０２は、配線ＬＡを介して第１選択信号Ｖｃをゲート線駆動回路１５Ａに供給する。

図３０に示すように、ゲート線駆動回路１５Ａは、シフトレジスタ１８、ラッチ回路１９及びバッファ回路１５１を有する。シフトレジスタ１８は、制御基板１０１から供給されるリセット信号ＲＳＴ、クロック信号ＣＫＶ、開始信号ＳＴＶに基づいて動作する。シフトレジスタ１８は、複数のゲート線ＧＣＬのそれぞれに対応するシフト信号出力回路を有している。シフトレジスタ１８は、複数のゲート線ＧＣＬごとに、シフト信号を順次ラッチ回路１９に出力する。

図３１に示すように、シフトレジスタ１８はリセット信号ＲＳＴがオン（高レベル電圧）になると、複数のシフト信号出力回路をリセットする。そして、シフトレジスタ１８は、開始信号ＳＴＶに基づいて動作を開始する。シフト信号出力回路は、クロック信号ＣＫＶに基づいて、順次、シフト信号をラッチ回路１９に出力する。クロック信号ＣＫＶの各パルスは、ゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（ｎ）に対応する。クロック信号ＣＫＶの周期ｔ_ＣＫＶは、検出に要する時間に応じて適宜変更できる。クロック信号ＣＫＶが供給されるタイミングは、例えば、開始信号ＳＴＶの立ち上がりのタイミングから、周期ｔ_ＣＫＶの１／４の期間（ｔ_ＣＫＶ／４）が経過した時点である。

図３０に示すように、ラッチ回路１９は、シフトレジスタ１８からのシフト信号と、反転リセット信号ｘＲＳＴと、第１選択信号Ｖｃと、制御信号ＯＥと、反転制御信号ｘＯＥとに基づいて動作する。反転リセット信号ｘＲＳＴは、インバータ１５３Ａによりリセット信号ＲＳＴが反転された信号である。反転制御信号ｘＯＥは、インバータ１５４Ａにより制御信号ＯＥが反転された信号である。制御信号ＯＥは、ラッチ回路１９からバッファ回路１５１への信号の出力を制御する信号である。

図３１に示すように、ラッチ回路１９は、シフトレジスタ１８からのシフト信号に応じて、第１選択信号Ｖｃを順次保持する。第１選択信号Ｖｃは、例えば図２３に示したパターンコード（所定の符号）に応じて、ゲート線ＧＣＬごとに電位が定められた信号である。

ラッチ回路１９は、制御信号ＯＥがオンになると、第１選択信号Ｖｃをバッファ回路１５１に出力する。バッファ回路１５１は、電源電圧ＶＤＤ、ＶＳＳにより、第１選択信号Ｖｃの電圧レベルを変更する。これにより、バッファ回路１５１は、第１選択信号Ｖｃに対応した第１ゲート駆動信号ＶＧＨ、第２ゲート駆動信号ＶＧＬがセンサ部１０に出力される。

また、制御信号ＯＥがオンになると、制御基板１０１は、信号線選択回路１６に信号線選択信号Ｖｈｓｅｌ（１）、Ｖｈｓｅｌ（２）、…、Ｖｈｓｅｌ（６）を順次供給する。信号線選択信号Ｖｈｓｅｌ（１）、Ｖｈｓｅｌ（２）、…、Ｖｈｓｅｌ（６）は、式（３）に示す正方行列の各行に対応する信号である。これにより、信号線選択回路１６は、第１実施形態と同様にＣＤＭ駆動を行う。

図３１に示すように、信号線選択信号Ｖｈｓｅｌがオンの期間ｔ_{ＡＳＷ＿ｗｉｄｔｈ}に、選択された信号線ＳＧＬとＡＦＥ４８とが接続される。信号線選択信号Ｖｈｓｅｌがオフ（低レベル電圧）の期間では、信号線ＳＧＬはＡＦＥ４８と遮断される。なお、期間ｔ_{ＡＳＷ＿ｓｈｉｆｔ}は、制御信号ＯＥの立ち上がりタイミングから、信号線選択信号Ｖｈｓｅｌがオンになるまでの期間である。期間ｔ_{ＡＳＷ＿ｄｅｌａｙ}は、信号線選択信号Ｖｈｓｅｌの立ち下がりのタイミングと、次の信号線選択信号Ｖｈｓｅｌの立ち上がりのタイミングとの期間である。期間ｔ_{ＡＳＷ＿ｗｉｄｔｈ}、期間ｔ_{ＡＳＷ＿ｄｅｌａｙ}等は、検出に要する時間に応じて適宜変更できる。

全ての信号線選択信号Ｖｈｓｅｌ（１）、Ｖｈｓｅｌ（２）、…、Ｖｈｓｅｌ（６）が信号線選択回路１６に供給された後、ゲート線駆動回路１５Ａは、次の第１選択信号Ｖｃに基づいた第１ゲート駆動信号ＶＧＨ、第２ゲート駆動信号ＶＧＬをセンサ部１０に供給する。この場合の第１選択信号Ｖｃは、例えば図２４に示したパターンコード（所定の符号）に応じて、ゲート線ＧＣＬごとに電位が定められた信号である。

なお、図３１に示すタイミング波形図は、あくまで一例である。例えば、制御信号ＯＥがオフになった後の期間で、且つ、複数の信号線選択信号Ｖｈｓｅｌが信号線選択回路１６に供給されている期間に、シフトレジスタ１８及びラッチ回路１９は、次の第１選択信号Ｖｃを保持する動作を行ってもよい。

（第３実施形態）
図３２は、第３実施形態に係るＡＦＥ及び反転回路を表す回路図である。なお、本実施形態において、検出電極２４、駆動電極３２、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ、ゲート線駆動回路１５及び信号線選択回路１６等の構成は、上述した第１実施形態と同様であり、詳細な説明は省略する。本実施形態では、検出電極２４がカソードであり、駆動電極３２（図５参照）がアノードである。すなわち、電流Ｉｆｈの流れる向きが、第１実施形態とは反対になる。このため、信号線ＳＧＬと増幅器４８１との間に反転回路４９が設けられている。なお、反転回路４９は、図３２ではＡＦＥ４８中に配置されているが、基板２１側に設けられていてもよい。

反転回路４９は、信号線ＳＧＬに流れる電流Ｉｆｈを反転して増幅器４８１に出力する回路である。反転回路４９は、いわゆるカレントミラー回路である。反転回路４９は、第５スイッチング素子Ｔｒｂ１と第６スイッチング素子Ｔｒｂ２とを有する。第５スイッチング素子Ｔｒｂ１及び第６スイッチング素子Ｔｒｂ２は、例えば、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。

第５スイッチング素子Ｔｒｂ１のゲート及び第６スイッチング素子Ｔｒｂ２のゲートは、第１スイッチＳＷ１を介して、共通の信号線ＳＧＬと電気的に接続される。第５スイッチング素子Ｔｒｂ１のソースは、第１スイッチＳＷ１を介して、信号線ＳＧＬと電気的に接続される。第５スイッチング素子Ｔｒｂ１のドレイン及び第６スイッチング素子Ｔｒｂ２のドレインには、共通の電源電圧ＶＤＤが供給される。第６スイッチング素子Ｔｒｂ２のソースは、ＡＦＥ４８の増幅器４８１の入力に接続される。

このような構成により、反転回路４９により電流Ｉｆｈの向きが反転され、電流Ｉｆｈと同じ大きさの電流がＡＦＥ４８の増幅器４８１に流れる。ＡＦＥ４８は第１実施形態と同様の動作を行う。これにより、検出電極２４がカソードであり、駆動電極３２がアノードである場合にも、ＡＦＥ４８は、照射された光に応じて検出電極２４から出力される電流Ｉｆｈを検出できる。

（第４実施形態）
図３３は、第４実施形態に係る検出装置を示す平面図である。図３４は、１つの検出領域について、駆動回路を表す回路図である。図３３に示すように、検出装置１Ｂは、センサ部１０と、ゲート線駆動回路１５Ａと、リセット回路１６Ａとを有する。本実施形態のセンサ部１０は、温度を検出する温度センサである。ゲート線駆動回路１５Ａは、第２実施形態と同様に、制御回路１０２から供給される第１選択信号Ｖｃに基づいて、第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを各ゲート線ＧＣＬに供給する。リセット回路１６Ａは、各信号線ＳＧＬ及びＡＦＥ４８の入力部をリセットする回路である。つまり、本実施形態では、信号線選択回路１６が設けられていない。検出装置１Ｂは、ゲート線駆動回路１５ＡによるＣＤＭ駆動のみを行う。なお、本実施形態において、検出電極２４、駆動電極３２、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ等の構成は、上述した第１実施形態と同様であり、詳細な説明は省略する。

図３４に示すように、本実施形態の検出装置１Ｂにおいて、センサ部１０は、有機材料層３１Ａを有する温度センサである。有機材料層３１Ａは、温度に応じて特性（例えば、抵抗値）が変化する。図３４では、有機材料層３１Ａは、抵抗素子と等価で表している。これにより、センサ部１０は、温度に応じた検出信号をＡＦＥ４８に出力する。有機材料層３１Ａとして、例えば、第１実施形態と同様の材料を用いることができる。

図３４に示すように、検出電極２４、第１スイッチング素子Ｔｒ、第２スイッチング素子ｘＴｒ、信号線ＳＧＬ、ゲート線ＧＣＬ及び基準信号線ＣＯＭ等の回路構成は、第１実施形態と同様である。ゲート線駆動回路１５Ａが、ゲート線ＧＣＬに第１ゲート駆動信号ＶＧＨを供給すると、第１スイッチング素子Ｔｒがオンになる。これにより、検出電極２４が検出対象として選択される。検出電極２４から信号線ＳＧＬに、温度に応じた電流Ｉｆｈが流れる。一方、第２スイッチング素子ｘＴｒはオフになる。このため、検出電極２４から基準信号線ＣＯＭに流れる電流Ｉｄｈが抑制される。このように、センサ部１０は、有機材料層３１Ａの温度に応じて、検出電極２４から出力される信号（電流Ｉｆｈ）が変化する。これにより、検出装置１Ｂは温度を検出することができる。

ゲート線駆動回路１５Ａが、ゲート線ＧＣＬに第２ゲート駆動信号ＶＧＬを供給すると、第１スイッチング素子Ｔｒがオフになる。これにより、検出電極２４から信号線ＳＧＬに流れる電流Ｉｄｌが抑制され、検出電極２４が非検出対象となる。一方、第２スイッチング素子ｘＴｒはオンになる。このため、検出電極２４から基準信号線ＣＯＭに電流Ｉｆｌが流れる。基準信号線ＣＯＭには、制御基板１０１から基準信号Ｖｃｏｍが供給される。これにより、非検出対象の検出電極２４の電位の変動が抑制される。

図３５は、リセット回路を示す回路図である。図３５に示すように、リセット回路１６Ａは、複数の第７スイッチング素子Ｔｒｃと、基準信号供給線ＬＢ１と、リセット信号供給線ＬＢ２とを有する。本実施形態では、複数の信号線ＳＧＬは、それぞれＡＦＥ４８に接続される。つまり、信号線ＳＧＬのＣＤＭ駆動は行われず、検出電極２４の出力信号は、信号線ＳＧＬを介してＡＦＥ４８に出力される。

複数の第７スイッチング素子Ｔｒｃは、信号線ＳＧＬごとに設けられている。複数の第７スイッチング素子Ｔｒｃは、例えば、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。第７スイッチング素子Ｔｒｃのゲートは、共通のリセット信号供給線ＬＢ２に接続される。第７スイッチング素子Ｔｒｃのソースは、共通の基準信号供給線ＬＢ１に接続される。第７スイッチング素子Ｔｒｃのドレインは、それぞれ信号線ＳＧＬに接続される。

リセット信号Ｖｒｅｓｅｔが高レベル電圧の場合、基準信号供給線ＬＢ１と信号線ＳＧＬとが遮断される。つまり、検出電極２４の検出信号が信号線ＳＧＬを介してＡＦＥ４８に出力される。リセット信号Ｖｒｅｓｅｔが低レベル電圧の場合、基準信号供給線ＬＢ１と信号線ＳＧＬとが接続される。本実施形態では、全ての信号線ＳＧＬが同時に基準信号供給線ＬＢ１に接続される。これにより、信号線ＳＧＬ及びＡＦＥ４８の入力部に基準信号ＶＲが供給される。これにより、信号線ＳＧＬ及びＡＦＥ４８の入力部がリセットされる。

高レベル電圧のリセット信号Ｖｒｅｓｅｔは、図３１に示す制御信号ＯＥが供給された後のタイミングでリセット信号供給線ＬＢ２に供給される。言い換えると、第１選択信号Ｖｃが順次ラッチ回路１９に保持された後、高レベル電圧のリセット信号Ｖｒｅｓｅｔが供給される期間が検出期間となる。

（第５実施形態）
図３６は、第５実施形態に係る検出装置の概略断面構成を示す断面図である。図３７は、第５実施形態に係る検出装置を模式的に示す平面図である。図３８は、検出電極、駆動電極、第８スイッチング素子及び第９スイッチング素子の関係を示す平面図である。図３９は、図３８の領域Ｃ４を拡大して示す平面図である。

本実施形態の検出装置１Ｃは、第４実施形態と同様に温度センサである。図３６に示すように、バックプレーン２は、基板２１と、ＴＦＴ層２２と、絶縁層２３と、検出電極２４Ａと、駆動電極３２Ａと、を含む。ＴＦＴ層２２には、ゲート線駆動回路１５Ａやリセット回路１６Ａ等（図３４、図３５参照）の回路が設けられる。また、ＴＦＴ層２２には、第８スイッチング素子Ｔｒｄ及び第９スイッチング素子ｘＴｒｄ（図３８参照）や、ゲート線ＧＣＬ、信号線ＳＧＬ（図７参照）等の各種配線が設けられる。本実施形態では、検出電極２４Ａ及び駆動電極３２Ａは、同じ絶縁層２３の上に設けられる。言い換えると、駆動電極３２Ａは、検出電極２４Ａと同層に隣り合って設けられている。検出電極２４Ａ及び駆動電極３２Ａは、ＩＴＯ等の透光性を有する導電性材料が用いられる。なお、これに限定されず、駆動電極３２Ａは、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料を用いることもできる。

有機センサ層３は、有機材料層３１と、保護層３３と、を備える。有機材料層３１は、複数の検出電極２４Ａ及び複数の駆動電極３２Ａの上に設けられる。有機材料層３１は、隣り合う検出電極２４Ａと駆動電極３２Ａとの間で抵抗成分を有する。

図３７に示すように、複数の部分検出領域ＳＡＡは、検出領域ＡＡの全体にマトリクス状に配置される。部分検出領域ＳＡＡは、有機材料層３１と、複数の検出電極２４Ａと、複数の駆動電極３２Ａとを含む。有機材料層３１は、部分検出領域ＳＡＡごとに離隔してマトリクス状に設けられている。有機材料層３１は、例えば、フォトリソグラフィ法によりパターニングされる。

複数の検出電極２４Ａと複数の駆動電極３２Ａとは、第２方向Ｄｙに交互に配列されている。また、複数の検出電極２４Ａと複数の駆動電極３２Ａとは、それぞれ第１方向Ｄｘに配列されている。部分検出領域ＳＡＡには、２つの検出電極２４Ａと、２つの駆動電極３２Ａとが含まれる。言い換えると、１つの有機材料層３１と重なって２つの検出電極２４Ａと、２つの駆動電極３２Ａとが設けられる。なお、図３７は、あくまで一例であり、１つの部分検出領域ＳＡＡには、３つ以上の検出電極２４Ａと、３つ以上の駆動電極３２Ａとが設けられていてもよい。

図３８は、第１方向Ｄｘに隣り合う２つの部分検出領域ＳＡＡについて示している。なお、図３８では、図面を見やすくするために有機材料層３１の図示を省略している。図３８に示すように、２つの部分検出領域ＳＡＡは、基準線Ｃ３を対称軸として線対称の構成を有する。ここで、基準線Ｃ３は、第１方向Ｄｘに隣り合う部分検出領域ＳＡＡの間を通り、第２方向Ｄｙに沿う仮想線である。以下の説明では、基準線Ｃ３を挟んで左側の部分検出領域ＳＡＡについて説明する。

図３８に示すように、部分検出領域ＳＡＡには、２つの検出電極２４Ａと、２つの駆動電極３２Ａと、第８スイッチング素子Ｔｒｄと、第９スイッチング素子ｘＴｒｄと、が設けられている。検出電極２４Ａ及び駆動電極３２Ａは、それぞれ第１方向Ｄｘに長手を有する矩形状である。また、検出電極２４Ａと、駆動電極３２Ａとは、第２方向Ｄｙに交互に設けられている。有機材料層３１により、第２方向Ｄｙに隣り合う検出電極２４Ａと駆動電極３２Ａとの間に抵抗成分が形成される。

２つの検出電極２４Ａの一端は、それぞれコンタクトホールＨＣ１、ＨＣ３を介して共通の第８スイッチング素子Ｔｒｄと接続される。第８スイッチング素子Ｔｒｄの動作により、２つの検出電極２４Ａの一端は、共通の信号線ＳＧＬに接続される。２つの検出電極２４Ａの他端は、それぞれコンタクトホールＨＣ２、ＨＣ４を介して共通の第９スイッチング素子ｘＴｒｄと接続される。第９スイッチング素子ｘＴｒｄの動作により、２つの検出電極２４Ａの他端は、共通の基準信号線ＣＯＭに接続される。なお、第２方向Ｄｙに配列された複数の部分検出領域ＳＡＡに属する複数の検出電極２４Ａも、同様に、共通の信号線ＳＧＬに接続され、且つ、共通の基準信号線ＣＯＭに接続される。

第８スイッチング素子Ｔｒｄは、この例では、ｎチャネルのＭＯＳ型のＴＦＴで構成されている。第９スイッチング素子ｘＴｒｄは、この例では、ｐチャネルのＭＯＳ型のＴＦＴで構成されている。

図３９は、検出電極２４Ａの一端と第８スイッチング素子Ｔｒｄとの接続部分を示している。第８スイッチング素子Ｔｒｄは、半導体層６１ｂ、ソース電極６２ｂ、ドレイン電極６３ｂ及びゲート電極６４ｂを有する。

ゲート電極６４ｂは、ゲート線ＧＣＬと接続され第２方向Ｄｙに沿って設けられる。本実施形態では、ゲート線ＧＣＬは、第２方向Ｄｙに配列された部分検出領域ＳＡＡに対応して設けられる。ゲート電極６４ｂは、信号線ＳＧＬと隣り合って設けられる。半導体層６１ｂは、ゲート電極６４ｂと重なって設けられる。半導体層６１ｂの第１方向Ｄｘの幅は、ゲート電極６４ｂの第１方向Ｄｘの幅よりも大きい。半導体層６１ｂの一端（左端）は、複数のコンタクトホールＨＣ６を介してドレイン電極６３ｂと接続される。半導体層６１ｂの他端（右端）は、複数のコンタクトホールＨＣ５を介してソース電極６２ｂと接続される。

ドレイン電極６３ｂ及びソース電極６２ｂは、それぞれ第２方向Ｄｙに延出している。ドレイン電極６３ｂの第２方向Ｄｙの幅及びソース電極６２ｂの第２方向Ｄｙの幅は、検出電極２４Ａの第２方向Ｄｙの幅よりも大きい。複数のコンタクトホールＨＣ６及び複数のコンタクトホールＨＣ５は、それぞれ、ドレイン電極６３ｂ及びソース電極６２ｂの延在方向に沿って配列されている。

ドレイン電極６３ｂの接続部６３ｂａは、複数のコンタクトホールＨＣ１を介して検出電極２４Ａと接続される。ソース電極６２ｂは信号線ＳＧＬと接続される。言い換えると、信号線ＳＧＬの一部分がソース電極６２ｂとして機能する。なお、ドレイン電極６３ｂには同じ部分検出領域ＳＡＡ（図３８参照）に属する複数の検出電極２４Ａが接続される。

第８スイッチング素子Ｔｒｄは、複数のコンタクトホールＨＣ１、複数のコンタクトホールＨＣ５及び複数のコンタクトホールＨＣ６を介して層間が接続される。このため第８スイッチング素子Ｔｒｄの接続抵抗を抑制できる。これにより、検出装置１Ｃは、検出性能を向上できる。なお、第９スイッチング素子ｘＴｒｄも同様の構成であり、詳細な説明は省略する。

図３８に示すように、２つの駆動電極３２Ａの他端（右端）は、それぞれコンタクトホールＨＣ７、ＨＣ８を介して共通の駆動信号供給線Ｌｖｄと接続される。なお、２つの駆動電極３２Ａの一端（左端）は、他の配線等に接続されていない。駆動信号供給線Ｌｖｄは、第１方向Ｄｘに隣り合う部分検出領域ＳＡＡの間を通り、第２方向Ｄｙに沿って設けられる。駆動信号供給線Ｌｖｄは、駆動電極３２Ａに駆動信号ＶＤＤ＿ＯＲＧ（図３４参照）を供給する配線である。駆動信号供給線Ｌｖｄを挟んで隣り合う部分検出領域ＳＡＡにおいて、複数の駆動電極３２Ａ（例えば４つ以上の）は共通の駆動信号供給線Ｌｖｄと接続される。

本実施形態においても、ゲート線駆動回路１５ＡによるＣＤＭ駆動が行われる。ゲート線駆動回路１５Ａは、所定の符号に基づいて電位が定められた第１ゲート駆動信号ＶＧＨ及び第２ゲート駆動信号ＶＧＬを各ゲート線ＧＣＬに供給する。これにより、検出対象として選択された複数の部分検出領域ＳＡＡに属する検出電極２４Ａは、信号線ＳＧＬに接続される。非検出対象の複数の部分検出領域ＳＡＡに属する検出電極２４Ａは、基準信号線ＣＯＭに接続される。信号処理部４４は、複数の出力信号を復号することで、部分検出領域ＳＡＡごとの復号信号を算出できる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。

例えば、第４実施形態の検出装置１Ｂ及び第５実施形態の検出装置１Ｃは、ゲート線駆動回路１５Ａは符号生成回路を備えていないが、これに限定されない。検出装置１Ｂ、１Ｃは、第１実施形態と同様に、符号生成回路を備えるゲート線駆動回路１５を有していてもよい。また、検出装置１Ｂ、１Ｃは、第１実施形態と同様に、信号線選択回路１６を有していてもよい。

１、１Ａ、１Ｂ、１Ｃ 検出装置
２ バックプレーン
３ 有機センサ層
１０ センサ部
１１ 検出制御部
１２ 第１符号生成回路
１３ 第２符号生成回路
１４ 第３符号生成回路
１５ ゲート線駆動回路
１６ 信号線選択回路
１６Ａ リセット回路
１７ 制御信号生成回路
２１ 基板
２２ ＴＦＴ層
２４ 検出電極
２９ 駆動電極接続端子
３１ 有機材料層
３１ａ 開口
３２ 駆動電極
３３ 保護層
４０ 検出部
４８ ＡＦＥ
４９ 反転回路
１０１ 制御基板
ＡＡ 検出領域
ＢＫｘ 第１検出電極ブロック
ＢＫｙ 第２検出電極ブロック
ＣＯＭ 基準信号線
ＧＡ 額縁領域
ＧＣＬ ゲート線
ＬＢ１ 基準信号供給線
ＬＢ２ リセット信号供給線
Ｌｏｕｔ 出力信号線
ＳＧＬ 信号線
Ｔｒ 第１スイッチング素子
ｘＴｒ 第２スイッチング素子
Ｖｃ 第１選択信号
ＶＤＤ＿ＯＲＧ 駆動信号
ＶＧＨ 第１ゲート駆動信号
ＶＧＬ 第２ゲート駆動信号

Claims (11)

1. 基板と、
   前記基板に設けられ、光センサを構成する有機材料層と、
   前記基板と前記有機材料層との間に設けられた複数の検出電極と、
   前記複数の検出電極のそれぞれに設けられた第１スイッチング素子と、前記第１スイッチング素子と異なる第２スイッチング素子と、
   前記第１スイッチング素子及び前記第２スイッチング素子のゲートに接続され、第１方向に延在するゲート線と、
   前記第１スイッチング素子のソースに接続され、前記第１方向と交差する第２方向に延在する信号線と、
   前記第２スイッチング素子のドレインに接続され、前記検出電極に固定された電位である基準信号を供給する基準信号線と、
   前記ゲート線にゲート駆動信号を供給する駆動回路と、を有し、
   前記複数の検出電極のそれぞれは、前記第１スイッチング素子のドレインに接続し、前記第２スイッチング素子のソースに接続し、
   前記第１スイッチング素子は第１導電型のＴＦＴであり、前記第２スイッチング素子は第２導電型のＴＦＴである、
   検出装置。
2. 第１方向に配列された複数の前記検出電極を含む第１検出電極ブロックは、共通の前記ゲート線を介して前記駆動回路と接続されている、
   請求項１に記載の検出装置。
3. 所定の符号に基づいて、前記ゲート線ごとに位相が定められた選択信号を生成する符号生成回路を有し、
   前記駆動回路は、前記選択信号に基づいて前記ゲート駆動信号を生成する、
   請求項１又は請求項２に記載の検出装置。
4. さらに、前記基板とは異なる制御基板を有し、
   前記基板は、複数の前記検出電極が設けられた検出領域と、前記検出領域の外側の額縁領域とを有し、
   前記駆動回路は、前記符号生成回路を含み、前記基板の前記額縁領域に設けられ、
   前記符号生成回路は、前記制御基板に設けられる、
   請求項３に記載の検出装置。
5. 複数の前記検出電極から出力される信号を受けとるアナログフロントエンド回路と、
   前記基板に設けられた信号線選択回路と、を有し、
   前記信号線選択回路は、所定の符号に基づいて、複数の前記信号線のうち、検出対象の前記信号線と前記アナログフロントエンド回路とを接続する、
   請求項１から請求項４のいずれか１項に記載の検出装置。
6. 前記第２方向に配列された複数の前記検出電極を含む第２検出電極ブロックは、共通の前記信号線を介して前記信号線選択回路と接続されている、
   請求項５に記載の検出装置。
7. 前記第１スイッチング素子及び前記第２スイッチング素子には、共通の前記ゲート線を介して、前記駆動回路から同じ前記ゲート駆動信号が供給され、
   前記第１スイッチング素子は、検出対象の前記検出電極と前記信号線とを接続し、
   前記第２スイッチング素子は、非検出対象の前記検出電極と基準信号線とを接続し、
   基準信号線は、前記非検出対象の前記検出電極に、固定された電位を有する基準信号を供給する、
   請求項１から請求項６のいずれか１項に記載の検出装置。
8. 前記第１方向に隣り合う２つの前記検出電極の間に前記基準信号線が設けられており、
   前記第１方向に隣り合う２つの前記検出電極は、それぞれに設けられた前記第２スイッチング素子を介して共通の前記基準信号線に接続される、
   請求項７に記載の検出装置。
9. 複数の前記検出電極と同層に設けられた複数の駆動電極を有する、
   請求項１から請求項８のいずれか１項に記載の検出装置。
10. 前記検出電極がカソードであり、駆動電極がアノードであり、
    前記信号線は、前記信号線に流れる電流を反転して出力する反転回路が接続される、
    請求項９に記載の検出装置。
11. 前記有機材料層に照射される光の光量に応じて、前記検出電極から出力される信号が変化する、
    請求項１から請求項１０のいずれか１項に記載の検出装置。

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