JP7240077B2 - Differential neuron device, AD converter and neural network system - Google Patents
Differential neuron device, AD converter and neural network system Download PDFInfo
- Publication number
- JP7240077B2 JP7240077B2 JP2022131421A JP2022131421A JP7240077B2 JP 7240077 B2 JP7240077 B2 JP 7240077B2 JP 2022131421 A JP2022131421 A JP 2022131421A JP 2022131421 A JP2022131421 A JP 2022131421A JP 7240077 B2 JP7240077 B2 JP 7240077B2
- Authority
- JP
- Japan
- Prior art keywords
- charge
- signal
- capacitor
- pulse signal
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 210000002569 neuron Anatomy 0.000 title claims description 91
- 238000013528 artificial neural network Methods 0.000 title claims description 11
- 238000009825 accumulation Methods 0.000 claims description 18
- 238000007599 discharging Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 description 167
- 238000010586 diagram Methods 0.000 description 25
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 22
- 101100367244 Arabidopsis thaliana SWA1 gene Proteins 0.000 description 21
- 101150098716 SWA2 gene Proteins 0.000 description 21
- -1 SWB1 Proteins 0.000 description 16
- 125000000086 dCMP group Chemical group 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 230000002123 temporal effect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000007493 shaping process Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101001056699 Homo sapiens Intersectin-2 Proteins 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013135 deep learning Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 210000000225 synapse Anatomy 0.000 description 1
Images
Landscapes
- Power Sources (AREA)
Description
本発明は、差動型ニューロン素子、ＡＤコンバータ及びニューラルネットワークシステムに関する。
The present invention relates to a differential neuron element , an AD converter and a neural network system .
従来、重み付けされた入力スパイク信号から動作信号を生成するように構成されたシナプスと、当該動作信号の入力によって生成された膜信号の電圧と所定の閾値との比較に基づいて出力スパイク信号を生成するように構成されたニューロンとで構成されるスパイクニューラルネットワーク回路が開示されている（特許文献１参照）。 Conventionally, a synapse configured to generate a motion signal from a weighted input spike signal and generating an output spike signal based on comparing the voltage of the membrane signal generated by the input of the motion signal to a predetermined threshold. A spike neural network circuit composed of neurons configured to perform is disclosed (see Patent Document 1).
特許文献１では、当該動作信号は電流信号として与えられ、各ニューロンは、前段の複数のニューロンから入力される当該電流信号によって内部キャパシタが充電された結果、当該内部キャパシタに電圧が発生し、その電圧が所定の閾値を超えた時に出力スパイク信号を発生させるといった振る舞いをする。
In
また、ΔΣ変調を用いてアナログ信号をデジタル信号に変換するＡＤコンバータが知られている（非特許文献１及び非特許文献２参照）。
Also, an AD converter that converts an analog signal into a digital signal using ΔΣ modulation is known (see Non-Patent
図１５は、従来のΔΣ変調型ＡＤコンバータの基本構成を示す回路図である。
ΔΣ変調型ＡＤコンバータは、入力アナログ入力信号にΔΣ変調を実施し、１ビット変調パルス信号を生成するΔΣ変調部と、当該変調パルス信号を受信し、例えば時間軸上の所定範囲のパルスの受け数を数えてｎビットの出力デジタル信号へと変換するデジタルフィルタと、を備えている。
FIG. 15 is a circuit diagram showing the basic configuration of a conventional delta-sigma modulation type AD converter.
A delta-sigma modulation type AD converter performs delta-sigma modulation on an input analog input signal and generates a 1-bit modulated pulse signal. a digital filter for counting and converting to an n-bit output digital signal.
特許文献１の技術では、搭載されている内部キャパシタは高々１つである。その結果、当該内部キャパシタに、その電荷蓄積量の上限を超える電荷が流れ込んだ場合、当該内部キャパシタから溢れる電荷が廃棄される。すなわち、特許文献１の技術には、所定の閾値を超える電流が入力された場合、入力電流の過剰分に相当する電荷がすべて廃棄されてしまうことから、廃棄された電荷に相当する情報が欠落する問題がある。
In the technique of
非特許文献１又は非特許文献２のΔΣ変調型ＡＤコンバータは、基準値近傍のパルス密度が高くなる。したがって、ΔΣ変調型ＡＤコンバータは、例えば基準値がゼロＶに設定された場合、入力アナログ信号がほとんどない場合であっても高パルス密度の変調パルス信号を生成する必要がある。すなわち、ΔΣ変調型ＡＤコンバータには、入力信号がほとんどない状態であっても、徒に電力を消費してしまう問題がある。
The delta-sigma modulation type AD converter of Non-Patent
本発明は、このような実情を鑑みて提案されたものであり、入力信号の情報欠落及び消費電力を抑制することができる差動型ニューロン素子、ＡＤコンバータ及びニューラルネットワークシステムを提供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been proposed in view of such circumstances, and an object of the present invention is to provide a differential neuron element , an AD converter, and a neural network system capable of suppressing information loss and power consumption of input signals. and
本発明に係る差動型ニューロン素子は、第１の入力信号と、前記第１の入力信号の極性を反転させた第２の入力信号によって電荷が蓄積される電荷蓄積部と、前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、第１のパルス信号及び当該第１のパルス信号の極性を反転させた第２のパルス信号を生成する信号処理部と、を備えている。
本発明に係るＡＤコンバータは、前記差動型ニューロン素子と、前記差動型ニューロン素子により生成された前記第１及び前記第２のパルス信号に所定のデジタル処理を実施するデジタルフィルタと、を備えている。
本発明に係るニューラルネットワークシステムは、複数の前記差動型ニューロン素子を備えている。任意の前記差動型ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号である。前記任意の前記差動型ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記差動型ニューロン素子の入力信号の少なくともいずれか１つである。
A differential neuron element according to the present invention includes: a first input signal; a charge accumulation portion in which charges are accumulated by a second input signal obtained by inverting the polarity of the first input signal; discharges a second predetermined amount of charge from the charge storage unit when the charge accumulated in the charge storage unit exceeds a first predetermined amount, and reverses the polarity of the first pulse signal and the first pulse signal and a signal processing unit that generates a second pulse signal .
An AD converter according to the present invention includes the differential neuron element and a digital filter that performs predetermined digital processing on the first and second pulse signals generated by the differential neuron element. ing.
A neural network system according to the present invention comprises a plurality of differential neuron elements. The input signal of any of the differential neuron elements is a signal obtained by weighting and adding at least one of at least one external input signal and at least one output signal of the other neuron element. . The output signal of the arbitrary differential neuron element is at least one of an external output signal or an input signal of at least one other differential neuron element through weighting processing.
本発明は、入力信号の情報欠落及び消費電力を抑制することができる。 ADVANTAGE OF THE INVENTION This invention can suppress information loss and power consumption of an input signal.
以下、本発明の実施形態について図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、第１実施形態に係るニューロン素子１０の機能的な構成を示すブロック図である。
ニューロン素子１０は、入力部１１と、電荷蓄積部１２と、電荷排出部１３と、パルス信号生成部１４と、出力部１５と、制御部１６と、を備える。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[First embodiment]
FIG. 1 is a block diagram showing the functional configuration of a
The
入力部１１は、外部から入力される電流信号（入力信号）を電荷蓄積部１２に供給する。なお、入力部１１は、例えば入力信号が電圧信号の場合は、その電圧信号を所定の手法を用いてそれと等価な電流信号に変換する。
The
電荷蓄積部１２は、入力部１１から電流信号が供給され、電荷を蓄積する。
電荷排出部１３は、制御部１６の指示に基づいて又はパルス信号生成部１４で生成されるパルス信号に応じて、電荷蓄積部１２に蓄積された電荷を排出する。
The
The
パルス信号生成部１４は、制御部１６の指示に基づいて又は電荷排出部１３から排出される電荷に応じて、パルス信号を生成し、そのパルス信号を出力部１５へ供給する。
The pulse
出力部１５は、パルス信号生成部１４から供給されるパルス信号を外部へ出力する。なお、出力部１５は、必要があれば、パルス信号生成部１４から供給されるパルス信号の波形を所定の形に整形してから外部へ出力してもよい。
The
制御部１６は、電荷蓄積部１２の電荷蓄積量を例えば電圧などとして測定する。制御部１６は、測定した電荷蓄積量（測定電荷蓄積量）が所定の閾値を超えた場合、パルス信号生成部１４に対してパルス信号の生成を指示し、測定電荷蓄積量が閾値を超えなくなった場合、パルス信号生成部１４に対してパルス信号の生成停止を指示する。
The
または、制御部１６は、測定電荷蓄積量が所定の閾値を超えた場合、電荷排出部１３に対して、電荷蓄積部１２からの所定量の電荷の排出を指示し、測定電荷蓄積量が閾値を超えなくなった場合、電荷排出部１３に対して電荷の排出停止を指示する。
Alternatively, when the measured charge accumulation amount exceeds a predetermined threshold, the
なお、電荷排出部１３及びパルス信号生成部１４は、制御部１６から指示を受けて直ちに所定の処理を実施するのでなく、ある一定期間を経てから所定の処理を実施する。また、電荷排出部１３、パルス信号生成部１４は及び制御部１６は、先述のように互いに連携しており、電荷蓄積部１２の測定電荷蓄積量が所定の閾値を超えた場合に、それらがまとまったかたちで、電荷蓄積部１２から所定量の電荷を排出し、パルス信号を生成する信号処理部２０として機能する。
Note that the
図２は、ニューロン素子１０の動作手順を示すフローチャートである。
入力部１１は、外部から入力信号があった場合（ステップＳ１）、その入力信号を受信して電荷蓄積部１２に供給する（ステップＳ２）。なお、入力部１１は、入力信号が電圧信号の場合、その電圧信号を所定の手法を用いてそれと等価な電流信号に変換して、変換された電流信号を電荷蓄積部１２へ供給する。
FIG. 2 is a flow chart showing the operation procedure of the
When there is an input signal from the outside (step S1), the
電荷蓄積部１２は、入力部１１から入力信号が供給されると電荷を蓄積する（ステップＳ３）。
制御部１６は、電荷蓄積部１２の電荷蓄積量を例えば電圧として測定し（ステップＳ４）、その測定電荷蓄積量が所定の閾値を超えた場合は（ステップＳ５）、電荷排出部１３に対して、所定量の電荷の排出を指示する。これにより、電荷排出部１３は、電荷蓄積部１２から所定量の電荷を排出する（ステップＳ６）。なお、電荷蓄積部１２の測定電荷蓄積量が所定の閾値を超えていない場合は、電荷蓄積部１２の電荷は排出されずに、ステップＳ１へ戻る。
The
The
次に、制御部１６は、パルス信号生成部１４に対して、パルス信号の生成を指示する。これにより、パルス信号生成部１４は、パルス信号を生成する（ステップＳ７）。なお、パルス信号生成部１４は、制御部１６からの指示を受けることなく、電荷排出部１３によって排出された電荷に応じて、パルス信号を生成してもよい。
Next, the
出力部１５は、パルス信号生成部１４で生成されたパルス信号を外部へ出力する（ステップＳ７）。そして、ステップＳ４へ戻る。なお、出力部１５は、必要に応じて、パルス信号生成部１４で生成されたパルス信号の波形を所定の形に整形してから外部へ出力してもよい。
The
なお、制御部１６は、電荷蓄積部１２の測定電荷蓄積量が閾値を超えた場合に、まずはパルス信号生成部１４に指示を出し、続いて電荷排出部１３に指示を出してもよい。あるいは、電荷排出部１３は、制御部１６からの指示を受けることなく、パルス信号生成部１４で生成されるパルス信号に応じて、所定量の電荷を排出してもよい。
When the measured charge accumulation amount of the
ここで、電荷蓄積部１２の測定電荷蓄積量が閾値を超えた時から、電荷蓄積部１２から電荷が排出される時までに、所定の遅延時間がある。よって、この遅延時間では、電荷蓄積部１２には引き続き電荷が蓄積される。同様に、電荷蓄積部１２の測定電荷蓄積量が閾値を下回った時から、電荷蓄積部１２からの電荷の排出が停止する時までにも、所定の遅延時間がある。よって、この後者の遅延時間では、電荷蓄積部１２からは引き続き電荷が排出される。
Here, there is a predetermined delay time from when the measured charge storage amount of the
このように、ニューロン素子１０は、電荷蓄積部１２に蓄積された電荷蓄積量が所定の閾値を超えた場合、パルス信号を外部へ出力すると同時に、電荷蓄積部１２から所定量の電荷を排出させることで、電荷蓄積部１２の電荷が溢れないようにしている。換言すれば、ニューロン素子１０は、電荷蓄積部１２から溢れる電荷の量に応じたパルス信号を外部へ出力することで、廃棄された電荷に相当する情報の欠落が発生する問題を回避できる。
In this manner, when the amount of charge accumulated in the
図３は、本実施形態に係るニューロン素子１０Ａの構成例を示す回路図である。ニューロン素子１０Ａは、図１に示したニューロン素子１０の一構成例である。
FIG. 3 is a circuit diagram showing a configuration example of the
ニューロン素子１０Ａは、キャパシタＣＡ、キャパシタＣＢ、コンパレータＣＭＰ、スイッチＳＷＡ、ＳＷＢ、負荷抵抗Ｒを備えている。スイッチＳＷＡは、例えばＭＯＳトランジスタを用いたＳＰＤＴ（Ｓｉｎｇｌｅ－Ｐｏｌｅ Ｄｏｕｂｌｅ－Ｔｈｒｏｗ）スイッチであり、３つの端子ＳＷ１、ＳＷ２、ＳＷ３を有している。スイッチＳＷＡは、コンパレータＣＭＰからの制御（選択信号）に応じて、端子ＳＷ１及び端子ＳＷ３の間、又は端子ＳＷ２及び端子ＳＷ３の間が導通する。なお、スイッチＳＷＢもスイッチＳＷＡと同じ構成である。
The
キャパシタＣＡの一方の端子は入力端子ＩＮに接続され、その他方の端子は接地されている。キャパシタＣＢの一方の端子はスイッチＳＷＡの端子ＳＷ３に接続され、その他方の端子はスイッチＳＷＢの端子ＳＷ３に接続されている。 One terminal of capacitor CA is connected to input terminal IN and the other terminal is grounded. One terminal of the capacitor CB is connected to the terminal SW3 of the switch SWA, and the other terminal is connected to the terminal SW3 of the switch SWB.
スイッチＳＷＡの端子ＳＷ１は、入力端子ＩＮに接続されている。スイッチＳＷＢの端子ＳＷ１は接地されている。 A terminal SW1 of the switch SWA is connected to the input terminal IN. A terminal SW1 of the switch SWB is grounded.
スイッチＳＷＡの端子ＳＷ２は、負荷抵抗Ｒ及び出力端子ＯＵＴに接続されている。スイッチＳＷＢの端子ＳＷ２は接地されている。 A terminal SW2 of the switch SWA is connected to the load resistor R and the output terminal OUT. A terminal SW2 of the switch SWB is grounded.
負荷抵抗Ｒの一方の端子はスイッチＳＷＡの端子ＳＷ２及び出力端子ＯＵＴに接続されており、その他方の端子は接地されている。このため、負荷抵抗Ｒは、スイッチＳＷＡを介してキャパシタＣＢから排出される電荷に応じてパルス信号を生成する機能を有する。 One terminal of the load resistor R is connected to the terminal SW2 of the switch SWA and the output terminal OUT, and the other terminal is grounded. Therefore, the load resistor R has a function of generating a pulse signal according to the charges discharged from the capacitor CB through the switch SWA.
コンパレータＣＭＰは、キャパシタＣＡに蓄積された電荷蓄積量を、入力端子ＩＮの電圧（＝キャパシタＣＡで発生する電圧）として測定し、測定した電圧（測定電圧ｖＡ）が所定の閾値電圧Ｖｔｈを超えたか否かを判定する。コンパレータＣＭＰは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えている場合は選択信号ＳＷ１をスイッチＳＷＡ、ＳＷＢに供給し、測定電圧ｖＡが閾値電圧Ｖｔｈを超えていない場合は選択信号ＳＷ２をスイッチＳＷＡ、ＳＷＢに供給する。 The comparator CMP measures the amount of charge accumulated in the capacitor CA as the voltage of the input terminal IN (=voltage generated in the capacitor CA ), and the measured voltage (measured voltage v A ) reaches the predetermined threshold voltage V It is determined whether or not th has been exceeded. The comparator CMP supplies the selection signal SW1 to the switches SWA and SWB if the measured voltage vA exceeds the threshold voltage Vth , and supplies the selection signal SW2 if the measured voltage vA does not exceed the threshold voltage Vth . It is supplied to the switches SWA and SWB.
スイッチＳＷＡ、ＳＷＢは、コンパレータＣＭＰから選択信号が供給されると、次のように切り替わる。すなわち、スイッチＳＷＡ、ＳＷＢは、選択信号ＳＷ１が供給された場合は、端子ＳＷ１及び端子ＳＷ３の間が導通する（ＳＷ１に切り替わる）。また、スイッチＳＷＡ、ＳＷＢは、選択信号ＳＷ２が供給された場合は、端子ＳＷ２及び端子ＳＷ３の間が導通する（ＳＷ２に切り替わる）。 The switches SWA and SWB are switched as follows when a selection signal is supplied from the comparator CMP. That is, when the selection signal SW1 is supplied to the switches SWA and SWB, the terminals SW1 and SW3 are electrically connected (switched to SW1). When the selection signal SW2 is supplied to the switches SWA and SWB, the terminals SW2 and SW3 are electrically connected (switched to SW2).
このため、スイッチＳＷＡ、ＳＷＢに選択信号ＳＷ１が供給された場合、キャパシタＣＡとキャパシタＣＢは並列に接続される。他方、スイッチＳＷＡ、ＳＷＢに選択信号ＳＷ２が供給された場合、キャパシタＣＢと負荷抵抗Ｒは並列に接続され、キャパシタＣＢに蓄積された電荷が負荷抵抗Ｒを通じて放電する。 Therefore, when the selection signal SW1 is supplied to the switches SWA and SWB, the capacitor CA and the capacitor CB are connected in parallel. On the other hand, when the selection signal SW2 is supplied to the switches SWA and SWB, the capacitor CB and the load resistor R are connected in parallel, and the charge accumulated in the capacitor CB is discharged through the load resistor R.
なお、キャパシタＣＡの他方の端子、スイッチＳＷＢの端子ＳＷ１、ＳＷ２、負荷抵抗Ｒの他方の端子は、等電位であればよく、本実施形態のように接地される場合に限定されるものではない。 The other terminal of the capacitor CA , the terminals SW1 and SW2 of the switch SWB, and the other terminal of the load resistor R may be at the same potential, and are not limited to being grounded as in this embodiment. do not have.
ところで、スイッチＳＷＡ、ＳＷＢは、増加中の測定電圧ｖＡが閾値電圧Ｖｔｈを超えた時、又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時に、直ちに切り替わるものではない。すなわち、増加中又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを過ぎた又は下回った時から、実際にスイッチＳＷＡ、ＳＷＢが切り替わる時まで、所定の遅延時間Ｄｃｍｐがある。 By the way, the switches SWA and SWB are not immediately switched when the increasing measured voltage v A exceeds the threshold voltage V th or when the decreasing measured voltage v A falls below the threshold voltage V th . That is, there is a predetermined delay time D cmp from when the increasing or decreasing measured voltage v A passes or falls below the threshold voltage V th to when the switches SWA, SWB actually switch.
よって、測定電圧ｖＡは、閾値電圧Ｖｔｈを超えた時から遅延時間Ｄｃｍｐを経過するまでは上昇し続ける。そして、遅延時間Ｄｃｍｐ経過後にスイッチＳＷＡ、ＳＷＢがＳＷ１に切り替わる時点でキャパシタＣＡ、ＣＢが並列に接続されると、キャパシタＣＡに蓄積されていた電荷がキャパシタＣＢに流れ込み、その結果、測定電圧ｖＡは急激に低下する。 Therefore, the measured voltage v A continues to rise from when it exceeds the threshold voltage V th until the delay time D cmp elapses. When the capacitors C A and C B are connected in parallel at the time when the switches SWA and SWB are switched to SW1 after the delay time D cmp has passed, the charge accumulated in the capacitor C A flows into the capacitor C B , and as a result , the measured voltage v A drops sharply.
キャパシタＣＡの測定電圧ｖＡが閾値電圧Ｖｔｈを下回った場合も同様である。すなわち、スイッチＳＷＡ、ＳＷＢがＳＷ１に切り替わって測定電圧ｖＡが急激に低下し閾値電圧Ｖｔｈを下回っても、その時から遅延時間Ｄｃｍｐを経過するまではキャパシタＣＡ、ＣＢの並列接続状態は保持される。そして、遅延時間Ｄｃｍｐ経過後にスイッチＳＷＡ、ＳＷＢがＳＷ２に切り替わる時点で、キャパシタＣＢは、キャパシタＣＡから分離され、負荷抵抗Ｒと並列接続される。 The same is true if the measured voltage v A across capacitor C A falls below the threshold voltage V th . That is, even if the switches SWA and SWB are switched to SW1 and the measured voltage vA drops sharply and falls below the threshold voltage Vth , the parallel connection state of the capacitors CA and CB is maintained until the delay time D cmp has elapsed. is retained. When the switches SWA and SWB switch to SW2 after the delay time Dcmp has passed, the capacitor CB is separated from the capacitor CA and connected in parallel with the load resistor R.
遅延時間Ｄｃｍｐは、配線遅延、スイッチＳＷＡ、ＳＷＢを構成するＭＯＳトランジスタのゲート遅延、コンパレータＣＭＰに起因した遅延等の総和時間である。特に、コンパレータＣＭＰに起因した遅延は、その出力容量Ｃｏｕｔや相互コンダクタンスｇｍなどから決定される。従って、それらを適切に設計することによって、遅延時間Ｄｃｍｐが最適化される。 The delay time Dcmp is the total time of wiring delay, gate delay of the MOS transistors forming the switches SWA and SWB, delay caused by the comparator CMP, and the like. In particular, the delay caused by the comparator CMP is determined from its output capacitance C out and mutual conductance g m . Therefore, by designing them properly, the delay time D cmp is optimized.
以上のように構成されたニューロン素子１０Ａでは、外部から信号が入力されると、次のように動作する。
The
図４は、ニューロン素子１０Ａ内の各信号の時間変化を示すタイミングチャートである。なお、初期状態において、図３に示すキャパシタＣＡ、ＣＢに蓄積されている電荷はゼロである。よって、キャパシタＣＡの測定電圧ｖＡは０である。そして、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っていることから、スイッチＳＷＡ、ＳＷＢは、共にＳＷ２に切り替わっている。
FIG. 4 is a timing chart showing temporal changes of each signal in the
図４では、時刻ｔ＝０において、入力端子ＩＮに定電流ｉ＝Ｉが入力される。なお、実際には、入力端子ＩＮに入力される電流は一定ではない。 In FIG. 4, at time t=0, a constant current i=I is input to the input terminal IN. Note that the current input to the input terminal IN is not constant in practice.
ところで、ニューロン素子１０Ａの正常動作条件とは、最も厳しい状態、具体的には、許容される最大瞬間入力電流Ｉｍａｘが定電流として連続して入力される状態であっても、ニューロン素子１０Ａが正常に動作する条件をいう。ニューロン素子１０Ａは、この正常動作条件を満たす限り、Ｉｍａｘを超えない任意に変化する電流が入力される場合であっても正常に動作することが保証される。なお、正常動作条件の詳細については後述する。
By the way, the normal operating condition of the
入力端子ＩＮに定電流ｉ＝Ｉが入力されると、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが次第に上昇する。 When a constant current i=I is input to the input terminal IN, charges are accumulated in the capacitor CA , and the measured voltage vA of the capacitor CA gradually rises.
時刻ｔ＝ＴｔＳ１において、測定電圧ｖＡが閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰは、選択信号ＳＷ１をスイッチＳＷＡ、ＳＷＢに供給する。その結果、スイッチＳＷＡ、ＳＷＢは、ＳＷ２からＳＷ１への切り替え動作を開始する。 At time t= TtS1 , when the measured voltage vA exceeds the threshold voltage Vth , the comparator CMP supplies the selection signal SW1 to the switches SWA and SWB. As a result, the switches SWA and SWB start switching from SW2 to SW1.
但し、先述したように、スイッチＳＷＡ、ＳＷＢのＳＷ２からＳＷ１への切り替えは直ちには実行されない。ＳＷ２からＳＷ１へ切り替わる時刻ｔは、時刻ｔ＝ＴｔＳ１から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ１である。 However, as described above, the switching of the switches SWA and SWB from SW2 to SW1 is not immediately executed. The time t at which SW2 is switched to SW1 is time t=T S1 after a delay time D cmp has passed from time t=T tS1 .
すなわち時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１においては、キャパシタＣＡには引き続き電荷が蓄積される。その結果、測定電圧ｖＡは閾値電圧Ｖｔｈを超えてもそのまま上昇し、時刻ｔ＝ＴＳ１直前にピーク電圧Ｖｐｋに到達する。 That is, from time t= TtS1 to time t= TS1 , capacitor CA continues to accumulate charge. As a result, the measured voltage v A continues to rise even after exceeding the threshold voltage V th and reaches the peak voltage V pk just before time t=T S1 .
時刻ｔ＝ＴＳ１において、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１へ切り替わると、キャパシタＣＡとキャパシタＣＢが並列に接続され、キャパシタＣＡに蓄積されていた電荷がキャパシタＣＢに流れ込む。このため、キャパシタＣＡの測定電圧ｖＡは、指数関数的に低下する。また、キャパシタＣＢで発生する電圧ｖＢは、指数関数的に上昇する。 At time t= TS1 , when the switches SWA and SWB are switched from SW2 to SW1, the capacitors CA and CB are connected in parallel, and the charge accumulated in the capacitor CA flows into the capacitor CB . Thus, the measured voltage v A across capacitor C A drops exponentially. Also, the voltage vB generated at the capacitor CB rises exponentially.
但し、キャパシタＣＡ、ＣＢ間の寄生抵抗ｒが十分小さく、キャパシタＣＡ、ＣＢ間の時定数τ１は遅延時間Ｄｃｍｐと比較して無視できるものとする。この結果、時刻ｔ＝ＴＳ１を超えた瞬間、キャパシタＣＡに蓄積された電荷の一部がキャパシタＣＢに流れ込み、キャパシタＣＡ、ＣＢのそれぞれで発生する電圧ｖＡ、ｖＢは等しくＶｓｈになる。 However, it is assumed that the parasitic resistance r between the capacitors C A and C B is sufficiently small and the time constant τ 1 between the capacitors C A and C B can be ignored compared with the delay time D cmp . As a result, at the moment when time t=T S1 is exceeded, part of the charge accumulated in capacitor C A flows into capacitor C B , and voltages v A and v B generated in capacitors C A and C B are equal. becomes Vsh .
またこの時、測定電圧ｖＡ（＝ｖＢ＝Ｖｓｈ）は閾値電圧Ｖｔｈを下回るため、コンパレータＣＭＰが選択信号ＳＷ２をスイッチＳＷＡ、ＳＷＢに供給し、スイッチＳＷＡ、ＳＷＢがＳＷ１からＳＷ２への切り替え動作を開始する。この時の時刻をｔ＝ＴｔＳ２とする。 At this time, since the measured voltage v A (=v B =V sh ) is lower than the threshold voltage V th , the comparator CMP supplies the selection signal SW2 to the switches SWA and SWB, and the switches SWA and SWB switch from SW1 to SW2. Start switching operation. Let the time at this time be t=T tS2 .
但し、先述したように、測定電圧ｖＡ（＝ｖＢ＝Ｖｓｈ）が閾値電圧Ｖｔｈより低下しても、スイッチＳＷＡ、ＳＷＢのＳＷ１からＳＷ２への切り替えは直ちには実行されない。ＳＷ１からＳＷ２へ切り替わる時刻ｔは、時刻ｔ＝ＴｔＳ２から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ２である。 However, as described above, even if the measured voltage v A (=v B =V sh ) drops below the threshold voltage V th , the switches SWA and SWB are not immediately switched from SW1 to SW2. The time t at which SW1 is switched to SW2 is time t= TS2 after a delay time Dcmp has passed from time t= TtS2 .
すなわち時刻ｔ＝ＴｔＳ２から時刻ｔ＝ＴＳ２においては、キャパシタＣＡ、ＣＢの両方には引き続き電荷が蓄積される。その結果、測定電圧ｖＡ（＝ｖＢ）はそのまま上昇し、時刻ｔ＝ＴＳ２の直前に電圧Ｖｂｋに到達する。 That is, from time t=T tS2 to time t=T S2 , both capacitors C A and C B continue to accumulate charge. As a result, the measured voltage v A (=v B ) continues to rise and reaches the voltage V bk just before time t=T S2 .
なお、この時の測定電圧ｖＡの上昇速度（傾き）はＩ／（ＣＡ＋ＣＢ）であり、時刻ｔ＝０から時刻ｔ＝ＴｔＳ１までの測定電圧ｖＡの上昇速度（＝Ｉ／ＣＡ）よりは小さい。その理由は、入力定電流ｉ＝Ｉによって流れ込む電荷が、並列接続されたキャパシタＣＡ、ＣＢの両方に蓄積されるためである。 Note that the rate of increase ( slope) of the measured voltage v A at this time is I/(C A +C B ), and the rate of increase (=I/ C A ). The reason is that the electric charge that flows due to the input constant current i=I is accumulated in both the parallel-connected capacitors C A and C B .
スイッチＳＷＡ、ＳＷＢがＳＷ１からＳＷ２への切り替わると、キャパシタＣＢは負荷抵抗Ｒと並列に接続される。その結果、キャパシタＣＢに蓄積された電荷は、負荷抵抗Ｒを通じて排出され、キャパシタＣＢで発生する電圧ｖＢは、時定数τ２（＝Ｒ・ＣＢ）を持つ指数関数に従って急激に低下する。この電圧ｖＢが、出力端子ＯＵＴを介して、パルス信号として外部負荷に供給される。 Capacitor CB is connected in parallel with load resistor R when switches SWA, SWB are switched from SW1 to SW2. As a result, the charge accumulated in the capacitor C B is discharged through the load resistor R, and the voltage v B generated at the capacitor C B sharply decreases according to an exponential function with a time constant τ 2 (=R·C B ). do. This voltage vB is supplied to the external load as a pulse signal via the output terminal OUT.
他方、キャパシタＣＡは、キャパシタＣＢから分離される。その結果、キャパシタＣＡには入力定電流ｉ＝Ｉによる電荷が流れ込み、キャパシタＣＡの測定電圧ｖＡは上昇する。この時の測定電圧ｖＡの上昇速度は、時刻ｔ＝０から時刻ｔ＝ＴｔＳ１までの測定電圧ｖＡの上昇速度（＝Ｉ／ＣＡ）と同じである。 On the other hand, capacitor CA is isolated from capacitor CB . As a result, the charge due to the input constant current i=I flows into the capacitor CA , and the measured voltage vA of the capacitor CA rises. The rising speed of the measured voltage v A at this time is the same as the rising speed (=I/C A ) of the measured voltage v A from time t=0 to time t= TtS1 .
２回目の時刻ｔ＝ＴｔＳ１において、測定電圧ｖＡは再び閾値電圧Ｖｔｈを超えて、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１への切り替え動作を開始する。そして、２回目の時刻ｔ＝ＴｔＳ１から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ１において、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１へ切り替わる。その結果、キャパシタＣＡに蓄積された電荷が、キャパシタＣＢに流れ込む。 At the second time t=T tS1 , the measured voltage vA exceeds the threshold voltage Vth again, and the switches SWA and SWB start switching from SW2 to SW1. Then, at time t=T S1 after a delay time D cmp from the second time t=T tS1 , the switches SWA and SWB are switched from SW2 to SW1. As a result, the charge stored in capacitor CA flows into capacitor CB .
以上のように、第１実施形態のニューロン素子１０Ａは、定電流ｉ＝Ｉが入力端子ＩＮに入力された場合、ピーク電圧がＶｂｋ、周期が２・Ｄｃｍｐ＋（ＴｔＳ１－ＴＳ２）であるパルス電圧を出力端子ＯＵＴから出力する。
As described above, in the
つぎに、時刻ｔ＝０において定電流ｉ＝Ｉが入力端子ＩＮに入力される場合の、ニューロン素子１０Ａの２つの正常動作条件について説明する。
Next, two normal operating conditions of the
第１の正常動作条件は、時刻ｔ＝ＴＳ１での測定電圧ｖＡ（＝Ｖｐｋ）が電源電圧ＶＤＤを超えないことである。すなわち第１の正常動作条件は、式（１）で与えられる。 The first normal operating condition is that the measured voltage v A (=V pk ) at time t=T S1 does not exceed the supply voltage V DD . That is, the first normal operating condition is given by equation (1).
ＶＤＤ＞Ｖｐｋ＝ Ｖｔｈ＋（Ｉ・Ｄｃｍｐ）／ＣＡ …（１） V DD >V pk =V th +(I·D cmp )/C A (1)
ここで右側の等式の第２項は、時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１までの間に、キャパシタＣＡに流れ込んだ電荷によって、測定電圧ｖＡが上昇した分を表す。 where the second term in the equation on the right represents the increase in the measured voltage vA due to charge flowing into capacitor CA between time t= TtS1 and time t= TS1 .
第２の正常動作条件については、遅延時間Ｄｃｍｐが十分長くなった場合を考える。このとき、キャパシタＣＡのピーク電圧Ｖｐｋが電源電圧ＶＤＤを超えないように、閾値電圧Ｖｔｈを大きく下げたとする。 For the second normal operating condition, consider the case where the delay time D cmp is sufficiently long. At this time, suppose that the threshold voltage Vth is greatly lowered so that the peak voltage Vpk of the capacitor CA does not exceed the power supply voltage VDD .
しかし、その結果、スイッチＳＷＡ、ＳＷＢがＳＷ１に切り替わっている状態、すなわちキャパシタＣＡとキャパシタＣＢが並列接続された状態で、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超える状況が起こり得る。 However, as a result, the measured voltage v A (=v B ) exceeds the threshold voltage V th in the state where the switches SWA and SWB are switched to SW1, that is, in the state where the capacitors C A and C B are connected in parallel. can happen.
図５は、遅延時間Ｄｃｍｐが長くなった場合のニューロン素子１０Ａ内の各信号の時間変化を示すタイミングチャートである。
FIG. 5 is a timing chart showing temporal changes of each signal in the
図５では、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超えても、キャパシタＣＡとキャパシタＣＢの並列接続が保持されている状況が示されている。その後、時刻ｔ＝ＴＳ２において、キャパシタＣＡとキャパシタＣＢが分離される。この直前の測定電圧ｖＡ（＝ｖＢ）の値はＶｂｋである。 FIG. 5 shows a situation in which the parallel connection of the capacitors C A and C B is maintained even when the measured voltage v A (=v B ) exceeds the threshold voltage V th . Then, at time t=T S2 , capacitors C A and C B are separated. The value of the measured voltage v A (=v B ) immediately before this is V bk .
一方、コンパレータＣＭＰは、キャパシタＣＡとキャパシタＣＢの並列接続が保持された状況であっても、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超えた段階（時刻ｔ＝ＴｔＳ１）で、選択信号ＳＷ１を出力する。その後、時刻ｔ＝ＴＳ１において、スイッチＳＷＡ、ＳＷＢは、ＳＷ１に切り替わる。 On the other hand, even when the parallel connection of the capacitors CA and CB is maintained, the comparator CMP detects when the measured voltage vA (= vB ) exceeds the threshold voltage Vth (time t= TtS1 ) to output the selection signal SW1. After that, at time t= TS1 , the switches SWA and SWB are switched to SW1.
これより、スイッチＳＷＡ、ＳＷＢによるＳＷ１からＳＷ２への切り替えと、ＳＷ２からＳＷ１への切り替えとの各々において、ＳＷ切り替え動作の開始から実際にＳＷの切り替えが有効になるまでの期間がオーバーラップする。具体的には、図５において、時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１までの期間と、時刻ｔ＝ＴｔＳ２から時刻ｔ＝ＴＳ２までの期間において、時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ２までの期間が、オーバーラップする。 Thus, in each of the switching from SW1 to SW2 and the switching from SW2 to SW1 by the switches SWA and SWB, the period from the start of the SW switching operation until the actual switching of SW becomes effective overlaps. Specifically, in FIG. 5, in the period from time t= TtS1 to time t= TS1 and the period from time t= TtS2 to time t= TS2 , from time t= TtS1 to time t= The period up to TS2 overlaps.
その結果、スイッチＳＷＡ、ＳＷＢが実際にＳＷ２に切り替わっている期間が短くなる。そして、キャパシタＣＢの放電時間が短くなるため、電荷が十分に排出されなくなり、キャパシタＣＢに残留電荷が存在することになる。 As a result, the period during which the switches SWA and SWB are actually switched to SW2 is shortened. Since the discharge time of the capacitor CB is shortened, the charge is not sufficiently discharged, and residual charge remains in the capacitor CB .
その後、スイッチＳＷＡ、ＳＷＢが実際にＳＷ１に切り替わってキャパシタＣＡとキャパシタＣＢが並列に接続された時、当該残留電荷は両者で共有されることになり、キャパシタＣＡ、ＣＢで発生する電圧Ｖｓｈは、その残留電荷の分だけ底上げされる。 After that, when the switches SWA and SWB are actually switched to SW1 and the capacitors C A and C B are connected in parallel, the residual charges are shared by both, and are generated in the capacitors C A and C B. The voltage Vsh is raised by its residual charge.
その結果、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超える時刻ｔ＝ＴｔＳ１は前倒しになる（早くなる）。しかし、時刻ｔ＝ＴＳ２は変わらない。その理由は、時刻ｔ＝ＴＳ２が、スイッチＳＷＡ、ＳＷＢがＳＷ２からＳＷ１へ切り替わって測定電圧ｖＡが急激に低下し、測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時刻であるｔ＝ＴｔＳ２によって決定されるからである。 As a result, the time t=T tS1 at which the measured voltage v A (=v B ) exceeds the threshold voltage V th is brought forward (earlier). However, the time t= TS2 remains unchanged. The reason for this is that at time t=T S2 , the switches SWA and SWB are switched from SW2 to SW1, the measured voltage vA drops sharply, and the measured voltage vA drops below the threshold voltage Vth . This is because it is determined by tS2 .
これより、上述のオーバーラップの期間が更に長くなり、スイッチＳＷＡ、ＳＷＢが実際にＳＷ２に切り替わっている期間が更に短くなる。このようにして、キャパシタＣＢ内の残留電荷は次第に増加し、最終的には、キャパシタＣＡとキャパシタＣＢが並列に接続されても両者で発生する電圧Ｖｓｈが閾値電圧Ｖｔｈを下回らなくなり、ニューロン素子１０Ａが正常に動作しなくなる。
As a result, the above-described overlapping period is further lengthened, and the period during which the switches SWA and SWB are actually switched to SW2 is further shortened. In this way, the residual charge in the capacitor CB gradually increases, and finally, even if the capacitors CA and CB are connected in parallel, the voltage Vsh generated between them will fall below the threshold voltage Vth . disappears, and the
すなわち、第２の正常動作条件は、スイッチＳＷＡ、ＳＷＢが実際にＳＷ２に切り替わっている間に、キャパシタＣＢに蓄積されていた電荷が完全に排出されることである。 That is, the second normal operating condition is that the charge accumulated in the capacitor CB is completely discharged while the switches SWA and SWB are actually switched to SW2.
いま、ｋ回目にスイッチＳＷＡ、ＳＷＢがＳＷ１からＳＷ２に切り替わり、キャパシタＣＡとキャパシタＣＢの並列接続が分離される直前にキャパシタＣＡ、ＣＢで発生していた電圧をＶｂｋ（ｋ）とすると、この条件は式（２）の通りである。 Now, the voltage generated in the capacitors CA and CB immediately before the switches SWA and SWB are switched from SW1 to SW2 for the k-th time and the parallel connection of the capacitors CA and CB is separated is V bk (k). Then, this condition is expressed by the formula (2).
Ｄｃｍｐ－（（ＣＡ＋ＣＢ）・（Ｖｂｋ（ｋ）－Ｖｔｈ））／Ｉ＞τ２…（２） D cmp −((C A +C B )·(V bk (k)−V th ))/I>τ 2 (2)
ここで左辺第２項は、測定電圧ｖＡ（＝ｖＢ）が閾値電圧Ｖｔｈを超えてから電圧Ｖｂｋ（ｋ）に至るまでの時間、すなわち、図５で示した時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ２までの期間に相当する。またτ２は、先述したようにキャパシタＣＢ及び負荷抵抗Ｒで構成された放電回路の時定数であって、式（３）で表される。 Here, the second term on the left side is the time from when the measured voltage v A (=v B ) exceeds the threshold voltage V th to the voltage V bk (k), that is, the time t=T tS1 shown in FIG. to time t= TS2 . Also, τ2 is the time constant of the discharge circuit composed of the capacitor CB and the load resistor R as described above, and is expressed by Equation (3).
τ２＝Ｒ・ＣＢ…（３） τ 2 =R· CB (3)
ところで電圧Ｖｂｋ（ｋ）は、図５で示した１回目の電圧Ｖｂｋ（１）を最大値とし、回数が進むごとに振動しつつ所定の値に収束していく。他方、測定電圧ｖＡ（＝ｖＢ）＝Ｖｂｋ（１）の時点において蓄積された電荷の総量は、最初のｔ＝ＴｔＳ１の時点でＣＡに蓄積された電荷ＣＡ・Ｖｔｈと、その後の２・Ｄｃｍｐの間に流れ込んだ電荷２・Ｉ・Ｄｃｍｐとの和である。よって、Ｖｂｋ（ｋ）とＶｂｋ（１）の関係は式（４）で表される。
By the way, the voltage V bk (k) has a maximum value of the first voltage V bk (1) shown in FIG. 5, and converges to a predetermined value while oscillating as the number of times increases. On the other hand, the total amount of charge accumulated at the time when the measured voltage v A (=v B )=V bk (1) is equal to the charge C A ·V th accumulated in C A at the first time t=T tS1 . , and the
Ｖｂｋ（ｋ）≦Ｖｂｋ（１）＝（ＣＡ・Ｖｔｈ＋２・Ｉ・Ｄｃｍｐ）／（ＣＡ＋ＣＢ）…（４） V bk (k)≦V bk (1)=(C A ·V th +2·I·D cmp )/(C A +C B ) (4)
一方、式（２）において左辺が最小になるのは、Ｖｂｋ（ｋ）が最大値すなわちＶｂｋ（１）となる時である。これより式（２）においてＶｂｋ（ｋ）をＶｂｋ（１）とし、式（３）及び式（４）を式（２）式に代入して整理すると、式（５）が得られる。 On the other hand, the left side of equation (2) is minimized when V bk (k) is at its maximum value, that is, V bk (1). From this, when V bk (k) is set to V bk (1) in Equation (2), and Equations (3) and (4) are substituted into Equation (2) and rearranged, Equation (5) is obtained.
（ＣＢ・Ｖｔｈ）／Ｉ－Ｄｃｍｐ＞Ｒ・ＣＢ…（５） (C B ·V th )/ID cmp >R·C B (5)
いま、想定される最大瞬間入力電流をＩｍａｘとした場合、入力定電流ＩをＩｍａｘとすることで、ここでの議論はＩｍａｘなる定電流が連続して入力されるという最も厳しい状態での解析となり、式（１）及び式（５）は、ニューロン素子１０Ａを安定動作させるための素子パラメータ間の正常動作条件を与えることになる。そこで、Ｉ＝Ｉｍａｘとして式（１）及び式（５）をＶｔｈについて整理すると、式（６）となる。
Now, assuming that the assumed maximum instantaneous input current is Imax , the input constant current I is Imax . Equations (1) and (5) provide normal operating conditions among the device parameters for stably operating the
Ｉｍａｘ・（Ｒ＋Ｄｃｍｐ／ＣＢ）＜Ｖｔｈ
＜ＶＤＤ－（Ｉｍａｘ・Ｄｃｍｐ）／ＣＡ…（６）
I max (R+D cmp /C B )<V th
<V DD −(I max ·D cmp )/C A (6)
式（６）より、閾値電圧Ｖｔｈの許容設定範囲が得られる。さらに式（６）の最左辺及び最右辺に着目すれば、遅延時間Ｄｃｍｐが満たすべき制約条件は、式（７）となる。 The allowable setting range of the threshold voltage Vth is obtained from the equation (6). Furthermore, focusing on the leftmost and rightmost sides of Equation (6), the constraint condition that the delay time D cmp should satisfy is Equation (7).
Ｄｃｍｐ＜（ＣＡ・ＣＢ）／（ＣＡ＋ＣＢ）（ＶＤＤ／Ｉｍａｘ－Ｒ）…（７） Dcmp <(C A ·C B )/(C A +C B )(V DD /I max −R) (7)
すなわち式（６）及び式（７）が、想定される最大瞬間入力電流をＩｍａｘとした場合に、ニューロン素子１０Ａを正常に動作させるために、遅延時間Ｄｃｍｐ及び閾値電圧Ｖｔｈが満たすべき正常動作条件となる。
In other words, when formulas (6) and (7) assume that the assumed maximum instantaneous input current is I max , the delay time D cmp and the threshold voltage V th must be satisfied in order for the
［第２実施形態］
つぎに、第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
[Second embodiment]
Next, a second embodiment will be described. In addition, the same code|symbol is attached|subjected to the part same as 1st Embodiment, and the overlapping description is abbreviate|omitted.
図６は、第２実施形態に係るニューロン素子１０Ｂの構成例を示す回路図である。ニューロン素子１０Ｂは、図１に示したニューロン素子１０の一構成例である。
FIG. 6 is a circuit diagram showing a configuration example of a
ニューロン素子１０Ｂは、キャパシタＣＡ、コンパレータＣＭＰ、パルス信号生成部ＰＧ、電圧制御電流源ＶＣＣＳを備えている。キャパシタＣＡの一方の端子は入力端子ＩＮに接続され、その他方の端子は接地されている。
The
コンパレータＣＭＰは、キャパシタＣＡに蓄積された電荷蓄積量を、入力端子ＩＮの電圧（＝キャパシタＣＡで発生する電圧）として測定し、測定した電圧（測定電圧ｖＡ）が所定の閾値電圧Ｖｔｈを超えたか否かを判定する。コンパレータＣＭＰは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えている場合はハイレベルの信号（Ｈ信号）をパルス信号生成部ＰＧに供給し、測定電圧ｖＡが閾値電圧Ｖｔｈを超えていない場合はローレベルの信号（Ｌ信号）をパルス信号生成部ＰＧに供給する。 The comparator CMP measures the amount of charge accumulated in the capacitor CA as the voltage of the input terminal IN (=voltage generated in the capacitor CA ), and the measured voltage (measured voltage v A ) reaches the predetermined threshold voltage V It is determined whether or not th has been exceeded. The comparator CMP supplies a high-level signal (H signal) to the pulse signal generator PG when the measured voltage vA exceeds the threshold voltage Vth , and the measured voltage vA does not exceed the threshold voltage Vth . In this case, a low level signal (L signal) is supplied to the pulse signal generator PG.
パルス信号生成部ＰＧは、コンパレータＣＭＰからＨ信号が供給された場合に、デューティ比α（０＜α＜１）の矩形波であるパルス信号を生成する。また、パルス信号生成部ＰＧは、コンパレータＣＭＰからＬ信号が供給された場合は、パルス信号を生成しない。パルス信号生成部ＰＧで生成されたパルス信号は、出力端子ＯＵＴを介して外部に出力されると共に、電圧制御電流源ＶＣＣＳに供給される。 The pulse signal generator PG generates a pulse signal that is a rectangular wave with a duty ratio α (0<α<1) when the H signal is supplied from the comparator CMP. Further, the pulse signal generator PG does not generate a pulse signal when the L signal is supplied from the comparator CMP. The pulse signal generated by the pulse signal generator PG is output to the outside through the output terminal OUT and supplied to the voltage controlled current source VCCS.
電圧制御電流源ＶＣＣＳは、キャパシタＣＡと並列に接続されている。具体的には、電圧制御電流源ＶＣＣＳの電流入力端子は入力端子ＩＮに接続されており、その電流出力端子は接地されている。そして、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧで生成されたパルス信号に基づいて、電流入力端子から電流出力端子に流れる電流を制御する。 A voltage controlled current source VCCS is connected in parallel with capacitor CA. Specifically, the current input terminal of the voltage controlled current source VCCS is connected to the input terminal IN, and its current output terminal is grounded. The voltage controlled current source VCCS controls the current flowing from the current input terminal to the current output terminal based on the pulse signal generated by the pulse signal generator PG.
具体的には、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧで生成されたパルス信号のハイレベルに応答して強制的に定電流ｉＳ＝ＩＦを流し、そのパルス信号のローレベルに応答して電流を遮断する。 Specifically, the voltage-controlled current source VCCS forces a constant current i S = IF in response to the high level of the pulse signal generated by the pulse signal generator PG, and the low level of the pulse signal. Cut off the current in response.
電圧制御電流源ＶＣＣＳが強制的に定電流ｉＳ＝ＩＦを流し、その定電流ＩＦが入力端子ＩＮから流れ込む電流より大きい場合、入力端子ＩＮに接続されているキャパシタＣＡから電荷が排出され、キャパシタＣＡの測定電圧ｖＡが低下する。また、電圧制御電流源ＶＣＣＳが電流を遮断する場合、入力端子ＩＮからのすべての電流がキャパシタＣＡに流れ込み、キャパシタＣＡの測定電圧ｖＡが上昇する。 When the voltage controlled current source VCCS forces a constant current i S = IF , and the constant current I F is greater than the current flowing from the input terminal IN, the charge is drained from the capacitor CA connected to the input terminal IN. and the measured voltage v A on the capacitor C A drops. Also, when the voltage controlled current source VCCS cuts off current, all the current from the input terminal IN flows into the capacitor CA and the measured voltage vA on the capacitor CA rises.
なお、キャパシタＣＡの他方の端子及び電圧制御電流源ＶＣＣＳの電流出力端子は、等電位であればよく、本実施形態のように接地される場合に限定されるものではない。 The other terminal of the capacitor CA and the current output terminal of the voltage controlled current source VCCS need only be at the same potential, and are not limited to being grounded as in this embodiment.
ところで、パルス信号生成部ＰＧは、増加中の測定電圧ｖＡが閾値電圧Ｖｔｈを超えた時、又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時に、直ちに、パルス信号の生成動作を開始、または停止するものではない。すなわち、増加中又は減少中の測定電圧ｖＡが閾値電圧Ｖｔｈを過ぎた又は下回った時から、実際にパルス信号生成部ＰＧの動作が開始あるいは停止する時まで、所定の遅延時間Ｄｃｍｐがある。 By the way, the pulse signal generator PG immediately generates a pulse signal when the increasing measured voltage v A exceeds the threshold voltage V th or when the decreasing measured voltage v A falls below the threshold voltage V th . It does not start or stop working. That is, a predetermined delay time Dcmp is required from when the increasing or decreasing measured voltage vA exceeds or falls below the threshold voltage Vth to when the operation of the pulse signal generator PG actually starts or stops. be.
よって、測定電圧ｖＡは、閾値電圧Ｖｔｈを超えた時から遅延時間Ｄｃｍｐを経過するまでは上昇し続け、遅延時間Ｄｃｍｐ経過後にパルス信号生成部ＰＧの動作が開始し、それに連動して電圧制御電流源ＶＣＣＳがキャパシタＣＡから電荷を排出すると、低下する。 Therefore, the measured voltage v A continues to rise from when it exceeds the threshold voltage V th until the delay time D cmp elapses. decreases when voltage controlled current source VCCS drains charge from capacitor CA.
キャパシタＣＡの測定電圧ｖＡが下降しながら閾値電圧Ｖｔｈを下回った場合も同様である。すなわち、測定電圧ｖＡは、閾値電圧Ｖｔｈを下回った時から遅延時間Ｄｃｍｐを経過するまでは下降し続け、遅延時間Ｄｃｍｐ経過後にパルス信号生成部ＰＧの動作が停止し、それに連動して電圧制御電流源ＶＣＣＳがキャパシタＣＡからの電荷の排出を停止すると、上昇する。 The same is true when the measured voltage v A of the capacitor C A drops below the threshold voltage V th . That is, the measured voltage v A continues to fall from when it falls below the threshold voltage V th until the delay time D cmp elapses. rises when voltage controlled current source VCCS stops draining charge from capacitor CA.
遅延時間Ｄｃｍｐは、配線遅延、パルス信号生成部ＰＧの動作遅延、コンパレータＣＭＰに起因した遅延等の総和時間である。特に、コンパレータＣＭＰに起因した遅延は、その出力容量Ｃｏｕｔや相互コンダクタンスｇｍなどから決定される。従って、それらを適切に設計することによって、遅延時間Ｄｃｍｐが最適化される。 The delay time Dcmp is the total time of wiring delay, operation delay of the pulse signal generator PG, delay caused by the comparator CMP, and the like. In particular, the delay caused by the comparator CMP is determined from its output capacitance C out and mutual conductance g m . Therefore, by designing them properly, the delay time D cmp is optimized.
以上のように構成されたニューロン素子１０Ｂでは、外部から信号が入力されると、次のように動作する。
The
図７は、ニューロン素子１０Ｂ内の各信号の時間変化を示すタイミングチャートである。なお、初期状態において、図６に示すキャパシタＣＡに蓄積されている電荷はゼロである。よって、キャパシタＣＡの測定電圧ｖＡは０である。そして、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っていることから、コンパレータＣＭＰはＬ信号を出力し、パルス信号生成部ＰＧの動作は停止している。
FIG. 7 is a timing chart showing temporal changes of each signal in the
図７では、時刻ｔ＝０において、入力端子ＩＮに定電流ｉ＝Ｉが入力される。なお、実際には、入力端子ＩＮに入力される電流は一定ではない。また、本実施形態のニューロン素子１０Ｂの正常動作条件の詳細については後述する。
In FIG. 7, at time t=0, a constant current i=I is input to the input terminal IN. Note that the current input to the input terminal IN is not constant in practice. Further, the details of the normal operating conditions of the
入力端子ＩＮに定電流ｉ＝Ｉが入力されると、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが次第に上昇する。 When a constant current i=I is input to the input terminal IN, charges are accumulated in the capacitor CA , and the measured voltage vA of the capacitor CA gradually rises.
時刻ｔ＝ＴｔＯｎにおいて、測定電圧ｖＡが閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰの出力信号がＬ信号からＨ信号に切り替わる。その結果、パルス信号生成部ＰＧは、パルス信号の生成動作を開始する。そして電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧからパルス信号が供給されると、そのハイレベルに応答して強制的に定電流ｉＳ＝ＩＦを流す（後述の時刻ｔ＝ＴＯｎを参照）。この結果、キャパシタＣＡから電荷が排出され、測定電圧ｖＡが低下する。 When the measured voltage vA exceeds the threshold voltage Vth at time t= TtOn , the output signal of the comparator CMP switches from the L signal to the H signal. As a result, the pulse signal generator PG starts the pulse signal generation operation. Then, when the pulse signal is supplied from the pulse signal generator PG, the voltage controlled current source VCCS forcibly flows a constant current i S =I F in response to the high level of the pulse signal (time t=T On , which will be described later). reference). As a result, the charge is drained from the capacitor C A and the measured voltage v A drops.
但し、先述したように、パルス信号生成部ＰＧは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えても直ちには動作しない。パルス信号生成部ＰＧがパルス信号の生成動作を開始する時刻ｔは、時刻ｔ＝ＴｔＯｎから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｎである。 However, as described above, the pulse signal generator PG does not operate immediately even if the measured voltage vA exceeds the threshold voltage Vth . The time t at which the pulse signal generator PG starts the pulse signal generation operation is the time t=T On after the delay time D cmp has passed from the time t=T tOn .
すなわち時刻ｔ＝ＴｔＯｎから時刻ｔ＝ＴＯｎにおいては、キャパシタＣＡには引き続き電荷が蓄積される。その結果、測定電圧ｖＡは閾値電圧Ｖｔｈを超えてもそのまま上昇し、時刻ｔ＝ＴＯｎ直前にピーク電圧Ｖｐｋに到達する。 That is, from the time t= TtOn to the time t= TOn , charges continue to be accumulated in the capacitor CA. As a result, the measured voltage v A continues to rise even after exceeding the threshold voltage V th and reaches the peak voltage V pk just before the time t=T On .
時刻ｔ＝ＴＯｎにおいて、パルス信号生成部ＰＧがパルス信号生成動作を開始すると、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧから供給されたパルス信号のハイレベルに応答して強制的に定電流ｉＳ＝ＩＦを流す。この結果、キャパシタＣＡから電荷が排出され、測定電圧ｖＡが低下する。 At time t=T On , when the pulse signal generator PG starts the pulse signal generation operation, the voltage controlled current source VCCS is forcibly stopped in response to the high level of the pulse signal supplied from the pulse signal generator PG. A current i S =I F is passed. As a result, the charge is drained from the capacitor C A and the measured voltage v A drops.
また、電圧制御電流源ＶＣＣＳは、当該パルス信号のローレベルに応答して電流を遮断する。このとき、キャパシタＣＡに電荷が蓄積され、測定電圧ｖＡは再び上昇する。なお、この時の測定電圧ｖＡの上昇速度（傾き）は、時刻ｔ＝０から時刻ｔ＝ＴｔＯｎまでの測定電圧ｖＡの上昇速度（＝Ｉ／ＣＡ）と同じである。 Also, the voltage controlled current source VCCS cuts off the current in response to the low level of the pulse signal. At this time, a charge is stored in the capacitor C A and the measured voltage v A rises again. The rate of increase (slope) of the measured voltage v A at this time is the same as the rate of increase (=I/C A ) of the measured voltage v A from time t=0 to time t=T tOn .
この結果、パルス信号生成部ＰＧによるパルス信号の生成期間では、測定電圧ｖＡは、低下と上昇を周期的に繰り返しながら、平均的には低下する。 As a result, during the pulse signal generation period of the pulse signal generator PG, the measured voltage vA decreases on average while periodically repeating a decrease and an increase.
時刻ｔ＝ＴｔＯｆｆにおいて、測定電圧ｖＡは、閾値電圧Ｖｔｈを下回る。このとき、コンパレータＣＭＰから出力されパルス信号生成部ＰＧに提供される信号がＨ信号からＬ信号に切り替わる。そして、パルス信号生成部ＰＧはパルス信号の生成動作を停止する。この結果、電圧制御電流源ＶＣＣＳは、電流を遮断する。 At time t=T tOff , the measured voltage v A is below the threshold voltage V th . At this time, the signal output from the comparator CMP and provided to the pulse signal generator PG switches from the H signal to the L signal. Then, the pulse signal generator PG stops the operation of generating the pulse signal. As a result, the voltage controlled current source VCCS cuts off the current.
但し、先述したように、パルス信号生成部ＰＧは、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っても直ちには停止しない。パルス信号生成部ＰＧがパルス信号生成動作を停止する時刻ｔは、時刻ｔ＝ＴｔＯｆｆから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｆｆである。すなわち時刻ｔ＝ＴｔＯｆｆから時刻ｔ＝ＴＯｆｆにおいては、キャパシタＣＡからは引き続き電荷が排出される。その結果、測定電圧ｖＡは、閾値電圧Ｖｔｈを下回ってもそのまま下降する。 However, as described above, the pulse signal generator PG does not immediately stop even if the measured voltage v A falls below the threshold voltage V th . The time t at which the pulse signal generation unit PG stops the pulse signal generation operation is the time t=T Off after the delay time D cmp has passed from the time t=T tOff . That is, from the time t= TtOff to the time t= TOff , the charge is continuously discharged from the capacitor CA. As a result, the measured voltage v A continues to drop even if it falls below the threshold voltage V th .
なお、パルス信号生成部ＰＧは、その特性上、パルス信号の生成動作中にコンパレータＣＭＰからＬ信号が供給されても、その生成動作を直ちには中断せずに、１周期分の完全なパルス信号を生成した後に停止する。 Due to its characteristics, the pulse signal generation unit PG does not immediately interrupt the generation operation even if the L signal is supplied from the comparator CMP during the pulse signal generation operation, and generates a complete pulse signal for one cycle. Stop after generating the .
時刻ｔ＝ＴＯｆｆにおいて、パルス信号生成部ＰＧの動作が停止し、電圧制御電流源ＶＣＣＳが停止して電流を遮断する。すると、入力端子ＩＮからの定電流ｉ＝ＩでキャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが再び上昇する。 At time t=T Off , the operation of the pulse signal generator PG stops, and the voltage controlled current source VCCS stops to cut off the current. Then, the constant current i=I from the input terminal IN causes charge to be accumulated in the capacitor CA , and the measured voltage vA of the capacitor CA rises again.
その後、２度目の時刻ｔ＝ＴｔＯｎにおいて、測定電圧ｖＡは再び閾値電圧Ｖｔｈを超える。そして、２度目の時刻ｔ＝ＴｔＯｎから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｎにおいて、パルス信号生成部ＰＧ及び電圧制御電流源ＶＣＣＳが再び動作を開始する。そして、上述した動作が繰り返される。 After that, at the second time t=T tOn , the measured voltage v A exceeds the threshold voltage V th again. Then, at time t=T On after the delay time D cmp has elapsed from the second time t=T tOn , the pulse signal generator PG and the voltage controlled current source VCCS start operating again. Then, the operations described above are repeated.
以上のように、第２実施形態のニューロン素子１０Ｂは、定電流ｉ＝Ｉが入力端子ＩＮに入力された場合、所定の電圧を有し、周期がＤｐ、デューティ比がαの矩形波であるパルス信号を出力端子ＯＵＴから断続的に出力する。
As described above, when the constant current i=I is input to the input terminal IN, the
つぎに、ニューロン素子１０Ｂの２つの正常動作条件について説明する。
第１の正常動作条件では、時刻ｔ＝０において定電流ｉ＝Ｉが入力端子ＩＮに入力される場合を考える。ここでは、正常動作条件の導出のため、定電流ｉ＝Ｉの代わりに、最大瞬間入力電流ｉ＝Ｉｍａｘを用いる。
Next, two normal operating conditions of the
In the first normal operating condition, consider the case where constant current i=I is input to input terminal IN at time t=0. Here, instead of the constant current i=I, the maximum instantaneous input current i= Imax is used for the derivation of normal operating conditions.
先述したように、キャパシタＣＡの測定電圧ｖＡが平均的に低下し続けるためには、定電流ｉ＝ＩｍａｘによってキャパシタＣＡに流れ込む電荷の量よりも、電圧制御電流源ＶＣＣＳによってキャパシタＣＡから排出される電荷の量の方が多くなる必要がある。 As mentioned earlier, in order for the measured voltage v A of capacitor C A to continue to drop on average, the amount of charge flowing into capacitor C A due to the constant current i=I max is greater than the amount of charge flowing into capacitor C A due to voltage controlled current source VCCS. The amount of charge drained from A needs to be greater.
ここで、時刻ｔ＝ＴＯｎの直後に、パルス信号生成部ＰＧによって生成される１周期分のパルス信号について考える。 Here, consider one period of the pulse signal generated by the pulse signal generator PG immediately after the time t=T On .
当該パルス信号の１周期において、キャパシタＣＡに流れ込む電荷の総量は、パルス信号の１周期がＤｐであることから、Ｄｐ・Ｉｍａｘとなる。その１周期において、電圧制御電流源ＶＣＣＳによってキャパシタＣＡから排出される電荷の総量は、電圧制御電流源ＶＣＣＳの動作時間がα・Ｄｐとなることから、α・Ｄｐ・ＩＦとなる。そして後者が前者よりも大きいことから、第１の正常動作条件は式（８）となる。 In one cycle of the pulse signal, the total amount of charges flowing into the capacitor CA is Dp · Imax , since one cycle of the pulse signal is Dp . In one cycle, the total amount of charge discharged from the capacitor CA by the voltage controlled current source VCCS is α·D p · IF because the operation time of the voltage controlled current source VCCS is α·D p . . Since the latter is larger than the former, the first normal operating condition is given by equation (8).
ＩＦ＞１／α・Ｉｍａｘ…（８） I F >1/α·I max (8)
ところで、キャパシタＣＡに蓄積された電荷蓄積量がゼロになっても、電圧制御電流源ＶＣＣＳがキャパシタＣＡから電荷を強制的に排出しようとすると、正常に動作しないことが想定される。そこで第２の正常動作条件は、この正常に動作しない状態を回避するための条件である。 By the way, even if the amount of charge stored in the capacitor CA becomes zero, it is assumed that the voltage controlled current source VCCS will not operate normally if the charge is forcibly discharged from the capacitor CA. Therefore, the second normal operation condition is a condition for avoiding this state of malfunction.
図８は、正常に動作しない状態を引き起こす蓋然性が最も高い場合のニューロン素子１０Ｂ内の各信号の時間変化を示すタイミングチャートである。
FIG. 8 is a timing chart showing changes over time in each signal in the
図８では、時刻ｔ＝０において、入力端子ＩＮに定電流ｉ＝Ｉｍａｘが入力される。これより、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが速度Ｉｍａｘ／ＣＡで上昇する。 In FIG. 8, at time t=0, a constant current i= Imax is input to the input terminal IN. This causes the capacitor C A to accumulate charge and the measured voltage v A across the capacitor C A to rise at a rate I max /C A .
時刻ｔ＝ＴｔＯｎにおいて、測定電圧ｖＡが閾値電圧Ｖｔｈを超えた直後に、定電流ｉ＝Ｉｍａｘが停止したとする。その結果、キャパシタＣＡの電荷蓄積量は一定の状態を維持する。その後、パルス信号生成部ＰＧがパルス信号生成動作を開始し、それに応答して電圧制御電流源ＶＣＣＳが定電流ｉＳ＝ＩＦを流すと、キャパシタＣＡから電荷が強制的に排出される。 Suppose that the constant current i= Imax stops immediately after the measured voltage vA exceeds the threshold voltage Vth at time t=TtOn. As a result, the amount of charge stored in capacitor CA remains constant. After that, when the pulse signal generator PG starts the pulse signal generation operation and the voltage controlled current source VCCS flows the constant current i S =I F in response thereto, the charge is forcibly discharged from the capacitor C A .
但し、電圧制御電流源ＶＣＣＳが実際に動作を開始するのは、時刻ｔ＝ＴｔＯｎから遅延時間Ｄｃｍｐを経て時刻ｔ＝ＴＯｎになった時点であり、パルス信号生成部ＰＧがパルス信号生成動作を開始してからである。なお、時刻ｔ＝ＴＯｎの直前では、キャパシタＣＡには、ＣＡ・Ｖｔｈなる電荷が蓄積されている。 However, the voltage-controlled current source VCCS actually starts operating at time t= TOn after a delay time D cmp from time t= TtOn . After starting the operation. Incidentally, just before the time t=T On , a charge of C A ·V th is accumulated in the capacitor C A .
時刻ｔ＝ＴＯｎにおいて、電圧制御電流源ＶＣＣＳは、パルス信号生成部ＰＧから供給されたパルス信号のハイレベルに応答して定電流ｉＳ＝ＩＦを流す。その結果、１周期分のパルス信号において、キャパシタＣＡからは（α・Ｄｐ・ＩＦ）なる量の電荷が強制的に排出され、測定電圧ｖＡは（α・Ｄｐ・ＩＦ／ＣＡ）だけ低下する。また、電圧制御電流源ＶＣＣＳは、当該パルス信号のローレベルに応答して電流を遮断する。このとき、キャパシタＣＡから電荷は排出されず、測定電圧ｖＡは変化しない。 At time t=T On , the voltage controlled current source VCCS supplies a constant current i S = IF in response to the high level of the pulse signal supplied from the pulse signal generator PG. As a result, in one cycle of the pulse signal, the capacitor C A is forcibly discharged with an amount of charge (α·D p · IF ), and the measured voltage v A becomes (α·D p · IF / C A ). Also, the voltage controlled current source VCCS cuts off the current in response to the low level of the pulse signal. At this time, no charge is discharged from the capacitor CA and the measured voltage vA does not change.
このように、パルス信号がハイレベルの時は測定電圧ｖＡが低下し、パルス信号がローレベルの時は測定電圧ｖＡが低下せず一定のままである。よって、図８に示すように、時刻ｔ＝ＴＯｎ以降、測定電圧ｖＡは、周期的かつ断続的に低下する。 Thus, when the pulse signal is at high level, the measured voltage v_A drops, and when the pulse signal is at low level, the measured voltage v_A does not drop and remains constant. Therefore, as shown in FIG. 8, after time t=T On , the measured voltage v A decreases periodically and intermittently.
ところで、先述したように、時刻ｔ＝ＴＯｎの直前にて、キャパシタＣＡには、ＣＡ・Ｖｔｈなる電荷が蓄積されている。そして時刻ｔ＝ＴＯｎ直後のパルス信号においてキャパシタＣＡから電荷が排出されることから、測定電圧ｖＡは直ちに閾値電圧Ｖｔｈを下回り、コンパレータＣＭＰからパルス信号生成部ＰＧに提供される信号がＨ信号からＬ信号に切り替わる。この時の時刻をｔ＝ＴｔＯｆｆとする。 By the way, as described above, a charge of C A ·V th is accumulated in the capacitor C A just before the time t=T On . Since the charge is discharged from the capacitor CA in the pulse signal immediately after the time t=T On , the measured voltage vA immediately falls below the threshold voltage Vth , and the signal provided from the comparator CMP to the pulse signal generator PG becomes The H signal is switched to the L signal. Let the time at this time be t= TtOff .
但し、先述したように、パルス信号生成部ＰＧのパルス信号生成動作は、測定電圧ｖＡが閾値電圧Ｖｔｈを下回っても直ちには停止しない。パルス信号生成部ＰＧが当該動作を停止する時刻ｔは、時刻ｔ＝ＴｔＯｆｆから遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＯｆｆである。すなわち時刻ｔ＝ＴｔＯｆｆから時刻ｔ＝ＴＯｆｆにおいては、キャパシタＣＡからは電圧制御電流源ＶＣＣＳによって周期的かつ断続的に電荷が排出される。換言すれば、上述した測定電圧ｖＡの下降は、時刻ｔ＝ＴＯｆｆまでの期間、継続する。 However, as described above, the pulse signal generating operation of the pulse signal generating section PG does not immediately stop even if the measured voltage vA falls below the threshold voltage Vth . The time t at which the pulse signal generator PG stops the operation is the time t=T Off after the delay time D cmp has passed from the time t=T tOff . That is, from time t= TtOff to time t= TOff , charge is periodically and intermittently discharged from capacitor CA by voltage controlled current source VCCS. In other words, the drop in the measured voltage v A described above continues until time t=T Off .
ここで、電圧制御電流源ＶＣＣＳに供給されたパルス信号がｎ周期を経て、測定電圧ｖＡがゼロ近傍まで低下した場合を考える。このとき、キャパシタＣＡから排出された電荷の総量は、（ｎ・α・Ｄｐ・ＩＦ）となる。他方、先述したように、パルス信号生成部ＰＧがパルス信号生成動作を開始するまでにキャパシタＣＡに蓄積された電荷蓄積量は（ＣＡ・Ｖｔｈ）である。 Now, let us consider the case where the pulse signal supplied to the voltage-controlled current source VCCS passes through n cycles and the measured voltage vA drops to near zero. At this time, the total amount of charge discharged from the capacitor CA is (n·α·D p · IF ). On the other hand, as described above, the amount of charge accumulated in the capacitor C A before the pulse signal generation unit PG starts the pulse signal generation operation is (C A ·V th ).
キャパシタＣＡから排出される電荷の総量は、キャパシタＣＡに蓄積された電荷蓄積量を超えてはならない。すなわち、式（９）を満たす必要がある。 The total amount of charge drained from capacitor CA must not exceed the charge storage stored in capacitor CA. That is, it is necessary to satisfy formula (9).
（ｎ・α・Ｄｐ・ＩＦ）／ＣＡ＜Ｖｔｈ＜ＶＤＤ…（９） (n·α· Dp · IF )/C A <V th <V DD (9)
ここで、式（９）の右側の不等式は、閾値電圧Ｖｔｈの上限が電源電圧ＶＤＤであることを示している。 Here, the inequality on the right side of Equation (9) indicates that the upper limit of the threshold voltage Vth is the power supply voltage VDD .
つぎに、電圧制御電流源ＶＣＣＳの継続的な動作による電荷排出期間と遅延時間Ｄｃｍｐとの関係について述べる。 Next, the relationship between the charge discharging period due to the continuous operation of the voltage controlled current source VCCS and the delay time Dcmp will be described.
図８において、仮に、遅延時間Ｄｃｍｐが電荷排出期間より短い場合、時刻ｔ＝ＴＯｆｆの位置が左に移動する結果、キャパシタＣＡに蓄積された電荷はゼロにはならない。よって、ニューロン素子１０Ｂは正常に動作する。
In FIG. 8, if the delay time D cmp is shorter than the charge drain period, the position of time t=T Off will shift to the left and as a result the charge stored in capacitor CA will not become zero. Therefore, the
逆に、遅延時間Ｄｃｍｐが電荷排出期間より長い場合、キャパシタＣＡに蓄積された電荷蓄積量を超えて電荷が排出されることになる。よって、ニューロン素子１０Ｂは正常に動作しない。これより、遅延時間Ｄｃｍｐが満たすべき条件は、電圧制御電流源ＶＣＣＳに供給されるパルス信号の周期Ｄｐが遅延時間Ｄｃｍｐよりも十分小さい場合、式（１０）で与えられる。
Ｄｃｍｐ≦ｎ・Ｄｐ…（１０）
Conversely, if the delay time Dcmp is longer than the charge discharge period, the charge will be discharged in excess of the charge storage amount stored in the capacitor CA. Therefore, the
Dcmp ≦n· Dp (10)
ここでｎは、ある実数ｘに対してｘ以下の最大の整数がガウス記号[]を用いて［ｘ］で表されるとすると、式（１１）で与えられる。
ｎ＝［（ＣＡ・Ｖｔｈ）／（α・Ｄｐ・ＩＦ）］…（１１）
Here, n is given by Equation (11), where the largest integer equal to or smaller than x is represented by [x] using the Gaussian symbol [ ] for a certain real number x.
n =[ ( CA.Vth )/( α.Dp.IF )] (11)
そして式（１１）を式（１０）に代入し、更に式（９）の右側の不等式及び式（８）を考慮すると、式（１０）は式（１２）となる。
Ｄｃｍｐ＜ＣＡ・ＶＤＤ／Ｉｍａｘ…（１２）
Substituting equation (11) into equation (10) and further considering the inequality on the right side of equation (9) and equation (8), equation (10) becomes equation (12).
D cmp <C A ·V DD /I max (12)
また、式（１０）を式（９）の左側の不等式に代入し、更に式（８）を考慮すると、式（９）は式（１３）となる。
（Ｄｃｍｐ・Ｉｍａｘ）／ＣＡ＜Ｖｔｈ＜ＶＤＤ…（１３）
Substituting equation (10) into the inequality on the left side of equation (9) and further considering equation (8), equation (9) becomes equation (13).
(D cmp ·I max )/C A <V th <V DD (13)
すなわち式（１２）及び式（１３）が、想定される最大瞬間入力電流をＩｍａｘとした場合に、ニューロン素子１０Ｂを正常に動作させるために、遅延時間Ｄｃｍｐ及び閾値電圧Ｖｔｈが満たすべき正常動作条件となる。
In other words, when formulas (12) and (13) assume the maximum instantaneous input current Imax , the delay time D cmp and the threshold voltage V th should be satisfied in order for the
また、パルス信号生成部ＰＧは、電圧制御電流源ＶＣＣＳによって制御される定電流ｉＳ＝ＩＦが式（８）を満たすように設定されるデューティ比αと、所望のｎから式（１０）を満たすように設定される周期Ｄｐと、を有するパルス信号を生成するように設計すればよい。 Further, the pulse signal generation unit PG uses the duty ratio α set so that the constant current i S = IF controlled by the voltage-controlled current source VCCS satisfies the expression (8) and the desired n to the expression (10). A pulse signal having a period Dp set to satisfy
なお、第１及び第２実施形態では、キャパシタＣＡの基準電位を０Ｖとし、キャパシタＣＡに電流が流れ込み、キャパシタＣＡで発生する測定電圧ｖＡが電源電圧ＶＤＤに向かって上昇する場合を説明した。但し、これらの実施形態に限定されるものではない。 In the first and second embodiments, the reference potential of the capacitor CA is set to 0V, current flows into the capacitor CA, and the measured voltage vA generated in the capacitor CA rises toward the power supply voltage VDD . explained. However, it is not limited to these embodiments.
例えば、後述するように、キャパシタＣＡの基準電位は０Ｖのままとし、キャパシタＣＡから電流が流れ出し、キャパシタＣＡで発生する測定電圧ｖＡが負の電源電圧ＶＤＤに向かって下降していくものでもよい。 For example, as will be described later, the reference potential of the capacitor CA remains at 0V, current flows from the capacitor CA , and the measured voltage vA generated at the capacitor CA drops toward the negative power supply voltage VDD . Anything is fine.
さらには、電源電圧ＶＤＤをキャパシタＣＡの基準電位とし、キャパシタＣＡに電流が流れ込んだ結果、キャパシタＣＡで発生する測定電圧ｖＡが０Ｖに向けて下降していくものであってもよい。 Furthermore, even if the power supply voltage V DD is used as the reference potential of the capacitor CA , and as a result of current flowing into the capacitor CA, the measured voltage vA generated in the capacitor CA drops toward 0V. good.
［第３実施形態］
つぎに、第３実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
[Third embodiment]
Next, a third embodiment will be described. In addition, the same code|symbol is attached|subjected to the same part as embodiment mentioned above, and the overlapping description is abbreviate|omitted.
図９は、第３実施形態に係るニューロン素子１０Ｃの構成例を示す回路図である。ニューロン素子１０Ｃは、図３に示すニューロン素子１０Ａに相当する回路と、ニューロン素子１０Ａに相当する回路を反転させた回路と、を有している。すなわち、ニューロン素子１０Ｃは、キャパシタＣＡ、ＣＢ１、ＣＢ２、コンパレータＣＭＰ、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２、負荷抵抗Ｒ１、Ｒ２を備えている。
FIG. 9 is a circuit diagram showing a configuration example of a
キャパシタＣＡの一端側は入力端子ＩＮ１に接続され、その他端側は入力端子ＩＮ２に接続されている。すなわち、キャパシタＣＡは接地されていない。よって、入力端子ＩＮ１からキャパシタＣＡへ電流が流れ込むと、流れ込んだ電流と等しい大きさの電流が入力端子ＩＮ２から流れ出す。このため、キャパシタＣＡの両端には入力端子ＩＮ２の電位を基準とした電圧ｖＡが発生する。このように、キャパシタＣＡは１個にまとめられるため、部品数を抑制することができる。 One end of the capacitor CA is connected to the input terminal IN1, and the other end is connected to the input terminal IN2. That is, capacitor CA is not grounded. Therefore, when a current flows into the capacitor CA from the input terminal IN1, a current equal in magnitude to the flowing current flows out from the input terminal IN2. Therefore, a voltage vA based on the potential of the input terminal IN2 is generated across the capacitor CA. In this way, the number of parts can be suppressed because the capacitor CA is integrated into one.
キャパシタＣＢ１及びキャパシタＣＢ２の一方の端子はそれぞれスイッチＳＷＡ１及びＳＷＡ２の端子ＳＷ３に接続され、その他方の端子はそれぞれスイッチＳＷＢ１及びＳＷＢ２の端子ＳＷ３に接続されている。 One terminals of the capacitors CB1 and CB2 are connected to the terminals SW3 of the switches SWA1 and SWA2, respectively, and the other terminals are connected to the terminals SW3 of the switches SWB1 and SWB2, respectively.
スイッチＳＷＡ１及びスイッチＳＷＡ２の端子ＳＷ１は、それぞれ入力端子ＩＮ１及び入力端子ＩＮ２に接続されている。スイッチＳＷＢ１及びスイッチＳＷＢ２の端子ＳＷ１は互いに接続されている。 The terminals SW1 of the switches SWA1 and SWA2 are connected to the input terminals IN1 and IN2, respectively. The terminals SW1 of the switches SWB1 and SWB2 are connected to each other.
スイッチＳＷＡ１の端子ＳＷ２は、負荷抵抗Ｒ１及び出力端子ＯＵＴ１に接続されている。スイッチＳＷＡ２の端子ＳＷ２は、負荷抵抗Ｒ２及び出力端子ＯＵＴ２に接続されている。スイッチＳＷＢ１及びスイッチＳＷＢ２の端子ＳＷ２は接地されている。 A terminal SW2 of the switch SWA1 is connected to the load resistor R1 and the output terminal OUT1. A terminal SW2 of the switch SWA2 is connected to the load resistor R2 and the output terminal OUT2. The terminals SW2 of the switches SWB1 and SWB2 are grounded.
負荷抵抗Ｒ１の一方の端子はスイッチＳＷＡ１の端子ＳＷ２及び出力端子ＯＵＴ１に接続されており、その他方の端子は接地されている。また負荷抵抗Ｒ２の一方の端子はスイッチＳＷＡ２の端子ＳＷ２及び出力端子ＯＵＴ２に接続されており、その他方の端子は接地されている。 One terminal of the load resistor R1 is connected to the terminal SW2 of the switch SWA1 and the output terminal OUT1, and the other terminal is grounded. One terminal of the load resistor R2 is connected to the terminal SW2 of the switch SWA2 and the output terminal OUT2, and the other terminal is grounded.
コンパレータＣＭＰの反転入力端子は所定の参照電圧Ｖｔｈを供給する定電圧源Ｖｔｈの正極に接続され、その非反転入力端子は入力端子ＩＮ１に接続されている。定電圧源Ｖｔｈの負極は、入力端子ＩＮ２に接続されている。そして、定電圧源Ｖｔｈは、入力端子ＩＮ２の電位を基準とした参照電圧Ｖｔｈを、閾値電圧Ｖｔｈとして、コンパレータＣＭＰの反転入力端子に供給する。 The inverting input terminal of the comparator CMP is connected to the positive terminal of a constant voltage source Vth that supplies a predetermined reference voltage Vth , and its non-inverting input terminal is connected to the input terminal IN1. The negative terminal of the constant voltage source Vth is connected to the input terminal IN2. Then, the constant voltage source V th supplies the reference voltage V th based on the potential of the input terminal IN2 as the threshold voltage V th to the inverting input terminal of the comparator CMP.
コンパレータＣＭＰは、キャパシタＣＡに蓄積された電荷蓄積量を、入力端子ＩＮ２の電位を基準とした入力端子ＩＮ１の電圧（キャパシタＣＡの電圧）として測定し、測定した電圧（測定電圧ｖＡ）が所定の閾値電圧Ｖｔｈを超えたか否かを判定する。コンパレータＣＭＰは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えている場合は選択信号ＳＷ１をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給し、測定電圧ｖＡが閾値電圧Ｖｔｈを超えていない場合は選択信号ＳＷ２をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給する。 The comparator CMP measures the charge storage amount accumulated in the capacitor CA as the voltage of the input terminal IN1 (voltage of the capacitor CA ) with reference to the potential of the input terminal IN2, and measures the measured voltage (measured voltage v A ). has exceeded a predetermined threshold voltage Vth . The comparator CMP supplies the selection signal SW1 to the switches SWA1, SWB1, SWA2, SWB2 if the measured voltage vA exceeds the threshold voltage Vth , and if the measured voltage vA does not exceed the threshold voltage Vth A selection signal SW2 is supplied to the switches SWA1, SWB1, SWA2 and SWB2.
スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、コンパレータＣＭＰから選択信号が供給されると、次のように切り替わる。すなわち、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、選択信号ＳＷ１が供給された場合は、端子ＳＷ１及び端子ＳＷ３の間が導通する（ＳＷ１に切り替わる）。また、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、選択信号ＳＷ２が供給された場合は、端子ＳＷ２及び端子ＳＷ３の間が導通する（ＳＷ２に切り替わる）。 When the selection signal is supplied from the comparator CMP, the switches SWA1, SWB1, SWA2, and SWB2 are switched as follows. That is, when the selection signal SW1 is supplied to the switches SWA1, SWB1, SWA2, and SWB2, the terminals SW1 and SW3 are electrically connected (switched to SW1). When the selection signal SW2 is supplied to the switches SWA1, SWB1, SWA2, and SWB2, the terminals SW2 and SW3 are electrically connected (switched to SW2).
このため、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に選択信号ＳＷ１が供給される場合、キャパシタＣＡと、キャパシタＣＢ１とＣＢ２とを直列接続したものと、が並列に接続される。他方、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に選択信号ＳＷ２が供給された場合、キャパシタＣＢ１及びキャパシタＣＢ２がそれぞれ負荷抵抗Ｒ１及び負荷抵抗Ｒ２に並列に接続され、キャパシタＣＢ１及びキャパシタＣＢ２に蓄積された電荷が、それぞれ負荷抵抗Ｒ１及び負荷抵抗Ｒ２を通じて放電する。 Therefore, when the selection signal SW1 is supplied to the switches SWA1, SWB1, SWA2, and SWB2, the capacitor CA and the series connection of the capacitors CB1 and CB2 are connected in parallel. On the other hand, when the selection signal SW2 is supplied to the switches SWA1, SWB1, SWA2, and SWB2, the capacitors CB1 and CB2 are connected in parallel to the load resistors R1 and R2, respectively, and the capacitors CB1 and C are connected in parallel. The charge stored in B2 discharges through load resistors R1 and R2 , respectively.
なお、スイッチＳＷＢ１、スイッチＳＷＢ２の端子ＳＷ２、負荷抵抗Ｒ１及び負荷抵抗Ｒ２の他方の端子は、等電位であればよく、本実施形態のように接地される場合に限定されるものではない。 The terminals SW2 of the switches SWB1 and SWB2, and the other terminals of the load resistors R1 and R2 may be at the same potential, and are not limited to being grounded as in the present embodiment. .
以上のように構成されたニューロン素子１０Ｃでは、外部から信号が入力されると、次のように動作する。なお、初期状態において、キャパシタＣＡ、ＣＢ１、ＣＢ２に蓄積されている電荷はゼロである。よって、キャパシタＣＡの測定電圧ｖＡは０である。測定電圧ｖＡが閾値電圧Ｖｔｈを下回っていることから、すべてのスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、ＳＷ２に切り替わっている。よって、キャパシタＣＢ１及びキャパシタＣＢ２は、キャパシタＣＡから分離される。
The
いま、入力端子ＩＮ１に定電流ｉ１＝Ｉが入力されると、入力端子ＩＮ２からはそれと等価な定電流ｉ２＝Ｉが流れ出し、キャパシタＣＡに電荷が蓄積され、キャパシタＣＡの測定電圧ｖＡが次第に上昇する。 Now, when a constant current i 1 =I is input to the input terminal IN1, an equivalent constant current i 2 =I flows out from the input terminal IN2, charge is accumulated in the capacitor CA , and the measured voltage of the capacitor CA v A gradually rises.
測定電圧ｖＡが閾値電圧Ｖｔｈを超えると、コンパレータＣＭＰは、選択信号ＳＷ１をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給する。その結果、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２は、ＳＷ２からＳＷ１へ切り替え動作を開始する。 When the measured voltage v_A exceeds the threshold voltage V_th , the comparator CMP supplies the selection signal SW1 to the switches SWA1, SWB1, SWA2, SWB2. As a result, the switches SWA1, SWB1, SWA2, and SWB2 start switching from SW2 to SW1.
但し、第１実施形態の場合と同様に、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２のＳＷ２からＳＷ１への切り替えは直ちには実行されない。ＳＷ２からＳＷ１への切り替わる時刻ｔは、測定電圧ｖＡが閾値電圧Ｖｔｈを超えた時刻ｔ＝ＴｔＳ１から遅延時間Ｄｃｍｐを経た時刻ｔ＝ＴＳ１である。 However, as in the case of the first embodiment, the switching of the switches SWA1, SWB1, SWA2, and SWB2 from SW2 to SW1 is not immediately executed. The time t at which SW2 is switched to SW1 is time t=T S1 after a delay time D cmp has passed from time t=T tS1 at which the measured voltage vA exceeds the threshold voltage Vth .
すなわち時刻ｔ＝ＴｔＳ１から時刻ｔ＝ＴＳ１においては、キャパシタＣＡには引き続き電荷が蓄積される。その結果、測定電圧ｖＡは閾値電圧Ｖｔｈを超えてもそのまま上昇し、時刻ｔ＝ＴＳ１直前にピークに到達する。 That is, from time t= TtS1 to time t= TS1 , capacitor CA continues to accumulate charge. As a result, the measured voltage v A continues to rise even after exceeding the threshold voltage V th and reaches a peak just before time t=T S1 .
時刻ｔ＝ＴＳ１において、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２がＳＷ２からＳＷ１へ切り替わると、キャパシタＣＡと、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したものと、が並列に接続される。そして、キャパシタＣＡに蓄積されていた電荷が、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したもの、に流れ込む。このため、キャパシタＣＡの測定電圧ｖＡは、指数関数的に低下する。また、キャパシタＣＢ１及びキャパシタＣＢ２で発生する電圧ｖＢ１及びｖＢ２は、それぞれ指数関数的に上昇及び低下する。 At time t= TS1 , when the switches SWA1, SWB1, SWA2 and SWB2 are switched from SW2 to SW1, the capacitor CA and the series connection of the capacitors CB1 and CB2 are connected in parallel. Then, the charge stored in the capacitor CA flows into the series connection of the capacitors CB1 and CB2 . Thus, the measured voltage v A across capacitor C A drops exponentially. Also, the voltages vB1 and vB2 generated at the capacitors CB1 and CB2 rise and fall exponentially, respectively.
但し、キャパシタＣＡ、ＣＢ１、ＣＢ２間の寄生抵抗ｒが十分小さく、キャパシタＣＡ、ＣＢ１、ＣＢ２間の時定数τ１は遅延時間Ｄｃｍｐと比較して無視できるものとする。この結果、時刻ｔ＝ＴＳ１を超えた瞬間、キャパシタＣＡに蓄積された電荷の一部がキャパシタＣＢ１及びキャパシタＣＢ２に流れ込み、キャパシタＣＡ、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したもの、のそれぞれで発生する電圧ｖＡ（＝ｖＢ１＋ｖＢ２）は等しくなる。 However, it is assumed that the parasitic resistance r between the capacitors C A , C B1 , and C B2 is sufficiently small, and the time constant τ 1 between the capacitors C A , C B1 , and C B2 can be ignored compared with the delay time D cmp . As a result, at the moment when time t=T S1 has passed, part of the charge accumulated in the capacitor C A flows into the capacitor C B1 and the capacitor C B2 , and the capacitor C A , the capacitor C B1 and the capacitor C B2 are connected in series. The voltages v A (=v B1 +v B2 ) generated in each of the above are equal.
またこの時、測定電圧ｖＡ（＝ｖＢ１＋ｖＢ２）は閾値電圧Ｖｔｈを下回るため、コンパレータＣＭＰが選択信号ＳＷ２をスイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２に供給し、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２が、ＳＷ１からＳＷ２への切り替え動作を開始する。 At this time, since the measured voltage v A (=v B1 +v B2 ) is lower than the threshold voltage V th , the comparator CMP supplies the selection signal SW2 to the switches SWA1, SWB1, SWA2, and SWB2 to switch the switches SWA1, SWB1, SWA2, SWB2 initiates a switching operation from SW1 to SW2.
測定電圧ｖＡが閾値電圧Ｖｔｈを下回った時点から遅延時間Ｄｃｍｐが経過すると、スイッチＳＷＡ１、ＳＷＢ１、ＳＷＡ２、ＳＷＢ２が、ＳＷ１からＳＷ２へ切り替わる。これにより、キャパシタＣＢ１とキャパシタＣＢ２とを直列接続したものは、キャパシタＣＡから分離される。そして、キャパシタＣＢ１及びＣＢ２に蓄積されていた電荷は、それぞれ負荷抵抗Ｒ１及びＲ２を通じて排出される。 When the delay time Dcmp has passed since the measured voltage vA fell below the threshold voltage Vth , the switches SWA1, SWB1, SWA2, and SWB2 are switched from SW1 to SW2. This isolates the series connection of capacitors CB1 and CB2 from capacitor CA. The charges stored in capacitors CB1 and CB2 are discharged through load resistors R1 and R2 , respectively.
キャパシタＣＢ１及びＣＢ２のそれぞれで発生する電圧ｖＢ１及びｖＢ２は、それぞれ時定数τ２１（＝Ｒ１・ＣＢ１）及びτ２２（＝Ｒ２・ＣＢ２）を持つ指数関数に従ってそれぞれ急激に低下及び上昇する。この電圧ｖＢ１及びｖＢ２が、それぞれ出力端子ＯＵＴ１及びＯＵＴ２を介して、パルス信号として外部負荷に供給される。 The voltages vB1 and vB2 generated at capacitors C B1 and C B2 , respectively, steeply follow exponential functions with time constants τ 21 (=R 1 ·C B1 ) and τ 22 (=R 2 ·C B2 ), respectively. decreases and increases to The voltages v B1 and v B2 are supplied as pulse signals to an external load via output terminals OUT1 and OUT2, respectively.
ここで、キャパシタＣＡ、ＣＢ１、ＣＢ２のそれぞれの静電容量をＣＡ、ＣＢ１、ＣＢ２、負荷抵抗Ｒ１、Ｒ２のそれぞれの抵抗値をＲ１、Ｒ２すると、第１実施形態で用いたキャパシタＣＢの静電容量ＣＢ並びに負荷抵抗Ｒの抵抗値Ｒとの間にそれぞれ、式（１４）及び式（１５）が成立している。
ＣＢ１＝ＣＢ２＝２・ＣＢ ・・・（１４）
Ｒ１＝Ｒ２＝Ｒ／２ ・・・（１５）
Here, if C A , C B1 , C B2 are the capacitances of the capacitors C A , C B1 , and C B2 , and R 1 and R 2 are the resistance values of the load resistors R 1 and R 2 , the first Equations (14) and (15) are respectively established between the capacitance CB of the capacitor CB and the resistance value R of the load resistor R used in the embodiment.
CB1 = CB2 = 2.CB (14)
R1 = R2 =R/2 (15)
式（１４）及び式（１５）が成立する場合、図９の上半分の回路（キャパシタＣＡ、ＣＢ１、コンパレータＣＭＰ、負荷抵抗Ｒ１）は、図３の回路（キャパシタＣＡ、ＣＢ、コンパレータＣＭＰ、負荷抵抗Ｒ）と完全に等価となる。また、図９の下半分の回路（キャパシタＣＡ、ＣＢ２、コンパレータＣＭＰ、負荷抵抗Ｒ２）は、図３の回路の極性を反転させたものと完全に等価となる。すなわち、出力端子ＯＵＴ２から出力される信号は、出力端子ＯＵＴ１から出力される信号の極性が反転したものとなる。 When equations (14) and (15) hold, the circuit in the upper half of FIG. 9 (capacitors C A , C B1 , comparator CMP, load resistor R 1 ) is replaced by the circuit in FIG. 3 (capacitors C A , C B , comparator CMP, and load resistor R). Also, the circuit in the lower half of FIG. 9 (capacitors C A , C B2 , comparator CMP, load resistor R 2 ) is completely equivalent to the circuit in FIG. 3 with the polarity reversed. That is, the signal output from the output terminal OUT2 has the opposite polarity of the signal output from the output terminal OUT1.
この結果、ニューロン素子１０Ｃは、図３の場合と比較して、上下の回路に等しく加わる雑音の影響を打ち消すことが可能となり、より低雑音、高精度なパルス信号を生成できる。
As a result, the
なお、本実施形態は、第１実施形態のニューロン素子１０Ａをベースとしたものに限定されず、第２実施形態のニューロン素子１０Ｂをベースとしたものにも適用可能である。すなわち、本実施形態は、図１のニューロン素子１０と同様の機能を有するすべてのものに適用可能である。
This embodiment is not limited to the one based on the
［第４実施形態］
つぎに、第４実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
[Fourth Embodiment]
Next, a fourth embodiment will be described. In addition, the same code|symbol is attached|subjected to the same part as embodiment mentioned above, and the overlapping description is abbreviate|omitted.
図１０は、第４実施形態に係るＡＤコンバータ１００の構成を示すブロック図である。ＡＤコンバータ１００は、変調パルス信号生成部５０と、パルス波形整形部６０と、デジタルフィルタ７０と、を備えている。変調パルス信号生成部５０は、図１に示すニューロン素子１０と同じ構成である。
FIG. 10 is a block diagram showing the configuration of an
パルス波形整形部６０は、変調パルス信号生成部５０から受信したパルス信号の波形が矩形でない場合、それを整形し、矩形波として出力する。デジタルフィルタ７０は、例えば、多段階接続されたＴ型フリップフロップで構成されるパルスカウンタである。デジタルフィルタ７０は、パルス波形整形部６０から受信した矩形波について、例えば時間軸上の所定範囲の矩形の受け数を数えてｎビットの出力デジタル信号へと変換するなどといった処理をおこなう。
If the waveform of the pulse signal received from the modulated
図１１は、従来（例えば図１５）のΔΣ変調型ＡＤコンバータの入力アナログ信号、変調パルス信号、出力デジタル信号を示す波形図である。 FIG. 11 is a waveform diagram showing an input analog signal, a modulated pulse signal, and an output digital signal of a conventional delta-sigma modulation AD converter (for example, FIG. 15).
図１１において、上段の入力アナログ信号は、周波数１Ｈｚ、振幅０．５Ｖ（０．０Ｖ～１．０Ｖ）の正弦波電圧信号である。
中段の波形図は、この入力アナログ信号に対し、サンプリング周波数５００ＨｚでΔΣ変調を実施した結果得られる１ビット変調パルス信号を示す。
下段の波形図は、後段のデジタルフィルタにおいて、この１ビット変調パルス信号に対して所定のデジタル処理をおこなうことで得られる、入力アナログ信号のＡＤ変換結果としての出力デジタル信号である。
In FIG. 11, the input analog signal in the upper stage is a sinusoidal voltage signal with a frequency of 1 Hz and an amplitude of 0.5 V (0.0 V to 1.0 V).
The middle waveform diagram shows a 1-bit modulated pulse signal obtained as a result of performing ΔΣ modulation on this input analog signal at a sampling frequency of 500 Hz.
The lower waveform diagram is an output digital signal as a result of AD conversion of the input analog signal, which is obtained by subjecting the 1-bit modulated pulse signal to predetermined digital processing in the digital filter in the subsequent stage.
図１１中段の波形図に示すように、従来のΔΣ変調型ＡＤコンバータにおいては、振幅の基準値（図１１の場合は０．５Ｖ）近傍のパルス密度が高くなっている。これにより、従来のΔΣ変調型ＡＤコンバータでは、例えば入力信号の振幅幅が－１．０Ｖ～１．０Ｖに設定された場合、その基準値である０Ｖ近傍においてパルス密度が最も高くなる。 As shown in the waveform diagram in the middle of FIG. 11, in the conventional delta-sigma modulation AD converter, the pulse density is high near the amplitude reference value (0.5 V in the case of FIG. 11). As a result, in the conventional delta-sigma modulation type AD converter, when the amplitude width of the input signal is set to -1.0 V to 1.0 V, the pulse density becomes highest near 0 V, which is the reference value.
換言すれば、従来のΔΣ変調型ＡＤコンバータにおいては、入力アナログ信号がほとんどない状態（入力アナログ信号が基準値（ゼロ）近傍にある場合）においても、高密度のパルス信号が発生する。このため、入力アナログ信号がほとんどないにも関わらず、徒に電力を消費してしまうといった問題がある。 In other words, in the conventional delta-sigma modulation type AD converter, even when there is almost no input analog signal (when the input analog signal is near the reference value (zero)), a high-density pulse signal is generated. Therefore, there is a problem that power is wasted even though there is almost no input analog signal.
図１２は、図１０に示すＡＤコンバータ１００の入力アナログ信号、変調パルス信号、出力デジタル信号を示す波形図である。
FIG. 12 is a waveform diagram showing the input analog signal, modulated pulse signal, and output digital signal of
図１２において、上段の入力アナログ信号は、周波数１Ｈｚ、振幅５ｎＡ（０ｎＡ～１０ｎＡ）の正弦波電流信号である。
中段の波形図は、このアナログ信号を入力として、ＡＤコンバータ１００の変調パルス信号生成部５０で得られる１ビット変調パルス信号を示す。なお、変調パルス信号生成部５０は、本来であれば、入力信号があった場合に受動的に処理をおこなうイベント駆動型の動作をおこなうが、本実施形態では、従来のΔΣ変調型ＡＤコンバータとの比較のため、５００Ｈｚなるサンプリング周波数に基づく同期型の動作をおこなった結果を示している。
下段の波形図は、デジタルフィルタ７０において、この１ビット変調パルス信号に対して所定のデジタル処理をおこなうことで得られる、入力アナログ信号のＡＤ変換結果としての出力デジタル信号である。
In FIG. 12, the input analog signal in the upper stage is a sinusoidal current signal with a frequency of 1 Hz and an amplitude of 5 nA (0 nA to 10 nA).
The middle waveform diagram shows a 1-bit modulated pulse signal obtained by the modulated
The lower waveform diagram is an output digital signal as a result of AD conversion of the input analog signal, which is obtained by subjecting the 1-bit modulated pulse signal to predetermined digital processing in the
図１２中段の波形図に示すように、ＡＤコンバータ１００においては、入力アナログ信号がゼロ近傍の時のパルス密度が大幅に低下している。
As shown in the waveform diagram in the middle of FIG. 12, in the
換言すれば、ＡＤコンバータ１００においては、入力アナログ信号がほとんどない場合には、パルス信号の密度を疎にすることにより、入力アナログ信号の強度に応じて消費電力を抑制することができる。
In other words, in the
なお、本実施形態では、ＡＤコンバータ１００は、入力アナログ信号である正弦波電流信号をＡＤ変換する事例が示されているが、このような事例に限定されるものではない。
In this embodiment, the
例えば、図１に示すニューロン素子１０は、先述したように、本来は信号入力があった時のみ動作するイベント駆動型素子として機能する。すなわち、ニューロン素子１０は、一般の同期処理とは異なり、入力信号がない時には無駄な回路が一切動作しないので、電力消費を著しく抑制することができる。
For example, the
［第５実施形態］
つぎに、第５実施形態について説明する。なお、上述した実施形態と同一の部分には同一の符号を付し、重複する説明は省略する。
[Fifth embodiment]
Next, a fifth embodiment will be described. In addition, the same code|symbol is attached|subjected to the same part as embodiment mentioned above, and the overlapping description is abbreviate|omitted.
図１３は、ニューラルネットワークシステム２００の構成例を示す図である。ニューラルネットワークシステム２００は、多段で構成された複数のニューロン素子１０を備えている。図１４は、ニューロン素子１０の出力信号ｘｉ（ｉ＝１、２、３）と重みづけ係数ｗｉ（ｉ＝１、２、３）を示す図である。
FIG. 13 is a diagram showing a configuration example of the
任意のニューロン素子１０の入力信号は、複数のニューロン素子１０の出力信号ｘｉがそれぞれ重み付け係数ｗｉにより重みづけされ、それらが重畳されたものである。その入力信号が、ニューロン素子１０の電荷蓄積部１２に蓄積される。そして、ニューロン素子１０は、図２に示す処理を経て、出力信号を次段のニューロン素子１０に供給する。
An input signal of an
なお、任意のニューロン素子１０の入力信号は、他のニューロン素子１０の出力信号である場合に限らず、外部からの入力信号（外部入力信号）であってもよいし、当該出力信号及び外部入力信号の両方であってもよい。さらに、当該出力信号及び外部入力信号は、単数でも複数でもよい。
The input signal of an
また、任意のニューロン素子１０の出力信号は、他のニューロン素子１０の入力信号である場合に限らず、外部への出力信号（外部出力信号）であってもよいし、当該入力信号及び外部出力信号の両方であってもよい。さらに、当該入力信号及び外部出力信号は、単数でも複数でもよい。
In addition, the output signal of an
以上のような構成のニューラルネットワークシステム２００は、所望の目的に応じて、予め準備した教師データに基づいて重み付け係数ｗｉを最適化することで、いわゆるディープラーニングを実現することができる。
The
なお、本発明は、先述した実施形態に限定されるものではなく、特許請求の範囲に記載事項の範囲内で設計変更されたものにも適用可能である。 It should be noted that the present invention is not limited to the above-described embodiments, and can be applied to designs modified within the scope of the items described in the claims.
１０、１０Ａ、１０Ｂ、１０Ｃ ニューロン素子
１２ 電荷蓄積部
１３ 電荷排出部
１４ パルス信号生成部
１６ 制御部
２０ 信号処理部
５０ 変調パルス信号生成部
７０ デジタルフィルタ
１００ ＡＤコンバータ
２００ ニューラルネットワークシステム
ＣＡ、ＣＢ、ＣＢ１、ＣＢ２ キャパシタ
ＣＭＰ コンパレータ
ＰＧ パルス信号生成部
Ｒ、Ｒ１、Ｒ２ 負荷抵抗
ＳＷＡ、ＳＷＡ１、ＳＷＡ２、ＳＷＢ、ＳＷＢ１、ＳＷＢ２ スイッチ
ＶＣＣＳ 電圧制御電流源
10, 10A, 10B,
CA , CB , CB1 , CB2 capacitor CMP comparator PG pulse signal generator R, R1 , R2 load resistors SWA, SWA1, SWA2, SWB, SWB1, SWB2 switch VCCS voltage controlled current source
Claims (4)
前記電荷蓄積部に蓄積された電荷が第１の所定量を超えた場合に、前記電荷蓄積部から第２の所定量の電荷を排出し、第１のパルス信号及び当該第１のパルス信号の極性を反転させた第２のパルス信号を生成する信号処理部と、
を備える差動型ニューロン素子。 a first input signal, and a charge accumulation unit in which charges are accumulated by a second input signal obtained by inverting the polarity of the first input signal;
When the charge accumulated in the charge storage unit exceeds a first predetermined amount, a second predetermined amount of charge is discharged from the charge storage unit, and the first pulse signal and the first pulse signal are generated. a signal processing unit that generates a second pulse signal with an inverted polarity;
A differential neuron element with
請求項１に記載の差動型ニューロン素子。 The signal processing unit removes the second predetermined amount of charge from the charge storage unit and the second predetermined amount from the charge storage unit when the charge stored in the charge storage unit exceeds a first predetermined amount. a charge discharger for discharging charges with reversed polarities; and the first and the first charges converted from the second predetermined amount of charges discharged by the charge discharger and the charges with reversed polarities, respectively. 2. The differential neuron element according to claim 1, further comprising a pulse signal generating section for generating the pulse signal of 2.
前記差動型ニューロン素子により生成された前記第１及び前記第２のパルス信号に所定のデジタル処理を実施するデジタルフィルタと、
を備えたＡＤコンバータ。 a differential neuron device according to claim 1 or claim 2 ;
a digital filter that performs predetermined digital processing on the first and second pulse signals generated by the differential neuron element;
AD converter with
任意の前記差動型ニューロン素子の入力信号は、少なくとも１つの外部入力信号及び少なくとも１つの他の前記ニューロン素子の出力信号の中から、少なくともいずれか１つについて重みづけ加算処理された信号であり、
前記任意の前記差動型ニューロン素子の出力信号は、外部出力信号又は重みづけ処理を経て少なくとも１つの他の前記差動型ニューロン素子の入力信号の少なくともいずれか１つとなる
ニューラルネットワークシステム。 A plurality of differential neuron elements according to claim 1 or claim 2 ,
The input signal of any of the differential neuron elements is a signal obtained by subjecting at least one of at least one external input signal and at least one output signal of the other neuron element to weighted addition processing. ,
The neural network system, wherein the output signal of the arbitrary differential neuron element is at least one of an external output signal and an input signal of at least one other differential neuron element through weighting processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022131421A JP7240077B2 (en) | 2021-01-18 | 2022-08-21 | Differential neuron device, AD converter and neural network system |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021006051A JP7005827B1 (en) | 2021-01-18 | 2021-01-18 | Neuron devices, AD converters and neural networks |
| JP2021144356A JP7170109B2 (en) | 2021-01-18 | 2021-09-03 | Neuron element, AD converter and neural network system |
| JP2022131421A JP7240077B2 (en) | 2021-01-18 | 2022-08-21 | Differential neuron device, AD converter and neural network system |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021144356A Division JP7170109B2 (en) | 2021-01-18 | 2021-09-03 | Neuron element, AD converter and neural network system |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2022177841A JP2022177841A (en) | 2022-12-01 |
| JP2022177841A5 JP2022177841A5 (en) | 2022-12-13 |
| JP7240077B2 true JP7240077B2 (en) | 2023-03-15 |
Family
ID=87884825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022131421A Active JP7240077B2 (en) | 2021-01-18 | 2022-08-21 | Differential neuron device, AD converter and neural network system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7240077B2 (en) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000244316A (en) | 1999-02-18 | 2000-09-08 | Internatl Business Mach Corp <Ibm> | Differential input interface and method for adjusting dc level of differential input signal |
| JP2005122467A (en) | 2003-10-16 | 2005-05-12 | Canon Inc | Arithmetic circuit and operation control method thereof |
| JP2010146514A (en) | 2008-12-22 | 2010-07-01 | Sharp Corp | Information processor and neural network circuit using the same |
| JP2015146373A (en) | 2014-02-03 | 2015-08-13 | 国立研究開発法人物質・材料研究機構 | Neuron operating element |
| US20200019835A1 (en) | 2018-07-12 | 2020-01-16 | Seoul National University R&Db Foundation | Neuron Circuit |
| US20200117983A1 (en) | 2018-10-12 | 2020-04-16 | Korea Institute Of Science And Technology | Artificial neuron device using ovonic threshold switch, artificial neuron chip and user apparatus including the same |
-
2022
- 2022-08-21 JP JP2022131421A patent/JP7240077B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000244316A (en) | 1999-02-18 | 2000-09-08 | Internatl Business Mach Corp <Ibm> | Differential input interface and method for adjusting dc level of differential input signal |
| JP2005122467A (en) | 2003-10-16 | 2005-05-12 | Canon Inc | Arithmetic circuit and operation control method thereof |
| JP2010146514A (en) | 2008-12-22 | 2010-07-01 | Sharp Corp | Information processor and neural network circuit using the same |
| JP2015146373A (en) | 2014-02-03 | 2015-08-13 | 国立研究開発法人物質・材料研究機構 | Neuron operating element |
| US20200019835A1 (en) | 2018-07-12 | 2020-01-16 | Seoul National University R&Db Foundation | Neuron Circuit |
| US20200117983A1 (en) | 2018-10-12 | 2020-04-16 | Korea Institute Of Science And Technology | Artificial neuron device using ovonic threshold switch, artificial neuron chip and user apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022177841A (en) | 2022-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102204097B (en) | Comparator and analog/digital converter | |
| US20070159233A1 (en) | Charge pump power supply circuit | |
| US7633278B2 (en) | Switching regulator | |
| US20090015318A1 (en) | Charge pump drive circuit | |
| WO2011158576A1 (en) | Oscillation circuit and operating current control method of same | |
| JPH11306268A (en) | Semiconductor arithmetic unit | |
| US20050052303A1 (en) | Ad converter with reduced current consumption | |
| JP6902951B2 (en) | Timing generators and semiconductor integrated circuits | |
| US20180262204A1 (en) | Sensor device | |
| JP7240077B2 (en) | Differential neuron device, AD converter and neural network system | |
| US20220376682A1 (en) | Electronic circuit | |
| JP7336270B2 (en) | Power supply circuits and integrated circuits | |
| JP7170109B2 (en) | Neuron element, AD converter and neural network system | |
| JP5198427B2 (en) | Sigma delta modulator | |
| US10833654B2 (en) | Oscillator circuit with comparator delay cancelation | |
| JP2022110564A (en) | Neuron element, AD converter and neural network | |
| JP5210289B2 (en) | Successive comparison type A / D converter | |
| US7030802B2 (en) | AD converter | |
| JP2011151452A (en) | Semiconductor device, and offset correction method | |
| US6809580B2 (en) | Switched capacitor filter circuit and method of fabricating the same | |
| JP3731334B2 (en) | Modulator and oversampled A / D converter | |
| US20210399720A1 (en) | Clock filter with negative resistor circuit | |
| US7982490B2 (en) | Semiconductor integrated circuit | |
| JP2017195531A (en) | Switched capacitor circuit, ΔΣ A / D converter, A / D converter integrated circuit | |
| US7596589B2 (en) | Time-mode analog computation circuits and methods |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221203 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221203 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20221203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230302 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7240077 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |