JP7222706B2

JP7222706B2 - 表示装置および電子機器

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Publication number: JP7222706B2
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Inventors: 雄前橋
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Description

本発明は、表示装置および電子機器に関する。

表示装置において、それぞれの画素へ画像信号を供給するための列ドライバ回路が配される。特許文献１には、列ドライバ回路の出力バッファにソースフォロア回路を使用することが示されている。ソースフォロア回路の入出力間には、ソースフォロア回路を構成するソースフォロアトランジスタのしきい値電圧Ｖｔｈに相当するオフセット成分が発生する。トランジスタの製造ばらつきなどの影響によって、このオフセット成分がばらついてしまうと、列ごとに出力される電位がばらついてしまう。特許文献１には、ソースフォロアトランジスタのしきい値電圧Ｖｔｈに起因するオフセット成分をキャンセルし、列ごとの出力電位のばらつきを抑制することが示されている。

特開平１１－７３１６５号公報

表示装置において、表示の品質を向上させるために、列ドライバ回路間のばらつきを抑制するだけでなく、列ドライバ回路の出力スルーレートを向上させることによって、表示装置を高速に動作させることが求められている。

本発明は、表示装置において、列ドライバ回路間のばらつきを抑制しつつ、高速に動作させるのに有利な技術を提供することを目的とする。

本発明の１つの側面は、行列状に配された複数の画素と、前記複数の画素に画像信号を供給するための複数の列ドライバ回路と、を含む表示装置に係り、前記複数の列ドライバ回路のそれぞれは、入力ノードおよび出力ノードと、前記入力ノードと前記出力ノードとの間に配された増幅器と、前記複数の列ドライバ回路の間での前記増幅器のオフセットの差を抑制するために、前記入力ノードと前記増幅器との間に配されたオフセット信号保持部と、前記入力ノードに接続される第１端子と前記出力ノードに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との比較結果に基づいて前記出力ノードに電流を供給する電流供給部と、前記入力ノードと前記第１端子との間に配された第１スイッチと、を含み、前記入力ノードに対し、前記オフセット信号保持部と前記第１スイッチとが並列に接続され、前記電流供給部は、前記出力ノードに電流の供給するための電流経路の接続または開放を制御するための電流供給用スイッチを含み、前記電流供給用スイッチの開放状態または接続状態は、前記第１スイッチと同じ状態で動作する。

本発明によれば、表示装置において、列ドライバ回路間のばらつきを抑制しつつ、高速に動作させるのに有利な技術を提供することができる。

本発明の実施形態に係る表示装置の構成例を示す図。図１の表示装置の列ドライバ回路の構成例を示す図。図１の表示装置の電流供給部の構成例を示す図。図１の表示装置の入力電圧、出力電圧および出力電流の関係を示すタイミング図。図１の表示装置の入力電圧、出力電圧および出力電流の関係を示すタイミング図。図１の表示装置の電流出力部の構成例を示す図。図３の電流供給部のうち比較器の変形例を示す図。図３の電流供給部のうち比較器の電流制御に関するタイミング図。図１の表示装置を用いたカメラの構成例を示すブロック図。

以下、本発明に係る表示装置の具体的な実施形態を、添付図面を参照して説明する。以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。

図１～８を参照して、本発明の実施形態における表示装置の構成について説明する。図１は、本発明の表示装置１０の構成例を示す図である。表示装置１０は、画素アレイ１００、垂直走査回路２００、信号出力回路３００、制御回路４００を含む。

画素アレイ１００は、行列状に配された複数の画素１１０を含む。それぞれの画素１１０は、例えば、透過する光の量を制御することによって画像を表示する液晶素子などの素子を備えていてもよい。また、それぞれの画素１１０は、例えば、有機エレクトロルミネセンス（ＥＬ）素子などの発光素子を備えていてもよい。それぞれの画素１１０は、垂直走査回路２００から走査線２０１を介して制御信号が入力され、信号出力回路３００から信号線３０１を介して画像信号である輝度信号電圧が入力される。垂直走査回路２００および信号出力回路３００は、制御回路４００によって制御される。ここで、複数の画素１１０は色ごとに配された複数のサブ画素を有していてもよく、この場合、信号線３０１は各サブ画素を基準とした列ごとに配置される。例えば、１画素に３サブ画素が含まれる場合、１画素列に３本の信号線３０１が配置されうる。

信号出力回路３００は、水平走査回路３１０、列デジタル／アナログ変換（ＤＡＣ）回路３２０、列ドライバ回路３３０を含む。水平走査回路３１０によって走査され各列に入力される画像信号は、各列に配された列ＤＡＣ回路３２０によってアナログ信号に変換され、同じく各列に配された列ドライバ回路３３０でアナログ信号に応じた輝度信号となり出力される。

図２は、列ドライバ回路３３０の構成の一例を示す図である。図２に示される列ドライバ回路３３０は、それぞれの信号線３０１に対応して配されてもよいし、例えば、サブ画素などに対応する複数の信号線３０１に対応して配されてもよい。それぞれの列ドライバ回路は、入力ノードｎ１、出力ノードｎ２、増幅器であるバッファアンプ３３１、オフセット信号保持部３３２、電流供給部３３３、出力選択部３３４、スイッチＳＷ１を含む。

バッファアンプ３３１は、入力ノードｎ１と出力ノードｎ２との間に配される。オフセット信号保持部３３２は、信号出力回路３００に配された複数の列ドライバ回路３３０の間での増幅器であるバッファアンプ３３１のオフセットの差を抑制するために、入力ノードｎ１とバッファアンプ３３１との間に配される。バッファアンプ３３１がソースフォロア回路を含む場合、特許文献１に示されるようなオフセットキャンセル構造が用いられてもよい。出力選択部３３４は、出力画素選択信号Ｐｓｅｌに従って、複数の信号線３０１のうち１本または複数本と出力ノードｎ２とを接続する。

電流供給部３３３は、複数の列ドライバ回路のそれぞれの高速化のために、入力ノードｎ１に接続される端子Ｔ１（第１端子）の電圧と出力ノードｎ２に接続される端子Ｔ２（第２端子）の電圧とに基づいて、出力ノードｎ２に電流を供給する。電流供給部３３３は、端子Ｔ１の電圧と端子Ｔ２の電圧とを比較するための比較器３３３１と、比較器３３３１の比較結果に応じて出力ノードｎ２に電流を供給する供給部３３３２と、を含む。入力ノードｎ１と電流供給部３３３の端子Ｔ１との間には、スイッチＳＷ１が配される。また、電流供給部３３３は、スイッチＳＷ１と端子Ｔ１との間に、入力ノードｎ１の電圧Ｖｉｎに所定のオフセット電圧Ｖｃｏｍｐを用いて補正するオフセット部をさらに備えていてもよい。本実施形態において、オフセット部による補正は、入力ノードｎ１の電圧Ｖｉｎからオフセット電圧Ｖｃｏｍｐを減じる補正である。これによって、入力ノードｎ１の電圧Ｖｉｎからオフセット電圧Ｖｃｏｍｐを減じた電圧が、端子Ｔ１に供給される。本明細書において、上述のように入力ノードｎ１の電圧をＶｉｎと示す。同様に、出力ノードｎ２の電圧をＶｏｕｔと示す。

電流供給部３３３は、列ドライバ回路３３０の高速化の有効または無効を切り替えるための信号Ｅｎにおいて、列ドライバ回路３３０の高速化を有効にするための”Ｈｉ”信号が入力されたときに動作する。信号ＥｎがＨｉとなると、比較器３３３１が、列ドライバ回路３３０の入力ノードｎ１に接続された端子Ｔ１の電圧と、バッファアンプ３３１の出力端子、換言すると列ドライバ回路３３０の出力ノードｎ２に接続された端子Ｔ２の電圧と、を比較する。このとき、端子Ｔ１の電圧が端子Ｔ２の電圧よりも高い場合、つまり、（Ｖｉｎ－Ｖｃｏｍｐ）＞Ｖｏｕｔである場合、この比較結果に応じて、供給部３３３２は、出力ノードｎ２に電流を供給し、出力ノードｎ２の電圧Ｖｏｕｔをより高速に上昇させる。次いで、出力ノードｎ２の電圧Ｖｏｕｔが上昇し（Ｖｉｎ－Ｖｃｏｍｐ）≦Ｖｏｕｔになったことを比較器３３３１が検出すると、これに応じて、供給部３３３２は電流の供給を止める。また、信号ＥｎがＨｉになった際に、入力ノードｎ１の電圧Ｖｉｎと出力ノードｎ２の電圧Ｖｏｕｔとの関係が（Ｖｉｎ－Ｖｃｏｍｐ）≦Ｖｏｕｔであった場合、電流供給部３３３は、出力ノードｎ２への電流の供給は行わない。

図３は、電流供給部３３３の構成例を示す図である。比較器３３３１は、差動入力段を構成するトランジスタＭ１およびトランジスタＭ２と、電流源負荷を構成するトランジスタＭ３およびトランジスタＭ４と、テイル電流源Ｉｔａｉｌと、を含む。トランジスタＭ１のゲートが、端子Ｔ１に接続され、トランジスタＭ２のゲートが、端子Ｔ２に接続されている。また、トランジスタＭ１およびトランジスタＭ２のそれぞれのドレインが、テイル電流源Ｉｔａｉｌに接続されている。さらに、トランジスタＭ１とトランジスタＭ３とは、電流経路を構成し、同様に、トランジスタＭ２とトランジスタＭ４とは、電流経路を構成している。また、比較器３３３１は、オフセット電圧Ｖｃｏｍｐを与えるためのオフセット部として機能するトランジスタＭ５を含む。

上述のように、電流供給部３３３の端子Ｔ１と入力ノードｎ１との間にはスイッチＳＷ１が配される。入力ノードｎ１に対し、スイッチＳＷ１とオフセット信号保持部３３２とが、並列に接続されている。また、本実施形態において、列ドライバ回路３３０は、電流供給部３３３の出力ノードｎ２と接続される端子Ｔ２と出力ノードｎ２との間に、スイッチＳＷ２（出力側スイッチ）を含む。スイッチＳＷ１およびスイッチＳＷ１には、同じ信号Ｅｎが入力される。つまり、スイッチＳＷ１とスイッチＳＷ２とは連動し、スイッチＳＷ２の開放状態または接続状態は、スイッチＳＷ１と同じ状態で動作する。

供給部３３３２は、比較器３３３１での比較結果である電圧Ａｏｕｔに従って電流を供給するトランジスタＭ６と、トランジスタＭ７と、を含む。トランジスタＭ７は、出力ノードｎ２に電流の供給するための電流経路の接続または開放を制御するための電流供給用スイッチとして機能する。トランジスタＭ７は、信号Ｅｎに従って動作する。つまり、スイッチＳＷ１と電流供給用スイッチとして機能するトランジスタＭ７とは連動し、トランジスタＭ７の開放状態または接続状態は、スイッチＳＷ１と同じ状態で動作する。

次いで、本実施形態における列ドライバ回路の３３０動作について、図４（ａ）～４（ｃ）に示すタイミング図を用いて説明する。図４（ａ）は、信号ＥｎがＬｏ状態であり、列ドライバ回路３３０の高速化が無効な状態であり、電流供給部３３３が動作していない場合を示している。一方、図４（ｂ）は、信号ＥｎがＨｉとなり、列ドライバ回路の高速化が有効な状態となり、電流供給部３３３が動作する場合を示している。また、本実施形態において、バッファアンプ３３１は、例えば、ＰＭＯＳソースフォロワなどが用いられており、電流ソース能力よりも電流シンク能力の方が高く、高速化のためにはソース電流の引上げが有効であるとして説明する。

１つの画像を表示するための１フレームの期間は、期間ｔ１（第１期間）と期間ｔ１の後の期間ｔ２（第２期間）とを含む。期間ｔ１は、複数の列ドライバ回路３３０の間でのバッファアンプ３３１のオフセットの差を抑制するための準備期間である。期間ｔ１において、信号ＰｃｌｍｐがＨｉとなり、オフセット信号保持部３３２は、複数の列ドライバ回路３３０の間でのバッファアンプ３３１のオフセットの差に応じたオフセット信号の保持を開始する。本実施形態において、オフセット信号保持部３３２は、それぞれのバッファアンプ３３１に対応するオフセット電圧Ｖｏｓをオフセット信号として保持する。このオフセット信号は、例えば、表示装置１０の出荷前の検査や表示装置１０が備えるキャリブレーション機能などによって事前に制御回路４００などの記憶部（不図示）に記憶され、期間ｔ１の間に制御回路４００からオフセット信号保持部３３２に供給される。また、期間ｔ１において、信号ＥｎはＬｏであり、電流供給部３３３は出力ノードｎ２に電流を供給せず、かつ、スイッチＳＷ１、ＳＷ２、トランジスタＭ７は開放状態である。この期間ｔ１において、入力ノードｎ１の電圧Ｖｉｎは初期状態となる。また、信号Ｐｓｅｌは非選択、つまり、列ドライバ回路３３０と信号線３０１とが接続されない状態になっている。

次いで、信号ＰｃｌｍｐがＬｏになり期間ｔ１が終了する。このとき、オフセット信号保持部３３２は、オフセット電圧Ｖｏｓを保持し、期間ｔ１の後に行われる画像信号の書き込みにおいて、列ドライバ回路３３０間でのバッファアンプ３３１のオフセットの差を抑制する動作が行われる。つまり、バッファアンプ３３１は、オフセット信号保持部３３２に記憶されたオフセット信号（オフセット電圧Ｖｏｓ）に応じて補正した画像信号を複数の画素１１０のそれぞれに供給する。

期間ｔ２は、複数の画素１１０のそれぞれに画像信号が供給される、信号書き込み期間である。入力ノードｎ１の電圧Ｖｉｎは画像信号に応じた電圧値に変化し、信号Ｐｓｅｌは、それぞれの画像信号の列アドレスに応じた１つの信号線３０１と列ドライバ回路３３０とを接続するように信号が切り替わる。

期間ｔ２において、バッファアンプ３３１は、期間ｔ１とは異なり、画像信号を供給するために信号線３０１の負荷容量を駆動（充電）する必要がある。図４（ａ）に示される信号ＥｎがＬｏの場合、上述のように、バッファアンプ３３１は、電流ソース能力よりも電流シンク能力の方が高いため、出力ノードｎ２の電圧Ｖｏｕｔの降圧時には高速に応答できる。しかしながら、バッファアンプ３３１は、出力ノードｎ２の電圧Ｖｏｕｔの昇圧時には十分な電流を流せず、セトリング時間を多くとらなければならない。

一方、図４（ｂ）に示されるように、期間ｔ２において信号ＥｎがＨｉの場合、列ドライバ回路３３０の高速化が有効となる。信号Ｅｎに従って、スイッチＳＷ１、ＳＷ２、トランジスタＭ７は接続状態となり、電流供給部３３３は端子Ｔ１の電圧と端子Ｔ２の電圧とに基づいて出力ノードｎ２に電流を供給する。バッファアンプ３３１は、出力ノードｎ２の電圧Ｖｏｕｔの降圧時には、図４（ａ）に示される場合と同様に高速に応答する。さらに、昇圧時においても、バッファアンプ３３１から供給される電流に加えて、電流供給部３３３から出力ノードｎ２に電流が供給されるため、図４（ａ）に示される場合と比較して、出力ノードｎ２の電圧Ｖｏｕｔの立ち上がりが早くなる。これによって、昇圧時においても、高速な応答が可能となる。

ここで、入力ノードｎ１と電流供給部３３３との間にスイッチＳＷ１が配されない場合、つまり、図４（ｃ）に示すように、信号Ｅｎが常にＨｉになっている場合を考える。この場合、入力ノードｎ１の電圧Ｖｉｎを初期状態に戻す際に、列ドライバ回路３３０の入力ノードｎ１側の寄生容量が大きくなってしまう。このため、列ドライバ回路３３０の前段の列ＤＡＣ回路３２０は、入力ノードｎ１の電圧Ｖｉｎを高速に初期状態へ戻すことが難しくなり、セトリング時間が長くなってしまう。つまり、期間ｔ２において画像信号を書き込む際のセトリング時間が短くなったとしても、１フレームの期間の全体での効果が低くなってしまう。したがって、より効果的に信号出力回路３００の全体での高速化を達成すために、画像信号を供給する期間ｔ２が終了した後に、信号ＥｎをＬｏとし、スイッチＳＷ１を開放状態に切り替える。期間ｔ２に次いで、次の１フレームの期間の期間ｔ１が開始されてもよい。また、期間ｔ２に次いで、図４（ｂ）に示されるように、画素１１０に画像信号が供給されず、かつ、スイッチＳＷ１、ＳＷ２、トランジスタＭ７が開放状態となる期間ｔ４（第４期間）を設けてもよい。また、この期間ｔ４は、期間ｔ１と異なり、信号ＰｃｌｍｐがＬｏとなっている。

本実施形態において、列ドライバ回路３３０間のばらつきを抑制するためのオフセット信号保持部３３２を配する。また、画像信号の信号電圧の昇圧時により多くの電流を流すための電流供給部３３３を配するだけでなく、さらに、電流供給部と入力ノードｎ１との間にスイッチＳＷ１が配される。これによって、信号出力回路３００において、列ドライバ回路間のばらつきを抑制し、かつ、高速な動作が実現できる。また、電流供給部３３３は、端子Ｔ１の電圧と端子Ｔ２の電圧との比較結果に応じて、一時的に、出力ノードｎ２に電流を供給する。このため、常にバッファアンプ３３１から供給する電流量を増加させる場合と比較して、消費電力の増加を抑制することができる。

さらに、バッファアンプ３３１のオフセット電圧Ｖｏｓが、正電圧と負電圧との両方の極性をとる可能性がある場合において、信号Ｐｃｌｍｐと信号ＥｎとのＨｉの期間が重ならないようにしてもよい。図５（ａ）、５（ｂ）に示されるように、信号Ｐｃｌｍｐと信号ＥｎとのそれぞれのＨｉ期間が重なっている場合を考える。オフセット電圧Ｖｏｓが正電圧で表されるとき（図５（ａ））には（Ｖｉｎ－Ｖｃｏｍｐ）≦Ｖｏｕｔであるため、供給部３３３２は動作せず、消費電力は変わらない。しかし、オフセット電圧Ｖｏｓが負電圧で表され（図５（ｂ））、かつ、｜Ｖｏｓ｜＞｜Ｖｃｏｍｐ｜の場合を考える。この場合、（Ｖｉｎ－Ｖｃｏｍｐ）＞Ｖｏｕｔとなり、信号Ｐｃｌｍｐと信号Ｅｎとが重なっている期間に、常に供給部３３３２が電流を供給し続けてしまい、消費電力を増加させてしまう。

このため、信号Ｐｃｌｍｐと信号ＥｎとのＨｉ期間が重ならないように、例えば、期間ｔ１と期間ｔ２との間に、図４（ｂ）に示されるように、信号Ｐｃｌｍｐと信号ＥｎとがともにＬｏとなる期間ｔ３（第３期間）を設けてもよい。期間ｔ３は、画素１１０に画像信号が供給されず、かつ、スイッチＳＷ１、ＳＷ２、トランジスタＭ７が開放状態となる期間である。

本実施形態において、バッファアンプ３３１の電流ソース能力よりも電流シンク能力の方が高いとして説明した。一方、バッファアンプ３３１の電流ソース能力が電流シンク能力よりも高く、高速化のためにはシンク電流のブーストが有効な場合、オフセット電圧Ｖｃｏｍｐを逆極性とし、また、供給部３３３２がシンク電流を引上げることで、同様の効果を得ることができる。

図６（ａ）、６（ｂ）に供給部３３３２の変形例を示す。供給部３３３２は、図３に示す２つのトランジスタＭ６、Ｍ７の組み合わせに限られることはない。例えば、図６（ａ）に示されるように、比較器３３３１での比較結果である電圧Ａｏｕｔと信号Ｅｎとが入力される組合せ回路３３３３と１つのトランジスタＭ８とによって、供給部３３３２が構成されていてもよい。この場合、電流供給部３３３から出力ノードｎ２へ電流を供給する電流経路の抵抗成分が小さくなるため、より大電流を供給することが可能となる。また、図６（ｂ）に示されるように、図６（ａ）の構成に、さらに定電流源３３３４を加えてもよい。この場合、出力ノードｎ２に供給する電流量の電源電圧Ｖｄｄや出力ノードｎ２の電圧Ｖｏｕｔに対する依存性が小さくなり、より高い精度で電流供給部３３３から出力ノードｎ２への電流の供給を制御可能となる。

また、オフセット電圧Ｖｃｏｍｐは、トランジスタＭ５が動作することによって与えられるオフセット成分Ｖｃｏｍｐ０だけとは限らない。例えば、製造ばらつきに起因するトランジスタＭ１とトランジスタＭ２とのミスマッチなどの影響によって、トランジスタＭ５が動作していない状態でも生じるオフセット成分Ｖｏｓｃｏｍｐが、オフセット電圧Ｖｃｏｍｐに含まれうる。つまり、オフセット電圧は、Ｖｃｏｍｐ＝Ｖｃｏｍｐ０＋Ｖｏｓｃｏｍｐで表される。上述のように、（Ｖｉｎ－Ｖｃｏｍｐ）≦Ｖｏｕｔとなると、電流供給部３３３は、出力ノードｎ２に電流を供給しなくなるため、オフセット電圧Ｖｃｏｍｐの値を小さく設計することが高速化においてより有利となる。しかしながら、オフセット成分Ｖｃｏｍｐ０やオフセット成分Ｖｏｓｃｏｍｐも、複数の列ドライバ回路３３０の間で値がばらつきを持つ。加えて、オフセット成分Ｖｏｓｃｏｍｐは、極性が正電圧にも負電圧にもなりうる。そのため、オフセット電圧Ｖｃｏｍｐの設計において、ばらつきの影響を無視できる程度にオフセット成分Ｖｃｏｍｐ０を大きな値とするか、ばらつきを低減する必要がある。

そこで、比較器３３３１は、図７に示すように、複数の列ドライバ回路３３０間での比較器３３３１のオフセットの差を抑制するための比較器用オフセット信号保持部３３３５を備えていてもよい。また、比較器３３３１は、トランジスタＭ５の動作または停止を切り替えるスイッチＳＷ３、ＳＷ４と、をさらに備えていてもよい。スイッチＳＷ３、ＳＷ４は、信号Ｅｎに従って動作し、スイッチＳＷ３、ＳＷ４の開放状態または接続状態が、スイッチＳＷ１と同じ状態で動作しうる。

期間ｔ１において、比較器用オフセット信号保持部３３３５はオフセット成分Ｖｏｓｃｏｍｐの保持を開始する。期間ｔ１が終わると、比較器用オフセット信号保持部３３３５は、複数の列ドライバ回路３３０の間での比較器３３３１のオフセットの差に応じた比較器用オフセット信号を保持する。本実施形態において、比較器用オフセット信号保持部３３３５は、比較器用オフセット信号として、それぞれの比較器３３３１に対応するオフセット成分Ｖｏｓｃｏｍｐを保持する。比較器用オフセット信号は、上述のオフセット信号保持部３３２に供給されるオフセット信号と同様に、例えば、表示装置１０の出荷前の検査や表示装置１０が備えるキャリブレーション機能などによって事前に制御回路４００などの記憶部に記憶されていてもよい。比較器用オフセット信号は、期間ｔ１の間に制御回路４００から比較器用オフセット信号保持部３３３５に供給される。次いで、期間ｔ２において、列ドライバ回路３３０間での比較器３３３１のオフセットの差を抑制する動作が行われる。つまり、オフセット電圧Ｖｃｏｍｐを与えるためのオフセット部は、比較器用オフセット信号保持部３３３５に保持されている比較器用オフセット信号（オフセット成分Ｖｏｓｃｏｍｐ）に応じてオフセット電圧Ｖｃｏｍｐを補正する。そして、オフセット部は、入力ノードｎ１の電圧Ｖｉｎを補正されたオフセット電圧Ｖｃｏｍｐを用いて補正する。これによって、オフセット成分Ｖｏｓｃｏｍｐによる影響を低減できる。つまり、オフセット電圧Ｖｃｏｍｐの列ドライバ回路３３０間でのばらつきが低減できるため、オフセット電圧Ｖｃｏｍｐをより小さな値とすることができるようになる。

また、比較器３３３１は、信号Ｅｎに応じてテイル電流源Ｉｔａｉｌの電流量を制御してもよい。例えば、期間ｔ１において、信号ＥｎがＬｏの場合、比較器３３３１をスタンバイ状態とし、テイル電流源Ｉｔａｉｌは、所望のスタンバイ電流を流すように構成してもよい。また、例えば、期間ｔ１において、比較器３３３１をパワーダウン状態とし、テイル電流源Ｉｔａｉｌは、電流を流さないよう構成してもよい。そして、期間ｔ２において、テイル電流源Ｉｔａｉｌは、スタンバイ状態やパワーダウン状態よりも多くの電流を流す動作状態となり、比較器３３３１の比較結果に応じて、出力ノードｎ２に電流を供給する。

さらに、比較器３３３１は、電流制御パルスＥｎ’に応じてテイル電流源Ｉｔａｉｌの電流量を制御するような構成としてもよい。この場合、図８に示されるように、列ドライバ回路３３０の高速化が有効となる信号ＥｎがＨｉになった直後から無効になるまでの間、比較器３３３１が安定して動作できるよう、パルスＥｎ’はパルスＥｎを包含するようなタイミングで入力されてもよい。つまり、図８に示されるように、上述の期間ｔ１と期間ｔ２との間の期間ｔ３において、テイル電流源Ｉｔａｉｌは、スタンバイ状態またはパワーダウン状態から動作状態に遷移してもよい。また、上述の期間ｔ２の後の期間ｔ４において、テイル電流源Ｉｔａｉｌは、動作状態からスタンバイ状態またはパワーダウン状態に遷移してもよい。

以上、本発明に係る実施形態を示したが、本発明はこれらの実施形態に限定されないことはいうまでもなく、本発明の要旨を逸脱しない範囲で、上述した実施形態は適宜変更、組み合わせが可能である。

以上のような表示装置１０は、種々の電子機器に組み込まれうる。そのような電子機器としては、例えば、カメラ、コンピュータ、携帯端末、車載表示装置等を挙げることができる。電子機器は、例えば、表示装置１０と、表示装置１０の駆動を制御する制御部とを含みうる。

ここでは、上述の表示装置１０をデジタルカメラの表示部に適用した実施形態について図９を用いて説明する。レンズ部９０１は被写体の光学像を撮像素子９０５に結像させる撮像光学系であり、フォーカスレンズや変倍レンズ、絞りなどを有している。レンズ部９０１におけるフォーカスレンズ位置、変倍レンズ位置、絞りの開口径などの駆動はレンズ駆動装置９０２を通じて制御部９０９によって制御される。

メカニカルシャッタ９０３はレンズ部９０１と撮像素子９０５との間に配置され、駆動はシャッタ駆動装置９０４を通じて制御部９０９によって制御される。撮像素子９０５は複数の画素によってレンズ部９０１で結像された光学像を画像信号に変換する。信号処理部９０６は撮像素子９０５から出力される画像信号にＡ／Ｄ変換、デモザイク処理、ホワイトバランス調整処理、符号化処理などを行う。

タイミング発生部９０７は撮像素子９０５および信号処理部９０６に、各種タイミング信号を出力する。制御部９０９は、例えばメモリ（ＲＯＭ，ＲＡＭ）とマイクロプロセッサ（ＣＰＵ）を有し、ＲＯＭに記憶されたプログラムをＲＡＭにロードしてＣＰＵが実行して各部を制御することによって、デジタルカメラの各種機能を実現する。制御部９０９が実現する機能には、自動焦点検出（ＡＦ）や自動露出制御（ＡＥ）が含まれる。

メモリ部９０８は制御部９０９や信号処理部９０６が画像信号を一時的に記憶したり、作業領域として用いたりする。媒体Ｉ／Ｆ部９１０は例えば着脱可能なメモリカードである記録媒体９１１を読み書きするためのインタフェースである。表示部９１２は、撮影した画像やデジタルカメラの各種情報を表示する。表示部９１２には、上述の表示装置１０が適用できる。表示部９１２としてデジタルカメラに搭載された表示装置１０は、制御部９０９によって駆動され、画像や各種情報を表示する。操作部９１３は電源スイッチ、レリーズボタン、メニューボタンなど、ユーザがデジタルカメラに指示や設定を行うためのユーザインタフェースである。

次いで、撮影時のデジタルカメラの動作について説明する。電源がオンされると、撮影スタンバイ状態となる。制御部９０９は、表示部９１２（表示装置１０）に画像や各種情報を表示させるための表示処理を開始する。撮影スタンバイ状態において撮影準備指示（例えば操作部９１３のレリーズボタンの半押し）が入力されると、制御部９０９は焦点検出処理を開始する。

そして、制御部９０９は得られたデフォーカス量と方向とから、レンズ部９０１のフォーカスレンズの移動量および移動方向を求め、レンズ駆動装置９０２を通じてフォーカスレンズを駆動し、撮像光学系の焦点を調節する。駆動後、必要に応じてコントラスト評価値に基づく焦点検出をさらに行ってフォーカスレンズ位置を微調整しても良い。

その後、撮影開始指示（例えばレリーズボタンの全押し）が入力されると、制御部９０９は記録用の撮影動作を実行し、得られた画像信号を信号処理部９０６で処理し、メモリ部９０８に記憶する。そして、制御部９０９はメモリ部９０８に記憶した画像信号を、媒体制御Ｉ／Ｆ部９１０を通じて記録媒体９１１に記録する。また、このとき制御部９０９は、撮影した画像を表示するように、表示部９１２（表示装置１０）を駆動してもよい。また、制御部９０９は、図示しない外部Ｉ／Ｆ部から画像信号をコンピュータ等の外部装置に出力してもよい。

１０：表示装置、１１０：画素、３３０：列ドライバ回路、３３２：オフセット信号保持部、３３３：電流供給部、ｎ１：入力ノード、ｎ２：出力ノード、ＳＷ１：スイッチ

Claims

行列状に配された複数の画素と、前記複数の画素に画像信号を供給するための複数の列ドライバ回路と、を含む表示装置であって、
前記複数の列ドライバ回路のそれぞれは、
入力ノードおよび出力ノードと、
前記入力ノードと前記出力ノードとの間に配された増幅器と、
前記複数の列ドライバ回路の間での前記増幅器のオフセットの差を抑制するために、前記入力ノードと前記増幅器との間に配されたオフセット信号保持部と、
前記入力ノードに接続される第１端子と前記出力ノードに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との比較結果に基づいて前記出力ノードに電流を供給する電流供給部と、
前記入力ノードと前記第１端子との間に配された第１スイッチと、を含み、
前記入力ノードに対し、前記オフセット信号保持部と前記第１スイッチとが並列に接続され、
前記電流供給部は、前記出力ノードに電流の供給するための電流経路の接続または開放を制御するための電流供給用スイッチを含み、
前記電流供給用スイッチの開放状態または接続状態は、前記第１スイッチと同じ状態で動作することを特徴とする表示装置。
前記複数の列ドライバ回路のそれぞれは、前記出力ノードと前記第２端子との間に配された第２スイッチをさらに含むことを特徴とする請求項１に記載の表示装置。
前記第２スイッチの開放状態または接続状態が、前記第１スイッチと同じ状態で動作することを特徴とする請求項２に記載の表示装置。
前記増幅器が、ソースフォロア回路を含むことを特徴とする請求項１乃至３の何れか１項に記載の表示装置。
前記電流供給部は、前記第１スイッチと前記第１端子との間に、前記入力ノードの電圧を所定のオフセット電圧を用いて補正するオフセット部をさらに備えることを特徴とする請求項１乃至４の何れか１項に記載の表示装置。
前記オフセット部による補正が、前記入力ノードの電圧から前記所定のオフセット電圧を減じる補正であり、
前記入力ノードの電圧から前記所定のオフセット電圧を減じた電圧が、前記第１端子に供給されることを特徴とする請求項５に記載の表示装置。
行列状に配された複数の画素と、前記複数の画素に画像信号を供給するための複数の列ドライバ回路と、を含む表示装置であって、
前記複数の列ドライバ回路のそれぞれは、
入力ノードおよび出力ノードと、
前記入力ノードと前記出力ノードとの間に配された増幅器と、
前記複数の列ドライバ回路の間での前記増幅器のオフセットの差を抑制するために、前記入力ノードと前記増幅器との間に配されたオフセット信号保持部と、
前記入力ノードに接続される第１端子と前記出力ノードに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との比較結果に基づいて前記出力ノードに電流を供給する電流供給部と、
前記入力ノードと前記第１端子との間に配された第１スイッチと、を含み、
前記入力ノードに対し、前記オフセット信号保持部と前記第１スイッチとが並列に接続され、
前記電流供給部は、前記第１スイッチと前記第１端子との間に、前記入力ノードの電圧を所定のオフセット電圧を用いて補正するオフセット部をさらに含み、前記オフセット部による補正は、前記入力ノードの電圧から前記所定のオフセット電圧を減じる補正であり、前記入力ノードの電圧から前記所定のオフセット電圧を減じた電圧が前記第１端子に供給されることを特徴とする表示装置。
第１期間において、前記オフセット信号保持部は前記複数の列ドライバ回路の間での前記増幅器のオフセットの差に応じたオフセット信号の保持を開始し、前記第１スイッチは開放状態であり、かつ、前記電流供給部は前記出力ノードに電流を供給せず、
前記第１期間の後の第２期間において、前記増幅器は前記オフセット信号保持部に保持されている前記オフセット信号に応じて補正した画像信号を前記複数の画素に供給し、前記第１スイッチは接続状態であり、前記電流供給部は前記第１端子の電圧と前記第２端子の電圧とに基づいて前記出力ノードに電流を供給することを特徴とする請求項１乃至７の何れか１項に記載の表示装置。
行列状に配された複数の画素と、前記複数の画素に画像信号を供給するための複数の列ドライバ回路と、を含む表示装置であって、
前記複数の列ドライバ回路のそれぞれは、
入力ノードおよび出力ノードと、
前記入力ノードと前記出力ノードとの間に配された増幅器と、
前記複数の列ドライバ回路の間での前記増幅器のオフセットの差を抑制するために、前記入力ノードと前記増幅器との間に配されたオフセット信号保持部と、
前記入力ノードに接続される第１端子と前記出力ノードに接続される第２端子とを有し、前記第１端子の電圧と前記第２端子の電圧との比較結果に基づいて前記出力ノードに電流を供給する電流供給部と、
前記入力ノードと前記第１端子との間に配された第１スイッチと、を含み、
前記入力ノードに対し、前記オフセット信号保持部と前記第１スイッチとが並列に接続され、
第１期間において、前記オフセット信号保持部は前記複数の列ドライバ回路の間での前記増幅器のオフセットの差に応じたオフセット信号の保持を開始し、前記第１スイッチは開放状態であり、かつ、前記電流供給部は前記出力ノードに電流を供給せず、
前記第１期間の後の第２期間において、前記増幅器は前記オフセット信号保持部に保持されている前記オフセット信号に応じて補正した画像信号を前記複数の画素に供給し、前記第１スイッチは接続状態であり、前記電流供給部は前記第１端子の電圧と前記第２端子の電圧とに基づいて前記出力ノードに電流を供給することを特徴とする表示装置。
前記電流供給部は、前記第２期間において、前記第１端子の電圧が前記第２端子の電圧よりも高い場合、前記出力ノードに電流を供給することを特徴とする請求項８又は９に記載の表示装置。
前記電流供給部は、前記第１端子の電圧と前記第２端子の電圧とを比較するための比較器をさらに備えることを特徴とする請求項８乃至１０の何れか１項に記載の表示装置。
前記電流供給部は、前記第１端子の電圧と前記第２端子の電圧とを比較するための比較器と、前記複数の列ドライバ回路の間での前記比較器のオフセットの差を抑制するための比較器用オフセット信号保持部と、をさらに備え、
前記第１期間において、前記比較器用オフセット信号保持部は、前記比較器のオフセットの差に応じた比較器用オフセット信号の保持を開始し、
前記第２期間において、前記オフセット部は、前記比較器用オフセット信号保持部に保持されている前記比較器用オフセット信号に応じて前記所定のオフセット電圧を補正し、前記入力ノードの電圧を補正された前記所定のオフセット電圧を用いて補正することを特徴とする請求項５または６に従属する請求項８、または、請求項５または６に従属する請求項８に従属する請求項１０に記載の表示装置。
前記比較器は、差動入力段を構成するために、ゲートが前記第１端子に接続された第１トランジスタと、ゲートが前記第２端子に接続された第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタのそれぞれドレインに接続された電流源と、を含み、
前記第１期間において、前記電流源は、第１状態となり、
前記第２期間において、前記電流源は、前記第１状態よりも多くの電流を流す第２状態となることを特徴とする請求項１１または１２に記載の表示装置。
前記第１状態において、前記電流源は、電流を流さないことを特徴とする請求項１３に記載の表示装置。
前記第１期間と前記第２期間との間の第３期間、および、前記第２期間の後の第４期間において、前記増幅器から前記複数の画素に画像信号が供給されず、かつ、前記第１スイッチは、開放状態であることを特徴とする請求項９乃至１４の何れか１項に記載の表示装置。
前記第１期間と前記第２期間との間の第３期間、および、前記第２期間の後の第４期間において、前記増幅器から前記複数の画素に画像信号が供給されず、かつ、前記第１スイッチは、開放状態であり、
前記第３期間において、前記電流源は、前記第１状態から前記第２状態に遷移し、
前記第４期間において、前記電流源は、前記第２状態から前記第１状態に遷移することを特徴とする請求項１３または１４に記載の表示装置。
請求項１乃至１６の何れか１項に記載の表示装置と、
前記表示装置の駆動を制御する制御部と、
を含む電子機器。