JP7172920B2 - 半導体装置 - Google Patents

Description

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子が形成されたＩＧＢＴ領域およびフリーホイールダイオード（以下では、ＦＷＤという）素子が形成されたＦＷＤ領域を有する半導体装置に関する。

従来より、ＩＧＢＴ領域およびＦＷＤ領域を有する半導体装置において、ＦＷＤ素子のスイッチング損失を低減した半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ^－型のドリフト層を構成する半導体基板を有しており、ドリフト層上にベース層が形成されている。そして、ＩＧＢＴ領域およびＦＷＤ領域では、ベース層を貫通するように複数のトレンチが形成され、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。また、ＩＧＢＴ領域には、トレンチと接するように、Ｎ^＋型のエミッタ領域が形成されている。そして、半導体基板のうちのベース層側の一面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。

半導体基板の一面と反対の他面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されていると共に、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。そして、半導体装置は、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。

また、ドリフト層とベース層との間には、Ｎ型のバリア領域が形成されている。そして、ベース層には、半導体基板の一面からバリア領域に達するようにピラー領域が形成され、ピラー領域は、上部電極とも接続されている。なお、ピラー領域は、隣合うトレンチの間にそれぞれ形成され、ＩＧＢＴ領域およびＦＷＤ領域の全体に渡って形成されている。

このような半導体装置では、バリア領域およびピラー領域が形成されていることにより、ＦＷＤ領域をダイオード動作させる際、正孔の注入が抑制される。このため、リカバリ電流を小さくでき、リカバリ時間を短くできる。したがって、スイッチング損失を低減できる。

特許５９１９１２１号公報

しかしながら、本発明者らが検討したところ、上記半導体装置では、短絡耐量が低下する可能性があることが確認された。

本発明は上記点に鑑み、スイッチング損失を低減しつつ、短絡耐量が低下することを抑制できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１は、ＩＧＢＴ素子として機能するＩＧＢＴ領域（１１）と、ＦＷＤ素子として機能するＦＷＤ領域（１２）とを有する半導体装置であって、第１導電型のドリフト層（３１）と、ドリフト層の表層部に形成された第２導電型のベース層（３２）と、ＩＧＢＴ領域において、ベース層の表層部にドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（４３）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（４４）と、を有する半導体基板（３０）と、エミッタ領域とドリフト層との間に位置するベース層の表面に配置されたゲート絶縁膜（３４）と、ゲート絶縁膜上に配置されたゲート電極（３５）と、ベース層およびエミッタ領域と電気的に接続される第１電極（４１）と、コレクタ層およびカソード層と電気的に接続される第２電極（４５）と、を備えている。そして、ＩＧＢＴ領域は、第１領域（１１ａ）と、第１領域と異なる第２領域（１１ｂ）とを有し、エミッタ領域は、第１領域および第２領域に形成され、ＦＷＤ領域およびＩＧＢＴ領域の第１領域には、第１電極と第２電極との間にＦＷＤ素子をダイオード動作させる順バイアスが印加された際、第２領域よりも、第２電極から注入されるキャリアが抜け易くなるキャリア引抜部（３２ａ、３８、３９）が形成されている。

これによれば、キャリア引抜部が形成されているＦＷＤ領域および第１領域により、スイッチング損失の低減を図ることができる。また、キャリア引抜部が形成されていない第２領域により、短絡耐量が低下することを抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 ダイオード動作している際の電子の流れを示す模式図である。 ダイオード動作している際のホール密度に関するシミュレーション結果を示す図である。 短絡電流が遮断された直後の温度分布に関するシミュレーション結果を示す図である。 リーク電流とピラー領域の有無との関係に関するシミュレーション結果を示す図である。 第１領域の幅と短絡耐量との関係に関する実験結果を示す図である。 第２実施形態における半導体装置の断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１に示されるように、半導体装置は、セル領域１０と、当該セル領域１０を囲む外周領域２０とを有している。本実施形態の半導体装置は、２つのセル領域１０を有している。そして、各セル領域１０には、ＩＧＢＴ素子として機能するＩＧＢＴ領域１１と、ＩＧＢＴ領域１１に隣接し、ＦＷＤ素子として機能するＦＷＤ領域１２とが形成されている。つまり、本実施形態の半導体装置は、同じチップ内にＩＧＢＴ領域１１とＦＷＤ領域１２とが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。

本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、各セル領域１０内において、一方向に沿って交互に形成されている。つまり、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、後述する半導体基板３０の面方向における一方向に沿って交互に形成されている。具体的には、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、配列方向における両端部にＩＧＢＴ領域１１が位置するように、交互に配列されている。

なお、図１中では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、紙面左右方向を長手方向とする矩形状とされており、紙面上下方向に沿って交互に形成されている。以下では、ＩＧＢＴ領域１１およびＦＷＤ領域１２において、ＩＧＢＴ領域１１とＦＷＤ領域１２との配列方向を幅方向ともいい、ＩＧＢＴ領域１１とＦＷＤ領域１２との配列方向に沿った長さを幅ともいう。そして、本実施形態では、ＩＧＢＴ領域１１は、幅が８００μｍとされており、ＦＷＤ領域１２は、幅が２５０μｍとされている。

以下、本実施形態の半導体装置の具体的な構成について説明する。

半導体装置は、図２および図３に示されるように、Ｎ^－型のドリフト層３１を構成する半導体基板３０を有している。なお、本実施形態では、半導体基板３０は、シリコン基板で構成されており、一面３０ａと他面３０ｂとの間の長さである厚さが１２０μｍとされている。つまり、半導体基板３０は、厚さがＦＷＤ領域１２の幅よりも薄くされている。そして、ドリフト層３１上には、Ｐ型のベース層３２が形成されている。言い換えると、半導体基板３０の一面３０ａ側には、ベース層３２が形成されている。

半導体基板３０には、一面３０ａ側からベース層３２を貫通してドリフト層３１に達するように複数のトレンチ３３が形成されている。これにより、ベース層３２は、トレンチ３３によって複数個に分離されている。本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２にそれぞれ形成されている。また、本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配列方向と交差する方向（すなわち、図１中の紙面左右方向）を長手方向としてストライプ状に形成されている。なお、隣合うトレンチ３３同士の間隔（すなわち、ピッチ間隔）は、例えば、６μｍ程度とされる。

そして、各トレンチ３３は、各トレンチ３３の壁面を覆うように形成されたゲート絶縁膜３４と、このゲート絶縁膜３４の上に形成されたポリシリコン等により構成されるゲート電極３５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

なお、ＩＧＢＴ領域１１に形成されたトレンチ３３に配置されているゲート電極３５は、図示しないゲート配線を介して外周領域２０に形成されたゲートパッド等と接続される。ゲートパッドは、図示しない可変抵抗を介して駆動回路と接続される。そして、このゲート電極３５には、所定のパルス状のゲート電圧が印加される。ＦＷＤ領域１２に形成されているトレンチ３３に配置されたゲート電極３５は、後述する上部電極４１と電気的に接続され、所定電位に維持されるようになっている。

ベース層３２の表層部には、ドリフト層３１よりも高不純物濃度とされたＮ^＋型のエミッタ領域３６が形成されている。すなわち、半導体基板３０の一面３０ａ側には、エミッタ領域３６が形成されている。また、ベース層３２の表層部には、ベース層３２よりも高不純物濃度とされたＰ^＋型のコンタクト領域３７が形成されている。具体的には、エミッタ領域３６は、ベース層３２内において終端し、かつ、トレンチ３３の側面に接するように形成されている。また、コンタクト領域３７は、エミッタ領域３６と同様に、ベース層３２内において終端するように形成されている。

より詳しくは、エミッタ領域３６は、隣合うトレンチ３３間の領域において、トレンチ３３の長手方向に沿ってトレンチ３３の側面に接するように棒状に延設され、トレンチ３３の先端よりも内側で終端する構造とされている。また、コンタクト領域３７は、エミッタ領域３６と接するように、トレンチ３３の長手方向に沿って棒状に延設されている。

なお、本実施形態では、トレンチ３３の壁面のうちのエミッタ領域３６とドリフト層３１との間に位置する部分が、エミッタ領域とドリフト層との間に位置するベース層の表面に相当する。また、図２および図３では、コンタクト領域３７は、エミッタ領域３６と同じ深さとされている図が示されているが、エミッタ領域３６より深くまで形成されていてもよい。

さらに、本実施形態では、ベース層３２には、当該ベース層３２をトレンチ３３の深さ方向に分割するように、ドリフト層３１よりも高不純物濃度とされたＮ型のバリア領域３８が形成されている。

そして、ＩＧＢＴ領域１１およびＦＷＤ領域１２には、ベース層３２に、半導体基板３０の一面３０ａからバリア領域３８に達するようにＮ型のピラー領域３９が形成されている。なお、ピラー領域３９は、バリア領域３８とほぼ同じ不純物濃度とされており、トレンチ３３の延設方向に沿って延設されている。

ここで、ＩＧＢＴ領域１１のうちのＦＷＤ領域１２側の領域を第１領域１１ａとし、ＩＧＢＴ領域１１のうちの第１領域１１ａと異なる領域を第２領域１１ｂとする。本実施形態では、上記のようにＩＧＢＴ領域１１およびＦＷＤ領域１２が配列されているため、ＦＷＤ領域１２で挟まれている部分のＩＧＢＴ領域１１では、第２領域１１ｂは、第１領域１１ａで挟まれた構成となる。また、ＩＧＢＴ領域１１とＦＷＤ領域１２との配列方向の両端部に位置するＩＧＢＴ領域１１では、配列方向の端部側の領域の全体が第２領域１１ｂとなる。

そして、ＦＷＤ領域１２には、全体的にピラー領域３９が形成されている。一方、ＩＧＢＴ領域１１では、第１領域１１ａのみにピラー領域３９が形成されており、第２領域１１ｂには、ピラー領域３９が形成されていない。つまり、ＩＧＢＴ領域１１は、ピラー領域３９が形成されている領域と、ピラー領域３９が形成されていない領域とが混在した状態となっている。言い換えると、ＩＧＢＴ領域１１は、ピラー領域３９が間引かれた構成となっている。

なお、本実施形態では、バリア領域３８およびピラー領域３９がキャリア引抜部に相当している。また、本実施形態では、第１領域１１ａは、ＦＷＤ領域１２との境界から最も離れた位置のピラー領域３９における当該境界と反対側の部分までとされている。つまり、後述する第１領域１１ａの幅とは、ＦＷＤ領域１２との境界と、境界から最も離れた位置のピラー領域３９における当該境界と反対側の部分との間の長さのことである。

半導体基板３０の一面３０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜４０が形成されている。そして、層間絶縁膜４０上には、層間絶縁膜４０に形成されたコンタクトホール４０ａを通じて、エミッタ領域３６、コンタクト領域３７（すなわち、ベース層３２）、およびピラー領域３９と電気的に接続される上部電極４１が形成されている。つまり、層間絶縁膜４０上には、ＩＧＢＴ領域１１においてエミッタ電極として機能し、ＦＷＤ領域１２においてアノード電極として機能する上部電極４１が形成されている。なお、上部電極４１は、ベース層３２、コンタクト領域３７、およびピラー領域３９とオーミック接合されていてもよいし、ベース層３２およびコンタクト領域３７とオーミック接合されると共にピラー領域３９とショットキー接合されていてもよい。

また、本実施形態では、層間絶縁膜４０には、ＦＷＤ領域１２において、ゲート電極３５を露出させるコンタクトホール４０ｂが形成されている。そして、上部電極４１は、このコンタクトホール４０ｂを通じてゲート電極３５とも接続されている。これにより、ＦＷＤ領域１２に形成されたゲート電極３５は、上部電極４１と同電位に維持される。本実施形態では、上部電極４１が第１電極に相当している。

ドリフト層３１のうちのベース層３２側と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ドリフト層３１よりも高不純物濃度とされたＮ型のバッファ層４２が形成されている。

そして、ＩＧＢＴ領域１１では、バッファ層４２を挟んでドリフト層３１と反対側にＰ^＋型のコレクタ層４３が形成され、ＦＷＤ領域１２では、バッファ層４２を挟んでドリフト層３１と反対側にＮ^＋型のカソード層４４が形成されている。つまり、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、半導体基板３０の他面３０ｂ側に形成される層がコレクタ層４３であるかカソード層４４であるかによって区画されている。そして、コレクタ層４３上の領域がＩＧＢＴ領域１１とされ、カソード層４４上の領域がＦＷＤ領域１２とされている。

コレクタ層４３およびカソード層４４を挟んでドリフト層３１と反対側（すなわち、半導体基板３０の他面３０ｂ）には、コレクタ層４３およびカソード層４４と電気的に接続される下部電極４５が形成されている。つまり、ＩＧＢＴ領域１１においてはコレクタ電極として機能し、ＦＷＤ領域１２においてはカソード電極として機能する下部電極４５が形成されている。本実施形態では、下部電極４５は、コレクタ層４３およびカソード層４４とオーミック接合されている。また、本実施形態では、下部電極４５が第２電極に相当している。

そして、上記のように構成されていることにより、ＦＷＤ領域１２においては、ベース層３２およびコンタクト領域３７をアノードとし、ドリフト層３１、バッファ層４２、カソード層４４をカソードとしてＰＮ接合されたＦＷＤ素子が構成されている。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板３０は、コレクタ層４３、カソード層４４、ドリフト層３１、エミッタ領域３６、コンタクト領域３７、バリア領域３８、ピラー領域３９を含んだ構成となっている。

次に、上記半導体装置の作動について説明しつつ、さらに半導体装置の詳細な構成について説明する。

ＩＧＢＴ領域１１に形成されたＩＧＢＴ素子の作動については、従来と同様である。簡単に説明すると、ＩＧＢＴ素子は、ゲート電極３５に印加されるゲート電圧が制御されることにより、ベース層３２のうちのトレンチ３３と接する部分に形成されるチャネルの有無が制御される。これにより、ＩＧＢＴ素子は、エミッタ－コレクタ間に電流を流したり、遮断したりするスイッチング動作を行う。

そして、ＦＷＤ領域１２に形成されたＦＷＤ素子は、上部電極４１と下部電極４５との間に順バイアスが印加されることにより、下部電極４５からカソード層４４に電子が注入されると共に、上部電極４１からコンタクト領域３７に正孔が注入されることでダイオード動作する。この際、本実施形態では、ＦＷＤ領域１２およびＩＧＢＴ領域１１の第１領域１１ａには、ピラー領域３９が形成されている。このため、図４に示されるように、下部電極４５から注入された電子は、ピラー領域３９から上部電極４１へと低抵抗な状態で抜ける。したがって、バリア領域３８およびピラー領域３９と、ベース層３２との間のＰＮ接合に順バイアスが印加され難くなり、上部電極４１からの正孔の注入を低減できる。なお、図４では、電子を「ｅ」として示している。

このため、上部電極４１と下部電極４５との間の電圧が順バイアスから逆バイアスに切り替わった際、正孔の注入が抑制されているため、リカバリ電流を小さくでき、リカバリ時間を短くできる。したがって、スイッチング損失を低減することができる。なお、本実施形態では、電子が第２電極から注入されるキャリアに相当する。

ここで、ピラー領域３９がＩＧＢＴ領域１１およびＦＷＤ領域１２の全体に渡って形成された従来の半導体装置（以下では、単に従来の半導体装置ともいう）について、本発明者らが検討した結果を図５および図６を参照しつつ説明する。

まず、図５に示されるように、半導体装置をダイオード動作させた際、ホール濃度は、ＦＷＤ領域１２で高くなることが確認される。そして、ＩＧＢＴ領域１１では、ＦＷＤ領域１２との境界側と反対側をＩＧＢＴ領域１１の幅方向における中心側（以下では、単に中心側ともいう）とすると、ホール濃度は、ＦＷＤ領域１２との境界側から中心側に向かって順に低くなることが確認される。これは、ダイオード動作時においては、カソード層４４（すなわち、半導体基板３０の他面３０ｂ）に注入される電子は、一面３０ａ側に向かって約４５°の広がりを持って拡散しながら移動するためである。つまり、ＩＧＢＴ領域１１では、元々、ＦＷＤ領域１２との境界から半導体基板３０の厚さ以上の部分に電子が到達し難く、ホールが注入され難い状態となっている。

また、図６に示されるように、半導体装置が短絡してＩＧＢＴ領域１１に大電流である短絡電流が流れ、当該短絡電流が遮断された直後の温度分布は、ＦＷＤ領域１２との境界側から中心側に向かって高くなることが確認される。これは、ＩＧＢＴ領域１１のうちのＦＷＤ領域１２との境界側の領域では、大電流が流れたことによって発生する熱がＦＷＤ領域１２側へと放熱されるためである。

さらに、本発明者らは、リーク電流と、ピラー領域３９の有無との関係について鋭意検討を行い、図７に示す結果を得た。

図７に示されるように、リーク電流は、温度が高くなるほど電子が上部電極４１側へと抜け易くなるために大きくなる。そして、ピラー領域３９が形成されている場合には、ピラー領域３９が形成されていない場合よりも電子が上部電極４１側へと抜け易くなるため、リーク電流が大きくなり易いことが確認される。

つまり、半導体装置は、短絡時においては、ＩＧＢＴ領域１１における中心側の領域がＦＷＤ領域１２との境界側の領域より温度が高くなり易いため、この領域にピラー領域３９が形成されていると、リーク電流が大きくなることによって短絡耐量が低下し易い。このため、従来の半導体装置のように、ＩＧＢＴ領域１１およびＦＷＤ領域１２の全体に渡ってピラー領域３９が形成されている場合には、短絡耐量が低下する。

したがって、本実施形態の半導体装置では、ＩＧＢＴ領域１１は、ＦＷＤ領域１２側の第１領域１１ａにピラー領域３９が形成されており、第１領域１１ａと異なる第２領域１１ｂにはピラー領域３９を形成しないようにしている。このため、スイッチング損失を低減しつつ、短絡耐量を向上させることができる。

そして、本発明者らは、さらに、第１領域１１ａにおける幅について鋭意検討を行い、図８に示す実験結果を得た。なお、図８は、半導体基板３０の厚さを１２０μｍとし、ＦＷＤ領域１２の幅を２５０μｍとした実験結果を示す図である。また、図８では、ＩＧＢＴ領域１１とカソード層４４との境界を基準（すなわち、図８中の第１領域の幅が０）としている。

図８に示されるように、リカバリ損失（すなわち、スイッチング損失）は、第１領域１１ａの幅が１２０μｍまでは急峻に低下するが、１２０μｍ以上の範囲ではあまり変化しない。すなわち、リカバリ損失は、半導体基板３０の厚さが１２０μｍとされている場合、第１領域１１ａの幅を半導体基板３０の厚さ以上としてもあまり変化しない。

一方、短絡耐量は、第１領域１１ａの幅が２５０μｍまではほぼ一定であるが、第１領域１１ａの幅が２５０μｍ以上となると急峻に低下する。すなわち、短絡耐量は、ＦＷＤ領域１２の幅が２５０μｍである場合、第１領域１１ａの幅をＦＷＤ領域１２の幅以上とすると急峻に低下する。

このため、本実施形態では、第１領域１１ａの幅は、半導体基板３０の厚さ以上であって、ＦＷＤ領域１２の幅以下となるように形成されている。

以上説明したように、本実施形態では、ＦＷＤ領域１２には、ピラー領域３９が形成されている。また、ＩＧＢＴ領域１１は、ピラー領域３９が形成された第１領域１１ａと、ピラー領域３９が形成されていない第２領域１１ｂとを有している。このため、ピラー領域３９が形成されているＦＷＤ領域１２および第１領域１１ａにより、スイッチング損失の低減を図ることができる。また、ピラー領域３９が形成されていない第２領域１１ｂにより、短絡耐量が低下することを抑制できる。

そして、本実施形態では、第１領域１１ａは、ＦＷＤ領域１２との境界側に形成されている。また、第１領域１１ａの幅は、半導体基板３０の厚さ以上であって、ＦＷＤ領域１２の幅以下とされている。このため、スイッチング損失を十分に低減しつつ、短絡耐量が低下することを抑制できる。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＩＧＢＴ領域１１の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図９に示されるように、バリア領域３８およびピラー領域３９は形成されていない。そして、ベース層３２は、第１領域１１ａに位置する第１ベース層３２ａが、第２領域１１ｂに位置する第２ベース層３２ｂよりも不純物濃度が低くされている。なお、特に図示しないが、ＦＷＤ領域１２は、第１領域１１ａと同様の構成とされている。

このように、ベース層３２の不純物濃度を変化させることによって上部電極４１への電子の引く抜き易さを変化させた半導体装置としても、上記第１実施形態と同様の効果を得ることができる。なお、本実施形態では、第１ベース層３２ａがキャリア引抜部に相当する。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。

また、上記各実施形態において、トレンチゲート型の半導体装置ではなく、半導体基板３０の一面３０ａ上にゲート電極３５が配置されるプレーナ型の半導体装置としてもよい。

さらに、上記各実施形態において、セル領域１０は、１つとされていてもよいし、３つ以上の複数とされていてもよい。また、ＦＷＤ領域１２は、１つのセル領域１０内に１つのみ形成されるようにしてもよい。

また、上記各実施形態において、第１領域１１ａは、ＦＷＤ領域１２側に形成されていなくてもよい。さらに、第１領域１１ａの幅は、半導体基板１０の厚さ未満とされていてもよいし、ＦＷＤ領域１２の幅より広くされていてもよい。このような半導体装置としても、ＩＧＢＴ領域１１を第１領域１１ａと第２領域１１ｂとを有する構成とすることにより、スイッチング損失を低減しつつ、短絡耐量が低下することを抑制できる。

そして、上記第１実施形態において、特に図示しないが、バリア領域３８は、ドリフト層３１とベース層３２との間に配置されていてもよい。また、上記第１実施形態において、特に図示しないが、バリア領域３８が形成されておらず、キャリア引抜部がピラー領域３９のみで構成されるようにしてもよい。さらに、上記第１実施形態において、ピラー領域３９の不純物濃度を変化させることにより、キャリアの引き抜き易さを変化させるようにしてもよい。この場合、例えば、第１領域１１ａに形成されるピラー領域３９は、第２領域１１ｂに形成されるピラー領域３９よりも不純物濃度が濃くなるようにするようにすればよい。

さらに、上記第１実施形態において、コンタクト領域３７は、形成されていなくてもよいし、ピラー領域３９と離れて形成されていてもよい。つまり、半導体装置は、ベース層３２が半導体基板３０の一面３０ａから露出する構成とされていてもよい。

また、上記第１、第２実施形態において、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、隣接して配置されていなくてもよい。例えば、ＩＧＢＴ領域１１とＦＷＤ領域１２の間に、繋ぎ領域等の領域が配置されていてもよい。

１１ ＩＧＢＴ領域
１１ａ 第１領域
１１ｂ 第２領域
１２ ＦＷＤ領域
３１ ドリフト層
３２ ベース層
３６ エミッタ領域
３８ バリア領域
３９ ピラー領域
４１ 上部電極（第１電極）
４３ コレクタ層
４４ カソード層
４５ 下部電極（第２電極）

Claims (5)

1. ＩＧＢＴ素子として機能するＩＧＢＴ領域（１１）と、ＦＷＤ素子として機能するＦＷＤ領域（１２）とを有する半導体装置であって、
   第１導電型のドリフト層（３１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ベース層の表層部に前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型のエミッタ領域（３６）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４３）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４４）と、を有する半導体基板（３０）と、
   前記エミッタ領域と前記ドリフト層との間に位置する前記ベース層の表面に配置されたゲート絶縁膜（３４）と、
   前記ゲート絶縁膜上に配置されたゲート電極（３５）と、
   前記ベース層および前記エミッタ領域と電気的に接続される第１電極（４１）と、
   前記コレクタ層および前記カソード層と電気的に接続される第２電極（４５）と、を備え、
   前記ＩＧＢＴ領域は、第１領域（１１ａ）と、前記第１領域と異なる第２領域（１１ｂ）とを有し、
   前記エミッタ領域は、前記第１領域および前記第２領域に形成され、
   前記ＦＷＤ領域および前記ＩＧＢＴ領域の第１領域には、前記第１電極と前記第２電極との間に前記ＦＷＤ素子をダイオード動作させる順バイアスが印加された際、前記第２領域よりも、前記第２電極から注入されるキャリアが抜け易くなるキャリア引抜部（３２ａ、３８、３９）が形成されている半導体装置。
2. 前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に前記第１領域が配置されている請求項１に記載の半導体装置。
3. 前記ＩＧＢＴ領域および前記ＦＷＤ領域の配列方向に沿った長さを幅とすると、
   前記ＩＧＢＴ領域は、前記第１領域の幅が前記半導体基板の厚さ以上とされている請求項２記載の半導体装置。
4. 前記ＩＧＢＴ領域および前記ＦＷＤ領域の配列方向に沿った長さを幅とすると、
   前記ＩＧＢＴ領域は、前記第１領域の幅が前記ＦＷＤ領域の幅以下とされている請求項２または３に記載の半導体装置。
5. 前記ベース層と前記ドリフト層との間、または前記ベース層内に形成された第１導電型のバリア領域（３８）と、
   前記ベース層に形成され、前記バリア領域と接続されると共に前記第１電極と接続される第１導電型のピラー領域（３９）と、を有する前記キャリア引抜部が形成された請求項１ないし４のいずれか１つに記載の半導体装置。

Images