[go: up one dir, main page]

JP7144112B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7144112B2
JP7144112B2 JP2018174816A JP2018174816A JP7144112B2 JP 7144112 B2 JP7144112 B2 JP 7144112B2 JP 2018174816 A JP2018174816 A JP 2018174816A JP 2018174816 A JP2018174816 A JP 2018174816A JP 7144112 B2 JP7144112 B2 JP 7144112B2
Authority
JP
Japan
Prior art keywords
lead
resin
terminal portion
semiconductor device
lead terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018174816A
Other languages
English (en)
Other versions
JP2020047758A (ja
Inventor
光俊 齊藤
康文 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2018174816A priority Critical patent/JP7144112B2/ja
Priority to US16/573,244 priority patent/US11227827B2/en
Publication of JP2020047758A publication Critical patent/JP2020047758A/ja
Priority to US17/643,979 priority patent/US11600561B2/en
Priority to JP2022143730A priority patent/JP7367154B2/ja
Application granted granted Critical
Publication of JP7144112B2 publication Critical patent/JP7144112B2/ja
Priority to US18/164,410 priority patent/US11776891B2/en
Priority to US18/454,582 priority patent/US12113009B2/en
Priority to JP2023175952A priority patent/JP7569912B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for individual devices of subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for individual devices of subclass H10D
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0655—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D
    • H01L25/072—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group subclass H10D the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05014—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本開示は、半導体装置に関する。
トランジスタに代表される半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、従来の半導体装置の一例が開示されている。同文献に開示された半導体装置は、半導体素子、複数のリードおよび封止樹脂を備えている。半導体素子は、複数のリードのいずれかに搭載されており、複数のリードに導通している。封止樹脂は、複数のリードの一部ずつと半導体素子とを覆っている。半導体素子を搭載するリードの裏面は封止樹脂から露出しており、回路基板等に実装される際に、裏面端子や放熱パッドとして用いられる。しかしながら、実装後の外観からは、当該裏面端子や放熱パッドが回路基板等に接合されているかどうか判別できない。
特開２０１３－６９７２０号公報
本開示は、上記した事情のもとで考え出されたものであって、実装後の外観からでも、半導体素子を搭載するリードと回路基板等との接合を確認できる半導体装置を提供することをその課題とする。
本開示によって提供される半導体装置は、半導体素子と、前記半導体素子を搭載する搭載部、および、前記搭載部に繋がる第１端子部を有する第１リードと、前記第１リードの一部および前記半導体素子を覆う封止樹脂とを備える半導体装置であって、前記搭載部は、厚さ方向において互いに反対側を向く搭載部主面および搭載部裏面を有し、前記搭載部主面に前記半導体素子を搭載し、前記封止樹脂は、前記厚さ方向において互いに反対側を向く樹脂主面および樹脂裏面と、当該樹脂主面および樹脂裏面を繋ぐ樹脂側面とを有し、前記搭載部裏面は、前記樹脂裏面と面一であり、前記第１端子部は、前記樹脂裏面から露出する第１端子部裏面を有し、前記第１端子部裏面は、前記樹脂側面まで延びていることを特徴とする。
本開示によれば、半導体素子を搭載する第１リードは、第１端子部を有する。第１端子部は、樹脂裏面から露出する第１端子部裏面を有し、第１端子部裏面は、樹脂側面まで延びている。したがって、実装後の外観からでも、第１端子部裏面からはみ出るはんだを見ることで、第１リードの接合状態を確認できる。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態にかかる半導体装置を示す斜視図である。 図１に示す半導体装置の平面図である。 図１に示す半導体装置の正面図である。 図１に示す半導体装置の底面図である。 図１に示す半導体装置の右側面図である。 図２のＶＩ－ＶＩ線に沿う断面図である。 図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 図１に示す半導体装置の製造工程を説明する平面図である。 （ａ）は図１に示す半導体装置を回路基板に実装した状態を示す斜視図であり、（ｂ）は従来の半導体装置を回路基板に実装した状態を示す斜視図である。 本開示の第２実施形態にかかる半導体装置を示す斜視図である。 図１１に示す半導体装置の右側面図である。 本開示の第３実施形態にかかる半導体装置を示す底面図である。 本開示の第４実施形態にかかる半導体装置を示す底面図である。 本開示の第５実施形態にかかる半導体装置を示す底面図である。 本開示の第６実施形態にかかる半導体装置を示す底面図である。 本開示の第７実施形態にかかる半導体装置を示す底面図である。 本開示の第８実施形態にかかる半導体装置を示す斜視図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
〔第１実施形態〕
図１～図７に基づき、本開示の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、複数のリード１～５、半導体素子６、ボンディングワイヤ７１，７２、および封止樹脂８を備える。
図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す平面図である。図２においては、理解の便宜上、封止樹脂８を透過して、封止樹脂８の外形を想像線（二点鎖線）で示している。図３は、半導体装置Ａ１を示す正面図である。図４は、半導体装置Ａ１を示す底面図である。図５は、半導体装置Ａ１を示す右側面図である。図６は、図２のＶＩ－ＶＩ線に沿う断面図である。図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。
これらの図に示す半導体装置Ａ１は、様々な機器の回路基板に表面実装される装置である。半導体装置Ａ１の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置Ａ１の厚さ方向をｚ方向とし、ｚ方向に直交する半導体装置Ａ１の一方の辺に沿う方向（図２における左右方向）をｘ方向、ｚ方向およびｘ方向に直交する方向（図２における上下方向）をｙ方向とする。半導体装置Ａ１の大きさは特に限定されず、本実施形態においては、たとえばｘ方向寸法が１～１０ｍｍ程度、ｙ方向寸法が１～１０ｍｍ程度、ｚ方向寸法が０．３～３ｍｍ程度である。
複数のリード１～５は、半導体素子６を支持するとともに、半導体素子６と導通している。リード１～５は、たとえば、金属板に打ち抜き加工や折り曲げ加工等を施すことにより形成されている。リード１～５は、金属からなり、好ましくはＣｕおよびＮｉのいずれか、またはこれらの合金や４２アロイなどからなる。本実施形態においては、リード１～５が、Ｃｕからなる場合を例に説明する。リード１～５の厚さは、たとえば０．０８～０．５ｍｍであり、本実施形態においては０．１２５ｍｍ程度である。以降の説明においては、第１リード１、第２リード２、第３リード３、第４リード４、および第５リード５と記載する。なお、まとめて示す場合は、リード１～５と記載する。
図２に示すように、第１リード１は、半導体装置Ａ１のｙ方向の中央に配置され、ｘ方向の全体に広がっている。第２リード２と第３リード３とは、ｙ方向において、第１リード１を挟んで互いに反対側に、それぞれ第１リード１から離間して配置されている。第４リード４と第５リード５とは、ｙ方向において、第１リード１を挟んで互いに反対側に、それぞれ第１リード１から離間して配置されている。第２リード２と第４リード４とは、ｙ方向において同じ側（図２においては下側）で、ｘ方向に並んで互いに離間して配置されている。第３リード３と第５リード５とは、ｙ方向において同じ側（図２においては上側）で、ｘ方向に並んで互いに離間して配置されている。ｚ方向視寸法は、第１リード１が最大であり、第４リード４および第５リード５が最小である。
第１リード１は、搭載部１１０、第１リード端子部１２０、および第１リード連結部１３０を備える。
搭載部１１０は、ｚ方向視において、第１リード１の中央に位置し、ｚ方向視略矩形状である。搭載部１１０は、搭載部主面１１１および搭載部裏面１１２を有する。搭載部主面１１１および搭載部裏面１１２は、ｚ方向において互いに反対側を向いている。搭載部主面１１１は、図３および図５の上方を向く面である。搭載部主面１１１は、半導体素子６が搭載される面である。搭載部裏面１１２は、図３および図５の下方を向く面である。搭載部裏面１１２は、封止樹脂８から露出して、裏面端子になる。
第１リード端子部１２０は、搭載部１１０に繋がっており、ｚ方向視矩形状である。第１リード端子部１２０は、搭載部１１０のｘ方向の一方端面に、ｙ方向両端と中央の間にそれぞれ１個ずつ配置されている。また、第１リード端子部１２０は、搭載部１１０のｘ方向の他方端面にも、ｙ方向両端と中央の間にそれぞれ１個ずつ配置されている。つまり、第１リード端子部１２０は、合計４個配置されている。各第１リード端子部１２０は、第１リード端子部主面１２１、第１リード端子部裏面１２２、および第１リード端子部端面１２３を有する。第１リード端子部主面１２１および第１リード端子部裏面１２２は、ｚ方向において互いに反対側を向いている。第１リード端子部主面１２１は、図３および図５の上方を向く面である。第１リード端子部主面１２１と搭載部主面１１１とは、面一になっている。第１リード端子部裏面１２２は、図３および図５の下方を向く面である。第１リード端子部裏面１２２と搭載部裏面１１２とは、面一になっている。第１リード端子部端面１２３は、第１リード端子部主面１２１および第１リード端子部裏面１２２を繋ぐ面であり、ｘ方向外側を向いている。第１リード端子部裏面１２２および第１リード端子部端面１２３は、封止樹脂８から露出して繋がっており、端子になる（図６参照）。第１リード端子部１２０のうち図２における右上の第１リード端子部１２０を本発明の「第１端子部」とした場合、右下の第１リード端子部１２０が、本発明の「第２端子部」に相当し、左側の２個の第１リード端子部１２０が、本発明の「第３端子部」に相当する。
第１リード連結部１３０は、搭載部１１０に繋がっており、ｚ方向視において、搭載部１１０の周囲を囲むよう配置されている。第１リード連結部１３０の厚さ（ｚ方向の寸法）は、搭載部１１０の厚さの半分程度である。第１リード連結部１３０は、たとえばハーフエッチング処理により形成される。第１リード連結部１３０は、第１リード連結部主面１３１、第１リード連結部裏面１３２、および第１リード連結部端面１３３を有する。第１リード連結部主面１３１および第１リード連結部裏面１３２は、ｚ方向において互いに反対側を向いている。第１リード連結部主面１３１は、図３および図５の上方を向く面である。第１リード連結部主面１３１と搭載部主面１１１とは、面一になっている。したがって、搭載部主面１１１、第１リード端子部主面１２１および第１リード連結部主面１３１は、面一の一体となった面になっている（図２参照）。第１リード連結部裏面１３２は、図３および図５の下方を向く面である。第１リード連結部１３０は、ｘ方向に突出する４つの突出部分を有している。ｚ方向視において、各突出部分は、それぞれ、第１リード連結部１３０のｘ方向外側を向く各面において、ｙ方向の各端縁とこれに隣接する第１リード端子部１２０との間に配置されている。第１リード連結部端面１３３は、第１リード連結部主面１３１および第１リード連結部裏面１３２を繋ぐ面のうち、突出部分のｘ方向を向く面であり、封止樹脂８から露出する面である。
第１リード１のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、搭載部裏面１１２、第１リード端子部裏面１２２、第１リード端子部端面１２３、および第１リード連結部端面１３３に表層めっき層が形成されている。表層めっき層は、第１リード１の母材よりもはんだ濡れ性が高い材質からなり、本実施形態においては、たとえばＡｕからなる。表層めっき層は、後述する製造方法において置換型の無電解めっきによって形成される。
第２リード２は、ｚ方向視において、半導体装置Ａ１の角部（図２においては右下の角部）に配置され、ワイヤボンディング部２１０、第２リード端子部２２０、および第２リード連結部２３０を備える。
ワイヤボンディング部２１０は、ｚ方向視において、第２リード１の略中央に位置し、ｘ方向に長い矩形状である。ワイヤボンディング部２１０は、ワイヤボンディング部主面２１１およびワイヤボンディング部裏面２１２を有する。ワイヤボンディング部主面２１１およびワイヤボンディング部裏面２１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面２１１は、図３および図５の上方を向く面である。ワイヤボンディング部主面２１１は、ボンディングワイヤ７２がボンディングされる面である。ワイヤボンディング部裏面２１２は、図３および図５の下方を向く面である。
第２リード端子部２２０は、ワイヤボンディング部２１０に繋がっており、ｚ方向視矩形状である。第２リード端子部２２０は、ワイヤボンディング部２１０のｙ方向の一方端面（半導体装置Ａ１の外側を向く端面）にｘ方向に３個並んで配置されている。第２リード端子部２２０は、第２リード端子部主面２２１、第２リード端子部裏面２２２、および第２リード端子部端面２２３を有する。第２リード端子部主面２２１および第２リード端子部裏面２２２は、ｚ方向において互いに反対側を向いている。第２リード端子部主面２２１は、図３および図５の上方を向く面である。第２リード端子部主面２２１とワイヤボンディング部主面２１１とは、面一になっている。第２リード端子部裏面２２２は、図３および図５の下方を向く面である。第２リード端子部裏面２２２とワイヤボンディング部裏面２１２とは、面一になっている。第２リード端子部端面２２３は、第２リード端子部主面２２１および第２リード端子部裏面２２２を繋ぐ面であり、ｙ方向外側を向いている。ワイヤボンディング部裏面２１２、第２リード端子部裏面２２２および第２リード端子部端面２２３は、封止樹脂８から露出して繋がっており、端子になる。
第２リード連結部２３０は、ワイヤボンディング部２１０に繋がっており、ｚ方向視において、ワイヤボンディング部２１０の周囲を囲むよう配置されている。第２リード連結部２３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部２１０の厚さの半分程度である。第２リード連結部２３０は、たとえばハーフエッチング処理により形成される。第２リード連結部２３０は、第２リード連結部主面２３１、第２リード連結部裏面２３２、および第２リード連結部端面２３３を有する。第２リード連結部主面２３１および第２リード連結部裏面２３２は、ｚ方向において互いに反対側を向いている。第２リード連結部主面２３１は、図３および図５の上方を向く面である。第２リード連結部主面２３１とワイヤボンディング部主面２１１とは、面一になっている。したがって、ワイヤボンディング部主面２１１、第２リード端子部主面２２１および第２リード連結部主面２３１は、面一の一体となった面になっている（図２参照）。第２リード連結部裏面２３２は、図３および図５の下方を向く面である。第２リード連結部２３０は、ｘ方向（図２において右方向）に突出する突出部分を有している。第２リード連結部端面２３３は、第２リード連結部主面２３１および第２リード連結部裏面２３２を繋ぐ面のうち、突出部分のｘ方向を向く面であり、封止樹脂８から露出する面である。
第２リード２のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、ワイヤボンディング部裏面２１２、第２リード端子部裏面２２２、第２リード端子部端面２２３、および第２リード連結部端面２３３に表層めっき層が形成されている。当該表層めっき層は、第１リード１の表層めっき層と同様であって、たとえばＡｕからなり、置換型の無電解めっきによって形成される。
第３リード３は、ｚ方向視において、半導体装置Ａ１の角部（図２においては右上の角部）に配置され、ワイヤボンディング部３１０、第３リード端子部３２０、および第３リード連結部３３０を備える。
ワイヤボンディング部３１０は、ｚ方向視において、第３リード３の略中央に位置し、ｘ方向に長い矩形状である。ワイヤボンディング部３１０は、ワイヤボンディング部主面３１１およびワイヤボンディング部裏面３１２を有する。ワイヤボンディング部主面３１１およびワイヤボンディング部裏面３１２は、ｚ方向において互いに反対側を向いている。ワイヤボンディング部主面３１１は、図３および図５の上方を向く面である。ワイヤボンディング部主面３１１は、ボンディングワイヤ７２がボンディングされる面である。ワイヤボンディング部裏面３１２は、図３および図５の下方を向く面である。
第３リード端子部３２０は、ワイヤボンディング部３１０に繋がっており、ｚ方向視矩形状である。第３リード端子部３２０は、ワイヤボンディング部３１０のｙ方向の一方端面（半導体装置Ａ１の外側を向く端面）にｘ方向に３個並んで配置されている。第３リード端子部３２０は、第３リード端子部主面３２１、第３リード端子部裏面３２２、および第３リード端子部端面３２３を有する。第３リード端子部主面３２１および第３リード端子部裏面３２２は、ｚ方向において互いに反対側を向いている。第３リード端子部主面３２１は、図３および図５の上方を向く面である。第３リード端子部主面３２１とワイヤボンディング部主面３１１とは、面一になっている。第３リード端子部裏面３２２は、図３および図５の下方を向く面である。第３リード端子部裏面３２２とワイヤボンディング部裏面３１２とは、面一になっている。第３リード端子部端面３２３は、第３リード端子部主面３２１および第３リード端子部裏面３２２を繋ぐ面であり、ｙ方向外側を向いている。ワイヤボンディング部裏面３１２、第３リード端子部裏面３２２および第３リード端子部端面３２３は、封止樹脂８から露出して繋がっており、端子になる。
第３リード連結部３３０は、ワイヤボンディング部３１０に繋がっており、ｚ方向視において、ワイヤボンディング部３１０の周囲を囲むよう配置されている。第３リード連結部３３０の厚さ（ｚ方向の寸法）は、ワイヤボンディング部３１０の厚さの半分程度である。第３リード連結部３３０は、たとえばハーフエッチング処理により形成される。第３リード連結部３３０は、第３リード連結部主面３３１、第３リード連結部裏面３３２、および第３リード連結部端面３３３を有する。第３リード連結部主面３３１および第３リード連結部裏面３３２は、ｚ方向において互いに反対側を向いている。第３リード連結部主面３３１は、図３および図５の上方を向く面である。第３リード連結部主面３３１とワイヤボンディング部主面３１１とは、面一になっている。したがって、ワイヤボンディング部主面３１１、第３リード端子部主面３２１および第３リード連結部主面３３１は、面一の一体となった面になっている（図２参照）。第３リード連結部裏面３３２は、図３および図５の下方を向く面である。第３リード連結部３３０は、ｘ方向（図２において右方向）に突出する突出部分を有している。第３リード連結部端面３３３は、第３リード連結部主面３３１および第３リード連結部裏面３３２を繋ぐ面のうち、突出部分のｘ方向を向く面であり、封止樹脂８から露出する面である。
第３リード３のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、ワイヤボンディング部裏面３１２、第３リード端子部裏面３２２、第３リード端子部端面３２３、および第３リード連結部端面３３３に表層めっき層が形成されている。当該表層めっき層は、第１リード１の表層めっき層と同様であって、たとえばＡｕからなり、置換型の無電解めっきによって形成される。
第４リード４は、ｚ方向視において、半導体装置Ａ１の角部（図２においては左下の角部）に配置され、第４リード端子部４２０、および第４リード連結部４３０を備える。
第４リード端子部４２０は、ｚ方向視矩形状である。第４リード端子部４２０は、第４リード端子部主面４２１、第４リード端子部裏面４２２、および第４リード端子部端面４２３を有する。第４リード端子部主面４２１および第４リード端子部裏面４２２は、ｚ方向において互いに反対側を向いている。第４リード端子部主面４２１は、図３および図５の上方を向く面である。第４リード端子部主面４２１は、ボンディングワイヤ７１がボンディングされる面である。第４リード端子部裏面４２２は、図３および図５の下方を向く面である。第４リード端子部端面４２３は、第４リード端子部主面４２１および第４リード端子部裏面４２２を繋ぐ面であり、ｙ方向外側を向いている。第４リード端子部裏面４２２および第４リード端子部端面４２３は、封止樹脂８から露出して繋がっており、端子になる。
第４リード連結部４３０は、第４リード端子部４２０に繋がっており、ｚ方向視において、第４リード端子部４２０の周囲を囲むよう配置されている。第４リード連結部４３０の厚さ（ｚ方向の寸法）は、第４リード端子部４２０の厚さの半分程度である。第４リード連結部４３０は、たとえばハーフエッチング処理により形成される。第４リード連結部４３０は、第４リード連結部主面４３１、第４リード連結部裏面４３２、および第４リード連結部端面４３３を有する。第４リード連結部主面４３１および第４リード連結部裏面４３２は、ｚ方向において互いに反対側を向いている。第４リード連結部主面４３１は、図３および図５の上方を向く面である。第４リード連結部主面４３１と第４リード端子部主面４２１とは、面一の一体となった面になっている（図２参照）。第４リード連結部裏面４３２は、図３および図５の下方を向く面である。第４リード連結部４３０は、ｘ方向（図２において左方向）に突出する突出部分を有している。第４リード連結部端面４３３は、第４リード連結部主面４３１および第４リード連結部裏面４３２を繋ぐ面のうち、突出部分のｘ方向を向く面であり、封止樹脂８から露出する面である。
第４リード４のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、第４リード端子部裏面４２２、第４リード端子部端面４２３、および第４リード連結部端面４３３に表層めっき層が形成されている。当該表層めっき層は、第１リード１の表層めっき層と同様であって、たとえばＡｕからなり、置換型の無電解めっきによって形成される。
第５リード５は、ｚ方向視において、半導体装置Ａ１の角部（図２においては左上の角部）に配置され、第５リード端子部５２０、および第５リード連結部５３０を備える。
第５リード端子部５２０は、ｚ方向視矩形状である。第５リード端子部５２０は、第５リード端子部主面５２１、第５リード端子部裏面５２２、および第５リード端子部端面５２３を有する。第５リード端子部主面５２１および第５リード端子部裏面５２２は、ｚ方向において互いに反対側を向いている。第５リード端子部主面５２１は、図３および図５の上方を向く面である。第５リード端子部主面５２１は、ボンディングワイヤ７１がボンディングされる面である。第５リード端子部裏面５２２は、図３および図５の下方を向く面である。第５リード端子部端面５２３は、第５リード端子部主面５２１および第５リード端子部裏面５２２を繋ぐ面であり、ｙ方向外側を向いている。第５リード端子部裏面５２２および第５リード端子部端面５２３は、封止樹脂８から露出して繋がっており、端子になる。
第５リード連結部５３０は、第５リード端子部５２０に繋がっており、ｚ方向視において、第５リード端子部５２０の周囲を囲むよう配置されている。第５リード連結部５３０の厚さ（ｚ方向の寸法）は、第５リード端子部５２０の厚さの半分程度である。第５リード連結部５３０は、たとえばハーフエッチング処理により形成される。第５リード連結部５３０は、第５リード連結部主面５３１、第５リード連結部裏面５３２、および第５リード連結部端面５３３を有する。第５リード連結部主面５３１および第５リード連結部裏面５３２は、ｚ方向において互いに反対側を向いている。第５リード連結部主面５３１は、図３および図５の上方を向く面である。第５リード連結部主面５３１と第５リード端子部主面５２１とは、面一の一体となった面になっている（図２参照）。第５リード連結部裏面５３２は、図３および図５の下方を向く面である。第５リード連結部５３０は、ｘ方向（図２において左方向）に突出する突出部分を有している。第５リード連結部端面５３３は、第５リード連結部主面５３１および第５リード連結部裏面５３２を繋ぐ面のうち、突出部分のｘ方向を向く面であり、封止樹脂８から露出する面である。
第５リード５のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、第５リード端子部裏面５２２、第５リード端子部端面５２３、および第５リード連結部端面５３３に表層めっき層が形成されている。当該表層めっき層は、第１リード１の表層めっき層と同様であって、たとえばＡｕからなり、置換型の無電解めっきによって形成される。
半導体素子６は、半導体装置Ａ１の電気的機能を発揮する要素である。半導体素子６の種類は特に限定さない。本実施形態では、半導体素子６は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）などのトランジスタである。半導体素子６は、素子本体６０、第１電極６１、第２電極６２および第３電極６３を有する。
第１電極６１および第２電極６２は、素子本体６０のうち第１リード１とは反対側を向く面に設けられている。第３電極６３は、素子本体６０のうち第１リード１に対向する面に設けられている。本実施形態においては、第１電極６１は、ゲート電極であり、第２電極６２は、ソース電極であり、第３電極６３は、ドレイン電極である。
本実施形態では、半導体装置Ａ１は、２個の半導体素子６を備えている。２個の半導体素子６は、第１リード１に、ｙ方向に並べて搭載されている。以降の説明においては、第２リード２および第４リード４側に搭載された半導体素子６を半導体素子６ａと記載し、第３リード３および第５リード５側に搭載された半導体素子６を半導体素子６ｂと記載する。なお、区別せずに示す場合は、半導体素子６と記載する。
半導体素子６ａは、図示しない導電性接合材を介して、第１リード１の搭載部主面１１１に搭載されている。これにより、半導体素子６ａの第３電極６３は、導電性接合材によって、第１リード１に電気的に接続されている。ボンディングワイヤ７１は、半導体素子６ａの第１電極６１と、第４リード４の第４リード端子部主面４２１とに接続されている。これにより、半導体素子６ａの第１電極６１は、第４リード４に電気的に接続されている。複数のボンディングワイヤ７２は、半導体素子６ａの第２電極６２と、第２リード２のワイヤボンディング部主面２１１とに接続されている。これにより、半導体素子６ａの第２電極６２は、第２リード２に電気的に接続されている。
半導体素子６ｂは、図示しない導電性接合材を介して、第１リード１の搭載部主面１１１に搭載されている。これにより、半導体素子６ｂの第３電極６３は、導電性接合材によって、第１リード１に電気的に接続されている。ボンディングワイヤ７１は、半導体素子６ｂの第１電極６１と、第５リード５の第５リード端子部主面５２１とに接続されている。これにより、半導体素子６ｂの第１電極６１は、第５リード５に電気的に接続されている。複数のボンディングワイヤ７２は、半導体素子６ｂの第２電極６２と、第３リード３のワイヤボンディング部主面３１１とに接続されている。これにより、半導体素子６ｂの第２電極６２は、第３リード３に電気的に接続されている。
なお、上述した半導体素子６の構成および各リード１～５との接続方法は一例である。半導体素子６の種類、搭載数および配置は限定されず、接続方法も限定されない。
封止樹脂８は、各リード１～５の一部ずつと、半導体素子６ａ，６ｂと、ボンディングワイヤ７１，７２とを覆っている。封止樹脂８は、たとえば黒色のエポキシ樹脂からなる。
封止樹脂８は、樹脂主面８１、樹脂裏面８２および樹脂側面８３を有する。樹脂主面８１と樹脂裏面８２とは、ｚ方向において互いに反対側を向いている。樹脂主面８１は、図３および図５の上方を向く面であり、樹脂裏面８２は、図３および図５の下方を向く面である。樹脂側面８３は、樹脂主面８１および樹脂裏面８２を繋ぐ面であり、ｘ方向またはｙ方向を向いている。
本実施形態においては、第１リード１の第１リード端子部端面１２３および第１リード連結部端面１３３と、第２リード２の第２リード端子部端面２２３および第２リード連結部端面２３３と、第３リード３の第３リード端子部端面３２３および第３リード連結部端面３３３と、第４リード４の第４リード端子部端面４２３および第４リード連結部端面４３３と、第５リード５の第５リード端子部端面５２３および第５リード連結部端面５３３とが、封止樹脂８の樹脂側面８３と互いに面一である。また、第１リード１の搭載部裏面１１２および第１リード端子部裏面１２２と、第２リード２のワイヤボンディング部裏面２１２および第２リード端子部裏面２２２と、第３リード３のワイヤボンディング部裏面３１２および第３リード端子部裏面３２２と、第４リード４の第４リード端子部裏面４２２と、第５リード５の第５リード端子部裏面５２２とが、封止樹脂８の樹脂裏面８２と互いに面一である。
図３および図５に示すように、第１リード端子部端面１２３、第２リード端子部端面２２３、第３リード端子部端面３２３、第４リード端子部端面４２３、および第５リード端子部端面５２３は、封止樹脂８の樹脂裏面８２まで達している。一方、図５に示すように、第１リード連結部端面１３３、第２リード連結部端面２３３、第３リード連結部端面３３３、第４リード連結部端面４３３、および第５リード連結部端面５３３は、封止樹脂８の樹脂裏面８２から離間している。
次に、半導体装置Ａ１の製造方法の一例について、図８および図９を参照して以下に説明する。なお、これらの図は、平面図であり、ｘ方向、ｙ方向およびｚ方向は、図２と同じ方向を示している。
まず、図８に示すようにリードフレーム１０を用意する。リードフレーム１０は、各リード１～５となる板状の材料である。リードフレーム１０の主面１０１０は、搭載部主面１１１、第１リード端子部主面１２１、第１リード連結部主面１３１、ワイヤボンディング部主面２１１、第２リード端子部主面２２１、第２リード連結部主面２３１、ワイヤボンディング部主面３１１、第３リード端子部主面３２１、第３リード連結部主面３３１、第４リード端子部主面４２１、第４リード連結部主面４３１、第５リード端子部主面５２１、および第５リード連結部主面５３１となる面である。リードフレーム１０の主面１０１０は、面一になっている。図中の比較的密であるハッチングが施された領域は、厚さ（ｚ方向の寸法）が厚い領域であり、搭載部１１０、第１リード端子部１２０、ワイヤボンディング部２１０、第２リード端子部２２０、ワイヤボンディング部３１０、第３リード端子部３２０、第４リード端子部４２０、および第５リード端子部５２０となる領域を含んでいる。一方、図中の比較的粗であるハッチングが施された領域は、厚さ（ｚ方向の寸法）が薄い領域であり、第１リード連結部１３０、第２リード連結部２３０、第３リード連結部３３０、第４リード連結部４３０、および第５リード連結部５３０となる領域を含んでいる。当該領域は、たとえばハーフエッチング処理により形成される。本実施形態においては、リードフレーム１０の母材は、Ｃｕからなる。
次いで、図９に示すように、リードフレーム１０の搭載部１１０に半導体素子６ａ，６ｂを導電性接合材によってボンディングする。そして、ボンディングワイヤ７１を半導体素子６ａの第１電極６１と第４リード端子部４２０とにボンディングし、複数のボンディングワイヤ７２を半導体素子６ａの第２電極６２と第２リード２のワイヤボンディング部２１０とにボンディングする。また、ボンディングワイヤ７１を半導体素子６ｂの第１電極６１と第５リード端子部５２０とにボンディングし、複数のボンディングワイヤ７２を半導体素子６ｂの第２電極６２と第３リード３のワイヤボンディング部３１０とにボンディングする。
次いで、樹脂材料を硬化させることにより、リードフレーム１０の一部、半導体素子６ａ，６ｂ、およびボンディングワイヤ７１，７２を覆う封止樹脂８（図示略）を形成する。本実施形態においては、封止樹脂８は、図９に示された全領域に形成される。次いで、リードフレーム１０および封止樹脂８を、切断線８５に沿って切断する。これにより、半導体装置Ａ１となる個片が形成される。
次いで、切断によって得られた個片のうち、封止樹脂８から露出する各リード１～５の露出面に表層めっき層を形成する。表層めっき層は、たとえば、個片を所定のめっき液に浸漬させた状態で、置換型の無電解めっきを施すことで形成される。これにより、搭載部裏面１１２、第１リード端子部裏面１２２、第１リード端子部端面１２３、第１リード連結部端面１３３、ワイヤボンディング部裏面２１２、第２リード端子部裏面２２２、第２リード端子部端面２２３、第２リード連結部端面２３３、ワイヤボンディング部裏面３１２、第３リード端子部裏面３２２、第３リード端子部端面３２３、第３リード連結部端面３３３、第４リード端子部裏面４２２、第４リード端子部端面４２３、第４リード連結部端面４３３、第５リード端子部裏面５２２、第５リード端子部端面５２３、および第５リード連結部端面５３３に表層めっき層が形成される。なお、置換型の無電解めっきの場合、各リード１～５の母材イオンが表層めっきのイオンに置き換えられると、置換は終了する。このため、置換型の無電解めっきによって形成された表層めっき層は、各リード１～５の表面を隆起させたりするような有意な厚さを有するものとはならない。したがって、各リード１～５の各端面が樹脂側面８３と面一であり、各リード１～５の各裏面が樹脂裏面８２と面一である構成は、表層めっき層が形成された後も維持される。
以上の工程を経ることにより、上述した半導体装置Ａ１が得られる。
次に、半導体装置Ａ１の作用効果について説明する。
本実施形態によると、第１リード１は、半導体素子６ａ，６ｂを搭載する搭載部１１０と、端子として封止樹脂８から露出する第１リード端子部１２０とを有する。第１リード端子部１２０は、樹脂側面８３から露出する第１リード端子部端面１２３と、樹脂裏面８２から露出する第１リード端子部裏面１２２とを有し、第１リード端子部端面１２３と第１リード端子部裏面１２２とが繋がった端子となっている（図６参照）。半導体装置Ａ１を回路基板に実装した場合、当該端子は回路基板に形成された回路配線に、はんだによって接合される。第１リード端子部端面１２３には、はんだフィレットが形成されるので、第１リード端子部１２０が回路配線に接合されていることを確認できる。したがって、実装後の外観からでも、第１リード１の接合状態を確認できる。
図１０は、回路基板９への半導体装置Ａ１の実装状態を説明するための図である。図１０（ａ）は、半導体装置Ａ１を回路基板９に実装した状態を示す斜視図である。また、図１０（ｂ）は、半導体装置Ａ１との比較のための図であり、従来の半導体装置Ａ１００を回路基板９に実装した状態を示す斜視図である。
図１０（ａ）に示すように、半導体装置Ａ１は回路基板９に実装され、各端子が回路基板９に形成された回路配線９１に、はんだによって接合される。半導体装置Ａ１では、第１リード端子部１２０が、端子として封止樹脂８から露出しており、はんだによって回路配線９１に接合される。したがって、図１０（ａ）に示すように、第１リード端子部端面１２３と回路配線９１との間に、はんだフィレット９２が形成される。したがって、第１リード端子部１２０が回路配線９１に接合されていることを確認できる。これにより、実装後の外観からでも、第１リード１の接合状態を確認できる。一方、半導体装置Ａ１００では、第１リード端子部１２０が設けられていないので、図１０（ｂ）に示すように、裏面端子と回路配線９１との接合状態は、外観から判断できない。
また、本実施形態によると、第１リード１は、ｚ方向視において、ｙ方向の各端縁とこれに隣接する第１リード端子部端面１２３との間に、第１リード連結部端面１３３を有している。当該第１リード連結部端面１３３は、製造工程におけるリードフレーム１０（図９参照）の連結部分１０５０を、切断線８５に沿って切断したことで形成された切断面である。リードフレーム１０が連結部分１０５０を備えることにより、半導体素子６ａ，６ｂをボンディングするときや、ボンディングワイヤ７１，７２を半導体素子６ａの各電極にボンディングするときに、リードフレーム１０の第１リード１となる部分のｙ方向の各端部を安定させることができる。
また、本実施形態によると、第１リード端子部端面１２３と第１リード連結部端面１３３とは、ｙ方向において離間して配置されている。したがって、これらの端面が一体となった端面と比較して、各端面のｙ方向の寸法を小さくできる。したがって、製造工程において、リードフレーム１０をｙ方向に切断したときに発生するｙ方向に延びるバリが大きくなることを抑制できる。
また、本実施形態によると、各リード１～５のうち封止樹脂８から露出するすべての部分に、表層めっき層が形成されている。表層めっき層は、各リード１～５の母材よりもはんだ濡れ性が高い材質からなる。したがって、半導体装置Ａ１を回路基板等にはんだによって実装する場合に、各リード１～５のうち封止樹脂８から露出するすべての部分に、はんだを付着させることが可能である。これにより、半導体装置Ａ１の実装強度を高めることができる。また、第１リード端子部端面１２３に形成されるはんだフィレット９２が大きくなる。したがって、実装後の外観から第１リード１の接合状態を確認するときに、確認が容易になる。
なお、本実施形態では、各リード１～５の封止樹脂８から露出したすべての部分に表層めっき層が形成されている場合について説明したが、これに限られない。各リード１～５の封止樹脂８から露出した部分には、表層めっき層が形成されていなくてもよい。この場合でも、小さなはんだフィレット９２が形成される場合があるし、はんだフィレット９２が形成されなくても、回路配線９１上にはんだがはみ出すので、実装後の外観からでも、第１リード１の接合状態を確認できる。
また、本実施形態では、第１リード端子部端面１２３、第１リード連結部端面１３３、第２リード端子部端面２２３、第２リード連結部端面２３３、第３リード端子部端面３２３、第３リード連結部端面３３３、第４リード端子部端面４２３、第４リード連結部端面４３３、第５リード端子部端面５２３、および第５リード連結部端面５３３が、封止樹脂８の樹脂側面８３と互いに面一である場合について説明したが、これに限られない。これらの各端面は、樹脂側面８３から突出していてもよいし、樹脂側面８３から凹んでいてもよい。また、これらの各端面は、平坦であってもよいし、湾曲していてもよいし、凹凸が形成されていてもよい。また、これらの各端面の形状も限定されない。
また、本実施形態では、半導体素子６が裏面電極（第３電極２３）を有し、搭載部裏面１１２が裏面端子として機能する場合について説明したが、これに限られない。半導体素子６が裏面電極を有しない場合でも、搭載部裏面１１２は、半導体素子６から発生する熱を伝達するための放熱パッドとして機能する場合がある。この場合でも、搭載部裏面１１２と回路基板９または放熱部材との接合状態を、実装後の外観から確認できる。
〔第２実施形態〕
図１１および図１２に基づき、本開示の第２実施形態にかかる半導体装置Ａ２について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図１１は、半導体装置Ａ２を示す斜視図である。図１２は、半導体装置Ａ２の右側面図である。
本実施形態にかかる半導体装置Ａ２は、第１リード１の形状が半導体装置Ａ１と異なる。本実施形態にかかる第１リード１は、第１リード連結部１３０のｘ方向に突出する４つの突出部分が、それぞれ、第１リード端子部１２０と一体になっている。これにより、第１リード端子部端面１２３が、第１リード端子部裏面１２２側に位置する幅狭部１２３ａと、第１リード端子部主面１２１側に位置し、かつ、ｙ方向の寸法が幅狭部１２３ａより大きい幅広部１２３ｂとを備える、凸形状になっている。また、第１リード１は、第１リード連結部端面１３３を備えていない。なお、半導体装置Ａ２の第１リード端子部端面１２３は、第１実施形態にかかる第１リード端子部端面１２３と第１リード連結部端面１３３とが一体となった端面であると考えることもできる。
本実施形態においても、第１リード端子部１２０は、樹脂側面８３から露出する第１リード端子部端面１２３と、樹脂裏面８２から露出する第１リード端子部裏面１２２とが繋がった端子となっている。半導体装置Ａ２を回路基板に実装した場合、第１リード端子部端面１２３には、はんだフィレットが形成されるので、実装後の外観からでも、第１リード１の接合状態を確認できる。
また、本実施形態によると、第１リード１が第１リード連結部端面１３３を有さず、第１リード端子部端面１２３の幅広部１２３ｂと第２リード連結部端面２３３（第３リード連結部端面３３３）とのｙ方向における間隔が、第１実施形態にかかる、第１リード連結部端面１３３と第２リード連結部端面２３３（第３リード連結部端面３３３）との間隔と比べて大きくなる。これにより、切断工程において発生した第１リード端子部端面１２３のバリが、第２リード連結部端面２３３（第３リード連結部端面３３３）に接続してしまうことを抑制できる。
また、本実施形態によると、第１リード端子部端面１２３には、ｙ方向の寸法が大きい幅広部１２３ｂが設けられている。製造工程におけるリードフレーム１０（図９参照）において、第１リード端子部１２０となる部分が、断面が幅広部１２３ｂとなる部分を有していることにより、半導体素子６ａ，６ｂをボンディングするときや、ボンディングワイヤ７１，７２を半導体素子６ａの各電極にボンディングするときに、リードフレーム１０の第１リード１となる部分のｙ方向の各端部を安定させることができる。
〔第３実施形態〕
図１３に基づき、本開示の第３実施形態にかかる半導体装置Ａ３について説明する。図１３において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１３は、半導体装置Ａ３を示す底面図である。
本実施形態にかかる半導体装置Ａ３は、第１リード１の形状が半導体装置Ａ１と異なる。本実施形態にかかる第１リード１は、ｚ方向視において、第１リード連結部１３０が搭載部１１０の周囲を囲むよう配置され、第１リード端子部１２０が第１リード連結部１３０のｘ方向の各端面に配置されている。なお、本実施形態にかかる第１リード１は、第１実施形態にかかる第１リード１において、第１リード端子部裏面１２２のうち搭載部裏面１１２に繋がる部分をなくしたものと考えることもできる。本実施形態においては、搭載部裏面１１２と第１リード端子部裏面１２２とは繋がっていないが、搭載部１１０と第１リード端子部１２０とは第１リード連結部１３０を介して繋がっている。
本実施形態においても、第１実施形態と同様の効果を奏することができる。
〔第４実施形態〕
図１４に基づき、本開示の第４実施形態にかかる半導体装置Ａ４について説明する。図１４において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１４は、半導体装置Ａ４を示す底面図である。
本実施形態にかかる半導体装置Ａ４は、第１リード１の形状が半導体装置Ａ１と異なる。本実施形態にかかる第１リード１において、第１リード端子部１２０は、搭載部１１０のｘ方向の一方端面のｙ方向における中央の位置に１個配置され、搭載部１１０のｘ方向の他方端面のｙ方向における中央の位置に１個配置されている。つまり、第１リード端子部１２０は、合計２個配置されている。
本実施形態においても、第１実施形態と同様の効果を奏することができる。
〔第５実施形態〕
図１５に基づき、本開示の第５実施形態にかかる半導体装置Ａ５について説明する。図１５において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１５は、半導体装置Ａ５を示す底面図である。
本実施形態にかかる半導体装置Ａ５は、第１リード１の形状が半導体装置Ａ１と異なる。本実施形態にかかる第１リード１において、第１リード端子部１２０は、搭載部１１０のｘ方向の一方端面のｙ方向における中央の位置に１個配置されている。つまり、第１リード端子部１２０は、１個だけ配置されている。
本実施形態においても、第１実施形態と同様の効果を奏することができる。
第１、第４および第５実施形態に示すように、第１リード１における第１リード端子部１２０の個数は限定されない。第１リード１は、少なくとも１個の第１リード端子部１２０を備えていればよい。第１リード１が第１リード端子部１２０を備えていれば、実装後の外観からでも、第１リード１の接合状態を確認できる。
〔第６実施形態〕
図１６に基づき、本開示の第６実施形態にかかる半導体装置Ａ６について説明する。図１６において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１６は、半導体装置Ａ６を示す底面図である。
本実施形態にかかる半導体装置Ａ６は、第１リード１、第２リード２および第３リード３の形状が半導体装置Ａ１と異なる。本実施形態にかかる第２リード２において、第２リード端子部２２０は２個だけ配置されており、ワイヤボンディング部２１０のｘ方向の寸法は第１実施形態の場合より小さくなっている。これにより、第２リード２のｘ方向の寸法も小さくなっており、第２リード２と第４リード４との間隔が広くなっている。また、本実施形態にかかる第３リード３において、第３リード端子部３２０は２個だけ配置されており、ワイヤボンディング部３１０のｘ方向の寸法は第１実施形態の場合より小さくなっている。これにより、第３リード３のｘ方向の寸法も小さくなっており、第３リード３と第５リード５との間隔が広くなっている。
本実施形態にかかる第１リード１において、第１リード端子部１２０は、搭載部１１０のｙ方向の一方端面に接して、第２リード２と第４リード４との間に１個配置され、搭載部１１０のｙ方向の他方端面に接して、第３リード３と第５リード５との間に１個配置されている。したがって、各第１リード端子部端面１２３は、ｙ方向を向いている。本実施形態においては、図１６における上側の第１リード端子部１２０が本発明の「第１端子部」に相当し、下側の第１リード端子部１２０が、本発明の「第３端子部」に相当する。
本実施形態においても、第１リード端子部１２０は、樹脂側面８３から露出する第１リード端子部端面１２３と、樹脂裏面８２から露出する第１リード端子部裏面１２２とが繋がった端子となっている。半導体装置Ａ６を回路基板に実装した場合、第１リード端子部端面１２３には、はんだフィレットが形成されるので、実装後の外観からでも、第１リード１の接合状態を確認できる。
また、本実施形態においても、製造工程におけるリードフレーム１０（図９参照）が連結部分１０５０を備える。また、本実施形態によると、第１リード１は、搭載部１１０のｙ方向の両端面に第１リード端子部１２０を備えている。したがって、半導体素子６ａ，６ｂをボンディングするときや、ボンディングワイヤ７１，７２を半導体素子６ａの各電極にボンディングするときに、リードフレーム１０の搭載部１１０となる部分のｙ方向の各端部をさらに安定させることができる。
〔第７実施形態〕
図１７に基づき、本開示の第７実施形態にかかる半導体装置Ａ７について説明する。図１７において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１７は、半導体装置Ａ７を示す底面図である。
本実施形態にかかる半導体装置Ａ７は、第１リード１の形状が異なり、第６リード６００および第７リード７００を備える点で、半導体装置Ａ１と異なる。本実施形態にかかる第１リード１において、搭載部１１０のｘ方向の寸法は第１実施形態の場合より小さくなっており、第１リード端子部１２０のｘ方向の寸法は大きくなっている。そして、搭載部１１０のｘ方向の一方端面に配置された２個の第１リード端子部１２０の間に、第１リード１とは離間して、第６リード６００が配置されており、搭載部１１０のｘ方向の他方端面に配置された２個の第１リード端子部１２０の間に、第１リード１とは離間して、第７リード７００が配置されている。
第６リード６００は、第６リード端子部６２０を備える。第６リード端子部６２０は、ｚ方向視矩形状である。第６リード端子部６２０は、第６リード端子部主面６２１、第６リード端子部裏面６２２、および第６リード端子部端面６２３を有する。第６リード端子部主面６２１および第６リード端子部裏面６２２は、ｚ方向において互いに反対側を向いている。第６リード端子部主面６２１は、ボンディングワイヤがボンディングされる面である。第６リード端子部端面６２３は、第６リード端子部主面６２１および第６リード端子部裏面６２２を繋ぐ面であり、ｘ方向外側を向いている。第６リード端子部裏面６２２および第６リード端子部端面６２３は、封止樹脂８から露出して繋がっており、端子になる。第６リード６００のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、第６リード端子部裏面６２２、第６リード端子部端面６２３に表層めっき層が形成されている。
第７リード７００は、第７リード端子部７２０を備える。第７リード端子部７２０は、ｚ方向視矩形状である。第７リード端子部７２０は、第７リード端子部主面７２１、第７リード端子部裏面７２２、および第７リード端子部端面７２３を有する。第７リード端子部主面７２１および第７リード端子部裏面７２２は、ｚ方向において互いに反対側を向いている。第７リード端子部主面７２１は、ボンディングワイヤがボンディングされる面である。第７リード端子部端面７２３は、第７リード端子部主面７２１および第７リード端子部裏面７２２を繋ぐ面であり、ｘ方向外側を向いている。第７リード端子部裏面７２２および第７リード端子部端面７２３は、封止樹脂８から露出して繋がっており、端子になる。第７リード７００のうち、封止樹脂８から露出したすべての部分には、図示しない表層めっき層が形成されている。本実施形態においては、第７リード端子部裏面７２２、第７リード端子部端面７２３に表層めっき層が形成されている。
本実施形態においても、第１実施形態と同様の効果を奏することができる。また、本実施形態によると、封止樹脂８のｘ方向を向く樹脂側面８３から露出する第６リード端子部６２０および第７リード端子部７２０を、さらに備えることができる。なお、半導体装置Ａ７は、第６リード６００または第７リード７００のいずれか一方を備えていなくてもよい。
また、図１６に示す半導体装置Ａ６が、第６リード６００および第７リード７００をさらに備えてもよい。具体的には、半導体装置Ａ６において、第６リード６００が、第１リード連結部１３０のｘ方向の一方端面から突出した２つの突出部分の間に、第１リード１とは離間して配置され、第７リード７００が、第１リード連結部１３０のｘ方向の他方端面から突出した２つの突出部分の間に、第１リード１とは離間して配置されてもよい。
〔第８実施形態〕
図１８に基づき、本開示の第８実施形態にかかる半導体装置Ａ８について説明する。図１８において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１８は、半導体装置Ａ８を示す斜視図である。
本実施形態にかかる半導体装置Ａ８は、第１リード端子部１２０の形状が半導体装置Ａ１と異なる。本実施形態にかかる第１リード端子部１２０のｙ方向視の形状は、外側に向かうほど細くなるくさび型である。第１リード端子部裏面１２２は、樹脂側面８３まで延びているが、第１リード端子部１２０は樹脂側面８３から露出しておらず、第１リード端子部端面１２３が形成されていない。
本実施形態においても、第１リード端子部裏面１２２が樹脂側面８３まで延びており、半導体装置Ａ８が回路基板９に実装された場合、回路配線９１上にはんだがはみ出すので、実装後の外観からでも、第１リード１の接合状態を確認できる。
本開示にかかる半導体装置は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
〔付記１〕
半導体素子と、
前記半導体素子を搭載する搭載部、および、前記搭載部に繋がる第１端子部を有する第１リードと、
前記第１リードの一部および前記半導体素子を覆う封止樹脂と、
を備える半導体装置であって、
前記搭載部は、厚さ方向において互いに反対側を向く搭載部主面および搭載部裏面を有し、前記搭載部主面に前記半導体素子を搭載し、
前記封止樹脂は、前記厚さ方向において互いに反対側を向く樹脂主面および樹脂裏面と、当該樹脂主面および樹脂裏面を繋ぐ樹脂側面とを有し、
前記搭載部裏面は、前記樹脂裏面と面一であり、
前記第１端子部は、前記樹脂裏面から露出する第１端子部裏面を有し、
前記第１端子部裏面は、前記樹脂側面まで延びている、
ことを特徴とする半導体装置。
〔付記２〕
前記第１端子部は、前記樹脂側面から露出する第１端子部端面をさらに有し、
前記第１端子部端面と前記第１端子部裏面とは繋がっている、
付記１に記載の半導体装置。
〔付記３〕
前記第１リードは、前記樹脂側面から露出し、かつ、前記樹脂裏面から離間する連結端面をさらに備える、
付記２に記載の半導体装置。
〔付記４〕
前記第１端子部端面は、
前記第１端子部裏面側に位置する幅狭部と、
前記第１端子部裏面とは反対側に位置し、かつ、前記厚さ方向に直交する方向の寸法が前記幅狭部より大きい幅広部と、
を備える、
付記２に記載の半導体装置。
〔付記５〕
前記第１端子部裏面と前記搭載部裏面とは繋がっている、
付記２ないし４のいずれかに記載の半導体装置。
〔付記６〕
前記樹脂側面は、４つ備えられており、
前記第１端子部は前記４つの樹脂側面のうちの１の樹脂側面から露出し、
前記第１リードは、前記１の樹脂側面と前記樹脂裏面とから露出する第２端子部をさらに備える、
付記２ないし５のいずれかに記載の半導体装置。
〔付記７〕
前記樹脂側面は、互いに反対側を向く第１樹脂側面および第２樹脂側面を含み、
前記第１端子部は前記第１樹脂側面から露出し、
前記第１リードは、前記第２樹脂側面と前記樹脂裏面とから露出する第３端子部をさらに備える、
付記２ないし６のいずれかに記載の半導体装置。
〔付記８〕
前記半導体素子に導通する第２リードおよび第３リードをさらに備え、
前記第２リードおよび前記第３リードは、前記厚さ方向視において、前記第１リードを挟んで互いに反対側に配置される、
付記２ないし５のいずれかに記載の半導体装置。
〔付記９〕
前記樹脂側面は、４つ備えられており、
前記第１端子部は前記４つの樹脂側面のうちの１の樹脂側面から露出し、
前記第２リードは、前記１の樹脂側面に直交する樹脂側面と前記樹脂裏面とから露出し、
前記第３リードは、前記１の樹脂側面に直交する樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
付記８に記載の半導体装置。
〔付記１０〕
前記樹脂側面は、４つ備えられており、
前記第１端子部は前記４つの樹脂側面のうちの１の樹脂側面から露出し、
前記第２リードは、前記１の樹脂側面と前記樹脂裏面とから露出し、
前記第３リードは、前記１の樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
付記８に記載の半導体装置。
〔付記１１〕
前記半導体素子に導通する第４リードおよび第５リードをさらに備え、
前記第４リードおよび前記第５リードは、前記厚さ方向視において、前記第１リードを挟んで互いに反対側に配置される、
付記９または１０に記載の半導体装置。
〔付記１２〕
前記第４リードは、前記１の樹脂側面に直交する樹脂側面と前記樹脂裏面とから露出し、
前記第５リードは、前記１の樹脂側面に直交する樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
付記１１に記載の半導体装置。
〔付記１３〕
前記第４リードは、前記１の樹脂側面と前記樹脂裏面とから露出し、
前記第５リードは、前記１の樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
付記１１に記載の半導体装置。
〔付記１４〕
前記第１リードは、前記半導体素子の電気的導通を担っている、
付記１ないし１３のいずれかに記載の半導体装置。
〔付記１５〕
前記半導体素子は、前記第１リード側を向く面に電極が配置される、
付記１４に記載の半導体装置。
〔付記１６〕
前記半導体素子は、トランジスタである、
付記１４または１５に記載の半導体装置。
〔付記１７〕
前記第１リードは、前記封止樹脂から露出する部分に、表層めっき層が形成されている、
付記１ないし１６のいずれかに記載の半導体装置。
Ａ１～Ａ７：半導体装置
１ ：第１リード
１１０ ：搭載部
１１１ ：搭載部主面
１１２ ：搭載部裏面
１２０ ：第１リード端子部
１２１ ：第１リード端子部主面
１２２ ：第１リード端子部裏面
１２３ ：第１リード端子部端面
１２３ａ ：幅狭部
１２３ｂ ：幅広部
１３０ ：第１リード連結部
１３１ ：第１リード連結部主面
１３２ ：第１リード連結部裏面
１３３ ：第１リード連結部端面
２ ：第２リード
２１０ ：ワイヤボンディング部
２１１ ：ワイヤボンディング部主面
２１２ ：ワイヤボンディング部裏面
２２０ ：第２リード端子部
２２１ ：第２リード端子部主面
２２２ ：第２リード端子部裏面
２２３ ：第２リード端子部端面
２３０ ：第２リード連結部
２３１ ：第２リード連結部主面
２３２ ：第２リード連結部裏面
２３３ ：第２リード連結部端面
３ ：第３リード
３１０ ：ワイヤボンディング部
３１１ ：ワイヤボンディング部主面
３１２ ：ワイヤボンディング部裏面
３２０ ：第３リード端子部
３２１ ：第３リード端子部主面
３２２ ：第３リード端子部裏面
３２３ ：第３リード端子部端面
３３０ ：第３リード連結部
３３１ ：第３リード連結部主面
３３２ ：第３リード連結部裏面
３３３ ：第３リード連結部端面
４ ：第４リード
４２０ ：第４リード端子部
４２１ ：第４リード端子部主面
４２２ ：第４リード端子部裏面
４２３ ：第４リード端子部端面
４３０ ：第４リード連結部
４３１ ：第４リード連結部主面
４３２ ：第４リード連結部裏面
４３３ ：第４リード連結部端面
５ ：第５リード
５２０ ：第５リード端子部
５２１ ：第５リード端子部主面
５２２ ：第５リード端子部裏面
５２３ ：第５リード端子部端面
５３０ ：第５リード連結部
５３１ ：第５リード連結部主面
５３２ ：第５リード連結部裏面
５３３ ：第５リード連結部端面
６００ ：第６リード
６２０ ：第６リード端子部
６２１ ：第６リード端子部主面
６２２ ：第６リード端子部裏面
６２３ ：第６リード端子部端面
７００ ：第７リード
７２０ ：第７リード端子部
７２１ ：第７リード端子部主面
７２２ ：第７リード端子部裏面
７２３ ：第７リード端子部端面
６ａ，６ｂ：半導体素子
６０ ：素子本体
６１ ：第１電極
６２ ：第２電極
６３ ：第３電極
７１，７２：ボンディングワイヤ
８ ：封止樹脂
８１ ：樹脂主面
８２ ：樹脂裏面
８３ ：樹脂側面
９ ：回路基板
９１ ：回路配線
９２ ：はんだフィレット
１０ ：リードフレーム
１０１０ ：主面
１０５０ ：連結部分
８５ ：切断線

Claims (14)

  1. 電極を有する半導体素子と、
    前記半導体素子が前記電極が配置された面を向けて搭載された搭載部、および、前記搭載部に繋がる第１端子部を有する第１リードと、
    前記半導体素子に導通する第２リードおよび第３リードと、
    前記第１リードの一部および前記半導体素子を覆う封止樹脂と、
    を備える半導体装置であって、
    前記搭載部は、厚さ方向において互いに反対側を向く搭載部主面および搭載部裏面を有し、前記搭載部主面に前記半導体素子を搭載し、
    前記封止樹脂は、前記厚さ方向において互いに反対側を向く樹脂主面および樹脂裏面と、当該樹脂主面および樹脂裏面を繋ぐ樹脂側面とを有し、
    前記搭載部裏面は、前記樹脂裏面と面一であり、
    前記第１端子部は、前記樹脂裏面から露出する第１端子部裏面と、前記樹脂側面から露出し、かつ、前記第１端子部裏面に繋がる第１端子部端面と、を有し、
    前記第２リードおよび前記第３リードは、前記厚さ方向視において、前記第１リードを挟んで互いに反対側に配置される、
    ことを特徴とする半導体装置。
  2. 前記第１リードは、前記樹脂側面から露出し、かつ、前記樹脂裏面から離間する連結端面をさらに備える、
    請求項１に記載の半導体装置。
  3. 前記第１端子部端面は、
    前記第１端子部裏面側に位置する幅狭部と、
    前記第１端子部裏面とは反対側に位置し、かつ、前記厚さ方向に直交する方向の寸法が前記幅狭部より大きい幅広部と、
    を備える、
    請求項１に記載の半導体装置。
  4. 前記第１端子部裏面と前記搭載部裏面とは繋がっている、
    請求項１ないし３のいずれかに記載の半導体装置。
  5. 前記樹脂側面は、４つ備えられており、
    前記第１端子部は前記４つの樹脂側面のうちの１の樹脂側面から露出し、
    前記第１リードは、前記１の樹脂側面と前記樹脂裏面とから露出する第２端子部をさらに備える、
    請求項１ないし４のいずれかに記載の半導体装置。
  6. 前記樹脂側面は、互いに反対側を向く第１樹脂側面および第２樹脂側面を含み、
    前記第１端子部は前記第１樹脂側面から露出し、
    前記第１リードは、前記第２樹脂側面と前記樹脂裏面とから露出する第３端子部をさらに備える、
    請求項１ないし５のいずれかに記載の半導体装置。
  7. 前記樹脂側面は、４つ備えられており、
    前記第１端子部は前記４つの樹脂側面のうちの１の樹脂側面から露出し、
    前記第２リードは、前記１の樹脂側面に直交する樹脂側面と前記樹脂裏面とから露出し、
    前記第３リードは、前記１の樹脂側面に直交する樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
    請求項１ないし４のいずれかに記載の半導体装置。
  8. 前記樹脂側面は、４つ備えられており、
    前記第１端子部は前記４つの樹脂側面のうちの１の樹脂側面から露出し、
    前記第２リードは、前記１の樹脂側面と前記樹脂裏面とから露出し、
    前記第３リードは、前記１の樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
    請求項１ないし４のいずれかに記載の半導体装置。
  9. 前記半導体素子に導通する第４リードおよび第５リードをさらに備え、
    前記第４リードおよび前記第５リードは、前記厚さ方向視において、前記第１リードを挟んで互いに反対側に配置される、
    請求項７または８に記載の半導体装置。
  10. 前記第４リードは、前記１の樹脂側面に直交する樹脂側面と前記樹脂裏面とから露出し、
    前記第５リードは、前記１の樹脂側面に直交する樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
    請求項９に記載の半導体装置。
  11. 前記第４リードは、前記１の樹脂側面と前記樹脂裏面とから露出し、
    前記第５リードは、前記１の樹脂側面とは反対側を向く樹脂側面と前記樹脂裏面とから露出する、
    請求項９に記載の半導体装置。
  12. 前記第１リードは、前記半導体素子の電気的導通を担っている、
    請求項１ないし１１のいずれかに記載の半導体装置。
  13. 前記半導体素子は、トランジスタである、
    請求項１ないし１２のいずれかに記載の半導体装置。
  14. 前記第１リードは、前記封止樹脂から露出する部分に、表層めっき層が形成されている、
    請求項１ないし１３のいずれかに記載の半導体装置。
JP2018174816A 2018-09-19 2018-09-19 半導体装置 Active JP7144112B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2018174816A JP7144112B2 (ja) 2018-09-19 2018-09-19 半導体装置
US16/573,244 US11227827B2 (en) 2018-09-19 2019-09-17 Semiconductor device
US17/643,979 US11600561B2 (en) 2018-09-19 2021-12-13 Semiconductor device
JP2022143730A JP7367154B2 (ja) 2018-09-19 2022-09-09 半導体装置
US18/164,410 US11776891B2 (en) 2018-09-19 2023-02-03 Semiconductor device
US18/454,582 US12113009B2 (en) 2018-09-19 2023-08-23 Semiconductor device
JP2023175952A JP7569912B2 (ja) 2018-09-19 2023-10-11 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018174816A JP7144112B2 (ja) 2018-09-19 2018-09-19 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022143730A Division JP7367154B2 (ja) 2018-09-19 2022-09-09 半導体装置

Publications (2)

Publication Number Publication Date
JP2020047758A JP2020047758A (ja) 2020-03-26
JP7144112B2 true JP7144112B2 (ja) 2022-09-29

Family

ID=69773239

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2018174816A Active JP7144112B2 (ja) 2018-09-19 2018-09-19 半導体装置
JP2022143730A Active JP7367154B2 (ja) 2018-09-19 2022-09-09 半導体装置
JP2023175952A Active JP7569912B2 (ja) 2018-09-19 2023-10-11 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022143730A Active JP7367154B2 (ja) 2018-09-19 2022-09-09 半導体装置
JP2023175952A Active JP7569912B2 (ja) 2018-09-19 2023-10-11 半導体装置

Country Status (2)

Country Link
US (4) US11227827B2 (ja)
JP (3) JP7144112B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7649127B2 (ja) 2020-11-04 2025-03-19 ローム株式会社 半導体装置
JP7630322B2 (ja) 2021-03-22 2025-02-17 ローム株式会社 半導体装置
DE112022002614T5 (de) 2021-06-14 2024-03-14 Rohm Co., Ltd. Halbleiterbauelement

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229010A (ja) 2004-02-16 2005-08-25 Renesas Technology Corp 半導体装置及びその製造方法
JP2007134585A (ja) 2005-11-11 2007-05-31 Renesas Technology Corp 半導体装置及びその製造方法
JP2017201675A (ja) 2016-05-02 2017-11-09 ローム株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255950A (ja) * 1987-04-14 1988-10-24 Hitachi Ltd 電子部品
JP4159348B2 (ja) 2002-12-20 2008-10-01 三洋電機株式会社 回路装置の製造方法
US7242076B2 (en) * 2004-05-18 2007-07-10 Fairchild Semiconductor Corporation Packaged integrated circuit with MLP leadframe and method of making same
JP2009038138A (ja) 2007-07-31 2009-02-19 Panasonic Corp 樹脂封止型半導体装置およびこれを用いた回路モジュール
JP4951090B2 (ja) * 2010-01-29 2012-06-13 株式会社東芝 Ｌｅｄパッケージ
JP5514134B2 (ja) 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2013069720A (ja) 2011-09-20 2013-04-18 Toshiba Corp 半導体装置及びその製造方法
JP5947165B2 (ja) 2012-09-05 2016-07-06 ルネサスエレクトロニクス株式会社 電子装置
JP6352009B2 (ja) 2013-04-16 2018-07-04 ローム株式会社 半導体装置
JP2017011081A (ja) 2015-06-22 2017-01-12 株式会社日立製作所 パワー半導体モジュールおよびそれを用いた電力変換器
EP3407378B1 (en) * 2016-02-25 2020-07-01 Mitsubishi Electric Corporation Semiconductor package and module
JP6770452B2 (ja) * 2017-01-27 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6815217B2 (ja) 2017-02-09 2021-01-20 エイブリック株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229010A (ja) 2004-02-16 2005-08-25 Renesas Technology Corp 半導体装置及びその製造方法
JP2007134585A (ja) 2005-11-11 2007-05-31 Renesas Technology Corp 半導体装置及びその製造方法
JP2017201675A (ja) 2016-05-02 2017-11-09 ローム株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20200091060A1 (en) 2020-03-19
JP2020047758A (ja) 2020-03-26
US11776891B2 (en) 2023-10-03
US20230395483A1 (en) 2023-12-07
US20230187336A1 (en) 2023-06-15
JP2023171571A (ja) 2023-12-01
JP7367154B2 (ja) 2023-10-23
US11227827B2 (en) 2022-01-18
US12113009B2 (en) 2024-10-08
US20220102265A1 (en) 2022-03-31
JP7569912B2 (ja) 2024-10-18
JP2022168158A (ja) 2022-11-04
US11600561B2 (en) 2023-03-07

Similar Documents

Publication Publication Date Title
JP7210868B2 (ja) 半導体装置
JP7441287B2 (ja) 半導体装置
JP7569912B2 (ja) 半導体装置
JP7520177B2 (ja) 半導体装置
US9013030B2 (en) Leadframe, semiconductor package including a leadframe and method for producing a leadframe
WO2007125849A1 (ja) 基板接合部材ならびにそれを用いた三次元接続構造体
JP7503058B2 (ja) 電子装置および電子装置の実装構造
JP2019176034A (ja) 半導体装置および半導体装置の製造方法
US11742279B2 (en) Semiconductor device
CN215299222U (zh) 模块
JP2019186321A (ja) 半導体装置
JP6080305B2 (ja) 半導体装置の製造方法、半導体装置及びリードフレーム
JP7460051B2 (ja) 半導体装置
CN113424311A (zh) 半导体器件和半导体器件的制造方法
JP2021158317A (ja) 半導体装置
CN112018063A (zh) 半导体封装、半导体装置及半导体封装的制造方法
CN113748510B (zh) 电子模块
CN111316428B (zh) 半导体装置以及半导体装置的制造方法
JP2007157826A (ja) 半導体装置およびその製造方法、並びにそのリードフレーム
JP2004063566A (ja) リードフレーム及びその製造方法、半導体装置、回路基板並びに電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210819

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220909

R150 Certificate of patent or registration of utility model

Ref document number: 7144112

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150