JP7132997B2 - 信号発生装置及び信号発生方法 - Google Patents

Description

本発明は、信号発生装置及び信号発生方法に関し、特に、ＰＡＭ２（Pulse Amplitude Modulation 2）伝送やＰＡＭ３（Pulse Amplitude Modulation 3）伝送を使用する通信機器の誤り率測定用の試験信号を生成するための信号発生装置及び信号発生方法に関する。

近年、通信システムは高速化の一途をたどっており、通信システムを構成する各種の通信機器の高性能化が進んでいる。そして、これらの通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率が知られている。

ＩＥＥＥ１００Ｇや４００Ｇなどの規格においてはビットレートの超高速化に応えるため、これまでのＰＡＭ２（ＮＲＺ）信号による伝送ではなく、ＰＡＭ４（Pulse Amplitude Modulation 4）信号による伝送が規定されている。ＰＡＭ４信号は、一つのシンボルで４値を実現するためＰＡＭ２信号に比べて２倍の伝送量を実現できる一方で、Ｅｙｅ開口が小さくなるためＰＡＭ２信号に比べてＳＮＲ（Signal to Noise Ratio）がとれなくなる。そこで両者の中間であるＰＡＭ３信号が検討され始めてきている。ＰＡＭ３信号では、一つのシンボルで３値を実現することで、ＰＡＭ４信号と比べて一つのシンボルに対する伝送量が３／４倍に低下するものの、ＳＮＲは理論上約３．５ｄＢ向上する。これにより、信号品質を保ったまま伝送レートを上げることが可能となる。

図１７に示すような従来の誤り率測定用の信号発生装置３０は、ＰＲＴＳ（Pseudo-Random Ternary Sequence）生成多項式に従うＰＲＴＳ生成回路３１により、０（００），１（０１），２（１０）の３値のＰＡＭ３シンボルからなるＰＡＭ３信号を発生させていた。また、信号発生装置３０は、ＰＲＢＳ（Pseudo-Random Bit Sequence）生成多項式に従って２つのＮＲＺ生成回路３２ａ，３２ｂによりそれぞれ生成されたＭＳＢ（Most Significant Bit）とＬＳＢ（Least Significant Bit）の信号を加算器３３で足し合わせることで、０（００），３（１１）の２値のＰＡＭ２シンボルからなるＰＡＭ２信号を発生させていた。つまり、２つのＮＲＺ生成回路３２ａ，３２ｂは、ＰＡＭ４信号を発生させる要領で、ＭＳＢとＬＳＢとで同じ信号を出力することでＮＲＺ出力を実現していた。

近年、誤り率測定において、ＰＡＭ２信号とＰＡＭ３信号をシームレスに切り替えて、被試験対象の通信機器が所望の動作をするか否かを測定したいという要求がある。しかしながら、図１８に示すように、２つのＮＲＺ生成回路３２ａ，３２ｂの出力の加算によって得られるＰＡＭ２信号の最大電圧レベルは、ＰＡＭ４信号の最大電圧レベルに等しく、ＰＲＴＳ生成回路３１から出力されるＰＡＭ３信号の最大電圧レベルの１．５倍程度の大きさになってしまう。このため、セレクタ３４におけるＰＡＭ２信号とＰＡＭ３信号の相互切り替え時に、受信側の機器に悪影響を与える可能性がある。そこで、ＣＰＵ（Central Processing Unit）により構成される制御部３５からの制御信号でＮＲＺ生成回路３２ａ，３２ｂの電圧調整を行うことが考えられる。しかしながら、この方法でＰＡＭ２信号の最大電圧レベルをＰＡＭ３信号の最大電圧レベルに合わせようとしても、ＣＰＵの処理速度が遅いために信号の切り替えに間に合わず、結局ノイズや過電圧が発生してしまうという問題があった。

ところで、ＣＰＵから与えられるレート指示に従って、ＰＡＭ２信号又はＰＡＭ４信号の送信レートを制御する伝送装置が提案されている（例えば、特許文献１参照）。

国際公開第２０１６／１１０９７３号

しかしながら、特許文献１に開示された装置は、ＰＡＭ２信号又はＰＡＭ４信号のレート制御を行うことができるが、ＰＡＭ２信号とＰＡＭ４信号の切り替え時には、ＣＰＵの処理速度が間に合わず正しいレート制御を行うことができないという問題があった。つまり、特許文献１に開示された装置も、伝送方式の異なる信号間の相互切り替え時に、ＣＰＵの処理速度の遅さに起因する問題を解決できるものではなかった。

本発明は、このような従来の課題を解決するためになされたものであって、ｎ値からなるＰＡＭ Ｎ信号とｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号の相互切り替えをノイズや過電圧を発生させずに行うことができる信号発生装置及び信号発生方法を提供することを目的とする。

上記課題を解決するために、本発明に係る信号発生装置は、ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成回路と、前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成回路と、前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成回路により生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替部と、前記信号切替部からの出力信号を前記ＰＡＭ Ｎ信号から前記ＰＡＭ Ｍ信号に切り替えるための切替制御信号を出力する制御部と、を備え、前記ＰＡＭ Ｍ生成回路は、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｍ信号を生成した後に、生成した前記ＰＡＭ Ｍ信号と、その先頭位置に同期したＰＡＭ Ｍ開始信号とを出力し、前記信号切替部は、前記ＰＡＭ Ｍ信号とともに前記ＰＡＭ Ｍ開始信号が入力されるまで、前記ＰＡＭ Ｎ信号を出力し続け、前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記ＰＡＭ Ｎ信号に代えて前記ＰＡＭ Ｍ信号を出力する構成である。

この構成により、本発明に係る信号発生装置は、ＰＡＭ Ｎ生成回路から出力されるＰＡＭ Ｎ信号と、ＰＡＭ Ｍ生成回路から出力されるＰＡＭ Ｍ信号の最大電圧レベルを等しくする構成としたことにより、信号切替部によるＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の切り替え時の電圧調整が不要になる。このため、本発明に係る信号発生装置は、ＦＰＧＡと比較した場合のＣＰＵの処理速度の遅さに起因したノイズや過電圧を発生させずに、ＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の相互切り替えを行うことができる。
また、この構成により、本発明に係る信号発生装置は、ＰＡＭ Ｍ信号の生成開始から生成完了までの時間にもＰＡＭ Ｎ信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ Ｎ信号からＰＡＭ Ｍ信号への出力信号の切り替えを行うことができる。

また、本発明に係る信号発生装置は、ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成回路と、前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成回路と、前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成回路により生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替部と、前記信号切替部からの出力信号を前記ＰＡＭ Ｍ信号から前記ＰＡＭ Ｎ信号に切り替えるための切替制御信号を出力する制御部と、を備え、前記ＰＡＭ Ｎ生成回路は、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｎ信号を生成した後に、生成した前記ＰＡＭ Ｎ信号と、その先頭位置に同期したＰＡＭ Ｎ開始信号とを出力し、前記信号切替部は、前記ＰＡＭ Ｎ信号とともに前記ＰＡＭ Ｎ開始信号が入力されるまで、前記ＰＡＭ Ｍ信号を出力し続け、前記ＰＡＭ Ｎ開始信号の入力をトリガとして、前記ＰＡＭ Ｍ信号に代えて前記ＰＡＭ Ｎ信号を出力する構成であってもよい。

この構成により、本発明に係る信号発生装置は、ＰＡＭ Ｎ生成回路から出力されるＰＡＭ Ｎ信号と、ＰＡＭ Ｍ生成回路から出力されるＰＡＭ Ｍ信号の最大電圧レベルを等しくする構成としたことにより、信号切替部によるＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の切り替え時の電圧調整が不要になる。このため、本発明に係る信号発生装置は、ＦＰＧＡと比較した場合のＣＰＵの処理速度の遅さに起因したノイズや過電圧を発生させずに、ＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の相互切り替えを行うことができる。
また、この構成により、本発明に係る信号発生装置は、ＰＡＭ Ｎ信号の生成開始から生成完了までの時間にもＰＡＭ Ｍ信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ Ｍ信号からＰＡＭ Ｎ信号への出力信号の切り替えを行うことができる。

また、本発明に係る信号発生装置は、前記ＰＡＭ Ｎ開始信号又は前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記信号切替部から入力される前記ＰＡＭ Ｎ信号又は前記ＰＡＭ Ｍ信号を構成するシンボルにプレコーディングを行うプレコーディング回路を更に備える構成であってもよい。

この構成により、本発明に係る信号発生装置は、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭位置に同期したＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号をトリガとすることで、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号のプレコーディング回路への入力と同時に、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭からプレコーディング処理を開始することができる。

また、本発明に係る信号発生装置は、前記ＰＡＭ Ｎ開始信号又は前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記プレコーディング回路から入力される前記ＰＡＭ Ｎ信号又は前記ＰＡＭ Ｍ信号を構成するシンボルにエラーを挿入するエラー挿入回路を更に備える構成であってもよい。

この構成により、本発明に係る信号発生装置は、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭位置に同期したＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号をトリガとすることで、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号のエラー挿入回路への入力と同時に、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭からエラー挿入処理を開始することができる。

また、本発明に係る信号発生装置は、前記ＰＡＭ Ｍ生成回路は、０レベル及び２レベルの２値からなる第１ＰＡＭ２信号を生成する第１ＮＲＺ生成回路と、０レベル及び１レベルの２値からなる第２ＰＡＭ２信号を生成する第２ＮＲＺ生成回路と、０レベル及び４レベルの２値からなる第３ＰＡＭ２信号を生成する第３ＮＲＺ生成回路と、前記第１ＮＲＺ生成回路により生成された第１ＰＡＭ２信号の通過又は遮断を行う第１スイッチと、前記第２ＮＲＺ生成回路により生成された第２ＰＡＭ２信号の通過又は遮断を行う第２スイッチと、前記第３ＮＲＺ生成回路により生成された第３ＰＡＭ２信号の通過又は遮断を行う第３スイッチと、前記第１スイッチからの出力信号と、前記第２スイッチからの出力信号とを加算する第１加算器と、前記第１加算器からの出力信号と、前記第３スイッチからの出力信号とを加算して前記ＰＡＭ Ｍ信号を生成する第２加算器と、を備える構成であってもよい。

この構成により、本発明に係る信号発生装置は、第１ＮＲＺ生成回路、第２ＮＲＺ生成回路、及び第３ＮＲＺ生成回路を備えているため、ＰＡＭ Ｍ信号として、ＰＡＭ２信号、ＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、ＰＡＭ７信号、及びＰＡＭ８信号のいずれかを発生させることができる。

また、本発明に係る信号発生方法は、ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成ステップと、前記ＰＡＭ Ｎ生成ステップにより生成されるＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成ステップと、前記ＰＡＭ Ｎ生成ステップにより生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成ステップにより生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替ステップと、前記信号切替ステップからの出力信号を前記ＰＡＭ Ｎ信号から前記ＰＡＭ Ｍ信号に切り替えるための切替制御信号を出力する切替制御ステップと、を含み、前記ＰＡＭ Ｍ生成ステップは、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｍ信号を生成した後に、生成した前記ＰＡＭ Ｍ信号と、その先頭位置に同期したＰＡＭ Ｍ開始信号とを出力し、前記信号切替ステップは、前記ＰＡＭ Ｍ信号とともに前記ＰＡＭ Ｍ開始信号が入力されるまで、前記ＰＡＭ Ｎ信号を出力し続け、前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記ＰＡＭ Ｎ信号に代えて前記ＰＡＭ Ｍ信号を出力する構成である。

この構成により、本発明に係る信号発生方法は、ＰＡＭ Ｎ生成ステップから出力されるＰＡＭ Ｎ信号と、ＰＡＭ Ｍ生成ステップから出力されるＰＡＭ Ｍ信号の最大電圧レベルを等しくする構成としたことにより、信号切替ステップによるＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の切り替え時の電圧調整が不要になる。このため、本発明に係る信号発生方法は、ＦＰＧＡと比較した場合のＣＰＵの処理速度の遅さに起因したノイズや過電圧を発生させずに、ＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の相互切り替えを行うことができる。
また、この構成により、本発明に係る信号発生方法は、ＰＡＭ Ｍ信号の生成開始から生成完了までの時間にもＰＡＭ Ｎ信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ Ｎ信号からＰＡＭ Ｍ信号への出力信号の切り替えを行うことができる。

また、本発明に係る信号発生方法は、ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成ステップと、前記ＰＡＭ Ｎ生成ステップにより生成されるＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成ステップと、前記ＰＡＭ Ｎ生成ステップにより生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成ステップにより生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替ステップと、前記信号切替ステップからの出力信号を前記ＰＡＭ Ｍ信号から前記ＰＡＭ Ｎ信号に切り替えるための切替制御信号を出力する切替制御ステップと、を含み、前記ＰＡＭ Ｎ生成ステップは、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｎ信号を生成した後に、生成した前記ＰＡＭ Ｎ信号と、その先頭位置に同期したＰＡＭ Ｎ開始信号とを出力し、前記信号切替ステップは、前記ＰＡＭ Ｎ信号とともに前記ＰＡＭ Ｎ開始信号が入力されるまで、前記ＰＡＭ Ｍ信号を出力し続け、前記ＰＡＭ Ｎ開始信号の入力をトリガとして、前記ＰＡＭ Ｍ信号に代えて前記ＰＡＭ Ｎ信号を出力する構成であってもよい。

この構成により、本発明に係る信号発生方法は、ＰＡＭ Ｎ生成ステップから出力されるＰＡＭ Ｎ信号と、ＰＡＭ Ｍ生成ステップから出力されるＰＡＭ Ｍ信号の最大電圧レベルを等しくする構成としたことにより、信号切替ステップによるＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の切り替え時の電圧調整が不要になる。このため、本発明に係る信号発生方法は、ＦＰＧＡと比較した場合のＣＰＵの処理速度の遅さに起因したノイズや過電圧を発生させずに、ＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の相互切り替えを行うことができる。
また、この構成により、本発明に係る信号発生方法は、ＰＡＭ Ｎ信号の生成開始から生成完了までの時間にもＰＡＭ Ｍ信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ Ｍ信号からＰＡＭ Ｎ信号への出力信号の切り替えを行うことができる。

本発明は、ｎ値からなるＰＡＭ Ｎ信号とｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号の相互切り替えをノイズや過電圧を発生させずに行うことができる信号発生装置及び信号発生方法を提供するものである。

本発明の第１の実施形態に係る信号発生装置の構成を示すブロック図である。 本発明の第１の実施形態に係る信号発生装置における切り替え前後のＰＡＭ３信号とＰＡＭ２信号の出力例を示す図である。 （ａ）は従来の信号発生装置によるＰＡＭ２信号及びＰＡＭ３信号の出力タイミングを説明するための図であり、（ｂ）は本発明の第１の実施形態に係る信号発生装置による第１ＰＡＭ２信号及びＰＡＭ３信号の出力タイミングを説明するための図である。 本発明の第１の実施形態に係る信号発生装置が備えるプレコーディング回路の構成を示すブロック図である。 本発明の第１の実施形態に係る信号発生装置を用いる信号発生方法の処理を示すフローチャート（その１）である。 本発明の第１の実施形態に係る信号発生装置を用いる信号発生方法の処理を示すフローチャート（その２）である。 本発明の第２の実施形態に係る信号発生装置の構成を示すブロック図である。 図７におけるＰＡＭ Ｎ生成回路の構成を示すブロック図である。 図７における第１スイッチ、第２スイッチ、及び第３スイッチのＯＮ／ＯＦＦの状態と、各状態の出力可能レベルと、各状態の用途を示す表である。 （ａ）は第１スイッチのみがＯＮとなる状態１での切り替え前後のＰＡＭ２信号とＰＡＭ３信号の出力例を示す図であり、（ｂ）は第３スイッチのみがＯＦＦとなる状態２での切り替え前後のＰＡＭ２信号とＰＡＭ４信号の出力例を示す図であり、（ｃ）は第３スイッチのみがＯＮとなる状態３での切り替え前後のＰＡＭ２信号とＰＡＭ５信号の出力例を示す図であり、（ｄ）は第１スイッチのみがＯＦＦとなる状態４での切り替え前後のＰＡＭ２信号とＰＡＭ６信号の出力例を示す図である。 （ａ）は第１スイッチのみがＯＦＦとなる状態４での切り替え前後のＰＡＭ４信号とＰＡＭ６信号の出力例を示す図であり、（ｂ）は第２スイッチのみがＯＦＦとなる状態５での切り替え前後のＰＡＭ２信号とＰＡＭ７信号の出力例を示す図であり、（ｃ）は第２スイッチのみがＯＦＦとなる状態５での切り替え前後のＰＡＭ４信号とＰＡＭ７信号の出力例を示す図であり、（ｄ）は第１スイッチ、第２スイッチ、及び第３スイッチが全てＯＮとなる状態６での切り替え前後のＰＡＭ２信号とＰＡＭ８信号の出力例を示す図である。 状態５においてＰＡＭ２信号がＰＡＭ７信号に切り替えられた後にＰＡＭ４信号に切り替えられる出力例を示す図である。 状態５におけるＰＡＭ２信号、ＰＡＭ７信号、及びＰＡＭ４信号の出力タイミングを説明するための図である。 図７におけるプレコーディング回路の構成を示すブロック図である。 本発明の第２の実施形態に係る信号発生装置を用いる信号発生方法の処理を示すフローチャート（その１）である。 本発明の第２の実施形態に係る信号発生装置を用いる信号発生方法の処理を示すフローチャート（その２）である。 従来の信号発生装置の構成を示すブロック図である。 従来の信号発生装置における切り替え前後のＰＡＭ３信号とＰＡＭ２信号の出力例を示す図である。

以下、本発明に係る信号発生装置及び信号発生方法の実施形態について、図面を用いて説明する。

（第１の実施形態）
図１に示すように、本実施形態に係る信号発生装置１０は、ＰＲＴＳ生成回路１１と、第１ＮＲＺ生成回路１２ａと、第２ＮＲＺ生成回路１２ｂと、スイッチ１３と、加算器１４と、信号切替部としてのセレクタ１５と、プレコーディング回路１６と、エラー挿入回路１７と、操作部１８と、制御部１９と、を備える。なお、ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、第２ＮＲＺ生成回路１２ｂ、スイッチ１３、加算器１４、セレクタ１５、プレコーディング回路１６、及びエラー挿入回路１７は、例えばＦＰＧＡ（Field Programmable Gate Array）上に構成される。

ＰＲＴＳ生成回路１１は、ＰＲＴＳ生成多項式に従って、０レベル（低レベル）、１レベル（中レベル）、及び２レベル（高レベル）の３値のＰＡＭ３シンボルの擬似ランダムパターンからなるＰＡＭ３信号を生成するようになっている。さらに、ＰＲＴＳ生成回路１１は、生成したＰＡＭ３信号と、その先頭位置に同期したＰＡＭ３開始信号（ＰＲＴＳ開始信号）とを出力する。なお、ＰＡＭ３開始信号は、ＰＡＭ３信号とともに、後段のセレクタ１５、プレコーディング回路１６、及びエラー挿入回路１７に伝送される。

第１ＮＲＺ生成回路１２ａは、ＰＲＢＳ生成多項式に従って、０レベル（低レベル）及び２レベル（高レベル）の２値のＰＡＭ２シンボルの擬似ランダムパターンからなる第１ＰＡＭ２信号を生成するようになっている。さらに、第１ＮＲＺ生成回路１２ａは、生成した第１ＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２／ＰＡＭ４開始信号（ＮＲＺ開始信号）とを出力する。なお、ＰＡＭ２／ＰＡＭ４開始信号は、第１ＰＡＭ２信号とともに、後段のセレクタ１５、プレコーディング回路１６、及びエラー挿入回路１７に伝送される。

また、第２ＮＲＺ生成回路１２ｂは、ＰＲＢＳ生成多項式に従って、０レベル（低レベル）及び１レベル（中レベル）の２値のＰＡＭ２シンボルの擬似ランダムパターンからなる第２ＰＡＭ２信号を生成するようになっている。スイッチ１３は、第２ＮＲＺ生成回路１２ｂにより生成された第２ＰＡＭ２信号の通過又は遮断（ＯＮ／ＯＦＦ）を行うようになっている。

加算器１４は、スイッチ１３が第２ＰＡＭ２信号を通過させた場合に、第２ＰＡＭ２信号と、第１ＮＲＺ生成回路１２ａにより生成された第１ＰＡＭ２信号とを加算して擬似ランダムパターンからなるＰＡＭ４信号を生成するようになっている。このとき、第１ＰＡＭ２信号と第２ＰＡＭ２信号は、それぞれＰＡＭ４信号を構成するＭＳＢとＬＳＢの信号である。一方、加算器１４は、スイッチ１３が第２ＰＡＭ２信号を遮断した場合には、第１ＮＲＺ生成回路１２ａにより生成された第１ＰＡＭ２信号をそのまま出力する。

セレクタ１５は、ユーザによる操作部１８への操作入力に応じて、加算器１４からの出力信号と、ＰＲＴＳ生成回路１１により生成されたＰＡＭ３信号とのいずれかを出力するようになっている。ここで、加算器１４からの出力信号とは、上述した第１ＰＡＭ２信号又はＰＡＭ４信号である。

本実施形態の信号発生装置１０においては、第２ＮＲＺ生成回路１２ｂにより生成された第２ＰＡＭ２信号の加算器１４への入力がスイッチ１３で遮断されると、０（００），２（１０）の２値のＰＡＭ２シンボルからなる第１ＰＡＭ２信号と、０（００），１（０１），２（１０）の３値のＰＡＭ３シンボルからなるＰＡＭ３信号とがセレクタ１５に入力される。つまり、図２に示すように、セレクタ１５に入力されるＰＡＭ３信号と第１ＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ１５によるＰＡＭ３信号と第１ＰＡＭ２信号の切り替え時に各信号の電圧調整が不要となる。

図３（ａ）は、図１７に示した従来の信号発生装置３０によるＰＡＭ２信号及びＰＡＭ３信号の出力タイミングの一例を示す図である。まず、ＰＡＭ２信号を出力するための出力制御信号が制御部３５から出力されると、ＮＲＺ生成回路３２ａ，３２ｂは、初期化処理とＰＡＭ２信号の生成処理を完了した後にＰＡＭ２信号の出力を開始する。初期化処理では、ＮＲＺ生成回路３２ａ，３２ｂから出力されるＰＡＭ２信号が初期化処理のたびに常に同じデータから始まるように、ＮＲＺ生成回路３２ａ，３２ｂにあらかじめ定められた初期値を与える処理などが行われる。また、生成処理では、初期化処理で設定された初期値に基づいた擬似ランダムパターンからなるＰＡＭ２信号の生成がＮＲＺ生成回路３２ａ，３２ｂにより行われる。

次に、セレクタ３４からの出力信号をＰＡＭ２信号からＰＡＭ３信号に切り替えるための切替制御信号が制御部３５から出力されると、ＮＲＺ生成回路３２ａ，３２ｂはＰＡＭ２信号の出力を停止する。ＰＲＴＳ生成回路３１は、初期化処理とＰＡＭ３信号の生成処理を完了した後にＰＡＭ３信号の出力を開始する。初期化処理では、ＰＲＴＳ生成回路３１から出力されるＰＡＭ３信号が初期化処理のたびに常に同じデータから始まるように、ＰＲＴＳ生成回路３１にあらかじめ定められた初期値を与える処理などが行われる。また、生成処理では、初期化処理で設定された初期値に基づいた擬似ランダムパターンからなるＰＡＭ３信号の生成がＰＲＴＳ生成回路３１により行われる。

次に、セレクタ３４からの出力信号をＰＡＭ３信号からＰＡＭ２信号に切り替えるための切替制御信号が制御部３５から出力されると、ＰＲＴＳ生成回路３１はＰＡＭ３信号の出力を停止する。ＮＲＺ生成回路３２ａ，３２ｂは、既に述べた初期化処理とＰＡＭ２信号の生成処理を再び完了した後にＰＡＭ２信号の出力を開始する。

このように、従来の信号発生装置３０は、セレクタ３４での出力信号の切り替え時に、ＮＲＺ生成回路３２ａ，３２ｂとＰＲＴＳ生成回路３１からの信号出力を一旦全て停止させていたため、信号出力の停止区間が生じてしまうという問題があった。

図３（ｂ）は、本実施形態の信号発生装置１０による第１ＰＡＭ２信号及びＰＡＭ３信号の出力タイミングの一例を示す図である。まず、第１ＰＡＭ２信号を出力するための出力制御信号が制御部１９から出力されると、第１ＮＲＺ生成回路１２ａは、初期化処理と第１ＰＡＭ２信号の生成処理を完了した後に第１ＰＡＭ２信号の出力を開始する。初期化処理では、第１ＮＲＺ生成回路１２ａから出力される第１ＰＡＭ２信号が初期化処理のたびに常に同じデータから始まるように、第１ＮＲＺ生成回路１２ａにあらかじめ定められた初期値を与える処理などが行われる。また、生成処理では、初期化処理で設定された初期値に基づいた擬似ランダムパターンからなる第１ＰＡＭ２信号の生成が第１ＮＲＺ生成回路１２ａにより行われる。さらに、第１ＮＲＺ生成回路１２ａは、生成した第１ＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２開始信号を出力する。セレクタ１５は、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ２開始信号とともに第１ＰＡＭ２信号を出力する。

次に、セレクタ１５からの出力信号を第１ＰＡＭ２信号からＰＡＭ３信号に切り替えるための切替制御信号が制御部１９から出力されると、ＰＲＴＳ生成回路１１は、切替制御信号の入力をトリガとして、初期化処理とＰＡＭ３信号の生成処理を開始する。初期化処理では、ＰＲＴＳ生成回路１１から出力されるＰＡＭ３信号が初期化処理のたびに常に同じデータから始まるように、ＰＲＴＳ生成回路１１にあらかじめ定められた初期値を与える処理などが行われる。また、生成処理では、初期化処理で設定された初期値に基づいた擬似ランダムパターンからなるＰＡＭ３信号の生成がＰＲＴＳ生成回路１１により行われる。さらに、ＰＲＴＳ生成回路１１は、生成したＰＡＭ３信号と、その先頭位置に同期したＰＡＭ３開始信号を出力する。セレクタ１５は、ＰＲＴＳ生成回路１１からＰＡＭ３信号とともにＰＡＭ３開始信号が入力されるまで第１ＰＡＭ２信号を出力し続け、ＰＡＭ３開始信号の入力をトリガとして、第１ＰＡＭ２信号に代えてＰＡＭ３開始信号とともにＰＡＭ３信号を出力する。

次に、セレクタ１５からの出力信号をＰＡＭ３信号から第１ＰＡＭ２信号に切り替えるための切替制御信号が制御部１９から出力されると、第１ＮＲＺ生成回路１２ａは、切替制御信号の入力をトリガとして、既に述べた初期化処理と第１ＰＡＭ２信号の生成処理を開始する。次に、第１ＮＲＺ生成回路１２ａは、生成した第１ＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２開始信号を出力する。セレクタ１５は、第１ＮＲＺ生成回路１２ａから第１ＰＡＭ２信号とともにＰＡＭ２開始信号が入力されるまでＰＡＭ３信号を出力し続け、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ３信号に代えてＰＡＭ２開始信号とともに第１ＰＡＭ２信号を出力する。

このように、本実施形態の信号発生装置１０は、セレクタ１５での出力信号の切り替え時に、信号出力の停止区間を発生させることなく、第１ＰＡＭ２信号とＰＡＭ３信号との相互切り替えを行うことができる。

以下、従来の信号発生装置３０におけるプレコーディングに関する問題点について説明する。従来の信号発生装置３０の出力信号が例えばＰＡＭ２信号からＰＡＭ３信号に切り替えられた直後に、このＰＡＭ３信号に対してプレコーディングを行う場合、信号出力の停止区間においてＣＰＵによりプレコーディング処理のＯＮ制御をする必要がある。なお、ＰＡＭ２信号に対してはプレコーディングは行われないため、出力信号をＰＡＭ３信号からＰＡＭ２信号に切り替える場合には、プレコーディング処理のＯＦＦ制御を行う必要がある。しかしながら、ＣＰＵの処理速度は、ＦＰＧＡ上に構成されるプレコーディング回路に比べて遅いため、従来の信号発生装置３０においては、停止区間の間にプレコーディング処理のＯＮ／ＯＦＦ制御が間に合わないという問題があった。

図４に示すように、本実施形態の信号発生装置１０が備えるプレコーディング回路１６は、信号分岐部２０と、ＰＡＭ３プレコーディング回路２１と、ＰＡＭ４プレコーディング回路２２と、スルー回路２３と、を含む。

信号分岐部２０は、セレクタ１５から出力されたＰＡＭ３開始信号とＰＡＭ３信号をＰＡＭ３プレコーディング回路２１に入力するようになっている。また、信号分岐部２０は、セレクタ１５から出力されたＰＡＭ４開始信号とＰＡＭ４信号をＰＡＭ４プレコーディング回路２２に入力するようになっている。また、信号分岐部２０は、セレクタ１５から出力されたＰＡＭ２開始信号と第１ＰＡＭ２信号をスルー回路２３に入力するようになっている。

ＰＡＭ３プレコーディング回路２１は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ３信号に対するプレコーディング処理のＯＮ設定がなされている場合に、信号分岐部２０からのＰＡＭ３開始信号の入力をトリガとして、信号分岐部２０から入力されるＰＡＭ３信号を構成するシンボルにプレコーディングを行うようになっている。さらに、ＰＡＭ３プレコーディング回路２１は、ＰＡＭ３開始信号とプレコーディング後のＰＡＭ３信号を後段のエラー挿入回路１７に出力する。一方、ＰＡＭ３プレコーディング回路２１は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ３信号に対するプレコーディング処理のＯＦＦ設定がなされている場合に、信号分岐部２０からのＰＡＭ３開始信号の入力をトリガとして、ＰＡＭ３開始信号とＰＡＭ３信号をそのままエラー挿入回路１７に出力するようになっている。

ＰＡＭ４プレコーディング回路２２は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ４信号に対するプレコーディング処理のＯＮ設定がなされている場合に、信号分岐部２０からのＰＡＭ４開始信号の入力をトリガとして、信号分岐部２０から入力されるＰＡＭ４信号を構成するシンボルにプレコーディングを行うようになっている。さらに、ＰＡＭ４プレコーディング回路２２は、ＰＡＭ４開始信号とプレコーディング後のＰＡＭ４信号を後段のエラー挿入回路１７に出力する。一方、ＰＡＭ４プレコーディング回路２２は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ４信号に対するプレコーディング処理のＯＦＦ設定がなされている場合に、信号分岐部２０からのＰＡＭ４開始信号の入力をトリガとして、ＰＡＭ４開始信号とＰＡＭ４信号をそのままエラー挿入回路１７に出力するようになっている。

スルー回路２３は、ユーザによる操作部１８への操作入力によるプレコーディング処理のＯＮ／ＯＦＦ設定にかかわらず、信号分岐部２０からのＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ２開始信号と第１ＰＡＭ２信号をそのままエラー挿入回路１７に出力するようになっている。

このように、本実施形態におけるプレコーディング回路１６は、ＰＡＭ３開始信号とＰＡＭ４開始信号をトリガとすることで、ＰＡＭ３信号又はＰＡＭ４信号の入力と同時に、それらの信号の先頭からプレコーディング処理を開始することができる。

以下、本実施形態の信号発生装置１０によるエラー挿入処理の特徴について説明する。

第１ＰＡＭ２信号とＰＡＭ３信号とではエラーの挿入方法に違いがある。信号発生装置１０が備えるエラー挿入回路１７は、第１ＰＡＭ２信号についてはＭＳＢにのみエラー挿入を行うが、ＰＡＭ３信号についてはシンボルの値を判定し、例えばシンボルの遷移が１シンボル分となるようなエラー挿入を行う。ここで、エラー挿入回路１７が第１ＰＡＭ２信号に対するエラー挿入を行っている状態で、セレクタ１５にて出力信号を第１ＰＡＭ２信号からＰＡＭ３信号に切り替える一方で、ＣＰＵによりエラー挿入処理を切り替える状況を考える。この場合、ＣＰＵの処理速度がＦＰＧＡ上に構成されるエラー挿入回路１７に比べて遅いため、セレクタ１５による信号の切り替えタイミングにエラー挿入処理の切り替え制御が間に合わないという問題が発生してしまう。このため、例えば、ＰＡＭ３信号の１（０１）が第１ＰＡＭ２信号用のエラー挿入処理によって３（１１）に変換されてしまい、背景技術の欄で述べたような過電圧が発生することとなる。

そこで、本実施形態の信号発生装置１０が備えるエラー挿入回路１７は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ３信号に対するエラー挿入処理のＯＮ設定がなされている場合に、プレコーディング回路１６からのＰＡＭ３開始信号の入力をトリガとして、プレコーディング回路１６から入力されるＰＡＭ３信号を構成するシンボルにエラーを挿入するようになっている。さらに、エラー挿入回路１７は、エラー挿入後のＰＡＭ３信号を出力する。一方、エラー挿入回路１７は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ３信号に対するエラー挿入処理のＯＦＦ設定がなされている場合に、プレコーディング回路１６からのＰＡＭ３開始信号の入力をトリガとして、ＰＡＭ３信号をそのまま出力するようになっている。

また、エラー挿入回路１７は、あらかじめユーザによる操作部１８への操作入力により、第１ＰＡＭ２信号に対するエラー挿入処理のＯＮ設定がなされている場合に、プレコーディング回路１６からのＰＡＭ２開始信号の入力をトリガとして、プレコーディング回路１６から入力される第１ＰＡＭ２信号を構成するシンボルにエラーを挿入するようになっている。さらに、エラー挿入回路１７は、エラー挿入後の第１ＰＡＭ２信号を出力する。一方、エラー挿入回路１７は、あらかじめユーザによる操作部１８への操作入力により、第１ＰＡＭ２信号に対するエラー挿入処理のＯＦＦ設定がなされている場合に、プレコーディング回路１６からのＰＡＭ２開始信号の入力をトリガとして、第１ＰＡＭ２信号をそのまま出力するようになっている。

また、エラー挿入回路１７は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ４信号に対するエラー挿入処理のＯＮ設定がなされている場合に、プレコーディング回路１６からのＰＡＭ４開始信号の入力をトリガとして、プレコーディング回路１６から入力されるＰＡＭ４信号を構成するシンボルにエラーを挿入するようになっている。さらに、エラー挿入回路１７は、エラー挿入後のＰＡＭ４信号を出力する。一方、エラー挿入回路１７は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ４信号に対するエラー挿入処理のＯＦＦ設定がなされている場合に、プレコーディング回路１６からのＰＡＭ４開始信号の入力をトリガとして、ＰＡＭ４信号をそのまま出力するようになっている。

このように、本実施形態におけるエラー挿入回路１７は、ＰＡＭ３開始信号とＰＡＭ２／ＰＡＭ４開始信号をトリガとすることで、第１ＰＡＭ２信号、ＰＡＭ３信号又はＰＡＭ４信号の入力と同時に、それらの信号の先頭からエラー挿入処理を開始することができる。

図１に示す操作部１８は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面の表面に設けられたタッチパネルで構成される。あるいは、操作部１８は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部１８は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。操作部１８への操作入力は、制御部１９により検知されるようになっている。例えば、操作部１８により、ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、及び第２ＮＲＺ生成回路１２ｂにおけるＰＲＴＳ生成多項式やＰＲＢＳ生成多項式の段数の設定、出力制御信号や切替制御信号の出力指示、スイッチ１３、プレコーディング回路１６、及びエラー挿入回路１７におけるＯＮ／ＯＦＦの設定などをユーザが任意に行うことが可能である。

制御部１９は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、信号発生装置１０を構成する上記各部の動作を制御する。また、制御部１９は、ユーザによる操作部１８への操作入力に応じて、ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、及び第２ＮＲＺ生成回路１２ｂの各回路に、それぞれＰＡＭ３信号、第１ＰＡＭ２信号、及び第２ＰＡＭ２信号を出力させるための出力制御信号を出力するようになっている。さらに、制御部１９は、セレクタ１５からの出力信号を第１ＰＡＭ２信号、ＰＡＭ３信号、及びＰＡＭ４信号の間で相互に切り替えるための切替制御信号を出力するようになっている。ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、第２ＮＲＺ生成回路１２ｂ、スイッチ１３、加算器１４、セレクタ１５、プレコーディング回路１６、及びエラー挿入回路１７は、例えば、ＦＰＧＡやＡＳＩＣ（Application Specific Integrated Circuit）などのディジタル回路で構成することが可能である。

以下、本実施形態の信号発生装置１０を用いる信号発生方法について、図５及び図６のフローチャートを参照しながらその処理の一例を説明する。なお、図５のフローチャートでは、セレクタ１５からの出力信号をＰＡＭ３信号から第１ＰＡＭ２信号に切り替える処理を説明する。

図５に示すように、まず、制御部１９は、ユーザによる操作部１８への操作入力により、ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、及び第２ＮＲＺ生成回路１２ｂの各回路におけるＰＲＴＳ生成多項式及びＰＲＢＳ生成多項式の段数の設定や、スイッチ１３、プレコーディング回路１６、及びエラー挿入回路１７におけるＯＮ／ＯＦＦの設定などの初期設定を行う（ステップＳ１）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、ＰＲＴＳ生成回路１１に出力制御信号を出力する（ステップＳ２）。

次に、ＰＲＴＳ生成回路１１は、ステップＳ１での初期設定に基づいて、初期化処理とＰＡＭ３信号の生成処理を行う（ステップＳ３）。

次に、ＰＲＴＳ生成回路１１は、生成したＰＡＭ３信号と、その先頭位置に同期したＰＡＭ３開始信号とをセレクタ１５に出力する（ステップＳ４）。

次に、セレクタ１５は、ＰＡＭ３開始信号の入力をトリガとして、ＰＡＭ３開始信号とともにＰＡＭ３信号をプレコーディング回路１６に出力する（ステップＳ５）。

次に、プレコーディング回路１６は、あらかじめステップＳ１でＰＡＭ３信号に対するプレコーディング処理のＯＮ設定がなされている場合に、ＰＡＭ３開始信号の入力をトリガとして、セレクタ１５から入力されるＰＡＭ３信号を構成するシンボルにプレコーディングを行う（ステップＳ６）。

次に、エラー挿入回路１７は、あらかじめステップＳ１でＰＡＭ３信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ３開始信号の入力をトリガとして、プレコーディング回路１６から入力されるＰＡＭ３信号を構成するシンボルにエラーを挿入して、エラー挿入されたＰＡＭ３信号を出力する（ステップＳ７）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、セレクタ１５からの出力信号をＰＡＭ３信号から第１ＰＡＭ２信号に切り替えるための切替制御信号を出力する指示があったか否かを判断する。切替制御信号を出力する指示があった場合には、制御部１９は、切替制御信号を第１ＮＲＺ生成回路１２ａ及びセレクタ１５に出力する（切替制御ステップＳ８）。

次に、第１ＮＲＺ生成回路１２ａは、ステップＳ１での初期設定に基づいて、切替制御信号の入力をトリガとして、初期化処理と第１ＰＡＭ２信号の生成処理を行う（ステップＳ９）。

次に、第１ＮＲＺ生成回路１２ａは、生成した第１ＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２開始信号とをセレクタ１５に出力する（ステップＳ１０）。

次に、セレクタ１５は、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ３信号に代えてＰＡＭ２開始信号とともに第１ＰＡＭ２信号を、プレコーディング回路１６のスルー回路２３を介して、エラー挿入回路１７に出力する（ステップＳ１１）。

次に、エラー挿入回路１７は、あらかじめステップＳ１で第１ＰＡＭ２信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ２開始信号の入力をトリガとして、スルー回路２３から入力される第１ＰＡＭ２信号を構成するシンボルにエラーを挿入して、エラー挿入された第１ＰＡＭ２信号を出力する（ステップＳ１２）。

なお、上記の処理のうち、ステップＳ３，Ｓ４はＰＲＴＳ生成ステップを構成する。ステップＳ９，Ｓ１０は第１ＮＲＺ生成ステップを構成する。ステップＳ５，Ｓ１１は信号切替ステップを構成する。

以下、図６のフローチャートを参照しながら、セレクタ１５からの出力信号を第１ＰＡＭ２信号からＰＡＭ３信号に切り替える処理を説明する。図６に示すように、まず、制御部１９は、ユーザによる操作部１８への操作入力により、ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、及び第２ＮＲＺ生成回路１２ｂの各回路におけるＰＲＴＳ生成多項式及びＰＲＢＳ生成多項式の段数の設定や、スイッチ１３、プレコーディング回路１６、及びエラー挿入回路１７におけるＯＮ／ＯＦＦの設定などの初期設定を行う（ステップＳ２１）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、第１ＮＲＺ生成回路１２ａに出力制御信号を出力する（ステップＳ２２）。

次に、第１ＮＲＺ生成回路１２ａは、ステップＳ２１での初期設定に基づいて、初期化処理と第１ＰＡＭ２信号の生成処理を行う（ステップＳ２３）。

次に、第１ＮＲＺ生成回路１２ａは、生成した第１ＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２開始信号とをセレクタ１５に出力する（ステップＳ２４）。

次に、セレクタ１５は、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ２開始信号とともに第１ＰＡＭ２信号を、プレコーディング回路１６のスルー回路２３を介して、エラー挿入回路１７に出力する（ステップＳ２５）。

次に、エラー挿入回路１７は、あらかじめステップＳ２１で第１ＰＡＭ２信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ２開始信号の入力をトリガとして、スルー回路２３から入力される第１ＰＡＭ２信号を構成するシンボルにエラーを挿入して、エラー挿入された第１ＰＡＭ２信号を出力する（ステップＳ２６）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、セレクタ１５からの出力信号を第１ＰＡＭ２信号からＰＡＭ３信号に切り替えるための切替制御信号を出力する指示があったか否かを判断する。切替制御信号を出力する指示があった場合には、制御部１９は、切替制御信号をＰＲＴＳ生成回路１１及びセレクタ１５に出力する（切替制御ステップＳ２７）。

次に、ＰＲＴＳ生成回路１１は、ステップＳ２１での初期設定に基づいて、切替制御信号の入力をトリガとして、初期化処理とＰＡＭ３信号の生成処理を行う（ステップＳ２８）。

次に、ＰＲＴＳ生成回路１１は、生成したＰＡＭ３信号と、その先頭位置に同期したＰＡＭ３開始信号とをセレクタ１５に出力する（ステップＳ２９）。

次に、セレクタ１５は、ＰＡＭ３開始信号の入力をトリガとして、第１ＰＡＭ２信号に代えてＰＡＭ３開始信号とともにＰＡＭ３信号をプレコーディング回路１６に出力する（ステップＳ３０）。

次に、プレコーディング回路１６は、あらかじめステップＳ２１でＰＡＭ３信号に対するプレコーディング処理のＯＮ設定がなされている場合に、ＰＡＭ３開始信号の入力をトリガとして、セレクタ１５から入力されるＰＡＭ３信号を構成するシンボルにプレコーディングを行う（ステップＳ３１）。

次に、エラー挿入回路１７は、あらかじめステップＳ２１でＰＡＭ３信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ３開始信号の入力をトリガとして、プレコーディング回路１６から入力されるＰＡＭ３信号を構成するシンボルにエラーを挿入して、エラー挿入されたＰＡＭ３信号を出力する（ステップＳ３２）。

なお、上記の処理のうち、ステップＳ２３，Ｓ２４は第１ＮＲＺ生成ステップを構成する。ステップＳ２８，Ｓ２９はＰＲＴＳ生成ステップを構成する。ステップＳ２５，Ｓ３０は信号切替ステップを構成する。

以上説明したように、本実施形態に係る信号発生装置１０は、第１ＰＡＭ２信号とＰＡＭ３信号の最大電圧レベルを等しくする構成としたことにより、セレクタ１５による第１ＰＡＭ２信号とＰＡＭ３信号の切り替え時の電圧調整が不要になる。このため、信号発生装置１０は、ＦＰＧＡと比較した場合のＣＰＵの処理速度の遅さに起因したノイズや過電圧を発生させずに、第１ＰＡＭ２信号とＰＡＭ３信号の相互切り替えを行うことができる。

また、本実施形態に係る信号発生装置１０が備えるセレクタ１５は、出力信号をＰＡＭ３信号から第１ＰＡＭ２信号に切り替える際に、第１ＰＡＭ２信号とともに、その先頭位置に同期したＰＡＭ２開始信号が入力されるまでＰＡＭ３信号を出力し続け、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ３信号に代えて第１ＰＡＭ２信号を出力する。つまり、信号発生装置１０は、第１ＰＡＭ２信号の生成開始から生成完了までの時間にもＰＡＭ３信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ３信号から第１ＰＡＭ２信号への出力信号の切り替えを行うことができる。

また、本実施形態に係る信号発生装置１０が備えるセレクタ１５は、出力信号を第１ＰＡＭ２信号からＰＡＭ３信号に切り替える際に、ＰＡＭ３信号とともに、その先頭位置に同期したＰＡＭ３開始信号が入力されるまで第１ＰＡＭ２信号を出力し続け、ＰＡＭ３開始信号の入力をトリガとして、第１ＰＡＭ２信号に代えてＰＡＭ３信号を出力する。つまり、信号発生装置１０は、ＰＡＭ３信号の生成開始から生成完了までの時間にも第１ＰＡＭ２信号を出力し続けることにより、信号出力の停止区間を発生させることなく、第１ＰＡＭ２信号からＰＡＭ３信号への出力信号の切り替えを行うことができる。

また、本実施形態に係る信号発生装置１０が備えるプレコーディング回路１６は、ＰＡＭ３信号の先頭位置に同期したＰＡＭ３開始信号をトリガとすることで、ＰＡＭ３信号の入力と同時に、ＰＡＭ３信号の先頭からプレコーディング処理を開始することができる。

また、本実施形態に係る信号発生装置１０が備えるエラー挿入回路１７は、ＰＡＭ３信号の先頭位置に同期したＰＡＭ３開始信号をトリガとすることで、ＰＡＭ３信号の入力と同時に、ＰＡＭ３信号の先頭からエラー挿入処理を開始することができる。

また、本実施形態に係る信号発生装置１０は、第１ＮＲＺ生成回路１２ａと第２ＮＲＺ生成回路１２ｂを備えているため、ＰＡＭ２信号とＰＡＭ３信号だけでなくＰＡＭ４信号も発生させることができる。

また、本実施形態に係る信号発生装置１０は、ＰＲＴＳ生成回路１１、第１ＮＲＺ生成回路１２ａ、及び第２ＮＲＺ生成回路１２ｂにより生成される信号と共に流れる開始信号により、信号の種類（ＰＡＭ２、ＰＡＭ３、ＰＡＭ４）に応じてプレコーディング回路１６及びエラー挿入回路１７の処理内容を切り替えることができる。

（第２の実施形態）
続いて、本発明の第２の実施形態に係る信号発生装置について、図面を参照しながら説明する。なお、第１の実施形態と同様の構成については同一の符号を付して適宜説明を省略する。また、第１の実施形態と同様の動作についても適宜説明を省略する。

図７に示すように、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｎ生成回路４１と、ＰＡＭ Ｍ生成回路４２と、信号切替部としてのセレクタ４３と、プレコーディング回路４４と、エラー挿入回路４５と、操作部１８と、制御部１９と、を備える。なお、ＰＡＭ Ｎ生成回路４１、ＰＡＭ Ｍ生成回路４２、セレクタ４３、プレコーディング回路４４、及びエラー挿入回路４５は、例えばＦＰＧＡやＡＳＩＣ上に構成される。

なお、第１の実施形態のＰＲＴＳ生成回路１１は、ＰＡＭ Ｎ生成回路４１を構成する。また、第１の実施形態の第１ＮＲＺ生成回路１２ａ、第２ＮＲＺ生成回路１２ｂ、スイッチ１３、及び加算器１４は、ＰＡＭ Ｍ生成回路４２を構成する。

制御部１９は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、信号発生装置４０を構成する上記各部の動作を制御する。また、本実施形態において、制御部１９は、ユーザによる操作部１８への操作入力に応じて、後述するＰＡＭ Ｎ信号及びＰＡＭ Ｍ信号をＰＡＭ Ｎ生成回路４１及びＰＡＭ Ｍ生成回路４２の各回路から出力させるための出力制御信号を出力するようになっている。さらに、制御部１９は、セレクタ４３からの出力信号をＰＡＭ Ｎ信号及びＰＡＭ Ｍ信号の間で相互に切り替えるための切替制御信号を出力するようになっている。

ＰＡＭ Ｎ生成回路４１は、ｎ値（ｎ≧３）からなるＰＡＭ Ｎ信号を生成するものである。本実施形態において、ＰＡＭ Ｎ信号とは、ＰＡＭ Ｎ生成回路４１から出力されるＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、ＰＡＭ７信号、及びＰＡＭ８信号の総称である。図８に示すように、ＰＡＭ Ｎ生成回路４１は、ＰＲＴＳ生成回路１１と、ＰＡＭ４擬似ランダムパターン生成回路４１４と、ＰＡＭ５擬似ランダムパターン生成回路４１５と、ＰＡＭ６擬似ランダムパターン生成回路４１６と、ＰＡＭ７擬似ランダムパターン生成回路４１７と、ＰＡＭ８擬似ランダムパターン生成回路４１８と、セレクタ４１９と、を含む。

さらに、ＰＡＭ Ｎ生成回路４１は、制御部１９からの出力制御信号又は切替制御信号の入力をトリガとしてＰＡＭ Ｎ信号を生成した後に、生成したＰＡＭ Ｎ信号と、その先頭位置に同期したＰＡＭ Ｎ開始信号とを出力する。なお、ＰＡＭ Ｎ開始信号は、ＰＡＭ Ｎ信号とともに、後段のセレクタ４３、プレコーディング回路４４、及びエラー挿入回路４５に伝送される。本実施形態において、ＰＡＭ Ｎ開始信号とは、ＰＡＭ Ｎ生成回路４１から出力されるＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、ＰＡＭ７信号、及びＰＡＭ８信号のそれぞれに対応した、ＰＡＭ３開始信号、ＰＡＭ４開始信号、ＰＡＭ５開始信号、ＰＡＭ６開始信号、ＰＡＭ７開始信号、及びＰＡＭ８開始信号の総称である。

ＰＲＴＳ生成回路１１は、ＰＲＴＳ生成多項式に従って、０レベル、１レベル、及び２レベルの３値のＰＡＭ３シンボルの擬似ランダムパターンからなるＰＡＭ３信号を生成するようになっている。さらに、ＰＲＴＳ生成回路１１は、生成したＰＡＭ３信号と、その先頭位置に同期したＰＡＭ３開始信号とを出力する。

ＰＡＭ４擬似ランダムパターン生成回路４１４は、０レベル、１レベル、２レベル、及び３レベルの４値のＰＡＭ４シンボルの擬似ランダムパターンからなるＰＡＭ４信号を生成するようになっている。さらに、ＰＡＭ４擬似ランダムパターン生成回路４１４は、生成したＰＡＭ４信号と、その先頭位置に同期したＰＡＭ４開始信号とを出力する。

ＰＡＭ５擬似ランダムパターン生成回路４１５は、０レベル、１レベル、２レベル、３レベル、及び４レベルの５値のＰＡＭ５シンボルの擬似ランダムパターンからなるＰＡＭ５信号を生成するようになっている。さらに、ＰＡＭ５擬似ランダムパターン生成回路４１５は、生成したＰＡＭ５信号と、その先頭位置に同期したＰＡＭ５開始信号とを出力する。

ＰＡＭ６擬似ランダムパターン生成回路４１６は、０レベル、１レベル、２レベル、３レベル、４レベル、及び５レベルの６値のＰＡＭ６シンボルの擬似ランダムパターンからなるＰＡＭ６信号を生成するようになっている。さらに、ＰＡＭ６擬似ランダムパターン生成回路４１６は、生成したＰＡＭ６信号と、その先頭位置に同期したＰＡＭ６開始信号とを出力する。

ＰＡＭ７擬似ランダムパターン生成回路４１７は、０レベル、１レベル、２レベル、３レベル、４レベル、５レベル、及び６レベルの７値のＰＡＭ７シンボルの擬似ランダムパターンからなるＰＡＭ７信号を生成するようになっている。さらに、ＰＡＭ７擬似ランダムパターン生成回路４１７は、生成したＰＡＭ７信号と、その先頭位置に同期したＰＡＭ７開始信号とを出力する。

ＰＡＭ８擬似ランダムパターン生成回路４１８は、０レベル、１レベル、２レベル、３レベル、４レベル、５レベル、６レベル、及び７レベルの８値のＰＡＭ８シンボルの擬似ランダムパターンからなるＰＡＭ８信号を生成するようになっている。さらに、ＰＡＭ８擬似ランダムパターン生成回路４１８は、生成したＰＡＭ８信号と、その先頭位置に同期したＰＡＭ８開始信号とを出力する。

セレクタ４１９は、ユーザによる操作部１８への操作入力に応じて、ＰＲＴＳ生成回路１１により生成されたＰＡＭ３信号と、ＰＡＭ４擬似ランダムパターン生成回路４１４により生成されたＰＡＭ４信号と、ＰＡＭ５擬似ランダムパターン生成回路４１５により生成されたＰＡＭ５信号と、ＰＡＭ６擬似ランダムパターン生成回路４１６により生成されたＰＡＭ６信号と、ＰＡＭ７擬似ランダムパターン生成回路４１７により生成されたＰＡＭ７信号と、ＰＡＭ８擬似ランダムパターン生成回路４１８により生成されたＰＡＭ８信号とのいずれかを出力するようになっている。

ＰＡＭ Ｍ生成回路４２は、ＰＡＭ Ｎ生成回路４１により生成されたＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するものである。本実施形態において、ＰＡＭ Ｍ信号とは、ＰＡＭ Ｍ生成回路４２から出力されるＰＡＭ２信号、ＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、及びＰＡＭ７信号の総称である。図７に示すように、ＰＡＭ Ｍ生成回路４２は、第１ＮＲＺ生成回路１２ａと、第２ＮＲＺ生成回路１２ｂと、第３ＮＲＺ生成回路１２ｃと、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ３と、第１加算器１４ａと、第２加算器１４ｂと、を含む。なお、切り替えの対象となるＰＡＭ Ｎ信号とＰＡＭ Ｍ信号とは、互いに等しい最大電圧レベルを有するものでありさえすれば、値はｍ＝ｎであってもよい。このため、ＰＡＭ Ｍ生成回路４２は、例えばＰＡＭ Ｍ信号としてＰＡＭ８信号を生成してもよい。

さらに、ＰＡＭ Ｍ生成回路４２は、制御部１９からの出力制御信号又は切替制御信号の入力をトリガとしてＰＡＭ Ｍ信号を生成した後に、生成したＰＡＭ Ｍ信号と、その先頭位置に同期したＰＡＭ Ｍ開始信号とを出力する。なお、ＰＡＭ Ｍ開始信号は、ＰＡＭ Ｍ信号とともに、後段のセレクタ４３、プレコーディング回路４４、及びエラー挿入回路４５に伝送される。本実施形態において、ＰＡＭ Ｍ開始信号とは、ＰＡＭ Ｍ生成回路４２から出力されるＰＡＭ２信号、ＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、ＰＡＭ７信号、及びＰＡＭ８信号のそれぞれに対応した、ＰＡＭ２開始信号、ＰＡＭ３開始信号、ＰＡＭ４開始信号、ＰＡＭ５開始信号、ＰＡＭ６開始信号、ＰＡＭ７開始信号、及びＰＡＭ８開始信号の総称である。

第１ＮＲＺ生成回路１２ａは、ＰＲＢＳ生成多項式に従って、０レベル及び２レベルの２値のＰＡＭ２シンボルの擬似ランダムパターンからなる第１ＰＡＭ２信号を生成するようになっている。

第２ＮＲＺ生成回路１２ｂは、ＰＲＢＳ生成多項式に従って、０レベル及び１レベルの２値のＰＡＭ２シンボルの擬似ランダムパターンからなる第２ＰＡＭ２信号を生成するようになっている。

第３ＮＲＺ生成回路１２ｃは、ＰＲＢＳ生成多項式に従って、０レベル及び４レベルの２値のＰＡＭ２シンボルの擬似ランダムパターンからなる第３ＰＡＭ２信号を生成するようになっている。

第１スイッチＳＷ１は、第１ＮＲＺ生成回路１２ａにより生成された第１ＰＡＭ２信号の通過又は遮断（ＯＮ／ＯＦＦ）を行うようになっている。第２スイッチＳＷ２は、第１の実施形態のスイッチ１３に相当し、第２ＮＲＺ生成回路１２ｂにより生成された第２ＰＡＭ２信号の通過又は遮断（ＯＮ／ＯＦＦ）を行うようになっている。第３スイッチＳＷ３は、第３ＮＲＺ生成回路１２ｃにより生成された第３ＰＡＭ２信号の通過又は遮断（ＯＮ／ＯＦＦ）を行うようになっている。

第１加算器１４ａは、第１の実施形態の加算器１４に相当し、第１スイッチＳＷ１からの出力信号と、第２スイッチＳＷ２からの出力信号とを加算するようになっている。第２加算器１４ｂは、第１加算器１４ａからの出力信号と、第３スイッチＳＷ３からの出力信号とを加算してＰＡＭ Ｍ信号を生成するようになっている。

セレクタ４３は、ユーザによる操作部１８への操作入力に応じて、ＰＡＭ Ｎ生成回路４１により生成されたＰＡＭ Ｎ信号と、ＰＡＭ Ｍ生成回路４２により生成されたＰＡＭ Ｍ信号とのいずれかを出力するようになっている。また、セレクタ４３は、ＰＡＭ Ｍ信号とともにＰＡＭ Ｍ開始信号が入力されるまで、ＰＡＭ Ｎ信号を出力し続け、ＰＡＭ Ｍ開始信号の入力をトリガとして、ＰＡＭ Ｎ信号に代えてＰＡＭ Ｍ信号を出力するようになっている。また、セレクタ４３は、ＰＡＭ Ｎ信号とともにＰＡＭ Ｎ開始信号が入力されるまで、ＰＡＭ Ｍ信号を出力し続け、ＰＡＭ Ｎ開始信号の入力をトリガとして、ＰＡＭ Ｍ信号に代えてＰＡＭ Ｎ信号を出力するようになっている。

図９は、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第３スイッチＳＷ３のＯＮ／ＯＦＦの状態と、各状態の出力可能レベルと、各状態の用途を示す表である。

状態１は、第１スイッチＳＷ１のみがＯＮとなり、第２スイッチＳＷ２と第３スイッチＳＷ３がＯＦＦとなる状態である。このとき、第１ＮＲＺ生成回路１２ａから０レベル及び２レベルの２値からなる第１ＰＡＭ２信号が出力される。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベル及び２レベルに相当する電圧をセレクタ４３に出力可能である。例えば、図１０（ａ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＲＴＳ生成回路１１により生成された０レベル、１レベル、及び２レベルの３値からなるＰＡＭ３信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル及び２レベルの２値からなるＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。

状態２は、第１スイッチＳＷ１と第２スイッチＳＷ２がＯＮとなり、第３スイッチＳＷ３のみがＯＦＦとなる状態である。このとき、第１ＮＲＺ生成回路１２ａから０レベル及び２レベルの２値からなる第１ＰＡＭ２信号が出力されるとともに、第２ＮＲＺ生成回路１２ｂから０レベル及び１レベルの２値からなる第２ＰＡＭ２信号が出力される。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベル、１レベル、２レベル、及び３レベルに相当する電圧をセレクタ４３に出力可能である。例えば、図１０（ｂ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ４擬似ランダムパターン生成回路４１４により生成された０レベル、１レベル、２レベル、及び３レベルの４値からなるＰＡＭ４信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル及び３レベルの２値からなるＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。

状態３は、第３スイッチＳＷ３のみがＯＮとなる状態である。このとき、第３ＮＲＺ生成回路１２ｃから０レベル及び４レベルの２値からなる第３ＰＡＭ２信号が出力される。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベル及び４レベルに相当する電圧をセレクタ４３に出力可能である。例えば、図１０（ｃ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ５擬似ランダムパターン生成回路４１５により生成された０レベル、１レベル、２レベル、３レベル、及び４レベルの５値からなるＰＡＭ５信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル及び４レベルの２値からなる第３ＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。

状態４は、第２スイッチＳＷ２と第３スイッチＳＷ３がＯＮとなり、第１スイッチＳＷ１のみがＯＦＦとなる状態である。このとき、第２ＮＲＺ生成回路１２ｂから０レベル及び１レベルの２値からなる第２ＰＡＭ２信号が出力されるとともに、第３ＮＲＺ生成回路１２ｃから０レベル及び４レベルの２値からなる第３ＰＡＭ２信号が出力される。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベル、１レベル、４レベル、及び５レベルに相当する電圧をセレクタ４３に出力可能である。例えば、図１０（ｄ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ６擬似ランダムパターン生成回路４１６により生成された０レベル、１レベル、２レベル、３レベル、４レベル、及び５レベルの６値からなるＰＡＭ６信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル及び５レベルの２値からなるＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。あるいは、図１１（ａ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ６擬似ランダムパターン生成回路４１６により生成された０レベル、１レベル、２レベル、３レベル、４レベル、及び５レベルの６値からなるＰＡＭ６信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル、１レベル、４レベル、及び５レベルの４値からなるＰＡＭ４信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。

状態５は、第１スイッチＳＷ１と第３スイッチＳＷ３がＯＮとなり、第２スイッチＳＷ２のみがＯＦＦとなる状態である。このとき、第１ＮＲＺ生成回路１２ａから０レベル及び２レベルの２値からなる第１ＰＡＭ２信号が出力されるとともに、第３ＮＲＺ生成回路１２ｃから０レベル及び４レベルの２値からなる第３ＰＡＭ２信号が出力される。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベル、２レベル、４レベル、及び６レベルに相当する電圧をセレクタ４３に出力可能である。例えば、図１１（ｂ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ７擬似ランダムパターン生成回路４１７により生成された０レベル、１レベル、２レベル、３レベル、４レベル、５レベル、及び６レベルの７値からなるＰＡＭ７信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル及び６レベルの２値からなるＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。あるいは、図１１（ｃ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ７擬似ランダムパターン生成回路４１７により生成された０レベル、１レベル、２レベル、３レベル、４レベル、５レベル、及び６レベルの７値からなるＰＡＭ７信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル、２レベル、４レベル、及び６レベルの４値からなるＰＡＭ４信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。

状態６は、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ３が全てＯＮとなる状態である。このとき、第１ＮＲＺ生成回路１２ａから０レベル及び２レベルの２値からなる第１ＰＡＭ２信号が出力され、第２ＮＲＺ生成回路１２ｂから０レベル及び１レベルの２値からなる第２ＰＡＭ２信号が出力され、第３ＮＲＺ生成回路１２ｃから０レベル及び４レベルの２値からなる第３ＰＡＭ２信号が出力される。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベル、１レベル、２レベル、３レベル、４レベル、５レベル、６レベル、及び７レベルに相当する電圧をセレクタ４３に出力可能である。例えば、図１１（ｄ）に示すように、ＰＡＭ Ｎ生成回路４１のＰＡＭ８擬似ランダムパターン生成回路４１８により生成された０レベル、１レベル、２レベル、３レベル、４レベル、５レベル、６レベル、及び７レベルの８値からなるＰＡＭ８信号と、ＰＡＭ Ｍ生成回路４２により生成された０レベル及び７レベルの２値からなるＰＡＭ２信号の最大電圧レベルが互いに等しくなるため、セレクタ４３によるこれらの信号の切り替え時に各信号の電圧調整が不要となる。なお、ＰＡＭ Ｍ生成回路４２からの出力信号は、最大電圧レベルが７レベル相当のＰＡＭ２信号に限らず、例えば最大電圧レベルが７レベル又は７レベル未満相当のＰＡＭ２信号、ＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、ＰＡＭ７信号、及びＰＡＭ８信号のいずれであってもよい。

状態７は、第１スイッチＳＷ１と、第２スイッチＳＷ２と、第３スイッチＳＷ３が全てＯＦＦとなる状態である。つまり、ＰＡＭ Ｍ生成回路４２からは、０レベルに相当する電圧しかセレクタ４３に出力されないため、本実施形態ではこの状態７は不使用としている。

状態８は、第２スイッチＳＷ２のみがＯＮとなり、第１スイッチＳＷ１と第３スイッチＳＷ３がＯＦＦとなる状態である。このとき、第２ＮＲＺ生成回路１２ｂから０レベル及び１レベルの２値からなる第２ＰＡＭ２信号が出力されるのみであるため、本実施形態ではこの状態８は不使用としている。

図１２は、状態５について、ＰＡＭ Ｍ生成回路４２により生成されたＰＡＭ２信号が、ＰＡＭ７擬似ランダムパターン生成回路４１７により生成されたＰＡＭ７信号に切り替えられた後に、ＰＡＭ Ｍ生成回路４２により生成されたＰＡＭ４信号に切り替えられる例を示している。このように、本実施形態の信号発生装置４０は、最大電圧レベルを６レベルに相当する電圧レベルに維持しながら、ＰＡＭ２信号とＰＡＭ７信号の切り替えと、ＰＡＭ４信号とＰＡＭ７信号の切り替えを行うことが可能である。同様に、本実施形態の信号発生装置４０は、状態４についても、最大電圧レベルを５レベルに相当する電圧レベルに維持しながら、ＰＡＭ２信号とＰＡＭ６信号の切り替えと、ＰＡＭ４信号とＰＡＭ６信号の切り替えを行うことが可能である。

図１３は、状態５におけるＰＡＭ２信号、ＰＡＭ７信号、及びＰＡＭ４信号の出力タイミングの一例を示す図である。まず、制御部１９は、最大電圧レベルが６レベルに相当するＰＡＭ２信号を出力するための出力制御信号をＰＡＭ Ｍ生成回路４２に出力する。これにより、第１ＮＲＺ生成回路１２ａは、初期化処理と第１ＰＡＭ２信号の生成処理を完了した後に第１ＰＡＭ２信号の出力を開始する。同時に、第３ＮＲＺ生成回路１２ｃは、初期化処理と第３ＰＡＭ２信号の生成処理を完了した後に第３ＰＡＭ２信号の出力を開始する。

初期化処理では、ＰＡＭ Ｍ生成回路４２から出力されるＰＡＭ２信号が初期化処理のたびに常に同じデータから始まるように、第１ＮＲＺ生成回路１２ａ及び第３ＮＲＺ生成回路１２ｃにあらかじめ定められた初期値を与える処理などが行われる。また、生成処理では、初期化処理で設定された初期値に基づいた擬似ランダムパターンからなるＰＡＭ２信号の生成がＰＡＭ Ｍ生成回路４２により行われる。さらに、ＰＡＭ Ｍ生成回路４２は、生成したＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２開始信号を出力する。セレクタ４３は、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ２開始信号とともにＰＡＭ２信号を出力する。

次に、セレクタ４３からの出力信号をＰＡＭ２信号からＰＡＭ７信号に切り替えるための切替制御信号が制御部１９から出力されると、ＰＡＭ７擬似ランダムパターン生成回路４１７は、切替制御信号の入力をトリガとして、初期化処理とＰＡＭ７信号の生成処理を開始する。初期化処理では、ＰＡＭ７擬似ランダムパターン生成回路４１７から出力されるＰＡＭ７信号が初期化処理のたびに常に同じデータから始まるように、ＰＡＭ７擬似ランダムパターン生成回路４１７にあらかじめ定められた初期値を与える処理などが行われる。また、生成処理では、初期化処理で設定された初期値に基づいた擬似ランダムパターンからなるＰＡＭ７信号の生成がＰＡＭ７擬似ランダムパターン生成回路４１７により行われる。さらに、ＰＡＭ７擬似ランダムパターン生成回路４１７は、生成したＰＡＭ７信号と、その先頭位置に同期したＰＡＭ７開始信号を出力する。セレクタ４３は、ＰＡＭ７擬似ランダムパターン生成回路４１７からＰＡＭ７信号とともにＰＡＭ７開始信号が入力されるまでＰＡＭ２信号を出力し続け、ＰＡＭ７開始信号の入力をトリガとして、ＰＡＭ２信号に代えてＰＡＭ７開始信号とともにＰＡＭ７信号を出力する。

次に、制御部１９は、セレクタ４３からの出力信号をＰＡＭ７信号からＰＡＭ４信号に切り替えるための切替制御信号をＰＡＭ Ｍ生成回路４２に出力する。これにより、第１ＮＲＺ生成回路１２ａは、切替制御信号の入力をトリガとして、既に述べた初期化処理と第１ＰＡＭ２信号の生成処理を完了した後に第１ＰＡＭ２信号の出力を開始する。同時に、第３ＮＲＺ生成回路１２ｃは、初期化処理と第３ＰＡＭ２信号の生成処理を完了した後に第３ＰＡＭ２信号の出力を開始する。次に、ＰＡＭ Ｍ生成回路４２は、生成したＰＡＭ４信号と、その先頭位置に同期したＰＡＭ４開始信号を出力する。セレクタ４３は、ＰＡＭ Ｍ生成回路４２からＰＡＭ４信号とともにＰＡＭ４開始信号が入力されるまでＰＡＭ７信号を出力し続け、ＰＡＭ４開始信号の入力をトリガとして、ＰＡＭ７信号に代えてＰＡＭ４開始信号とともにＰＡＭ４信号を出力する。

このように、本実施形態の信号発生装置４０は、セレクタ４３での出力信号の切り替え時に、信号出力の停止区間を発生させることなく、ＰＡＭ Ｍ信号とＰＡＭ Ｎ信号との相互切り替えを行うことができる。

図１４に示すように、本実施形態の信号発生装置４０が備えるプレコーディング回路４４は、ＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号の入力をトリガとして、セレクタ４３から入力されるＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号を構成するシンボルにプレコーディングを行うようになっている。具体的には、プレコーディング回路４４は、信号分岐部５０と、ＰＡＭ３プレコーディング回路２１と、ＰＡＭ４プレコーディング回路２２と、ＰＡＭ５プレコーディング回路５１と、ＰＡＭ６プレコーディング回路５２と、ＰＡＭ７プレコーディング回路５３と、ＰＡＭ８プレコーディング回路５４と、スルー回路２３と、を含む。ＰＡＭ３プレコーディング回路２１と、ＰＡＭ４プレコーディング回路２２と、スルー回路２３の動作は、第１の実施形態と同様である。

信号分岐部５０は、セレクタ４３から出力されたＰＡＭ３開始信号とＰＡＭ３信号をＰＡＭ３プレコーディング回路２１に入力するようになっている。また、信号分岐部５０は、セレクタ４３から出力されたＰＡＭ４開始信号とＰＡＭ４信号をＰＡＭ４プレコーディング回路２２に入力するようになっている。また、信号分岐部５０は、セレクタ４３から出力されたＰＡＭ５開始信号とＰＡＭ５信号をＰＡＭ５プレコーディング回路５１に入力するようになっている。また、信号分岐部５０は、セレクタ４３から出力されたＰＡＭ６開始信号とＰＡＭ６信号をＰＡＭ６プレコーディング回路５２に入力するようになっている。

また、信号分岐部５０は、セレクタ４３から出力されたＰＡＭ７開始信号とＰＡＭ７信号をＰＡＭ７プレコーディング回路５３に入力するようになっている。また、信号分岐部５０は、セレクタ４３から出力されたＰＡＭ８開始信号とＰＡＭ８信号をＰＡＭ８プレコーディング回路５４に入力するようになっている。また、信号分岐部５０は、セレクタ４３から出力されたＰＡＭ２開始信号とＰＡＭ２信号をスルー回路２３に入力するようになっている。

ＰＡＭ５プレコーディング回路５１は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ５信号に対するプレコーディング処理のＯＮ設定がなされている場合に、信号分岐部５０からのＰＡＭ５開始信号の入力をトリガとして、信号分岐部５０から入力されるＰＡＭ５信号を構成するシンボルにプレコーディングを行うようになっている。さらに、ＰＡＭ５プレコーディング回路５１は、ＰＡＭ５開始信号とプレコーディング後のＰＡＭ５信号を後段のエラー挿入回路４５に出力する。一方、ＰＡＭ５プレコーディング回路５１は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ５信号に対するプレコーディング処理のＯＦＦ設定がなされている場合に、信号分岐部５０からのＰＡＭ５開始信号の入力をトリガとして、ＰＡＭ５開始信号とＰＡＭ５信号をそのままエラー挿入回路４５に出力するようになっている。

ＰＡＭ６プレコーディング回路５２は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ６信号に対するプレコーディング処理のＯＮ設定がなされている場合に、信号分岐部５０からのＰＡＭ６開始信号の入力をトリガとして、信号分岐部５０から入力されるＰＡＭ６信号を構成するシンボルにプレコーディングを行うようになっている。さらに、ＰＡＭ６プレコーディング回路５２は、ＰＡＭ６開始信号とプレコーディング後のＰＡＭ６信号を後段のエラー挿入回路４５に出力する。一方、ＰＡＭ６プレコーディング回路５２は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ６信号に対するプレコーディング処理のＯＦＦ設定がなされている場合に、信号分岐部５０からのＰＡＭ６開始信号の入力をトリガとして、ＰＡＭ６開始信号とＰＡＭ６信号をそのままエラー挿入回路４５に出力するようになっている。

ＰＡＭ７プレコーディング回路５３は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ７信号に対するプレコーディング処理のＯＮ設定がなされている場合に、信号分岐部５０からのＰＡＭ７開始信号の入力をトリガとして、信号分岐部５０から入力されるＰＡＭ７信号を構成するシンボルにプレコーディングを行うようになっている。さらに、ＰＡＭ７プレコーディング回路５３は、ＰＡＭ７開始信号とプレコーディング後のＰＡＭ７信号を後段のエラー挿入回路４５に出力する。一方、ＰＡＭ７プレコーディング回路５３は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ７信号に対するプレコーディング処理のＯＦＦ設定がなされている場合に、信号分岐部５０からのＰＡＭ７開始信号の入力をトリガとして、ＰＡＭ７開始信号とＰＡＭ７信号をそのままエラー挿入回路４５に出力するようになっている。

ＰＡＭ８プレコーディング回路５４は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ８信号に対するプレコーディング処理のＯＮ設定がなされている場合に、信号分岐部５０からのＰＡＭ８開始信号の入力をトリガとして、信号分岐部５０から入力されるＰＡＭ８信号を構成するシンボルにプレコーディングを行うようになっている。さらに、ＰＡＭ８プレコーディング回路５４は、ＰＡＭ８開始信号とプレコーディング後のＰＡＭ８信号を後段のエラー挿入回路４５に出力する。一方、ＰＡＭ８プレコーディング回路５４は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ８信号に対するプレコーディング処理のＯＦＦ設定がなされている場合に、信号分岐部５０からのＰＡＭ８開始信号の入力をトリガとして、ＰＡＭ８開始信号とＰＡＭ８信号をそのままエラー挿入回路４５に出力するようになっている。

このように、本実施形態におけるプレコーディング回路４４は、ＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号をトリガとすることで、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の入力と同時に、それらの信号の先頭からプレコーディング処理を開始することができる。

エラー挿入回路４５は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号に対してエラー挿入処理のＯＮ設定がなされている場合に、プレコーディング回路４４からのＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号の入力をトリガとして、プレコーディング回路４４から入力されるＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号を構成するシンボルにエラーを挿入するようになっている。さらに、エラー挿入回路４５は、エラー挿入後のＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号を出力する。一方、エラー挿入回路４５は、あらかじめユーザによる操作部１８への操作入力により、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号に対するエラー挿入処理のＯＦＦ設定がなされている場合に、プレコーディング回路４４からのＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号の入力をトリガとして、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号をそのまま出力するようになっている。

このように、本実施形態におけるエラー挿入回路４５は、ＰＡＭ Ｎ開始信号とＰＡＭ Ｍ開始信号をトリガとすることで、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の入力と同時に、それらの信号の先頭からエラー挿入処理を開始することができる。

以下、本実施形態の信号発生装置４０を用いる信号発生方法について、図１５及び図１６のフローチャートを参照しながらその処理の一例を説明する。なお、図１５及び図１６のフローチャートでは、セレクタ４３からの出力信号をＰＡＭ２信号からＰＡＭ７信号を経てＰＡＭ４信号に切り替える処理を説明する。

図１５に示すように、まず、制御部１９は、ユーザによる操作部１８への操作入力により、ＰＡＭ Ｎ生成回路４１及びＰＡＭ Ｍ生成回路４２の各回路における生成多項式の段数の設定や、第１スイッチＳＷ１、第２スイッチＳＷ２、第３スイッチＳＷ３、プレコーディング回路４４、及びエラー挿入回路４５におけるＯＮ／ＯＦＦの設定などの初期設定を行う（ステップＳ４１）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、ＰＡＭ Ｍ生成回路４２にＰＡＭ２信号の出力制御信号を出力する（ステップＳ４２）。

次に、ＰＡＭ Ｍ生成回路４２は、ステップＳ４１での初期設定に基づいて、初期化処理と、最大電圧レベルが６レベルに相当するＰＡＭ２信号の生成処理を行う（ステップＳ４３）。

次に、ＰＡＭ Ｍ生成回路４２は、生成したＰＡＭ２信号と、その先頭位置に同期したＰＡＭ２開始信号とをセレクタ４３に出力する（ステップＳ４４）。

次に、セレクタ４３は、ＰＡＭ２開始信号の入力をトリガとして、ＰＡＭ２開始信号とともにＰＡＭ２信号を、プレコーディング回路４４のスルー回路２３を介して、エラー挿入回路４５に出力する（ステップＳ４５）。

次に、エラー挿入回路４５は、あらかじめステップＳ４１でＰＡＭ２信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ２開始信号の入力をトリガとして、プレコーディング回路４４から入力されるＰＡＭ２信号を構成するシンボルにエラーを挿入して、エラー挿入されたＰＡＭ２信号を出力する（ステップＳ４６）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、セレクタ４３からの出力信号をＰＡＭ２信号からＰＡＭ７信号に切り替えるための切替制御信号を出力する指示があったか否かを判断する。切替制御信号を出力する指示があった場合には、制御部１９は、切替制御信号をＰＡＭ Ｎ生成回路４１のＰＡＭ７擬似ランダムパターン生成回路４１７及びセレクタ４３に出力する（切替制御ステップＳ４７）。

次に、ＰＡＭ７擬似ランダムパターン生成回路４１７は、ステップＳ４１での初期設定に基づいて、切替制御信号の入力をトリガとして、初期化処理とＰＡＭ７信号の生成処理を行う（ステップＳ４８）。

次に、ＰＡＭ７擬似ランダムパターン生成回路４１７は、生成したＰＡＭ７信号と、その先頭位置に同期したＰＡＭ７開始信号とをセレクタ４３に出力する（ステップＳ４９）。

次に、セレクタ４３は、ＰＡＭ７開始信号の入力をトリガとして、ＰＡＭ２信号に代えてＰＡＭ７開始信号とともにＰＡＭ７信号をプレコーディング回路４４に出力する（ステップＳ５０）。

次に、プレコーディング回路４４のＰＡＭ７プレコーディング回路５３は、あらかじめステップＳ４１でＰＡＭ７信号に対するプレコーディング処理のＯＮ設定がなされている場合に、ＰＡＭ７開始信号の入力をトリガとして、セレクタ４３から入力されるＰＡＭ７信号を構成するシンボルにプレコーディングを行う（ステップＳ５１）。

次に、エラー挿入回路４５は、あらかじめステップＳ４１でＰＡＭ７信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ７開始信号の入力をトリガとして、ＰＡＭ７プレコーディング回路５３から入力されるＰＡＭ７信号を構成するシンボルにエラーを挿入して、エラー挿入されたＰＡＭ７信号を出力する（ステップＳ５２）。

次に、制御部１９は、ユーザによる操作部１８への操作入力により、セレクタ４３からの出力信号をＰＡＭ７信号からＰＡＭ４信号に切り替えるための切替制御信号を出力する指示があったか否かを判断する。切替制御信号を出力する指示があった場合には、制御部１９は、切替制御信号をＰＡＭ Ｍ生成回路４２及びセレクタ４３に出力する（切替制御ステップＳ５３）。

次に、ＰＡＭ Ｍ生成回路４２は、ステップＳ４１での初期設定に基づいて、切替制御信号の入力をトリガとして、初期化処理と、最大電圧レベルが６レベルに相当するＰＡＭ４信号の生成処理を行う（ステップＳ５４）。

次に、ＰＡＭ Ｍ生成回路４２は、生成したＰＡＭ４信号と、その先頭位置に同期したＰＡＭ４開始信号とをセレクタ４３に出力する（ステップＳ５５）。

次に、セレクタ４３は、ＰＡＭ４開始信号の入力をトリガとして、ＰＡＭ７信号に代えてＰＡＭ４開始信号とともにＰＡＭ４信号をプレコーディング回路４４に出力する（ステップＳ５６）。

次に、プレコーディング回路４４のＰＡＭ４プレコーディング回路２２は、あらかじめステップＳ４１でＰＡＭ４信号に対するプレコーディング処理のＯＮ設定がなされている場合に、ＰＡＭ４開始信号の入力をトリガとして、セレクタ４３から入力されるＰＡＭ４信号を構成するシンボルにプレコーディングを行う（ステップＳ５７）。

次に、エラー挿入回路４５は、あらかじめステップＳ４１でＰＡＭ４信号に対するエラー挿入処理のＯＮ設定がなされている場合に、ＰＡＭ４開始信号の入力をトリガとして、ＰＡＭ４プレコーディング回路２２から入力されるＰＡＭ４信号を構成するシンボルにエラーを挿入して、エラー挿入されたＰＡＭ４信号を出力する（ステップＳ５８）。

なお、上記の処理のうち、ステップＳ４８，Ｓ４９はＰＡＭ Ｎ生成ステップを構成する。ステップＳ４３，Ｓ４４，Ｓ５４，Ｓ５５はＰＡＭ Ｍ生成ステップを構成する。ステップＳ４５，Ｓ５０，Ｓ５６は信号切替ステップを構成する。なお、第１の実施形態のＰＲＴＳ生成ステップはＰＡＭ Ｎ生成ステップを構成する。また、第１の実施形態の第１ＮＲＺ生成ステップはＰＡＭ Ｍ生成ステップを構成する。

以上説明したように、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｎ生成回路４１から出力されるＰＡＭ Ｎ信号と、ＰＡＭ Ｍ生成回路４２から出力されるＰＡＭ Ｍ信号の最大電圧レベルを等しくする構成としたことにより、セレクタ４３によるＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の切り替え時の電圧調整が不要になる。このため、本実施形態に係る信号発生装置は、ＦＰＧＡと比較した場合のＣＰＵの処理速度の遅さに起因したノイズや過電圧を発生させずに、ＰＡＭ Ｎ信号とＰＡＭ Ｍ信号の相互切り替えを行うことができる。

また、本実施形態に係る信号発生装置４０が備えるセレクタ４３は、出力信号をＰＡＭ Ｎ信号からＰＡＭ Ｍ信号に切り替える際に、ＰＡＭ Ｍ信号とともに、その先頭位置に同期したＰＡＭ Ｍ開始信号が入力されるまでＰＡＭ Ｎ信号を出力し続け、ＰＡＭ Ｍ開始信号の入力をトリガとして、ＰＡＭ Ｎ信号に代えてＰＡＭ Ｍ信号を出力する。つまり、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｍ信号の生成開始から生成完了までの時間にもＰＡＭ Ｎ信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ Ｎ信号からＰＡＭ Ｍ信号への出力信号の切り替えを行うことができる。

また、本実施形態に係る信号発生装置４０が備えるセレクタ４３は、出力信号をＰＡＭ Ｍ信号からＰＡＭ Ｎ信号に切り替える際に、ＰＡＭ Ｎ信号とともに、その先頭位置に同期したＰＡＭ Ｎ開始信号が入力されるまでＰＡＭ Ｍ信号を出力し続け、ＰＡＭ Ｎ開始信号の入力をトリガとして、ＰＡＭ Ｍ信号に代えてＰＡＭ Ｎ信号を出力する。つまり、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｎ信号の生成開始から生成完了までの時間にもＰＡＭ Ｍ信号を出力し続けることにより、信号出力の停止区間を発生させることなく、ＰＡＭ Ｍ信号からＰＡＭ Ｎ信号への出力信号の切り替えを行うことができる。

また、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭位置に同期したＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号をトリガとすることで、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号のプレコーディング回路４４への入力と同時に、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭からプレコーディング処理を開始することができる。

また、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭位置に同期したＰＡＭ Ｎ開始信号又はＰＡＭ Ｍ開始信号をトリガとすることで、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号のエラー挿入回路４５への入力と同時に、ＰＡＭ Ｎ信号又はＰＡＭ Ｍ信号の先頭からエラー挿入処理を開始することができる。

また、本実施形態に係る信号発生装置４０は、第１ＮＲＺ生成回路１２ａ、第２ＮＲＺ生成回路１２ｂ、及び第３ＮＲＺ生成回路１２ｃを備えているため、ＰＡＭ Ｍ信号として、ＰＡＭ２信号、ＰＡＭ３信号、ＰＡＭ４信号、ＰＡＭ５信号、ＰＡＭ６信号、ＰＡＭ７信号、及びＰＡＭ８信号のいずれかを発生させることができる。

また、本実施形態に係る信号発生装置４０は、ＰＡＭ Ｎ生成回路４１及びＰＡＭ Ｍ生成回路４２により生成される信号と共に流れる開始信号により、信号の種類（ＰＡＭ２～ＰＡＭ８）に応じてプレコーディング回路４４及びエラー挿入回路４５の処理内容を切り替えることができる。

１０，４０ 信号発生装置
１１ ＰＲＴＳ生成回路
１２ａ 第１ＮＲＺ生成回路
１２ｂ 第２ＮＲＺ生成回路
１２ｃ 第３ＮＲＺ生成回路
１３ スイッチ
１４ 加算器
１４ａ 第１加算器
１４ｂ 第２加算器
１５，４３ セレクタ
１６，４４ プレコーディング回路
１７，４５ エラー挿入回路
１８ 操作部
１９ 制御部
２０，５０ 信号分岐部
２１ ＰＡＭ３プレコーディング回路
２２ ＰＡＭ４プレコーディング回路
２３ スルー回路
４１ＰＡＭ Ｎ生成回路
４２ＰＡＭ Ｍ生成回路
５１ ＰＡＭ５プレコーディング回路
５２ ＰＡＭ６プレコーディング回路
５３ ＰＡＭ７プレコーディング回路
５４ ＰＡＭ８プレコーディング回路
４１４ ＰＡＭ４擬似ランダムパターン生成回路
４１５ ＰＡＭ５擬似ランダムパターン生成回路
４１６ ＰＡＭ６擬似ランダムパターン生成回路
４１７ ＰＡＭ７擬似ランダムパターン生成回路
４１８ ＰＡＭ８擬似ランダムパターン生成回路
４１９ セレクタ
ＳＷ１ 第１スイッチ
ＳＷ２ 第２スイッチ
ＳＷ３ 第３スイッチ

Claims (9)

1. ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成回路（１１，４１）と、
   前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成回路（１２ａ，１２ｂ，１３，１４，４２）と、
   前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成回路により生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替部（１５，４３）と、
   前記信号切替部からの出力信号を前記ＰＡＭ Ｎ信号から前記ＰＡＭ Ｍ信号に切り替えるための切替制御信号を出力する制御部（１９）と、を備え、
   前記ＰＡＭ Ｍ生成回路は、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｍ信号を生成した後に、生成した前記ＰＡＭ Ｍ信号と、その先頭位置に同期したＰＡＭ Ｍ開始信号とを出力し、
   前記信号切替部は、前記ＰＡＭ Ｍ信号とともに前記ＰＡＭ Ｍ開始信号が入力されるまで、前記ＰＡＭ Ｎ信号を出力し続け、前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記ＰＡＭ Ｎ信号に代えて前記ＰＡＭ Ｍ信号を出力することを特徴とする信号発生装置。
2. 前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記信号切替部から入力される前記ＰＡＭ Ｍ信号を構成するシンボルにプレコーディングを行うプレコーディング回路（１６，４４）を更に備えることを特徴とする請求項１に記載の信号発生装置。
3. 前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記プレコーディング回路から入力される前記ＰＡＭ Ｍ信号を構成するシンボルにエラーを挿入するエラー挿入回路（１７，４５）を更に備えることを特徴とする請求項２に記載の信号発生装置。
4. ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成回路（１１，４１）と、
   前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成回路（１２ａ，１２ｂ，１３，１４，４２）と、
   前記ＰＡＭ Ｎ生成回路により生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成回路により生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替部（１５，４３）と、
   前記信号切替部からの出力信号を前記ＰＡＭ Ｍ信号から前記ＰＡＭ Ｎ信号に切り替えるための切替制御信号を出力する制御部（１９）と、を備え、
   前記ＰＡＭ Ｎ生成回路は、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｎ信号を生成した後に、生成した前記ＰＡＭ Ｎ信号と、その先頭位置に同期したＰＡＭ Ｎ開始信号とを出力し、
   前記信号切替部は、前記ＰＡＭ Ｎ信号とともに前記ＰＡＭ Ｎ開始信号が入力されるまで、前記ＰＡＭ Ｍ信号を出力し続け、前記ＰＡＭ Ｎ開始信号の入力をトリガとして、前記ＰＡＭ Ｍ信号に代えて前記ＰＡＭ Ｎ信号を出力することを特徴とする信号発生装置。
5. 前記ＰＡＭ Ｎ開始信号の入力をトリガとして、前記信号切替部から入力される前記ＰＡＭ Ｎ信号を構成するシンボルにプレコーディングを行うプレコーディング回路（１６，４４）を更に備えることを特徴とする請求項４に記載の信号発生装置。
6. 前記ＰＡＭ Ｎ開始信号の入力をトリガとして、前記プレコーディング回路から入力される前記ＰＡＭ Ｎ信号を構成するシンボルにエラーを挿入するエラー挿入回路（１７，４５）を更に備えることを特徴とする請求項５に記載の信号発生装置。
7. 前記ＰＡＭ Ｍ生成回路は、
   ０レベル及び２レベルの２値からなる第１ＰＡＭ２信号を生成する第１ＮＲＺ生成回路（１２ａ）と、
   ０レベル及び１レベルの２値からなる第２ＰＡＭ２信号を生成する第２ＮＲＺ生成回路（１２ｂ）と、
   ０レベル及び４レベルの２値からなる第３ＰＡＭ２信号を生成する第３ＮＲＺ生成回路（１２ｃ）と、
   前記第１ＮＲＺ生成回路により生成された第１ＰＡＭ２信号の通過又は遮断を行う第１スイッチ（ＳＷ１）と、
   前記第２ＮＲＺ生成回路により生成された第２ＰＡＭ２信号の通過又は遮断を行う第２スイッチ（１３，ＳＷ２）と、
   前記第３ＮＲＺ生成回路により生成された第３ＰＡＭ２信号の通過又は遮断を行う第３スイッチ（ＳＷ３）と、
   前記第１スイッチからの出力信号と、前記第２スイッチからの出力信号とを加算する第１加算器（１４，１４ａ）と、
   前記第１加算器からの出力信号と、前記第３スイッチからの出力信号とを加算して前記ＰＡＭ Ｍ信号を生成する第２加算器（１４ｂ）と、を備えることを特徴とする請求項１から請求項６のいずれかに記載の信号発生装置。
8. ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成ステップ（Ｓ３，Ｓ４，Ｓ２８，Ｓ２９，Ｓ４８，Ｓ４９）と、
   前記ＰＡＭ Ｎ生成ステップにより生成されるＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成ステップ（Ｓ９，Ｓ１０，Ｓ２３，Ｓ２４，Ｓ４３，Ｓ４４，Ｓ５４，Ｓ５５）と、
   前記ＰＡＭ Ｎ生成ステップにより生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成ステップにより生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替ステップ（Ｓ５，Ｓ１１，Ｓ２５，Ｓ３０，Ｓ４５，Ｓ５０，Ｓ５６）と、
   前記信号切替ステップからの出力信号を前記ＰＡＭ Ｎ信号から前記ＰＡＭ Ｍ信号に切り替えるための切替制御信号を出力する切替制御ステップ（Ｓ８，Ｓ５３）と、を含み、
   前記ＰＡＭ Ｍ生成ステップは、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｍ信号を生成した後に、生成した前記ＰＡＭ Ｍ信号と、その先頭位置に同期したＰＡＭ Ｍ開始信号とを出力し、
   前記信号切替ステップは、前記ＰＡＭ Ｍ信号とともに前記ＰＡＭ Ｍ開始信号が入力されるまで、前記ＰＡＭ Ｎ信号を出力し続け、前記ＰＡＭ Ｍ開始信号の入力をトリガとして、前記ＰＡＭ Ｎ信号に代えて前記ＰＡＭ Ｍ信号を出力することを特徴とする信号発生方法。
9. ｎ値からなるＰＡＭ Ｎ信号を生成するＰＡＭ Ｎ生成ステップ（Ｓ３，Ｓ４，Ｓ２８，Ｓ２９，Ｓ４８，Ｓ４９）と、
   前記ＰＡＭ Ｎ生成ステップにより生成されるＰＡＭ Ｎ信号の最大電圧レベルに等しい最大電圧レベルを有するｍ値（ｍ＜ｎ）からなるＰＡＭ Ｍ信号を生成するＰＡＭ Ｍ生成ステップ（Ｓ９，Ｓ１０，Ｓ２３，Ｓ２４，Ｓ４３，Ｓ４４，Ｓ５４，Ｓ５５）と、
   前記ＰＡＭ Ｎ生成ステップにより生成されたＰＡＭ Ｎ信号と、前記ＰＡＭ Ｍ生成ステップにより生成されたＰＡＭ Ｍ信号とのいずれかを出力する信号切替ステップ（Ｓ５，Ｓ１１，Ｓ２５，Ｓ３０，Ｓ４５，Ｓ５０，Ｓ５６）と、
   前記信号切替ステップからの出力信号を前記ＰＡＭ Ｍ信号から前記ＰＡＭ Ｎ信号に切り替えるための切替制御信号を出力する切替制御ステップ（Ｓ２７，Ｓ４７）と、を含み、
   前記ＰＡＭ Ｎ生成ステップは、前記切替制御信号の入力をトリガとして前記ＰＡＭ Ｎ信号を生成した後に、生成した前記ＰＡＭ Ｎ信号と、その先頭位置に同期したＰＡＭ Ｎ開始信号とを出力し、
   前記信号切替ステップは、前記ＰＡＭ Ｎ信号とともに前記ＰＡＭ Ｎ開始信号が入力されるまで、前記ＰＡＭ Ｍ信号を出力し続け、前記ＰＡＭ Ｎ開始信号の入力をトリガとして、前記ＰＡＭ Ｍ信号に代えて前記ＰＡＭ Ｎ信号を出力することを特徴とする信号発生方法。

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