JP7132038B2

JP7132038B2 - 半導体装置及び電源装置

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Publication number: JP7132038B2
Application number: JP2018161418A
Authority: JP
Inventors: 健一鈴木; 宣樹宮腰; 亘宮澤
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2018-08-30
Filing date: 2018-08-30
Publication date: 2022-09-06
Anticipated expiration: 2038-08-30
Also published as: JP2020036460A

Description

本発明は、半導体素子及びスナバ回路を有する半導体装置と、この半導体装置を用いたスイッチング電源等の電源装置と、に関するものである。

特許文献１には、ＧａＮ系トランジスタのゲート絶縁膜を過電圧から保護するための保護ダイオードを有する半導体装置が開示されている。又、特許文献２には、ボディダイオードを有さない高電子移動度トランジスタ（以下「ＧａＮ－ＨＥＭＴ」という。）のターンオフ時に生じるサージ電圧を、クランプダイオードで保護する半導体装置が開示されている。

従来、スイッチング素子や整流用ダイオードのターンオフ時に発生するスパイク状の高電圧（これを「サージ電圧」という。）を抑制するための種々のスナバ回路が知られている。
スナバ回路には、保護対象となる全ての半導体素子に対して１対１で接続される個別スナバ回路と、直流配線間に一括で接続される一括スナバ回路と、がある。個別スナバ回路としては、例えば、ＲＣスナバ回路、充放電形ＲＣＤスナバ回路、及び放電阻止形ＲＣＤスナバ回路があり、一括スナバ回路としては、例えば、Ｃスナバ回路、及びＲＣＤスナバ回路がある。

図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ及び図５Ｅは、従来のスナバ回路を示す回路図である。
図５ＡはＲＣスナバ回路、図５ＢはＣスナバ回路、図５ＣはＲＣＤスナバ回路、図５Ｄは放電阻止形ＲＣＤスナバ回路、及び、図５Ｅは充放電形ＲＣＤスナバ回路をそれぞれ示す回路図である。

図５Ａの回路では、直流の正極側配線１Ｐと負極側配線１Ｎとの間に直列に接続された２つの半導体素子（例えば、ＭＯＳ型電界効果トランジスタ、これを以下「ＭＯＳＦＥＴ」という。）２－１，２－２に対して、ＲＣスナバ回路１０Ａ－１，１０Ａ－２がそれぞれ並列に接続されている。２つのＭＯＳＦＥＴ２－１，２－２の内、一方のＭＯＳＦＥＴ２－１は、このドレイン・ソースが正極側配線１Ｐと接続点１Ｃとに接続されている。他方のＭＯＳＦＥＴ２－２は、このドレイン・ソースが接続点１Ｃと負極側配線１Ｎとに接続されている。各ＭＯＳＦＥＴ２－１，２－２のドレイン・ソース間には、寄生ダイオードであるボディダイオード２ａが逆並列に接続されている。各ＲＣスナバ回路１０Ａ－１，１０Ａ－２は、スナバ抵抗１１及びスナバコンデンサ１２の直列回路により構成されている。

２つのＭＯＳＦＥＴ２－１，２－２が交互にオン／オフする時、スイッチング速度が速いと、ターンオフ時にサージ電圧が発生するので、このサージ電圧が各ＲＣスナバ回路１０Ａ－１，１０Ａ－２にて抑制される。この際、スナバコンデンサ１２により、サージ電流が吸収され、スナバ抵抗１１により、スナバコンデンサ１２の蓄積電荷が放電される。

図５Ｂの回路では、直列に接続された２つのＭＯＳＦＥＴ２－１，２－２に対して、１つのＣスナバ回路１０Ｂが並列に接続されている。Ｃスナバ回路１０Ｂは、１つのスナバコンデンサ１２により構成され、２つのＭＯＳＦＥＴ２－１，２－２のターンオフ時に発生するサージ電流がそのスナバコンデンサ１２により吸収され、サージ電圧が抑制される。なお、スナバコンデンサ１２と直列に、このスナバコンデンサ１２の蓄積電荷を放電する、つまり振動防止用のスナバ抵抗１１が付く場合もある。

図５Ｃの回路では、直列に接続された２つのＭＯＳＦＥＴ２－１，２－２に対して、１つのＲＣＤスナバ回路１０Ｃが並列に接続されている。ＲＣＤスナバ回路１０Ｃは、直列に接続されたスナバダイオード１３及びスナバコンデンサ１２と、そのスナバダイオード１３に対して並列に接続されたスナバ抵抗１１と、により構成されている。スナバダイオード１３は、２つのＭＯＳＦＥＴ２－１，２－２のターンオフ時に発生するサージ電流（即ち、ＭＯＳＦＥＴ２－１，２－２のスイッチング動作時のターンオフによってインダクタンスで発生する起電力によるサージ電流）をスナバコンデンサ１２へ流す機能を有している。

スナバダイオード１３がない場合、大容量のＭＯＳＦＥＴ２－１，２－２に適用する際には、スナバ抵抗１１を小さい値にしなければならない。そのため、ＭＯＳＦＥＴ２－１，２－２のターンオン時のドレイン電流が増大し、ＭＯＳＦＥＴ２－１，２－２の責務が厳しくなる。この対策として、スナバダイオード１３が追加されているので、スナバ抵抗値を大きくでき、ＭＯＳＦＥＴ２－１，２－２のターンオン時の責務の問題を回避できる。

図５Ｄの回路では、直列に接続された２つのＭＯＳＦＥＴ２－１，２－２に対して、２つの放電阻止形ＲＣＤスナバ回路１０Ｄ－１，１０Ｄ－２がそれぞれ並列に接続されている。一方のＲＣＤスナバ回路１０Ｄ－１は、スナバコンデンサ１２、スナバダイオード１３及びスナバ抵抗１１－１により構成されている。ＲＣＤスナバ回路１０Ｄ－１内のスナバコンデンサ１２及びスナバダイオード１３は、直列に接続され、この直列回路が、ＭＯＳＦＥＴ２－１に並列に接続されている。ＲＣＤスナバ回路１０Ｄ－１側のスナバ抵抗１１－１は、ＲＣＤスナバ回路１０Ｄ－１内のスナバコンデンサ１２及びスナバダイオード１３間の接続点と、負極側配線１Ｎと、の間に接続されている。同様に、他方のＲＣＤスナバ回路１０Ｄ－２は、スナバダイオード１３、スナバコンデンサ１２、及びスナバ抵抗１１－２により構成され、そのスナバダイオード１３及びスナバコンデンサ１２が直列に接続され、この直列回路が、ＭＯＳＦＥＴ２－２に並列に接続されている。ＲＣＤスナバ回路１０Ｄ－２側のスナバ抵抗１１－２は、正極側配線１Ｐと、ＲＣＤスナバ回路１０Ｄ－２内のスナバダイオード１３及びスナバコンデンサ１２間の接続点と、の間に接続されている。

ＲＣＤスナバ回路１０Ｄ－１内のスナバダイオード１３により、そのＲＣＤスナバ回路１０Ｄ－１側のスナバ抵抗１１－１への放電が阻止され、ＲＣＤスナバ回路１０Ｄ－２内のスナバダイオード１３により、そのＲＣＤスナバ回路１０Ｄ－２側のスナバ抵抗１１－２への放電が阻止される。

図５Ｅの回路では、直列に接続された２つのＭＯＳＦＥＴ２－１，２－２に対して、２つの充放電形ＲＣＤスナバ回路１０Ｅ－１，１０Ｅ－２がそれぞれ並列に接続されている。各スナバ回路１０Ｅ－１，１０Ｅ－２は、各ＭＯＳＦＥＴ２－１，２－２に対して並列に接続された、スナバダイオード１３及びスナバコンデンサ１２からなる直列回路と、そのスナバダイオード１３に対して並列に接続されたスナバ抵抗１１と、によりそれぞれ構成されている。各充放電形ＲＣＤスナバ回路１０Ｅ－１，１０Ｅ－２では、スナバ抵抗１１及びスナバダイオード１３により、スナバコンデンサ１２の充放電が行われる。

特開２０１３－１２６９２号公報特開２０１７－１２３３５９号公報

半導体素子（例えば、ＭＯＳＦＥＴ）２－１，２－２を保護するために、従来の図５ＡのＲＣスナバ回路１０Ａ－１，１０Ａ－２や図５ＢのＣスナバ回路１０Ｂ（但し、振動防止用のスナバ抵抗１１が付く場合がある。）を使用した場合、スナバ抵抗１１での発生損失が大きく、実装面での問題が生じている。スナバ抵抗１１の損失低減のために、図５Ｃ、図５Ｄ及び図５ＥのＲＣＤスナバ回路１０Ｃ，１０Ｄ－１，１０Ｄ－２，１０Ｅ－１，１０Ｅ－２を使用した場合、半導体素子及びスナバ回路を有する半導体装置を、パッケージに収容してパワーモジュールを構成する際に、部品点数が多いので、パワーモジュールでの実装制約が出る場合がある。又、スナバダイオード１３及びスナバコンデンサ１２間の配線距離が長いと、配線インダクタンスによるターンオフ時のサージ電圧の発生により、スナバ回路１０Ｃ，１０Ｄ－１，１０Ｄ－２，１０Ｅ－１，１０Ｅ－２によるサージ電圧抑制効果が出ない場合がある。

本発明の半導体装置は、基板上に形成され、オン／オフ動作する半導体素子と、前記基板上において前記半導体素子の近傍に形成され、前記基板との分離を行う埋め込み層と、前記埋め込み層に包囲されて形成されたスナバ回路形成領域と、前記スナバ回路形成領域内において、前記埋め込み層により前記半導体素子とは電気的に分離されて形成され、前記半導体素子のターンオフ時に発生するサージ電圧を抑制するスナバ回路と、を備えている。そして、前記スナバ回路は、前記スナバ回路形成領域内に形成され、前記半導体素子のターンオフ時に発生するサージ電流を所定方向へ流すスナバダイオードを有する、ことを特徴とする。

本発明の電源装置は、前記半導体装置を用いて電力変換を行うことを特徴とする。

本発明の半導体装置及びこれを用いた電源装置によれば、スナバ回路が半導体素子に内蔵されるため、スナバ回路のスナバダイオードを外付けした場合と比較して、半導体装置のトータル面積（全体の形成面積）の低減、スナバ抵抗での損失低減、及び、スナバ回路のサージ電圧抑制効果の改善が可能になる。特に、埋め込み層は、半導体素子とスナバ回路とを電気的に分離するため、スナバ回路内蔵半導体素子を構成でき、従来技術に比べ顕著なサージ電圧抑制効果を奏することができる。

本発明の実施例１における半導体装置の概略を示す模式的な断面図図１の模式的な平面図図１の回路図発明の実施例２における図１の半導体装置２０を有す電源装置の構成例を示す回路図従来のＲＣスナバ回路を示す回路図従来のＣスナバ回路を示す回路図従来のＲＣＤスナバ回路を示す回路図従来の放電阻止形ＲＣＤスナバ回路を示す回路図従来の充放電形ＲＣＤスナバ回路を示す回路図

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１における半導体装置の概略を示す模式的な断面図である。図２は、図１の模式的な平面図である。更に、図３は、図１の回路図である。
なお、図示を簡略化するために、図３の破線で囲まれた半導体装置２０内の二点鎖線で囲まれた半導体装置部分２０Ａの模式的な平面図が図２に示され、その図２の模式的な断面図が図１に示されている。

図３に示すように、本実施例１の半導体装置部分２０Ａを含む半導体装置２０は、パワーモジュールを構成するパッケージ２０ａ内に収容されている。パッケージ２０ａの外側には、電源用の正極側端子２３Ｐ、接地用の負極側端子２３Ｎ、及び接続端子２３Ｃが設けられている。パッケージ２０ａ内において、正極側端子２３Ｐと負極側端子２３Ｎとの間には、複数（例えば、２つ）の半導体素子（例えば、ＭＯＳＦＥＴ）２１，２２が直列に接続されている。２つのＭＯＳＦＥＴ２１，２２の内、一方のＭＯＳＦＥＴ２１は、ドレインが正極側端子２３Ｐに接続され、ソースが接続端子２３Ｃに接続され、そのドレイン及びソース間にボディダイオード２１ａが逆並列に接続されている。ＭＯＳＦＥＴ２１は、ゲートに印加されるスイッチング駆動電圧によりオン／オフ動作する素子である。同様に、他方のＭＯＳＦＥＴ２２は、ドレインが接続端子２３Ｃに接続され、ソースが負極側端子２３Ｎに接続され、そのソース及びドレイン間にボディダイオード２２ａが逆並列に接続されている。

一方のＭＯＳＦＥＴ２１のドレインと他方のＭＯＳＦＥＴ２２のソースとの間には、スナバ回路（例えば、ＲＣＤスナバ回路）３０が並列に接続されている。ＲＣＤスナバ回路３０は、スナバダイオード３１、スナバコンデンサ３２及びスナバ抵抗３３を有し、そのスナバダイオード３１及びスナバコンデンサ３２が直列に接続されている。スナバダイオード３１のアノード及びカソード間には、スナバ抵抗３３が並列に接続されている。
なお、スナバ抵抗３３は、パッケージ２０ａの外部に外付けされることもある。

図２に示す半導体装置部分２０Ａにおいて、基板（例えば、ドレイン基板）４１上には、ＭＯＳＦＥＴ２１が形成されている。このＭＯＳＦＥＴ２１に内蔵される形で、ＲＣＤスナバ回路３０を構成するスナバダイオード３１、スナバコンデンサ３２及びスナバ抵抗３３が形成されている。スナバコンデンサ３２、スナバダイオード３１及びスナバ抵抗３３は、近傍に形成されている。ＭＯＳＦＥＴ２１の外周には、ゲートＰｏｌｙ－Ｓｉに接続した２１Ｇ側の配線４８が形成されている。
なお、スナバコンデンサ３２及びスナバ抵抗３３は、ＭＯＳＦＥＴ２１の外部に形成されていても良く、あるいは、半導体装置２０の外部に外付けされる構成になっていても良い。

図１に示す半導体装置部分２０Ａには、隣接するＭＯＳＦＥＴ形成領域２１Ａとスナバ回路形成領域３０Ａとが設けられている。
ＭＯＳＦＥＴ形成領域２１Ａにおいて、ＭＯＳＦＥＴ２１のドレイン２１Ｄに相当するドレイン基板４１は、例えば、Ｔｉ－Ｎｉ－Ａｇ等により形成されている。このドレイン基板４１上には、ＭＯＳＦＥＴ２１を構成する高濃度不純物のＮ^＋層４２及び低濃度不純物のＮ^―領域４３が積層されている。Ｎ^―層４３内の上部には、複数の高濃度不純物のＰ^＋領域４４が形成されている。複数のＰ^＋領域４４内の上部の一部には、高濃度不純物のＮ^＋領域４５が形成されている。複数のＮ^＋領域４５の内の一部の上には、例えば、導電性Ｐｏｌｙ－Ｓｉ膜４８ａを介して、Ａｌ－Ｓｉ金属膜の配線４８からなるソース２１Ｓが形成されている。又、他のＰ^＋領域４４上には、例えば、ＳｉＯ_２膜からなる絶縁膜４６、ＰＳＧ膜からなる絶縁膜４７、及び導電性Ｐｏｌｙ－Ｓｉ膜４８ａを介して、配線４８からなるゲート２１Ｇが形成されている。ソース２１Ｓの一部とゲート２１Ｇとは、例えば、Ｐｏｌｙｉｍｉｄｅ絶縁膜からなるパッシベーション膜４９により覆われている。
ソース２１Ｓ、ゲート２１Ｇ、及びドレイン基板４１からなるドレイン２１Ｄを含む領域により、縦型のＭＯＳＦＥＴ２１が構成されている。

スナバ回路形成領域３０Ａにおいて、ドレイン基板４１上には、Ｎ^＋層４２が形成されている。Ｎ^＋層４２上には、ＭＯＳＦＥＴ２１の近傍においてドレイン基板４１との分離を行う埋め込み層（例えば、高濃度不純物のＰ^＋型埋め込み層）５１が、スナバ回路形成領域３０Ａを包囲するように形成されている。Ｐ^＋型埋め込み層５１内には、Ｎ^－層４３が形成されている。Ｎ^－層４３内の上部の一部には、Ｐ^＋領域４４が形成されている。Ｎ^－層４３上の一部には、絶縁膜４６が形成されている。絶縁膜４６上には、配線４８が形成されると共に、Ｐ^＋領域４４上にも、配線４８が形成されている。
Ｎ^－層４３、絶縁膜４６、及びその上に形成された配線４８により、スナバコンデンサ３２が構成されている。更に、Ｐ^＋領域４４及びＮ^－層４３により、スナバダイオード３１が構成されている。スナバコンデンサ３２側の配線４８とスナバダイオード３１側の配線４８との間は、絶縁膜４７及びパッシベーション膜４９により、絶縁されている。

スナバ回路形成領域３０Ａ上には、スナバ抵抗３３が搭載されている。スナバ抵抗３３は、例えば、帯状の抵抗性Ｐｏｌｙ－Ｓｉ膜により絶縁膜４６上に形成され、この両端に、例えば、Ａｌ－Ｓｉ膜からなる２つの電極５２，５３が形成されている。一方の電極５２は、絶縁膜４６を窓開けし、Ｎ－層４３に接続されている。他方の電極５３は、シリーズ形状で配線４８に接続されている。

（実施例１の動作）
本実施例１の半導体装置２０では、貫通電流防止のために２つのＭＯＳＦＥＴ２１，２２が交互にオン／オフ動作するようなスイッチング駆動電圧が、そのＭＯＳＦＥＴ２１のゲートとＭＯＳＦＥＴ２２のゲートとにそれぞれ印加される。２つのＭＯＳＦＥＴ２１，２２が交互にオン／オフ動作する時、スイッチング速度が速いと、ターンオフ時にサージ電圧が発生する。このサージ電圧の電荷は、スナバダイオード３１及びスナバ抵抗３３を通してスナバコンデンサ３２に蓄積される。これにより、ＲＣＤスナバ回路３０によってサージ電圧が抑制される。

（実施例１の変形例）
本実施例１は、例えば、以下の（ａ）～（ｃ）のように変形しても良い。
（ａ）半導体素子は、２つのＭＯＳＦＥＴ２１，２２で構成されているが、その半導体素子を絶縁ゲート・バイポーラ・トランジスタ（以下「ＩＧＢＴ」という。）、ＧａＮ－ＨＥＭＴ等の化合物半導体素子、又は、ＧａＮダイオード等の整流用ダイオード等で構成しても良い。例えば、半導体素子をＩＧＢＴで構成する場合、図１のＭＯＳＦＥＴ形成領域２１ＡにおけるＮ^＋層４２をＰ層に変更すれば良い。又、その半導体素子は、１又は３以上の数であっても良い。
（ｂ）半導体装置２０の図１の断面構造及び図２の平面構造は、他の構造に変形しても良い。例えば、図１のＭＯＳＦＥＴ形成領域２１Ａ内において、ＰＮ接合領域を利用して、スナバダイオード３１を構成しても良い。又、スナバ回路形成領域３０Ａ内、あるいは、ＭＯＳＦＥＴ形成領域２１Ａ内に、ノンドープ・ポリシリコン等の抵抗層からなるスナバ抵抗３３を形成しても良い。
（ｃ）ＲＣＤスナバ回路３０は、図５Ｄの放電阻止形ＲＣＤスナバ回路や、図５Ｅの充放電形ＲＣＤスナバ回路、或いは、スナバダイオード３１のみを有するスナバ回路等の他の構成のスナバ回路に置き換えても良い。

（実施例１の効果）
本実施例１の半導体装置２０によれば、スナバダイオード３１がＭＯＳＦＥＴ２１，２２に内蔵されるため、スナバダイオード３１を外付けした場合と比較して、半導体装置２０のトータル面積（全体の形成面積）の低減、スナバ抵抗３３での損失低減、及び、ＲＣＤスナバ回路３０のサージ電圧抑制効果の改善が可能になる。スナバ抵抗３３は、スナバコンデンサ３２の放電用のため、スナバコンデンサ３２から配線距離が離れていても、サージ電圧抑制効果の弊害にならない。
特に、Ｐ ^＋型埋め込み層５１は、ＭＯＳＦＥＴ２１とＲＣＤスナバ回路３０とを電気的に分離するため、スナバ回路内蔵半導体素子を構成でき、従来技術に比べ顕著なサージ電圧抑制効果を奏することができる。
又、半導体素子として、例えば、ＧａＮ－ＨＥＭＴ等の化合物半導体素子を用いた場合、横型構造にできるので、１チップ化し易く、高速ハードスイッチング時に、より有効なサージ電圧抑制が期待できる。

（実施例２の構成）
図４は、本発明の実施例２における図１の半導体装置２０を有す電源装置の構成例を示す回路図である。
この電源装置６０は、単相の直流電圧ＤＣｉｎを三相の交流電圧ＡＣｏｕｔに変換する三相インバータ回路であり、その直流電圧ＤＣｉｎを蓄積する入力コンデンサ６１を有している。入力コンデンサ６１には、１相、２相、３相の半導体装置２０－１，２０－２，２０－３が並列に接続され、これらの１相、２相、３相の半導体装置２０－１～２０－３から出力される三相の交流電圧ＡＣｏｕｔを、三相モータ等の負荷ＺＬへ供給する構成になっている。

各半導体装置２０－１～２０－３は、図３の半導体装置２０と同一の構成である。即ち、１相の半導体装置２０－１は、直列に接続された２つのＭＯＳＦＥＴ２１－１，２２－１を有している。各ＭＯＳＦＥＴ２１－１，２２－１には、ボディダイオード２１ａ，２２ａがそれぞれ逆並列に接続されている。２つのＭＯＳＦＥＴ２１－１，２２－１には、ＲＣＤスナバ回路３０－１が並列に接続されている。ＲＣＤスナバ回路３０－１は、直列に接続されたスナバダイオード３１及びスナバコンデンサ３２を有し、そのスナバダイオード３１に対して、スナバ抵抗３３が並列に接続されている。同様に、２相の半導体装置２０－２は、２つのＭＯＳＦＥＴ２１－２，２２－２とＲＣＤスナバ回路３０－２により構成され、３相の半導体装置３０－３も、２つのＭＯＳＦＥＴ２１－３，２２－３とＲＣＤスナバ回路３０－３により構成されている。

（実施例２の動作）
本実施例２の電源装置６０では、単相の直流電圧ＤＣｉｎが入力されると、この直流電圧ＤＣｉｎが入力コンデンサ６１に蓄積される。蓄積された直流電圧ＤＣｉｎは、１相の半導体装置２０－１において、図示しない第１スイッチング駆動電圧によって２つのＭＯＳＦＥＴ２１－１，２２－１が交互にオン／オフ動作し、１相の交流電圧に変換される。この際、交互にオン／オフ動作するＭＯＳＦＥＴ２１－１，２２－１のターンオフ時に生じるサージ電圧が、ＲＣＤスナバ回路３０－１によって抑制される。

次に、第１スイッチング駆動電圧から１２０°位相が遅れた図示しない第２スイッチング駆動電圧により、２相の半導体装置２０－２内の２つのＭＯＳＦＥＴ２１－２，２２－２が交互にオン／オフ動作し、直流電圧ＤＣｉｎが２相の交流電圧に変換される。この際、交互にオン／オフ動作するＭＯＳＦＥＴ２１－２，２２－２のターンオフ時に生じるサージ電圧が、ＲＣＤスナバ回路３０－２によって抑制される。更に、第２スイッチング駆動電圧から１２０°位相が遅れた図示しない第３スイッチング駆動電圧により、３相の半導体装置２０－３内の２つのＭＯＳＦＥＴ２１－３，２２－３が交互にオン／オフ動作し、直流電圧ＤＣｉｎが３相の交流電圧に変換される。この際、交互にオン／オフ動作するＭＯＳＦＥＴ２１－３，２２－３のターンオフ時に生じるサージ電圧が、ＲＣＤスナバ回路３０－３によって抑制される。変換された三相の交流電圧ＡＣｏｕｔは、負荷ＺＬへ供給される。

（実施例２の変形例）
本実施例２の電源装置６０は、三相インバータ回路以外の他の構成の電源装置に変更しても良い。

（実施例２の効果）
本実施例２の電源装置６０によれば、実施例１と同様の効果を奏することができる。

２０，２０－１～２０－３半導体装置
２０Ａ半導体装置部分
２１，２２，２１－１～２１－３，２２－１～２２－３ＭＯＳＦＥＴ
２１ＡＭＯＳＦＥＴ形成領域
３０，３０－１～３０－３ＲＣＤスナバ回路
３０Ａスナバ回路形成領域
３１スナバダイオード
３２スナバコンデンサ
３３スナバ抵抗
４１ドレイン基板
６０電源装置

Claims

基板上に形成され、オン／オフ動作する半導体素子と、
前記基板上において前記半導体素子の近傍に形成され、前記基板との分離を行う埋め込み層と、
前記埋め込み層に包囲されて形成されたスナバ回路形成領域と、
前記スナバ回路形成領域内において、前記埋め込み層により前記半導体素子とは電気的に分離されて形成され、前記半導体素子のターンオフ時に発生するサージ電圧を抑制するスナバ回路と、
を備え、
前記スナバ回路は、
前記スナバ回路形成領域内に形成され、前記半導体素子のターンオフ時に発生するサージ電流を所定方向へ流すスナバダイオードを有する、
ことを特徴とする半導体装置。
前記スナバ回路は、
前記スナバ回路形成領域内において、前記スナバダイオードの近傍に形成され、前記サージ電流を吸収するスナバコンデンサを有する、
ことを特徴とする請求項１記載の半導体装置。
前記スナバダイオード及び前記スナバコンデンサは、
前記スナバ回路形成領域上に形成された配線によって直列に接続されている、
ことを特徴とする請求項２記載の半導体装置。
前記スナバ回路は、
前記スナバ回路形成領域上に形成され、前記スナバコンデンサの蓄積電荷を放電するスナバ抵抗を有する、
ことを特徴とする請求項２又は３記載の半導体装置。
前記スナバ抵抗は、前記スナバコンデンサに対して直列に接続され、
前記スナバダイオードは、前記スナバ抵抗に対して並列に接続されている、
ことを特徴とする請求項４記載の半導体装置。
前記埋め込み層は、
高濃度不純物層である、
ことを特徴とする請求項１～５のいずれか１項記載の半導体装置。
前記半導体素子及び前記スナバ回路は、
パワーモジュールを構成するパッケージ内に収容されている、
ことを特徴とする請求項１～３のいずれか１項記載の半導体装置。
前記半導体素子は、
ＭＯＳ型電界効果トランジスタ、絶縁ゲート型バイポーラトランジスタ、化合物半導体素子、又は整流用ダイオードのいずれか１つを含む素子、
であることを特徴とする請求項１～７のいずれか１項記載の半導体装置。
請求項１～８のいずれか１項記載の半導体装置を用いて電力変換を行うことを特徴とする電源装置。