[go: up one dir, main page]

JP7115065B2 - トランスインピーダンスアンプ - Google Patents

トランスインピーダンスアンプ Download PDF

Info

Publication number
JP7115065B2
JP7115065B2 JP2018122921A JP2018122921A JP7115065B2 JP 7115065 B2 JP7115065 B2 JP 7115065B2 JP 2018122921 A JP2018122921 A JP 2018122921A JP 2018122921 A JP2018122921 A JP 2018122921A JP 7115065 B2 JP7115065 B2 JP 7115065B2
Authority
JP
Japan
Prior art keywords
voltage
current
transistor
input terminal
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018122921A
Other languages
English (en)
Other versions
JP2020005124A (ja
Inventor
良之 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2018122921A priority Critical patent/JP7115065B2/ja
Priority to US16/451,890 priority patent/US11394349B2/en
Publication of JP2020005124A publication Critical patent/JP2020005124A/ja
Application granted granted Critical
Publication of JP7115065B2 publication Critical patent/JP7115065B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
    • H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
    • H03F3/087—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with IC amplifier blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
    • H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
    • H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H03G3/30—Automatic control in amplifiers having semiconductor devices
    • H03G3/3084—Automatic control in amplifiers having semiconductor devices in receivers or transmitters for electromagnetic waves other than radiowaves, e.g. lightwaves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/129—Indexing scheme relating to amplifiers there being a feedback over the complete amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/228—A measuring circuit being coupled to the input of an amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Amplifiers (AREA)

Description

本発明は、トランスインピーダンスアンプに関する。
光受信器では、フォトダイオード等により光信号に基づく光電流を生成し、さらに、トランスインピーダンスアンプ（ＴＩＡ：Trance impedance Amplifier）によって光電流に基づく電気信号を生成する。近年、光通信システムの高速大容量化に伴い、ＱＡＭ（Quadrature Amplitude Modulation）やＰＡＭ（PulseAmplitude Modulation）等の多値変調方式が用いられることも多い。そのため、ＴＩＡには、広範囲な入力パワーに対して線形性が要求される。例えば特許文献１は、ＴＩＡの入力端子とグランドの間に可変抵抗器を接続する手法を開示する。光電流の一部が可変抵抗器を介してグランドへ流れる（引き抜かれる）分、ＴＩＡに入力される光電流の振幅が小さくなる。これにより、ＴＩＡの増幅作用の飽和を防ぎ、ＴＩＡの線形性を改善している。なお、ＴＩＡの増幅作用の飽和を防ぐためにＴＩＡに入力される光電流の振幅を小さくする制御は、いわゆるＡＧＣ（Auto Gain Control）の一態様でもあるので、本明細書では、そのような制御のこともＡＧＣと呼ぶ。
特開昭５７－４６５４４号公報 特開平１１－８５２２号公報 特開２０１０－２１３１２８号公報
ＴＩＡには、差動電圧信号を出力するように構成されたものもある。そのようなＴＩＡは、差動電圧信号に生じうるオフセットを補償する機能、すなわちＡＯＣ（Auto Offset Control）を有することが望ましい。ＡＯＣは、ＴＩＡに入力される光電流の直流成分の大きさを制御する。このようなＡＯＣも前述のＡＧＣも同じ光電流を制御するので、相互に干渉するおそれがある。干渉によりＡＯＣ及びＡＧＣが適切に動作しなくなると、ＴＩＡの線形性が改善されない等の問題が生じる。
本発明の一態様は、線形性を改善することが可能なＴＩＡを提供することを目的とする。
本発明の一態様に係るＴＩＡは、第１入力端子を有し、当該第１入力端子に入力された第１電流信号に応じて第１電圧信号を生成する第１アンプと、第２入力端子を有し、当該第２入力端子に入力された第２電流信号に応じて第２電圧信号を生成する第２アンプと、第１アンプに電気的に接続され、第１電圧信号に応じて差動電圧信号を生成する差動アンプと、第１入力端子と第２入力端子との間に接続され、第１電圧信号の振幅値又は差動電圧信号の振幅値に応じて第１入力端子と第２入力端子との間の抵抗値が変化する、可変抵抗素子と、第１入力端子及び第２入力端子とグランドとの間に接続され、差動電圧信号のオフセットの大きさに応じて第1入力端子からグランドへ流れる電流の電流値を制御する、可変電流源と、を備え、第２入力端子には、第１入力端子に与えられているバイアス電圧と同じ大きさのバイアス電圧が与えられている。
本発明の一態様によれば、線形性を改善することが可能なＴＩＡが提供される。
図１は、実施形態に係るＴＩＡの概略構成を示す図である。 図２は、ＴＩＡコアの回路構成の例を示す図である。 図３は、利得制御回路の回路構成の例を示す図である。 図４は、オフセットを概念的に示す図である。 図５は、オフセット制御回路の回路構成の例を示す図である。 図６は、ＡＯＣ回路の動作の例を示す図である。 図７は、比較例の回路構成の動作の例を示す図である。 図８は、ＴＩＡの動作の例を示す図である。 図９は、変形例に係るＴＩＡの概略構成を示す図である。
［本発明の実施形態の説明］
最初に本発明の実施形態の内容を列記して説明する。
本発明の一態様に係るＴＩＡは、第１入力端子を有し、当該第１入力端子に入力された第１電流信号に応じて第１電圧信号を生成する第１アンプと、第２入力端子を有し、当該第２入力端子に入力された第２電流信号に応じて第２電圧信号を生成する第２アンプと、第１アンプに電気的に接続され、第１電圧信号に応じて差動電圧信号を生成する差動アンプと、第１入力端子と第２入力端子との間に接続され、第１電圧信号の振幅値又は差動電圧信号の振幅値に応じて第１入力端子と第２入力端子との間の抵抗値が変化する、可変抵抗素子と、第１入力端子及び第２入力端子とグランドとの間に接続され、差動電圧信号のオフセットの大きさに応じて第1入力端子からグランドへ流れる電流の電流値を制御する、可変電流源と、を備え、第２入力端子には、第１入力端子に与えられているバイアス電圧と同じ大きさのバイアス電圧が与えられている。
上記のＴＩＡによれば、第1アンプに向かう電流の一部を、可変抵抗素子を介して、第２アンプに流すことができる。この可変抵抗素子の抵抗値が第１電圧信号の振幅値又は差動電圧信号の振幅値に応じて制御されるので、第１アンプに入力される第１電流信号の交流成分の大きさを制御するＡＧＣとして機能する。また、第1アンプに向かう電流の一部を、可変電流源を介して、グランドに流すことができる。可変電流源の電流値が差動アンプの出力オフセットの大きさに応じて制御されるので、第１アンプに入力される第１電流信号の直流成分の大きさを制御するＡＯＣとして機能する。ここで、第２アンプの第２入力端子には、第１アンプの第１入力端子に与えられているバイアス電圧と同じ大きさのバイアス電圧が与えられている。これにより、可変抵抗素子の両端の電位が同じなるため、可変抵抗素子を流れる電流は、直流成分を有さないように制御される。可変抵抗素子を流れる電流が直流成分を有さないため、可変電流源を流れる電流の直流成分の大きさは、可変抵抗素子を流れる電流の影響を受けることなく制御される。したがって、可変抵抗素子を流れる電流と可変電流源を流れる電流とが（つまりＡＧＣとＡＯＣとが）相互に干渉することを防ぐことができる。その結果、ＡＯＣ及びＡＧＣを適切に動作させて、ＴＩＡの線形性を改善することができる。
可変抵抗素子は、第１入力端子に電気的に接続された第１の電流端子と、第２入力端子に電気的に接続された第２の電流端子と、制御端子と、を有するＦＥＴであり、ＦＥＴの制御端子には、第１電圧信号の振幅値又は差動電圧信号の振幅値に応じて生成された制御信号が入力されてよい。これにより、ＦＥＴを用いて可変抵抗素子を実現することができる。また、差動アンプがＶＧＡ（Variable Gain Amplifier）でありその出力差動電圧信号の大きさに基づいてＶＧＡの利得制御を行うための制御信号が生成されている場合には、その制御信号を利用して、ＦＥＴの制御端子に入力する制御信号を得ることができる。
可変抵抗素子の第1入力端子と第２入力端子との間の抵抗値は、第１電流信号の大きさが所定の値よりも小さいときに第１抵抗値に設定され、第１電流信号の大きさが所定の値よりも大きいときに第１抵抗値よりも小さい第２抵抗値に設定されてよい。これにより、第１電流信号の大きさが比較的大きい（所定の値よりも大きい）ときに可変抵抗素子の抵抗値が比較的小さな値（第２抵抗値）に設定され、第１アンプに向かう電流が可変抵抗素子を介して第２アンプに流れやすくなる。その結果、第１アンプに入力される第１電流信号の大きさが抑制され、ＡＧＣが適切に機能する。
［実施形態］
以下、添付図面を参照しながら実施形態に係るＴＩＡを詳細に説明する。図面中同一の要素には同一の符号を付し、重複する説明は省略する。
図１は、実施形態に係るＴＩＡ（トランスインピーダンスアンプ）１の概略構成を示す図である。以下、ＴＩＡ１に含まれる各要素について、順に説明する。
ＴＩＡ１は、端子２を含む。端子２は、ＴＩＡ１の入力端子である。端子２には、ＰＤ（受光素子：Photo Detector）５からの光電流が入力される。ＰＤ５は、例えばフォトダイオードである。ＰＤ５は、電源ノードＶＰＤに接続されており、入力された光信号に応じた光電流を生成する。ＰＤ５の高電位側の端子（例えばフォトダイオードのカソード）は、電源ノードＶＰＤに代えて、ＰＤ５に適したバイアス電圧を供給するバイアス生成回路の出力端子に接続されていてもよい。フォトダイオードは、逆バイアスを印加して使用されるので、カソードが高電位（例えば電源ノードＶＰＤ）に接続され、アノードが低電位（例えばＴＩＡ１の入力端子２）に接続される。ＰＤ５からの光電流を、電流Ｉｐｄと称し図示する。電流Ｉｐｄは、外部から受信した光信号の信号強度（光パワー）がＰＤ５によって電流信号（光電流）に変換されたものであり、光信号の信号強度の変化に応じて変化する高速の電流信号となっている。光パワーの値はゼロ又は正であるため、電流Ｉｐｄも基本的にゼロ又は正の値を持つ。そのため、電流Ｉｐｄは、信号の時間平均に相当する直流成分（ＤＣ成分）と、ＤＣ成分以外の高速で変化するＡＣ成分とを有する。電流Ｉｐｄは、後述のＴＩＡコア１０に入力される。ただし、電流Ｉｐｄの振幅が所定の値よりも大きいときには、ＴＩＡコア１０に入力される他に、電流Ｉｐｄの一部は、後述のトランジスタＭ１を介してダミーＴＩＡ２０に入力され、また、トランジスタＭ２を介してグランド（ＧＮＤ）に流れる。端子２、ＴＩＡコア１０、トランジスタＭ１及びトランジスタＭ２の接続箇所をノードＮ１と称し図示する。電流Ｉｐｄのうち、ノードＮ１からＴＩＡコア１０へ向かう電流を、電流（第１電流信号）Ｉｉｎと称し図示する。ノードＮ１からトランジスタＭ１へ向かう電流を、電流（第２電流信号）Ｉｓ１と称し図示する。ノードＮ１からトランジスタＭ２へ向かう電流を、電流Ｉｓ２と称し図示する。
ＴＩＡ１は、ＴＩＡコア１０を含む。ＴＩＡコア１０は、ＴＩＡ１において電流信号を電圧信号に変化するトランスインピーダンスアンプ（第１アンプ）である。ＴＩＡコア１０は、反転増幅器であってよい。ＴＩＡコア１０は、入力端子（第１入力端子）１０ａを有する。入力端子１０ａには、電流（第１電流信号）Ｉｉｎが入力される。ＴＩＡコア１０は、電流Ｉｉｎに応じて（に基づく）電圧信号（電圧Ｖｔｉａｏｕｔ：第１電圧信号）を生成（出力）する。入力端子１０ａにはバイアス電圧（電圧Ｖｂ１）が与えられる。ＴＩＡコア１０は、例えば電圧増幅器１０ｂと帰還用の抵抗素子１１を備える。電圧増幅器１０ｂは、反転増幅を行い、利得（電圧利得）が「－Ａ」として例示される。利得が負の値であるのは、入力信号の電圧値が増加するときに出力信号の電圧値が減少し、入力信号の電圧値が減少するときには出力信号の電圧値が増加することを表す。抵抗素子１１は、電圧増幅器１０ｂの出力端子と入力端子との間に接続され、出力信号を入力信号に帰還する。
図２を参照して、ＴＩＡコア（第１アンプ）１０の回路構成の例を説明する。ＴＩＡコア１０は、トランジスタ１２、１４と、抵抗素子１１、１３及び１６と、レベルシフト回路１７とを含む。トランジスタ１２と抵抗素子１３は、反転増幅回路を構成する。トランジスタ１４と抵抗素子１６は、エミッタフォロワ回路を構成する。反転増幅回路、エミッタフォロワ回路、レベルシフト回路１７は、この順に縦続に接続されて、電圧増幅器１０ｂを構成する。この例ではトランジスタ１２はバイポーラトランジスタであり、トランジスタ１２のベースは、トランジスタ１２の制御端子として機能する。トランジスタ１２のコレクタ及びエミッタは、トランジスタ１２の第１及び第２の電流端子としてそれぞれ機能する。トランジスタ１４も、トランジスタ１２と同様にバイポーラトランジスタである。
より詳細には、トランジスタ１２のベースは、入力端子１０ａ（すなわちノードＮ１）に電気的に接続される。したがって、トランジスタ１２のベースには、電流Ｉｉｎが入力される。トランジスタ１２のベースは、抵抗素子１５及び抵抗素子１６を介してグランドにも電気的に接続される。トランジスタ１２のコレクタは、抵抗素子１３を介して電源端子Ｖｃｃに電気的に接続される。トランジスタ１２のエミッタは、グランド（ＧＮＤ）に接続される。トランジスタ１２のベースには電流Ｉｉｎに応じた電圧が入力されるため、電流Ｉｉｎに応じてトランジスタ１２のコレクタ電流Ｉｃが流れる。トランジスタ１２のコレクタ電流Ｉｃは、抵抗素子１３を流れることで電圧降下を発生させ、コレクタ電圧は電源端子Ｖｃｃの電圧を基準電位として抵抗素子１３の電圧降下分だけ低下した電圧となる。トランジスタ１２のコレクタ電圧は、トランジスタ１２と抵抗素子１３によって構成される反転増幅回路の出力信号となる。電流Ｉｉｎが増加すると、抵抗素子１３を流れるコレクタ電流Ｉｃは増加するため、コレクタ電圧は減少する。また、電流Ｉｉｎが減少すると、抵抗素子１３を流れるコレクタ電流Ｉｃは減少するため、コレクタ電圧は増加する。このように、トランジスタ１２と抵抗素子１３によって構成される反転増幅回路は、電流Ｉｉｎに応じて反転増幅された出力信号（コレクタ電圧）を出力する。
トランジスタ１４のベースは、トランジスタ１２のコレクタに電気的に接続される。トランジスタ１４のコレクタは、電源端子Ｖｃｃに電気的に接続される。トランジスタ１４のコレクタに電気的に接続される電源端子Ｖｃｃと、抵抗素子１３を介してトランジスタ１２のコレクタに電気的に接続される電源端子Ｖｃｃとは共通の電源端子であってもよい。トランジスタ１４のエミッタは、抵抗素子１６を介してグランドに電気的に接続される。トランジスタ１４のベースは、トランジスタ１４と抵抗素子１６とによって構成されるエミッタフォロワ回路の入力端子に相当する。トランジスタ１４のベースには、トランジスタ１２と抵抗素子１３とによって構成される反転増幅回路の出力信号（トランジスタ１２のコレクタ電圧）が入力される。エミッタフォロワ回路は、トランジスタ１４のベースに入力された入力信号に応じてトランジスタ１４のエミッタ電圧を出力信号として出力する。出力信号の電圧は、入力信号の電圧に対してトランジスタ１４のベース・エミッタ間電圧だけ低電圧側にシフトされた電圧となる。このときの電圧のシフト量は、抵抗素子１６の抵抗値に応じて増減する。トランジスタ１４のベースの入力インピーダンスよりもトランジスタ１４のエミッタの出力インピーダンスは小さくなっており、それにより負荷回路を駆動する能力が向上する。エミッタフォロワ回路は、そのようなインピーダンス変換の機能を有している。図２に示されるＴＩＡコア１０において、トランジスタ１２と抵抗素子１３によって構成される反転増幅回路と、トランジスタ１４と抵抗素子１６とのよって構成されるエミッタフォロワ回路と、によって電圧増幅器１０ｂが構成される。抵抗素子１１は、エミッタフォロワ回路の出力端子（トランジスタ１４のエミッタ）と反転増幅回路の入力端子（トランジスタ１２のベース）との間に電気的に接続される。それにより、電圧増幅器１０ｂの出力信号が抵抗素子１１を介して入力信号に帰還される。このような回路構成によって、電流Ｉｉｎが抵抗素子１１の抵抗値によって電圧に変換（増幅）されて出力電圧（電圧Ｖｔｉａｏｕｔ）が生成される。
レベルシフト回路１７は、トランジスタ１４のエミッタに接続される。レベルシフト回路１７は、トランジスタ１４のエミッタ電圧を、ＴＩＡコアの出力電圧に適したレベルにシフトさせる。例えば、電圧増幅器１０ｂの出力信号はＶＧＡ３０に入力されるが、ＶＧＡ３０に適した入力レベルになるようトランジスタ１４のエミッタ電圧（入力信号の電圧）を高電位側にシフトして出力する。これにより、電圧Ｖｔｉａｏｕｔが得られる。レベルシフト回路１７は、公知の回路構成によって実現されてよい。なお、図２に例示されるＴＩＡコア１０は、レベルシフト回路１７を含んでいるが、次段のＶＧＡ３０の入力特性によっては省いてもよい。
以上説明したＴＩＡコア１０において、入力バイアス電圧（電圧Ｖｂ１）は次のように設定される。図２に示されるように、電圧Ｖｂ１は、トランジスタ１２のベース・エミッタ電圧ＶＢＥである。ベース・エミッタ電圧ＶＢＥは、（１）ＶＢＥ≒ＶＴｌｎ（Ｉｃ／Ｉｓ）として与えられる。ここで、ＶＴは熱電圧（温度に比例）であり、Ｉｓは飽和電流（温度、トランジスタサイズに依存する）である。温度が一定であれば、ベース・エミッタ電圧ＶＢＥは、トランジスタ１２のコレクタ電流Ｉｃによって決まる。コレクタ電流Ｉｃは、トランジスタ１４のベース電流を無視すれば、抵抗素子１３を流れる電流でもある。そのため、コレクタ電流Ｉｃは、（２）Ｉｃ＝（電源端子Ｖｃｃの電圧－（トランジスタ１２のベース・エミッタ電圧＋抵抗素子１１の端子間電圧＋トランジスタ１４のベース・エミッタ電圧））／（抵抗素子１３の抵抗値）として与えられる。最終的には、電圧Ｖｂ１は、上述の（１）及び（２）を満たすような電圧値に収束する。後述のトランジスタＭ２を含むＡＯＣ回路６０（図１）によって電流ＩｉｎのＤＣ成分が一定に保たれるため、抵抗素子１１の電流は一定に保たれる。したがって、電流Ｉｐｄ（図１）の増減によっては、電圧Ｖｂ１は影響を受けない。逆にＡＯＣ回路６０が無いと、電流Ｉｐｄの増減が電流Ｉｉｎの増減となり、抵抗素子１１の電流及びトランジスタ１４のコレクタ電流が影響を受けるため、電圧Ｖｂ１も影響を受ける。ＡＯＣ回路６０を備えるＴＩＡ１では、ＴＩＡコア１０の入力バイアス電圧（Ｖｂ１）は、抵抗素子１３の抵抗値、トランジスタ１４の電気的特性（ベース・エミッタ間電圧）、抵抗素子１１の抵抗値、及びトランジスタ１２の電気的特性（ベース・エミッタ間電圧）によって設定することができる。なお、後述のＡＯＣ回路６０によるＡＯＣの作用によって、電圧Ｖｔｉａｏｕｔの平均値（ＤＣ成分）は、参照電圧（電圧Ｖｒｅｆ）とほぼ同じとなるように制御される。そのため、例えば、電流Ｉｐｄが増加したときに、そのＤＣ成分の増加分は、トランジスタＭ２によって電流Ｉｓ２としてグランドに流れる。したがって、電流ＩｉｎのＤＣ成分は一定に保たれる。電流ＩｉｎのＤＣ成分は抵抗素子１１の抵抗値によって電圧に変換されて電圧ＶｔｉａｏｕｔのＤＣ成分となる。
図１に戻り、ＴＩＡ１は、ダミーＴＩＡ（第２アンプ）２０を含む。ダミーＴＩＡ２０は、端子２からみて、ＴＩＡコア１０と並列に設けられる。ダミーＴＩＡ２０も、ＴＩＡコア１０と同様に反転増幅器であってよい。ダミーＴＩＡ２０は、入力端子（第２入力端子）２０ａを有する。入力端子２０ａには、トランジスタＭ１を介して電流（第２電流信号）Ｉｓ１が入力され得る。ダミーＴＩＡ２０は、電流Ｉｓ１に応じて（に基づく）電圧信号（第２電圧信号）を生成（出力）する。ダミーＴＩＡ２０は、例えば電圧増幅器２０ｂと帰還用の抵抗素子２１を備える。この例では、ダミーＴＩＡ２０において、電圧増幅器２０ｂの出力端子（第２出力端子）と入力端子（第２入力端子）との間に負帰還用の抵抗素子２１が接続され、ダミーＴＩＡ２０の利得（電圧利得）が「－Ａ´」として例示される。ダミーＴＩＡ２０は、ＴＩＡコア１０と同様の特性を有してよい。すなわち、電圧増幅器２０ｂは、例えば入力端子に入力された信号の反転増幅を行う。例えば、ダミーＴＩＡ２０の利得「－Ａ´」は、ＴＩＡコア１０の利得「－Ａ」と同じであってよい。ダミーＴＩＡ２０の出力は、ダミーＴＩＡ２０以外の増幅回路に接続されていなくてよい。ダミーＴＩＡ２０はダミーアンプとして用いられてよい。
ダミーＴＩＡ（第２アンプ）２０の回路構成は、ＴＩＡコア（第１アンプ）１０と同様の回路構成であってよい。例えばＴＩＡコア１０が先に図２を参照して説明した回路構成を有する場合には、ダミーＴＩＡ２０も図２に示される回路構成を有してよい。その場合、ダミーＴＩＡ２０の電源には、ＴＩＡコア１０の電源（電源端子Ｖｃｃ）と同じ電源が用いられてよい。ＴＩＡコア１０及びダミーＴＩＡ２０は、同一の製造プロセスで作られてよい。ダミーＴＩＡ２０の回路構成を、図２のＴＩＡコア１０の回路構成と同じにしたとき、ダミーＴＩＡ２０の入力バイアス電圧（Ｖｂ２）は、ＴＩＡコア１０の入力バイアス電圧（Ｖｂ１）と同様に決まる。言い換えると、抵抗値等の回路定数やトランジスタの電気的特性まで含めて、ダミーＴＩＡ２０の回路構成をＴＩＡコア１０の回路構成と同一になるようにすることで、ダミーＴＩＡ２０の入力バイアス電圧（電圧Ｖｂ２）をＴＩＡコア１０の入力バイアス電圧（電圧Ｖｂ１）とほぼ同じ値に設定することができる。
ＴＩＡ１は、ＶＧＡ３０を含む。ＶＧＡ３０は、ＴＩＡコア１０に電気的に接続される。ＶＧＡ３０は、ＴＩＡコア１０の次段に設けられた差動アンプであり、ＴＩＡコア１０からの電圧Ｖｔｉａｏｕｔに基づく差動電圧信号（電圧Ｖｄｉｆｆ１）を生成（出力）する。ＶＧＡ３０は、反転増幅器であってよい。具体的に、ＶＧＡ３０は、電圧Ｖｔｉａｏｕｔ及び電圧Ｖｒｅｆを受けて、電圧Ｖｒｅｆを基準に電圧Ｖｔｉａｏｕｔを反転増幅した差動電圧信号を、電圧Ｖｄｉｆｆ１として出力する。電圧Ｖｒｅｆは、参照電圧（例えば１．６Ｖ程度）を有する。ＶＧＡ３０は、可変利得アンプ（Variable Gain Amplifier）であり、ＶＧＡ３０の利得は、制御信号ＣＬ１によって制御可能となっている。このように利得制御可能なＶＧＡ３０は、公知の回路構成によって実現されてよい。
ＴＩＡ１は、バッファアンプ４０を含む。バッファアンプ４０は、ＶＧＡ３０の次段に設けられる差動アンプである。バッファアンプ４０は、非反転増幅器であってよい。バッファアンプ４０は、ＶＧＡ３０からの電圧Ｖｄｉｆｆ１に基づく差動電圧信号（電圧Ｖｄｉｆｆ２）を出力する。バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２も、ＴＩＡコア１０からの電圧Ｖｔｉａｏｕｔに基づく差動電圧信号と言える。バッファアンプ４０は、公知の回路構成によって実現されてよい。
ＴＩＡ１は、ＣＭＬ（Current Mode Logic）７０を含む。ＣＭＬ７０は、バッファアンプ４０の次段に設けられる差動アンプである。ＣＭＬ７０は、非反転増幅器であってよい。バッファアンプ４０とＣＭＬ７０との接続部分を、ノードＮ２及びノードＮ３と称し図示する。ノードＮ２及びノードＮ３間の電圧は、バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２である。ＣＭＬ７０は、ＴＩＡ１に要求される駆動能力を電圧Ｖｄｉｆｆ２に持たせて、後述の端子３及び端子４に出力する。
なお、差動信号は、それを構成する正相成分と逆相成分とを繋ぎ変えることによって信号の論理が反転することが知られている。従って、例えばＶＧＡ３０から出力される一対の相補信号を互いに入れ替えるようにＶＧＡ３０の出力端子を入れ替えると、ＶＧＡ３０は非反転増幅器となる。また、例えば、バッファアンプ４０から出力される一対の相補信号を互いに入れ替えるようにバッファアンプ４０の出力端子を入れ替えると、バッファアンプ４０は反転増幅器となる。このように、例えばＶＧＡ３０を非反転増幅器として、バッファアンプ４０を反転増幅器としても電流Ｉｐｄと電圧Ｖｏｕｔとの論理の関係は変わらない。
ＴＩＡ１は、端子３及び端子４を含む。端子３及び端子４は、ＴＩＡ１の出力端子である。端子３及び端子４には、ＣＭＬ７０からの差動電圧信号が出力される。端子３及び端子４に出力される差動電圧信号を、電圧Ｖｏｕｔと称し図示する。例えば、端子３に正相信号（電圧Ｖｏｕｔｐ）が出力され、端子４に逆相信号（電圧Ｖｏｕｔｎ）が出力される。
ＴＩＡ１は、ＡＧＣ回路５０を含む。ＡＧＣ回路５０は、バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２の振幅値が目標値に近づくように、ＶＧＡ３０の利得を制御する。バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２ではなく、ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１の振幅値が目標値に近づくように、ＶＧＡ３０の利得が制御されてもよい。例えば、バッファアンプ４０の電圧利得（差動電圧利得）が所定の値に設定されていて、バッファアンプ４０がその設定された電圧利得で線形増幅動作を行うとき、電圧Ｖｄｉｆｆ２の振幅値を検出すれば、検出した電圧Ｖｄｉｆｆ２の振幅値をバッファアンプ４０の電圧利得で割ることによって電圧Ｖｄｉｆｆ１の振幅値を求めることができる。さらに、ＡＧＣ回路５０は、ＴＩＡ１が飽和して歪が生じることのないように、ＴＩＡコア１０に入力される電流Ｉｉｎの振幅値を制御する。ＴＩＡ１の飽和は、特に、ＴＩＡコア１０、ＶＧＡ３０及びバッファアンプ４０等の少なくともいずれか一つの増幅作用の飽和を意味する。
ＡＧＣ回路５０は、利得制御回路５１と、アンプ５６と、トランジスタＭ１とを含む。利得制御回路５１は、ノードＮ２及びノードＮ３の電圧（電圧Ｖｄｉｆｆ２）に基づき、制御信号ＣＬ１を出力する。
図３は、利得制御回路５１の回路構成の例を示す。利得制御回路５１は、ピーク検出回路５２と、平均値検出回路５３と、アンプ５４とを含む。ピーク検出回路５２は、電圧Ｖｄｉｆｆ２のピーク値を検出し、検出したピーク値に応じた大きさの電圧を出力する。平均値検出回路５３は、電圧Ｖｄｉｆｆ２の平均値（直流成分の大きさ）を検出し、検出した平均値に応じた大きさの電圧を出力する。アンプ５４は、ピーク検出回路５２の出力電圧と、平均値検出回路５３の出力電圧との差に応じた電圧（電圧Ｖｄｉｆｆ２の振幅値の半分）を出力する。したがって、アンプ５４が出力する電圧は、電圧Ｖｄｉｆｆ２の振幅値に応じた電圧となる。アンプ５４が出力する電圧は、ＶＧＡ３０の利得制御に適した電圧であり、制御信号ＣＬ１として用いられる。例えば電圧Ｖｄｉｆｆ２の振幅値が大きくなるにつれて（つまり電流（第１電流信号）Ｉｉｎが大きくなるにつれて）、制御信号ＣＬ１の電圧も大きくなる。制御信号ＣＬ１は、ＶＧＡ３０に送られるとともに、アンプ５６にも送られる。なお、利得制御回路５１において、例えばピーク検出回路５２に代えてボトム検出回路を使用してもよい。平均値検出回路５３から出力された電圧Ｖｄｉｆｆ２の平均値に応じた電圧からボトム検出回路から、出力された電圧Ｖｄｉｆｆ２のボトム値に応じた電圧を引き算することによって、電圧Ｖｄｉｆｆ２のピーク・ツー・ピーク（peak to peak）の振幅値の半分に相当する電圧を出力することができる。ピーク・ツー・ピーク（peak to peak）の振幅値は、ピーク値からボトム値を引き算した値に相当する。
図１に戻り、アンプ５６は、利得制御回路５１が出力する制御信号ＣＬ１を、トランジスタＭ１の制御に適した電圧を有するように変換して出力する。アンプ５６が出力する信号を、制御信号ＣＬ２と称し図示する。例えば制御信号ＣＬ１の電圧が大きくなるにつれて（電圧Ｖｄｉｆｆ２の振幅値が大きくなるにつれて、また、電流（第１電流信号）Ｉｉｎが大きくなるにつれて）、制御信号ＣＬ２の電圧も大きくなる。
トランジスタＭ１は、この例では、電界効果型トランジスタ（ＦＥＴ：FieldEffect Transistor）であり、トランジスタＭ１のゲートは、トランジスタＭ１の制御端子として機能する。トランジスタＭ１のドレイン及びソースは、トランジスタＭ１の第１及び第２の電流端子としてそれぞれ機能する。
本実施形態では、トランジスタＭ１は、ＴＩＡコア（第１アンプ）１０とダミーＴＩＡ（第２アンプ）２０との間に接続される可変抵抗素子である。トランジスタＭ１のドレインは、ノードＮ１を介してＴＩＡコア１０の入力端子１０ａに電気的に接続される。トランジスタＭ１のソースは、ダミーＴＩＡ２０の入力端子２０ａに電気的に接続される。トランジスタＭ１のゲートは、アンプ５６に電気的に接続される。トランジスタＭ１のゲート電圧を、電圧Ｖｇ１と称し図示する。電圧Ｖｇ１は、制御信号ＣＬ２の電圧に等しい。制御信号ＣＬ２の電圧変化に応じて電圧Ｖｇ１が変化し、トランジスタＭ１のドレイン及びソース間の抵抗値が変化する。このように、制御信号ＣＬ２によって、ＴＩＡコア１０の入力端子１０ａとダミーＴＩＡ２０の入力端子２０ａとの間の抵抗値が変化し、電流Ｉｓ１の大きさを制御することができる。例えば、電圧Ｖｇ１を増加させると、トランジスタＭ１のドレイン・ソース間の抵抗値は小さくなり、電流Ｉｓ１は増加する。また、電圧Ｖｇ１を減少させると、トランジスタＭ１のドレイン・ソース間の抵抗値は大きくなり、電流Ｉｓ１は減少する。例えば、制御信号ＣＬ２の電圧が比較的小さいとき、換言すれば、電流（第１電流信号）Ｉｉｎの大きさが比較的小さいとき（所定の値よりも小さいとき）に、トランジスタＭ１のドレイン・ソース間の抵抗値は比較的大きい値（第１抵抗値）に設定される。制御信号ＣＬ２の電圧が比較的大きいとき、換言すれば、電流Ｉｉｎの大きさが比較的大きいとき（所定の値よりも大きいとき）に、トランジスタＭ１のドレイン・ソース間の抵抗値は比較的小さい値（第１抵抗値よりも小さい第２抵抗値）に設定される。なお、電流Ｉｉｎの大きさが所定の値と等しいときには、トランジスタＭ１のドレイン・ソース間の抵抗値は第１抵抗値及び第２抵抗値の間に設定されてよい。
ＴＩＡ１は、ＡＯＣ回路６０を含む。ＡＯＣ回路６０は、バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２に生じうるオフセットを低減するように、ＴＩＡコア１０に入力される電流Ｉｉｎの直流成分の大きさを制御する。なお、電圧Ｖｄｉｆｆ２に生じるオフセットは、ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１に生じるオフセットに起因するので、以下、電圧Ｖｄｉｆｆ２に生じるオフセットを、電圧Ｖｄｉｆｆ１に生じるオフセットとして適時読み替えてよい。
ここで、差動電圧に生じるオフセット（出力オフセット）について、図４を参照して説明する。図４は、差動電圧信号の正相信号（正相成分）及び逆相信号（逆相成分）の波形を概念的に示す。オフセットが生じている場合、正相信号の平均値（直流成分の大きさ）と逆相信号の平均値（直流成分の大きさ）とが一致しない。この例では、差動電圧信号の振幅値が半周期ごとに変動する。例えば、差動電圧信号の検出のタイミングによっては、図４に示される「検出される振幅値」のように、本来検出されるべき振幅値よりも大きな振幅値が検出されてしまう。逆相信号がピーク値となる別のタイミングでは、本来検出されるべき振幅値よりも小さな振幅値が検出され得る。先に説明した例では電圧Ｖｄｉｆｆ２（図１）の振幅値がＡＧＣ回路５０の利得制御回路５１によって検出されるが、図４に示されるように差動電圧信号にオフセットが生じていると、振幅値が正しく検出されないので、制御信号ＣＬ１及び制御信号ＣＬ２の電圧がずれてしまう。したがって、バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２にオフセットが生じると、ＡＧＣ回路５０が振幅値を誤検知して正常に動作しなくなるおそれがある。
なお、本明細書では、正相信号の平均電圧が逆相信号の平均電圧よりも高い状態を、オフセットがプラス側にずれた状態という。正相信号の平均値が逆相信号の平均値よりも低い状態を、オフセットがマイナス側にずれた状態という。図４は、オフセットがプラス側にずれた状態を例示している。
図１に戻り、ＡＯＣ回路６０は、オフセット制御回路６１と、トランジスタＭ２とを含む。オフセット制御回路６１は、ノードＮ２及びノードＮ３の電圧（電圧Ｖｄｉｆｆ２）に生じているオフセットの大きさに応じた電圧を出力する。オフセット制御回路６１が出力する電圧を、制御信号ＣＬ３と称し図示する。制御信号ＣＬ３は、トランジスタＭ２の制御に適した信号である。
図５は、オフセット制御回路６１の回路構成の例を示す。オフセット制御回路６１は、抵抗素子６２、６４と、コンデンサ６３、６５と、アンプ６６とを含む。
アンプ６６の一方の入力端子には、ノードＮ２からの電圧（例えば電圧Ｖｄｉｆｆ２の正相信号）が入力される。アンプ６６の一方の入力端子とノードＮ２との間には、抵抗素子６２及びコンデンサ６３で構成されたＬ型のローパスフィルタが設けられる。これにより、ノードＮ２からの電圧の平均電圧（直流成分）が、アンプ６６の一方の入力端子に入力される。
アンプ６６の他方の入力端子には、ノードＮ３からの電圧（例えば電圧Ｖｄｉｆｆ２の逆相信号）が入力される。アンプ６６の他方の入力端子とノードＮ３との間には、抵抗素子６４及びコンデンサ６５で構成されたＬ型のローパスフィルタが設けられる。これにより、ノードＮ３からの電圧の平均電圧（直流成分）が、アンプ６６の他方の入力端子に入力される。抵抗素子６２と抵抗素子６４とは同じ抵抗値に設定され、コンデンサ６３とコンデンサ６５とは同じ容量値に設定されてもよい。
アンプ６６は、電圧Ｖｄｉｆｆ２の正相信号の平均電圧と逆相信号の平均電圧との差に応じた電圧を出力する。アンプ６６が出力する電圧は、電圧Ｖｄｉｆｆ２に生じているオフセットの大きさに応じた電圧である。アンプ６６が出力する電圧は、トランジスタＭ２の制御に適した電圧であり、制御信号ＣＬ３として用いられる。例えば、電圧Ｖｄｉｆｆ２に生じているオフセットがゼロの場合、制御信号ＣＬ３は所定の電圧（ゼロではない）を有する。例えば、オフセットがプラス側（先に説明した図４参照）にずれるほど制御信号ＣＬ３の電圧が大きくなり、オフセットがマイナス側にずれるほど制御信号ＣＬ３の電圧が小さくなる。
図１に戻り、トランジスタＭ２は、この例ではＦＥＴであり、トランジスタＭ２のゲートは、トランジスタＭ２の制御端子として機能する。トランジスタＭ２のドレイン及びソースは、トランジスタＭ２の第１及び第２の電流端子としてそれぞれ機能する。
本実施形態では、トランジスタＭ２は、ＴＩＡコア１０とグランドとの間に接続される可変電流源である。トランジスタＭ２のドレインは、ノードＮ１を介してＴＩＡコア１０の入力端子１０ａに電気的に接続される。トランジスタＭ２のソースは、グランドに電気的に接続される。トランジスタＭ２のゲートは、オフセット制御回路６１に電気的に接続される。トランジスタＭ２のゲート電圧を、電圧Ｖｇ２と称し図示する。電圧Ｖｇ２は、制御信号ＣＬ３の電圧に等しい。制御信号ＣＬ３の電圧変化に応じて電圧Ｖｇ２が変化し、トランジスタＭ２のドレインからソースに流れる電流が変化する。このように、制御信号ＣＬ３によって、ＴＩＡコア１０の入力端子１０ａとグランドとの間の可変電流源（トランジスタＭ２）を制御し、電流Ｉｓ２の大きさを制御することができる。電流Ｉｓ２は、直流電流（ＤＣ電流）となっている。
オフセット補償の例を説明する。例えば、電流Ｉｓ２が大きくなると、電流Ｉｉｎの直流成分が小さくなる。ＴＩＡコア１０は、反転増幅（利得＝－Ａ）を行うので、電流Ｉｉｎの直流成分が小さくなると、ＴＩＡコア１０が出力する電圧Ｖｔｉａｏｕｔの直流成分が大きくなる。このようにＴＩＡコア１０が出力する電圧Ｖｔｉａｏｕｔの直流成分を制御することで、ＴＩＡコア１０の後段に設けられたＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１、ひいてはバッファアンプ４０が出力する電圧Ｖｄｉｆｆ２のオフセットを補償できる。なお、ＶＧＡ３０は、電圧Ｖｔｉａｏｕｔ及び電圧Ｖｒｅｆに基づいて電圧Ｖｄｉｆｆ１を出力する。そのため、電圧Ｖｔｉａｏｕｔの直流成分の大きさ（平均電圧（中心電圧））が電圧Ｖｒｅｆの電圧と一致しているときに電圧Ｖｄｉｆｆ１のオフセットが０になり、その状態から電圧Ｖｔｉａｏｕｔの直流成分がずれるとオフセットが生じる。オフセット補償により、電圧Ｖｔｉａｏｕｔが電圧Ｖｒｅｆに等しくなるように、電流Ｉｉｎの直流成分の大きさが制御される。
本実施形態において、ノードＮ１から各部を見たインピーダンスは、例えば以下のような関係にある。ノードＮ１からＴＩＡコア１０の入力端子１０ａを見た（交流の）インピーダンスの大きさをＲｔｉａとすると、Ｒｔｉａは、３０～１００Ω程度に設計されてよい。ノードＮ１からトランジスタＭ１及びダミーＴＩＡ２０を見たインピーダンスの大きさは、最小で、Ｒｔｉａの半分程度に設計されてよい。ダミーＴＩＡ２０の入力端子２０ａの電圧はＴＩＡコア１０の入力端子１０ａの電圧と同じになるように設計しても良い。こうすることでトランジスタＭ１のドレインとソース間の電位差が小さくなり、トランジスタＭ１は線形領域で動作するため、可変抵抗として機能する。また、ドレインとソース間の電位差が小さいためＤＣ電流は流れない。ノードＮ１からトランジスタＭ２及びグランドを見た交流のインピーダンスの大きさは、Ｒｔｉａより十分大きく、例えば数百ｋΩ～数ＭΩに設計されてよい。トランジスタＭ２のドレインとソースの間には０．９Ｖ程度の電圧がかかり飽和領域で動作するため、可変電流源として動作し、ＤＣ電流が流れる。これらのインピーダンス設計により、トランジスタＭ１は、インピーダンスを小さくして電流Ｉｐｄの信号成分（交流成分）を分流させるが直流成分は流さない（原理は後述する）素子として機能する。一方、トランジスタＭ２は、電流Ｉｐｄの直流成分を分流するが、インピーダンスはトランジスタＭ１よりも高く、信号成分を流さない素子として機能する。ところで、トランジスタＭ２によって電流Ｉｓ２を流すことでＴＩＡコアの入力バイアス電圧（Ｖｂ１）が変動する可能性があり、それによってダミーＴＩＡの入力バイアス電圧（Ｖｂ２）との間、すなわち、トランジスタＭ１のドレインとソース間に電位差を生じさせる場合がある。しかし、それによってトランジスタＭ１を流れるＤＣ電流が電流Ｉｓ１よりも十分小さければ、影響を無視することができる。なお、必要に応じて、ＴＩＡコアの入力バイアス電圧（Ｖｂ１）の電圧値を検出して、ダミーＴＩＡの入力バイアス電圧（Ｖｂ２）の電圧値をそれと等しくなるように制御する回路を付加しても良い。
図６は、ＡＯＣ回路６０の動作の例を示す図である。図６の（Ａ）のグラフにおいて、横軸は光信号の入力パワーＰｉｎ（ｄＢｍ）を示し、縦軸は入力電圧（任意単位）を示す。ｎ縦軸に示される入力電圧は、電圧Ｖｔｉａｏｕｔ（図１）の直流成分の大きさ（Ｖｔｉａｏｕｔ＿ｄｃ）を示す。グラフに示されるように、入力パワーＰｉｎが大きくなっても、Ｖｔｉａｏｕｔ＿ｄｃは変化せず一定（図１の電圧Ｖｒｅｆの電圧）である。したがって、ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１及びバッファアンプ４０が出力する電圧Ｖｄｉｆｆ２にはオフセットが生じない。
図６の（Ｂ）のグラフにおいて、横軸は光信号の入力パワーＰｉｎ（ｄＢｍ）を示し、縦軸は電流（任意単位）を示す。縦軸に示される電流は、電流Ｉｓ２（図１）の直流成分の大きさ（Ｉｓ２＿ｄｃ）、電流Ｉｓ２の交流成分の大きさ（Ｉｓ２＿ａｃ）、電流Ｉｉｎの直流成分の大きさ（Ｉｉｎ＿ｄｃ）及び電流Ｉｉｎの交流成分の大きさ（Ｉｉｎ＿ａｃ）を示す。グラフに示されるように、入力パワーＰｉｎが大きくなると、Ｉｓ２＿ｄｃも大きくなり、Ｉｉｎ＿ｄｃが一定に保たれる。したがって、オフセットが生じない。また、入力パワーＰｉｎが大きくなると、Ｉｉｎ＿ａｃは大きくなるが、Ｉｓ２＿ａｃは一定に保たれる。このように、ＴＩＡコア１０に入力される信号成分（交流成分）であるＩｉｎ＿ａｃは、Ｉｓ２＿ａｃの影響を受けない。
図１に戻り、先に説明したように、本実施形態では、ダミーＴＩＡ２０の入力端子２０ａには、ＴＩＡコア１０の入力端子１０ａに与えられているバイアス電圧（電圧Ｖｂ１）と同じ大きさのバイアス電圧（電圧Ｖｂ２）が与えられる。これにより、トランジスタＭ１のドレイン及びソース間の電位が同じになるため、トランジスタＭ１を流れる電流Ｉｓ１は、直流成分を有しないように制御される。トランジスタＭ１を流れる電流Ｉｓ１が直流成分を有しないので、トランジスタＭ２を流れる電流Ｉｓ２の直流成分の大きさは、トランジスタＭ１の影響を受けることなく、トランジスタＭ２によって制御される。これにより、トランジスタＭ１を流れる電流Ｉｓ１とトランジスタＭ２を流れる電流Ｉｓ２とが（つまりＡＧＣ回路５０とＡＯＣ回路６０とが）相互に干渉することを防ぐことができる。その結果、ＡＧＣ回路５０及びＡＯＣ回路６０を適切に動作させて、ＴＩＡ１の線形性を改善することができる。
なお、検討例（比較例）として、ＡＧＣ回路によりコアアンプの入力端子が例えばバイポーラトランジスタを介して電源に接続された回路構成を考えた場合には、次のような問題が生じる。まず、ＡＯＣ回路のトランジスタを流れる電流が、ＡＧＣ回路の外乱となる。ＡＯＣ回路によるオフセット補償によって差動アンプが出力する差動電圧信号の振幅値の検出結果（見かけ上の振幅値）が変動し、ＡＧＣ回路の電圧検出に影響するからである。これはＡＧＣ回路のバイポーラトランジスタ（の例えばエミッタ）を流れる電流にも影響する。この検討例の回路構成では、コアアンプの入力端子がバイポーラトランジスタを介してグランドに接続されているので、入力端子と電源との間の電位差によって、バイポーラトランジスタを流れる電流が直流成分を有するようになる。したがって、ＡＧＣ回路のバイポーラトランジスタを流れる電流が影響を受けて変動すると、ＴＩＡコアの入力端子の直流電圧も変動する。結果として、差動電圧信号のオフセットが変動し、これがＡＯＣ回路の外乱となる。このように、比較例の回路構成では、ＡＯＣ回路がＡＧＣ回路の外乱になり、さらに、ＡＧＣ回路がＡＯＣ回路の外乱になるため（ＡＯＣ回路及びＡＧＣ回路間で外乱のループが生じるため）、ＡＯＣ回路及びＡＧＣ回路が相互に干渉してしまう。
なお、上述の検討例の回路構成において、ＡＯＣとＡＧＣの時定数（応答速度）が十分に異なるように設計することで相互干渉を低減することも考えられる。しかしながら、光通信用途のように広帯域の伝送特性が要求される場合には、遮断周波数を例えば数百ｋＨｚ以下に設定しなければならない。そのような低い遮断周波数を得るためには、大きな抵抗値を有する抵抗器、及び大きな容量値を有するコンデンサが必要になり、面積及びコスト等の増大につながる。
これに対し、本実施形態に係るＴＩＡ１では、先に説明したように、ＡＧＣ回路５０のトランジスタＭ１を流れる電流Ｉｓ１が直流成分を有さないので、電流Ｉｓ１によってはＴＩＡコア１０の入力端子１０ａの直流電圧が変動せず、ＡＧＣ回路５０はＡＯＣ回路６０の外乱とはならない。したがって、ＡＧＣ回路５０及びＡＯＣ回路６０が相互に干渉することを（外乱のループが生じることを）防ぐことができる。
以上説明したＴＩＡ１の効果を、図７及び図８を参照して説明する。
図７は、比較例の回路構成の特性の例を示すグラフである。比較例の回路構成は、ＴＩＡ１（図２）と比較して、トランジスタＭ１がオフ状態に固定されている点において相違する。
図７の（Ａ）のグラフにおいて、横軸は光信号の入力パワー（ｄＢｍ）を示し、縦軸は振幅値（任意単位）を示す。縦軸に示される振幅値は、電圧Ｖｔｉａｏｕｔの振幅値、電圧Ｖｏｕｔｐの振幅値、電圧Ｖｏｕｔｎの振幅値及び電圧Ｖｏｕｔの振幅値（図１）をそれぞれ示す。電圧Ｖｏｕｔｐを示す曲線と電圧Ｖｏｕｔｎを示す曲線とは重なっている。グラフに示されるように、入力パワーＰｉｎが大きくなると、電圧Ｖｔｉａｏｕｔも大きくなる。電圧Ｖｏｕｔｐ、電圧Ｖｏｕｔｎ及び電圧Ｖｏｕｔは、入力パワーＰｉｎがある程度大きい領域（この例では－３ｄＢｍ以上）で一定の振幅値になるが、入力パワーＰｉｎが大きくなりすぎると（この例では４ｄＢｍ以上）、それらの電圧は低下する。これは、アンプが飽和することを示している。
図７の（Ｂ）のグラフにおいて、横軸は光信号の入力パワーＰｉｎ（ｄＢｍ）を示し、縦軸は電圧（任意単位）を示す。縦軸に示される電圧は、トランジスタＭ１のゲート電圧である電圧Ｖｇ１である。先に説明したように、比較例に係る回路ではトランジスタＭ１がオフ状態に固定されるので、入力パワーＰｉｎが大きくなっても、電圧Ｖｇ１は低いまま（ゼロ）である。
図７の（Ｃ）のグラフにおいて、横軸は光信号の入力パワーＰｉｎ（ｄＢｍ）を示し、縦軸は電流値（任意単位）を示す。縦軸に示される電流は、電流Ｉｓ１の直流成分（Ｉｓ１＿ｄｃ）、電流Ｉｓ１の交流成分（Ｉｓ１＿ａｃ）、電流Ｉｐｄの直流成分（Ｉｐｄ＿ｄｃ）及び電流Ｉｐｄの交流成分（Ｉｐｄ＿ａｃ）である。Ｉｓ１＿ｄｃを示す曲線と、Ｉｓ１＿ａｃを示す曲線とは重なっている。グラフに示されるように、入力パワーＰｉｎが大きくなると、Ｉｐｄ＿ｄｃ及びＩｐｄ＿ａｃはいずれも大きくなる。先に説明したように、比較例に係る回路ではトランジスタＭ１がオフ状態に固定されるので、Ｉｓ１＿ｄｃ及びＩｓ１＿ａｃはいずれも小さいまま（ゼロ）である。
図７の（Ｄ）のグラフにおいて、横軸は光信号の入力パワーＰｉｎ（ｄＢｍ）を示し、縦軸は、電圧Ｖｏｕｔ（図１）における総合高調波歪み率（ＴＨＤ：Total Harmonic Distortion）（％）を示す。グラフに示されるように、比較例に係る回路では、入力パワーＰｉｎが大きくなると、ＴＨＤも大きくなる。例えば入力パワーＰｉｎが２ｄＢｍを超えるような領域では、ＴＨＤが４～１０％程度まで大きくなる。これは、先に説明したようにアンプの増幅作用が飽和するからである。
図８は、実施形態に係るＴＩＡ１の動作の例を示すグラフである。図８の（Ａ）～（Ｄ）のグラフは、図７の（Ａ）～（Ｄ）のグラフにそれぞれ対応するので、同様の特性を示す部分について説明を省略する。
図８の（Ａ）のグラフに示されるように、ＴＩＡ１では、入力パワーＰｉｎがー３ｄＢｍより大きくなると、電圧Ｖｏｕｔｐ、電圧Ｖｏｕｔｎ及び電圧Ｖｏｕｔはそれぞれ一定の値となる。このとき、電圧Ｖｏｕｔｐ、電圧Ｖｏｕｔｎ及び電圧Ｖｏｕｔが一定の振幅の大きさを維持するようにＡＧＣ回路５０がＶＧＡ３０の利得を抑制している。すなわち、電圧Ｖｔｉａｏｕｔは、入力パワーＰｉｎとともに増加してゆくが、ＶＧＡ３０の利得がＡＧＣ回路５０によって減少されるために、ＶＧＡ３０、バッファアンプ４０及びＣＭＬ７０は、線形増幅動作をしている。従って、ＴＩＡ１は飽和していない状態にある。
図８の（Ｂ）のグラフに示されるように、入力パワーＰｉｎが大きくなると、電圧Ｖｇ１も大きくなる。これにより、トランジスタＭ１のドレイン及びソース間の抵抗値、すなわちＴＩＡコア１０の入力端子１０ａとダミーＴＩＡ２０の入力端子２０ａとの間の抵抗値（インピーダンス）が小さくなるように制御される。
図８の（Ｃ）のグラフに示されるように、入力パワーＰｉｎが大きくなると、Ｉｓ１＿ａｃも大きくなる。トランジスタＭ１のドレイン及びソース間の抵抗値が小さくなるからである。上述したように、ノードＮ１からＴＩＡコア１０を見たときの入力インピーダンスに対して、ノードＮ１からトランジスタＭ１を見たときのインピーダンスが相対的に小さくなってゆくことによって電流Ｉｓ１（交流電流）が増加する。例えば、入力パワーＰｉｎが０ｄＢｍを超えると、Ｖｇ１が十分に大きくなり（図８の（ｂ）参照）、電流Ｉｓ１＿ａｃが増加する（図８の（ｃ）参照）。
図８の（Ｄ）のグラフに示されるように、入力パワーＰｉｎが大きくなっても、ＴＨＤはほとんど上昇しない。例えば入力パワーＰｉｎが２ｄＢｍを超えるような領域でも、ＴＨＤは３％にも満たない。これは、ＴＩＡ１が飽和していないことを示している。したがって、実施形態に係るＴＩＡ１では線形性が改善されている。
以上説明したように、ＴＩＡ１は、ＴＩＡコア１０と、ダミーＴＩＡ２０と、ＶＧＡ３０と、バッファアンプ４０と、トランジスタＭ１と、トランジスタＭ２とを含む。ＴＩＡコア１０は、入力端子１０ａを有し、入力端子１０ａに入力された電流Ｉｉｎに応じて電圧Ｖｔｉａｏｕｔを生成する。ダミーＴＩＡ２０は、入力端子２０ａを有し、入力端子２０ａに入力された電流Ｉｓ１に応じて電圧信号を生成する。ＶＧＡ３０は、ＴＩＡコア１０に電気的に接続され、電圧Ｖｔｉａｏｕｔに応じて電圧Ｖｄｉｆｆ１を生成する。トランジスタＭ１は、ＴＩＡコア１０の入力端子１０ａとダミーＴＩＡ２０の入力端子２０ａとの間に接続され、電圧Ｖｄｉｆｆ１の振幅値に応じて入力端子１０ａと入力端子２０ａとの間の抵抗値が変化する、可変抵抗素子である。トランジスタＭ２は、ＴＩＡコア１０の入力端子１０ａとグランドとの間に接続され、電圧Ｖｄｉｆｆ２（電圧Ｖｄｉｆｆ１でも可）のオフセットの大きさに応じてＴＩＡコア１０の入力端子１０ａからグランドに流れる電流Ｉｓ２の電流値を制御する、可変電流源である。入力端子２０ａには、入力端子１０ａに与えられているバイアス電圧と同じ大きさのバイアス電圧が与えられている。
上記のＴＩＡ１によれば、電流Ｉｐｄの一部を、トランジスタＭ１を介して、ダミーＴＩＡ２０に流すことができる。このトランジスタＭ１のドレイン・ソース間の抵抗値が電圧Ｖｄｉｆｆ２の振幅値に応じて制御されるので、ＴＩＡコア１０に入力される電流Ｉｉｎの交流成分の大きさを制御するＡＧＣ回路５０として機能する。また、電流Ｉｐｄの一部を、トランジスタＭ２を介して、グランドに流すことができる。トランジスタＭ２のドレイン・ソース間を流れる電流の値がＶＧＡ３０又はバッファアンプ４０の出力オフセットの大きさに応じて制御されるので、ＴＩＡコア１０に入力される電流Ｉｉｎの直流成分の大きさを制御するＡＯＣ回路６０として機能する。ここで、ダミーＴＩＡ２０の入力端子２０ａには、ＴＩＡコア１０の入力端子１０ａに与えられているバイアス電圧（電圧Ｖｂ１）と同じ大きさのバイアス電圧（電圧Ｖｂ２）が与えられている。これにより、トランジスタＭ２のドレイン及びソースの電位が同じなるため、トランジスタＭ１を流れる電流Ｉｓ１は、直流成分を有さないように制御される。トランジスタＭ１を流れる電流Ｉｓ１が直流成分を有さないため、トランジスタＭ２を流れる電流Ｉｓ２の直流成分の大きさは、トランジスタＭ１を流れる電流Ｉｓ１の影響を受けることなく、トランジスタＭ２によって制御される。したがって、トランジスタＭ１を流れる電流Ｉｓ１とトランジスタＭ２を流れる電流Ｉｓ２とが（つまりＡＧＣ回路５０とＡＯＣ回路６０とが）相互に干渉することを防ぐことができる。その結果、ＡＧＣ回路５０及びＡＯＣ回路６０を適切に動作させて、ＴＩＡ１の線形性を改善することができる。さらに、ＡＯＣ回路６０も適切に動作するので、ＴＩＡ１のオフセットも適切に補償することもできる。なお、トランジスタＭ２のドレイン及びソースは同じ電位に設定されるため、トランジスタＭ１のドレインとソースとを入れ替えて接続してもよい。
トランジスタＭ１は、入力端子２０ａに電気的に接続されたドレインと、入力端子２０ａに電気的に接続されたソースと、ゲートと、を有するＦＥＴであり、ゲートには、電圧Ｖｄｉｆｆ２（電圧Ｖｄｉｆｆ１でも可）の振幅に応じて生成された制御信号ＣＬ２が入力されてよい。これにより、ＦＥＴを用いて可変抵抗素子を実現することができる。また、ＴＩＡ１では、トランジスタＭ１のゲートに入力される制御信号ＣＬ２は、制御信号ＣＬ１を利用して得ることができる。これは、ＶＧＡ３０の利得制御に使われている制御信号ＣＬ１が、ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１（ひいてはバッファアンプ４０が出力する電圧Ｖｄｉｆｆ２）の振幅値に基づいて生成される信号だからである。したがって、例えばもともとＶＧＡ３０で用いられている制御信号ＣＬ１を有効活用できる。
トランジスタＭ１の入力端子１０ａと入力端子２０ａとの間の抵抗値は、電流Ｉｉｎの大きさが所定の値よりも小さいときに第１抵抗値に設定され、電流Ｉｉｎの大きさが所定の値よりも大きいときに第１抵抗値よりも小さい第２抵抗値に設定されてよい。これにより、電流Ｉｉｎの比較的大きい（所定の値よりも大きい）ときにトランジスタＭ１の抵抗値が比較的小さな値（第２抵抗値）に設定され、電流Ｉｐｄの一部がトランジスタＭ１を介してダミーＴＩＡ２０に流れやすくなる。その結果、ＴＩＡコア１０に入力される電流Ｉｉｎの大きさが抑制され、ＡＧＣが適切に機能する。
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されない。上記実施形態では、バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２（ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１でもよい）に基づいて生成された制御信号ＣＬ２によってトランジスタＭ１を制御する手法について説明した。ただし、トランジスタＭ１の制御手法はこれに限定されない。例えば、ＴＩＡコア１０が出力する電圧Ｖｔｉａｏｕｔに基づいて制御信号を生成し、トランジスタＭ１を制御することも可能である。図９は、そのような制御が可能な回路構成の例を示す。図９に示されるＴＩＡ１Ａは、ＴＩＡ１（図１）と比較して、ＡＧＣ回路５０に代えてＡＧＣ回路５０Ａを有する点において相違する。
ＡＧＣ回路５０Ａは、ＡＧＣ回路５０と比較して、利得制御回路５１及びアンプ５６を含まない一方で、制御回路５８及び制御回路５９を含む点において相違する。制御回路５８は、制御信号ＣＬ１を出力する。制御信号ＣＬ１及び制御信号ＣＬ１を生成するための回路構成についてはすでに説明したとおりであるので、ここでは説明を繰り返さない。制御回路５９は、ＴＩＡコア１０が出力する電圧Ｖｔｉａｏｕｔに基づいて、制御信号ＣＬ４を出力する。例えば電圧Ｖｔｉａｏｕｔが大きくなるにつれて、制御信号ＣＬ４の電圧も大きくなる。制御信号ＣＬ４は、トランジスタＭ１のゲートに入力される。制御回路５９は、例えば、図３に例示される利得制御回路５１の回路構成において、ノードＮ２との接続部分がＴＩＡコア１０の出力端子に接続される一方で、ノードＮ３との接続部分は有しない構成とすることができる。ノードＮ３と接続されていた部分は、グランドに接続されてもよい。
図９に示されるＴＩＡ１Ａでは、トランジスタＭ１のゲートには、ＴＩＡコア１０が出力する電圧Ｖｔｉａｏｕｔの振幅値に基づいて生成された制御信号ＣＬ４が入力される。このようにしても、トランジスタＭ１を用いて可変抵抗素子を実現することができる。したがって、ＴＩＡ１Ａによっても、ＴＩＡ１（図１）と同様に、線形性を改善させることができる。さらに、ＡＯＣ回路６０も適切に動作するので、ＴＩＡ１Ａのオフセットも適切に補償することもできる。
以上では、可変抵抗素子及び可変電流源としてトランジスタ（トランジスタＭ１及びトランジスタＭ２）を用いる例を説明した。可変抵抗素子として、可変抵抗器が用いられてもよい。可変抵抗器の抵抗値を、制御信号（制御信号ＣＬ１、ＣＬ３、ＣＬ４）に応じて変化させることでも、ＴＩＡの線形性を改善することができる。
以上では、ＡＧＣ回路５０及びＡＯＣ回路６０が、バッファアンプ４０が出力する電圧Ｖｄｉｆｆ２に基づいて制御信号ＣＬ１～Ｃ４を生成する例を説明した。これに代えて、ＡＧＣ回路５０及びＡＯＣ回路６０は、ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１に基づいて制御信号ＣＬ１～ＣＬ４を生成してもよい。その場合、ＴＩＡ１及びＴＩＡ１Ａ（図１及び図９）は、バッファアンプ４０を有さない構成とすることもできる。
ＶＧＡ３０が出力する電圧Ｖｄｉｆｆ１又はバッファアンプ４０が出力する電圧Ｖｄｉｆｆ２が十分な駆動能力を有している場合には、ＴＩＡ１及びＴＩＡ１Ａ（図１及び図９）は、ＣＭＬ７０を有さない構成とすることもできる。
１…ＴＩＡ、１０…ＴＩＡコア（コアアンプ）、２０…ダミーＴＩＡ（ダミーアンプ）、３０…ＶＧＡ（差動アンプ）、４０…バッファアンプ（差動アンプ）、５０…ＡＧＣ回路、６０…ＡＯＣ回路、Ｍ１…トランジスタ（可変抵抗素子）、Ｍ２…トランジスタ（可変電流源）。

Claims (3)

  1. 第１入力端子を有し、当該第１入力端子に入力された第１電流信号に応じて第１電圧信号を生成する第１アンプと、
    第２入力端子を有し、当該第２入力端子に入力された第２電流信号に応じて第２電圧信号を生成する第２アンプと、
    前記第１アンプに電気的に接続され、前記第１電圧信号に応じて差動電圧信号を生成する差動アンプと、
    前記第１入力端子と前記第２入力端子との間に接続され、前記第１電圧信号の振幅値又は前記差動電圧信号の振幅値に応じて前記第１入力端子と前記第２入力端子との間の抵抗値が変化する、可変抵抗素子と、
    前記第１入力端子とグランドとの間に接続され、前記差動電圧信号のオフセットの大きさに応じて前記第1入力端子からグランドへ流れる電流の電流値を制御する、可変電流源と、
    を備え、
    前記第２入力端子には、前記第１入力端子に与えられているバイアス電圧と同じ大きさのバイアス電圧が与えられている、
    トランスインピーダンスアンプ。
  2. 前記可変抵抗素子は、前記第１入力端子に電気的に接続された第１の電流端子と、前記第２入力端子に電気的に接続された第２の電流端子と、制御端子と、を有するＦＥＴであり、
    前記ＦＥＴの制御端子には、前記第１電圧信号の振幅値又は前記差動電圧信号の振幅値に応じて生成された制御信号が入力される、
    請求項１に記載のトランスインピーダンスアンプ。
  3. 前記可変抵抗素子の前記第1入力端子と前記第２入力端子との間の抵抗値は、前記第１電流信号の大きさが所定の値よりも小さいときに第１抵抗値に設定され、前記第１電流信号の大きさが所定の値よりも大きいときに第１抵抗値よりも小さい第２抵抗値に設定される、
    請求項１に記載のトランスインピーダンスアンプ。
JP2018122921A 2018-06-28 2018-06-28 トランスインピーダンスアンプ Active JP7115065B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018122921A JP7115065B2 (ja) 2018-06-28 2018-06-28 トランスインピーダンスアンプ
US16/451,890 US11394349B2 (en) 2018-06-28 2019-06-25 Transimpedance amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018122921A JP7115065B2 (ja) 2018-06-28 2018-06-28 トランスインピーダンスアンプ

Publications (2)

Publication Number Publication Date
JP2020005124A JP2020005124A (ja) 2020-01-09
JP7115065B2 true JP7115065B2 (ja) 2022-08-09

Family

ID=69054815

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018122921A Active JP7115065B2 (ja) 2018-06-28 2018-06-28 トランスインピーダンスアンプ

Country Status (2)

Country Link
US (1) US11394349B2 (ja)
JP (1) JP7115065B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411542B2 (en) 2019-07-30 2022-08-09 Sumitomo Electric Industries, Ltd. Transimpedance amplifier circuit
US11349444B2 (en) 2019-07-30 2022-05-31 Sumitomo Electric Industries, Ltd. Transimpedance amplifier circuit
JP7334576B2 (ja) * 2019-10-24 2023-08-29 住友電気工業株式会社 トランスインピーダンス増幅回路
CN112583365B (zh) * 2020-12-11 2023-05-12 重庆西南集成电路设计有限责任公司 带温度补偿及自动衰减功能的位敏跨阻放大器
US12068788B2 (en) * 2021-07-06 2024-08-20 Sumitomo Electric Industries, Ltd. Receiver circuit for optical communication
US12224718B2 (en) * 2022-02-02 2025-02-11 Semtech Corporation Transimpedance amplifiers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091688A (ja) 2009-10-23 2011-05-06 Nippon Telegr & Teleph Corp <Ntt> トランスインピーダンスアンプ
JP2013115562A (ja) 2011-11-28 2013-06-10 Sumitomo Electric Ind Ltd トランスインピーダンスアンプ
JP2014045402A (ja) 2012-08-28 2014-03-13 Nippon Telegr & Teleph Corp <Ntt> 自動オフセット消去回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5929013B2 (ja) 1980-09-04 1984-07-17 富士通株式会社 光ａｇｃ回路
JP3098461B2 (ja) 1997-06-18 2000-10-16 日本電気株式会社 ディジタル受信回路
JP5280256B2 (ja) 2009-03-12 2013-09-04 住友電工デバイス・イノベーション株式会社 電子回路
JP2015186013A (ja) * 2014-03-24 2015-10-22 住友電気工業株式会社 トランスインピーダンス増幅器
US9748908B1 (en) * 2016-05-09 2017-08-29 Lite-On Singapore Pte. Ltd. Transimpedance amplifier
IT201600113107A1 (it) * 2016-11-09 2018-05-09 St Microelectronics Srl Circuito amplificatore a transimpedenza, relativo circuito integrato, circuito ricevitore e procedimento per operare un circuito amplificatore a transimpedenza
US10020784B1 (en) * 2017-02-27 2018-07-10 Mellanox Technologies Denmark Aps Broadband differential trans-impedance amplifier (TIA)

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091688A (ja) 2009-10-23 2011-05-06 Nippon Telegr & Teleph Corp <Ntt> トランスインピーダンスアンプ
JP2013115562A (ja) 2011-11-28 2013-06-10 Sumitomo Electric Ind Ltd トランスインピーダンスアンプ
JP2014045402A (ja) 2012-08-28 2014-03-13 Nippon Telegr & Teleph Corp <Ntt> 自動オフセット消去回路

Also Published As

Publication number Publication date
JP2020005124A (ja) 2020-01-09
US11394349B2 (en) 2022-07-19
US20200007087A1 (en) 2020-01-02

Similar Documents

Publication Publication Date Title
JP7115065B2 (ja) トランスインピーダンスアンプ
JP4032720B2 (ja) 自動利得制御回路
WO2010100741A1 (ja) 光通信装置
JP4896547B2 (ja) 電力信号の調節を実行する信号増幅回路を備えるトランスインピーダンスアンプ
US9035696B2 (en) Amplifier
US7298210B2 (en) Fast settling, low noise, low offset operational amplifier and method
US7557333B2 (en) Optical signal receiving circuit and optical signal receiving apparatus
US8731412B2 (en) Common base circuit with output compensation, current-to-voltage circuit configured with common base amplifier, and optical receiver implemented with the same
US6879217B2 (en) Triode region MOSFET current source to bias a transimpedance amplifier
US11362629B2 (en) Transimpedance amplifier circuit
JP6973353B2 (ja) 線形増幅器
US20230092750A1 (en) Reception circuit for optical communication
JP6706105B2 (ja) トランスインピーダンスアンプおよび光信号受信装置
JP2012028859A (ja) 利得可変差動増幅回路
US10020784B1 (en) Broadband differential trans-impedance amplifier (TIA)
CN116155221A (zh) 一种连续时间线性均衡自动控制电路、电子设备
US9843297B2 (en) Balanced differential transimpedance amplifier with single ended input and balancing method
US6750712B1 (en) Method and apparatus for voltage clamping in feedback amplifiers using resistors
JP3844544B2 (ja) 光受信回路
US11394352B2 (en) Transimpedance amplifier circuit
JP4271364B2 (ja) 受光増幅回路
US20240275350A1 (en) Variable gain amplifier circuit
US20240195370A1 (en) Receiver circuit and optical receiver circuit
JP2012070146A (ja) 光受信回路用のトランスインピーダンスアンプ
JP3906693B2 (ja) 光受信差動回路および光受信装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180704

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210421

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220330

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220628

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220711

R150 Certificate of patent or registration of utility model

Ref document number: 7115065

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150