JP7096074B2 - 負荷駆動装置 - Google Patents

Description

本発明は、直列に接続したＮ（Ｎは２以上の自然数）個のスイッチング素子を介して被駆動部を駆動する負荷駆動装置に関する。

負荷を駆動するスイッチング素子をサージ等による過電圧から保護するために過電圧をクランプする回路が設けられることがある。過電圧によりスイッチング素子に加わるエネルギーが小さい場合は、例えばツェナーダイオード等の定電圧素子で過電圧をクランプすることにより、スイッチング素子に印加される過電圧を絶対最大定格以下に抑えることができる。

一方、過電圧のクランプによって定電圧素子に加わるエネルギーが比較的大きい場合は、定電圧素子が熱的に破壊する虞がある。このため、スイッチング素子に印加される過電圧で定電圧素子が導通した場合に、スイッチング素子をオンすることにより、過電圧を抑制するいわゆるアクティブクランプ方式が一般的に採用される。

例えば、特許文献１に開示された負荷駆動回路では、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor ）であるスイッチング素子のドレイン及びゲート間に複数のツェナーダイオードが直列に接続され、ゲート及びソース間に抵抗が接続されている。この負荷駆動回路でスイッチング素子のドレインに数百Ｖ以上のサージ電圧が印加された場合、ツェナーダイオードが導通してゲート電圧が上昇し、スイッチング素子がオンすることによってサージ電流がドレインからソースに引き抜かれる。

アクティブクランプ方式によるスイッチング素子の保護回路は、特許文献１に開示されたもの以外にも様々な回路が提案されている。例えば、特許文献２には、スイッチング素子で誘導性負荷の駆動をオフしたときに発生する誘起電圧をクランプする際に、クランプ電圧を略一定に維持することにより、誘導性負荷に誘起する電流をより早く減衰させてクランプの動作期間を短縮する技術が開示されている。また、特許文献３には、同一半導体基板上に形成された２つのスイッチング素子のうち、中央部に形成されたのスイッチング素子をアクティブクランプ時にオフすることにより、２つのスイッチング素子の温度の均一性を向上させる技術が開示されている。

特開２００８－３５０６７号公報 特開２０１３－２６８３８号公報 特開２０１８－３７９３２号公報

しかしながら、特許文献１から３に開示された回路は、何れも電源と負荷との間に接続された１つのスイッチング素子又は２つ並列のスイッチング素子を過電圧から保護するためのものであり、２つ以上直列に接続されたスイッチング素子を過電圧から保護できるものではなかった。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、複数直列に接続されたスイッチング素子を過電圧から保護することが可能な負荷駆動装置を提供することにある。

本発明に係る負荷駆動装置は、直列に接続されたＮ（Ｎは２以上の自然数）個のスイッチング素子と、該Ｎ個のスイッチング素子夫々のオン／オフを制御する制御回路とを備え、前記Ｎ個のスイッチング素子を介して被駆動部を駆動する負荷駆動装置であって、前記Ｎ個のスイッチング素子夫々の一端及び制御端の間に接続されており、夫々の制御端に対する一端の電圧をクランプするクランプ回路を各別に備え、該クランプ回路は、クランプした電圧を分圧するようにしてあり、前記制御回路は、前記クランプ回路で分圧した電圧に基づいて前記一端の過電圧を検出した場合、前記Ｎ個のスイッチング素子をオフするようにしてある。

本発明にあっては、直列に接続されたＮ個のスイッチング素子夫々の一端及び制御端の間に、夫々の制御端に対する一端の電圧をクランプするクランプ回路が各別に接続されている。各スイッチング素子のオン／オフを制御する制御回路は、各クランプ回路がクランプして分圧した電圧に基づいて夫々のスイッチング素子の一端に印加された過電圧を検出した場合、全てのスイッチング素子をオフする。これにより、Ｎ個のうちの何れかのスイッチング素子についてアクティブクランプが機能した場合、各スイッチング素子に印加される電圧が略均等となる状態に復帰する。

本発明に係る負荷駆動装置は、前記Ｎ個のスイッチング素子夫々の制御端及び他端の間に接続された抵抗器を更に備える。

本発明にあっては、各スイッチング素子の制御端と、該制御端に印加される制御電圧の基準となる他端との間に抵抗器が接続されている。これにより、例えばクランプ回路からの漏れ電流によって制御端の制御電圧が不用意に上昇することが防止される。

本発明に係る負荷駆動装置は、前記クランプ回路は、定電圧素子と、一端が前記制御端に接続されたダイオードとを含み、クランプした電圧を前記定電圧素子及び前記ダイオードで分圧するようにしてある。

本発明にあっては、定電圧素子及びダイオードを含む直列回路によってクランプ電圧が分圧され、ダイオードによる分圧電圧が制御回路に与えられる。これにより、定電圧素子が導通した場合、スイッチング素子の制御端の電圧にダイオードの順方向電圧を加えた電圧が制御回路に与えられるため、アクティブクランプが機能したことが制御回路によって検出される。また、分圧回路にダイオードが直列に接続されていることにより、スイッチング素子をオンするために制御回路から制御端に印加される電圧によってアクティブクランプが誤検出されることが防止される。

本発明に係る負荷駆動装置は、前記定電圧素子は、１つのツェナーダイオード又は複数直列に接続されたツェナーダイオードである。

本発明にあっては、定電圧素子が１又は複数直列に接続したツェナーダイオードを含むため、クランプ電圧の大きさを容易に調整することができる。

本発明に係る負荷駆動装置は、前記Ｎ個のスイッチング素子を２組備え、該２組のＮ個のスイッチング素子は、直列点にて直列に接続されており、前記直列点に前記被駆動部が接続されている。

本発明にあっては、２レベルインバータに含まれるハーフブリッジ回路の一方のアーム及び他方のアームの夫々がＮ個直列のスイッチング素子によって構成されているため、各アームの耐電圧性が向上する。

本発明に係る負荷駆動装置は、前記Ｎは２であり、一方のＮ個のスイッチング素子の接続点と、他方のＮ個のスイッチング素子の接続点との間に２つ直列に接続されたダイオードを備える。

本発明にあっては、ハーフブリッジ回路の各アームを構成する２つのスイッチング素子の接続点同士が、２個直列のダイオードによって接続されている。これにより、ハーフブリッジの両端を電源に接続し、ダイオードの接続点を電源の中間電位点に接続した場合は、いわゆるＮＰＣ（Neutral Point Clamped ）方式の３レベルインバータが構成される。

本発明に係る負荷駆動装置は、前記２組のＮ個のスイッチング素子が３つ並列に接続されている。

本発明にあっては、３つ並列に接続されたＮＰＣ方式の３レベルインバータを用いて、三相負荷を駆動することができる。

本発明によれば、複数直列に接続されたスイッチング素子を過電圧から保護することが可能となる。

実施形態１に係る負荷駆動装置の構成例を示す回路図である。 実施形態１に係る負荷駆動装置のアクティブクランプ時における各部の波形の一例を示すタイミングチャートである。 実施形態１に係る負荷駆動装置でアクティブクランプ時に全トランジスタをオフするＣＰＵの処理手順を示すフローチャートである。 実施形態２に係る負荷駆動装置の構成例を示す回路図である。 負荷駆動装置でアクティブクランプが機能する場合の各トランジスタの状態を示す図表である。 実施形態３に係る負荷駆動装置の構成例を示す回路図である。 稼働状態にある負荷駆動装置における各トランジスタの状態と出力電圧との対応を示す図表である。 実施形態４に係る負荷駆動装置の構成例を示す回路図である。 図５及び７には示されていない各トランジスタの状態を示す図表である。

以下、本発明をその実施形態を示す図面に基づいて詳述する。
（実施形態１）
図１は、実施形態１に係る負荷駆動装置１００ａの構成例を示す回路図である。負荷駆動装置１００ａは、周期的に駆動される負荷３ａに流れる電流をスイッチングするスイッチング回路１と、該スイッチング回路１によるスイッチングを制御する制御回路２ａとを備える。

負荷３ａは、電源４のプラス側端子とスイッチング回路１の高電位側との間に接続されているが、これに限定されない。例えば、スイッチング回路１の高電位側に電源４を接続し、低電位側に負荷３ａを接続してもよい。本実施形態１では、電源４の電圧は１５００Ｖであるが、これに限定されない。

スイッチング回路１は、直列に接続された２個のトランジスタ（ＩＧＢＴ＝Insulated Gate Bipolar Transistor ：スイッチング素子に相当）Ｑ１及びＱ２と、トランジスタＱ１及びＱ２夫々のコレクタ・エミッタ間に逆並列に接続されたダイオードＤ１０及びＤ２０とを有する。トランジスタＱ１のコレクタは、負荷３ａの一端に接続されている。トランジスタＱ２のエミッタは、電源４のマイナス側端子に接続されている。

スイッチング回路１における直列に接続されたトランジスタの数は２個に限定されず、３個以上であってもよい。トランジスタＱ１及びＱ２はＩＧＢＴに限定されず、例えばＮチャネル型又はＰチャネル型のＭＯＳＦＥＴ等の他のスイッチング素子であってもよい。トランジスタＱ１及びＱ２がＭＯＳＦＥＴの場合、ダイオードＤ１０及びＤ２０は、寄生ダイオードで置き換えられる。

スイッチング回路１は、トランジスタＱ１のゲートに対するコレクタの電位をクランプするツェナーダイオードＺＤ１１（定電圧素子に相当）及びダイオードＤ１１の直列回路（クランプ回路に相当）と、トランジスタＱ１のゲート及びエミッタ間に接続された抵抗器Ｒ１１と、制御回路２ａに接続するための変換回路ＣＶ１とを更に有する。トランジスタＱ１のゲート・エミッタ間には、ゲート電圧をクランプするために、ダイオードＤ１２及びツェナーダイオードＺＤ１２の直列回路が接続されている。

スイッチング回路１は、また、トランジスタＱ２のゲートに対するコレクタの電位をクランプするツェナーダイオードＺＤ２１（定電圧素子に相当）及びダイオードＤ２１の直列回路（クランプ回路に相当）と、トランジスタＱ２のゲート及びエミッタ間に接続された抵抗器Ｒ２１と、制御回路２ａに接続するための変換回路ＣＶ２とを更に有する。トランジスタＱ２のゲート・エミッタ間には、ゲート電圧をクランプするために、ダイオードＤ２２及びツェナーダイオードＺＤ２２の直列回路が接続されている。

トランジスタＱ１及びＱ２のコレクタ・エミッタ間の耐圧は例えば１２００Ｖである。ツェナーダイオードＺＤ１１及びＺＤ２１の降伏電圧は、例えば１１００Ｖである。ツェナーダイオードＺＤ１１及びＺＤ２１夫々は、複数のツェナーダイオードを直列に接続したものであってもよい。ツェナーダイオードＺＤ１２及びＺＤ２２の降伏電圧は、例えば１５Ｖである。抵抗器Ｒ１１及びＲ２１夫々は、トランジスタＱ１及びＱ２のコレクタ・ゲート間の容量を介してコレクタ・ゲート間の電圧のｄＶ／ｄｔに応じた電流がゲートに流れることにより、トランジスタＱ１及びＱ２が不用意にオンするのを防止するためのものである。

ツェナーダイオードＺＤ１１は、カソードがトランジスタＱ１のコレクタに接続されており、アノードがダイオードＤ１１のアノードに接続されている。ダイオードＤ１１のカソードは、トランジスタＱ１のゲートに接続されている。ツェナーダイオードＺＤ２１は、カソードがトランジスタＱ２のコレクタに接続されており、アノードがダイオードＤ２１のアノードに接続されている。ダイオードＤ２１のカソードは、トランジスタＱ２のゲートに接続されている。特にトランジスタＱ１及びＱ２がＰチャネル型のＭＯＳＦＥＴの場合、少なくとも電源４、ツェナーダイオードＺＤ１１及びＺＤ２１、ダイオードＤ１１及びＤ２１、ダイオードＤ１２及びＤ２２並びにツェナーダイオードＺＤ１２及びＺＤ２２について、極性を反転させるものとする。

ツェナーダイオードＺＤ１１及びダイオードＤ１１の直列回路は、クランプした電圧を夫々のダイオードの両端電圧によって分圧し、分圧点の電位を変換回路ＣＶ１に与える。変換回路ＣＶ１は、トランジスタＱ１のエミッタの電位に対する上記分圧点の電位の電位差（電圧）を、制御回路２ａの共通電位（以下、単に共通電位という）に対する電位差に変換して制御回路２ａに与える。即ち、変換回路ＣＶ１は、トランジスタＱ１のエミッタの電位に対するダイオードＤ１１のアノードの電位の電位差を、共通電位を基準とする電圧に変換して制御回路２ａに与える。

変換回路ＣＶ１は、また、制御回路２ａからの駆動信号を、トランジスタＱ１のエミッタの電位を基準とする信号に変換し、変換した信号をドライバＤＲ１２及びＤＲ１３に与える。ドライバＤＲ１２及びＤＲ１３は何れか一方がオンする。ドライバＤＲ１２は、抵抗器Ｒ１２を介してトランジスタＱ１をオンさせる駆動信号をゲートに与え、ドライバＤＲ１３は、抵抗器Ｒ１３を介してトランジスタＱ１をオフさせる駆動信号をゲートに与えるようになっている。ドライバＤＲ１２をトーテムポール出力のドライバに置き換え、ドライバＤＲ１３及び抵抗器Ｒ１３を削除してもよい。

ツェナーダイオードＺＤ２１及びダイオードＤ２１の直列回路は、クランプした電圧を夫々のダイオードの両端電圧によって分圧し、分圧点の電位を変換回路ＣＶ２に与える。変換回路ＣＶ２は、トランジスタＱ２のエミッタの電位に対する上記分圧点の電位の電位差（電圧）を、共通電位に対する電位差に変換して制御回路２ａに与える。即ち、変換回路ＣＶ２は、トランジスタＱ２のエミッタの電位に対するダイオードＤ２１のアノードの電位の電位差を、共通電位を基準とする電圧に変換して制御回路２ａに与える。

変換回路ＣＶ２は、また、制御回路２ａからの駆動信号を、トランジスタＱ２のエミッタの電位を基準とする信号に変換し、変換した信号をドライバＤＲ２２及びＤＲ２３に与える。ドライバＤＲ２２及びＤＲ２３は何れか一方がオンする。ドライバＤＲ２２は、抵抗器Ｒ２２を介してトランジスタＱ２をオンさせる駆動信号をゲートに与え、ドライバＤＲ２３は、抵抗器Ｒ２３を介してトランジスタＱ２をオフさせる駆動信号をゲートに与えるようになっている。ドライバＤＲ２２をトーテムポール出力のドライバに置き換え、ドライバＤＲ２３及び抵抗器Ｒ２３を削除してもよい。

制御回路２ａは、機器全体を制御するＣＰＵ（Central Processing Unit ）２１を備え、ＣＰＵ２１は、制御プログラム等の情報を記憶するＲＯＭ（Read Only Memory ）２２、一時的に発生した情報を記憶するＲＡＭ（Random Access Memory ）２３及び経過時間等を計時するタイマ２４と互いにバス接続されている。制御回路２ａが、ＣＰＵを有するマイクロコンピュータを含んで構成されていてもよい。ＣＰＵ２１又はマイクロコンピュータは、予め処理手順を定めたコンピュータプログラムを実行するように構成されていてもよい。

ＣＰＵ２１には、また、変換回路ＣＶ１及びＣＶ２と接続するための入出力部２５がバス接続されている。ＣＰＵ２１は、入出力部２５によってダイオードＤ１１及びＤ２１夫々のアノードの電位に対応する電圧を変換回路ＣＶ１及びＣＶ２から取り込み、トランジスタＱ１及びＱ２の駆動信号を変換回路ＣＶ１及びＣＶ２に与えるようになっている。

上述のように構成された負荷駆動装置１００ａの制御回路２ａは、トランジスタＱ１及びＱ２のオン／オフを同時に制御する。例えばトランジスタＱ１及びＱ２がオンに制御された場合、トランジスタＱ１及びＱ２夫々のコレクタ・エミッタ間の電圧は略０Ｖである。また、トランジスタＱ１及びＱ２がオフに制御された場合、トランジスタＱ１及びＱ２の特性が揃っている場合は、トランジスタＱ１及びＱ２夫々のコレクタ・エミッタ間の電圧は略７５０Ｖである。一方、ツェナーダイオードＺＤ１１及びＺＤ２１の降伏電圧は１１００Ｖであるから、何れの場合であってもツェナーダイオードＺＤ１１及びＺＤ２１は降伏せず、アクティブクランプは機能しない。

ここで、例えばトランジスタＱ１及びＱ２をオフに制御している状態でドライバＤＲ１２がオン故障となった場合、トランジスタＱ１がオンするため、クランプ回路が存在しないときは、電源４の電圧である１５００Ｖが、トランジスタＱ２のコレクタ・エミッタ間に印加される。このため、トランジスタＱ２の耐圧によってはコレクタ・エミッタ間が降伏して破壊することがある。

同様に、例えばトランジスタＱ１及びＱ２をオフに制御している状態でドライバＤＲ２２がオン故障となった場合、トランジスタＱ２がオンするため、クランプ回路が存在しないときは、電源４の電圧である１５００Ｖが、トランジスタＱ１のコレクタ・エミッタ間に印加される。このため、トランジスタＱ１の耐圧によってはコレクタ・エミッタ間が降伏して破壊することがある。

本実施形態１に係る負荷駆動装置１００ａは、ツェナーダイオードＺＤ１１及びダイオードＤ１１の直列回路からなるクランプ回路と、ツェナーダイオードＺＤ２１及びダイオードＤ２１の直列回路からなるクランプ回路とを備えているため、上記のような場合であっても、トランジスタＱ２及びＱ１のコレクタ・エミッタ間の電圧が略１１００Ｖにクランプされる。以下では、トランジスタＱ２におけるアクティブクランプの動作について説明するが、トランジスタＱ１におけるアクティブクランプの動作についても同様である。

図２は、実施形態１に係る負荷駆動装置１００ａのアクティブクランプ時における各部の波形の一例を示すタイミングチャートである。図２に示す６つのタイミングチャートは、何れも同一の時間軸（ｔ）を横軸にしてあり、縦軸は電圧を表す。図２では、上段から順に、トランジスタＱ１のゲート・ソース間の電圧（以下、単にゲート電圧という）、トランジスタＱ１のコレクタ・エミッタ間の電圧（以下、単にコレクタ電圧という）、トランジスタＱ２のゲート電圧、トランジスタＱ２のコレクタ電圧、ツェナーダイオードＺＤ２１の両端電圧、及びトランジスタＱ２のアクティブクランプの検出電圧を模式的に示す。トランジスタＱ２のアクティブクランプの検出電圧とは、トランジスタＱ２のエミッタの電位に対するダイオードＤ２１のアノードの電位の電位差である。

時刻ｔ１より前では、トランジスタＱ１及びＱ２は共にオフである。従って、トランジスタＱ１及びＱ２のコレクタ電圧は共に略７５０Ｖである。時刻ｔ１で、何らかの不具合が発生したことに伴い、一方のトランジスタＱ１のみをオンさせる駆動信号がゲートに与えられた場合、トランジスタＱ１のコレクタ電圧は０Ｖに向けて低下し始める。具体的には、トランジスタＱ１及びＱ２をオフに制御している状態でドライバＤＲ１２がオン故障となった場合や、ドライバＤＲ２２がオフ故障の状態でトランジスタＱ１及びＱ２をオフからオンに制御した場合にこのような状況に陥る。

時刻ｔ１でトランジスタＱ１のコレクタ電圧が低下し始めた場合、このコレクタ電圧の低下率の絶対値と同じ大きさの上昇率でトランジスタＱ２のコレクタ電圧が上昇し始める。よって、トランジスタＱ１のコレクタ電圧と、トランジスタＱ２のコレクタ電圧とを加えた電圧は１５００Ｖに維持される。時刻ｔ１では、トランジスタＱ２のゲート電圧は略０Ｖであるから、時刻ｔ１以降、ツェナーダイオードＺＤ２１の両端電圧も、トランジスタＱ１のコレクタ電圧と同じ上昇率で上昇し始める。

時刻ｔ２ａでツェナーダイオードＺＤ２１の両端電圧が１１００Ｖに達した場合、ツェナーダイオードＺＤ２１が降伏して、トランジスタＱ２のゲート電圧と、トランジスタＱ２のアクティブクランプの検出電圧とが共に上昇し始める。ツェナーダイオードＺＤ２１のツェナー電流は、電源４から、負荷３ａ及びトランジスタＱ１を介して流入し、ダイオードＤ２１及び抵抗器Ｒ２１を介して電源４へと還流する。

なお、ドライバＤＲ２３がトランジスタＱ２をオフに制御している場合は、ツェナーダイオードＺＤ２１のツェナー電流が、抵抗器Ｒ２３及びドライバＤＲ２３にも流れる。また、抵抗器Ｒ２１における電圧降下が１５Ｖよりも大きい場合は、ツェナーダイオードＺＤ２１のツェナー電流が、ダイオードＤ２２及びツェナーダイオードＺＤ２２の直列回路にも流れる。

その後、ツェナーダイオードＺＤ２１の両端電圧は１１００Ｖを維持し、トランジスタＱ２のゲート電圧は、時刻ｔ２ａから少し後の時刻ｔ２ｂでトランジスタＱ２をオンさせるゲートオン電圧に達する。このときのコレクタ電圧は、ゲートオン電圧に１１００Ｖをを加えた電圧である。そして、このときからトランジスタＱ２が能動領域に入り、トランジスタＱ２のコレクタ電圧が、ゲートオン電圧に１１００Ｖを加えた電圧にクランプされる。

例えば、トランジスタＱ２のコレクタ電圧が僅かに上昇した場合、ツェナーダイオードＺＤ２１のアノードの電圧及びダイオードＤ２１のカソードの電圧も同じ電圧だけ上昇し、トランジスタＱ２のゲート電圧が僅かに上昇するから、コレクタ電圧が低下するように負帰還がかかる。逆にトランジスタＱ２のコレクタ電圧が僅かに低下した場合、ツェナーダイオードＺＤ２１のアノードの電圧及びダイオードＤ２１のカソードの電圧も同じ電圧だけ低下し、トランジスタＱ２のゲート電圧が僅かに低下するから、コレクタ電圧が上昇するように負帰還がかかる。

時刻ｔ２ｂ以降もトランジスタＱ１のコレクタ電圧は低下し続けており、時刻ｔ３で０Ｖとなる。一方、トランジスタＱ２のコレクタ電圧はゲートオン電圧に１１００Ｖを加えた電圧であるから、トランジスタＱ１及びＱ２夫々のコレクタ電圧を加えた電圧は１５００Ｖに満たず、残りの電圧は負荷３ａに印加される。この状態では、ツェナーダイオードＺＤ２１にツェナー電流が流れ、トランジスタＱ２にコレクタ電流が流れているため、ツェナーダイオードＺＤ２１及びトランジスタＱ２にて無視できない熱損失が発生している。そこで、本実施形態１では、トランジスタＱ２のアクティブクランプの検出電圧を変換回路ＣＶ２を介して制御回路２ａに取り込み、アクティブクランプが機能したことが制御回路２ａで検出されたときに、トランジスタＱ１及びＱ２が共にオフされるようにする。

例えば、上述したように、トランジスタＱ１及びＱ２をオフに制御している状態でドライバＤＲ１２がオン故障となった場合は、トランジスタＱ１をオフする方向に駆動すべくドライバＤＲ１３によってトランジスタＱ１のゲート電圧を引き下げる。また、ドライバＤＲ２２がオフ故障の状態でトランジスタＱ１及びＱ２をオフからオンに制御した場合は、ドライバＤＲ１２及びＤＲ２２の駆動を停止させ、ドライバＤＲ１３によってトランジスタＱ１をオフさせる。これにより、トランジスタＱ１及びＱ２は共にオフの状態となり、破壊を免れる。

時刻ｔ４にてアクティブクランプが機能したことが制御回路２ａで検出されて、トランジスタＱ１をオフさせる駆動信号がゲートに与えられた場合、トランジスタＱ１のコレクタ電流（即ちトランジスタＱ２のコレクタ電流＋ツェナー電流）が減少し始め、トランジスタＱ１のコレクタ電圧が７５０Ｖに向けて上昇し始める。

その後、時刻ｔ５ａでトランジスタＱ２のコレクタ電流がゼロとなった場合、トランジスタＱ２は能動領域から遮断領域に遷移し、コレクタ電圧が低下し始める。これに伴い、トランジスタＱ２のゲート電圧と、トランジスタＱ２のアクティブクランプの検出電圧とが共に低下し始める。このときは、トランジスタＱ１にツェナーダイオードＺＤ２１のツェナー電流が流れている。

時刻ｔ５ａから少し後の時刻ｔ５ｂでトランジスタＱ２のゲート電圧と、トランジスタＱ２のアクティブクランプの検出電圧とが０Ｖに低下した場合、ツェナーダイオードＺＤ２１が降伏しなくなる。この時点でトランジスタＱ１及びＱ２のコレクタ電流がゼロとなり、トランジスタＱ１のコレクタ電圧と、トランジスタＱ２のコレクタ電圧とを加えた電圧は１５００Ｖとなる。以後、トランジスタＱ１のコレクタ電圧の上昇率と絶対値が同じ大きさの低下率でトランジスタＱ２のコレクタ電圧が低下し始める。そして、時刻ｔ６にてトランジスタＱ１が完全にオフとなり、トランジスタＱ１及びＱ２のコレクタ電圧は共に略７５０Ｖとなる。

以下では、上述した制御回路２ａの動作を、それを示すフローチャートを用いて説明する。以下に示す処理は、ＲＯＭ２２に予め格納されているコンピュータプログラムに従ってＣＰＵ２１により実行される。図３は、実施形態１に係る負荷駆動装置１００ａでアクティブクランプ時に全トランジスタをオフするＣＰＵ２１の処理手順を示すフローチャートである。各トランジスタをオン／オフを周期的に制御す駆動処理については、フローチャートの図示とその説明を省略する。

図３の処理は、負荷駆動装置１００ａの動作を開始する場合に、タイマ２４で計時する時間に基づいて周期的に起動される。この起動周期は、負荷３ａが駆動される周期と同等又はそれ以下の長さであることが好ましい。図中のｋは、トランジスタの番号に対応する処理ループのループカウンタである。ここではトランジスタの数を２とするが、３以上であってもよい。

図３の処理が起動された場合、ＣＰＵ２１は、ループカウンタであるｋを１に初期化する（Ｓ１１）。その後、ＣＰＵ２１は、ｋ番目のトランジスタのアクティブクランプの検出信号を取り込み（Ｓ１２）、取り込んだ検出信号が所定の電圧以上であるか否かによってアクティブクランプがオンであるか否か、即ちアクティブクランプが機能したか否かを判定する（Ｓ１３）。

アクティブクランプがオンである場合（Ｓ１３：ＹＥＳ）、ＣＰＵ２１は、全トランジスタの駆動処理を停止した（Ｓ１４）後に、全トランジスタをオフに制御して（Ｓ１５）図３の処理を終了する。先に駆動処理を停止するのは、オフしたトランジスタが再びオンに駆動されるのを阻止するためである。

一方、アクティブクランプがオンではない場合（Ｓ１３：ＮＯ）、ＣＰＵ２１は、ループカウンタであるｋを１だけインクリメントし（Ｓ１６）、ｋが３であるか否か、即ちトランジスタの番号が全トランジスタの数を１だけ上回ったか否かを判定する（Ｓ１７）。ｋが３である場合（Ｓ１７：ＹＥＳ）、ＣＰＵ２１は、特段の処理を行わずに図３の処理を終了する。これに対し、ｋが３ではない場合（Ｓ１７：ＮＯ）、ＣＰＵ２１は、次の番号のトランジスタについてアクティブクランプの判定を行うために、ステップＳ１２に処理を移す。

以上のように実施形態１によれば、直列に接続されたＮ個（Ｎ＝２）のトランジスタＱ１及びＱ２夫々のコレクタ及びゲート間に、夫々のゲートに対するコレクタの電圧をクランプするクランプ回路が各別に接続されている。トランジスタＱ１及びＱ２のオン／オフを制御する制御回路２ａは、各クランプ回路がクランプして分圧した電圧に基づいて夫々のトランジスタＱ１及びＱ２のコレクタに印加された過電圧を検出した場合、全てのトランジスタをオフする。これにより、Ｎ個のうちの何れかのトランジスタについてアクティブクランプが機能した場合、各トランジスタに印加される電圧が略均等となる状態に復帰する。従って、複数直列に接続されたトランジスタを過電圧から保護することが可能となる。

また、実施形態１によれば、トランジスタＱ１及びＱ２夫々のゲートと、該ゲートに印加される制御電圧の基準となるエミッタとの間に抵抗器Ｒ１１及びＲ２１が接続されている。従って、クランプ回路からの漏れ電流によってゲートの制御電圧が不用意に上昇するのを防止することができる。

更に、実施形態１によれば、ツェナーダイオードＺＤ１１及びダイオードＤ１１を含む直列回路によってクランプ電圧が分圧され、ダイオードＤ１１による分圧電圧が制御回路２ａに与えられる。同様に、ツェナーダイオードＺＤ２１及びダイオードＤ２１を含む直列回路によってクランプ電圧が分圧され、ダイオードＤ２１による分圧電圧が制御回路２ａに与えられる。従って、ツェナーダイオードＺＤ１１（又はＺＤ２１）が導通した場合、トランジスタＱ１（又はＱ２）のゲートの電圧にダイオードＤ１１（又はＤ２１）の順方向電圧を加えた電圧がゲートに与えられるため、アクティブクランプが機能したことを制御回路２ａにて検出することができる。また、分圧回路にダイオードＤ１１（又はＤ２１）が直列に接続されていることにより、トランジスタＱ１（又はＱ２）をオンするために制御回路２ａからゲートに印加される電圧によってアクティブクランプが誤検出されるのを防止することができる。

更に、実施形態１によれば、分圧回路が１又は複数直列に接続したツェナーダイオードを含むため、クランプ電圧の大きさを容易に調整することができる。

（実施形態２）
実施形態１は、直列に接続れたトランジスタＱ１及びＱ２によって直流の負荷３ａを駆動する形態であったが、実施形態２は、トランジスタＱ１及びＱ２を２組用いて単相交流の負荷３ｂを駆動する形態である。図４は、実施形態２に係る負荷駆動装置１００ｂの構成例を示す回路図である。負荷駆動装置１００ｂは、ハーフブリッジ回路を含む２レベルインバータであり、交流で駆動される負荷３ｂに流れる正／負の電流を交互にスイッチングするスイッチング回路１，１と、該スイッチング回路１，１によるスイッチングを制御する制御回路２ｂとを備える。スイッチング回路１，１がハーフブリッジのアームを構成する。実施形態１と同様に、スイッチング回路１，１夫々が有するトランジスタの数は２つに限定されない。

負荷３ｂは、電源４の電圧を分圧するコンデンサ４１及び４２の接続点と、直列に接続されたスイッチング回路１，１の接続点との間にインダクタＬ１を介して接続されている。負荷３ｂの両端には、インダクタＬ１との組み合わせによりＬＣフィルタを構成するコンデンサＣ１が接続されている。スイッチング回路１，１の直列回路は、両端が電源４に接続されている。

なお、スイッチング回路１，１夫々と制御回路２ｂとの間の接続を示す実線に付された斜線及び「４」の数値は、これらの回路間が４つの線によって接続されていることを表すものである（図１参照）。スイッチング回路１，１では、トランジスタＱ１及びＱ２とダイオードＤ１０及びＤ２０とを除いて、回路内の詳細な構成の図示を省略する。制御回路２ｂは、制御回路２ａと比較して、入出力部２５（図１参照）と接続される変換回路ＣＶ１及びＣＶ２の数が異なる。

その他、実施形態１に対応する箇所には同様の符号を付してその説明を省略する。電源４の電圧は、実施形態１の場合と同様に１５００Ｖである。制御回路２ｂがスイッチング回路１，１を用いて負荷３ｂに正／負２レベルの電圧を交互に印加する方法については公知であるため、ここでの説明を省略する。

上述のように構成された負荷駆動装置１００ｂの制御回路２ｂは、実施形態１の場合と同様に、スイッチング回路１，１夫々について、トランジスタＱ１及びＱ２のオン／オフを同時に制御することにより、スイッチング回路１，１をオン／オフする。一方のスイッチング回路１がオンの間は、他方のスイッチング回路１に電源４の電圧が印加されるため、スイッチング回路１，１夫々に要求される耐圧は、実施形態１の場合と同じである。よって、本実施形態２にあっても、トランジスタＱ１及びＱ２のコレクタ・エミッタ間の耐圧を１２００Ｖとし、ツェナーダイオードＺＤ１１及びＺＤ２１（図１参照）の降伏電圧を１１００Ｖとする。

例えば、高電位側のスイッチング回路１がオンである間に、低電位側のスイッチング回路１でトランジスタＱ１及びＱ２の一方がオンとなった場合、他方のトランジスタについてアクティブクランプが機能するのは、実施形態１の場合と同様である。但し、この場合は、電源４とスイッチング回路１，１との間に負荷が存在しないため、全てのトランジスタがオフされるまでの間に、スイッチング回路１，１に流れる電流が増大し続けることとなる。よって、スイッチング回路１，１夫々で何れかのトランジスタのアクティブクランプ検出電圧が所定の電圧以上となった場合、この事象をラッチ回路でラッチし、ラッチした信号に基づいて、スイッチング回路１，１夫々のトランジスタＱ１及びＱ２をハードウェア回路で強制的にオフすることが好ましい。後述する実施形態３及び４についても同様である。

図５は、負荷駆動装置１００ｂでアクティブクランプが機能する場合の各トランジスタの状態を示す図表である。図５では、図４に示す４つのトランジスタＱ１，Ｑ２，Ｑ１，Ｑ２を、高電位側から順にスイッチＴ１，Ｔ２，Ｔ３，Ｔ４と称し、各スイッチのオン状態を１、オフ状態を０として図示してある。状態１，２，３，４夫々では、本来オフであるべきスイッチＴ３，Ｔ４，Ｔ１，Ｔ２が何らかのハードウェアの不具合のためにオンとなることにより、スイッチＴ４，Ｔ３，Ｔ２，Ｔ１にてアクティブクランプが機能する。状態５は、オフであるべき２つのスイッチＴ１，Ｔ２又はＴ３，Ｔ４が同時にオンとなった場合に相当する。この場合はアクティブクランプが機能せず、スイッチＴ１，Ｔ２，Ｔ３，Ｔ４が破壊する可能性が高い。但しこのような状態に陥る確率は極めて低い。

以上のように本実施形態２によれば、２レベルインバータとしての負荷駆動装置１００ｂに含まれるハーフブリッジ回路の一方のアーム及び他方のアームの夫々がＮ個（Ｎ＝２）直列のトランジスタＱ１及びＱ２によって構成されているため、各アームの耐電圧性を向上させることができる。

（実施形態３）
実施形態２は、負荷駆動装置１００ｂが２レベルインバータである形態であるのに対し、実施形態３は、負荷駆動装置１００ｃが３レベルインバータである形態である。図６は、実施形態３に係る負荷駆動装置１００ｃの構成例を示す回路図である。負荷駆動装置１００ｃは、交流で駆動される負荷３ｂに流れる電流をスイッチングするスイッチング回路１，１と、該スイッチング回路１，１によるスイッチングを制御する制御回路２ｃとを備える。

負荷駆動装置１００ｃは、実施形態２の負荷駆動装置１００ｂに対し、ハーフブリッジ回路の各アームを構成する２つのトランジスタＱ１及びＱ２の接続点の間に介装された２個直列のダイオードＤ１およびＤ２を更に備える。ダイオードＤ１のカソードは、高電位側のスイッチング回路１のトランジスタＱ１及びＱ２の接続点に接続されている。ダイオードＤ２のアノードは、低電位側のスイッチング回路１のトランジスタＱ１及びＱ２の接続点に接続されている。ダイオードＤ１及びＤ２の接続点は、コンデンサ４１及び４２の接続点に接続されている。

制御回路２ｃと制御回路２ｂとの違いは、ソフトウェア処理上の差異のみである。その他、実施形態１及び２に対応する箇所には同様の符号を付してその説明を省略する。電源４の電圧は、実施形態１及び２の場合と同様に１５００Ｖである。制御回路２ｃがスイッチング回路１，１を用いて負荷３ｂに３レベルの電圧を印加する方法については公知であるため、ここでの説明を省略する。

以上のように構成された負荷駆動装置１００ｃの制御回路２ｃは、実施形態１及び２の場合とは異なり、スイッチング回路１，１夫々について、トランジスタＱ１及びＱ２のオン／オフを各別に制御する。図７は、稼働状態にある負荷駆動装置１００ｃにおける各トランジスタの状態と出力電圧との対応を示す図表である。図７では、電源４の電圧をＶｄｃとした場合に、各スイッチ（トランジスタ）のオン状態及びオフ状態の組み合わせによる状態７から状態１１の夫々に応じて、０，０，Ｖｄｃ／２，０，－Ｖｄｃ／２の３レベルの電圧が出力されることが示されている。なお、スイッチＴ１からＴ４の全てがオフである状態６は、負荷駆動装置１００ｃが稼働していないオフ状態で用いられる。

スイッチＴ１からＴ４が図７に示す何れかの状態にある場合、各トランジスタに印加される最大電圧は、電源４の電圧の半分である略７５０Ｖである。しかしながら、不具合によって３つのトランジスタがオンとなった場合は、残りの１つのトランジスタに１５００Ｖが印加される。よって、本実施形態３にあっても、トランジスタＱ１及びＱ２のコレクタ・エミッタ間の耐圧を１２００Ｖとし、ツェナーダイオードＺＤ１１及びＺＤ２１（図１参照）の降伏電圧を１１００Ｖとする。

４つのスイッチＴ１，Ｔ２，Ｔ３，Ｔ４のうち、２つのスイッチがオンである状態９，１０，１１では、制御回路２ｃによる制御の不具合又はハードウェアの不具合により、オフである残り２つのスイッチのうちの一方がオンとなった場合に、実施形態２の図５に示す状態１から４の何れかとなり、アクティブクランプが機能する。状態７，８では、オフである３つのスイッチのうちの１つがオンとなった場合であっても、各トランジスタに印加される最大電圧が略７５０Ｖであるため、アクティブクランプが機能することはない。

以上のように本実施形態３によれば、ハーフブリッジ回路の各アームを構成するトランジスタＱ１及びＱ２の接続点同士が、２個直列のダイオードＤ１及びＤ２によって接続されている。従って、ハーフブリッジの両端を電源４に接続し、ダイオードＤ１及びＤ２の接続点を電源４の中間電位点に接続することにより、いわゆるＮＰＣ（Neutral Point Clamped ）方式の３レベルインバータが構成される。また、制御回路２ｃによる制御の不具合やハードウェアの不具合によって１つのトランジスタに電源４の電圧が印加される状態に陥った場合であっても、アクティブクランプが機能することにより、各トランジスタを保護することができる。

（実施形態４）
実施形態３は、負荷駆動装置１００ｃが単相の３レベルインバータである形態であるのに対し、実施形態４は、負荷駆動装置１００ｄが三相の３レベルインバータである形態である。図８は、実施形態４に係る負荷駆動装置１００ｄの構成例を示す回路図である。負荷駆動装置１００ｄは、三相交流で駆動される負荷３ｄに流れる電流をスイッチングする三相分のスイッチング回路１，１と、該三相分のスイッチング回路１，１によるスイッチングを制御する制御回路２ｄとを備える。第２相及び第３相のスイッチング回路１，１では、ダイオードＤ１０及びＤ２０の符号の記載を省略する。

各相のスイッチング回路１，１が有するハーフブリッジの各アームを構成するトランジスタＱ１及びＱ２の接続点の間には、２個直列のダイオードＤ１およびＤ２が接続されている。各相のダイオードＤ１およびＤ２の接続点は、電源４の電圧を分圧するコンデンサ４１及び４２の接続点に接続されている。負荷３ｄは、各相の２つのアームの接続点に接続されている。コンデンサ４１及び４２は、三相個別に備わっていなくてもよい。

制御回路２ｄは、制御回路２ｃと比較して、入出力部２５（図１参照）と接続される変換回路ＣＶ１及びＣＶ２の数が異なる他に、ソフトウェア処理が異なっている。その他、実施形態１及び３に対応する箇所には同様の符号を付してその説明を省略する。電源４の電圧は、実施形態１、２及び３の場合と同様に１５００Ｖである。制御回路２ｄが三相分のスイッチング回路１，１を用いて負荷３ｄに三相分の３レベルの電圧を印加する方法については公知であるため、ここでの説明を省略する。

以上のように構成された負荷駆動装置１００ｄの制御回路２ｄは、実施形態３の場合と同様に、スイッチング回路１，１夫々について、トランジスタＱ１及びＱ２のオン／オフを各別に制御する。稼働状態にある負荷駆動装置１００ｄにおける一相分の各トランジスタの状態と出力電圧との対応を示す図表は、実施形態３の図７に示すものと同様である。アクティブクランプが機能する場合の各トランジスタの状態を示す図表は、実施形態２の図５に示すものと同様である。

図９は、図５及び７に示されていない各トランジスタの状態を示す図表である。図９に示される状態１２から状態１６には、スイッチＴ１及びＴ４の少なくとも一方がオンである状態と、隣接していないスイッチ（Ｔ１及びＴ３、Ｔ２及びＴ４）がオンである状態とが含まれている。各トランジスタがこれらの状態に陥る原因としては、制御回路２ｄによる制御に不具合があった場合、外来ノイズの影響を受けた場合、ドライバＤＲ１２，ＤＲ１３，ＤＲ２２，ＤＲ２３の何れかが故障した場合等が考えられる。

スイッチング回路１，１の各トランジスタが状態１２から状態１６の何れかの状態にある場合、隣接する相のスイッチング回路１，１の各トランジスタの状態によっては、一部のトランジスタが破壊する可能性がある。このことは、公知の文献（“SEMIKRON Application Note AN-11001”、https://www.semikron.com/dl/service-support/downloads/download/semikron-application-note-3l-npc-tnpc-topology-ja-2012-09-03-rev-04/、インターネット、平成３０年５月７日検索）にも記載されている。

しかしながら、何れかのトランジスタのコレクタ電圧が不具合によって上昇した場合であっても、実施形態２及び３の場合と同様にアクティブクランプが機能した時点で全てのトランジスタがオフされるため、各トランジスタが破壊から保護される。

以上のように本実施形態４によれば、３つ並列に接続されたＮＰＣ方式の３レベルインバータを用いて、三相の負荷３ｄを駆動することができる。また、制御回路２ｄによる制御の不具合やハードウェアの不具合によって何れかのトランジスタに過電圧が印加される状態に陥った場合であっても、アクティブクランプが機能することにより、各トランジスタを保護することができる。

今回開示された実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上述した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。また、各実施形態で記載されている技術的特徴は、お互いに組み合わせることが可能である。

１ スイッチング回路
Ｑ１、Ｑ２ トランジスタ
Ｄ１０、Ｄ１１、Ｄ１２、Ｄ２０、Ｄ２１、Ｄ２２ ダイオード
ＺＤ１１、ＺＤ１２、ＺＤ２１、ＺＤ２２ ツェナーダイオード
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３ 抵抗器
ＤＲ１２、ＤＲ１３、ＤＲ２２、ＤＲ２３ ドライバ
ＣＶ１、ＣＶ２ 変換回路
Ｄ１、Ｄ２ ダイオード
２ａ、２ｂ、２ｃ、２ｄ 制御回路
２１ ＣＰＵ
２２ ＲＯＭ
２３ ＲＡＭ
２４ タイマ
２５ 入出力部
３ａ、３ｂ、３ｄ 負荷
Ｌ１ インダクタ
Ｃ１ コンデンサ
４ 電源
４１、４２ コンデンサ
１００ａ、１００ｂ、１００ｃ、１００ｄ 負荷駆動装置

Claims (7)

1. 直列に接続されたＮ（Ｎは２以上の自然数）個のスイッチング素子と、該Ｎ個のスイッチング素子夫々のオン／オフを制御する制御回路とを備え、前記Ｎ個のスイッチング素子を介して被駆動部を駆動する負荷駆動装置であって、
   前記Ｎ個のスイッチング素子夫々の一端及び制御端の間に接続されており、夫々の制御端に対する一端の電圧をクランプするクランプ回路を各別に備え、
   該クランプ回路は、クランプした電圧を分圧するようにしてあり、
   前記制御回路は、前記クランプ回路で分圧した電圧に基づいて前記一端の過電圧を検出した場合、前記Ｎ個のスイッチング素子をオフするようにしてある負荷駆動装置。
2. 前記Ｎ個のスイッチング素子夫々の制御端及び他端の間に接続された抵抗器を更に備える請求項１に記載の負荷駆動装置。
3. 前記クランプ回路は、
   定電圧素子と、一端が前記制御端に接続されたダイオードとを含み、
   クランプした電圧を前記定電圧素子及び前記ダイオードで分圧するようにしてある
   請求項１又は請求項２に記載の負荷駆動装置。
4. 前記定電圧素子は、１つのツェナーダイオード又は複数直列に接続されたツェナーダイオードである請求項３に記載の負荷駆動装置。
5. 前記Ｎ個のスイッチング素子を２組備え、
   該２組のＮ個のスイッチング素子は、直列点にて直列に接続されており、
   前記直列点に前記被駆動部が接続されている
   請求項１から請求項４の何れか１項に記載の負荷駆動装置。
6. 前記Ｎは２であり、
   一方のＮ個のスイッチング素子の接続点と、他方のＮ個のスイッチング素子の接続点との間に２つ直列に接続されたダイオードを備える請求項５に記載の負荷駆動装置。
7. 前記２組のＮ個のスイッチング素子が３つ並列に接続されている請求項６に記載の負荷駆動装置。

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