JP7065434B2 - Power converter - Google Patents
Power converter Download PDFInfo
- Publication number
- JP7065434B2 JP7065434B2 JP2019022887A JP2019022887A JP7065434B2 JP 7065434 B2 JP7065434 B2 JP 7065434B2 JP 2019022887 A JP2019022887 A JP 2019022887A JP 2019022887 A JP2019022887 A JP 2019022887A JP 7065434 B2 JP7065434 B2 JP 7065434B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- switch section
- circuit
- unit
- flying capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Inverter Devices (AREA)
Description
本発明は、直流電力を交流電力に変換する電力変換装置に関する。 The present invention relates to a power conversion device that converts DC power into AC power.
太陽電池、蓄電池、燃料電池などに接続されるパワーコンディショナは、高効率な電力変換と小型設計が望まれる。それを実現する電力変換装置の１つに、フライングキャパシタを用いたマルチレベル電力変換装置がある。マルチレベル電力変換装置では多くのスイッチング素子が使用されるが、スイッチング素子としてＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)が使用されることが一般的である。 Power conditioners connected to solar cells, storage batteries, fuel cells, etc. are required to have high-efficiency power conversion and compact design. One of the power conversion devices that realizes this is a multi-level power conversion device that uses a flying capacitor. Although many switching elements are used in a multi-level power converter, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistor) are generally used as the switching elements.
マルチレベル電力変換装置の高効率化のためには、スイッチング素子の導通損失を減らすことが有効である。スイッチング素子の導通損失を減らす方法として、スイッチング素子を並列化して、オン抵抗を下げる方法がある（例えば、特許文献１参照）。 In order to improve the efficiency of the multi-level power converter, it is effective to reduce the conduction loss of the switching element. As a method of reducing the conduction loss of the switching element, there is a method of parallelizing the switching element to reduce the on-resistance (see, for example, Patent Document 1).
しかしながら、スイッチング素子を並列化すると、スイッチング素子の数が増大し、スイッチング素子を駆動する駆動回路の電力損失が大きくなる。特に、高速動作するスイッチング素子の駆動回路の電力損失が大きくなる。またマルチレベル電力変換装置の低出力時には、駆動回路の電力損失の影響が相対的に大きくなる。 However, when the switching elements are parallelized, the number of switching elements increases, and the power loss of the drive circuit for driving the switching elements increases. In particular, the power loss of the drive circuit of the switching element that operates at high speed becomes large. Further, when the output of the multi-level power converter is low, the influence of the power loss of the drive circuit becomes relatively large.
本発明はこうした状況に鑑みなされたものであり、その目的は、高効率なマルチレベル電力変換装置を提供することにある。 The present invention has been made in view of these circumstances, and an object of the present invention is to provide a highly efficient multi-level power conversion device.
上記課題を解決するために、本発明のある態様の電力変換装置は、直流電圧をもとに擬似正弦波を生成するインバータ回路と、前記インバータ回路に含まれる複数のスイッチング素子を駆動する駆動回路と、前記駆動回路に制御信号を供給する制御回路と、を備える。前記インバータ回路は、複数のフライングキャパシタ回路を含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部と、前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含む。前記極性切替部に含まれる各スイッチ部は、複数のスイッチング素子が並列化されて構成されており、前記マルチレベル出力部に含まれる各スイッチ部は、１つのスイッチング素子、又は前記極性切替部に含まれる各スイッチ部を構成するスイッチング素子の並列数より少ない並列数のスイッチング素子で構成されている。 In order to solve the above problems, the power conversion device of one embodiment of the present invention includes an inverter circuit that generates a pseudo sine wave based on a DC voltage, and a drive circuit that drives a plurality of switching elements included in the inverter circuit. And a control circuit that supplies a control signal to the drive circuit. The inverter circuit includes a plurality of flying capacitor circuits, and has a polarity that controls the direction of the current flowing between the multi-level output unit capable of outputting a potential of 5 levels or more from two points and the two points of the multi-level output unit. Including the switching part. Each switch unit included in the polarity switching unit is configured by arranging a plurality of switching elements in parallel, and each switch unit included in the multi-level output unit is a single switching element or the polarity switching unit. It is composed of switching elements having a smaller number of parallel elements than the number of parallel elements constituting each of the included switch units.
本発明によれば、高効率なマルチレベル電力変換装置を実現することができる。 According to the present invention, a highly efficient multi-level power conversion device can be realized.
図１は、本発明の実施の形態に係る電力変換装置１の基本構成を説明するための図である。電力変換装置１は、直流電源２から供給される直流電力を交流電力に変換し、変換した交流電力を商用電力系統（以下、単に系統３という）又は交流負荷に出力する。直流電源２は例えば、分散型電源（太陽電池、蓄電池、燃料電池など）と、当該分散型電源の出力を制御可能なＤＣ／ＤＣコンバータにより構成される。当該ＤＣ／ＤＣコンバータと電力変換装置１との間は、直流バスで接続される。なお直流電源２は、分散型電源とＤＣ／ＤＣコンバータの組が複数、並列接続されて構成されていてもよい。
FIG. 1 is a diagram for explaining a basic configuration of a
電力変換装置１は、インバータ回路１０、フィルタ回路２０、制御回路３０、駆動回路４０、電流計測部５１及び電圧計測部５２を備える。インバータ回路１０は、直流電源２から供給される直流電圧をもとに、マルチレベル（本実施の形態では５レベル）の電圧を有する疑似正弦波を生成する。インバータ回路１０は、複数のフライングキャパシタ回路を含み、５レベル以上の電位を出力可能なマルチレベル出力部と、マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部を有する。図１に示す例では、マルチレベル出力部は、第１フライングキャパシタ回路１１、第２フライングキャパシタ回路１２、第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４を含む。極性切替部は、第１出力回路１５及び第２出力回路１６を含む。
The
第１フライングキャパシタ回路１１及び第２フライングキャパシタ回路１２は直流電源２の両端間に直列に接続される。第３フライングキャパシタ回路１３及び第４フライングキャパシタ回路１４は直流電源２の両端間に直列に接続される。第１フライングキャパシタ回路１１と第２フライングキャパシタ回路１２との接続点と、第３フライングキャパシタ回路１３と第４フライングキャパシタ回路１４との接続点との間が中間配線で接続される。
The first
第１フライングキャパシタ回路１１は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４及び第１フライングキャパシタＣ１を含む。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第１フライングキャパシタＣ１は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との接続点と、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との接続点との間に接続され、第１スイッチング素子Ｑ１－第４スイッチング素子Ｑ４により充放電される。
The first
第２フライングキャパシタ回路１２は、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８及び第２フライングキャパシタＣ２を含む。第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第７スイッチング素子Ｑ７及び第８スイッチング素子Ｑ８は直列に接続され、中間配線と、直流電源２の負側バスの間に接続される。第２フライングキャパシタＣ２は、第５スイッチング素子Ｑ５と第６スイッチング素子Ｑ６との接続点と、第７スイッチング素子Ｑ７と第８スイッチング素子Ｑ８との接続点との間に接続され、第５スイッチング素子Ｑ５－第８スイッチング素子Ｑ８により充放電される。
The second
第３フライングキャパシタ回路１３は、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２及び第３フライングキャパシタＣ３を含む。第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１１スイッチング素子Ｑ１１及び第１２スイッチング素子Ｑ１２は直列に接続され、直流電源２の正側バスと中間配線の間に接続される。第３フライングキャパシタＣ３は、第９スイッチング素子Ｑ９と第１０スイッチング素子Ｑ１０との接続点と、第１１スイッチング素子Ｑ１１と第１２スイッチング素子Ｑ１２との接続点との間に接続され、第９スイッチング素子Ｑ９－第１２スイッチング素子Ｑ１２により充放電される。
The third
第４フライングキャパシタ回路１４は、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６及び第４フライングキャパシタＣ４を含む。第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１５スイッチング素子Ｑ１５及び第１６スイッチング素子Ｑ１６は直列に接続され、中間配線と直流電源２の負側バスの間に接続される。第４フライングキャパシタＣ４は、第１３スイッチング素子Ｑ１３と第１４スイッチング素子Ｑ１４との接続点と、第１５スイッチング素子Ｑ１５と第１６スイッチング素子Ｑ１６との接続点との間に接続され、第１３スイッチング素子Ｑ１３－第１６スイッチング素子Ｑ１６により充放電される。
The fourth
第１出力回路１５は、第１フライングキャパシタ回路１１の中点（具体的には、第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点）と、第２フライングキャパシタ回路１２の中点（具体的には、第６スイッチング素子Ｑ６と第７スイッチング素子Ｑ７との接続点）との間に接続される。第１出力回路１５は、直列に接続された第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第１９スイッチング素子Ｑ１９及び第２０スイッチング素子Ｑ２０を含む。第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）は、フィルタ回路２０を介して、系統３／交流負荷に接続された交流経路の一端に接続される。
The
第２出力回路１６は、第３フライングキャパシタ回路１３の中点（具体的には、第１０スイッチング素子Ｑ１０と第１１スイッチング素子Ｑ１１との接続点）と、第４フライングキャパシタ回路１４の中点（具体的には、第１４スイッチング素子Ｑ１４と第１５スイッチング素子Ｑ１５との接続点）との間に接続される。第２出力回路１６は、直列に接続された第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４を含む。第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）は、フィルタ回路２０を介して上記交流経路の他端に接続される。
The
直流電源２の正側バスと負側バスの間に、第１分割コンデンサＣ５及び第２分割コンデンサＣ６が直列に接続される。具体的には、正側バスと中間配線の間に第１分割コンデンサＣ５が接続され、中間配線と負側バスの間に第２分割コンデンサＣ６が接続される。第１分割コンデンサＣ５及び第２分割コンデンサＣ６は、直流電源２の電圧Ｅを１／２に分圧する作用、インバータ回路１０内で発生するサージ電圧を抑制するためのスナバコンデンサとしての作用を有する。
The first dividing capacitor C5 and the second dividing capacitor C6 are connected in series between the positive side bus and the negative side bus of the
第１フライングキャパシタ回路１１の中点からは、第１スイッチング素子Ｑ１の上側端子に印加されるＥ［Ｖ］と、第４スイッチング素子Ｑ４の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第１フライングキャパシタＣ１は１／４Ｅ［Ｖ］の電圧になるように初期充電（プリチャージ）され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第１フライングキャパシタ回路１１からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
From the midpoint of the first flying
第２フライングキャパシタ回路１２の中点からは、第５スイッチング素子Ｑ５の上側端子に印加される１／２Ｅ［Ｖ］と、第８スイッチング素子Ｑ８の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第２フライングキャパシタＣ２は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第２フライングキャパシタ回路１２からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
From the midpoint of the second
第３フライングキャパシタ回路１３の中点からは、第９スイッチング素子Ｑ９の上側端子に印加されるＥ［Ｖ］と、第１２スイッチング素子Ｑ１２の下側端子に印加される１／２Ｅ［Ｖ］の間の範囲の電位が出力される。第３フライングキャパシタＣ３は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第３フライングキャパシタ回路１３からは、概ね、Ｅ［Ｖ］、３／４Ｅ［Ｖ］、１／２Ｅ［Ｖ］の３レベルの電位が出力される。
From the midpoint of the third
第４フライングキャパシタ回路１４の中点からは、第１３スイッチング素子Ｑ１３の上側端子に印加される１／２Ｅ［Ｖ］と、第１６スイッチング素子Ｑ１６の下側端子に印加される０［Ｖ］の間の範囲の電位が出力される。第４フライングキャパシタＣ４は１／４Ｅ［Ｖ］の電圧になるように初期充電され、１／４Ｅ［Ｖ］の電圧を中心として充放電が繰り返される。従って、第４フライングキャパシタ回路１４からは、概ね、１／２Ｅ［Ｖ］、１／４Ｅ［Ｖ］、０［Ｖ］の３レベルの電位が出力される。
From the midpoint of the 4th flying
上記の第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にはそれぞれ、第１ダイオードＤ１－第２４ダイオードＤ２４が逆並列に形成／接続される。以下、本実施の形態では第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、高速動作が可能で安価なＮチャネルＭＯＳＦＥＴを使用する例を想定する。ＮチャネルＭＯＳＦＥＴでは、ソースからドレイン方向に寄生ダイオードが形成される。 The first diode D1 to the 24th diode D24 are formed / connected in antiparallel to each of the first switching element Q1 to the 24th switching element Q24. Hereinafter, in the present embodiment, it is assumed that an inexpensive N-channel MOSFET capable of high-speed operation is used for the first switching element Q1 to the 24th switching element Q24. In the N-channel MOSFET, a parasitic diode is formed from the source to the drain.
なお、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にＩＧＢＴ（Insulated Gate Bipolar Transistor）やバイポーラトランジスタを使用してもよい。その場合、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に寄生ダイオードは形成されず、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４にそれぞれ外付けダイオードが逆並列に接続される。 An IGBT (Insulated Gate Bipolar Transistor) or a bipolar transistor may be used for the first switching element Q1 to the 24th switching element Q24. In that case, a parasitic diode is not formed in the first switching element Q1 to the 24th switching element Q24, and an external diode is connected to the first switching element Q1 to the 24th switching element Q24 in antiparallel.
第１出力回路１５の中点（具体的には、第１８スイッチング素子Ｑ１８と第１９スイッチング素子Ｑ１９との接続点）と、第２出力回路１６の中点（具体的には、第２２スイッチング素子Ｑ２２と第２３スイッチング素子Ｑ２３との接続点）から、マルチレベルの電圧（本実施の形態では５レベルの電圧）がフィルタ回路２０に出力される。レベル数が多いほど、より正規の正弦波に近い擬似正弦波となる。なお、本実施の形態では第１出力回路１５の中点からＵ相の電力を出力し、第２出力回路１６の中点からＷ相の電力を出力する。
The midpoint of the first output circuit 15 (specifically, the connection point between the 18th switching element Q18 and the 19th switching element Q19) and the midpoint of the second output circuit 16 (specifically, the 22nd switching element). A multi-level voltage (five-level voltage in this embodiment) is output to the
フィルタ回路２０は、第１リアクトルＬ１、第２リアクトルＬ２及び出力コンデンサＣ７を含み、第１出力回路１５及び第２出力回路１６から出力される電圧及び電流の高調波成分を減衰させて、系統３の正弦波と同期した正弦波に近づける。
The
電流計測部５１は、電力変換装置１の出力電流Ｉｏｕｔを計測して制御回路３０に出力する。電流計測部５１は、例えばＣＴセンサで構成することができる。電圧計測部５２は、電力変換装置１の出力電圧Ｖｏｕｔを計測して制御回路３０に出力する。電圧計測部５２は、例えば抵抗分圧回路と差動アンプで構成することができる。
The
制御回路３０は、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のオン／オフを制御するための制御信号を駆動回路４０に供給する。駆動回路４０は、制御回路３０から供給される制御信号をもとに第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４を駆動する。
The
制御回路３０は、駆動回路４０に制御信号を供給することにより、インバータ回路１０に、直流電源２から供給される直流電力を交流電力に変換させる。また制御回路３０は、駆動回路４０に制御信号を供給することにより、インバータ回路１０に、系統３から供給される交流電力を直流電力に変換させる。制御回路３０は、ハードウェア資源とソフトウェア資源の協働、またはハードウェア資源のみにより実現できる。ハードウェア資源としてアナログ素子、マイクロコンピュータ、ＤＳＰ、ＲＯＭ、ＲＡＭ、ＦＰＧＡ、ＡＳＩＣ、ＦＰＧＡその他のＬＳＩを利用できる。ソフトウェア資源としてファームウェア等のプログラムを利用できる。
By supplying a control signal to the
図２は、５レベル（＋Ｅ、＋１／２Ｅ、０、－１／２Ｅ、－Ｅ）の電圧で生成される擬似正弦波を示す図である。最初の区間では＋１／２Ｅと０を交互に出力し、その次の区間では＋Ｅと＋１／２Ｅを交互に出力し、その次の区間では＋１／２Ｅと０を交互に出力し、その次の区間では０と－１／２Ｅを交互に出力し、その次の区間では－１／２Ｅと－Ｅを交互に出力し、その次の区間では０と－１／２Ｅを交互に出力する。これにより、１周期の疑似正弦波が生成される。インバータ回路１０の出力電圧Ｖｉｎｖ（疑似正弦波）が高品位に生成されると、フィルタ回路２０を通過後の出力電流Ｉｏｕｔは滑らかな正弦波になる。
FIG. 2 is a diagram showing a pseudo sine wave generated at a voltage of 5 levels (+ E, + 1 / 2E, 0, −1 / 2E, −E). In the first section, + 1 / 2E and 0 are output alternately, in the next section, + E and + 1 / 2E are output alternately, in the next section, + 1 / 2E and 0 are output alternately, and then in the next section. In the section, 0 and -1 / 2E are output alternately, in the next section, -1 / 2E and -E are output alternately, and in the next section, 0 and -1 / 2E are output alternately. As a result, a pseudo sine wave with one cycle is generated. When the output voltage Vinv (pseudo sine wave) of the
図３は、実施の形態に係る電力変換装置１における第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４のスイッチングパターンをまとめた図である。
FIG. 3 is a diagram summarizing the switching patterns of the first switching element Q1 to the 24th switching element Q24 in the
図３に示すスイッチングパターンでは、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが相補関係となる。第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループと、第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループが相補関係となる。 In the switching pattern shown in FIG. 3, the group of the first switching element Q1, the fifth switching element Q5, the twelfth switching element Q12, the sixteenth switching element Q16, the fourth switching element Q4, the eighth switching element Q8, and the ninth switching The groups of the element Q9 and the thirteenth switching element Q13 have a complementary relationship. Group of 2nd switching element Q2, 6th switching element Q6, 11th switching element Q11, 15th switching element Q15, 3rd switching element Q3, 7th switching element Q7, 10th switching element Q10, 14th switching element Q14 Groups are complementary.
また、第１スイッチング素子Ｑ１、第５スイッチング素子Ｑ５、第１２スイッチング素子Ｑ１２、第１６スイッチング素子Ｑ１６のグループと、第２スイッチング素子Ｑ２、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１５スイッチング素子Ｑ１５のグループが半周期（１８０°）の位相差を持つ関係となる。第３スイッチング素子Ｑ３、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１４スイッチング素子Ｑ１４のグループと、第４スイッチング素子Ｑ４、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１３スイッチング素子Ｑ１３のグループが半周期の位相差を持つ関係となる。 Further, the group of the first switching element Q1, the fifth switching element Q5, the twelfth switching element Q12, and the sixteenth switching element Q16, and the second switching element Q2, the sixth switching element Q6, the eleventh switching element Q11, and the fifteenth switching. The group of elements Q15 has a half-period (180 °) phase difference. Group of 3rd switching element Q3, 7th switching element Q7, 10th switching element Q10, 14th switching element Q14, 4th switching element Q4, 8th switching element Q8, 9th switching element Q9, 13th switching element Q13 The group of is in a relationship with a half-period phase difference.
また、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３、第２４スイッチング素子Ｑ２４のグループは、基本波の正の半周期の期間に常時オンし、負の半周期の期間に常時オフする。第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１、第２２スイッチング素子Ｑ２２のグループは、基本波の負の半周期の期間に常時オンし、正の半周期の期間に常時オフする。日本では、基本波は５０Ｈｚ／６０Ｈｚの正弦波である。 Further, the group of the 17th switching element Q17, the 18th switching element Q18, the 23rd switching element Q23, and the 24th switching element Q24 are always on during the positive half cycle period of the fundamental wave, and during the negative half cycle period. Always off. The group of the 19th switching element Q19, the 20th switching element Q20, the 21st switching element Q21, and the 22nd switching element Q22 is always on during the negative half cycle period of the fundamental wave and always off during the positive half cycle period. do. In Japan, the fundamental wave is a 50Hz / 60Hz sine wave.
図４（ａ）－（ｄ）は、図３に示すスイッチングパターンの正の半周期のスイッチングパターンを示す回路図である。図５（ａ）－（ｄ）は、図３に示すスイッチングパターンの負の半周期のスイッチングパターンを示す回路図である。なお、図面の簡略化のためＭＯＳＦＥＴを単純なスイッチ記号で描いている。 4 (a)-(d) is a circuit diagram showing a positive half-cycle switching pattern of the switching pattern shown in FIG. 5 (a)-(d) is a circuit diagram showing a negative half-cycle switching pattern of the switching pattern shown in FIG. The MOSFET is drawn with a simple switch symbol to simplify the drawing.
図４（ａ）に示すように、インバータ回路１０から＋０を出力する場合、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
As shown in FIG. 4A, when +0 is output from the
図４（ｂ）に示すように、直流電源２から第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４を充電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
As shown in FIG. 4B, when + 1 / 2E is output from the
図４（ｃ）に示すように、第１フライングキャパシタＣ１及び第４フライングキャパシタＣ４から交流経路に放電しつつ、インバータ回路１０から＋１／２Ｅを出力する場合、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
As shown in FIG. 4C, when + 1 / 2E is output from the
制御回路３０は、図４（ｂ）に示すスイッチングパターンと、図４（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、インバータ回路１０から＋１／２Ｅを出力させることができる。
The
図４（ｄ）に示すように、インバータ回路１０から＋Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオフ状態に制御する。
As shown in FIG. 4D, when + E is output from the
図５（ａ）に示すように、インバータ回路１０から－０を出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
As shown in FIG. 5A, when -0 is output from the
図５（ｂ）に示すように、直流電源２から第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３を充電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御回路３０は、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
As shown in FIG. 5B, when -1 / 2E is output from the
図５（ｃ）に示すように、第２フライングキャパシタＣ２及び第３フライングキャパシタＣ３から交流経路に放電しつつ、インバータ回路１０から－１／２Ｅを出力する場合、制御回路３０は、第１スイッチング素子Ｑ１、第３スイッチング素子Ｑ３、第５スイッチング素子Ｑ５、第７スイッチング素子Ｑ７、第１０スイッチング素子Ｑ１０、第１２スイッチング素子Ｑ１２、第１４スイッチング素子Ｑ１４、第１６スイッチング素子Ｑ１６、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第２スイッチング素子Ｑ２、第４スイッチング素子Ｑ４、第６スイッチング素子Ｑ６、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１１スイッチング素子Ｑ１１、第１３スイッチング素子Ｑ１３、第１５スイッチング素子Ｑ１５、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
As shown in FIG. 5C, when -1 / 2E is output from the
制御回路３０は、図５（ｂ）に示すスイッチングパターンと、図５（ｃ）に示すスイッチングパターンを交互に繰り返すことにより、インバータ回路１０から－１／２Ｅを出力させることができる。
The
図５（ｄ）に示すように、インバータ回路１０から－Ｅを出力する場合、制御回路３０は、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４、第７スイッチング素子Ｑ７、第８スイッチング素子Ｑ８、第９スイッチング素子Ｑ９、第１０スイッチング素子Ｑ１０、第１３スイッチング素子Ｑ１３、第１４スイッチング素子Ｑ１４、第１９スイッチング素子Ｑ１９、第２０スイッチング素子Ｑ２０、第２１スイッチング素子Ｑ２１及び第２２スイッチング素子Ｑ２２をオン状態に制御し、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第５スイッチング素子Ｑ５、第６スイッチング素子Ｑ６、第１１スイッチング素子Ｑ１１、第１２スイッチング素子Ｑ１２、第１５スイッチング素子Ｑ１５、第１６スイッチング素子Ｑ１６、第１７スイッチング素子Ｑ１７、第１８スイッチング素子Ｑ１８、第２３スイッチング素子Ｑ２３及び第２４スイッチング素子Ｑ２４をオフ状態に制御する。
As shown in FIG. 5D, when -E is output from the
図１に示した回路トポロジにおいて、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４の耐圧は、インバータ回路１０の絶対最大定格電圧の１／４に設計される。本実施の形態では絶対最大定格電圧は、６００Ｖに設定されている。それを前提に本実施の形態では、第１スイッチング素子Ｑ１－第２４スイッチング素子Ｑ２４に、１５０Ｖ耐圧のＭＯＳＦＥＴを使用している。１５０Ｖ耐圧のＭＯＳＦＥＴは比較的低コストで容易に入手することが可能である。
In the circuit topology shown in FIG. 1, the withstand voltage of the first switching element Q1 to the 24th switching element Q24 is designed to be 1/4 of the absolute maximum rated voltage of the
図１に示した回路トポロジにおいて、スイッチング素子の導通損失を減らすために、各スイッチング素子を並列化することが考えられる。 In the circuit topology shown in FIG. 1, it is conceivable to parallelize each switching element in order to reduce the conduction loss of the switching element.
図６は、実施の形態に係る電力変換装置１の第１構成例を説明するための図である。図６に示す第１構成例は、図１に示した基本構成に係る電力変換装置１の各スイッチング素子Ｑ１－Ｑ２４を、それぞれ３並列化した構成である。以下、並列化された３つのスイッチング素子（本実施の形態では、３つのＮチャネルＭＯＳＦＥＴ）のグループをスイッチ部と呼ぶ。なお、並列数は３に限定されるものではない。２でもよいし、４以上でもよい。並列数を増やすほど１つのスイッチング素子に流れる電流が減り、スイッチ部の導通損失を減らすことができる。一方、並列数を増やすほどコストと回路面積が増大する。また駆動回路４０の動作により消費される電力損失が増大する。
FIG. 6 is a diagram for explaining a first configuration example of the
図７は、図６の電力変換装置１で使用される駆動回路４０の一例を説明するための図である。図７に示す例は、第１スイッチ部（Ｑ１）の第１－１スイッチング素子Ｑ１ａ、第１－２スイッチング素子Ｑ１ｂ及び第１－３スイッチング素子Ｑ１ｃを駆動するための駆動回路４０の構成例を示している。第１スイッチ部（Ｑ１）は図１、図６の第１スイッチング素子Ｑ１に相当する。
FIG. 7 is a diagram for explaining an example of the
駆動回路４０は、第１スイッチ部（Ｑ１）を駆動するための構成要素として、第１－１ゲート駆動部４１ａ、第１－２ゲート駆動部４１ｂ及び第１－３ゲート駆動部４１ｃを備える。第１－１ゲート駆動部４１ａは、制御回路３０から供給される第１－１スイッチング素子Ｑ１ａの制御信号をもとに、第１－１スイッチング素子Ｑ１ａの駆動信号を生成する。
The
第１－１ゲート駆動部４１ａの正側電源端子は正側基準電位線に接続され、図示しない正バイアス用電源により生成される正バイアス電圧＋Ｖｇが入力される。第１－１ゲート駆動部４１ａの負側電源端子は負側基準電位線に接続され、図示しない負バイアス用電源により生成される負バイアス電圧－Ｖｇが入力される。
The positive power supply terminal of the 1-1
正バイアス用電源は、第１－１スイッチング素子Ｑ１ａのソース電位に対して所定の電圧分、高い正バイアス電圧を生成する電源である。負バイアス用電源は、第１－１スイッチング素子Ｑ１ａのソース電位に対して所定の電圧分、低い負バイアス電圧を生成する電源である。正バイアス電圧＋Ｖｇは第１－１スイッチング素子Ｑ１ａをオンするための電圧であり、負バイアス電圧－Ｖｇは第１－１スイッチング素子Ｑ１ａをオフするための電圧である。例えば、正バイアス電圧＋Ｖｇ＝＋２０Ｖ、負バイアス電圧：－Ｖｇ＝－５Ｖに設定される。 The positive bias power supply is a power supply that generates a high positive bias voltage by a predetermined voltage with respect to the source potential of the 1-1 switching element Q1a. The negative bias power supply is a power supply that generates a low negative bias voltage by a predetermined voltage with respect to the source potential of the 1-1 switching element Q1a. The positive bias voltage + Vg is a voltage for turning on the 1-1 switching element Q1a, and the negative bias voltage −Vg is a voltage for turning off the 1-1 switching element Q1a. For example, the positive bias voltage is set to + Vg = + 20V, and the negative bias voltage is set to −Vg = −5V.
第１－１ゲート駆動部４１ａの入力端子は制御回路３０に接続され、第１－１ゲート駆動部４１ａの出力端子は、第１－１スイッチング素子Ｑ１ａのゲート端子に接続される。
The input terminal of the 1-1
第１－１ゲート駆動部４１ａは、正側基準電位線と負側基準電位線との間に直列に接続された充電用スイッチング素子と放電用スイッチング素子を含む。充電用スイッチング素子と放電用スイッチング素子の接続点は、第１－１スイッチング素子Ｑ１ａのゲート端子に接続される。例えば、充電用スイッチング素子をＰチャネルＭＯＳＦＥＴ、放電用スイッチング素子をＮチャネルＭＯＳＦＥＴで構成することができる。
The 1-1
第１－１ゲート駆動部４１ａは、制御回路３０から制御信号（例えば、ＰＷＭ信号）が入力される。制御信号がハイレベルのとき、第１－１ゲート駆動部４１ａは、充電用スイッチング素子のゲート端子と放電用スイッチング素子のゲート端子に正バイアス電圧＋Ｖｇを供給する。これにより充電用スイッチング素子がオン、放電用スイッチング素子がオフし、第１－１スイッチング素子Ｑ１ａのゲートに電荷が充電され、第１－１スイッチング素子Ｑ１ａがオンする。制御信号がローレベルのとき、第１－１ゲート駆動部４１ａは、充電用スイッチング素子のゲート端子と放電用スイッチング素子のゲート端子に負バイアス電圧－Ｖｇを供給する。これにより充電用スイッチング素子がオフ、放電用スイッチング素子がオンし、第１－１スイッチング素子Ｑ１ａのゲートから電荷が放電され、第１－１スイッチング素子Ｑ１ａがオフする。
A control signal (for example, a PWM signal) is input from the
第１－２ゲート駆動部４１ｂと第１－２スイッチング素子Ｑ１ｂとの関係、及び第１－３ゲート駆動部４１ｃと第１－３スイッチング素子Ｑ１ｃとの関係も、第１－１ゲート駆動部４１ａと第１－１スイッチング素子Ｑ１ａとの関係と同様である。
The relationship between the 1-2
第１－２ゲート駆動部４１ｂと制御回路３０との間に第１－２停止回路３１ｂが挿入される。第１－２停止回路３１ｂは、第１－２スイッチング素子Ｑ１ｂのスイッチング制御を停止させることができる。第１－２停止回路３１ｂは例えば、制御回路３０からのモード切替信号に応じて、出力を切り替える論理回路で構成することができる。制御回路３０からのモード切替信号が運転モードを示す信号のとき、当該論理回路は、制御回路３０から入力されるＰＷＭ信号をそのまま第１－２ゲート駆動部４１ｂに出力する。制御回路３０からのモード切替信号が停止モードを示す信号のとき、当該論理回路は、ローレベル信号を第１－２ゲート駆動部４１ｂに出力し続ける。
The 1-2
当該論理回路の出力により、運転モードのとき、第１－２スイッチング素子Ｑ１ｂは第１－１スイッチング素子Ｑ１ａと同じオン／オフ動作になる。停止モードのとき、第１－２スイッチング素子Ｑ１ｂは、第１－１スイッチング素子Ｑ１ａのオン／オフ動作に関わらず、オフ状態を維持する。また停止モードのとき、第１－２ゲート駆動部４１ｂ内の充電用スイッチング素子はオフ状態を維持し、放電用スイッチング素子はオン状態を維持する。
Due to the output of the logic circuit, in the operation mode, the 1-2 switching element Q1b has the same on / off operation as the 1-1 switching element Q1a. In the stop mode, the 1-2 switching element Q1b maintains an off state regardless of the on / off operation of the 1-1 switching element Q1a. Further, in the stop mode, the charging switching element in the 1-2
なお、第１－２停止回路３１ｂは論理回路ではなく、制御回路３０から入力されるＰＷＭ信号とローレベル信号を、モード切替信号に応じて選択的に切り替えるスイッチで構成されてもよい。
The 1-2
第１－３ゲート駆動部４１ｃと制御回路３０との間に第１－３停止回路３１ｃが挿入される。第１－３停止回路３１ｃは第１－２停止回路３１ｂと同様に構成される。なお、第１－１ゲート駆動部４１ａと制御回路３０との間にも停止回路を挿入してもよいが、第１－１スイッチング素子Ｑ１ａには停止モードを設ける必要がないため、省略可能である。このように各スイッチ部に含まれる並列接続された複数のスイッチング素子の内、１つのスイッチング素子のゲート駆動部と制御回路３０との間の停止回路は省略可能である。
The 1-3
制御回路３０は、電力変換装置１の出力電流又は出力電力に応じて、各スイッチ部（Ｑ１－Ｑ２４）の導通時に、導通させるスイッチング素子の数を変更する。具体的には制御回路３０は、電力変換装置１全体の電力損失が最小になるように、各スイッチ部（Ｑ１－Ｑ２４）の導通時に、導通させるスイッチング素子の数を変更する。図７に示した例では、導通させるスイッチング素子の数を１、２、３の間で切り替える。
The
電力変換装置１の電力損失は、インバータ回路１０において電力変換時に発生する損失（以下、電力変換損失という）、駆動回路４０の動作により消費される電力損失（以下、駆動電源損失いう）、及び制御回路３０の動作により消費される電力損失（以下、制御電源損失という）の合計で表すことができる。
The power loss of the
本実施の形態ではインバータ回路１０の動作電圧は３００Ｖ以上、駆動回路４０の動作電圧は１５～２０Ｖ（図７で説明した例では、２０Ｖ）、制御回路３０の動作電圧は３～５Ｖである。従って基本的に、制御電源損失＜駆動電源損失＜電力変換損失の関係になる。
In the present embodiment, the operating voltage of the
電力変換損失は、電力変換装置１が電力を供給する負荷の変動に大きく依存する。負荷の変動により各スイッチ部（Ｑ１－Ｑ２４）に流れる電流も変化するが、各スイッチ部（Ｑ１－Ｑ２４）に流れる電流が大きいほど、各スイッチ部（Ｑ１－Ｑ２４）の導通損失が大きくなる。上述したように、１つのスイッチ部を構成するスイッチング素子の並列数を増やすことにより、各スイッチ部（Ｑ１－Ｑ２４）の導通損失を減らすことができる。
The power conversion loss largely depends on the fluctuation of the load to which the
しかしながら、１つのスイッチ部を構成するスイッチング素子の並列数を増やすと、図７に示したようにゲート駆動部の数が多くなり、ゲート駆動部における電力損失が大きくなる。即ち、駆動電源損失が大きくなる。駆動電源損失を減らすには、運転するゲート駆動部の数を減らせばよく、そのためには、１つのスイッチ部を構成する複数のスイッチング素子の内、運転するスイッチング素子の数を減らせばよい。しかしながら、運転するスイッチング素子の数を減らすと、スイッチ部の導通損失を減らす効果が減殺される。このように１つのスイッチ部を複数のスイッチング素子で並列化した構成では、運転するスイッチング素子の数を増やすほど、駆動電源損失が増大する関係になる。 However, if the number of switching elements constituting one switch unit is increased in parallel, the number of gate drive units increases as shown in FIG. 7, and the power loss in the gate drive unit increases. That is, the drive power loss becomes large. In order to reduce the drive power supply loss, the number of gate drive units to be operated may be reduced, and for that purpose, the number of switching elements to be operated may be reduced among the plurality of switching elements constituting one switch unit. However, if the number of switching elements to be operated is reduced, the effect of reducing the conduction loss of the switch portion is diminished. In such a configuration in which one switch unit is parallelized by a plurality of switching elements, the drive power supply loss increases as the number of operating switching elements increases.
制御回路３０の消費電力は、１つのスイッチ部を構成する複数のスイッチング素子の運転数に対し、基本的に影響を受けない。当該複数のスイッチング素子の運転数に関わらず、制御回路３０から駆動回路４０に供給される制御信号（例えば、ＰＷＭ信号）は同じものになる。また、制御回路３０の動作電圧は低く、制御回路３０内で流れる電流も小さい。従って、制御回路３０の消費電力の変動は、無視できる程度のものである。
The power consumption of the
以下、制御電源損失は、当該複数のスイッチング素子の運転数に関わらず、損失が実質的に変動しない固定損失として取り扱う。一方、駆動電源損失および電力変換損失は、当該複数のスイッチング素子の運転数に応じて変動する変動損失として取り扱う。 Hereinafter, the control power supply loss is treated as a fixed loss in which the loss does not substantially fluctuate regardless of the number of operations of the plurality of switching elements. On the other hand, the drive power supply loss and the power conversion loss are treated as fluctuation losses that fluctuate according to the number of operations of the plurality of switching elements.
制御回路３０は、電力変換装置１の出力電流又は出力電力が大きいほど、各スイッチ部（Ｑ１－Ｑ２４）の導通時に、導通させるスイッチング素子の数を増やすように制御する。以下、具体例を挙げて説明する。
The
図８は、電力変換装置１の出力電力が５５００Ｗのときの電力変換装置１の電力損失のシミュレーション結果を示す図である。１つのスイッチ部を構成する複数のスイッチング素子の運転数が１の場合（１並列）、制御電源損失が７Ｗ、駆動電源損失が２．７Ｗ、電力変換損失が５２．９Ｗで、トータル損失は６２．６Ｗとなる。当該複数のスイッチング素子の運転数が２の場合（２並列）、制御電源損失が７Ｗ、駆動電源損失が５．３Ｗ、電力変換損失が４１．９Ｗで、トータル損失が５４．２Ｗとなる。当該複数のスイッチング素子の運転数が３の場合（３並列）、制御電源損失が７Ｗ、駆動電源損失が８．０Ｗ、電力変換損失が３６．７Ｗで、トータル損失が５１．７Ｗとなる。
FIG. 8 is a diagram showing a simulation result of the power loss of the
図９は、電力変換装置１の出力電力が２７５０Ｗのときの電力変換装置１の電力損失のシミュレーション結果を示す図である。１つのスイッチ部を構成する複数のスイッチング素子の運転数が１の場合（１並列）、制御電源損失が７Ｗ、駆動電源損失が２．７Ｗ、電力変換損失が１５．６Ｗで、トータル損失は２５．３Ｗとなる。当該複数のスイッチング素子の運転数が２の場合（２並列）、制御電源損失が７Ｗ、駆動電源損失が５．３Ｗ、電力変換損失が９．３Ｗで、トータル損失が２１．６Ｗとなる。当該複数のスイッチング素子の運転数が３の場合（３並列）、制御電源損失が７Ｗ、駆動電源損失が８．０Ｗ、電力変換損失が７．２Ｗで、トータル損失が２２．２Ｗとなる。
FIG. 9 is a diagram showing a simulation result of the power loss of the
図１０は、電力変換装置１の出力電力が１１００Ｗのときの電力変換装置１の電力損失のシミュレーション結果を示す図である。１つのスイッチ部を構成する複数のスイッチング素子の運転数が１の場合（１並列）、制御電源損失が７Ｗ、駆動電源損失が２．７Ｗ、電力変換損失が４．１Ｗで、トータル損失は１３．８Ｗとなる。当該複数のスイッチング素子の運転数が２の場合（２並列）、制御電源損失が７Ｗ、駆動電源損失が５．３Ｗ、電力変換損失が２．８Ｗで、トータル損失が１５．１Ｗとなる。当該複数のスイッチング素子の運転数が３の場合（３並列）、制御電源損失が７Ｗ、駆動電源損失が８．０Ｗ、電力変換損失が２．３Ｗで、トータル損失が１７．３Ｗとなる。
FIG. 10 is a diagram showing a simulation result of the power loss of the
以上のシミュレーション結果は、出力電力が５５００Ｗのときは３並列が最も損失が少なく、２７５０Ｗのときは２並列が最も損失が少なく、１１００Ｗのときは１並列が最も損失が少ないことを示している。即ち、低出力域ほど並列数を少なくし、高出力域ほど並列数を増やす制御が有効であることを示している。 The above simulation results show that when the output power is 5500 W, 3 parallels have the least loss, when 2750 W, 2 parallels have the least loss, and when 1100 W, 1 parallel has the least loss. That is, it is shown that the control of decreasing the number of parallels in the low output region and increasing the number of parallels in the high output region is effective.
図１１は、ある電力変換装置１における出力電力と、並列数と、変換効率の関係を示した図である。図１１では、１つのスイッチ部を構成する複数のスイッチング素子の運転数が２の場合（２並列）と、当該複数のスイッチング素子の運転数が３の場合（３並列）における、ある電力変換装置１の出力電力と変換効率の関係を示している。図１１の例では、出力電力が約３３６０Ｗ以上の領域では３並列のほうが効率が高くなり、約３３６０Ｗ未満の領域では２並列のほうが効率が高くなることを示している。
FIG. 11 is a diagram showing the relationship between the output power in a certain
図１１には示していないが、１並列と２並列との間でも、ある閾値を境に２並列のほうが効率が高くなる領域と、１並列のほうが効率が高くなる領域に分けられる。以下、１並列と２並列の境となる値を第１閾値、２並列と３並列の境となる値を第２閾値という。なお並列数が４以上の場合、閾値の数はさらに多くなる。一般化すると、閾値の数は（並列数－１）となる。 Although not shown in FIG. 11, even between 1 parallel and 2 parallel, the area is divided into a region where the efficiency is higher in the 2 parallel and a region where the efficiency is higher in the 1 parallel at a certain threshold value. Hereinafter, the value at the boundary between 1 parallel and 2 parallel is referred to as the first threshold value, and the value at the boundary between 2 parallel and 3 parallel is referred to as the second threshold value. When the number of parallels is 4 or more, the number of thresholds is further increased. In generalization, the number of thresholds is (parallel number-1).
設計者は、実験やシミュレーションの結果をもとに各閾値を決定し、制御回路３０内の不揮発メモリに予め登録しておく。閾値は出力電力値で規定されてもよいし、出力電流値で規定されてもよい。後者は、電力変換装置１の出力電圧を系統電圧と等しいとみなして、予め出力電力値を出力電流値に換算したものを閾値として使用する例である。
The designer determines each threshold value based on the results of experiments and simulations, and registers the threshold values in the non-volatile memory in the
閾値に出力電流値が使用される場合、制御回路３０は、電流計測部５１により計測された出力電流値と各閾値を比較して並列数を決定する。閾値に出力電力値が使用される場合、制御回路３０は、電流計測部５１により計測された出力電流値と、電圧計測部５２により計測された出力電圧値を掛け合わせて出力電力値を算出し、当該出力電力値と各閾値を比較して並列数を決定する。
When the output current value is used as the threshold value, the
図１２は、実施の形態に係る電力変換装置１の第１構成例における制御回路３０の並列数切替処理の動作を示すフローチャートである。電力変換装置１の稼働中（Ｓ１０の稼働）、制御回路３０は、電流計測部５１により計測された電力変換装置１の出力電流値Ｉｏｕｔを取得する（Ｓ１１）。制御回路３０は、出力電流値Ｉｏｕｔと第２閾値Ｔｈ２を比較する（Ｓ１２）。出力電流値Ｉｏｕｔが第２閾値Ｔｈ２以上のとき（Ｓ１２のＹ）、制御回路３０は、１つのスイッチ部を構成する３つのスイッチング素子の内、運転させる並列数を３に切り替える（Ｓ１６）。
FIG. 12 is a flowchart showing the operation of the parallel number switching process of the
出力電流値Ｉｏｕｔが第２閾値Ｔｈ２未満のとき（Ｓ１２のＮ）、制御回路３０は、出力電流値Ｉｏｕｔと第１閾値Ｔｈ１を比較する（Ｓ１３）。出力電流値Ｉｏｕｔが第１閾値Ｔｈ１未満のとき（Ｓ１３のＮ）、制御回路３０は、１つのスイッチ部を構成する３つのスイッチング素子の内、運転させる並列数を１に切り替える（Ｓ１４）。出力電流値Ｉｏｕｔが第１閾値Ｔｈ１以上、第２閾値Ｔｈ２未満のとき（Ｓ１３のＹ）、制御回路３０は、１つのスイッチ部を構成する３つのスイッチング素子の内、運転させる並列数を２に切り替える（Ｓ１５）。
When the output current value Iout is less than the second threshold value Th2 (N in S12), the
制御回路３０は、ステップＳ１１からステップＳ１６の処理を、電力変換装置１が停止するまで（Ｓ１０の停止）繰り返し実行する。即ち、制御回路３０は、負荷変動に応じて並列数を適応的に切り替える。
The
以上説明したように構成例１によれば、電力変換装置１の出力電流又は出力電力に応じて、制御電源損失、駆動電源損失、電力変換損失を合計したトータル損失が最小になるように、１つのスイッチ部を構成する複数のスイッチング素子の内、運転させる並列数を切り替える。これにより、電力損失の削減効果を最適化することができ、電力変換装置１を高効率化することができる。
As described above, according to the configuration example 1, the total loss, which is the sum of the control power supply loss, the drive power supply loss, and the power conversion loss, is minimized according to the output current or the output power of the
図１３（ａ）、（ｂ）は、実施の形態に係る電力変換装置１の第２構成例を説明するための図である。図１３（ａ）は第２－１構成例を、図１３（ｂ）は第２－２構成例を説明するための図である。
13 (a) and 13 (b) are diagrams for explaining a second configuration example of the
図１３（ａ）に示す第２－１構成例は、図１に示した基本構成に係る電力変換装置１の極性切替部に含まれる各スイッチング素子Ｑ１７－Ｑ２４をそれぞれ３並列化し、マルチレベル出力部に含まれる各スイッチング素子Ｑ１－Ｑ１６をそれぞれ２並列化した構成である。図１３（ｂ）に示す第２－２構成例は、図１に示した基本構成に係る電力変換装置１の極性切替部に含まれる各スイッチング素子Ｑ１７－Ｑ２４をそれぞれ３並列化し、マルチレベル出力部に含まれる各スイッチング素子Ｑ１－Ｑ１６を並列化しない構成である。
In the second configuration example shown in FIG. 13 (a), each switching element Q17-Q24 included in the polarity switching unit of the
極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）のスイッチング速度は、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）のスイッチング速度と比較して、低速である（上記図２、図３参照）。例えば、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）は６０Ｈｚで動作し、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）は３０ｋＨｚで動作する。 The switching speed of each switch unit (Q17-Q24) included in the polarity switching unit is lower than the switching speed of each switch unit (Q1-Q16) included in the multi-level output unit (FIG. 2, FIG. 2 above). See Figure 3). For example, each switch unit (Q17-Q24) included in the polarity switching unit operates at 60 Hz, and each switch unit (Q1-Q16) included in the multi-level output unit operates at 30 kHz.
一般的に、駆動回路の消費エネルギーＥは、下記（式１）で表される。
Ｅ＝（１／２）ＣＶ２ｆ ・・・（式１）
Generally, the energy consumption E of the drive circuit is represented by the following (Equation 1).
E = (1/2) CV 2 f ... (Equation 1)
極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）を駆動するゲート駆動部と、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）を駆動するゲート駆動部の消費エネルギーを比較すると、前者のほうが周波数ｆが大幅に低いため、前者の消費エネルギーのほうが大幅に小さくなる。 Comparing the energy consumption of the gate drive unit that drives each switch unit (Q17-Q24) included in the polarity switching unit and the gate drive unit that drives each switch unit (Q1-Q16) included in the multi-level output unit, Since the frequency f of the former is significantly lower, the energy consumption of the former is significantly smaller.
従って、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）は、並列数を増やしても、各スイッチ部（Ｑ１７－Ｑ２４）に含まれる複数のスイッチング素子を駆動するゲート駆動部の消費電力の増加は僅かなものとなる。よって、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）は損失低減の観点からは、並列数を増やすほど有利となる。 Therefore, even if the number of parallel switches is increased, each switch unit (Q17-Q24) included in the polarity switching unit consumes power of the gate drive unit that drives a plurality of switching elements included in each switch unit (Q17-Q24). The increase will be modest. Therefore, each switch unit (Q17-Q24) included in the polarity switching unit is more advantageous as the number of parallel units is increased from the viewpoint of loss reduction.
一方、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）は、上述したように、運転するスイッチング素子の数を増やすほど駆動電源損失が増大する関係になるため、並列数を増やすほど損失が低減されるとは限らない。 On the other hand, as described above, each switch unit (Q1-Q16) included in the multi-level output unit has a relationship in which the drive power supply loss increases as the number of operating switching elements increases, so that the loss increases as the number of parallel units increases. Is not always reduced.
そこで構成例２では、損失低減に有利な極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の並列化を優先し、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）の並列化を劣後させている。即ち、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）を構成するスイッチング素子の並列数が、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）を構成するスイッチング素子の並列数より多くなるように設計している。従って図６に示した構成例１と比較して、トータルのスイッチング素子の数を減らすことができる。それに伴い、スイッチング素子を駆動するゲート駆動部の数も減らすことができる。よって、構成例１と比較して、コスト及び回路面積を削減することができる。 Therefore, in Configuration Example 2, priority is given to parallelization of each switch unit (Q17-Q24) included in the polarity switching unit, which is advantageous for loss reduction, and parallelization of each switch unit (Q1-Q16) included in the multi-level output unit. Is subordinated. That is, the number of parallel switching elements constituting each switch unit (Q17-Q24) included in the polarity switching unit is larger than the number of parallel switching elements constituting each switch unit (Q1-Q16) included in the multi-level output unit. It is designed to be large. Therefore, the total number of switching elements can be reduced as compared with the configuration example 1 shown in FIG. Along with this, the number of gate drive units that drive the switching element can also be reduced. Therefore, the cost and the circuit area can be reduced as compared with the configuration example 1.
構成例２－１のマルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）の制御において、上述した並列数の切替制御を適用してもよい。制御回路３０は、電力変換装置１の出力電流又は出力電力に応じて、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）の導通時に、導通させるスイッチング素子の数を変更する。制御回路３０は、電力変換装置１の出力電流又は出力電力が大きいほど、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）の導通時に、導通させるスイッチング素子の数を増やすように制御する。制御回路３０は、電力変換装置１の出力電流又は出力電力に関わらず、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の導通時に、並列化されているスイッチング素子の全て（図１３（ａ）の例では３つ）を導通させる。
The above-mentioned parallel number switching control may be applied to the control of each switch unit (Q1-Q16) included in the multi-level output unit of the configuration example 2-1. The
以上説明したように構成例２によれば、コスト及び回路面積の増大を抑制しつつ、電力変換装置１を高効率化することができる。
As described above, according to the configuration example 2, the
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The present invention has been described above based on the embodiments. It is understood by those skilled in the art that the embodiments are exemplary and that various modifications are possible for each of these components and combinations of processing processes, and that such modifications are also within the scope of the present invention. ..
例えば、図６に示した構成例１において、並列数の切替制御をマルチレベル出力部のみに適用してもよい。制御回路３０は、電力変換装置１の出力電流又は出力電力に応じて、マルチレベル出力部に含まれる各スイッチ部（Ｑ１－Ｑ１６）の導通時に、導通させるスイッチング素子の数を変更する。制御回路３０は、電力変換装置１の出力電流又は出力電力に関わらず、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の導通時に、並列化されているスイッチング素子の全て（図６の例では３つ）を導通させる。この場合、効率の低下を最小限に抑えつつ、極性切替部に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の駆動に関する回路構成を簡素化することができる。
For example, in the configuration example 1 shown in FIG. 6, the parallel number switching control may be applied only to the multi-level output unit. The
上述の実施の形態では、５レベル出力のマルチレベル電力変換装置を説明したが、７レベル以上を出力するマルチレベル電力変換装置にも本発明を適用可能である。マルチレベル出力部は、１つのフライングキャパシタと４つのスイッチング素子を持つグループ（上述したフライングキャパシタ回路）が３つ以上直列に接続されたレグを有する。単相の場合は２つのレグを、三相の場合は３つのレグを有する。２つ又は３つのレグは、直流電源２の両端間に並列に接続される。
In the above-described embodiment, the multi-level power conversion device having a 5-level output has been described, but the present invention can also be applied to a multi-level power conversion device that outputs 7 levels or more. The multi-level output unit has a leg in which three or more groups having one flying capacitor and four switching elements (the above-mentioned flying capacitor circuit) are connected in series. It has two legs for single-phase and three legs for three-phase. Two or three legs are connected in parallel between both ends of the
なお、実施の形態は、以下の項目によって特定されてもよい。 The embodiment may be specified by the following items.
［項目１］
直流電圧をもとに擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子を駆動する駆動回路（４０）と、
前記駆動回路（４０）に制御信号を供給する制御回路（３０）と、を備え、
前記インバータ回路（１０）は、
複数のフライングキャパシタ回路（１１－１４）を含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部（１１－１４）と、
前記マルチレベル出力部（１１－１４）の２点間に流れる電流の向きを制御する極性切替部（１５、１６）と、を含み、
前記極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）は、複数のスイッチング素子が並列化されて構成されており、
前記マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）は、１つのスイッチング素子、又は前記極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）を構成するスイッチング素子の並列数より少ない並列数のスイッチング素子で構成されていることを特徴とする電力変換装置（１）。
これによれば、コスト及び回路面積の増大を抑制しつつ、電力変換装置（１）を高効率化することができる。
［項目２］
本電力変換装置（１）の出力電流または出力電力を計測する計測部（５１、５２）をさらに備え、
前記マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）は、前記極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）を構成するスイッチング素子の並列数より少ない並列数のスイッチング素子で構成されており、
前記制御回路（３０）は、前記計測部（５１、５２）により計測された出力電流または出力電力に応じて、前記マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）の導通時に、導通させるスイッチング素子の数を変更し、
前記制御回路（３０）は、前記極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の導通時に、並列化されているスイッチング素子の全てを導通させることを特徴とする項目１に記載の電力変換装置（１）。
これによれば、マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）の電力変換損失と、マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）の駆動電源損失の合計を最小化することができる。また、極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の制御を簡素化することができる。
［項目３］
直流電圧をもとに擬似正弦波を生成するインバータ回路（１０）と、
前記インバータ回路（１０）に含まれる複数のスイッチング素子を駆動する駆動回路（４０）と、
前記駆動回路（４０）に制御信号を供給する制御回路（３０）と、
本電力変換装置（１）の出力電流または出力電力を計測する計測部（５１、５２）と、を備え、
前記インバータ回路（１０）は、
複数のフライングキャパシタ回路（１１－１４）を含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部（１１－１４）と、
前記マルチレベル出力部（１１－１４）の２点間に流れる電流の向きを制御する極性切替部（１５、１６）と、を含み、
前記マルチレベル出力部（１１－１４）および前記極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）は、複数のスイッチング素子が並列化されて構成されており、
前記制御回路（３０）は、前記計測部（５１、５２）により計測された出力電流または出力電力に応じて、各スイッチ部（Ｑ１－Ｑ２４）の導通時に、導通させるスイッチング素子の数を変更することを特徴とする電力変換装置（１）。
これによれば、電力変換装置（１）を高効率化することができる。
［項目４］
前記制御回路（３０）は、前記計測部（５１、５２）により計測された出力電流または出力電力が大きいほど、各スイッチ部（Ｑ１－Ｑ２４）の導通時に、導通させるスイッチング素子の数を増やすことを特徴とする項目３に記載の電力変換装置（１）。
これによれば、各スイッチ部（Ｑ１－Ｑ２４）の電力変換損失と、各スイッチ部（Ｑ１－Ｑ２４）の駆動電源損失の合計を最小化することができる。
［項目５］
前記制御回路（３０）は、前記計測部（５１、５２）により計測された出力電流または出力電力に応じて、前記マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）の導通時に、導通させるスイッチング素子の数を変更し、
前記制御回路（３０）は、前記極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の導通時に、並列化されているスイッチング素子の全てを導通させることを特徴とする項目４に記載の電力変換装置（１）。
これによれば、マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）の電力変換損失と、マルチレベル出力部（１１－１４）に含まれる各スイッチ部（Ｑ１－Ｑ１６）の駆動電源損失の合計を最小化することができる。また、極性切替部（１５、１６）に含まれる各スイッチ部（Ｑ１７－Ｑ２４）の制御を簡素化することができる。
［項目６］
前記マルチレベル出力部（１１－１４）は、
直列に接続される第１スイッチ部（Ｑ１）、第２スイッチ部（Ｑ２）、第３スイッチ部（Ｑ３）及び第４スイッチ部（Ｑ４）と、前記第１スイッチ部（Ｑ１）と前記第２スイッチ部（Ｑ２）の接続点と前記第３スイッチ部（Ｑ３）と前記第４スイッチ部（Ｑ４）の接続点との間に接続された第１フライングキャパシタ（Ｃ１）を有する第１フライングキャパシタ回路（１１）と、
直列に接続される第５スイッチ部（Ｑ５）、第６スイッチ部（Ｑ６）、第７スイッチ部（Ｑ７）及び第８スイッチ部（Ｑ８）と、前記第５スイッチ部（Ｑ５）と前記第６スイッチ部（Ｑ６）の接続点と前記第７スイッチ部（Ｑ７）と前記第８スイッチ部（Ｑ８）の接続点との間に接続された第２フライングキャパシタ（Ｃ２）を有する第２フライングキャパシタ回路（１２）と、
直列に接続される第９スイッチ部（Ｑ９）、第１０スイッチ部（Ｑ１０）、第１１スイッチ部（Ｑ１１）及び第１２スイッチ部（Ｑ１２）と、前記第９スイッチ部（Ｑ９）と前記第１０スイッチ部（Ｑ１０）の接続点と前記第１１スイッチ部（Ｑ１１）と前記第１２スイッチ部（Ｑ１２）の接続点との間に接続された第３フライングキャパシタ（Ｃ３）を有する第３フライングキャパシタ回路（１３）と、
直列に接続される第１３スイッチ部（Ｑ１３）、第１４スイッチ部（Ｑ１４）、第１５スイッチ部（Ｑ１５）及び第１６スイッチ部（Ｑ１６）と、前記第１３スイッチ部（Ｑ１３）と前記第１４スイッチ部（Ｑ１４）の接続点と前記第１５スイッチ部（Ｑ１５）と前記第１６スイッチ部（Ｑ１６）の接続点との間に接続された第４フライングキャパシタ（Ｃ４）を有する第４フライングキャパシタ回路（１４）と、を含み、
前記極性切替部（１５、１６）は、
前記第１フライングキャパシタ回路（１１）の中点と前記第２フライングキャパシタ回路（１２）の中点との間に直列に接続される第１７スイッチ部（Ｑ１７）、第１８スイッチ部（Ｑ１８）、第１９スイッチ部（Ｑ１９）及び第２０スイッチ部（Ｑ２０）を有し、前記第１８スイッチ部（Ｑ１８）と前記第１９スイッチ部（Ｑ１９）との間の接続点が、系統電源（３）／交流負荷に接続された交流経路の一端に接続される第１出力回路（１５）と、
前記第３フライングキャパシタ回路（１３）の中点と前記第４フライングキャパシタ回路（１４）の中点との間に直列に接続される第２０スイッチ部（Ｑ２０）、第２１スイッチ部（Ｑ２１）、第２２スイッチ部（Ｑ２２）及び第２３スイッチ部（Ｑ２３）を有し、前記第２１スイッチ部（Ｑ２１）と前記第２２スイッチ部（Ｑ２２）との間の接続点が、前記交流経路の他端に接続される第２出力回路（１６）と、を含み、
前記第１フライングキャパシタ回路（１１）及び前記第２フライングキャパシタ回路（１２）は直流電源（２）の両端間に直列に接続され、
前記第３フライングキャパシタ回路（１３）及び前記第４フライングキャパシタ回路（１４）は前記直流電源（２）の両端間に直列に接続され、
前記第１フライングキャパシタ回路（１１）と前記第２フライングキャパシタ回路（１２）との接続点と、前記第３フライングキャパシタ回路（１３）と前記第４フライングキャパシタ回路（１４）との接続点との間が中間配線で接続されることを特徴とする項目１から５のいずれか１項に記載の電力変換装置（１）。
これによれば、５レベル出力の電力変換装置（１）において、高効率化することができる。
[Item 1]
Inverter circuit (10) that generates pseudo sine wave based on DC voltage,
A drive circuit (40) for driving a plurality of switching elements included in the inverter circuit (10), and a drive circuit (40).
A control circuit (30) that supplies a control signal to the drive circuit (40) is provided.
The inverter circuit (10) is
A multi-level output unit (11-14) that includes a plurality of flying capacitor circuits (11-14) and can output potentials of 5 levels or more from 2 points each.
It includes a polarity switching unit (15, 16) that controls the direction of the current flowing between the two points of the multi-level output unit (11-14).
Each switch unit (Q17-Q24) included in the polarity switching unit (15, 16) is configured by arranging a plurality of switching elements in parallel.
Each switch unit (Q1-Q16) included in the multi-level output unit (11-14) has one switching element or each switch unit (Q17-Q24) included in the polarity switching unit (15, 16). A power conversion device (1) characterized in that it is composed of switching elements having a smaller number of parallel elements than the number of parallel switching elements.
According to this, it is possible to improve the efficiency of the power conversion device (1) while suppressing an increase in cost and circuit area.
[Item 2]
Further equipped with a measuring unit (51, 52) for measuring the output current or output power of the power conversion device (1).
Each switch unit (Q1-Q16) included in the multi-level output unit (11-14) is in parallel with switching elements constituting each switch unit (Q17-Q24) included in the polarity switching unit (15, 16). It is composed of switching elements with a smaller number of parallel elements than the number.
The control circuit (30) includes each switch unit (Q1-Q16) included in the multi-level output unit (11-14) according to the output current or output power measured by the measurement unit (51, 52). The number of switching elements to be conducted is changed when the current is connected.
The control circuit (30) is an item characterized in that all of the switching elements in parallel are conducted when the switching units (Q17-Q24) included in the polarity switching units (15, 16) are conducting. The power conversion device (1) according to 1.
According to this, the power conversion loss of each switch unit (Q1-Q16) included in the multi-level output unit (11-14) and each switch unit (Q1-Q16) included in the multi-level output unit (11-14). ) Can minimize the total drive power loss. Further, it is possible to simplify the control of each switch unit (Q17-Q24) included in the polarity switching unit (15, 16).
[Item 3]
Inverter circuit (10) that generates pseudo sine wave based on DC voltage,
A drive circuit (40) for driving a plurality of switching elements included in the inverter circuit (10), and a drive circuit (40).
A control circuit (30) that supplies a control signal to the drive circuit (40),
A measurement unit (51, 52) for measuring the output current or output power of the power conversion device (1) is provided.
The inverter circuit (10) is
A multi-level output unit (11-14) that includes a plurality of flying capacitor circuits (11-14) and can output potentials of 5 levels or more from 2 points each.
It includes a polarity switching unit (15, 16) that controls the direction of the current flowing between the two points of the multi-level output unit (11-14).
Each switch unit (Q17-Q24) included in the multi-level output unit (11-14) and the polarity switching unit (15, 16) is configured by arranging a plurality of switching elements in parallel.
The control circuit (30) changes the number of switching elements to be conducted when each switch unit (Q1-Q24) is conducting, according to the output current or output power measured by the measuring unit (51, 52). A power conversion device (1).
According to this, the power conversion device (1) can be made highly efficient.
[Item 4]
The control circuit (30) increases the number of switching elements to be conducted when the switch units (Q1-Q24) are conducting, as the output current or output power measured by the measuring units (51, 52) is larger. The power conversion device (1) according to
According to this, the total of the power conversion loss of each switch unit (Q1-Q24) and the drive power supply loss of each switch unit (Q1-Q24) can be minimized.
[Item 5]
The control circuit (30) includes each switch unit (Q1-Q16) included in the multi-level output unit (11-14) according to the output current or output power measured by the measurement unit (51, 52). The number of switching elements to be conducted is changed when the current is connected.
The control circuit (30) is an item characterized in that all of the switching elements in parallel are conducted when the switching units (Q17-Q24) included in the polarity switching units (15, 16) are conducting. 4. The power conversion device (1) according to 4.
According to this, the power conversion loss of each switch unit (Q1-Q16) included in the multi-level output unit (11-14) and each switch unit (Q1-Q16) included in the multi-level output unit (11-14). ) Can minimize the total drive power loss. Further, it is possible to simplify the control of each switch unit (Q17-Q24) included in the polarity switching unit (15, 16).
[Item 6]
The multi-level output unit (11-14) is
The first switch unit (Q1), the second switch unit (Q2), the third switch unit (Q3) and the fourth switch unit (Q4), the first switch unit (Q1) and the second switch unit connected in series. A first flying capacitor circuit having a first flying capacitor (C1) connected between a connection point of a switch unit (Q2) and a connection point of the third switch unit (Q3) and the fourth switch unit (Q4). (11) and
The fifth switch section (Q5), the sixth switch section (Q6), the seventh switch section (Q7) and the eighth switch section (Q8), the fifth switch section (Q5) and the sixth switch section connected in series. A second flying capacitor circuit having a second flying capacitor (C2) connected between a connection point of the switch unit (Q6) and a connection point of the seventh switch unit (Q7) and the eighth switch unit (Q8). (12) and
The 9th switch section (Q9), the 10th switch section (Q10), the 11th switch section (Q11) and the 12th switch section (Q12), the 9th switch section (Q9) and the 10th switch section are connected in series. A third flying capacitor circuit having a third flying capacitor (C3) connected between a connection point of the switch unit (Q10) and a connection point of the eleventh switch unit (Q11) and the twelfth switch unit (Q12). (13) and
The 13th switch section (Q13), the 14th switch section (Q14), the 15th switch section (Q15) and the 16th switch section (Q16), and the 13th switch section (Q13) and the 14th switch section are connected in series. A fourth flying capacitor circuit having a fourth flying capacitor (C4) connected between a connection point of the switch unit (Q14) and a connection point of the fifteenth switch unit (Q15) and the sixteenth switch unit (Q16). (14) and, including
The polarity switching portions (15, 16) are
The 17th switch section (Q17), the 18th switch section (Q18), which are connected in series between the midpoint of the first flying capacitor circuit (11) and the midpoint of the second flying capacitor circuit (12). It has a 19th switch section (Q19) and a 20th switch section (Q20), and the connection point between the 18th switch section (Q18) and the 19th switch section (Q19) is the system power supply (3) /. The first output circuit (15) connected to one end of the AC path connected to the AC load,
The 20th switch section (Q20), the 21st switch section (Q21), which are connected in series between the midpoint of the third flying capacitor circuit (13) and the midpoint of the fourth flying capacitor circuit (14). It has a 22nd switch section (Q22) and a 23rd switch section (Q23), and the connection point between the 21st switch section (Q21) and the 22nd switch section (Q22) is the other end of the AC path. Includes a second output circuit (16) connected to
The first flying capacitor circuit (11) and the second flying capacitor circuit (12) are connected in series between both ends of the DC power supply (2).
The third flying capacitor circuit (13) and the fourth flying capacitor circuit (14) are connected in series between both ends of the DC power supply (2).
The connection point between the first flying capacitor circuit (11) and the second flying capacitor circuit (12), and the connection point between the third flying capacitor circuit (13) and the fourth flying capacitor circuit (14). The power conversion device (1) according to any one of
According to this, it is possible to improve the efficiency in the power conversion device (1) having a 5-level output.
１ 電力変換装置、 ２ 直流電源、 ３ 系統、 １０ インバータ回路、 １１－１４ フライングキャパシタ回路、 １５ 第１出力回路、 １６ 第２出力回路、 ２０ フィルタ回路、 ３０ 制御回路、 ３１ｂ 第１－２停止回路、 ３１ｃ 第１－３停止回路、 ４０ 駆動回路、 ４１ａ 第１－１ゲート駆動部、 ４１ｂ 第１－２ゲート駆動部、 ４１ｃ 第１－３ゲート駆動部、 ５１ 電流計測部、 ５２ 電圧計測部、 Ｑ１－Ｑ２４ スイッチング素子、 Ｑ１ａ 第１－１スイッチング素子、 Ｑ１ｂ 第１－２スイッチング素子、 Ｑ１ｃ 第１－３スイッチング素子、 Ｄ１－Ｄ２４ ダイオード、 Ｃ１－Ｃ４ フライングキャパシタ、 Ｃ５，Ｃ６ 分割コンデンサ、 Ｃ７ 出力コンデンサ、 Ｌ１，Ｌ２ リアクトル。 1 Power converter, 2 DC power supply, 3 systems, 10 Inverter circuit, 11-14 Flying capacitor circuit, 15 1st output circuit, 16 2nd output circuit, 20 Filter circuit, 30 Control circuit, 31b 1-2 Stop circuit , 31c 1-3 stop circuit, 40 drive circuit, 41a 1-1 gate drive unit, 41b 1-2 gate drive unit, 41c 1-3 gate drive unit, 51 current measurement unit, 52 voltage measurement unit, Q1-Q24 switching element, Q1a 1-1 switching element, Q1b 1-2 switching element, Q1c 1-3 switching element, D1-D24 diode, C1-C4 flying capacitor, C5, C6 split capacitor, C7 output capacitor , L1, L2 reactor.
Claims (4)
前記インバータ回路に含まれる複数のスイッチング素子を駆動する駆動回路と、
前記駆動回路に制御信号を供給する制御回路と、を備え、
前記インバータ回路は、
複数のフライングキャパシタ回路を含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部と、
前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含み、
前記極性切替部に含まれる各スイッチ部は、複数のスイッチング素子が並列化されて構成されており、
前記マルチレベル出力部に含まれる各スイッチ部は、１つのスイッチング素子、又は前記極性切替部に含まれる各スイッチ部を構成するスイッチング素子の並列数より少ない並列数のスイッチング素子で構成されていることを特徴とする電力変換装置。 Inverter circuit that generates pseudo sine wave based on DC voltage,
A drive circuit that drives a plurality of switching elements included in the inverter circuit,
A control circuit that supplies a control signal to the drive circuit is provided.
The inverter circuit is
A multi-level output unit that includes multiple flying capacitor circuits and can output potentials of 5 levels or more from 2 points each.
It includes a polarity switching unit that controls the direction of the current flowing between the two points of the multi-level output unit.
Each switch unit included in the polarity switching unit is configured by arranging a plurality of switching elements in parallel.
Each switch unit included in the multi-level output unit shall be composed of one switching element or a number of switching elements in parallel that is smaller than the number of parallel switching elements constituting each switch unit included in the polarity switching unit. A power conversion device characterized by.
前記マルチレベル出力部に含まれる各スイッチ部は、前記極性切替部に含まれる各スイッチ部を構成するスイッチング素子の並列数より少ない並列数のスイッチング素子で構成されており、
前記制御回路は、前記計測部により計測された出力電流または出力電力に応じて、前記マルチレベル出力部に含まれる各スイッチ部の導通時に、導通させるスイッチング素子の数を変更し、
前記制御回路は、前記極性切替部に含まれる各スイッチ部の導通時に、並列化されているスイッチング素子の全てを導通させることを特徴とする請求項１に記載の電力変換装置。 It also has a measuring unit that measures the output current or output power of this power converter.
Each switch unit included in the multi-level output unit is composed of switching elements having a smaller number of parallel elements than the number of parallel switching elements constituting each switch unit included in the polarity switching unit.
The control circuit changes the number of switching elements to be conducted at the time of conduction of each switch unit included in the multi-level output unit according to the output current or output power measured by the measurement unit.
The power conversion device according to claim 1, wherein the control circuit conducts all of the switching elements in parallel when each switch unit included in the polarity switching unit conducts.
前記インバータ回路に含まれる複数のスイッチング素子を駆動する駆動回路と、
前記駆動回路に制御信号を供給する制御回路と、
本電力変換装置の出力電流または出力電力を計測する計測部と、を備え、
前記インバータ回路は、
複数のフライングキャパシタ回路を含み、５レベル以上の電位をそれぞれ２点から出力可能なマルチレベル出力部と、
前記マルチレベル出力部の２点間に流れる電流の向きを制御する極性切替部と、を含み、
前記マルチレベル出力部および前記極性切替部に含まれる各スイッチ部は、複数のスイッチング素子が並列化されて構成されており、
前記制御回路は、前記計測部により計測された出力電流または出力電力が大きいほど、前記マルチレベル出力部に含まれる各スイッチ部の導通時に、導通させるスイッチング素子の数を増やし、
前記制御回路は、前記極性切替部に含まれる各スイッチ部の導通時に、並列化されているスイッチング素子の全てを導通させることを特徴とする電力変換装置。 Inverter circuit that generates pseudo sine wave based on DC voltage,
A drive circuit that drives a plurality of switching elements included in the inverter circuit,
A control circuit that supplies a control signal to the drive circuit,
It is equipped with a measuring unit that measures the output current or output power of this power converter.
The inverter circuit is
A multi-level output unit that includes multiple flying capacitor circuits and can output potentials of 5 levels or more from 2 points each.
It includes a polarity switching unit that controls the direction of the current flowing between the two points of the multi-level output unit.
Each switch unit included in the multi-level output unit and the polarity switching unit is configured by arranging a plurality of switching elements in parallel.
In the control circuit, as the output current or output power measured by the measuring unit increases, the number of switching elements to be conducted is increased when each switch unit included in the multi-level output unit conducts.
The control circuit is a power conversion device characterized in that all of the switching elements in parallel are made conductive when each switch portion included in the polarity switching portion is conducting .
直列に接続される第１スイッチ部、第２スイッチ部、第３スイッチ部及び第４スイッチ部と、前記第１スイッチ部と前記第２スイッチ部の接続点と前記第３スイッチ部と前記第４スイッチ部の接続点との間に接続された第１フライングキャパシタを有する第１フライングキャパシタ回路と、
直列に接続される第５スイッチ部、第６スイッチ部、第７スイッチ部及び第８スイッチ部と、前記第５スイッチ部と前記第６スイッチ部の接続点と前記第７スイッチ部と前記第８スイッチ部の接続点との間に接続された第２フライングキャパシタを有する第２フライングキャパシタ回路と、
直列に接続される第９スイッチ部、第１０スイッチ部、第１１スイッチ部及び第１２スイッチ部と、前記第９スイッチ部と前記第１０スイッチ部の接続点と前記第１１スイッチ部と前記第１２スイッチ部の接続点との間に接続された第３フライングキャパシタを有する第３フライングキャパシタ回路と、
直列に接続される第１３スイッチ部、第１４スイッチ部、第１５スイッチ部及び第１６スイッチ部と、前記第１３スイッチ部と前記第１４スイッチ部の接続点と前記第１５スイッチ部と前記第１６スイッチ部の接続点との間に接続された第４フライングキャパシタを有する第４フライングキャパシタ回路と、を含み、
前記極性切替部は、
前記第１フライングキャパシタ回路の中点と前記第２フライングキャパシタ回路の中点との間に直列に接続される第１７スイッチ部、第１８スイッチ部、第１９スイッチ部及び第２０スイッチ部を有し、前記第１８スイッチ部と前記第１９スイッチ部との間の接続点が、系統電源／交流負荷に接続された交流経路の一端に接続される第１出力回路と、
前記第３フライングキャパシタ回路の中点と前記第４フライングキャパシタ回路の中点との間に直列に接続される第２０スイッチ部、第２１スイッチ部、第２２スイッチ部及び第２３スイッチ部を有し、前記第２１スイッチ部と前記第２２スイッチ部との間の接続点が、前記交流経路の他端に接続される第２出力回路と、を含み、
前記第１フライングキャパシタ回路及び前記第２フライングキャパシタ回路は直流電源の両端間に直列に接続され、
前記第３フライングキャパシタ回路及び前記第４フライングキャパシタ回路は前記直流電源の両端間に直列に接続され、
前記第１フライングキャパシタ回路と前記第２フライングキャパシタ回路との接続点と、前記第３フライングキャパシタ回路と前記第４フライングキャパシタ回路との接続点との間が中間配線で接続されることを特徴とする請求項１から３のいずれか１項に記載の電力変換装置。 The multi-level output unit
The first switch section, the second switch section, the third switch section, the fourth switch section, the connection point between the first switch section and the second switch section, the third switch section, and the fourth switch section are connected in series. A first flying capacitor circuit having a first flying capacitor connected between the connection point of the switch unit and the first flying capacitor circuit.
The fifth switch section, the sixth switch section, the seventh switch section, the eighth switch section, the connection point between the fifth switch section and the sixth switch section, the seventh switch section, and the eighth switch section are connected in series. A second flying capacitor circuit having a second flying capacitor connected between the connection point of the switch section and the like.
The 9th switch section, the 10th switch section, the 11th switch section and the 12th switch section connected in series, the connection point between the 9th switch section and the 10th switch section, the 11th switch section and the 12th switch section. A third flying capacitor circuit having a third flying capacitor connected between the connection point of the switch unit and the third flying capacitor circuit.
The 13th switch section, the 14th switch section, the 15th switch section and the 16th switch section connected in series, the connection point between the 13th switch section and the 14th switch section, the 15th switch section and the 16th switch section. A fourth flying capacitor circuit having a fourth flying capacitor connected between the connection points of the switch section and the like.
The polarity switching unit is
It has a 17th switch section, an 18th switch section, a 19th switch section, and a 20th switch section connected in series between the midpoint of the first flying capacitor circuit and the midpoint of the second flying capacitor circuit. The first output circuit in which the connection point between the 18th switch section and the 19th switch section is connected to one end of the AC path connected to the system power supply / AC load.
It has a 20th switch section, a 21st switch section, a 22nd switch section, and a 23rd switch section connected in series between the midpoint of the third flying capacitor circuit and the midpoint of the fourth flying capacitor circuit. The connection point between the 21st switch section and the 22nd switch section includes a second output circuit connected to the other end of the AC path.
The first flying capacitor circuit and the second flying capacitor circuit are connected in series between both ends of a DC power supply.
The third flying capacitor circuit and the fourth flying capacitor circuit are connected in series between both ends of the DC power supply.
The feature is that the connection point between the first flying capacitor circuit and the second flying capacitor circuit and the connection point between the third flying capacitor circuit and the fourth flying capacitor circuit are connected by an intermediate wiring. The power conversion device according to any one of claims 1 to 3 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019022887A JP7065434B2 (en) | 2019-02-12 | 2019-02-12 | Power converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019022887A JP7065434B2 (en) | 2019-02-12 | 2019-02-12 | Power converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020137135A JP2020137135A (en) | 2020-08-31 |
| JP7065434B2 true JP7065434B2 (en) | 2022-05-12 |
Family
ID=72279316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019022887A Active JP7065434B2 (en) | 2019-02-12 | 2019-02-12 | Power converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7065434B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006238630A (en) | 2005-02-25 | 2006-09-07 | Mitsubishi Electric Corp | Power conversion device |
| JP2015091179A (en) | 2013-11-06 | 2015-05-11 | 株式会社明電舎 | Multilevel power conversion device |
| JP2017038427A (en) | 2015-08-07 | 2017-02-16 | 三菱電機株式会社 | Electric power conversion device and induction heating cooker |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6011197B2 (en) * | 2012-09-24 | 2016-10-19 | 株式会社明電舎 | Multi-level power converter |
| JP6075224B2 (en) * | 2013-06-25 | 2017-02-08 | 株式会社明電舎 | Multi-level power converter |
| JP6191965B2 (en) * | 2014-05-12 | 2017-09-06 | パナソニックＩｐマネジメント株式会社 | Power converter and power conditioner using the same |
| JP6413523B2 (en) * | 2014-09-09 | 2018-10-31 | 富士電機株式会社 | Semiconductor device |
| JP6234393B2 (en) * | 2015-03-03 | 2017-11-22 | 三菱電機株式会社 | Power semiconductor device and power conversion device |
-
2019
- 2019-02-12 JP JP2019022887A patent/JP7065434B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006238630A (en) | 2005-02-25 | 2006-09-07 | Mitsubishi Electric Corp | Power conversion device |
| JP2015091179A (en) | 2013-11-06 | 2015-05-11 | 株式会社明電舎 | Multilevel power conversion device |
| JP2017038427A (en) | 2015-08-07 | 2017-02-16 | 三菱電機株式会社 | Electric power conversion device and induction heating cooker |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020137135A (en) | 2020-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109391166B (en) | Conversion circuit, control method and power supply equipment | |
| US20240333173A1 (en) | Systems and methods for controlling multi-level diode-clamped inverters using space vector pulse width modulation (svpwm) | |
| Ebrahimi et al. | A new multilevel converter topology with reduced number of power electronic components | |
| CN102624266B (en) | Three-level inverter circuit | |
| JP5803683B2 (en) | Multi-level power conversion circuit | |
| EP2012419A1 (en) | Power converter | |
| EP2846453B1 (en) | Single-phase inverter and three-phase inverter | |
| Meraj et al. | Single phase 21 level hybrid multilevel inverter with reduced power components employing low frequency modulation technique | |
| JP2012182974A (en) | Five-level power conversion apparatus | |
| US20140376294A1 (en) | Single-Phase Inverter and Three-Phase Inverter | |
| CN108667124B (en) | Multi-state PWM command for 3-level inverter | |
| Yadav et al. | Generation of high-resolution 12-sided voltage space vector structure using low-voltage stacked and cascaded basic inverter cells | |
| JP7153878B2 (en) | power converter | |
| Uddin et al. | Implementation of cascaded multilevel inverter with reduced number of components | |
| CN110366814B (en) | Power control device, power conversion system, and power control method | |
| Hosseinzadeh et al. | New asymmetric cascaded multi-level converter with reduced components | |
| Babaei et al. | New extendable 15-level basic unit for multilevel inverters | |
| JP7065434B2 (en) | Power converter | |
| Abhilash et al. | A novel three-phase seven-level inverter | |
| Sekhar et al. | Novel multilevel inverter with minimum number of switches | |
| CN113261189B (en) | Hybrid power converter and method | |
| Jing et al. | Virtual vector based model predictive control for three-level sparse neutral point clamped inverter | |
| WO2020157787A1 (en) | Power conversion device | |
| Yuan et al. | A control strategy based on of modular multi-level converters with coupled inductances | |
| WO2019111497A1 (en) | Electric power conversion device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20211222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220329 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220407 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 7065434 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |