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JP7040354B2 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
非特許文献１には、半導体層と、半導体層の一方の主面上に設けられているソース電極と、半導体層の他方の主面上に設けられているドレイン電極と、を備えた縦型の半導体装置が開示されている。半導体層は、ｎ型のドリフト領域と、そのドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、そのドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域を有している。
国際公開第２０１６／１４３０９９号
「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」 応用物理 第８６巻 第５号 p.３７６（２０１７）
特許文献１で指摘されるように、このような半導体装置では、ボディ領域の角部、即ち、ドリフト領域とＪＦＥＴ領域とボディ領域の３つの領域が接する部分で電界が集中することが知られている。この種の半導体装置では、この電界が集中する部分の絶縁破壊を抑制する技術が必要とされている。
本明細書が開示する半導体装置は、半導体層と、前記半導体層の一方の主面上に設けられているソース電極と、前記半導体層の他方の主面上に設けられているドレイン電極と、絶縁ゲート部と、を備えることができる。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有することができる。前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向している。前記半導体層内には真空の空隙が形成されており、前記ドリフト領域と前記ＪＦＥＴ領域と前記ボディ領域が前記空隙に露出する。この半導体装置では、電界が集中する部分に対応して真空の空隙が形成されている。真空は、絶縁破壊電界強度が高いことから、この電界が集中する部分での絶縁破壊が抑制される。
本明細書が開示する半導体装置の製造方法は、第１導電型のＪＦＥＴ領域と第２導電型のボディ領域が一方の主面側に隣接して設けられている第１半導体層を準備する工程と、前記第１半導体層の他方の主面側から前記ＪＦＥＴ領域と前記ボディ領域が露出するまで前記第１半導体層を除去する工程と、前記第１半導体層を除去して現れた面に、前記ＪＦＥＴ領域と前記ボディ領域が露出する溝を形成する工程と、前記溝を真空に維持しながら、前記空隙を覆うように第１導電型のドリフト領域を形成することにより、前記ドリフト領域と前記ＪＦＥＴ領域と前記ボディ領域が露出する空隙を形成する工程と、を備えることができる。この半導体装置の製造方法によると、電界が集中する部分に対応して真空の空隙を形成することができる。
半導体装置の一実施形態の要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の他の一実施形態の要部断面図を模式的に示す。 半導体装置の他の一実施形態の要部断面図を模式的に示す。 半導体装置の他の一実施形態の要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 図５の半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の他の一実施形態の要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。 図７の半導体装置の一製造過程における要部断面図を模式的に示す。
以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。以下の説明では、実質的に共通する構成要素については共通の符号を付し、その説明を省略することがある。
（第１実施形態の半導体装置）
図１に、第１実施形態の半導体装置１の要部断面図を示す。半導体装置１は、窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するドレイン電極３２、窒化物半導体層２０の表面を被覆するソース電極３４、及び、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６を備えている。窒化物半導体層２０は、ｎ+型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、ｎ+型のソース領域２５、及び、ｐ+型のボディコンタクト領域２６を有している。
ドレイン領域２１は、窒化物半導体層２０の裏面に位置しており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。後述するように、ドリフト領域２２は、接合技術を利用してＪＦＥＴ領域２３及びボディ領域２４の裏面に接合される。ドリフト領域２２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
ＪＦＥＴ領域２３は、ドリフト領域２２上に設けられており、ドリフト領域２２の表面から窒化物半導体層２０の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。ＪＦＥＴ領域２３は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。この例では、ＪＦＥＴ領域２３の不純物濃度は、ドリフト領域２２の不純物濃度と等しい。
ボディ領域２４は、ドリフト領域２２上に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂを有している。ボディ領域２４は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。
高濃度ボディ領域２４ａは、ドリフト領域２２と低濃度ボディ領域２４ｂの間に配置されているとともに、ＪＦＥＴ領域２３の下側の側面に接している。高濃度ボディ領域２４ａは、低濃度ボディ領域２４ｂよりもｐ型不純物を高濃度に含んでおり、オフのときに低濃度ボディ領域２４ｂがパンチスルーするのを抑えるために設けられている。
低濃度ボディ領域２４ｂは、高濃度ボディ領域２４ａ上に設けられており、窒化物半導体層２０の表面に位置しており、ＪＦＥＴ領域２３の上側の側面に接している。低濃度ボディ領域２４ｂの不純物濃度は、所望のゲート閾値電圧となるように調整されている。
ソース領域２５は、低濃度ボディ領域２４ｂ上に設けられており、窒化物半導体層２０の表面に位置しており、低濃度ボディ領域２４ｂによってＪＦＥＴ領域２３から隔てられている。ソース領域２５は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。ソース領域２５は、ソース電極３４にオーミック接触している。
ボディコンタクト領域２６は、低濃度ボディ領域２４ｂ上に配置されており、窒化物半導体層２０の表面に位置している。ボディコンタクト領域２６は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料とする。ボディコンタクト領域２６は、ソース電極３４にオーミック接触している。
絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有する。ゲート電極３６ｂは、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂ、及び、ＪＦＥＴ領域２３にゲート絶縁膜３６ａを介して対向している。
半導体装置１では、窒化物半導体層２０内に真空の空隙４２が形成されている。空隙４２の真空度は、例えば約１０Ｐａ以下であり、あるいは約８Ｐａ以下である。ただし、空隙４２の真空度は、半導体プロセス（特に、接合技術）中に結果的に作り込まれる真空度であればよい。この例では、空隙４２は、窒化物半導体層２０の表面に直交する方向から見たときに、ボディ領域２４の存在範囲内の一部に位置している。空隙４２は、ドリフト領域２２とＪＦＥＴ領域２３の接合面、ドリフト領域２２と高濃度ボディ領域２４ａの接合面、及び、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａの接合面が交差する部分に対応して設けられており、その内壁面がドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。詳細には、空隙４２は、高濃度ボディ領域２４ａのうちのドリフト領域２２側であってＪＦＥＴ領域２３側の一部を除去して形成されている。このように、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａは、空隙４２に露出している。
次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てる部分の低濃度ボディ領域２４ｂに反転層が形成され、半導体装置１がターンオンする。このとき、反転層を経由してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。
ゲート電極３６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。このとき、ＪＦＥＴ領域２３内に高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂから空乏層が伸びてくる。ＪＦＥＴ領域２３は、両側から伸びてくる空乏層が繋がってピンチオフの状態となる。ＪＦＥＴ領域２３がピンチオフすることで、絶縁ゲート部３６のゲート絶縁膜３６ａに加わる電界が緩和され、ゲート絶縁膜３６ａの絶縁破壊が抑えられる。
また、半導体装置１では、窒化物半導体層２０内に空隙４２が形成されていることを特徴とする。このような空隙４２が形成されていない場合、背景技術でも説明したように、高濃度ボディ領域２４ａの角部、即ち、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａの３つの領域が接する部分で電界が集中する。半導体装置１では、このような電界が集中する部分に対応して真空の空隙４２が形成されている。真空は、絶縁破壊電界強度が高いことから、この電界が集中する部分での絶縁破壊が抑制される。
上記したように、半導体装置１では、空隙４２によって高濃度ボディ領域２４ａの角部での絶縁破壊が抑制されている。このため、ドリフト領域２２の不純物濃度を濃く調整することによってドリフト抵抗を低くしても、所望の耐圧を確保することができる。このように、半導体装置１は、耐圧とオン抵抗の間のトレードオフ関係を改善することができる。
また、空隙４２は、窒化物半導体層２０の表面に直交する方向から見たときに、ボディ領域２４の存在範囲内の一部に位置している。換言すると、空隙４２は、ＪＦＥＴ領域２３の電流経路を阻害しない位置に形成されている。このため、半導体装置１では、空隙４２が設けられていても、オン抵抗の増加が抑えられている。
なお、真空の空隙４２に代えて、対応する領域に絶縁体を配置することも考えられる。しかしながら、絶縁体を配置すると、熱が籠るという問題がある。一方、真空の空隙４２は、高い断熱効果によってそのような問題を回避することができる。この点においても、真空の空隙４２を形成する技術は有用である。
（第１実施形態の半導体装置の製造方法）
次に、半導体装置１の製造方法を説明する。まず、図２Ａに示されるように、エピタキシャル成長技術を利用して、窒化物半導体基板１２の表面からｎ型ＧａＮのｎ型窒化物半導体層１４、ｐ型ＧａＮの高濃度ボディ領域２４ａ及びｐ型ＧａＮの低濃度ボディ領域２４ｂをこの順で積層し、第１窒化物半導体層１２０を準備する。次に、ｐ型不純物を活性化させるために、アニール処理（約８５０℃、約５分）を実施する。窒化物半導体基板１２は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ｎ型窒化物半導体層１４は、厚さが約５．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。高濃度ボディ領域２４ａは、厚さが約０．５μｍであり、不純物濃度が約２×１０19ｃｍ-3である。低濃度ボディ領域２４ｂは、厚さが約１．５μｍであり、不純物濃度が約１×１０18ｃｍ-3である。必要に応じて、窒化物半導体基板１２とｎ型窒化物半導体層１４の間に、厚さが約０．２μｍであり、不純物濃度が約３×１０18ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。
次に、図２Ｂに示されるように、ドライエッチング技術を利用して、第１窒化物半導体層１２０の表面から低濃度ボディ領域２４ｂと高濃度ボディ領域２４ａを貫通してｎ型窒化物半導体層１４に達するトレンチＴＲ１を形成する。トレンチＴＲ１の底面には、ｎ型窒化物半導体層１４の表面が露出する。
次に、図２Ｃに示されるように、エピタキシャル成長技術を利用して、トレンチＴＲ１を充填するようにｎ型ＧａＮのＪＦＥＴ領域２３を形成する。ＪＦＥＴ領域２３は、不純物濃度が約２×１０16ｃｍ-3である。
次に、図２Ｄに示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、低濃度ボディ領域２４ｂの表面上に成膜されたＪＦＥＴ領域２３を除去してＪＦＥＴ領域２３及び低濃度ボディ領域２４ｂの表面を平坦化した後に、第１窒化物半導体層１２０の表面にシリコン酸化膜５２を介してシリコン支持基板５４を貼り付ける。
次に、図２Ｅに示されるように、ＣＭＰ技術を利用して、第１窒化物半導体層１２０の裏面から窒化物半導体基板１２及びｎ型窒化物半導体層１４を研磨し、ＪＦＥＴ領域２３及び高濃度ボディ領域２４ａを露出させる。
次に、図２Ｆに示されるように、フォトリソグラフィ技術を利用して、露出したＪＦＥＴ領域２３及び高濃度ボディ領域２４ａの裏面にマスク５６をパターニングする。マスク５６の開口からは、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａの接合面近傍に位置する高濃度ボディ領域２４ａの一部が露出している。
次に、図２Ｇに示されるように、ドライエッチング技術を利用して、マスク５６の開口から露出する高濃度ボディ領域２４ａの一部をエッチングし、溝６２を形成する。溝６２の内壁面は、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。換言すると、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａが、溝６２に露出している。
次に、図２Ｈに示されるように、ドレイン領域２１とドリフト領域２２が積層した第２窒化物半導体層１２２を準備する。ここで、ドレイン領域２１は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ドリフト領域２２は、厚さが約５．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。第２窒化物半導体層１２２は、ドレイン領域２１を窒化物半導体基板として準備し、ドリフト領域２２をその表面からエピタキシャル成長して形成される。必要に応じて、ドレイン領域２１とドリフト領域２２の間に、厚さが約０．２μｍであり、不純物濃度が約３×１０18ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。次に、溝６２を真空に維持しながら（高真空状態を維持しながら）、第１窒化物半導体層１２０の裏面に第２窒化物半導体層１２２の表面（ドリフト領域２２側の面）を接合させる。接合技術としては、直接接合法又は表面活性化接合法を用いることができる。これにより、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａが露出する空隙４２を形成することができる。
次に、図２Ｉに示されるように、バッファードフッ酸を用いてシリコン酸化膜５２を溶解し、シリコン支持基板５４をリフトオフする。
次に、図２Ｊに示されるように、イオン注入技術及びアニール技術を利用して、低濃度ボディ領域２４ｂの表面の一部にソース領域２５を形成する。ドーパントにはシリコンが用いられ、ドーズ量が約３×１０15ｃｍ-2である。アニール条件は、約１０００℃、約２０分である。次に、蒸着技術を利用して、第１窒化物半導体層１２０の表面にゲート絶縁膜３６ａを成膜した後に、そのゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。
次に、図２Ｋに示されるように、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工した後に、低濃度ボディ領域２４ｂの表面の一部にボディコンタクト領域２６を形成する。この後、既知の製造技術を利用して、ドレイン電極及びソース電極を形成することで、図１に示す半導体装置１を製造することができる。
（第２実施形態の半導体装置）
図３に、第２実施形態の半導体装置２の要部断面図を示す。この半導体装置２では、空隙４３が、窒化物半導体層２０の表面に直交する方向から見たときに、ＪＦＥＴ領域２３の存在範囲内の一部に位置している。空隙４３は、ドリフト領域２２とＪＦＥＴ領域２３の接合面、ドリフト領域２２と高濃度ボディ領域２４ａの接合面、及び、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａの接合面が交差する部分に対応して設けられており、その内壁面がドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。詳細には、空隙４３は、ＪＦＥＴ領域２３のうちのドリフト領域２２側であって高濃度ボディ領域２４ａ側の一部を除去して形成されている。このように、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａは、空隙４３に露出している。半導体装置２でも、電界が集中する部分に対応して真空の空隙４３が形成されているので、この電界が集中する部分での絶縁破壊が抑制される。
（第３実施形態の半導体装置）
図４に、第３実施形態の半導体装置３の要部断面図を示す。この半導体装置３では、空隙４４が、窒化物半導体層２０の表面に直交する方向から見たときに、ＪＦＥＴ領域２３の存在範囲内の一部と高濃度ボディ領域２４ａの存在範囲内の一部を跨ぐように位置している。空隙４４は、ドリフト領域２２とＪＦＥＴ領域２３の接合面、ドリフト領域２２と高濃度ボディ領域２４ａの接合面、及び、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａの接合面が交差する部分に対応して設けられており、その内壁面がドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。詳細には、空隙４３は、ＪＦＥＴ領域２３のうちのドリフト領域２２側であって高濃度ボディ領域２４ａ側の一部、及び、高濃度ボディ領域２４ａのうちのドリフト領域２２側であってＪＦＥＴ領域２３側の一部を除去して形成されている。このように、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａは、空隙４４に露出している。半導体装置３でも、電界が集中する部分に対応して真空の空隙４４が形成されているので、この電界が集中する部分での絶縁破壊が抑制される。
（第４実施形態の半導体装置）
図５に、第４実施形態の半導体装置４の要部断面図を示す。この半導体装置４では、空隙４６が、窒化物半導体層２０の表面に直交する方向から見たときに、高濃度ボディ領域２４ａの存在範囲内の一部に位置している。空隙４６は、ドリフト領域２２とＪＦＥＴ領域２３の接合面、ドリフト領域２２と高濃度ボディ領域２４ａの接合面、及び、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａの接合面が交差する部分に対応して設けられており、その内壁面がドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。詳細には、空隙４６は、高濃度ボディ領域２４ａのうちのドリフト領域２２側であってＪＦＥＴ領域２３側の一部を除去して形成されている。このように、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａは、空隙４６に露出している。
さらに、空隙４６の内壁面は、湾曲した曲面を有している。この例では、高濃度ボディ領域２４ａによって画定される空隙４６の内壁面、換言すると、空隙４６に露出する高濃度ボディ領域２４ａの面が、空隙４６に向けて凸となる曲面である。このように、高濃度ボディ領域２４ａの角部が曲面で形成されているので、この電界が集中する部分での電界が緩和される。これにより、半導体装置４では、この電界が集中する部分での絶縁破壊がさらに抑制される。
（第４実施形態の半導体装置の製造方法）
次に、半導体装置４の製造方法を説明する。まず、図６Ａに示されるように、エピタキシャル成長技術を利用して、窒化物半導体基板１１２の表面からｎ型ＧａＮのｎ型窒化物半導体層１１４を成膜し、第１窒化物半導体層２２０を準備する。窒化物半導体基板１１２は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ｎ型窒化物半導体層１１４は、厚さが約７．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。必要に応じて、窒化物半導体基板１１２とｎ型窒化物半導体層１１４の間に、厚さが約０．２μｍであり、不純物濃度が約３×１０18ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。
次に、図６Ｂに示されるように、ドライエッチング技術を利用して、第１窒化物半導体層２２０の表面からｎ型窒化物半導体層１１４の一部を除去してトレンチＴＲ２を形成する。隣り合うトレンチＴＲ２の間に残存するｎ型窒化物半導体層１１４の一部は、ＪＦＥＴ領域２３となる。
次に、図６Ｃに示されるように、蒸着技術を利用して、トレンチＴＲ２の内壁面にシリコン酸化膜７２を成膜する。なお、シリコン酸化膜７２は、犠牲膜の一例である。
次に、図６Ｄに示されるように、バッファードフッ酸を用いて、シリコン酸化膜７２を除去する。このとき、トレンチＴＲ２の側面と底面の間に構成される角部にシリコン酸化膜７２の一部を選択的に残存させる。ウェットエッチング技術が用いられているので、残存するシリコン酸化膜７２の表面は、凹状に湾曲している。このとき、シリコン酸化膜７２が残存していない部分、即ち、ｎ型窒化物半導体層１１４及びＪＦＥＴ領域２３の表面を確実に露出させる。
次に、図６Ｅに示されるように、エピタキシャル成長技術を利用して、トレンチＴＲ２を充填するようにｐ型ＧａＮの高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂをこの順で積層する。次に、ｐ型不純物を活性化させるために、アニール処理（約８５０℃、約５分）を実施する。高濃度ボディ領域２４ａは、厚さが約０．５μｍであり、不純物濃度が約２×１０19ｃｍ-3である。低濃度ボディ領域２４ｂは、厚さが約４μｍであり、不純物濃度が約１×１０18ｃｍ-3である。
次に、図６Ｆに示されるように、ＣＭＰ技術を利用して、ＪＦＥＴ領域２３の表面上に成膜された低濃度ボディ領域２４ｂを除去してＪＦＥＴ領域２３及び低濃度ボディ領域２４ｂの表面を平坦化した後に、第１窒化物半導体層２２０の表面にシリコン酸化膜５２を介してシリコン支持基板５４を貼り付ける。
次に、図６Ｇに示されるように、ＣＭＰ技術を利用して、第１窒化物半導体層２２０の裏面から窒化物半導体基板１１２及びｎ型窒化物半導体層１１４を研磨し、ＪＦＥＴ領域２３、高濃度ボディ領域２４ａ及び残存したシリコン酸化膜７２を露出させる。
次に、図６Ｈに示されるように、バッファードフッ酸を用いて、残存したシリコン酸化膜７２を除去し、溝６４を形成する。溝６４の内壁面は、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。換言すると、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａが、溝６４に露出している。また、溝６４に露出する高濃度ボディ領域２４ａの面は溝６４に向けて凸となる曲面である。
次に、図６Ｉに示されるように、ドレイン領域２１とドリフト領域２２が積層した第２窒化物半導体層２２２を準備する。ここで、ドレイン領域２１は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ドリフト領域２２は、厚さが約５．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。第２窒化物半導体層２２２は、ドレイン領域２１を窒化物半導体基板として準備し、ドリフト領域２２をその表面からエピタキシャル成長して形成される。必要に応じて、ドレイン領域２１とドリフト領域２２の間に、厚さが約０．２μｍであり、不純物濃度が約３×１０18ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。次に、溝６４を真空に維持しながら（高真空状態を維持しながら）、第１窒化物半導体層２２０の裏面に第２窒化物半導体層２２２の表面（ドリフト領域２２側の面）を接合させる。接合技術としては、直接接合法又は表面活性化接合法を用いることができる。これにより、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａが露出する空隙４６を形成することができる。
次に、図６Ｊに示されるように、バッファードフッ酸を用いてシリコン酸化膜５２を溶解し、シリコン支持基板５４をリフトオフする。
次に、図６Ｋに示されるように、イオン注入技術及びアニール技術を利用して、低濃度ボディ領域２４ｂの表面の一部にソース領域２５を形成する。ドーパントにはシリコンが用いられ、ドーズ量が約３×１０15ｃｍ-2である。アニール条件は、約１０００℃、約２０分である。次に、蒸着技術を利用して、第１窒化物半導体層２２０の表面にゲート絶縁膜３６ａを成膜した後に、そのゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。
次に、図６Ｌに示されるように、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工した後に、低濃度ボディ領域２４ｂの表面の一部にボディコンタクト領域２６を形成する。この後、既知の製造技術を利用して、ドレイン電極及びソース電極を形成することで、図５に示す半導体装置４を製造することができる。
（第５実施形態の半導体装置）
図７に、第５実施形態の半導体装置５の要部断面図を示す。この半導体装置５では、空隙４７が、窒化物半導体層２０の表面に直交する方向から見たときに、ＪＦＥＴ領域２３の存在範囲内の一部に位置している。空隙４７は、ドリフト領域２２とＪＦＥＴ領域２３の接合面、ドリフト領域２２と高濃度ボディ領域２４ａの接合面、及び、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａの接合面が交差する部分に対応して設けられており、その内壁面がドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。詳細には、空隙４７は、ＪＦＥＴ領域２３のうちのドリフト領域２２側であって高濃度ボディ領域２４ａ側の一部を除去して形成されている。このように、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａは、空隙４７に露出している。
さらに、空隙４７の内壁面は、湾曲した曲面を有している。この例では、ＪＦＥＴ領域２３によって画定される空隙４７の内壁面、換言すると、空隙４７に露出するＪＦＥＴ領域２３の面が、空隙４７に向けて凸となる曲面である。このように、ＪＦＥＴ領域２３の角部が曲面で形成されているので、この電界が集中する部分での電界が緩和される。これにより、半導体装置５では、この電界が集中する部分での絶縁破壊がさらに抑制される。
（第５実施形態の半導体装置の製造方法）
次に、半導体装置５の製造方法を説明する。まず、図８Ａに示されるように、第１窒化物半導体層３２０にトレンチＴＲ１を形成するまでの工程は、図２Ａ及び図２Ｂと同一である。次に、蒸着技術を利用して、トレンチＴＲ１の内壁面にシリコン酸化膜７４を成膜する。なお、シリコン酸化膜７４は、犠牲膜の一例である。
次に、図８Ｂに示されるように、バッファードフッ酸を用いて、シリコン酸化膜７４を除去する。このとき、トレンチＴＲ１の側面と底面の間に構成される角部にシリコン酸化膜７４の一部を選択的に残存させる。ウェットエッチング技術が用いられているので、残存するシリコン酸化膜７４の表面は、凹状に湾曲している。このとき、シリコン酸化膜７４が残存していない部分、即ち、ｎ型窒化物半導体層１４、高濃度ボディ領域２４ａ及び低濃度ボディ領域２４ｂの表面を確実に露出させる。
次に、図８Ｃに示されるように、エピタキシャル成長技術を利用して、トレンチＴＲ１を充填するようにｎ型ＧａＮのＪＦＥＴ領域２３を形成する。ＪＦＥＴ領域２３は、不純物濃度が約２×１０16ｃｍ-3である。
次に、図８Ｄに示されるように、ＣＭＰ技術を利用して、低濃度ボディ領域２４ｂの表面上に成膜されたＪＦＥＴ領域２３を除去してＪＦＥＴ領域２３及び低濃度ボディ領域２４ｂの表面を平坦化した後に、第１窒化物半導体層３２０の表面にシリコン酸化膜５２を介してシリコン支持基板５４を貼り付ける。
次に、図８Ｅに示されるように、ＣＭＰ技術を利用して、第１窒化物半導体層３２０の裏面から窒化物半導体基板１２及びｎ型窒化物半導体層１４を研磨し、ＪＦＥＴ領域２３、高濃度ボディ領域２４ａ及び残存したシリコン酸化膜７４を露出させる。
次に、図８Ｆに示されるように、バッファードフッ酸を用いて、残存したシリコン酸化膜７４を除去し、溝６６を形成する。溝６６の内壁面は、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａによって画定されている。換言すると、ＪＦＥＴ領域２３と高濃度ボディ領域２４ａが、溝６６に露出している。また、溝６６に露出するＪＦＥＴ領域２３の面は溝６６に向けて凸となる曲面である。
次に、図８Ｇに示されるように、ドレイン領域２１とドリフト領域２２が積層した第２窒化物半導体層３２２を準備する。ここで、ドレイン領域２１は、厚さが約４００μｍであり、不純物濃度が約１×１０18ｃｍ-3である。ドリフト領域２２は、厚さが約５．０μｍであり、不純物濃度が約２×１０16ｃｍ-3である。第２窒化物半導体層３２２は、ドレイン領域２１を窒化物半導体基板として準備し、ドリフト領域２２をその表面からエピタキシャル成長して形成される。必要に応じて、ドレイン領域２１とドリフト領域２２の間に、厚さが約０．２μｍであり、不純物濃度が約３×１０18ｃｍ-3のｎ型ＧａＮのバッファ層を形成してもよい。次に、溝６６を真空に維持しながら（高真空状態を維持しながら）、第１窒化物半導体層３２０の裏面に第２窒化物半導体層３２２の表面（ドリフト領域２２側の面）を接合させる。接合技術としては、直接接合法又は表面活性化接合法を用いることができる。これにより、ドリフト領域２２とＪＦＥＴ領域２３と高濃度ボディ領域２４ａが露出する空隙４７を形成することができる。
次に、図８Ｈに示されるように、バッファードフッ酸を用いてシリコン酸化膜５２を溶解し、シリコン支持基板５４をリフトオフする。
次に、図８Ｉに示されるように、イオン注入技術及びアニール技術を利用して、低濃度ボディ領域２４ｂの表面の一部にソース領域２５を形成する。ドーパントにはシリコンが用いられ、ドーズ量が約３×１０15ｃｍ-2である。アニール条件は、約１０００℃、約２０分である。次に、蒸着技術を利用して、第１窒化物半導体層３２０の表面にゲート絶縁膜３６ａを成膜した後に、そのゲート絶縁膜３６ａの表面上にゲート電極３６ｂを成膜する。
次に、図８Ｊに示されるように、ゲート絶縁膜３６ａ及びゲート電極３６ｂを加工した後に、低濃度ボディ領域２４ｂの表面の一部にボディコンタクト領域２６を形成する。この後、既知の製造技術を利用して、ドレイン電極及びソース電極を形成することで、図７に示す半導体装置５を製造することができる。
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
本明細書が開示する半導体装置は、半導体層と、前記半導体層の一方の主面上に設けられているソース電極と、前記半導体層の他方の主面上に設けられているドレイン電極と、絶縁ゲート部と、を備えることができる。前記半導体層の材料は、特に限定されるものではない。一例では、前記半導体層の材料は、窒化物半導体であってもよい。前記半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有することができる。前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向している。前記半導体層内には真空の空隙が形成されている。前記ドリフト領域と前記ＪＦＥＴ領域と前記ボディ領域が前記空隙に露出する。
前記空隙は、前記半導体層の前記一方の主面に直交する方向から見たときに、前記ボディ領域の存在範囲内に位置していてもよい。この場合、前記空隙に露出する前記ボディ領域の面は、前記空隙に向けて凸となるような曲面であってもよい。
前記空隙は、前記半導体層の前記一方主面に直交する方向から見たときに、前記ＪＦＥＴ領域の存在範囲内に位置していてもよい。この場合、前記空隙に露出する前記ＪＦＥＴ領域の面は、前記空隙に向けて凸となるような曲面であってもよい。
本明細書が開示する半導体装置の製造方法は、第１導電型のＪＦＥＴ領域と第２導電型のボディ領域が一方の主面側に隣接して設けられている第１半導体層を準備する工程と、前記第１半導体層の他方の主面側から前記ＪＦＥＴ領域と前記ボディ領域が露出するまで前記第１半導体層を除去する工程と、前記第１半導体層を除去して現れた面に、前記ＪＦＥＴ領域と前記ボディ領域が露出する溝を形成する工程と、前記溝を真空に維持しながら、前記溝を覆うように第１導電型のドリフト領域を形成することにより、前記ドリフト領域と前記ＪＦＥＴ領域と前記ボディ領域が露出する空隙を形成する工程と、を備えることができる。前記第１半導体層の材料は、特に限定されるものではない。一例では、前記第１半導体層の材料は、窒化物半導体であってもよい。
前記第１半導体層を準備する工程は、前記第１半導体層の前記一方の主面から前記ＪＦＥＴ領域の一部を貫通するトレンチを形成する工程と、前記トレンチの内壁面を被覆するように犠牲膜を形成する工程と、前記トレンチの側面と底面の間に構成されている角部に前記犠牲膜の一部が残存するように、前記犠牲膜を除去する工程と、前記犠牲膜の一部が残存した状態で、前記トレンチを充填するように前記ボディ領域を形成する工程と、を有していてもよい。この場合、前記溝を形成する工程は、残存している前記犠牲膜の一部を除去する工程、を有していてもよい。
前記第１半導体層を準備する工程は、前記第１半導体層の前記一方の主面から前記ボディ領域の一部を貫通するトレンチを形成する工程と、前記トレンチの内壁面を被覆するように犠牲膜を形成する工程と、前記トレンチの側面と底面の間に構成されている角部に前記犠牲膜の一部が残存するように、前記犠牲膜を除去する工程と、前記犠牲膜の一部が残存した状態で、前記トレンチを充填するように前記ＪＦＥＴ領域を形成する工程と、を有していてもよい。この場合、前記溝を形成する工程は、残存している前記犠牲膜の一部を除去する工程、を有していてもよい。
前記空隙を形成する工程は、前記ドリフト領域が設けられた第２半導体層を前記第１半導体層に接合する工程、を有していてもよい。前記第２半導体層の材料は、特に限定されるものではない。一例では、前記第２半導体層の材料は、窒化物半導体であってもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１，２，３，４，５：半導体装置
２０：窒化物半導体層
２１：ドレイン領域
２２：ドリフト領域
２３：ＪＦＥＴ領域
２４：ボディ領域
２４ａ：高濃度ボディ領域
２４ｂ：低濃度ボディ領域
２５：ソース領域
２６：ボディコンタクト領域
３２：ドレイン電極
３４：ソース電極
３６：絶縁ゲート部
３６ａ：ゲート絶縁膜
３６ｂ：ゲート電極
４２，４３，４４，４６，４７：空隙

Claims (12)

  1. 半導体層と、
    前記半導体層の一方の主面上に設けられているソース電極と、
    前記半導体層の他方の主面上に設けられているドレイン電極と、
    絶縁ゲート部と、を備えており、
    前記半導体層は、
    第１導電型のドリフト領域と、
    前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、
    前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、
    前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有しており、
    前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向しており、
    前記半導体層内には真空の空隙が形成されており、前記ドリフト領域と前記ＪＦＥＴ領域と前記ボディ領域が前記空隙に露出する、半導体装置。
  2. 前記空隙は、前記半導体層の前記一方の主面に直交する方向から見たときに、前記ボディ領域の存在範囲内に位置している、請求項１に記載の半導体装置。
  3. 前記空隙に露出する前記ボディ領域の面は、前記空隙に向けて凸となるような曲面である、請求項２に記載の半導体装置。
  4. 前記空隙は、前記半導体層の前記一方の主面に直交する方向から見たときに、前記ＪＦＥＴ領域の存在範囲内に位置している、請求項１に記載の半導体装置。
  5. 前記空隙に露出する前記ＪＦＥＴ領域の面は、前記空隙に向けて凸となるような曲面である、請求項４に記載の半導体装置。
  6. 前記半導体層の材料が、窒化物半導体である、請求項１～５のいずれか一項に記載の半導体装置。
  7. 第１導電型のＪＦＥＴ領域と第２導電型のボディ領域が一方の主面側に隣接して設けられている第１半導体層を準備する工程と、
    前記第１半導体層の他方の主面側から前記ＪＦＥＴ領域と前記ボディ領域が露出するまで前記第１半導体層を除去する工程と、
    前記第１半導体層を除去して現れた面に、前記ＪＦＥＴ領域と前記ボディ領域が露出する溝を形成する工程と、
    前記溝を真空に維持しながら、前記溝を覆うように第１導電型のドリフト領域を形成することにより、前記ドリフト領域と前記ＪＦＥＴ領域と前記ボディ領域が露出する空隙を形成する工程と、を備えている、半導体装置の製造方法。
  8. 前記第１半導体層を準備する工程は、
    前記第１半導体層の前記一方の主面から前記ＪＦＥＴ領域の一部を貫通するトレンチを形成する工程と、
    前記トレンチの内壁面を被覆するように犠牲膜を形成する工程と、
    前記トレンチの側面と底面の間に構成される角部に前記犠牲膜の一部が残存するように、前記犠牲膜を除去する工程と、
    前記犠牲膜の一部が残存した状態で、前記トレンチを充填するように前記ボディ領域を形成する工程と、を有しており、
    前記溝を形成する工程は、
    残存している前記犠牲膜の一部を除去する工程、を有する、請求項７に記載の半導体装置の製造方法。
  9. 前記第１半導体層を準備する工程は、
    前記第１半導体層の前記一方の主面から前記ボディ領域の一部を貫通するトレンチを形成する工程と、
    前記トレンチの内壁面を被覆するように犠牲膜を形成する工程と、
    前記トレンチの側面と底面の間に構成される角部に前記犠牲膜の一部が残存するように、前記犠牲膜を除去する工程と、
    前記犠牲膜の一部が残存した状態で、前記トレンチを充填するように前記ＪＦＥＴ領域を形成する工程と、を有しており、
    前記溝を形成する工程は、
    残存している前記犠牲膜の一部を除去する工程、を有する、請求項７に記載の半導体装置の製造方法。
  10. 前記第１半導体層の材料が、窒化物半導体である、請求項７～９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記空隙を形成する工程は、
    前記ドリフト領域が設けられた第２半導体層を前記第１半導体層に接合する工程、を有している、請求項７～１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記第２半導体層の材料が、窒化物半導体である、請求項１１に記載の半導体装置の製造方法。
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