JP6985054B2 - 撮像装置 - Google Patents

Description

本発明は、撮像素子を用いて測距を行う撮像装置に関する。

撮像素子を用いてＴＯＦ（Time Of Flight：光飛行時間）方式で測距を行う撮像装置が知られている。このような撮像装置では、変調光を撮影範囲に出射してから、該変調光が撮影範囲内の対象物に反射して各画素に戻って来るまでに要した時間を画素ごとに計測し、該計測した時間に基づいて撮影範囲内の各対象物までの距離を画素ごとに測定する。

変調光は、可視光よりも赤外光の方が望ましい。なぜなら、赤外光の変調光は、可視光の変調光よりも背景光の可視光との区別が容易であり、また、赤外光の変調光は、人に照射しても、不必要な不安感を与えることがないためである。

特許文献１は、近赤外光を用いてＴＯＦ方式で測距を行うことに有利な構造の撮像素子を開示する。該撮像素子は、電荷生成領域のエピタキシャル層と、エピタキシャル層の直上（表面側）の表面埋込領域と、表面埋込領域のさらに表面側の絶縁膜とを備える。絶縁膜の表面側には、中心の受光ゲート電極とその両側の第１及び第２転送ゲート電極とが設けられる。第１及び第２転送ゲート電極に負及び正の電圧を印加すると、信号電荷は、ｎ型の第１浮遊ドレイン領域に転送される。また、第１及び第２転送ゲート電極に正及び負の電圧を印加すると、信号電荷は、ｎ型の第２浮遊ドレイン領域に転送される。この信号電荷は、表面から深い位置のエピタキシャル層を経て第１及び第２浮遊ドレイン領域に転送されるので、近赤外光による信号電荷の転送時の消滅を抑制することができる。

特許文献２は、フォトダイオードに逆バイアスを印加する光電変換装置を開示する。該光電変換装置では、開口部が、フォトダイオードを構成する２層の半導体領域のうちの上層の半導体領域の中心部に形成される。そして、下層の半導体領域の中心部が開口部に露出し、逆バイアス印加用の配線が露出部に接続されている。逆バイアスの印加により、下側半導体領域が、完全空乏化し、その容量が低減する。

国際公開第２００７／０２６７７７号 特開２０００−３１２０２４号公報

赤外光は、可視光に比べて波長が長いので、赤外光による光電効果の発生位置は、受光面（撮像素子の光入射側の面）から深い位置になる。従来の撮像装置は、可視光用に製造されていることが多いので、赤外光の光電効果の発生位置がフォトダイオードの空乏層内及び空乏層外であるが比較的に空乏層端に近い領域に限定される。この場合、空乏層外で発生した正負一方の電荷は、拡散で空乏層に進入してから、空乏層の電界によりドリフトを開始する。拡散速度は遅いので、電荷が対応の半導体領域に到達するまでの全体の移動速度が遅くなってしまい、シャッタ速度（単位時間当たりの測距回数）が遅いという問題がある。また、拡散速度が遅いということは、一方の電荷が拡散時に他方の電荷と再結合する可能性が高まり、信号電荷の収集量が低下して、感度が低下するという問題もある。

特許文献１の撮像装置は、光電効果により生成されて収集した信号電荷をフォトダイオードから蓄積部に転送する際の改善に関し、信号電荷の蓄積前のフォトダイオードにおける信号電荷の収集速度や収集量を改善するものではない。

特許文献２の光電変換装置は、フォトダイオードに逆バイアスを印加するものの、逆バイアスの印加のために、上側の半導体領域の中心部に電位設定のための領域が形成される。これは、該電位設定のための領域は通常光電に寄与しないので、受光面積の減少につながるとともに、下側の半導体領域が厚いときに、下側の半導体領域の厚み全体にわたり逆バイアスが印加されず、空乏層の深さを十分に増大することができない。

本発明の目的は、受光面から深い位置に光電効果により生成された電荷を効率的に半導体領域に収集することができる撮像装置を提供することである。

本発明の撮像装置は、
複数のフォトダイオードを有する撮像素子と、前記撮像素子を制御する制御装置と、を備える撮像装置であって、
前記複数のフォトダイオードの各々は、
前記複数のフォトダイオードに共通に形成された第１導電型の第１半導体領域と、
前記複数のフォトダイオードに共通に形成された第１導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第１半導体領域の表面側に形成され、第１導電型とは反対の導電型としての第２導電型である第２半導体領域と、
前記第１半導体領域の表面側に形成され、第１導電型の第３半導体領域と、
前記第１半導体領域に電位を設定する第１電位設定手段と、
前記第３半導体領域に電位を設定する第２電位設定手段と、
を有し、
前記制御装置は、第１電位設定手段と第２電位設定手段とに相互に異なる電圧を供給して、前記第１半導体領域に生成された正負一方の電荷を前記第２半導体領域に加速して移動させる加速電界を生成することを特徴とする。

この構成によれば、第１電位設定手段と第２電位設定手段とに相互に異なる電圧を印加して、一方の電荷を第２半導体領域に向かって加速する加速電界を第１半導体領域に発生させる。この加速電界は、第１半導体領域の厚みを増大しても、第１半導体領域の厚み全体にわたり生じせしめることができる。こうして、受光面から深い位置に光電効果により生成された電荷を効率的に対応の半導体領域に収集することができる。

本発明の撮像装置において、前記第３半導体領域は、前記チャンネルストッパにより隣接のフォトダイオードから分離されて、不純物濃度が前記チャンネルストッパ及び前記第１半導体領域の不純物濃度より高くかつ厚みが前記第２半導体領域より小さいことが好ましい。

この構成によれば、一方の電荷を第２半導体領域に向かって加速する加速電界を第１半導体領域に発生させても、第３半導体領域により暗電流及び残像を効果的に抑制することができる。

本発明の撮像装置において、前記撮像素子は、前記第２半導体領域の表面側を受光面としていることが好ましい。

撮像装置の撮像素子では、光入射側を表面側にする場合（ＦＳＩ：Front Side Illumination）と、光入射側を裏面側にする場合（ＢＳＩ：Back Side Illumination）との２通りがある。上記構成によれば、第２半導体領域の表面側を受光面とすることにより受光面と空乏層との距離を短くできるので、受光面から浅い位置で生成された電荷を空乏層に適切に取り込むことができる。

本発明の撮像装置において、前記撮像素子は、前記第１半導体領域の裏面側を受光面側としていることが好ましい。

この構成によれば、第２半導体領域の表面側を受光面とすることにより受光面と空乏層との距離を長くできるので、波長の長い光を選択的に検出することができる。

５ 本発明の撮像装置において、
前記撮像素子は、複数のフォトダイオードに共通に形成された第１導電型の半導体基板層を有し、
前記第１半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
前記第１電位設定手段は前記半導体基板層であり、
前記第２電位設定手段は前記チャンネルストッパ又は前記第３半導体領域であり、
前記制御装置は、前記第１電位設定手段と前記第２電位設定手段とに電圧を印加して、前記加速電界を生成することが好ましい。

この構成によれば、ＦＳＩの撮像素子において、半導体基板層を設けることにより第１半導体領域してのエピタキシャル層を円滑に生成することができる。

本発明の撮像装置において、
前記撮像素子は、複数のフォトダイオードに共通に形成された第１導電型の半導体基板層を有し、
前記第１半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
前記第１電位設定手段は、導電型透明薄膜層であり、
前記第２電位設定手段は、前記第３半導体領域であり、
前記制御装置は、前記第１電位設定手段と前記第２電位設定手段に電圧を印加して、前記加速電界を生成することが好ましい。

この構成によれば、ＢＳＩの撮像素子において、支持基板を第１半導体領域の表面側に設けることができて信頼性の高い撮像装置とすることができる。

本発明の撮像装置において、前記エピタキシャル層の不純物濃度は、隣接するフォトダイオードの空乏層間の重なりを回避する程度で、前記チャンネルストッパの不純物濃度より低くされていることが好ましい。

この構成によれば、隣接する画素間のクロストークを回避しつつ、逆バイアス用の電圧印加に因る消費電力を抑制することができる。

本発明の撮像装置において、前記エピタキシャル層の不純物濃度は、隣接するフォトダイオードの空乏層間の重なりを回避する程度で、前記チャンネルストッパの不純物濃度より低くされていることが好ましい。

この構成によれば、隣接する画素間のクロストークを回避しつつ、逆バイアス用の電圧印加に因る消費電力を抑制することができる。

本発明の撮像装置は、前記第１導電型及び前記第２導電型は、それぞれｐ型及びｎ型であることが好ましい。

撮像装置の全体構成図。 カメラが備える撮像素子の構成図。 画素の詳細な構成図。 出射変調光及び反射変調光のタイミングチャート。 副画素を画素配列部の列方向に沿って切ったときの断面図であり、図５Ａは撮像素子の副画素の断面図、図５Ｂは比較例の撮像素子の副画素の断面図。 副画素を行方向に沿って切ったときの断面図であり、図６Ａは撮像素子の副画素の断面図、図６Ｂは比較例の撮像素子の副画素の断面図。 ＢＳＩ型で撮像素子への適用例に関し、図７Ａは縦方向に沿って切ったときの副画素の断面図、図７Ｂは横方向に沿って切ったときの副画素の断面図。

（撮像装置の全体）
図１は撮像装置１の全体構成図である。撮像装置１は、変調光出射部２、カメラ４及び制御装置５を備え、撮像装置１からカメラ４の撮影範囲６に存在する測距対象７までの距離Ｄを画素Ｇ（図２）ごとに計測する。

変調光出射部２は、制御装置５からの制御信号により点灯及び消灯を制御され、例えば１０ＭＨｚ（図４）で点滅して、強度を変調された変調光を生成する。該変調光は、変調光出射部２の光出射部に装着されたレンズ２ａにより配光調整されて、出射変調光Ｌａとして出射される。これにより、出射変調光Ｌａは、撮影範囲６の全体を一度に照射する。出射変調光Ｌａは、近赤外光が使用される。

撮影範囲６内に１以上の測距対象７が存在するときは、出射変調光Ｌａは、測距対象７に反射し、反射後は、出射変調光Ｌａ由来の反射変調光Ｌｂとなって、撮像装置１へ戻る。レンズ４ａは、カメラ４の入射部に装着されて、撮影範囲６から入射する光を集めて、撮像画像光としてカメラ４内の撮像素子４００（図２）に入射させる。撮像画像光には、背景光と反射変調光Ｌｂとが含まれている。反射変調光Ｌｂは、それが由来する測距対象７が撮影範囲６で占める位置に応じて、撮像素子４００における対応の画素Ｇ（図２）に入射する。

制御装置５は、位相差検出部５１、測距部５２及び電圧印加部５３を備える。

撮像装置１がＴＯＦ方式で測距対象７までの距離Ｄを計測する処理の詳細は後述するので、ここでは撮像装置１について概略的に説明する。カメラ４の撮像素子４００（図２）は、各画素ごとに入射光の強度に関係して生成した電荷の蓄積電荷量を外部から読出し可能にしている。なお、電荷には、正の電荷としての正孔（ホール）と、負の電荷としての電子がある。撮像装置１では、電子の個数に応じた電気量を電荷の蓄積電荷量として蓄積している。

位相差検出部５１は、変調光出射部２が出射した出射変調光Ｌａと反射変調光Ｌｂとの位相差φを、各画素について撮像素子４００から読出した蓄積電荷量に基づいて検出する。測距部５２は、位相差検出部５１が検出した位相差に基づいて距離Ｄを測定する。

図２は、カメラ４が備える撮像素子４００の構成図である。なお、図２以降、画素配列部４０１の構造についての説明の便宜上、３軸直交座標系を定義する。画素配列部４０１の受光面が見える方向視を正面視とし、正面視で画素配列部４０１の画素Ｇの格子配列の行方向及び列方向をそれぞれＸ軸方向及びＹ軸方向とする。Ｘ軸の正の向きは画素配列部４０１の正面視で左から右への向きとし、Ｙ軸の正の向きは画素配列部４０１の正面視で下から上への向きとする。Ｚ軸（図５等）は、画素配列部４０１の受光面に直角な方向で、正の向きは、画素配列部４０１の受光面とは反対側から受光面の側）への向きとする。

撮像素子４００は、主要構成要素として、画素配列部４０１、行制御部４０６、列制御部４０７及び画像プロセッサ４０８を備えている。なお、この撮像素子４００はＣＭＯＳ型である。

図２の画素配列部４０１は、正面視で平面上に格子配列で縦（Ｙ軸の方向）及び横（Ｘ軸の方向）に均一な密度で分布した複数の画素Ｇ（ｎ，ｍ）を有している。

なお、画素配列部４０１における画素Ｇを行番号ｎと列番号ｍとで表現する。画素Ｇ（ｎ，ｍ）とは、画素配列部４０１の正面視において上からｎ番目で、左からｍ番目の画素Ｇを指すものとする。画素配列部４０１は、例えば１２６×１２６個の画素Ｇから成る。以降、個々の画素を特に区別する必要がないときは、画素Ｇ（ｎ，ｍ）を画素Ｇと総称し、（ｎ，ｍ）は省略する。

各画素Ｇは、正面視で左側の副画素Ｐｏ（添え字「ｏ」は、奇数を意味し、副画素Ｐｏは、副画素を含めて格子配列の列番号を定義したときに列番号が奇数になることを意味する）と右側の副画素Ｐｅ（添え字「ｅ」は偶数を意味する）とを有している。

行制御部４０６は、行制御ライン４０９に制御信号を印加し、画素配列部４０１の画素Ｇを行ごとに制御できるようになっている。列制御部４０７は、列制御ライン４１０に制御信号を印加し、画素配列部４０１の画素Ｇを列ごとに制御できるようになっている。画像プロセッサ４０８は、制御装置５（図１）からの制御信号（制御電圧）に基づいて行制御部４０６及び列制御部４０７を制御する。

図３は、画素Ｇの詳細な構成図である。画素Ｇは、副画素Ｐｏと副画素Ｐｅとの２つの副画素の対から成る。

副画素Ｐｏは、ＰＤ、Ｍ１，Ｍ３、Ｆｄ１，Ｆｄ３、及び２つのＢＭを備える。副画素Ｐｅは、ＰＤ、Ｍ２，Ｍ４、Ｆｄ２，Ｆｄ４、及び２つのＢＭを備える。なお、ＰＤはフォトダイオードを意味し、Ｍは振分けスイッチを意味し、Ｆｄは、電荷蓄積部としてのフローティングディフュージョンを意味し、ＢＭは転送スイッチを意味するものとする。Ｍ１〜Ｍ４及びＢＭは、ＦＥＴ（電界効果トランジスタ）から成る。

Ｔｘ１〜Ｔｘ４には、Ｍ１〜Ｍ４のオンオフを制御する制御信号が行制御部４０６から供給される。Ｂｉには、ＢＭのオンオフを制御する制御信号が行制御部４０６から供給される。Ｔｘ１〜Ｔｘ４及びＢｉのラインの組は、各行制御ライン４０９（図２）に含まれる。

Ｒｏは、対応列（該対応列ではＦｄ１〜Ｆｄ４の各列は区別される）の全部のＢＭのドレインに接続されている。列制御部４０７は、Ｒｏを介して各画素ＧのＦｄ１〜Ｆｄ４に蓄積されている電荷の電荷量の読出し値としてのＣ１〜Ｃ４を読出す。Ｒｏは、各列制御ライン４１０（図２）に含まれる。

副画素Ｐｏと副画素Ｐｅとは、副画素内のゲートとしてのＭ１〜Ｍ４及びＢＭの作動タイミングが異なるのみで、全体の作動は同一である。したがって、副画素Ｐｏの作動のみを説明する。

ＰＤは、画素Ｇに入射する入射光（この入射光には背景光と反射変調光Ｌｂとを含む）の強度が大きいほど、多数の電子を生成する。なお、電子の数の増大に連れて、電荷量は増大する。Ｍ１とＭ３とはＴｘ１，Ｔｘ３の印加電圧により逆位相でオンオフされる。すなわち、オン、オフの１回ずつを１回のオンオフサイクルとして、各オンオフサイクルにおいて、Ｍ１のオン期間はＭ３のオフ期間とされ、Ｍ１のオフ期間はＭ３のオン期間とされる。変調光出射部２の点滅の周期は、反射変調光Ｌｂが後述の走査サイクルで１つの画素Ｇを通過する時間よりも十分に短い。したがって、各画素Ｇは、反射変調光Ｌｂの通過中、反射変調光Ｌｂの入射を複数回、繰り返されて、該反射変調光Ｌｂの入射強度Ｉｉに関係した電荷の蓄積量を増大することができる。

Ｍ１，Ｍ３のオン期間では、ＰＤが生成した電子が、Ｆｄ１，Ｆｄ３に供給され、蓄積される。Ｆｄ１，Ｆｄ３には、画素Ｇ（厳密には副画素Ｐｏ又はＰｅ）に入射した入射光の強さに関係する電荷量の電荷が蓄積される。Ｒｏは、所定の読出しタイミングで列制御部４０７内のスイッチの作動により通電状態になり、この時にオンになっているＢＭが属する副画素ＰｏのＦｄ１，Ｆｄ３の電荷量が列制御部４０７を介して画像プロセッサ４０８により読出し値Ｃ１，Ｃ３として読出される。Ｃ１，Ｃ３は、さらに、画像プロセッサ４０８から制御装置５（図１）に送られる。

図４は出射変調光Ｌａ及び反射変調光Ｌｂのタイミングチャートである。横軸の目盛は、時間経過を出射変調光Ｌａの位相で表現した値となっている。出射変調光Ｌａは、変調光出射部２が出射するレーザ光由来の光であり、出射変調光Ｌａのレベルは、変調光出射部２の消灯時ではＬｏｗ（ロー）、変調光出射部２の点灯時はＨｉｇｈ（ハイ）となっている。点灯時のＨｉｇｈレベルに対応する光強度は、変調光出射部２の給電電流の増減により増減される。

出射変調光Ｌａは、周期パルス波形の光であり、周期＝１００ｎｓ（周波数＝１０ＭＨｚ）で、デューティ比＝５０％の矩形波となっている。図４では、出射変調光Ｌａの立ち上がり時刻を位相＝０°で表わしている。反射変調光Ｌｂは、撮像装置１から出射した出射変調光Ｌａが測距対象７（図１）に到達し、測距対象７に反射して撮像装置１に戻る。この結果、反射変調光Ｌｂの位相は、測距対象７までの距離Ｄの２倍の長さを飛行する時間分だけ、出射変調光Ｌａより位相が遅れ、出射変調光Ｌａと反射変調光Ｌｂとの間に位相差φが生じる。位相差φより、撮像装置１−測距対象７間の距離Ｄを計測することができる。

前述したように、画像プロセッサ４０８（図２）は、Ｂｉ及びＲｏを介して画素ＧごとのＦｄ１〜Ｆｄ４の電荷量を読出すことができるようになっている。画像プロセッサ４０８は、各画素ＧのＦｄ１〜Ｆｄ４から該画素Ｇに入射した反射変調光Ｌｂの入射強度Ｉｉに関係する蓄積電荷量を読出すことができる。図４において、Ｔ１〜Ｔ４は、画像プロセッサ４０８が各画素ＧにおいてＦｄ１〜Ｆｄ４からそれぞれ読出す電荷量の蓄積期間を示している。

Ｔ１〜Ｔ４の期間は、開始位相が異なるものの、期間の長さは、出射変調光Ｌａの周期の１／２（＝半周期）に等しく設定されている。Ｔ１は位相０°〜１８０°の期間に設定される。Ｔ２は位相９０°〜２７０°の期間に設定される。Ｔ３は位相１８０°〜３６０°の期間に設定される。Ｔ４は位相２７０°〜３６０°とその次の周期の位相０°〜９０°との期間、換言すれば位相２７０°〜４５０°に設定される。この結果、Ｆｄ１〜Ｆｄ４には、Ｔ１〜Ｔ４に対応副画素に入射した反射変調光Ｌｂの入射強度Ｉｉに対応する電荷量で電荷が蓄積される。画像プロセッサ４０８は、各画素ＧにおいてＴ１〜Ｔ４に蓄積された電荷の電荷量を読出し値Ｃ１〜Ｃ４として読出す。

制御装置５は、位相差φを次の式（１）により算出する。
式（１）：位相差φ＝ｔａｎ^−１｛（Ｃ１−Ｃ３）／（Ｃ２−Ｃ４）｝
上式において、「ｔａｎ」は正接（タンジェント）を意味し、「ｔａｎ^−１」とは逆正接（アークタンジェント）を意味する。Ｃ１〜Ｃ４の個々には、背景光由来の入射光に因る蓄積電荷量が含まれるが、差分Ｃ１−Ｃ３、及び差分Ｃ２−Ｃ４からは、背景光由来の入射光に因る影響が除去されている。

（撮像素子の半導体構造）
図５及び図６を参照して、撮像素子４００の構造について説明する。なお、撮像素子４００の構造を理解し易くするために、図５及び図６では、撮像素子４００と比較例の撮像素子４００ｂ又は撮像素子４００ｃとを対比している。比較例の撮像素子４００ｂ，４００ｃにおいて、撮像素子４００の要素と対応する要素には、撮像素子４００の要素に付けた符号と同一の符号を付けている。また、副画素Ｐｏ，Ｐｅの総称として副画素Ｐｃを用いる。

図５は、副画素Ｐｃを画素配列部４０１の列方向（Ｙ軸方向）に沿って切ったときの断面図であり、図５Ａは撮像素子４００の副画素Ｐｃの断面図、図５Ｂは比較例の撮像素子４００ｂの副画素Ｐｃの断面図である。撮像素子４００ｂは、例えば、従来の可視光用の撮像素子である。

図６は、副画素Ｐｃを行方向（Ｘ軸方向）に沿って切ったときの断面図であり、図６Ａは撮像素子４００の副画素Ｐｃの断面図、図６Ｂは比較例の撮像素子４００ｃの副画素Ｐｃの断面図である。撮像素子４００ｃは、例えば、撮像素子４００ｂに対してｐ−ｅｐｉ（ｐ型エピタキシャル層）１１２の不純物濃度を所定量低くしたもの（低濃度のもの）である。

図５及び図６では、１つの副画素Ｐｃしか記載されていないが、画素配列部４０１の実際の断面では、図５及び図６と同一の断面構造が列方向又は行方向の副画素Ｐｃの総数だけ連続することになる。

半導体の製造では、先に作り込んだ製造済みの半導体領域の上に新たな半導体領域を積層して形成していくが、このときの積層していく側が表面側であり、その反対側が背面側であると定義する。

撮像素子（イメージセンサ）には、周知のように、ＦＳＩ（Front Side Illumination）型と、ＢＳＩ（Back Side Illumination）型とがある。この撮像素子４００は、ＦＳＩ型である。すなわち、表面側を受光面側とし、裏面側を受光面とは反対側としている。これに対し、後述の図７のＢＳＩ型の撮像素子４００ｄでは、表面側を受光面とは反対側とし、裏面側を受光面側としている。

撮像素子４００をＦＳＩ型とするときは、撮像素子４００をＢＳＩとするときよりも、受光面から空乏層１５０（図５等）までのＺ軸方向の寸法を短くすることができる。このことは、受光面に近い位置（浅い位置）の光電効果により生成された電荷を空乏層１５０に取り込めるので有利である。

図５Ａ及び図６Ａにおいて、光シールド１０１は、画素配列部４０１の表面を撮像素子４００の光入射側（Ｚ軸方向の正側）から覆うように、画素配列部４０１の表面との間にＺ軸方向に所定の間隔を空けて、配設される。光シールド１０１は、各副画素ＰｃのＰＤ（図２のＰＤと同一のフォトダイオード）に対峙する部位に、ＰＤの受光面にほぼ等しい大きさの窓１０２を有する。

以降、第１導電型及び第２導電型をそれぞれｐ型及びｎ型として、説明する。第１導電型と第２導電型とは、相互に反対の導電型と定義される。本発明では、第１導電型及び第２導電型はそれぞれｎ型及びｐ型とすることもできる。

撮像素子４００は、ｐ−ｓｕｂ（ｐ型の半導体基板層）１１１と、ｐ−ｓｕｂの表面側に形成されたｐ−ｅｐｉ１１２とを有する。ｐ−ｅｐｉ１１２の厚み、すなわちＺ軸方向の寸法はＨａである。

ｐ−ｅｐｉ１１２には、各副画素Ｐｃにおける異なる範囲に、ｎ型半導体領域１１７と、ｐ型ウェル１１９とが、表面側から埋め込まれるように、形成される。ｎ型半導体領域１１７の範囲は、図３においてＰＤが占める範囲に相当し、ｐ型ウェル１１９の範囲は、図３においてＦｄ１，Ｆｄ３（副画素Ｐｃが副画素Ｐｏである場合）等が占める範囲に相当する。

ｐ型のチャンネルストッパ１１５は、画素間の分離又はＰＤ間の分離として機能するもので、複数のＰＤに共通に形成されている。チャンネルストッパ１１５は、ｐ−ｅｐｉ１１２の表面からｎ型半導体領域１１７の裏面よりさらに下（Ｚ軸方向の負側）の深さに達し、ｎ型半導体領域１１７及びｐ＋領域１２３を隣接の副画素Ｐｃから分離している。チャンネルストッパ１１５は、副画素Ｐｃ間の境界線を区切るように、格子状に形成され、画素配列部４０１の正面視では各副画素Ｐｃを矩形枠で包囲している。

ｐ＋領域１２３は、暗電流及び残像を抑制する機能を有する。ｐ＋領域１２３の不純物濃度は、同一の導電型のｐ−ｓｕｂ１１１及びチャンネルストッパ１１５の不純物濃度より高い。また、ｐ＋領域１２３の厚み（Ｚ軸方向の寸法）は、ｎ型半導体領域１１７の厚みより小さい。

酸化膜（二酸化ケイ素膜）１３１は、ｎ＋領域１２６及びｎ＋領域１２７を除いて、副画素Ｐｃの表面側を覆うように、形成されている。ポリシリコン膜１３５は、酸化膜１３１の表面側の所定部位に形成される。

図５において、Ｍ１〜Ｍ４，Ｆｄ１〜Ｆｄ４，Ｂｉ，Ｒｏは、図３で説明したとおりである。接続点１４１は、Ｍ１〜Ｍ４のいずれかと接続される。接続点１４２は、Ｆｄ１〜Ｆｄ４のいずれかと接続される。接続点１４３はＢｉと接続される。接続点１４４はＲｏと接続される。

接続点１４２はｎ＋領域１２６に接続されている。接続点１４４はｎ＋領域１２７に接続されている。接続点１４１への正の印加電圧は、接続点１４１が接続されているポリシリコン膜１３５に印加されて、ｎ型半導体領域１１７とｎ＋領域１２６との間のｎチャネルを制御する。接続点１４３への印加電圧は、接続点１４３が接続されているポリシリコン膜１３５に印加されて、ｎ＋領域１２６とｎ＋領域１２７との間のｎチャネルを制御する。

接続点１４５は、ｐ−ｓｕｂ１１１の裏面側に接続されるとともに、制御装置５の電圧印加部５３から負の電圧であるＶｓｕｂを供給される。チャンネルストッパ１１５は、制御装置５の電圧印加部５３から表面側に０ＶのＧＮＤ（＝０Ｖ）を供給される。ｎ型半導体領域１１７の電位は、チャンネルストッパ１１５及びｐ＋領域１２３とのｐｎ接合が逆バイアス状態となるように設定される。ｐ−ｓｕｂ１１１は、接続点１４５からのＶｓｕｂの供給により負の電位としてのＶｓｕｂに保持される。

ｐ−ｅｐｉ１１２とｎ型半導体領域１１７とは、各副画素Ｐｃにおいてそれぞれアノード及びカソードの対として１つのＰＤを構成する。ｐ−ｅｐｉ１１２とｎ型半導体領域１１７との境界領域には、空乏層１５０が形成される。接続点１４５及びチャンネルストッパ１１５に、相互に異なる電圧としてのＶｓｕｂ及びＧＮＤが供給される結果、空乏層の広がりも多少変わる。

Ｈａは、ｐ−ｅｐｉ１１２の厚み（Ｚ軸方向の寸法）である。Ｈａは、ＰＤの逆バイアス印加に因る空乏層１５０の厚み増大に対処して、ＰＤに逆バイアス印加のない撮像素子４００ｂのｐ−ｅｐｉ１１２の厚みＨｂより十分に大きな値に設定されている。なお、Ｖｓｕｂの負電圧の絶対値を増大するに連れて、空乏層１５０の裏面側の端面は、ｐ−ｓｕｂ１１１の表面側の端面に近付いて行き、やがてｐ−ｓｕｂ１１１の表面側の端面に達する。この時の空乏層１５０を「完全空乏状態」と呼ぶ。なお、「完全空乏状態」にならなくとも加速電界によりｐ−ｅｐｉ１１２全域にわたり発生した電子をｎ型半導体領域１１７に収集できる。

なお、Ｖｓｕｂの絶対値の上限は、ｐ−ｅｐｉ１１２とｎ型半導体領域１１７間の接合のブレークダウン（break down：絶縁破壊）を起こさない値以下にされる。例えば、Ｖｓｕｂは、一般的には、最小値（注：負の値については、絶対値の大きい方が小である。）は例えば−１２Ｖとなる。赤外光の波長が８３０〜９６０ｎｍであるので、ＰＤの受光面から空乏層１５０の最下面までの深さが、赤外光の波長にほぼ等しい長さが確保されるように、Ｖｓｕｂが設定される。

図５Ｂにおいて、撮像素子４００ｂについて、撮像素子４００との相違点のみを説明する。ｐ−ｅｐｉ１１２の厚みＨｂは、撮像素子４００におけるｐ−ｅｐｉ１１２の厚みＨａに対し、Ｈｂ＜Ｈａとなっている。撮像素子４００ｂでは、ｐ−ｓｕｂ１１１及びチャンネルストッパ１１５の両方に制御装置５の電圧印加部５３からＧＮＤが供給される。撮像素子４００ｂのＰＤには、逆バイアスが印加されないので、空乏層１５０の厚みは、撮像素子４００の空乏層１５０の厚みより小さい。

撮像素子４００（図５Ａ）と撮像素子４００ｂ（図５Ｂ）とを対比する。反射変調光Ｌｂが赤外光であるとき、反射変調光Ｌｂの波長は長い。この結果、ＰＤへの反射変調光Ｌｂの入射に因る光電効果は、ＰＤの受光面から深い位置に生じ易くなる。図５及び図６において、○付きの＋，−は、それぞれ光電効果で生じた正孔及び電子を示している。正孔及び電子は、対で生じる。図示の光電効果は、いずれも空乏層１５０よりさらに深い位置で生じたことを意味している。

光電効果の発生する位置が空乏層１５０内であるときは、正孔及び電子は、空乏層１５０内の電界によりＺ軸方向に空乏層１５０の外のｎ型半導体領域１１７内及びｐ−ｅｐｉ１１２にドリフトする。なお、ドリフト速度は、拡散速度より十分に速い。さらに、光電効果の[発生する]位置が空乏層１５０外であるときは、正孔及び電子は、加速電界によりＺ軸方向に空乏層１５０の外のｎ型半導体領域１１７内及びｐ−ｅｐｉ１１２にドリフトする。

撮像素子４００では、空乏層１５０が十分の深さを有するので、反射変調光Ｌｂが赤外光である場合にも、光電効果に因る電子の発生位置を空乏層１５０内にすることができる。

光電効果が生じる位置が、図示のように空乏層１５０よりさらに下（Ｚ軸方向の負側）であったとしても、電子（正負一方の電荷の一例）は、加速電界により加速されつつ、ドリフトで空乏層端に達し、その後、空乏層１５０内の電界によりＺ軸方向に空乏層１５０の外のｎ型半導体領域１１７内及びｐ−ｅｐｉ１１２にドリフトする。したがって、該電子が正孔と再結合して、消滅する可能性が低下し、ｎ型半導体領域１１７は十分に多数の電子を収集することができる。

これに対し、撮像素子４００ｂでは、空乏層１５０の厚みが小さくかつ空乏層１５０以外の部分には加速電界が存在しない。この結果、反射変調光Ｌｂが赤外光である場合は、光電効果に因る多数の電子が空乏層１５０より深い位置で発生し、発生電子が、ｎ型半導体領域１１７に到達する時間が長引いたり、正孔との再結合のために、ｎ型半導体領域１１７に到達する個数が低下してしまう。

図６Ｂの撮像素子４００ｃについて説明する。撮像素子４００ｃでは、ｐ−ｅｐｉ１１２の不純物濃度を撮像素子４００ｂのｐ−ｅｐｉ１１２の不純物濃度より低下させることより、空乏層１５０の拡張を図っている。しかしながら、空乏層１５０全体にわたり方向性を持った電界を発生させることは困難であり、特に空乏層１５０の境界付近での空乏層１５０内の電界はドリフトを発生するには不十分なことが多く、深さ方向だけでなく、面方向（Ｘ軸及びＹ軸の方向）にも拡張する。

この結果、隣接する副画素Ｐｃの空乏層１５０同士が、面方向に重なってしまう。これは、空乏層１５０より下でかつ隣接する空乏層１５０の境界近辺で生じた電子が、その発生原因になった反射変調光Ｌｂが入射した副画素Ｐｃではなく、それに隣接する副画素Ｐｃの空乏層１５０に拡散して、隣接する副画素Ｐｃのｎ型半導体領域１１７に移動することになる。これは、クロストークの原因になる。

これに対し、撮像素子４００では、ＰＤに逆バイアスを印加することにより空乏層１５０のみならず空乏層に編入されていないｐ−ｅｐｉ１１２にも方向性のある加速電界が存在するので、クロストークを防止することができる。

一方、撮像素子４００では、チャンネルストッパ１１５−接続点１４５間に電圧が印加されることにより、電流が流れて、撮像素子４００の消費電流を増大させることがある。この対策として、ｐ−ｅｐｉ１１２の不純物の濃度を低下させて、ｐ−ｅｐｉ１１２の抵抗を増大させることが望ましい。

前述したように、ｐ−ｅｐｉ１１２の不純物の濃度の低下は、ｐ−ｅｐｉ１１２の抵抗の増大だけでなく、空乏層１５０の拡張にもつながる。したがって、ｐ−ｅｐｉ１１２の不純物の濃度の低下は、クロストークを回避できる程度、すなわち隣接する副画素Ｐｃ同士の空乏層１５０が面方向に重ならない程度で行う必要がある。

撮像素子４００では、ｐ−ｅｐｉ１１２の不純物の濃度は、同じ導電型のｐ−ｓｕｂ１１１及びチャンネルストッパ１１５の不純物の濃度より低い。また、撮像素子４００におけるｐ−ｅｐｉ１１２の不純物の濃度は、撮像素子４００ｂにおけるｐ−ｅｐｉ１１２の不純物の濃度より低い。一例を述べると、撮像素子４００におけるｐ−ｅｐｉ１１２の不純物の濃度は、１０^１２〜 １０^１３／cm^３である。

撮像素子４００の消費電力の抑制対策としては、撮像素子４００におけるｐ−ｅｐｉ１１２の不純物の濃度を低下させる以外も次の方法がある。

撮像装置１の用途が、比較的短距離の測距対象７の測距に用いる場合には、反射変調光Ｌｂの強度が十分に大きくなる。このため、撮像装置１の感度を少し下げても、許容値以上の精度で測距対象７の測距を行うことができる。こうして、撮像装置１が比較的短距離の測距対象７を測定する場合には、それに応じて、Ｖｓｕｂの負電位の絶対値を下げて、消費電力を節約する。

撮像装置１は、撮影範囲６に測距対象７が存在しないときは、測距処理を間引きする。間引きしたときは、電圧印加部５３は、接続点１４５にＶｓｕｂを供給しない。こうして、不必要時のＶｓｕｂの供給が中止されることにより、撮像素子４００の消費電力の節約が図られる。

撮像素子４００では、ｐ−ｅｐｉ１１２は第１半導体領域に相当し、ｎ型半導体領域１１７は第２半導体領域に相当し、ｎ型半導体領域１１７は第３半導体領域に相当する。ｐ−ｓｕｂ１１１又はｐ−ｅｐｉ１１２は第１電位設定手段に相当し、チャンネルストッパ１１５又はｎ型半導体領域１１７は第２電位設定手段に相当する。

以上説明したように、ｐ−ｅｐｉ１１２（第１半導体領域）の裏面側とチャンネルストッパ１１５又はｐ＋領域１２３の表面側とに電圧を印加して空乏層１５０の厚みの拡大を図るが、必ずしも完全空乏状態を実現する必要がないために、ＰＤのブレークダウンは十分回避できる。さらに、空乏層端で電界が弱くなることによるクロストークもｐ−ｅｐｉ１１２（第１半導体領域）の裏面側とチャンネルストッパ１１５又はｐ＋領域１２３の表面側とに電圧を印加してｐ−ｅｐｉ１１２全域にわたって加速電界を発生させるために防止することができる。

図７は、ＢＳＩ型の撮像素子４００ｄへの本発明の適用例に関し、図７Ａは縦方向（Ｙ軸方向）に沿って切ったときの副画素Ｐｃの断面図、図７Ｂは横方向（Ｘ軸方向）に沿って切ったときの副画素Ｐｃの断面図である。図７では、支持基板（ＦＳＩ型の撮像素子４００におけるｐ−ｓｕｂ１１１に相当するもの）の図示は省略している。

撮像素子４００ｄの副画素Ｐｃにおいて、図５Ａ及び図６ＡのＦＳＩの撮像素子４００の副画素Ｐｃの断面図に図示されている各要素と同一の要素について、５Ａ及び図６Ａで付けた各符号と同一の符号で指示し、説明は省略する。ＦＳＩの撮像素子４００（図５Ａ及び図６Ａ）に対する撮像素子４００ｄの構造上の相違点についてのみ説明する。

ＢＳＩ型の撮像素子４００ｄでは、光シールド１０１に対する撮像素子４００のｐ−ｅｐｉ１１２の表裏の向きがＦＳＩ型の撮像素子４００の場合とは逆転され、ｐ−ｅｐｉ１１２の裏面側が受光面の側となる。したがって、ｐ−ｅｐｉ１１２の表面側に形成されているチャンネルストッパ１１５、ｎ型半導体領域１１７、ｐ型ウェル１１９、ｐ＋領域１２３、及び酸化膜１３１等は、光シールド１０１とは反対側に位置する。

ｐ−ｅｐｉ１１２の裏面側（光シールド１０１の側）には、導電型透明薄膜層１５５が形成される。ＦＳＩ型の撮像素子４００におけるｐ−ｓｕｂ１１１に供給していたＶｓｕｂは、ＢＳＩ型の撮像素子４００ｄでは、導電型透明薄膜層１５５に供給される。

撮像素子４００ｄでは、ｐ−ｅｐｉ１１２は第１半導体領域に相当し、ｎ型半導体領域１１７は第２半導体領域に相当し、ｎ型半導体領域１１７は第３半導体領域に相当する。導電型透明薄膜層１５５は第１電位設定手段に相当し、チャンネルストッパ１１５又はｎ型半導体領域１１７は第２電位設定手段に相当する。

ＢＳＩとしての撮像素子４００ｄでは、光の混色を避けるために光シールド（「遮光膜」ともいう。）１０１を設けている。しかしながら、混色の虞がないときは、撮像素子４００ｄから光シールド１０１を省略することができる。

（変形例）
実施形態において、ｐ−ｅｐｉ１１２、ｐ型ウェル１１９及びｐ＋領域１２３は、それぞれ本発明の第１半導体領域、第２半導体領域及び第３半導体領域の一例である。ｐ−ｅｐｉ１１２及びチャンネルストッパ１１５は、複数のＰＤに共通に形成されている。ＰＤの構成要素であるｎ型半導体領域１１７及びｐ＋領域１２３は、隣接の副画素Ｐｃ（隣接のＰＤでもある。）から分離されて副画素Ｐｃごとに形成されている。

図３で説明したＭ１〜Ｍ４のオンオフを制御する制御信号、及びＢＭのオンオフを制御する制御信号等は、本発明において、制御装置が撮像素子に供給する電圧の一例である。図５及び図６のＶｓｕｂ及びＧＮＤも、本発明において制御装置が撮像素子に供給する電圧に相当する。

実施形態では、画素Ｇが２つの副画素Ｐｃを有する撮像素子４００について説明した。しかしながら、本発明では、撮像素子は、画素Ｇが副画素Ｐｃを有しない、すなわち各画素Ｇが１つの画素のみから成る撮像素子であってもよい。

１・・・撮像装置、５・・・制御装置、６・・・撮影範囲、７・・・測距対象、５３・・・電圧印加部、１１１・・・ｐ−ｓｕｂ（半導体基板層）、１１２・・・ｐ−ｅｐｉ（第１半導体領域及びエピタキシャル層）、１１５・・・チャンネルストッパ、１１７・・・ｎ型半導体領域（第２半導体領域）、１２３・・・ｐ＋領域、１５０・・・空乏層、４００・・・撮像素子、ＰＤ・・・フォトダイオード。

Claims (9)

1. 複数のフォトダイオードを有する撮像素子と、前記撮像素子を制御する制御装置と、を備える撮像装置であって、
   前記複数のフォトダイオードの各々は、
   前記複数のフォトダイオードに共通に形成された第１導電型の第１半導体領域と、
   前記複数のフォトダイオードに共通に形成された第１導電型のチャンネルストッパにより隣接のフォトダイオードから分離されて、前記第１半導体領域の表面側に形成され、第１導電型とは反対の導電型としての第２導電型である第２半導体領域と、
   前記第２半導体領域の表面側に形成され、かつ前記チャンネルストッパに接続されている第１導電型の第３半導体領域と、
   前記第１半導体領域に電位を設定する第１電位設定手段と、
   前記チャンネルストッパであって前記第３半導体領域に電位を設定する第２電位設定手段と、
   を有し、
   前記制御装置は、第１電位設定手段と第２電位設定手段とに相互に異なる電圧を供給して、前記第１半導体領域に生成された正負一方の電荷を前記第２半導体領域に加速して移動させる加速電界を生成することを特徴とする撮像装置。
2. 請求項１記載の撮像装置において、
   前記第３半導体領域は、前記チャンネルストッパにより隣接のフォトダイオードから分離されて、不純物濃度が前記チャンネルストッパ及び前記第１半導体領域の不純物濃度より高くかつ厚みが前記第２半導体領域より小さいことを特徴とする撮像装置。
3. 請求項１又は２に記載の撮像装置において、
   前記撮像素子は、前記第２半導体領域の表面側を受光面としていることを特徴とする撮像装置。
4. 請求項１又は２に記載の撮像装置において、
   前記撮像素子は、前記第１半導体領域の裏面側を受光面側としていることを特徴とする撮像装置。
5. 請求項３に記載の撮像装置において、
   前記撮像素子は、複数のフォトダイオードに共通に形成された第１導電型の半導体基板層を有し、
   前記第１半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であることを特徴とする撮像装置。
6. 請求項４に記載の撮像装置において、
   前記撮像素子は、複数のフォトダイオードに共通に形成された第１導電型の半導体基板層を有し、
   前記第１半導体領域は、前記半導体基板層の表面側に形成されたエピタキシャル層であり、
   前記第１電位設定手段は、前記エピタキシャル層の裏面側に形成された導電型透明薄膜層であることを特徴とする撮像装置。
7. 請求項５又は６記載の撮像装置において、
   前記エピタキシャル層の不純物濃度は、前記チャンネルストッパの不純物濃度より低くされていることを特徴とする撮像装置。
8. 請求項５〜７のいずれか１項に記載の撮像装置において、
   前記エピタキシャル層の不純物濃度は、前記半導体基板層の不純物濃度より低くされていることを特徴とする撮像装置。
9. 請求項１〜８のいずれか１項に記載の撮像装置において、
   前記第１導電型及び前記第２導電型は、それぞれｐ型及びｎ型であることを特徴とする撮像装置。

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