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JP6981786B2 - トランジスタ及び電子機器 - Google Patents

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Description

本発明の一態様は、トランジスタおよび電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、作製方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの作製方法、を一例として挙げることができる。
半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られるほか、近年、酸化物半導体が注目されている。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
また、酸化物半導体を用いたトランジスタにおいて、酸化物半導体の上下にゲート電極を形成し、一方のゲート電極を用いてトランジスタのしきい値を制御する技術が開示されている（特許文献２、３参照。）。
特開２０１２−２５７１８７号公報 特開２０１２−２３３５９号公報 特開２０１２−１４６９６５号公報
本発明の一態様は、トランジスタの消費電力を低減させることを課題とする。また、本発明の一態様は、トランジスタのしきい値を安定に制御することを課題とする。
また、本発明の一態様は、新規なトランジスタの構造および作製方法を提供することを課題とする。
本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
本発明の一態様は、第１の導電層と、該第１の導電層上の第１の絶縁層および第２の絶縁層と、該第１の絶縁層上の半導体層と、該第１の導電層及び該半導体層上の第３の絶縁層と、該第２の絶縁層上の第２の導電層と、該第３の絶縁層上のゲート電極と、を有し、該第１の導電層は、電気的にフローティング状態にあり、該第１の導電層は、該第１の絶縁層を介して該半導体層と重なる領域と、該第２の絶縁層を介して該第２の導電層と重なる領域と、該第３の絶縁層を介して該ゲート電極と重なる領域と、を有するトランジスタである。
上記構成のトランジスタにおいて、該第１の導電層は、フローティングゲートとして機能し、該第２の導電層は、コントロールゲートとして機能するとより好ましい。
上記各構成のトランジスタにおいて、該第３の絶縁層の厚さは、該第１の絶縁層の厚さよりも小さいとより好ましい。
上記各構成のトランジスタにおいて、該第１の絶縁層上の第４の絶縁層と、該第４の絶縁層上の第４の導電層と、を有するとより好ましい。
上記構成のトランジスタにおいて、該第４の絶縁層の厚さは、該第１の絶縁層の厚さよりも小さいとより好ましい。
上記各構成のトランジスタにおいて、該第２の絶縁層の厚さは、該第１の絶縁層の厚さよりも小さいとより好ましい。
上記各構成のトランジスタにおいて、該半導体層は、酸化物半導体を含むとより好ましい。
また、本発明の一態様は、上記各構成のトランジスタと、アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、を有する電子機器である。
また、本発明の一態様は、第１の導電層と、該第１の導電層上の第１の絶縁層および第２の絶縁層と、該第１の絶縁層上の半導体層と、該第１の導電層及び該半導体層上の第３の絶縁層と、該第２の絶縁層上の第２の導電層と、該第３の絶縁層上のゲート電極と、を有し、該第１の導電層は、電気的にフローティング状態にあり、該第１の導電層は、該第１の絶縁層を介して該半導体層と重なる領域と、該第２の絶縁層を介して該第２の導電層と重なる領域と、該第３の絶縁層を介して該ゲート電極と重なる領域と、を有するトランジスタの作製方法であって、該第２の導電層と該ゲート電極との間に電圧を印加することにより、第１の導電層に電荷を注入する、トランジスタの作製方法である。
本発明の一態様により、トランジスタの消費電力を低減させることができる。また、本発明の一態様により、トランジスタのしきい値を安定に制御することができる。
また、本発明の一態様により、新規なトランジスタの構造および作製方法を提供することができる。
本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
本発明の一態様のトランジスタを説明するための上面図および断面図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 本発明に係る酸化物半導体の積層構造のバンド図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタを説明するための上面図および断面図。 本発明の一態様のトランジスタを説明するための上面図および断面図。 本発明の一態様のトランジスタを説明するための上面図および断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタを説明するための上面図および断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタの作製方法を説明するための断面図。 本発明の一態様のトランジスタを説明するための上面図および断面図。 本発明の一態様に係る半導体装置を示す図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る電子機器を示す図。 実施例を説明するための図。 実施例を説明するための図。 実施例を説明するための図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明の一態様は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略して示すことがある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程（除去工程）を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
また、本明細書等において、高電源電位ＶＤＤ（「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（「ＧＮＤ」または「ＧＮＤ電位」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
（実施の形態１）
本実施の形態では、図１乃至図１６を用いて、本発明の一態様のトランジスタについて説明する。
＜トランジスタ１００の構造＞
図１を用いて、本発明の一態様の基本の形態であるトランジスタ１００について説明する。図１（Ａ）には、トランジスタ１００を有する半導体装置の上面図を示す。図１（Ａ）に示す一点鎖線Ａ−Ｂにおける当該半導体装置の断面を図１（Ｂ）に示す。また、図１（Ａ）に示す一点鎖線Ｃ−Ｄにおける当該半導体装置の断面を図１（Ｃ）に示す。なお、トランジスタ１００において、一点鎖線Ｃ−Ｄで示す点Ｃから点Ｄに向かう方向が、チャネル幅方向であり、一点鎖線Ａ−Ｂで示す点Ａから点Ｂに向かう方向が、チャネル長方向である。
トランジスタ１００は、基板１０１上の絶縁層１０２上に配置される。トランジスタ１００は、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１０ａと、導電層１１０ｂと、絶縁層１１２と、絶縁層１１４ａと、絶縁層１１４ｂと、導電層１１６と、導電層１１８と、を有する。また、トランジスタ１００上には、絶縁層１２０と、絶縁層１２２と、絶縁層１２４と、導電層１２６ａ乃至導電層１２６ｄと、導電層１３０ａ乃至導電層１３０ｄが、配置される。
トランジスタ１００において、導電層１０４は、絶縁層１０２および絶縁層１０６に挟まれる位置に配置される。絶縁層１０６は、島状の凸部を有し、当該凸部上に半導体層１０８が配置される。導電層１１０ａ及び導電層１１０ｂは、半導体層１０８の上面の一部に接して配置される。
絶縁層１１４ａは、半導体層１０８の上面の他の一部および半導体層１０８の側面の一部に接して配置される。また、絶縁層１１４ａは、トランジスタ１００の作製工程において、導電層１０４および絶縁層１０６の一部を露出したあとに形成される。したがって、絶縁層１１４ａは、導電層１０４および絶縁層１０６と接している。
導電層１１６は、絶縁層１１４ａを介して導電層１０４と重なる領域と、絶縁層１１４ａ、半導体層１０８および絶縁層１０６を介して導電層１０４と重なる領域とを有する。
絶縁層１１４ｂは、導電層１０４上であって、半導体層１０８に重ならない位置に配置される。導電層１１８は、絶縁層１１４ｂを介して導電層１０４に重ねて配置される。また、絶縁層１１２は、絶縁層１０６上に配置される。
絶縁層１１４ａおよび絶縁層１１４ｂは、トランジスタ１００の作製工程において同時に形成される。絶縁層１１４ａおよび絶縁層１１４ｂの厚さは、絶縁層１０６の厚さよりも小さいと好ましい。具体的には、絶縁層１１４ａおよび絶縁層１１４ｂの厚さは、１ｎｍ以上２０ｎｍ以下であると好ましく、８ｎｍ以上１０ｎｍ以下とあるとより好ましい。図１（Ｃ）では、絶縁層１１４ａと、絶縁層１１４ｂとはそれぞれ分離されているが、絶縁層１１４ａと、絶縁層１１４ｂは互いに接続されていてもよい。
トランジスタ１００上には、絶縁層１２０、絶縁層１２２および絶縁層１２４がこの順に重ねて配置される。
導電層１３０ａ乃至導電層１３０ｄは、絶縁層１２４上に配置される。導電層１３０ａは、導電層１２６ａを介して導電層１１０ａと電気的に接続され、導電層１３０ｂは、導電層１２６ｂを介して導電層１１０ｂと電気的に接続され、導電層１３０ｃは、導電層１２６ｃを介して導電層１１６と電気的に接続され、導電層１３０ｄは、導電層１２６ｄを介して導電層１１８と電気的に接続される。なお、トランジスタ１００において、導電層１３０ｃから導電層１３０ｄに向かう方向が、チャネル幅方向であり、導電層１３０ａから導電層１３０ｂに向かう方向が、チャネル長方向であるということもできる。
トランジスタ１００において、導電層１１０ａおよび導電層１１０ｂは、それぞれソース電極およびドレイン電極のいずれか一方として機能する。また、導電層１０４は、電気的にフローティング状態にあり、電荷を保持する機能を有する。
導電層１１６は、ゲート電極としての機能を有する。また、導電層１１６は、絶縁層１１４ａを介して導電層１０４と重なる領域を有する。また、絶縁層１１４ａの厚さは上記のように薄い。これらの理由により、導電層１１６は、導電層１０４に電荷を注入することができる。
導電層１１８は、絶縁層１１４ｂを介して導電層１０４と重なる領域を有する。また、絶縁層１１４ｂの厚さは上記したように薄い。これらの理由により、導電層１１８は、導電層１０４に電荷を注入することができる。
次に、導電層１０４、導電層１１６および導電層１１８を用いて、トランジスタ１００のしきい値を制御する方法について説明する。以下では便宜上、導電層１０４をフローティングゲート、導電層１１６をトップゲート、導電層１１８をコントロールゲートとも呼ぶ。
コントロールゲートからフローティングゲートへの電荷の注入は、一般的な不揮発性メモリの一種であるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）の動作における、フローティングゲートへの電子注入と同様の方式で行われる。例えば、一定時間、トップゲートとコントロールゲートとの電位差を大きくすると、トップゲートとフローティングゲートとの電位差およびコントロールゲートとフローティングゲートとの電位差が大きくなる。したがって、トップゲートとコントロールゲートとの電位差を十分に大きくすることにより、トップゲートまたはコントロールゲートから、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによるトンネル電流により、絶縁層を介して、フローティングゲートに電荷が注入される。フローティングゲートに電荷が注入された後、トップゲートとコントロールゲートとの電位差を小さくしても、フローティングゲートは、電気的にフローティング状態であるため、注入された電荷を保持する。さらに、保持された電荷によってフローティングゲートの電位を制御することができ、また、フローティングゲートの電位により半導体層の電位を変化させることができる。したがって、コントロールゲートおよびフローティングゲートを使用して、トランジスタ１００のしきい値を変化させることができる。
トランジスタ１００は、一度、導電層１１６（トップゲート）と導電層１１８（コントロールゲート）との間に高電圧を印加して、しきい値を変化させると、その後は導電層１１６および導電層１１８間の電位差を小さくしても、しきい値を一定に保持し続けることができる。例えば、導電層１１８の電位を０Ｖとした場合であっても、しきい値を一定に保持し続けることができる。すなわち、導電層１１６と導電層１１８との間への高電圧の印加は、連続的に行う必要はなく、例えば、トランジスタ１００を有する半導体装置の工場出荷前に一度行うか、またはトランジスタ１００を有する半導体装置を使用している際の必要なときにのみ行えばよい。したがって、導電層１０４および導電層１１８を設けることによってトランジスタ１００のしきい値の制御に要する電力を小さくすることができる。
また、導電層１１６と導電層１１８との間に高電圧を印加してしきい値を変化させる際に流れるトンネル電流は微細であるため、トランジスタ１００のしきい値の制御に要する電力を小さくすることができる。
また、トランジスタ１００の作製において、絶縁層１１４ａ、１１４ｂ、導電層１０４、導電層１１６および導電層１１８の形成は容易であり、均一な質の絶縁層１１４ａ、１１４ｂ、導電層１０４、導電層１１６、および導電層１１８を得ることができるため、安定してしきい値の制御を行うことができる。
フローティングゲートに蓄えられた電荷をＱＦＧ、フローティングゲートとトップゲートとの間の容量をＣＦＧＴＧ、フローティングゲートとコントロールゲートとの間の容量をＣＦＧＣＧ、フローティングゲートと半導体層との間の容量をＣＦＧＯＳとし、トップゲートの電位を０、ソース電極及びドレイン電極の電位を０、コントロールゲートの電位をＶＣとする場合、フローティングゲートの電位ＶＦＧは、式（１）で表される。
Figure 0006981786
式（１）より、フローティングゲートに蓄えられた電荷ＱＦＧの量により、フローティングゲートにおける電位ＶＦＧが制御されることがわかる。また、式（１）より、ＶＦＧはＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）に比例していることがわかる。なお、ＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）は、カップリング比と呼ばれることがある。
ＣＦＧＣＧは、導電層１０４（フローティングゲート）と導電層１１８（コントロールゲート）とが重なる領域の面積（以下、ＳＦＧＣＧと呼ぶ）に比例する。また、ＣＦＧＴＧは、導電層１０４（フローティングゲート）と導電層１１６（トップゲート）とが絶縁層１１４ａを介して重なる領域であって、かつ、半導体層１０８と導電層１１６（トップゲート）は重ならない領域の面積（以下、ＳＦＧＴＧと呼ぶ）に比例する。また、ＣＦＧＯＳは、導電層１０４（フローティングゲート）と半導体層１０８とが重なる領域の面積（以下、ＳＦＧＯＳと呼ぶ）に比例する。したがって、トランジスタ１００の設計において、ＳＦＧＣＧ、ＳＦＧＴＧおよびＳＦＧＯＳを変化させることにより、所望のカップリング比ＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）の値とすることができる。
例えば、ＳＦＧＣＧを大きくし、ＳＦＧＴＧおよびＳＦＧＯＳを小さくすることにより、ＣＦＧＣＧを増加させ、ＣＦＧＴＧおよびＣＦＧＯＳを減少させることで、カップリング比ＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）を増大させることができる。式（１）より、ＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）を増大させることで、導電層１０４にＱＦＧを注入するのに必要なＶＣを小さくすることができる。
また、ＣＦＧＴＧを減少させることにより、不要な寄生容量の増加を抑制でき、トランジスタ１００の周数特性を向上させることができる。
また、ＣＦＧＣＧは、絶縁層１１４ｂの厚さ（以下、ｄＦＧＣＧと呼ぶ）に反比例する。また、ＣＦＧＴＧは、絶縁層１１４ａの厚さ（以下、ｄＦＧＴＧと呼ぶ）に反比例する。また、ＣＦＧＯＳは、導電層１０４（フローティングゲート）と半導体層１０８とが重なる領域における絶縁層１０６の厚さ（以下、ｄＦＧＯＳと呼ぶ）に反比例する。したがって、トランジスタ１００の作製工程において、所望のＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）となるようにｄＦＧＣＧ、ｄＦＧＴＧおよびｄＦＧＯＳを調節することができる。
例えば、絶縁層１１４ａの厚さｄＦＧＴＧおよび導電層１０４（フローティングゲート）と半導体層１０８とが重なる領域における絶縁層１０６の厚さｄＦＧＯＳを大きくすることによっても、ＣＦＧＴＧおよびＣＦＧＯＳを減少させ、カップリング比を増大させることができる。しかし、ｄＦＧＴＧを大きくすると、トンネル効果によってトップゲートからフローティングゲートに電荷を注入することが困難になる。したがって、ｄＦＧＴＧは小さいままで、ｄＦＧＯＳを大きくすると好ましい。すなわち、絶縁層１１４ａの厚さは、導電層１０４（フローティングゲート）と半導体層１０８とが重なる領域における絶縁層１０６の厚さより小さいと好ましい。また例えば、絶縁層１１４ａの厚さは、１ｎｍ以上２０ｎｍ以下とすると好ましく、８ｎｍ以上１０ｎｍ以下とするとより好ましい。
例として、ＣＦＧＣＧ／（ＣＦＧＴＧ＋ＣＦＧＯＳ＋ＣＦＧＣＧ）が０．８になるようにトランジスタ１００を設計した場合のＶＦＧについて説明する。ｄＦＧＴＧおよびｄＦＧＣＧが８ｎｍ、ｄＦＧＯＳが２０ｎｍであるトランジスタ１００において、初期状態のＱＦＧが０Ｃであり、コントロールゲートに１２Ｖ、トップゲートに０Ｖを印加するときを想定すると、式（１）より、ＶＦＧは９．６Ｖとなることがわかる。したがって、トップゲートとフローティングゲートとの電位差が９．６Ｖとなり、フローティングゲートとコントロールゲートとの電位差は２．４Ｖとなる。このとき、トップゲートとフローティングゲートとの電位差は、フローティングゲートとコントロールゲートとの電位差よりも十分大きく、また、Ｆ−Ｎトンネリングによるトンネル電流が流れるのに必要な大きさである。したがって、トップゲートとフローティングゲートとの間にＦ−Ｎトンネリングによるトンネル電流が流れ、フローティングゲートとコントロールゲートとの間にはほとんどトンネル電流は流れない。このような方法で、フローティングゲートに電荷ＱＦＧを注入することができる、また、その量を制御することができる。
従って、トランジスタ１００の構成とすると、フローティングゲートに電荷を保持させることができ、保持された電荷によってフローティングゲートの電位を制御することができ、また、フローティングゲートの電位により半導体層の電位を変化させることができるため、トランジスタの消費電力を低減させ、また、安定なしきい値制御を行うことが可能である。
〔成膜方法〕
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
なお、平行平板型のスパッタリング装置を用いたスパッタリング法を、ＰＥＳＰ（Ｐａｒａｌｌｅｌ Ｅｌｅｃｔｒｏｄｅ Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。また、対向ターゲット式スパッタリング装置を用いたスパッタリング法を、ＶＤＳＰ（Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ Ｓｐｕｔｔｅｒｉｎｇ）と呼ぶこともできる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくく、また、欠陥の少ない膜が得られる。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
〔基板〕
基板１０１として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板１０１としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板１０１は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、トランジスタ１００のゲート、ソース、またはドレインの少なくとも一つは、上記他のデバイスと電気的に接続されていてもよい。
また、基板１０１として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板１０１として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板１０１に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板１０１に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層１０２、絶縁層１０６、絶縁層１１２、絶縁層１１４ａ、絶縁層１１４ｂ、絶縁層１２０、絶縁層１２２および絶縁層１２４は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書中において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層１０８として酸化物半導体を用いる場合は、絶縁層１０６、絶縁層１１２、絶縁層１１４ａおよび絶縁層１１４ｂは、加熱により酸素が放出される絶縁層（以下、「過剰酸素を含む絶縁層」ともいう。）を用いて形成することが好ましい。具体的には、ＴＤＳ分析にて、酸素の脱離量が１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは３．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上である絶縁層を用いることが好ましい。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、またはプラズマイマージョンイオン注入法、ならびに、プラズマ処理、酸素雰囲気下での加熱処理、または逆スパッタリング処理などを用いて行うことができる。酸素を添加するためのガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガスまたはオゾンガスなどを用いることができる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。
また、絶縁層１２４として、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層１２４を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層１２４の形成方法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）などを用いればよい。絶縁層１２４の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔導電層〕
導電層１０４、導電層１１０ａ、導電層１１０ｂ、導電層１１６、導電層１１８、導電層１２６ａ乃至導電層１２６ｄ、導電層１３０ａ乃至導電層１３０ｄは、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウムなどから選ばれた金属元素を１種以上含む材料を用いて形成することができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、前述した金属元素と酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料、酸素を含む導電性材料、および窒素を含む導電性材料を組み合わせた積層構造としてもよい。
なお、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄとしては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄを「コンタクトプラグ」という場合がある。
また、導電層１０４、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄに、不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
〔半導体層〕
半導体層１０８として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ）とも呼ぶ。）、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層１０８として有機物半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層１０８に酸化物半導体を用いるトランジスタ（ＯＳトランジスタとも呼ぶ。）を作製すると、オフ電流を極めて少なくすることができる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な半導体装置などを提供できる。また、出力電圧が大きく高耐圧な半導体装置を提供することができる。
また、例えば、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタ（「結晶性Ｓｉトランジスタ」ともいう。）は、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのように極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
［酸化物半導体］
以下に、本発明に係る酸化物半導体について詳細に説明する。
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物半導体である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
＜構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜ＣＡＣ−ＯＳの構成＞
次に、半導体層１０８として用いることのできる酸化物半導体の一種である、ＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
＜原子数比＞
次に、図２（Ａ）、図２（Ｂ）、および図２（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図２（Ａ）、図２（Ｂ）、および図２（Ｃ）には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図２（Ａ）、図２（Ｂ）、および図２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
また、図２（Ａ）、図２（Ｂ）、および図２（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図２（Ａ）に示す領域Ａは、酸化物半導体が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
酸化物半導体は、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなる。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図２（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、結晶粒界が少ない層状構造となりやすい、図２（Ａ）の領域Ａで示される原子数比を有することが好ましい。
特に、図２（Ｂ）に示す領域Ｂでは、領域Ａの中でも、ＣＡＡＣ−ＯＳとなりやすく、キャリア移動度も高い優れた酸化物半導体が得られる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
なお、酸化物半導体が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、酸化物半導体の性質が異なる場合がある。例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、酸化物半導体が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
［酸化物半導体を有するトランジスタ］
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、結晶粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル領域に用いることで、安定した電気特性を付与することができる。
＜バンド図＞
続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁層のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁層のバンド図と、酸化物半導体Ｓ１および酸化物半導体Ｓ２の積層構造、および積層構造に接する絶縁層のバンド図と、について、図３を用いて説明する。
図３（Ａ）は、絶縁層Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁層Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３（Ｂ）は、絶縁層Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁層Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図３（Ｃ）は、絶縁層Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、および絶縁層Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁層Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、および絶縁層Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図３（Ａ）、図３（Ｂ）、および図３（Ｃ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物半導体Ｓ１、および酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図２（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図２（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：２およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：４、およびその近傍値である原子数比を示している。
特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
＜トランジスタの作製方法＞
次に、図４乃至図６を用いて、図１に示すトランジスタ１００を有する半導体装置の作製方法の一例について説明する。
図４乃至図６中のＡ−Ｂ断面は、図１（Ａ）にＡ−Ｂの一点鎖線で示す部位の断面に相当する。また、図４乃至図６中のＣ−Ｄ断面は、図１（Ａ）にＣ−Ｄの一点鎖線で示す部位の断面に相当する。
［工程１］
まず、基板１０１上に絶縁層１０２および導電層１５４を順に形成する（図４（Ａ）参照。）。本実施の形態では、基板１０１として単結晶シリコン基板（ｐ型の半導体基板、またはｎ型の半導体基板を含む）を用い、絶縁層１０２として、ＣＶＤ法により酸化窒化シリコン膜を形成する。
［工程２］
次に、試料表面上にレジストマスクを形成する（図示せず。）。レジストマスクの形成は、フォトリソグラフィ法、印刷法、インクジェット法等を適宜用いて行うことができる。レジストマスクを印刷法やインクジェット法などで形成するとフォトマスクを使用しないため、製造コストを低減できる。
フォトリソグラフィ法によるレジストマスクの形成は、感光性レジストにフォトマスクを介して光を照射し、現像液を用いて感光した部分（または感光していない部分）のレジストを除去して行なうことができる。感光性レジストに照射する光は、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などがある。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。なお、レジストマスクの除去は、アッシングなどのドライエッチング法または専用の剥離液などを用いたウェットエッチング法で行うことができる。ドライエッチング法とウェットエッチング法の両方を用いてもよい。
当該レジストマスクをマスクとして用いて、導電層１５４の一部を選択的に除去して導電層１０４を形成する（図４（Ｂ）参照。）。その後、レジストマスクを除去する。なお、導電層１０４の形成時に、絶縁層１０２の一部も除去される場合がある。
［工程３］
次に、試料表面上に絶縁層１０６を形成する。本実施の形態では、絶縁層１０６としてＣＶＤ法により酸化窒化シリコン膜を形成する。次に、試料表面に化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理（「ＣＭＰ処理」ともいう。）を行なう。ＣＭＰ処理を行うことで試料表面の凹凸が低減し、この後形成される絶縁層や導電層の被覆性を高めることができる。
［工程４］
次に、試料表面上に半導体層１５８および導電層１６０を順に形成する（図４（Ｃ）参照。）。本実施の形態では、半導体層１５８を組成がＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いてスパッタリング法で形成する。このとき成膜温度を、室温以上２００℃以下とし、成膜ガスにおける酸素の割合を０％以上３０％以下とすると好ましい。また、導電層１８５としてスパッタリング法によりタングステン膜を形成する。
［工程５］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。次に、当該レジストマスクをマスクとして用いて、導電層１６０の一部を選択的に除去して、導電層１１０を形成する。次に、レジストを除去した後、導電層１１０をマスクとして半導体層１５８をエッチングして、半導体層１０８を形成する（図４（Ｄ）参照。）。
［工程６］
次に、試料表面上に絶縁層１６２を形成する（図４（Ｅ）参照。）。本実施の形態では、絶縁層１６２としてＣＶＤ法により酸化窒化シリコン膜を形成する。次に、試料表面にＣＭＰ処理を行なう。
次に、試料表面上にフォトリソグラフィ法によりレジストマスク１９０を形成する（図５（Ａ）参照。）。次に、レジストマスク１９０をマスクとして用いて、絶縁層１６２の一部を選択的に除去して、半導体層１０８の表面の一部と、導電層１０４の表面の一部を露出させ、絶縁層１１２を形成する（図５（Ｂ）参照。）。また、導電層１１０の一部を選択的に除去して、導電層１１０ａおよび導電層１１０ｂを形成する。この時、半導体層１０８の表面の一部も除去される場合がある。
［工程７］
次に、レジストマスク１９０を除去した後、試料表面上に絶縁層１１４および導電層１６６を順に形成する。本実施の形態では、絶縁層１１４としてＣＶＤ法により酸化窒化シリコン膜を形成し、導電層１６６としてタングステン膜を形成する（図５（Ｃ）参照。）。絶縁層１１４の厚さは、１ｎｍ以上２０ｎｍ以下とすると好ましく、８ｎｍ以上１０ｎｍ以下とするとより好ましい。導電層１０４の表面の一部を露出させてから、絶縁層１１４を形成するため、導電層１０４の表面上に直接薄い絶縁層１１４を形成することができる。これによって、作製されるトランジスタ１００において、フローティングゲートへの電荷の注入が可能となる。
［工程８］
次に、試料表面にＣＭＰ処理を行なう。ＣＭＰ処理によって、導電層１６６の一部が除去されることにより、導電層１１６及び導電層１１８が同時に形成される（図６（Ａ）参照。）。このとき、絶縁層１１２および絶縁層１１４の一部も除去され、絶縁層１１４ａおよび絶縁層１１４ｂが同時に形成される。ただし、絶縁層１１４の一部が除去されなくてもよく、絶縁層１１４ａおよび絶縁層１１４ｂが互いに接続されていてもよい。
［工程９］
次に、試料表面上に絶縁層１２０および絶縁層１２２を順に形成する。本実施の形態では、絶縁層１２０としてＣＶＤ法により酸化窒化シリコン膜を形成し、絶縁層１２２としてスパッタリング法により酸化アルミニウム膜を形成する。絶縁層１２２の形成のとき、スパッタリングガスとして用いる酸素の一部が絶縁層１２０、絶縁層１１２および絶縁層１１４ａに導入される。
［工程１０］
絶縁層１２２を形成した後、加熱処理を行う。絶縁層１２２の形成後に加熱処理を行うことで、絶縁層１２０、絶縁層１１２および絶縁層１１４ａに含まれている酸素を酸化物半導体層に導入することができる。
［工程１１］
次に、試料表面上に絶縁層１２４を形成する（図６（Ｂ）参照。）。本実施の形態では、絶縁層１２４として、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコンなどのＬｏｗ−ｋ材料を形成する。
［工程１２］
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。当該レジストマスクをマスクとして用いて、絶縁層１１２、絶縁層１２０、絶縁層１２２および絶縁層１２４それぞれの一部を除去して開口を形成する。
［工程１３］
次に、試料表面上に導電層を形成したあと、ＣＭＰ処理を行うことで、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄを形成する（図６（Ｃ）参照。）。本実施の形態では、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄとしてＣＶＤ法によりタングステン膜を形成する。なお、ＣＭＰ処理を行うとき、絶縁層１２４の表面の一部も除去される場合がある。
［工程１４］
次に、試料表面上に導電層を形成したあと、フォトリソグラフィ法によりレジストマスクを形成する。当該レジストマスクをマスクとして用いて当該導電層の一部を選択的に除去し、導電層１３０ａ、導電層１３０ｂ、導電層１３０ｃおよび導電層１３０ｄを形成する（図６（Ｃ）参照。）。本実施の形態では、導電層１３０ａ、導電層１３０ｂ、導電層１３０ｃおよび導電層１３０ｄとしてスパッタリング法によりタングステン膜を形成する。なお、導電層１３０ａ、導電層１３０ｂ、導電層１３０ｃおよび導電層１３０ｄの形成時に、絶縁層１２４の一部も除去される場合がある。
＜トランジスタの変形例＞
次に、図７乃至図１６を用いて、トランジスタ１００の変形例であるトランジスタ１００ｂ、トランジスタ１００ｃ、トランジスタ１００ｄ、トランジスタ１００ｅおよびトランジスタ１００ｆについて説明する。なお、変形例の説明において記載のない事項は、トランジスタ１００の説明を参照することができる。
なお、トランジスタ１００ｂ、トランジスタ１００ｃ、トランジスタ１００ｄ、トランジスタ１００ｅおよびトランジスタ１００ｆにおいて、一点鎖線Ｃ−Ｄで示す点Ｃから点Ｄに向かう方向が、チャネル幅方向であり、一点鎖線Ａ−Ｂで示す点Ａから点Ｂに向かう方向が、チャネル長方向である。また、トランジスタ１００ｂ、トランジスタ１００ｃ、トランジスタ１００ｄ、トランジスタ１００ｅおよびトランジスタ１００ｆにおいて、導電層１３０ｃから導電層１３０ｄに向かう方向が、チャネル幅方向であり、導電層１３０ａから導電層１３０ｂに向かう方向が、チャネル長方向であるということもできる。
まず、図７を用いてトランジスタ１００ｂについて説明する。トランジスタ１００ｂは、トランジスタ１００と同様の構造に、第２のコントロールゲートを加えた例である。図７（Ａ）には、トランジスタ１００ｂを有する半導体装置の上面図を示す。図７（Ａ）に示す一点鎖線Ａ−Ｂにおける当該半導体装置の断面を図７（Ｂ）に示す。また、図７（Ａ）に示す一点鎖線Ｃ−Ｄにおける当該半導体装置の断面を図７（Ｃ）に示す。
トランジスタ１００ｂは、トランジスタ１００と同様の構成に加えて、絶縁層１１４ｃと、導電層１１９とを有する。導電層１１９は、導電層１１８と同様に、絶縁層１１４ｃを介して導電層１０４に重ねて配置される。また、トランジスタ１００ｂ上には、導電層１２６ａ乃至導電層１２６ｄおよび導電層１３０ａ乃至導電層１３０ｄに加えて、導電層１３０ｅおよび導電層１２６ｅが配置される。導電層１３０ｅは、導電層１２６ｅを介して導電層１１９と電気的に接続される。
トランジスタ１００ｂにおいて、導電層１１８および導電層１１９は、いずれも導電層１０４に電荷を注入する機能を有する。以下では便宜上、導電層１０４をフローティングゲート、導電層１１８を第１のコントロールゲート、導電層１１９を第２のコントロールゲートとも呼ぶ。
トランジスタ１００ｂにおいてフローティングゲートへの電荷の注入を行うとき、トランジスタ１００ｂの第１のコントロールゲートおよび第２のコントロールゲートは、トランジスタ１００のトップゲートおよびコントロールゲートと同様に機能する。すなわち、第１のコントロールゲートと、第２のコントロールゲートとの両方を使用してフローティングゲートとして機能する導電層１０４への電荷の注入を行うことができる。
具体的には、一定時間、第１のコントロールゲートと第２のコントロールゲートとの電位差を大きくすると、第１のコントロールゲートとフローティングゲートとの電位差および第２のコントロールゲートとフローティングゲートとの電位差が大きくなる。このとき、例えば第２のコントロールゲートとフローティングゲートとの間の電位差を、第１のコントロールゲートとフローティングゲートとの間の電位差よりも大きくしたい場合には、図７（Ａ）に示すように、導電層１１９（第２のコントロールゲート）と導電層１０４（フローティングゲート）とが重なる領域の面積を、導電層１１８（第１のコントロールゲート）と導電層１０４（フローティングゲート）とが重なる領域の面積よりも小さくなるように、トランジスタ１００ｂを設計すればよい。このような設計とすると、第１のコントロールゲートと第２のコントロールゲートとの電位差を十分に大きくすることにより、第２のコントロールゲートから、Ｆ−Ｎトンネリングによるトンネル電流により、絶縁層を介して、フローティングゲートに電荷が注入される。
絶縁層１１４ｂおよび絶縁層１１４ｃの厚さは、導電層１０４と半導体層１０８とが重なる領域における絶縁層１０６の厚さより小さいと、フローティングゲートと第１のコントロールゲートまたは第２のコントロールゲートとの間にＦ−Ｎトンネリングによるトンネル電流が流れやすくなるため、好ましい。
より詳細な設計方法は、トランジスタ１００の説明を参酌することができる。なお、トランジスタ１００ｂの設計の際に式（１）を使用する場合には、式（１）中のＣＦＧＴＧをフローティングゲートと第２のコントロールゲートとの間の容量と読み替え、式（１）中のＣＦＧＣＧをフローティングゲートと第１のコントロールゲートとの間の容量と読み替え、式（１）中のＣＦＧＯＳには０を代入するとよい。
フローティングゲートに電荷が注入された後は、第１のコントロールゲートと第２のコントロールゲートとの電位差を小さくしても、フローティングゲートは電気的にフローティング状態であるため、注入された電荷を保持することができる。さらに保持された電荷によって、半導体層の電位を変化させることができるため、トランジスタ１００ｂのしきい値を変化させることができる。
トランジスタ１００ｂの作製方法において、導電層１１９の形成は、トランジスタ１００の作製方法において示した導電層１１８の形成と同様に行えばよい。これによって、導電層１１９は、導電層１１６および導電層１１８と同時に形成される。
導電層１１９には、導電層１１８と同様の材料を使用することができる。絶縁層１１４ｃには、絶縁層１１４ａおよび絶縁層１１４ｂと同様の材料を使用することができる。また、導電層１２６ｅには、導電層１２６ａ乃至導電層１２６ｄと同様の材料を使用することができる。また、導電層１３０ｅには、導電層１３０ａ乃至導電層１３０ｄと同様の材料を使用することができる。
次に、図８を用いて、トランジスタ１００ｃについて説明する。トランジスタ１００ｃは、半導体層を酸化物半導体層１０８ａ、酸化物半導体層１０８ｂおよび酸化物半導体層１０８ｃの三層構造で構成する場合の具体例である。図８（Ａ）には、トランジスタ１００ｃを有する半導体装置の上面図を示す。図８（Ａ）に示す一点鎖線Ａ−Ｂにおける当該半導体装置の断面を図８（Ｂ）に示す。また、図８（Ａ）に示す一点鎖線Ｃ−Ｄにおける当該半導体装置の断面を図８（Ｃ）に示す。
トランジスタ１００ｃは、絶縁層１０６の凸部上に、酸化物半導体層１０８ａを有し、酸化物半導体層１０８ａ上に、酸化物半導体層１０８ｂを有する。導電層１１０ａ及び導電層１１０ｂは、酸化物半導体層１０８ｂの上面の一部に接して配置される。また、酸化物半導体層１０８ｃは、酸化物半導体層１０８ｂの上面の他の一部および酸化物半導体層１０８ａおよび酸化物半導体層１０８ｂの側面の一部に接して配置される。
絶縁層１１４ａは、酸化物半導体層１０８ｃと接する。また、トランジスタ１００ｃは、導電層１０４と導電層１１６との間に、絶縁層１１４ａ及び酸化物半導体層１０８ｃを有する第１の領域と、導電層１０４と導電層１１６との間に、絶縁層１０６、酸化物半導体層１０８ａ乃至１０８ｃ、及び絶縁層１１４ａを有する第２の領域とを有する。
絶縁層１１４ａと、酸化物半導体層１０８ｃとが薄いため、第１の領域において導電層１１６から導電層１０４に電荷を注入することができる。酸化物半導体層１０８ｃの厚さは、例えば、１ｎｍ以上２０ｎｍ以下とすると好ましく、８ｎｍ以上１０ｎｍ以下とするとより好ましい。
酸化物半導体層１０８ａ、酸化物半導体層１０８ｂおよび酸化物半導体層１０８ｃと、絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。トランジスタ１００ｃは、酸化物半導体層１０８ａおよび酸化物半導体層１０８ｃを有することにより、チャネルとして機能する酸化物半導体層１０８ｂと当該トラップ準位とを遠ざけることができる。したがって、トランジスタ１００ｃの構成により当該トラップ準位の影響を抑えることができるため、トランジスタの信頼性を改善することができる。
次に、図９を用いてトランジスタ１００ｆについて説明する。トランジスタ１００ｆは、図７にて説明したトランジスタ１００ｂおよび図８にて説明したトランジスタ１００ｃを組み合わせた構造に類似する。図９（Ａ）には、トランジスタ１００ｆを有する半導体装置の上面図を示す。図９（Ａ）に示す一点鎖線Ａ−Ｂにおける当該半導体装置の断面を図９（Ｂ）に示す。また、図９（Ａ）に示す一点鎖線Ｃ−Ｄにおける当該半導体装置の断面を図９（Ｃ）に示す。
トランジスタ１００ｆは、トランジスタ１００と同様の構成に加えて、絶縁層１１４ｃと、導電層１１９とを有する。導電層１１９は、導電層１１８と同様に、絶縁層１１４ｃを介して導電層１０４に重ねて配置される。また、トランジスタ１００ｆ上には、導電層１２６ａ乃至導電層１２６ｄおよび導電層１３０ａ乃至導電層１３０ｄに加えて、導電層１３０ｅおよび導電層１２６ｅが配置される。導電層１３０ｅは、導電層１２６ｅを介して導電層１１９と電気的に接続される。
また、トランジスタ１００ｆは、絶縁層１０６の凸部上に、酸化物半導体層１０８ａを有し、酸化物半導体層１０８ａ上に、酸化物半導体層１０８ｂを有する。導電層１１０ａ及び導電層１１０ｂは、酸化物半導体層１０８ｂの上面の一部に接して配置される。また、酸化物半導体層１０８ｃは、酸化物半導体層１０８ｂの上面の他の一部および酸化物半導体層１０８ａおよび酸化物半導体層１０８ｂの側面の一部に接して配置される。
また、トランジスタ１００ｆは、トランジスタ１００ｂとは異なり、導電層１１８および導電層１１９の形成の後に導電層１１６を形成することにより、製造することができる。
その他、トランジスタ１００ｆの説明において記載のない事項は、トランジスタ１００ｂおよびトランジスタ１００ｃの説明を参照することができる。
トランジスタ１００ｆの作製方法について、図１０乃至図１２を用いて説明する。図１０乃至図１２中のＣ−Ｄ断面は、図９（Ａ）にＣ−Ｄの一点鎖線で示す部位の断面に相当する。
まず、トランジスタ１００の作製方法の工程１乃至工程６と同様の形成方法（図４参照。）により、基板１０１および絶縁層１０２上に、導電層１０４、絶縁層１０６、酸化物半導体層１０８ａ、酸化物半導体層１０８ｂおよび絶縁層１６２を形成する（図１０（Ａ）参照。）。
次に、試料表面上にマスク１９１を形成する（図１０（Ｂ）参照。）。次に、マスク１９１を用いて、絶縁層１６２の一部を選択的に除去して、導電層１０４の表面の一部を露出させ、絶縁層１６３を形成する（図１０（Ｃ）参照。）。このとき、本作製方法は、酸化物半導体層１０８ａおよび酸化物半導体層１０８ｂと重なる領域に位置する絶縁層１６２を除去しない点で、トランジスタ１００の作製方法とは異なる。
マスク１９１としては、フォトリソグラフィ法により形成したレジストマスク、もしくは、金属層と絶縁膜を積層し、パターニングすることにより形成したハードマスク、または、その両方の積層構造等を用いることができる。
次に、マスク１９１を除去した後、試料表面上に絶縁層１１５ａおよび導電層１６７ａを順に形成する（図１１（Ａ）参照。）。絶縁層１１５ａは、絶縁層１１４と同様の方法により形成すればよい。また、導電層１６７ａは、導電層１６６と同様の方法により形成すればよい。
次に、試料表面にＣＭＰ処理を行なう。ＣＭＰ処理によって、導電層１６７ａの一部が除去されることにより、導電層１１８及び導電層１１９が同時に形成される（図１１（Ｂ）参照。）。このとき、絶縁層１６３および絶縁層１１５ａの一部も除去され、絶縁層１１４ｂおよび絶縁層１１４ｃが同時に形成される。ただし、絶縁層１１５ａの一部が除去されなくてもよく、絶縁層１１４ｂおよび絶縁層１１４ｃが互いに接続されていてもよい。
次に、試料表面上にフォトリソグラフィ法によりレジストマスク１９２を形成する（図１１（Ｃ）参照。）。次に、レジストマスク１９２をマスクとして用いて、絶縁層１６３の一部を選択的に除去して、酸化物半導体層１０８ａおよび酸化物半導体層１０８ｂの表面の一部を露出させ、絶縁層１１２を形成する（図１２（Ａ）参照。）。
次に、レジストマスク１９２を除去した後、試料表面上に酸化物半導体層１５８ｃ、絶縁層１１５ｂおよび導電層１６７ｂを順に形成する（図１２（Ｂ）参照。）。絶縁層１１５ｂは、絶縁層１１４と同様の方法により形成すればよい。また、導電層１６７ｂは、導電層１６６と同様の方法により形成すればよい。
次に、試料表面にＣＭＰ処理を行なう。ＣＭＰ処理によって、導電層１６７ｂの一部が除去されることにより、導電層１１６が形成される（図１２（Ｃ）参照。）。またこのとき、酸化物半導体層１５８ｃの一部が除去されることにより、酸化物半導体層１０８ｃが形成される。
その後、トランジスタ１００を有する半導体装置の作製方法と同様にして、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄ、並びに導電層１３０ａ、導電層１３０ｂ、導電層１３０ｃおよび導電層１３０ｄを形成することで、図９に示すトランジスタ１００ｆを有する半導体装置を作製することができる。
次に、図１３を用いて、トランジスタ１００ｄについて説明する。トランジスタ１００ｄは、トランジスタ１００とは作製方法が異なる。図１３（Ａ）には、トランジスタ１００ｄを有する半導体装置の上面図を示す。図１３（Ａ）に示す一点鎖線Ａ−Ｂにおける当該半導体装置の断面を図１３（Ｂ）に示す。また、図１３（Ａ）に示す一点鎖線Ｃ−Ｄにおける当該半導体装置の断面を図１３（Ｃ）に示す。
トランジスタ１００ｄは、トランジスタ１００と同様に、基板１０１と、絶縁層１０２上に配置される。また、トランジスタ１００ｄは、トランジスタ１００と同様に、導電層１０４と、絶縁層１０６と、半導体層１０８と、導電層１１０ａと、導電層１１０ｂと、絶縁層１１４ａと、絶縁層１１４ｂと、導電層１１６と、導電層１１８と、を有する。また、トランジスタ１００ｄ上には、絶縁層１２０と、絶縁層１２２と、絶縁層１２４と、導電層１２６ａ乃至導電層１２６ｄと、導電層１３０ａ乃至導電層１３０ｄと、が配置される。ただし、トランジスタ１００ｄが有する絶縁層１１４ａ、絶縁層１１４ｂ、導電層１１６および導電層１１８の形状並びにトランジスタ１００ｄ上の絶縁層１２０の形状は、トランジスタ１００の有する絶縁層１１４ａ、絶縁層１１４ｂ、導電層１１６、導電層１１８並びにトランジスタ１００上の絶縁層１２０の形状とは異なっている。
トランジスタ１００ｄの作製方法について、図１４および図１５を用いて説明する。なお、トランジスタ１００ｄの作製方法において記載のない事項は、トランジスタ１００の作製方法を参照することができる。
図１４および図１５中のＡ−Ｂ断面は、図１３（Ａ）にＡ−Ｂの一点鎖線で示す部位の断面に相当する。また、図１４および図１５中のＣ−Ｄ断面は、図１３（Ａ）にＣ−Ｄの一点鎖線で示す部位の断面に相当する。
まず、基板１０１上に、導電層１０４、絶縁層１０６、半導体層１５８、導電層１６０を形成する（図１４（Ａ）、（Ｂ）、（Ｃ）参照。）。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。次に、当該レジストマスクをマスクとして用いて、導電層１６０の一部を選択的に除去して、導電層１６１を形成する（図１４（Ｄ）参照。）。このとき、半導体層１０８の表面の一部も除去される場合がある。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。次に、当該レジストマスクをマスクとして用いて、導電層１６１および半導体層１５８それぞれの一部を選択的に除去して、導電層１１０ａ、導電層１１０ｂおよび半導体層１０８を形成する。またこの時、絶縁層１０６の一部もエッチングされて、絶縁層１０６に凸部が形成され、導電層１０４の一部の領域の上面が露出される（図１４（Ｅ）参照。）。
次に、試料表面上に絶縁層１１４および導電層１６６を順に形成する（図１５（Ａ）参照）。
次に、試料表面上にフォトリソグラフィ法によりレジストマスクを形成する（図示せず。）。次に、当該レジストマスクをマスクとして用いて、導電層１６６の一部を選択的に除去して、導電層１１６および導電層１１８を形成する。また、絶縁層１１４の一部を選択的に除去して、絶縁層１１４ａおよび絶縁層１１４ｂを形成する（図１５（Ｂ）参照。）。ただし、絶縁層１１４の一部が除去されなくてもよく、絶縁層１１４ａおよび絶縁層１１４ｂが互いに接続されていてもよい。
次に、試料表面上に絶縁層１２０を形成した後、試料表面にＣＭＰ処理を行なう（図示せず。）。
次に、試料表面上に絶縁層１２２および絶縁層１２４を形成する（図１５（Ｃ）参照。）。絶縁層１２２を形成した後、加熱処理を行ってもよい。
その後、トランジスタ１００の作製方法と同様にして、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃおよび導電層１２６ｄ、並びに導電層１３０ａ、導電層１３０ｂ、導電層１３０ｃおよび導電層１３０ｄを形成することで、図１３に示すトランジスタ１００ｄを有する半導体装置を作製することができる。
トランジスタ１００、トランジスタ１００ｂ、トランジスタ１００ｃおよびトランジスタ１００ｆの導電層１１６，１１８を形成するためには、埋め込み性の高い材料を用いることが好ましいが、トランジスタ１００ｄの作製方法では、埋め込み性のよい材料を用いなくても、導電層１１６、導電層１１８を形成することができる。したがって、トランジスタ１００ｄの作製方法を使用すると、導電層の材料の選択肢が増加するため好ましい。
次に、図１６を用いて、トランジスタ１００ｅについて説明する。トランジスタ１００ｅは、トランジスタ１００ｄに構成要素を追加したトランジスタである。図１６（Ａ）には、トランジスタ１００ｅを有する半導体装置の上面図を示す。図１６（Ａ）に示す一点鎖線Ａ−Ｂにおける当該半導体装置の断面を図１６（Ｂ）に示す。また、図１６（Ａ）に示す一点鎖線Ｃ−Ｄにおける当該半導体装置の断面を図１６（Ｃ）に示す。
トランジスタ１００ｅは、トランジスタ１００ｄと異なり、基板１０１、絶縁層１０２、絶縁層１０３ａおよび絶縁層１０３ｂ上に配置される。また、トランジスタ１００ｅは、トランジスタ１００ｄと異なり、絶縁層１０６ａと、絶縁層１０６ｂと、導電層１０４ａと、導電層１０４ｂと、保護層１０５と、保護層１１１ａと、保護層１１１ｂと、保護層１１７ａと、保護層１１７ｂと、絶縁層１２１ａと、絶縁層１２１ｂと、を有する。また、トランジスタ１００ｅでは、半導体層を酸化物半導体層１０８ａ、酸化物半導体層１０８ｂおよび酸化物半導体層１０８ｃの三層構造で構成する。
絶縁層１０２、絶縁層１０３ａおよび絶縁層１０３ｂは、基板１０１上に配置される。絶縁層１０３ｂ上には絶縁層１０２が位置し、絶縁層１０３ｂおよび絶縁層１０６ａの一部を除去して導電層１０４ａおよび導電層１０４ｂが配置される。さらに、導電層１０４ａおよび導電層１０４ｂ上に保護層１０５が配置され、保護層１０５および絶縁層１０２上に絶縁層１０６ｂが配置されている。また、絶縁層１０６ｂ上に、酸化物半導体層１０８ａが設けられ、酸化物半導体層１０８ａ上に、酸化物半導体層１０８ｂが設けられている。
また、トランジスタ１００ｅは、酸化物半導体層１０８ｂの上面の一部に接する酸化物半導体層１０８ｃを有し、酸化物半導体層１０８ｃ上に絶縁層１１４ａを有し、絶縁層１１４ａ上に導電層１１６を有する。導電層１１６は、ゲート電極としての機能を有する。また、トランジスタ１００ｅは、酸化物半導体層１０８ｂの上面の他の一部に接する導電層１１０ａおよび導電層１１０ｂを有する。
また、トランジスタ１００ｅは、絶縁層１０６上に設けられた酸化物半導体層１０８ｃを有し、当該酸化物半導体層１０８ｃ上に、導電層１１８を有する。
また、トランジスタ１００ｅにおいて、導電層１１６上に保護層１１７ａが配置され、導電層１１０ａ上に保護層１１１ａが配置され、導電層１１０ｂ上に保護層１１１ｂが配置され、導電層１１８上に保護層１１７ｂが配置される。
また、トランジスタ１００ｅにおいて、絶縁層１２１ａおよび絶縁層１２１ｂが、絶縁層１０６、保護層１１７ａ、保護層１１１ａ、保護層１１１ｂおよび保護層１１７ｂ上に配置される。絶縁層１２１ｂ上には、絶縁層１２０、絶縁層１２２および絶縁層１２４が配置される。
また、導電層１３０ａ乃至導電層１３０ｄは、絶縁層１２４上に配置される。導電層１３０ａは、導電層１２６ａを介して導電層１１０ａと電気的に接続され、導電層１３０ｂは、導電層１２６ｂを介して導電層１１０ｂと電気的に接続され、導電層１３０ｃは、導電層１２６ｃを介して導電層１１６と電気的に接続され、導電層１３０ｄは、導電層１２６ｄを介して導電層１１８と電気的に接続される。
特に、絶縁層１０３ａ、絶縁層１０３ｂ、絶縁層１２１ａ、絶縁層１２１ｂおよび絶縁層１２２は、不純物および酸素の透過を抑制する機能を有する絶縁性材料を用いて形成することが好ましい。例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁材料を、単層で、または積層で用いればよい。例えば、不純物および酸素の透過を抑制する機能を有する絶縁性材料として、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、窒化シリコンなどを挙げることができる。
絶縁層１０３ａおよび絶縁層１０３ｂに不純物および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、基板１０１側から半導体層１０８への不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。絶縁層１２２に、不純物および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、絶縁層１２２よりも上層から半導体層１０８への不純物の拡散を抑制し、トランジスタの信頼性を高めることができる。
ここで、不純物とは、水素、および水に代表される不純物のことである。
保護層１０５、保護層１１１ａ、保護層１１１ｂ、保護層１１７ａおよび保護層１１７ｂには、酸素を放出しにくいおよび／または吸収しにくい材料を用いることで、導電層１０４ａ、導電層１０４ｂ、導電層１１０ａ、導電層１１０ｂ、導電層１１６および導電層１１８の酸化を抑制することができ、導電層１０４ａ、導電層１０４ｂ、導電層１１０ａ、導電層１１０ｂ、導電層１１６および導電層１１８が酸化されることにより起こりうるトランジスタ特性の劣化を抑制することができる。
保護層１０５、保護層１１１ａ、保護層１１１ｂ、保護層１１７ａおよび保護層１１７ｂには、絶縁性材料を用いてもよく、導電性材料を用いてもよい。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
＜半導体装置の構成＞
本実施の形態では、本明細書等に開示したトランジスタを用いた半導体装置の一例について説明する。
図１７は半導体装置５３０の断面図である。半導体装置５３０はトランジスタ１００、トランジスタ２８１および容量素子２４０を有する。
半導体装置５３０は、基板５０１としてｎ型半導体を用いる。トランジスタ２８１は、チャネル形成領域２８３、高濃度ｐ型不純物領域２８５、絶縁層２８６、導電層２８７、側壁２８８を有する。また、絶縁層２８６を介して側壁２８８と重なる領域に低濃度ｐ型不純物領域２８４を有する。絶縁層２８６はゲート絶縁層として機能できる。導電層２８７はゲートとして機能できる。トランジスタ２８１は、チャネル形成領域２８３が基板５０１の一部に形成される。
低濃度ｐ型不純物領域２８４は、導電層２８７形成後、側壁２８８形成前に、導電層２８７をマスクとして用いて不純物元素を導入することにより形成することができる。すなわち、低濃度ｐ型不純物領域２８４は、自己整合によって形成することができる。側壁２８８の形成後、高濃度ｐ型不純物領域２８５を形成する。なお、低濃度ｐ型不純物領域２８４は高濃度ｐ型不純物領域２８５と同じ導電型を有し、導電型を付与する不純物の濃度が高濃度ｐ型不純物領域２８５よりも低い。また、低濃度ｐ型不純物領域２８４は、状況に応じて設けなくてもよい。
トランジスタ２８１は、素子分離層５１４によって他のトランジスタと電気的に分離される。素子分離領域の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
また、半導体装置５３０は、トランジスタ２８１を覆う絶縁層５０５上に絶縁層５３１、絶縁層５３２、絶縁層５３３、絶縁層５３４、絶縁層５３５、および絶縁層５３６、を有する。また、半導体装置５３０は、絶縁層５０５上に導電層５２２、および導電層５２４を有する。
導電層５２２は、絶縁層５３１および絶縁層５３２に埋め込むように設けられている。また、導電層５２２は、絶縁層５０３、絶縁層５０４、および絶縁層５０５に設けられた導電層５２１を介してトランジスタ２８１と電気的に接続されている。
導電層５２４は、絶縁層５３５に埋め込むように設けられている。また、導電層５２４は、絶縁層５３３および絶縁層５３４に設けられた導電層５２３を介して導電層５２２と電気的に接続されている。
また、半導体装置５３０は、絶縁層５３６上に絶縁層１０３ａ、絶縁層１０３ｂを介してトランジスタ１００を有する。また、トランジスタ１００上に絶縁層１２０、絶縁層１２２および絶縁層５３９を有し、絶縁層５３９上に導電層５２７および導電層２４１を有する。また、導電層５２７および導電層２４１を覆う絶縁層２４２を有する。また、絶縁層２４２上に、導電層２４１を覆う導電層２４３を有する。
導電層２４１、絶縁層２４２、および導電層２４３が重なる領域が、容量素子２４０として機能する。導電層２４１を覆って導電層２４３を設けることで、導電層２４１の上面だけでなく側面も容量素子として機能することができる。
導電層５２７は、絶縁層５３９、絶縁層１２２、絶縁層１２０および絶縁層１１２の一部に設けられた導電層５２６を介してトランジスタ１００のソースまたはドレインと電気的に接続されている。
また、導電層２４３および絶縁層２４２上に絶縁層５３７を有し、絶縁層５３７上に導電層５２９を有し、導電層５２９上に絶縁層５３８を有する。導電層５２９は、絶縁層５３７の一部に設けられた導電層５２８を介して導電層５２７と電気的に接続されている。
絶縁層５３１、絶縁層５３２、絶縁層５３３、絶縁層５３４、絶縁層５３５、絶縁層５３６、絶縁層５３９、絶縁層２４２、絶縁層５３７、および絶縁層５３８は、上記実施の形態などに示した絶縁層と同様の材料および方法で形成することができる。また、導電層５２１、導電層５２２、導電層５２３、導電層５２４、導電層５２５、導電層５２６、導電層５２７、導電層２４１、導電層２４３、導電層５２８、および導電層５２９は、上記実施の形態などに示した導電層と同様の材料および方法で形成することができる。
また、導電層５２１、導電層５２２、導電層５２３、導電層５２４、導電層５２５、導電層５２６、導電層５２７、導電層５２８、および導電層５２９は、ダマシン法や、デュアルダマシン法などを用いて形成してもよい。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
＜記憶素子の一例その１＞
図１８（Ａ）に示す半導体回路は、トランジスタ２６２のソースまたはドレインの一方を、トランジスタ２６３のゲートおよび容量素子２５８の一方の電極に接続した記憶素子２５１ａの構成例を示している。また、図１８（Ｂ）に示す回路は、トランジスタ２６２のソースまたはドレインの一方を、容量素子２５８の一方の電極に接続した記憶素子２６１ａの構成例を示している。
記憶素子２５１ａおよび記憶素子２６１ａは、配線２５４およびトランジスタ２６２を介して入力された電荷を、ノード２５７に保持することができる。トランジスタ２６２にＯＳトランジスタを用いることで、長期間に渡ってノード２５７の電荷を保持することができる。
記憶素子２５１ａはトランジスタ２６３を有する。図１８（Ａ）ではトランジスタ２６３としてｐチャネル型のトランジスタを示しているが、ｎチャネル型のトランジスタを用いてもよい。例えば、トランジスタ２６３として、トランジスタ２８１またはトランジスタ２８２を用いてもよい。また、トランジスタ２６３としてＯＳトランジスタを用いてもよい。
ここで、図１８（Ａ）に示す記憶素子２５１ａおよび図１８（Ｂ）に示す記憶素子２６１ａについて、詳細に説明しておく。
記憶素子２５１ａは、第１の半導体を用いたトランジスタ２６３と第２の半導体を用いたトランジスタ２６２、および容量素子２５８を有している。
トランジスタ２６２は、上記実施の形態に開示したＯＳトランジスタを用いることができる。トランジスタ２６２にオフ電流が小さいトランジスタを用いることにより、ノード２５７に長期にわたり情報を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い記憶素子となる。
図１８（Ａ）において、配線２５２がトランジスタ２６３のソースまたはドレインの一方と電気的に接続され、配線２５３がトランジスタ２６３のソースまたはドレインの他方と電気的に接続される。また、配線２５４がトランジスタ２６２のソースまたはドレインの一方と電気的に接続され、配線２５５がトランジスタ２６２のゲートと電気的に接続されている。そして、トランジスタ２６３のゲート、トランジスタ２６２のソースまたはドレインの他方、および容量素子２５８の電極の一方は、ノード２５７と電気的に接続されている。また、配線２５６が容量素子２５８の電極の他方と電気的に接続されている。また、コントロールゲートが配線２５９と電気的に接続されている。配線２５９に供給する電位を制御することで、トランジスタ２６２のしきい値電圧を任意に変化させることができる。
図１８（Ａ）に示す記憶素子２５１ａは、ノード２５７に与えられた電荷を保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
〔書き込み動作、保持動作〕
記憶素子２５１ａの、情報の書き込み動作および保持動作について説明する。まず、配線２５５の電位を、トランジスタ２６２がオン状態となる電位にする。これにより、配線２５４の電位がノード２５７に与えられる。即ち、ノード２５７に所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下、「Ｌｏｗレベル電荷」、「Ｈｉｇｈレベル電荷」ともいう。）のどちらかが与えられるものとする。その後、配線２５５の電位を、トランジスタ２６２がオフ状態となる電位とすることで、ノード２５７に電荷が保持される（保持動作）。
なお、Ｈｉｇｈレベル電荷は、Ｌｏｗレベル電荷よりもノード２５７に高い電位を与える電荷とする。また、トランジスタ２６３にｐチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタ２６３のしきい値電圧よりも高い電位を与える電荷とする。また、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合、Ｈｉｇｈレベル電荷およびＬｏｗレベル電荷は、どちらもトランジスタ２６３のしきい値電圧よりも低い電位とする。すなわち、Ｈｉｇｈレベル電荷とＬｏｗレベル電荷は、どちらもトランジスタ２６３がオフ状態となる電位を与える電荷である。
〔読み出し動作・１〕
次に情報の読み出し動作について説明する。配線２５２に配線２５３の電位と異なる所定の電位（定電位）を与えた状態で、配線２５６に読み出し電位ＶＲを与えると、ノード２５７に保持されている情報を読み出すことができる。
Ｈｉｇｈレベル電荷により与えられる電位をＶＨ、Ｌｏｗレベル電荷により与えられる電位をＶＬとすると、読み出し電位ＶＲは、｛（Ｖｔｈ−ＶＨ）＋（Ｖｔｈ＋ＶＬ）｝／２とすればよい。なお、情報の読み出しをしないときの配線２５６の電位は、トランジスタ２６３にｐチャネル型のトランジスタを用いる場合はＶＨより高い電位とし、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合はＶＬより低い電位とすればよい。
例えば、トランジスタ２６３にｐチャネル型のトランジスタを用いる場合、トランジスタ２６３のＶｔｈが−２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを−２Ｖとすればよい。ノード２５７に書き込まれた電位がＶＨのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＨ、すなわち−１Ｖが印加される。−１ＶはＶｔｈよりも高いため、トランジスタ２６３はオン状態にならない。よって、配線２５３の電位は変化しない。また、ノード２５７に書き込まれた電位がＶＬのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＬ、すなわち−３Ｖが印加される。−３ＶはＶｔｈよりも低いため、トランジスタ２６３がオン状態になる。よって、配線２５３の電位が変化する。
また、トランジスタ２６３にｎチャネル型のトランジスタを用いる場合、トランジスタ２６３のＶｔｈが２Ｖであり、ＶＨを１Ｖ、ＶＬを−１Ｖとすると、ＶＲを２Ｖとすればよい。ノード２５７に書き込まれた電位がＶＨのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＨ、すなわち３Ｖが印加される。３ＶはＶｔｈよりも高いため、トランジスタ２６３はオン状態になる。よって、配線２５３の電位が変化する。また、ノード２５７に書き込まれた電位がＶＬのとき、配線２５６にＶＲが与えられると、トランジスタ２６３のゲートにＶＲ＋ＶＬ、すなわち１Ｖが印加される。１ＶはＶｔｈよりも低いため、トランジスタ２６３はオン状態にならない。よって、配線２５３の電位は変化しない。
配線２５３の電位を判別することで、ノード２５７に保持されている情報を読み出すことができる。
図１８（Ｂ）に示す記憶素子２６１ａは、トランジスタ２６３を有さない点が記憶素子２５１ａと異なる。また、容量素子２５８の他方の電極が、配線２６４と電気的に接続される。配線２６４の電位は固定電位であればどのような電位でもよい。例えば、配線２６４をＧＮＤとすればよい。記憶素子２６１ａも、記憶素子２５１ａと同様の動作により情報の書き込みが可能である。
〔読み出し動作・２〕
記憶素子２６１ａの、情報の読み出し動作について説明する。配線２５５にトランジスタ２６２がオン状態になる電位が与えられると、浮遊状態である配線２５４と容量素子２５８とが導通し、配線２５４と容量素子２５８の間で電荷が再分配される。その結果、配線２５４の電位が変化する。配線２５４の電位の変化量は、ノード２５７の電位（またはノード２５７に蓄積された電荷）によって、異なる値をとる。
例えば、ノード２５７の電位をＶ、容量素子２５８の容量をＣ、配線２５４が有する容量成分をＣＢ、電荷が再分配される前の配線２５４の電位をＶＢ０とすると、電荷が再分配された後の配線２５４の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、ノード２５７の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の配線２５４の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の配線２５４の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、配線２５４の電位を所定の電位と比較することで、情報を読み出すことができる。
以上に示した記憶素子は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図１９に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図１９（Ａ）に示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカ２９０６、操作スイッチ２９０７等を有する。また、携帯型ゲーム機２９００は、筐体２９０１の内側にアンテナ、バッテリなどを備える。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部２９０３と表示部２９０４とを有しているが、表示部の数は、これに限定されない。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
携帯型ゲーム機２９００に実施の形態１に記載の半導体装置を用いることにより携帯型ゲーム機２９００全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、携帯型ゲーム機２９００の制御情報や、制御プログラムなどを長期間保持することができる。
図１９（Ｂ）に示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
情報端末２９１０に実施の形態１に記載の半導体装置を用いることにより情報端末２９１０全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、情報端末２９１０の制御情報や、制御プログラムなどを長期間保持することができる。
図１９（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
ノート型パーソナルコンピュータ２９２０に実施の形態１に記載の半導体装置を用いることによりノート型パーソナルコンピュータ２９２０全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、ノート型パーソナルコンピュータ２９２０の制御情報や、制御プログラムなどを長期間保持することができる。
図１９（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
ビデオカメラ２９４０に実施の形態１に記載の半導体装置を用いることによりビデオカメラ２９４０全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、ビデオカメラ２９４０の制御情報や、制御プログラムなどを長期間保持することができる。
図１９（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
情報端末２９５０に実施の形態１に記載の半導体装置を用いることにより情報端末２９５０全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、情報端末２９５０の制御情報や、制御プログラムなどを長期間保持することができる。
図１９（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
情報端末２９６０に実施の形態１に記載の半導体装置を用いることにより情報端末２９６０全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、情報端末２９６０の制御情報や、制御プログラムなどを長期間保持することができる。
図１９（Ｇ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
自動車２９８０に実施の形態１に記載の半導体装置を用いることにより自動車２９８０全体の消費電力を低減させることができる。また、当該半導体装置を用いた記憶装置は、自動車２９８０の制御情報や、制御プログラムなどを長期間保持することができる。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
実施の形態１にて説明したトランジスタを作製し、その断面を観察した結果およびその電気的特性の測定を行った結果について説明する。
実施例は、実施の形態１において説明した方法により、図９にて説明したトランジスタ１００ｆと同様の構造となるように作製した。すなわち、実施例は、トランジスタ１００ｂと同様に、第２のコントロールゲートを有し、また、トランジスタ１００ｃと同様に、半導体層が酸化物半導体層１０８ａ、酸化物半導体層１０８ｂおよび酸化物半導体層１０８ｃの三層構造で構成される。
導電層１０４となる導電層１５４には、スパッタリング法により２５ｎｍ成膜した窒化タンタル膜を用いた（図４（Ａ）参照。）。当該窒化タンタル膜の成膜条件は、成膜時のチャンバー内圧力を０．６Ｐａとし、成膜時のパワーはＤＣ電源を用いて１ｋＷとし、スパッタリング用のガス流量をＡｒガス５０ｓｃｃｍ、窒素ガス１０ｓｃｃｍとし、基板ーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を室温とした。
当該窒化タンタル膜上に有機樹脂、およびレジストを塗布し、ＥＢ（Ｅｌｅｃｔｒｏｎ−Ｂｅａｍ）露光機を用いたリソグラフィによりレジストマスクを形成した。当該有機樹脂および当該窒化タンタル膜は、レジストマスクを介してＩＣＰドライエッチング法により加工処理を行った。処理条件は、エッチングガス流量として塩素６０ｓｃｃｍ、四フッ化メタン４０ｓｃｃｍ、ＩＣＰを２０００Ｗ、Ｂｉａｓを５０Ｗ、基板温度を４０℃、圧力を０．６７Ｐａとして、２２ｓｅｃ処理を行った。
絶縁層１０６には、プラズマＣＶＤ法で４０ｎｍ成膜した酸化窒化シリコン膜を用いた（図４（Ｃ）参照。）。当該酸化窒化シリコン膜の成膜条件は、成膜用ガス流量をシラン５ｓｃｃｍ、一酸化二窒素１０００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により１３３．３０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜時のパワーは４５Ｗとし、電極間の距離を２０ｍｍとし、成膜時の基板加熱温度を３２５℃とした。
当該酸化窒化シリコン膜を成膜後、ＣＭＰ法により平坦化処理を行い、当該窒化タンタル膜上の膜厚を４０ｎｍとした。
酸化物半導体層１０８ａとなる第１の酸化物半導体層には、スパッタリング法を用いてＩｎ：Ｇａ：Ｚｎ＝１：３：４（原子数比）の組成のターゲットを用いて５ｎｍを成膜したものを用いた（図示せず。）。酸化物半導体層１０８ａの成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量を酸素ガス４５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を２００℃とした。
酸化物半導体層１０８ｂとなる第２の酸化物半導体層には、スパッタリング法を用いてＩｎ：Ｇａ：Ｚｎ＝４：２：３の組成のターゲットを用いて１５ｎｍを成膜したものを用いた（図示せず。）。酸化物半導体層１０８ｂの成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量をＡｒガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を２００℃とした。
導電層１６０には、スパッタリング法により２０ｎｍ成膜したタングステン膜を用いた（図４（Ｃ）参照。）。当該タングステン膜の成膜条件は、成膜時のチャンバー内圧力を０．４Ｐａとし、成膜時のパワーはＤＣ電源を用いて１ｋＷとし、スパッタリング用のガス流量をＡｒガス５０ｓｃｃｍ、加熱したＡｒガス１０ｓｃｃｍとし、基板ーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を１３０℃とした。
当該タングステン膜上に有機樹脂、およびレジストを塗布し、ＥＢ露光機を用いたリソグラフィによりレジストマスクを形成した。当該有機樹脂および当該タングステン膜は、レジストマスクを介してＩＣＰドライエッチング法により加工処理を行った。処理条件は、エッチングガス流量として塩素６０ｓｃｃｍ、四フッ化メタン４０ｓｃｃｍ、ＩＣＰを２０００Ｗ、Ｂｉａｓを５０Ｗ、基板温度をー１０℃、圧力を０．６７Ｐａとして、１６ｓｅｃ処理を行った。
続いて、酸化物半導体層１０８ａとなる第１の酸化物半導体層および酸化物半導体層１０８ｂとなる第２の酸化物半導体層に対してドライエッチング法を用いて、エッチングガス流量はメタン１６ｓｃｃｍ、Ａｒガス３２ｓｃｃｍとし、ＩＣＰを６００Ｗ、Ｂｉａｓを５０Ｗ、基板加熱温度を７０℃として、エンドポイント検出を用いて処理を行った。
絶縁層１６２は、プラズマＣＶＤ法で成膜した酸化窒化シリコン膜を用いた（図４（Ｅ）参照。）。当該酸化窒化シリコン膜の成膜条件は、成膜用ガス流量をシラン５ｓｃｃｍ、一酸化二窒素１０００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により１３３．３０Ｐａとし、ＲＦ電源周波数を１３．５６ＭＨｚとし、成膜時のパワーは４５Ｗとし、電極間の距離を２０ｍｍとし、成膜時の基板加熱温度を３２５℃とし、酸化窒化シリコン膜を３５０ｎｍ成膜した。
当該酸化窒化シリコン膜を成膜後、ＣＭＰ法により平坦化処理を行った。
続いて、平坦化処理後、当該酸化窒化シリコン膜上にハードマスクとしてタングステン膜と酸化窒化シリコン膜の積層膜を成膜した。その後、有機樹脂膜、および化学増幅型レジストを塗布し、ＥＢ露光機を用いたリソグラフィによりレジストマスクを形成してハードマスクをパターニングし、マスク１９１を形成した（図１０（Ｂ）参照。）。次に、当該酸化窒化シリコン膜に対して、該レジストマスクおよび該ハードマスクからなるマスク１９１を介して、ＩＣＰドライエッチング法により加工処理を行った（図１０（Ｃ）参照。）。
ＩＣＰドライエッチング法の処理条件は、エッチングガス流量としてアルゴン８００ｓｃｃｍ、酸素３０ｓｃｃｍ、ヘキサフルオロ−１，３−ブタジエン２２ｓｃｃｍ、ＲＦ電源の電力を上側５００Ｗ、下側１１５０Ｗ、基板温度を２０℃、圧力を３．３Ｐａとして、４２ｓｅｃ処理を行った。
絶縁層１１５ａには、プラズマＣＶＤ法で成膜した酸化窒化シリコン膜を用いた。当該酸化窒化シリコン膜の成膜条件は、成膜用ガス流量をシラン１ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により４０Ｐａとし、ＲＦ電源周波数を６０ＭＨｚとし、成膜時のパワーは１５０Ｗとし、電極間の距離を２８ｍｍとし、成膜時の基板加熱温度を４００℃とし、当該酸化窒化シリコン膜を１０ｎｍ成膜した。
導電層１６７ａとして、ＡＬＤ法により５ｎｍ成膜した窒化チタン膜と、メタルＣＶＤ法により２５０ｎｍ成膜したタングステン膜を用いた（図１１（Ａ）参照。）。
当該窒化チタン膜の成膜条件は、四塩化チタン５０ｓｃｃｍで０．０５ｓｅｃ導入して絶縁層上に吸着後、窒素ガスを４５００ｓｃｃｍで０．２ｓｅｃ導入してパージ処理を行い、次いでアンモニアガスを２７００ｓｃｃｍで０．３ｓｅｃ導入し絶縁層に吸着後、窒素ガスを４０００ｓｃｃｍで０．３ｓｅｃ導入し、これを一つのサイクルとして、サイクル数により膜厚制御した。また、基板ステージ設定温度を４１２℃、圧力を６６７Ｐａ、基板ステージーガス射出ステージ間距離を３ｍｍとした。
当該タングステン膜の成膜条件は、成膜用ガス流量を６フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、および１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとし、基板ステージの設定温度を３９０℃とし、１５ｓｅｃで４１ｎｍ成膜した。
当該窒化チタン膜、当該タングステン膜を成膜後、ＣＭＰ法により当該酸化窒化シリコン膜が露出するまで平坦化処理を行った（図１１（Ｂ）参照。）。
続いて、平坦化処理後、当該酸化窒化シリコン膜上に有機樹脂膜、および化学増幅型レジストを塗布し、ＥＢ露光機を用いたリソグラフィによりレジストマスク１９２を形成した（図１１（Ｃ）参照。）。当該酸化窒化シリコン膜に対して、レジストマスク１９２を介して、ＩＣＰドライエッチング法により加工処理を行った。
続いて、上記処理により露出したタングステン膜に対してＩＣＰドライエッチング法により加工処理を行った。エッチング条件は、圧力を２．０Ｐａ、ＲＦ電源の電力を上部側１０００Ｗ、下側を２５Ｗ、エッチングガス流量として塩素４０ｓｃｃｍ、四フッ化メタン４０ｓｃｃｍ、基板温度をー１０℃として、２０ｓｅｃ処理を行った（図１２（Ａ）参照。）。
酸化物半導体層１０８ｃとなる酸化物半導体層１５８ｃには、スパッタリング法を用いてＩｎ：Ｇａ：Ｚｎ＝１：３：２の組成のターゲットを用いて５ｎｍを成膜したものを用いた（図１２（Ｂ）参照。）。酸化物半導体層１０８ｃの成膜条件は、成膜時のチャンバー内圧力を０．７Ｐａとし、成膜時のパワーはＤＣ電源を用いて０．５ｋＷとし、スパッタリング用のガス流量を酸素ガス４５ｓｃｃｍとし、サンプルーターゲット間の距離を６０ｍｍとし、成膜時の基板加熱温度を１３０℃とした。
絶縁層１１４となる絶縁層１１５ｂには、プラズマＣＶＤ法で成膜した酸化窒化シリコン膜を用いた。当該酸化窒化シリコン膜の成膜条件は、成膜用ガス流量をシラン１ｓｃｃｍ、一酸化二窒素８００ｓｃｃｍとし、成膜時のチャンバー内圧力を隔膜式バラトロンセンサーおよびＡＰＣバルブ制御により２００Ｐａとし、ＲＦ電源周波数を６０ＭＨｚとし、成膜時のパワーは１５０Ｗとし、電極間の距離を２８ｍｍとし、成膜時の基板加熱温度を３５０℃とし、当該酸化窒化シリコン膜を１０ｎｍ成膜した。
導電層１１６となる導電層１６７ｂとして、ＡＬＤ法により５ｎｍ成膜した窒化チタン膜と、メタルＣＶＤ法により２５０ｎｍ成膜したタングステン膜を用いた。
当該窒化チタン膜の成膜条件は、四塩化チタン５０ｓｃｃｍで０．０５ｓｅｃ導入してゲート絶縁層上に吸着後、窒素ガスを４５００ｓｃｃｍで０．２ｓｅｃ導入してパージ処理を行い、次いでアンモニアガスを２７００ｓｃｃｍで０．３ｓｅｃ導入しゲート絶縁層に吸着後、窒素ガスを４０００ｓｃｃｍで０．３ｓｅｃ導入し、これを一つのサイクルとして、サイクル数により膜厚制御した。また、基板ステージ設定温度を４１２℃、圧力を６６７Ｐａ、基板ステージーガス射出ステージ間距離を３ｍｍとした。
当該タングステン膜の成膜条件は、成膜用ガス流量を６フッ化タングステン２５０ｓｃｃｍ、水素２２００ｓｃｃｍ、および１７００ｓｃｃｍ（ガスラインを２系統に分けて使用）、アルゴン２０００ｓｃｃｍ、窒素２００ｓｃｃｍ、ステージ裏側用アルゴン４０００ｓｃｃｍとし、成膜時のチャンバー内圧力を１０６６６Ｐａとし、基板ステージの設定温度を３９０℃とし、１５ｓｅｃで４１ｎｍ成膜した。
当該窒化チタン膜、当該タングステン膜を成膜後、ＣＭＰ法により当該酸化窒化シリコン膜が露出するまで平坦化処理を行った（図１２（Ｃ）参照。）。
次に、絶縁層１２０、絶縁層１２２、絶縁層１２４を形成した後、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃ、導電層１２６ｄ、導電層１３０ａ、導電層１３０ｂ、導電層１３０ｃおよび導電層１３０ｄを形成した。以上が、実施例の作製方法である。
作製後、実施例の観察は、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｔｔａｎｃｅ Ｅｌｅｃｔｒｏｎ ｓｃｏｐｅ）により行い、装置は日立ハイテクノロジーズ社製ＨＤ−２３００を用いた。図２０および図２１に実施例の断面ＳＴＥＭ観察結果を示す。図２０（Ａ）は、例えば図９（Ｂ）に示す断面図に相当する方向の断面ＳＴＥＭ観察結果であり、図２０（Ｂ）、図２１（Ａ）および図２１（Ｂ）は、例えば図９（Ｃ）に示す断面図に相当する方向の断面ＳＴＥＭ観察結果である。
図２０及び図２１より、実施例は、導電層１０４と、絶縁層１０６と、酸化物半導体層１０８ａと、酸化物半導体層１０８ｂと、酸化物半導体層１０８ｃと、導電層１１０ａと、導電層１１０ｂと、絶縁層１１２と、絶縁層１１４ａと、絶縁層１１４ｂと、絶縁層１１４ｃと、導電層１１６と、導電層１１８と、導電層１１９と、を有することが示された。
なお、本実施例は、導電層１１９（第２のコントロールゲート）と導電層１０４（フローティングゲート）とが重なる領域の面積が、導電層１１８（第１のコントロールゲート）と導電層１０４（フローティングゲート）とが重なる領域の面積の約１０分の１の大きさとなるように作製したトランジスタである。
以下、導電層１１８における電位をＶＣ１、導電層１１９における電位をＶＣ２、導電層１１６における電位をＶｇ、導電層１１０ａまたは導電層１１０ｂのいずれか一方における電位をＶｓ、他方における電位をＶｄと呼ぶ。また、導電層１１０ａまたは導電層１１０ｂのいずれか一方と、導電層１１６との間に流れる電流をＩｄｓ、また、導電層１１０ａまたは導電層１１０ｂのいずれか一方と、導電層１１６との間の電位差をＶｄｓと呼ぶ。
図２２に、条件Ａ乃至条件Ｆに設定して測定した、実施例のＩｄｓ−Ｖｇｓ特性を示す。
条件Ａにおいては、ＶＣ１＝０Ｖ，ＶＣ２＝０Ｖ、Ｖｄｓ＝１．２Ｖとして、測定を行った。
条件Ｂにおいては、条件Ａの測定を行った後、ＶＣ１＝１６Ｖ、ＶＣ２＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｇ＝０Ｖの状態を５００μｓ保った後に、ＶＣ１＝０Ｖ，ＶＣ２＝０Ｖ、Ｖｄｓ＝１．２Ｖとして、測定を行った。
条件Ｃにおいては、条件Ｂの測定を行った後、ＶＣ１＝１８Ｖ、ＶＣ２＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｇ＝０Ｖの状態を５００μｓ保った後に、ＶＣ１＝０Ｖ，ＶＣ２＝０Ｖ、Ｖｄｓ＝１．２Ｖとして、測定を行った。
条件Ｄにおいては、条件Ｃの測定を行った後、ＶＣ１＝２０Ｖ、ＶＣ２＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｇ＝０Ｖの状態を５００μｓ保った後に、ＶＣ１＝０Ｖ，ＶＣ２＝０Ｖ、Ｖｄｓ＝１．２Ｖとして、測定を行った。
条件Ｅにおいては、条件Ｄの測定を行った後、ＶＣ１＝２２Ｖ、ＶＣ２＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｇ＝０Ｖの状態を５００μｓ保った後に、ＶＣ１＝０Ｖ，ＶＣ２＝０Ｖ、Ｖｄｓ＝１．２Ｖとして、測定を行った。
条件Ｆにおいては、条件Ｅの測定を行った後、ＶＣ１＝２４Ｖ、ＶＣ２＝０Ｖ、Ｖｓ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｇ＝０Ｖの状態を５００μｓ保った後に、ＶＣ１＝０Ｖ，ＶＣ２＝０Ｖ、Ｖｄｓ＝１．２Ｖとして、測定を行った。
図２２より、条件Ａ、条件Ｂ、条件Ｃ、条件Ｄ、条件Ｅ、条件Ｆの順に、トランジスタのしきい値電圧はプラス方向にシフトするということが示された。したがって、導電層１１８（第１のコントロールゲート）に電圧を印加することにより、トランジスタのしきい値電圧を変化させることができると示された。
１００ トランジスタ
１００ｂ トランジスタ
１００ｃ トランジスタ
１００ｄ トランジスタ
１００ｅ トランジスタ
１００ｆ トランジスタ
１０１ 基板
１０２ 絶縁層
１０３ａ 絶縁層
１０３ｂ 絶縁層
１０４ 導電層
１０４ａ 導電層
１０４ｂ 導電層
１０５ 保護層
１０６ 絶縁層
１０６ａ 絶縁層
１０６ｂ 絶縁層
１０８ 半導体層
１０８ａ 酸化物半導体層
１０８ｂ 酸化物半導体層
１０８ｃ 酸化物半導体層
１１０ 導電層
１１０ａ 導電層
１１０ｂ 導電層
１１１ａ 保護層
１１１ｂ 保護層
１１２ 絶縁層
１１４ 絶縁層
１１４ａ 絶縁層
１１４ｂ 絶縁層
１１４ｃ 絶縁層
１１５ａ 絶縁層
１１５ｂ 絶縁層
１１６ 導電層
１１７ａ 保護層
１１７ｂ 保護層
１１８ 導電層
１１９ 導電層
１２０ 絶縁層
１２１ａ 絶縁層
１２１ｂ 絶縁層
１２２ 絶縁層
１２４ 絶縁層
１２６ａ 導電層
１２６ｂ 導電層
１２６ｃ 導電層
１２６ｄ 導電層
１２６ｅ 導電層
１３０ａ 導電層
１３０ｂ 導電層
１３０ｃ 導電層
１３０ｄ 導電層
１３０ｅ 導電層
１５４ 導電層
１５８ 半導体層
１５８ｃ 酸化物半導体層
１６０ 導電層
１６１ 導電層
１６２ 絶縁層
１６３ 絶縁層
１６６ 導電層
１６７ａ 導電層
１６７ｂ 導電層
１８５ 導電層
１９０ レジストマスク
１９１ マスク
１９２ レジストマスク
２４０ 容量素子
２４１ 導電層
２４２ 絶縁層
２４３ 導電層
２５１ａ 記憶素子
２５２ 配線
２５３ 配線
２５４ 配線
２５５ 配線
２５６ 配線
２５７ ノード
２５８ 容量素子
２５９ 配線
２６１ａ 記憶素子
２６２ トランジスタ
２６３ トランジスタ
２６４ 配線
２８１ トランジスタ
２８２ トランジスタ
２８３ チャネル形成領域
２８４ 低濃度ｐ型不純物領域
２８５ 高濃度ｐ型不純物領域
２８６ 絶縁層
２８７ 導電層
２８８ 側壁
５０１ 基板
５０３ 絶縁層
５０４ 絶縁層
５０５ 絶縁層
５１４ 素子分離層
５２１ 導電層
５２２ 導電層
５２３ 導電層
５２４ 導電層
５２５ 導電層
５２６ 導電層
５２７ 導電層
５２８ 導電層
５２９ 導電層
５３０ 半導体装置
５３１ 絶縁層
５３２ 絶縁層
５３３ 絶縁層
５３４ 絶縁層
５３５ 絶縁層
５３６ 絶縁層
５３７ 絶縁層
５３８ 絶縁層
５３９ 絶縁層
２９００ 携帯型ゲーム機
２９０１ 筐体
２９０２ 筐体
２９０３ 表示部
２９０４ 表示部
２９０５ マイクロホン
２９０６ スピーカ
２９０７ 操作スイッチ
２９０８ スタイラス
２９１０ 情報端末
２９１１ 筐体
２９１２ 表示部
２９１３ カメラ
２９１４ スピーカ部
２９１５ 操作スイッチ
２９１６ 外部接続部
２９１７ マイク
２９２０ ノート型パーソナルコンピュータ
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９４０ ビデオカメラ
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作スイッチ
２９４５ レンズ
２９４６ 接続部
２９５０ 情報端末
２９５１ 筐体
２９５２ 表示部
２９６０ 情報端末
２９６１ 筐体
２９６２ 表示部
２９６３ バンド
２９６４ バックル
２９６５ 操作スイッチ
２９６６ 入出力端子
２９６７ アイコン
２９８０ 自動車
２９８１ 車体
２９８２ 車輪
２９８３ ダッシュボード
２９８４ ライト

Claims (5)

  1. 第１の導電層と、
    前記第１の導電層上の第１の絶縁層および第２の絶縁層と、
    前記第１の絶縁層上の半導体層と、
    前記第１の導電層及び前記半導体層上の第３の絶縁層と、
    前記第２の絶縁層上の第２の導電層と、
    前記第３の絶縁層上のゲート電極と、を有し、
    前記第１の導電層は、金属元素を含む材料、酸素を含む導電性材料、及び窒素を含む導電性材料のいずれか１以上を含み、
    前記第２の導電層は、金属元素を含む材料、酸素を含む導電性材料、及び窒素を含む導電性材料のいずれか１以上を含み、
    前記第１の導電層は、電気的にフローティング状態にあり、
    前記第１の導電層は、前記第１の絶縁層を介して前記半導体層と重なる領域と、前記第２の絶縁層を介して前記第２の導電層と重なる領域と、前記第３の絶縁層を介して前記ゲート電極と重なる領域と、を有し、
    前記第３の絶縁層は、前記第１の導電層の上面の一部および側面の一部と接する領域を有し、
    前記半導体層は、酸化物半導体、または有機半導体を含むトランジスタ。
  2. 請求項１において、
    前記第３の絶縁層の厚さは、前記第１の絶縁層の厚さよりも小さいトランジスタ。
  3. 請求項１または請求項２において、
    前記第１の絶縁層上の第４の絶縁層と、前記第４の絶縁層上の第４の導電層と、を有し、
    前記第４の導電層は、金属元素を含む材料、酸素を含む導電性材料、及び窒素を含む導電性材料のいずれか１以上を含むトランジスタ。
  4. 請求項３において、
    前記第４の絶縁層の厚さは、前記第１の絶縁層の厚さよりも小さいトランジスタ。
  5. 請求項１乃至請求項４のいずれか一に記載のトランジスタと、
    アンテナ、バッテリ、操作スイッチ、マイク、または、スピーカと、を有する電子機器。
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