JP6969982B2 - 負荷開放検出回路 - Google Patents

Description

本発明は、負荷に電源供給を行う負荷駆動回路等に設けられて、負荷の開放を検出する負荷開放検出回路に係り、特に、構成の簡素化、消費電力の低減等を図ったものに関する。

従来、負荷に電源電圧を供給する負荷駆動回路においては、その回路が組み込まれたシステムの動作状態を管理するため、負荷の断線や出力端子の短絡等の異常を検出する機能を備えることが多い。
特に、高い安全性が優先される自動車用のシステム等においては、必要な時に確実にシステムが機能するよう常時異常検出を実施している。このため、このようなシステム等に用いられる負荷駆動回路では、負荷駆動回路が動作してない状態にあっても負荷開放を検出することが求められる。

図３には、従来の負荷開放検出回路の構成例が示されており、以下、同図を参照しつつ従来回路について説明する。
まず、この従来の負荷開放検出回路１０１Ａは、ゲートドライブ回路Ｇ−ＤＲＶとトランジスタＱ１により構成された負荷駆動回路１０２Ａに設けられたものである。
かかる負荷開放検出回路１０１Ａは、電源端子４１と出力端子４２の間に設けられた抵抗器Ｒ１と比較回路ＣＯＭＰを有して構成されている。

この負荷開放検出回路１０１Ａは、出力端子４２の電圧が抵抗器Ｒ１と負荷抵抗ＲＬにより抵抗分圧されることを利用し、その分圧電圧を比較回路ＣＯＭＰにより基準電圧ＶＲと比較することで負荷開放の有無を検出可能としたものである。

以下、具体的に説明すれば、先ず、電源電圧をＶＣＣ、出力端子４２の電圧をＶＯＵＴ、基準電圧をＶＲとすると、出力電圧ＶＯＵＴは、ＶＯＵＴ＝｛ＲＬ／（Ｒ１＋ＲＬ）｝×ＶＣＣと表される。
したがって、負荷抵抗ＲＬの抵抗値が高くなると出力電圧ＶＯＵＴも高くなり、ＶＯＵＴ≦ＶＲの場合は正常であるとして比較回路ＣＯＭＰは、正常に対応する所定の出力電圧を出力する。

また、ＶＯＵＴ＞ＶＲ、すなわち、負荷抵抗がＲＬ＞｛ＶＲ／（ＶＣＣ−ＶＲ）｝×Ｒ１となる場合には、負荷開放と判断され、比較回路ＣＯＭＰは、正常時とは逆論理の出力状態となる。

ところで、上述の従来回路において、抵抗器Ｒ１は、例えば、非特許文献１に示されたように、半導体集積回路内に内蔵する方法と、非特許文献２に示されたように、負荷開放検出機能を使用する場合のみ外部に接続する方法がある。

東芝製TPD1055FAデータシート、2013年12月10日 Infineon製BTT6020-IEKAデータシート、2105年3月4日

非特許文献１に示された方法の場合、Ｒ１＝１００ｋΩであり、通常、ＲＬ＜＜Ｒ１であるので、負荷が正常に接続されている場合でも、負荷駆動回路１０２Ａが動作してない待機状態において、抵抗器Ｒ１にはＶＣＣ／Ｒ１の電流が流れる。
例えば、一例を挙げれば、ＶＣＣ＝１２Ｖとすると、この場合、抵抗器Ｒ１には１２０μＡの電流が流れることになる。

また、非特許文献２に示されたように抵抗器Ｒ１を外部に設ける構成を採る場合、外部に抵抗器Ｒ１を設けるための設置スペースを別途設ける必要がある。
さらに、負荷駆動回路１０２Ａが待機状態にある場合、常時、抵抗器Ｒ１に電流が流れないようにするためには、別途、電流を遮断するためのスイッチと、このスイッチの動作を制御する回路が必要となる。

このように、従来の負荷開放検出回路１０１Ａにおいては、負荷駆動回路１０２Ａが待機状態であっても電源端子４１からグランドに対して抵抗器Ｒ１と負荷ＲＬを介してＶＣＣ／（Ｒ１＋ＲＬ）の電流が流れ続け、しかも、電源電圧を高くすると、それに比例して電流が増加してしまう。

さらに、負荷開放として判断される際の負荷抵抗値ＲＬの閾値も、先に述べたようにＲＬ＞｛ＶＲ／（ＶＣＣ−ＶＲ）｝×Ｒ１であることから、電源電圧の変動により変化してしまうという問題がある。
またさらに、従来の負荷開放検出回路１０１Ａは、基準電圧ＶＲと負荷駆動回路１０２Ａの出力電圧とを比較する構成のため、一般的には差動回路を用いることとなり、回路規模が大きくなってしまうという問題も発生する。

本発明は、上記実状に鑑みてなされたもので、簡易な回路構成で、電源電圧の変化に影響されることなく低消費電流で、安定、かつ、信頼性の高い負荷開放検出を可能とする負荷開放検出回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る負荷開放検出回路は、
ドレインが電源端子に、ソースが出力端子に、それぞれ接続された負荷駆動トランジスタと、前記負荷駆動トランジスタのゲート・ソース間電圧を制御し、当該負荷駆動トランジスタの導通、非導通を制御可能に構成されたゲートドライブ回路とを具備してなる負荷駆動回路により駆動され、前記出力端子とグランドとの間に接続された負荷の開放を検出する負荷開放検出回路において、
前記負荷開放検出回路は、前記負荷駆動回路の前記電源端子と前記出力端子の間に定電流素子が接続され、前記出力端子にはダイオードのアノードが接続され、当該ダイオードのカソードには、デプレッション型の検出回路用第１のトランジスタのドレインが接続され、前記検出回路用第１のトランジスタのゲートとソースは相互に接続されると共に、カレントミラー回路の入力側に接続され、前記カレントミラー回路の出力側は抵抗器を介して検出回路用電源端子に接続されると共に、インバータの入力段に接続され、前記負荷が開放状態となった場合に、前記インバータにより論理値Ｈｉｇｈに相当する開放検出信号を出力可能に構成され、少なくとも前記ゲートドライブ回路と共に半導体集積回路として形成されてなるものである。

本発明によれば、電源電圧が高くなっても消費電流が増加することなく、電源電圧が変わっても負荷開放検出の閾値が変動することなく、安定、かつ、信頼性の高い負荷開放検出を実現することができるという効果を奏するものである。

本発明の実施の形態における負荷開放検出回路の第１の回路構成例を示す回路図である。 本発明の実施の形態における負荷開放検出回路の第２の回路構成例を示す回路図である。 従来の負荷開放検出回路の回路構成例を示す回路図である。

以下、本発明の実施の形態について、図１及図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における負荷開放検出回路の第１の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における負荷開放検出回路１０１は、負荷駆動回路１０２によって電源供給を受ける負荷３０が開放状態となったことを検出するものである。

最初に、負荷駆動回路１０２について説明する。
本発明の実施の形態における負荷駆動回路１０２は、基本的に従来同様の回路構成を有してなるものである。
すなわち、負荷駆動回路１０２は、負荷駆動トランジスタ（図１においては「Ｑ１」と表記）２１とゲートドライブ回路（図１においては「Ｇ−ＤＲＶ」と表記）２２とを有して構成されたものとなっている。

ゲートドライブ回路２２は、ｎチャンネルＭＯＳＦＥＴを用いた負荷駆動トランジスタ２１の動作制御を行うよう構成されたものである。
ゲートドライブ回路２２は、負荷駆動トランジスタ２１のゲート・ソース間電圧を制御することで、負荷駆動トランジスタ２１の導通、非導通を制御可能に構成されたものとなっている。

負荷駆動トランジスタ２１のドレインは電源端子２５に接続される一方、ソースは、出力端子２６に接続されている。
出力端子２６とグランドとの間には、負荷３０が接続されている。

かかる構成の負荷駆動回路１０２は、負荷開放検出回路１０１と同一半導体基板上に形成されることを前提としている。
但し、負荷駆動トランジスタ２１は、負荷開放検出回路１０１と同一半導体基板上に形成されたもの、又は、別の半導体基板上に形成されたディスクリート型トランジスタのいずれであっても良い。

負荷開放検出回路１０１は、検出回路用第１乃至第５のトランジスタ（図１においては、それぞれ「Ｑdet1」、「Ｑdet2」、「Ｑdet3」、「Ｑdet4」、「Ｑdet5」と表記）１〜５と、ダイオード（図１においては「Ｄ１」と表記）６と、定電流素子１０と、抵抗器（図１においては「Ｒ１」と表記）１１を有して構成されている。

本発明の実施の形態において、検出回路用第１のトランジスタ１にはデプレッション型のｎチャンネルＭＯＳＦＥＴが用いられている。
検出回路用第２及び第３のトランジスタ２，３には、ｎｐｎトランジスタが、検出回路用第４のトランジスタ４には、ｎチャンネルＭＯＳＦＥＴが、検出回路用第５のトランジスタ５には、ｐチャンネルＭＯＳＦＥＴが、それぞれ用いられている。

電源端子２５と出力端子２６との間に定電流素子１０が接続され、出力端子２６には、ダイオード６のアノードが接続されている。
定電流素子１０は、具体的には、検出回路用第１のトランジスタ１同様のデプレッション型トランジスタのゲートとソースを相互に接続して構成された定電流源を用いるのが好適である。

また、定電流素子１０は、この負荷開放検出回路１０１が用いられている半導体集積回路の電流源の電流をカレントミラー回路を介して定電流が得られるよう構成したものであっても良い。
なお、いずれの構成であっても、定電流値は検出回路用第１のトランジスタ１の飽和電流より大きな値に設定する。
上述の負荷開放検出回路１０１を構成する各素子は、全てゲートドライブ回路２２と同一半導体基板上に形成されている。

ダイオード６のカソードは、検出回路用第１のトランジスタ１のドレインに接続され、検出回路用第１のトランジスタ１のソースは、ゲートと共に、カレントミラー回路の入力側となる検出回路用第２のトランジスタ２のコレクタに接続されている。

検出回路用第１のトランジスタ１は、上述のようにゲートとソースが相互に接続されて、いわゆるダイオード接続状態とされており、飽和領域で動作させた際の飽和電流が数μＡ程度となるようにサイズ設定がなされている。

検出回路用第２及び第３のトランジスタ２，３は、カレントミラー回路を構成している。
すなわち、まず、検出回路用第２のトランジスタ２はコレクタとベースが、検出回路用第３のトランジスタ３のベースと相互に接続されている。
検出回路用第２及び第３のトランジスタ２，３のエミッタは、共にグランドに接続されている。

そして、カレントミラー回路の出力側となる検出回路用第３のトランジスタ３のコレクタは、抵抗器１１を介して検出回路用電源端子１５に接続されると共に、検出回路用第４及び第５のトランジスタ４，５のゲート（インバータの入力段）に接続されている。
検出回路用第４及び第５のトランジスタ４，５は、インバータを構成するものとなっている。

すなわち、検出回路用第４のトランジスタ４のドレインと検出回路用第５のトランジスタ５のドレインは、相互に接続されると共に、検出出力端子（図１においては「ＯＰ」と表記）１６に接続されている。
また、検出回路用第４のトランジスタ４のソースは、グランドに接続される一方、検出回路用第５のトランジスタ５のソースは、検出回路用電源端子１５に接続されている。

次に、かかる構成における回路動作について説明する。
最初に、負荷駆動回路１０２が負荷３０を駆動している場合について説明する。
負荷駆動回路１０２の動作状態にあっては、ゲートドライブ回路２２により負荷駆動トランジスタ２１がオンとされ、負荷３０には電流が流れる。
通常、負荷駆動トランジスタ２１のオン抵抗は、負荷３０よりはるかに低抵抗であるため、出力端子２６は電源電圧ＶＣＣ１と同程度の電位となる。

本発明の実施の形態における負荷開放検出回路１０１は、負荷駆動回路１０２が待機状態（非動作状態）にある場合における負荷開放検出を目的とするものであるので、負荷駆動回路１０２の動作状態における検出出力端子１６の出力ＯＰの状態は基本的に不問であるが、検出回路用第１のトランジスタ１の耐圧については、次述するように所定の耐圧が必要とされる。

すなわち、負荷駆動回路１０２が待機状態にあっても、出力端子２６に接続されたダイオード６を介して、検出回路用第１及び第２のトランジスタ１，２、グランドに至る経路に検出回路用第１のトランジスタ１の飽和電流に相当する数μＡの電流が流れる。このため、ダイオード６と検出回路用第２のトランジスタ２には、ＰＮ接合の順方向電圧である０．７Ｖ程度の電圧降下しか生じないため、検出回路用第１のトランジスタ１のドレイン・ソース間に大半の電圧が印加されることとなる。それ故、検出回路用第１のトランジスタ１には、ドレイン・ソース間耐圧電圧が電源端子２５における電圧より高いトランジスタを用いる必要がある。

さらに、負荷駆動トランジスタ２１がオフ状態となり、負荷駆動が停止された際、負荷３０にインダクタンス成分があると、負荷３０の両端に逆起電力が発生し、出力端子２６の電圧は、過渡的にグランド電位よりも低い負電圧となる。
この時、出力端子２６が、Ｐ型半導体基板と負荷開放検出回路１０１を構成する素子との間に形成される寄生ダイオードによりグランド電位にクランプされてしまうと、負荷３０に蓄積されたインダクタンス成分によりエネルギー放出が促進されず、負荷駆動のオフ時間が著しく遅延することになる。

これは、Ｐ型半導体基板上に検出回路用第１のトランジスタ１に用いられたデプレッション型トランジスタを形成すると、ドレインにＰ型半導体基板（グランド）との寄生ダイオードが形成されるため、検出回路用第１のトランジスタ１のドレインを出力端子２６に接続することで、前述したようなオフ時の遅延を生ずることになる。

本発明の実施の形態においては、出力端子２６にダイオード６のアノードを接続し、カソードに検出回路用第１のトランジスタ１のドレインを接続することで、出力端子２６に上述した寄生ダイオードが接続されることなく負荷３０にインダクタンス成分があっても適正なオフ時間で負荷駆動回路１０２がオフされるようになっている。

次に、負荷駆動回路１０２が負荷３０を駆動していない待機状態において、負荷３０が正常に接続されている場合における負荷開放検出回路１０１の動作について説明する。
この場合、ゲートドライブ回路２２により負荷駆動トランジスタ２１のゲート・ソース間電圧は、閾値電圧より低くなるように制御されて負荷駆動トランジスタ２１はオフ状態とされるため、出力端子２６には電流は流れない。

出力端子２６に接続された定電流素子１０は、負荷開放検出のために定電流を出力端子２６に出力している。
出力端子２６からグランドに至る電流経路としては、下記する３つの経路がある。
１）負荷３０を介してグランドへ至る経路
２）ダイオード６、検出回路用第１及び第２のトランジスタ１，２を介してグランドへ至る経路
３）負荷駆動トランジスタ２１のソースからゲートドライブ回路２２を介してグランドへ至る経路

この３つの経路の内、３）の第３の経路については、出力端子２６は負電圧から電源電圧まで変動し、この変動に追従して負荷駆動トランジスタ２１のソースとゲートの電位も変動する必要があるため、ソース及びゲートいずれもグランドに対して高抵抗となっており、一般的に、この経路は数百ｋΩの抵抗と見なして良い。

負荷３０が正常に接続されていれば、１）の第１の経路が他の経路よりもはるかに低抵抗であり、ほとんどの電流がこの経路を流れる。
例を挙げれば、例えば、負荷３０の抵抗値が１０Ω、定電流素子１０の出力電流が２０μＡとすると、出力端子２６の電圧は、０．２ｍＶであり、グランド電位とほぼ同電位と見なすことができる。

かかる状況にあって、ダイオード６を経由して負荷開放検出回路１０１に電流は流入しない。このため、検出回路用第２のトランジスタ２とカレントミラーを構成する検出回路用第３のトランジスタ３のコレクタと抵抗器１１の接続点の電位は、検出回路用電源電圧ＶＣＣ２と等しくなり、検出回路用第４及び第５のトランジスタ４，５で構成されるインバータの出力は、負荷３０が正常に接続されていることを表す論理値Ｌｏｗに相当する電圧（グランド電位）となる。

次に、負荷駆動回路１０１が負荷３０を駆動していない待機状態にあって、負荷３０が断線、又は、接続不良により著しく高抵抗状態となった場合の動作について説明する。
この場合、負荷３０を経由して流れる電流が極端に減少することで出力端子２６の電圧が上昇し、負荷開放検出回路１０１のダイオード６へ電流が流入されることで負荷開放が、次述するようにして検出されることとなる。

まず、負荷開放が検出されるためには、検出回路用第１のトラジスタ１が飽和領域で動作し、定電流を流す必要がある。
この定電流をＩＣ２、検出回路用第１のトラジスタ１の飽和電圧をＶＤ２、ＩＣ２がダイオード６に流れた際の順方向電圧をＶＤ１、検出回路用第２のトランジスタ２のベース・エミッタ間電圧をＶＢ３とすると、負荷開放検出時の出力端子２６における電圧は、ＶＤ１＋ＶＤ２＋ＶＢ３となる。

この場合、先の３）の第３の経路にも電流が流れるので、負荷開放検出時の電圧における３つ目の電流経路の抵抗をＲＧＤとすると、この経路に流れる電流は、（ＶＤ１＋ＶＤ２＋ＶＢ３）／ＲＧＤと表せる。
負荷３０が完全に断線した場合でも、定電流素子１０は、先に述べた２）の２つ目の経路と、３）の３つ目の経路に流れる電流を供給できる必要があるため、定電流素子１０の定電流は、ＩＣ１＞ＩＣ２＋（ＶＤ１＋ＶＤ２＋ＶＢ３）／ＲＧＤを満たす大きさに設定されている。
なお、上述の不等式において、”ＩＣ１”は定電流素子１０が出力する定電流であるとする。

さらに、負荷開放検出回路１０１に流入する電流は、最大でＩＣ２であるので、検出回路用第２及び第３のトランジスタ２，３のカレントミラー比をＮとすると、抵抗器１１に生ずる電圧降下ＩＣ２×Ｎ×Ｒ１で、検出回路用第４及び第５のトランジスタ４，５によるインバータの出力が、確実に反転するようにＮと抵抗器１１の抵抗値Ｒ１の値を設定する必要がある。
このような設定を行うことで、検出出力端子１６は論理値Ｈｉｇｈに相当する電位（ＶＣＣ２と同電位）となり、負荷開放が生じたことを表す開放検出信号が出力されるものとなっている。

このように、負荷駆動回路１０２が待機状態にあって、負荷３０が正常に接続された状態において消費される電流は、定電流素子１０による電流のみであり、この定電流は電源電圧に依存しないため、電源電圧の変動に伴い変動することはない。この定電流素子１０に流れる定電流は、ゲートドライブ回路２２の回路構成に依存するものではあるが、電流値は数十μＡ程度の大きさに設定できる。

また、負荷開放検出回路１０１に流入する電流により負荷開放が検出されるよう構成しているため、負荷開放の検出感度が電源電圧により変動することなく安定、かつ、信頼性の高い検出が可能となっている。

次に、本発明の実施の形態における負荷開放検出回路１０１の第２の回路構成例について、図１を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、検出用第２及び第３のトランジスタ２，３として、図１におけるｎｐｎトランジスタに代えて、ｎチャンネルＭＯＳＦＥＴを用いた点が、第１の回路構成例と異なるもので、他の構成部分については、第１の回路構成例と同一の構成を有するものである。

以下、具体的な回路構成について説明する。
検出回路用第２のトランジスタ２のドレインは、検出回路用第１のトランジスタ１のソースと接続されると共に、検出回路用第２及び第３のトランジスタ２，３のゲートと相互に接続されている。

検出回路用第２及び第３のトランジスタ２，３のソースは、共にグランドに接続される一方、検出回路用第３のトランジスタ３のドレインは、抵抗器１１を介して検出回路用電源端子１５に接続されると共に、検出回路用第４及び第５のトランジスタ４，５のゲートに接続されている。
なお、かかる構成における回路動作については、図１に示された第１の回路構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略する。

簡易な回路構成で、電源電圧の変化に影響されることなく低消費電流で、安定、かつ、信頼性の高い負荷開放検出が所望される負荷開放検出回路に適用できる。

１〜５…検出回路用第１乃至第５のトランジスタ
６…ダイオード
１０…定電流素子

Claims (1)

1. ドレインが電源端子に、ソースが出力端子に、それぞれ接続された負荷駆動トランジスタと、前記負荷駆動トランジスタのゲート・ソース間電圧を制御し、当該負荷駆動トランジスタの導通、非導通を制御可能に構成されたゲートドライブ回路とを具備してなる負荷駆動回路により駆動され、前記出力端子とグランドとの間に接続された負荷の開放を検出する負荷開放検出回路において、
   前記負荷開放検出回路は、前記負荷駆動回路の前記電源端子と前記出力端子の間に定電流素子が接続され、前記出力端子にはダイオードのアノードが接続され、当該ダイオードのカソードには、デプレッション型の検出回路用第１のトランジスタのドレインが接続され、前記検出回路用第１のトランジスタのゲートとソースは相互に接続されると共に、カレントミラー回路の入力側に接続され、前記カレントミラー回路の出力側は抵抗器を介して検出回路用電源端子に接続されると共に、インバータの入力段に接続され、前記負荷が開放状態となった場合に、前記インバータにより論理値Ｈｉｇｈに相当する開放検出信号を出力可能に構成され、少なくとも前記ゲートドライブ回路と共に半導体集積回路として形成されてなることを特徴とする負荷開放検出回路。

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