JP6955062B2 - 半導体装置、電子部品、及び電子機器 - Google Patents

Description

本発明の一態様は、半導体装置、電子部品、又は電子機器に関する。

又は、本発明の一態様は、物、方法、又は製造方法に関する。又は、本発明の一態様は
、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）
に関する。また、本発明の一態様は、表示装置、発光装置、蓄電装置、記憶装置、それら
の駆動方法又はそれらの製造方法に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有す
る場合がある。

表示装置の駆動回路は、表示部の多階調化、及び高精細化に対応するため、高性能化が
求められている。そのため、表示装置の駆動回路、特にソースドライバには、ＩＣ（Ｉｎ
ｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；以下ドライバＩＣともいう）が採用されている（例
えば、特許文献１を参照）。

近年、スマートフォンやタブレットなどの携帯端末用に、小型な表示装置が要求されて
いる。また、近年、デジタルビデオの規格として、水平７６８０×垂直４３２０の画素数
を持つ８Ｋ ＵＨＤ（８Ｋ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖ
ｉｓｉｏｎ）が提案されるなど、表示装置の高精細化が要求されている。

特開２００７−２８６５２５号公報

表示装置の小型化と高精細化が進むほど、それに実装されるドライバＩＣは、小型化と
、高速動作が要求される。

本発明の一態様は、小型なドライバＩＣを提供することを課題の一とする。または、本
発明の一態様は、幅の狭いドライバＩＣを提供することを課題の一とする。または、本発
明の一態様は、高速動作が可能なドライバＩＣを提供することを課題の一とする。または
、本発明の一態様は、新規なドライバＩＣを提供することを課題の一とする。

または、本発明の一態様は、小型な半導体装置を提供することを課題の一とする。また
は、本発明の一態様は、幅の狭い半導体装置を提供することを課題の一とする。または、
本発明の一態様は、高速動作が可能な半導体装置を提供することを課題の一とする。また
は、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細
書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本
発明の一形態の課題となり得る。

本発明の一態様は、第１の配線乃至第４の配線と、第１のトランジスタ乃至第６のトラ
ンジスタと、を有し、第１のトランジスタのゲートと、第３のトランジスタのゲートは、
第１の配線に電気的に接続され、第２のトランジスタのゲートと、第４のトランジスタの
ゲートは、第２の配線に電気的に接続され、第５のトランジスタのゲートは、第３の配線
に電気的に接続され、第６のトランジスタのゲートは、第４の配線に電気的に接続され、
第５のトランジスタのソースまたはドレインの一方と、第６のトランジスタのソースまた
はドレインの一方は、電気的に接続され、第５のトランジスタのソースまたはドレインの
他方は、第１のトランジスタのソースまたはドレインの一方と、第２のトランジスタのソ
ースまたはドレインの一方と、に電気的に接続され、第６のトランジスタのソースまたは
ドレインの他方は、第３のトランジスタのソースまたはドレインの一方と、第４のトラン
ジスタのソースまたはドレインの一方と、に電気的に接続され、第１のトランジスタ、第
３のトランジスタ、および第５のトランジスタは、一列に配置され、第５のトランジスタ
のチャネル領域は、第１のトランジスタのチャネル領域と第３のトランジスタのチャネル
領域に挟まれる領域を有する半導体装置である。

上記構成において、第７のトランジスタを有し、第５のトランジスタのソースまたはド
レインの一方と、第６のトランジスタのソースまたはドレインの一方は、第７のトランジ
スタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタ、第３のト
ランジスタ、および第５のトランジスタ、および第７のトランジスタは一列に配置される
ことが好ましい。

また、上記構成において、第１のトランジスタ乃至第７のトランジスタの極性は、全て
同じであることが好ましい。あるいは、上記構成において、第１のトランジスタ、第２の
トランジスタおよび第５のトランジスタはｐチャネル型トランジスタであり、第３のトラ
ンジスタ、第４のトランジスタおよび第６のトランジスタはｎチャネル型トランジスタで
あることが好ましい。

また、上記構成のいずれか一において、第１の配線には第１の信号が与えられ、第２の
配線には第１の信号の反転信号が与えられ、第３の配線には第２の信号が与えられ、第４
の配線には第２の信号の反転信号が与えられることが好ましい。

また、上記構成において、第５のトランジスタ乃至第７のトランジスタのチャネル幅は
、第１のトランジスタ乃至第４のトランジスタのチャネル幅に対して、２倍より大きく、
５倍未満であることが好ましい。また、上記構成において、第７のトランジスタのチャネ
ル幅は、第１のトランジスタ乃至第６のトランジスタのチャネル幅に対して、２倍より大
きく、５倍未満であることが好ましい。

または、本発明の一態様は、第１の配線乃至第６の配線と、第１のトランジスタ乃至第
１５のトランジスタと、を有し、第１のトランジスタのゲートと、第３のトランジスタの
ゲートは、第１の配線に電気的に接続され、第２のトランジスタのゲートと、第４のトラ
ンジスタのゲートは、第２の配線に電気的に接続され、第５のトランジスタのゲートは、
第３の配線に電気的に接続され、第６のトランジスタのゲートは、第４の配線に電気的に
接続され、第５のトランジスタのソースまたはドレインの一方と、第６のトランジスタの
ソースまたはドレインの一方は、第７のトランジスタのソースまたはドレインの一方と電
気的に接続され、第５のトランジスタのソースまたはドレインの他方は、第１のトランジ
スタのソースまたはドレインの一方と、第２のトランジスタのソースまたはドレインの一
方と、に電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第３
のトランジスタのソースまたはドレインの一方と、第４のトランジスタのソースまたはド
レインの一方と、に電気的に接続され、第１のトランジスタ、第３のトランジスタ、第５
のトランジスタ、および第７のトランジスタは一列に配置され、第５のトランジスタのチ
ャネル領域は、第１のトランジスタのチャネル領域と第３のトランジスタのチャネル領域
に挟まれる領域を有し、第８のトランジスタのゲート、第１０のトランジスタのゲート、
第１２のトランジスタのゲート、および第１４のトランジスタのゲートは、第５の配線に
電気的に接続され、第９のトランジスタのゲート、第１１のトランジスタのゲート、第１
３のトランジスタのゲート、および第１５のトランジスタのゲートは、第６の配線に電気
的に接続され、第８のトランジスタのソースまたはドレインの一方には、第１の電圧が与
えられ、第９のトランジスタのソースまたはドレインの一方には、第２の電圧が与えられ
、第１０のトランジスタのソースまたはドレインの一方には、第３の電圧が与えられ、第
１１のトランジスタのソースまたはドレインの一方には、第４の電圧が与えられ、第１２
のトランジスタのソースまたはドレインの一方には、第５の電圧が与えられ、第１３のト
ランジスタのソースまたはドレインの一方には、第６の電圧が与えられ、第１４のトラン
ジスタのソースまたはドレインの一方には、第７の電圧が与えられ、第１５のトランジス
タのソースまたはドレインの一方には、第８の電圧が与えられ、第８のトランジスタのソ
ースまたはドレインの他方と、第９のトランジスタのソースまたはドレインの他方は、第
１のトランジスタのソースまたはドレインの他方と電気的に接続され、第１０のトランジ
スタのソースまたはドレインの他方と、第１１のトランジスタのソースまたはドレインの
他方は、第２のトランジスタのソースまたはドレインの他方と電気的に接続され、第１２
のトランジスタのソースまたはドレインの他方と、第１３のトランジスタのソースまたは
ドレインの他方は、第３のトランジスタのソースまたはドレインの他方と電気的に接続さ
れ、第１４のトランジスタのソースまたはドレインの他方と、第１５のトランジスタのソ
ースまたはドレインの他方は、第４のトランジスタのソースまたはドレインの他方と電気
的に接続され、第５の配線には第３の信号が与えられ、第６の配線には第３の信号の反転
信号が与えられ、第５のトランジスタ乃至第７のトランジスタのチャネル幅は、第８のト
ランジスタ乃至第１５のトランジスタのチャネル幅に対して、２倍より大きく、５倍未満
であり、第１のトランジスタ乃至第１５のトランジスタの極性は、全て同じであり、第８
のトランジスタ乃至第１５のトランジスタのゲート電極はひと続きである半導体装置であ
る。

または、本発明の一態様は、第１回路と、第２回路と、第３回路と、を有し、第１回路
及び第２回路は、第１のチャネル幅をもつ複数のトランジスタを有し、第３回路は、第２
のチャネル幅をもつ複数のトランジスタを有し、第２のチャネル幅は第１のチャネル幅よ
りも大きく、第１回路は、ｋビットの電位である第１乃至第２Ｎ（Ｎは１以上の整数）の
電位のうち、いずれか一を選択する機能を有し、第２回路は、ｋビットの電位である第（
２Ｎ＋１）乃至第４Ｎの電位のうち、いずれか一を選択する機能を有し、ｋは２Ｎ＝２^ｋ
を満たし、第３回路は、第１回路が選択した電位または第２回路が選択した電位のうち、
いずれか一を選択する機能を有し、第１回路乃至第３回路は、一列に配置されていること
を特徴とする半導体装置である。

または、本発明の一態様は、第１回路と、第２回路と、第３回路と、第４回路と、第５
回路と、を有し、第１回路及乃至第４回路は、第１のチャネル幅をもつ複数のトランジス
タを有し、第５回路は、第２のチャネル幅をもつ複数のトランジスタを有し、第２のチャ
ネル幅は第１のチャネル幅よりも大きく、第１回路は、ｋビットの電位である第１乃至第
２Ｎ（Ｎは１以上の整数）の電位のうち、Ｎ個の電位を選択する機能を有し、第２回路は
、ｋビットの電位である第（２Ｎ＋１）乃至第４Ｎの電位のうち、Ｎ個の電位を選択する
機能を有し、ｋは２Ｎ＝２^ｋを満たし、第３回路は、第１回路が選択するＮ個の電位のう
ち、いずれか一を選択する機能を有し、第４回路は、第２回路が選択するＮ個の電位のう
ち、いずれか一を選択する機能を有し、第５回路は、第３回路が選択した電位または第４
回路が選択した電位のうち、いずれか一を選択する機能を有し、第３回路乃至第５回路は
、一列に配置される半導体装置である。

また、上記構成において、第１の回路は、第１乃至第２Ｎの電位がそれぞれ入力される
２Ｎ個のトランジスタを有し、２Ｎ個のトランジスタのゲート電極はひと続きであること
が好ましい。また、上記構成において、第１回路および第２回路は、一列に配置され、第
１回路および第２回路は、第２回路乃至第５回路と並列に配置されることが好ましい。ま
た、上記構成において、第２のチャネル幅は、第１のチャネル幅の２倍より大きく、５倍
未満であることが好ましい。

または、本発明の一態様は、上記のいずれかに記載の半導体装置と、半導体装置に電気
的に接続されたバンプ端子と、を有することを特徴とする電子部品である。

または、本発明の一態様は、上記記載の電子部品と、表示装置と、を有することを特徴
とする電子機器である。

本発明の一態様により、小型なドライバＩＣを提供することができる。また、本発明の
一態様により、幅の狭いドライバＩＣを提供することができる。また、本発明の一態様に
より、高速動作が可能なドライバＩＣを提供することができる。また、本発明の一態様に
より、新規なドライバＩＣを提供することができる。

また、本発明の一態様により、小型な半導体装置を提供することができる。また、本発
明の一態様により、幅の狭い半導体装置を提供することができる。また、本発明の一態様
により、高速動作が可能な半導体装置を提供することができる。また、本発明の一態様に
より、新規な半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのブロック図および回路図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための断面図。 本発明の一態様を説明するための回路図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するための上面図。 本発明の一態様を説明するためのブロック図。 本発明の一態様を説明するためのブロック図。 表示装置の構成例を示す回路ブロック図。 画素の構成例を示す回路図。 表示装置の構成例を示す回路ブロック図。 画素の構成例を示す回路図。 電子部品の作製工程を示すフローチャート及び断面模式図。 電子部品を用いた表示パネル。 表示パネルを用いた表示モジュール。 電子部品を用いた電子機器。 実施の形態に係る表示パネルの構成を説明する図。 実施の形態に係る表示パネルの構成を説明する図。 実施の形態に係る画素回路を説明する回路図。 実施の形態に係る表示パネルの構成を説明する図。 実施の形態に係る情報処理装置の構成を説明するブロック図および投影図。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異
なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態
及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は
、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズ
による信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧
、若しくは電流のばらつきなどを含むことが可能である。

なお、本明細書において、実施の形態に示す構成、方法などは、本明細書中の他の実施
の形態に示す構成、方法などと適宜組み合わせて用いることができる。

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む
少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン
領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャ
ネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことがで
きるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるた
め、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソース
として機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず
、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極
と表記する場合がある。

なお、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。

なお、図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定
するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の
回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられて
いる場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定する
ものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一
つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もあ
る。

なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に
応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電
膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という
用語を、「絶縁層」という用語に変更することが可能な場合がある。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている
場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている
場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとす
る。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定され
ず、図または文章に示された接続関係以外のものも、図または文章に記載されているもの
とする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合で
あり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容
量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さず
に、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、
スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流
すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選
択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、
ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来
る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生
成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能で
ある。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信
号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、Ｘと
Ｙとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、Ｘと
Ｙとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹ
とが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟ん
で接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹと
の間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されてい
る場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）
とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明
示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場
合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は
介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、
Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソー
ス（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直
接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接
的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表
現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第
２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は
第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的
に接続されている。」と表現することができる。または、「トランジスタのソース（又は
第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子
など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、ト
ランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されてい
る」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子
など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トラ
ンジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子な
ど）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同
様な表現方法を用いて、回路構成における接続の順序について規定することにより、トラ
ンジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区
別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など
）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路
は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、ト
ランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子
など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジ
スタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電
気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３
の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トラン
ジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を
介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず
、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイ
ン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと
電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表
現することができる。または、「トランジスタのソース（又は第１の端子など）は、少な
くとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電
気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタ
のソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）へ
の電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第
３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パス
は、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイ
ン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的
パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構
成における接続経路について規定することにより、トランジスタのソース（又は第１の端
子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定するこ
とができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、
Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜
、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様である、パストランジスタロジック（以下、ＰＴＬ
）について説明する。

＜＜ＰＴＬの構成例１＞＞
ＰＴＬは、入力されるデジタルの信号をアナログの信号に変換する機能を有する回路で
ある。ＰＴＬに入力されるデータ信号はデジタルの信号であり、該デジタルのデータ信号
をアナログの信号に変換する。ＰＴＬは、Ｄ／Ａ（デジタル／アナログ）変換回路、ある
いは単に回路という場合がある。なお、ＰＴＬは、ドライバＩＣに適用することが可能で
ある。図１は、ＰＴＬの一例であるＰＴＬ１０の回路構成を示している。

ＰＴＬ１０は、トランジスタＰ_１［０］乃至Ｐ_１［ｋ−１］と、トランジスタＰ_２［０
］乃至Ｐ_２［ｋ−２］と、トランジスタＮ_１［０］乃至Ｎ_１［ｋ−１］と、トランジスタ
Ｎ_２［０］乃至Ｎ_２［ｋ−２］と、を有する。なお、ｋは２以上の自然数を表す。

トランジスタＰ_１［０］乃至Ｐ_１［ｋ−１］及びトランジスタＰ_２［０］乃至Ｐ_２［ｋ
−２］は、ｐチャネル型トランジスタが好ましい。また、トランジスタＮ_１［０］乃至Ｎ
_１［ｋ−１］及びトランジスタＮ_２［０］乃至Ｎ_２［ｋ−２］は、ｎチャネル型トランジ
スタが好ましい。

ＰＴＬ１０には、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］と、信号ＤＥＣＰ［
０］乃至ＤＥＣＰ［ｋ−２］が入力される。これら信号は上述のデジタル信号であり、後
述するレベルシフタから供給される。

信号ＤＥＣＰ［０］は、信号ＤＥＣＰＢ［０］の反転信号であり、同様に、信号ＤＥＣ
Ｐ［ｋ−２］は、信号ＤＥＣＰＢ［ｋ−２］の反転信号である。

なお、本明細書では、信号ＤＥＣＰＢ［０］及び信号ＤＥＣＰ［０］を第１ビットの信
号、信号ＤＥＣＰＢ［ｃ−２］及び信号ＤＥＣＰ［ｃ−２］を第ｃ−１ビットの信号（こ
こでｃは０以上ｋ以下の自然数）、信号ＤＥＣＰＢ［ｋ−１］を第ｋビットの信号とよぶ
場合がある。

信号ＤＥＣＰＢ［０］は、トランジスタＰ_１［０］及びトランジスタＮ_１［０］のゲー
トに与えられる。

信号ＤＥＣＰ［０］は、トランジスタＰ_２［０］及びトランジスタＮ_２［０］のゲート
に与えられる。

信号ＤＥＣＰＢ［ｋ−２］は、トランジスタＰ_１［ｋ−２］及びトランジスタＮ_１［ｋ
−２］のゲートに与えられる。

信号ＤＥＣＰ［ｋ−２］は、トランジスタＰ_２［ｋ−２］及びトランジスタＮ_２［ｋ−
２］のゲートに与えられる。

信号ＤＥＣＰＢ［ｋ−１］は、トランジスタＰ_１［ｋ−１］及びトランジスタＮ_１［ｋ
−１］のゲートに与えられる。

電圧Ｖ［０］乃至Ｖ［ｊ−１］（ｊは２以上の偶数）は、トランジスタＰ_１［０］、ト
ランジスタＰ_２［０］、トランジスタＮ_１［０］及びトランジスタＮ_２［０］を介して、
ＰＴＬ１０に供給される。これらの電圧は、図２に示す電圧生成回路Ｖ−ｇｅｎｅにより
生成される。

図２に示す電圧生成回路Ｖ−ｇｅｎｅは、電圧Ｖ１／ＶＳＳを与える配線間に直列に接
続された抵抗素子Ｒ［０］乃至Ｒ［ｊ−２］を有している。電圧Ｖ［０］乃至Ｖ［ｊ−１
］は、抵抗素子Ｒ［０］乃至Ｒ［ｊ−２］で電圧Ｖ１／ＶＳＳを分圧して得られる電圧で
ある。なお、電圧Ｖ１／ＶＳＳとは、高電源電位Ｖ１と、低電源電位ＶＳＳの間で振幅を
とる電圧を表している。低電源電位ＶＳＳは、グラウンド電位ＧＮＤとしてもよい。

図２に示すように、電圧Ｖ［０］乃至Ｖ［ｊ−１］は、括弧［ ］内の数字が小さいほ
ど、電圧が小さく、括弧内の数字が大きいほど、電圧が大きい。

図１のＰＴＬ１０は、入力された信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］及び
信号ＤＥＣＰ［０］乃至ＤＥＣＰ［ｋ−２］に応じて、電圧Ｖ［０］乃至Ｖ［ｊ−１］の
中から一つの電圧を選択し、アナログ信号として出力端子ＰＴＬ＿ＯＵＴから出力する機
能を有する。

例えば、ＰＴＬ１０に、８ビットのデータ信号（ｋ＝８）が入力され、２５６階調のア
ナログ信号（ｊ＝２５６）が出力される場合を図３に示す。このとき、ＰＴＬ１０には、
信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［７］、及び信号ＤＥＣＰ［０］乃至ＤＥＣＰ［６
］が与えられる。

図３において、例えば、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［７］として、Ｌｏｗレ
ベル（以下、Ｌレベル）の電位が与えられ、信号ＤＥＣＰ［０］乃至ＤＥＣＰ［６］とし
て、Ｈｉｇｈレベル（以下、Ｈレベル）の電位が与えられる場合、電圧Ｖ［２５５］が出
力端子ＰＴＬ＿ＯＵＴに出力される。

図３において、例えば、信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［７］に、Ｈレベルの電
位が与えられ、信号ＤＥＣＰ［０］乃至ＤＥＣＰ［６］に、Ｌレベルの電位が与えられる
場合、電圧Ｖ［０］が出力端子ＰＴＬ＿ＯＵＴに出力される。

図１の回路図において、低電圧である電圧Ｖ［０］乃至Ｖ［ｊ／２−１］が供給される
下半分の回路は、ｎチャネル型トランジスタ（トランジスタＮ_１［０］乃至Ｎ_１［ｋ−１
］及びトランジスタＮ_２［０］乃至Ｎ_２［ｋ−２］）で構成されることが好ましい。また
、高電圧である電圧Ｖ［ｊ／２］乃至Ｖ［ｊ−１］が供給される上半分の回路は、ｐチャ
ネル型トランジスタ（トランジスタＰ_１［０］乃至Ｐ_１［ｋ−１］及びトランジスタＰ_２
［０］乃至Ｐ_２［ｋ−１］）で構成されることが好ましい。以下に、その理由を説明する
。

まず、ｐチャネル型トランジスタについて考える。ゲートにＬレベルの電位が与えられ
るとｐチャネル型トランジスタはオンになるが、ソースに与えられた電位（電圧Ｖ［０］
乃至Ｖ［ｊ−１］）が低い場合、ゲートとソース間の電位差（Ｖｇｓ）は小さくなる。そ
の結果、トランジスタのオン状態での抵抗（以下、オン抵抗）は大きく、回路動作が遅く
なってしまう。そのため、図１に示すように、高電圧側の回路は、ｐチャネル型トランジ
スタで構成されることが好ましい。

次に、ｎチャネル型トランジスタについて考える。ゲートにＨレベルの電位が与えられ
るとｎチャネル型トランジスタはオンになり、ソース電位は、ドレインに与えられた電位
（電圧Ｖ［０］乃至Ｖ［ｊ−１］）に近づく。このとき、ドレインに与えられた電位が高
い場合、ドレインとソースが等電位に達する前に、Ｖｇｓはトランジスタのしきい値電圧
（Ｖｔｈ）を下まわり、トランジスタがオフになってしまう。その結果、Ｖｔｈだけ低下
した電圧をトランジスタは出力することになる。そのため、図１に示すように、低電圧側
の回路は、ｎチャネル型トランジスタで構成されることが好ましい。

＜トランジスタ配置例１＞
次に、ＰＴＬ１０におけるトランジスタの配置例について、図４を用いて具体的に説明
する。

図４は、図１のＰＴＬ１０の回路図から一部を抜き出し、トランジスタ３０１乃至３０
８、およびトランジスタ４０１乃至４０８の符号を割りあてたものである。

一方のトランジスタのソースまたはドレインのいずれか一方が、他方のトランジスタの
ソースまたはドレインのいずれか一方に接続され、一方のトランジスタのゲートは信号Ｄ
ＥＣＰＢ［ｃ］が供給され、他方のトランジスタのゲートは信号ＤＥＣＰ［ｃ］が供給さ
れる、一対のトランジスタを、ユニットＵ［ｃ］と表す。ユニットＵ［ｃ］は、パストラ
ンジスタと呼ばれる場合がある。

例えば、図１および図３に示すトランジスタＰ_１［ｃ］とトランジスタＰ_２［ｃ］はユ
ニットＵ［ｃ］と表すことができる。また、トランジスタＮ_１［ｃ］とトランジスタＮ_２
［ｃ］もユニットＵ［ｃ］と表すことができる。

図４において、第１ビットの信号線に接続するトランジスタの対、例えばトランジスタ
３０１とトランジスタ３０２の対は、ユニットＵ［０］と表すことができる。ここで、図
４に示す４組のユニットＵ［０］をユニットＭＵ［０］と表す。図４において、トランジ
スタ３０１乃至３０８はユニットＭＵ［０］と表される。

図５には、図４に示す回路をブロック図として表した。

図６は、図４の回路図に対応する回路の上面図の一例を示したものである。なお、図６
の上面図は、図の明瞭化のために一部の要素を省略して図示している。

なお、図４および図６は、図１の回路図において、ｐチャネル型トランジスタで構成さ
れた高電圧側の回路、すなわち高電圧が入力される側の回路、を抜き出したものであるが
、以下の説明は、図４および図６が、ｎチャネル型トランジスタで構成された低電圧側の
回路の場合であっても成り立つ。

図７（Ａ）には、図４において、ユニットＵ［０］乃至ユニットＵ［２］として用いる
トランジスタの対の上面図を示す。なお、図７（Ａ）は一例としてユニットＵ［１］の上
面図を示すが、ユニットＵ［０］、Ｕ［２］についても、トランジスタ対を同様の配置と
することができる。また、図７（Ｂ）は、図４に示すユニットＭＵ［０］として用いるト
ランジスタ３０１乃至３０８の上面図を示す。

図８（Ａ）には、図４において、ユニットＵ［３］およびユニットＵ［４］として用い
るトランジスタの対の上面図を示す。なお、図８（Ａ）は一例としてユニットＵ［３］の
上面図を示すが、ユニットＵ［４］についても、トランジスタ対を同様の配置とすること
ができる。

図８（Ｂ）には、ユニットＵ［７］に用いるトランジスタＰ_１［７］を示す。

図７および図８の上面図において、トランジスタはそれぞれ半導体ＳＥＭ、ゲート電極
ＧＥ及びコンタクトＣＯを有している。半導体ＳＥＭにおいて、ゲート電極ＧＥと重なっ
ている領域は、チャネルとしての機能を有する。半導体ＳＥＭにおいて、ゲート電極ＧＥ
と重なっていない領域は、ソース及びドレインとしての機能を有する。ゲート電極ＧＥは
、トランジスタのゲートとして機能する。このソース及びドレインは、不純物添加によっ
て低抵抗化されることが好ましい。また半導体ＳＥＭにおいて、トランジスタＮ_１［７］
のソース領域およびドレイン領域は、トランジスタＰ_１［７］とは異なる不純物が添加さ
れることが好ましい。例えば、トランジスタＮ_１［７］にはｎチャネル型の機能を付与す
る不純物が、トランジスタＰ_１［７］にはｐチャネル型の機能を付与する不純物が、それ
ぞれのソース領域及びドレイン領域に添加されることが好ましい。

図７（Ｂ）においては、信号ＤＥＰＢ［０］がゲートに入力されるトランジスタ３０１
、３０３、３０５および３０７のゲート電極ＧＥをひと続きとした。また同様に、信号Ｄ
ＥＰ［０］がゲートに入力されるトランジスタ３０２、３０４、３０６および３０８のゲ
ート電極ＧＥをひと続きとした。ゲート電極ＧＥをひと続きとすることにより、上層の配
線（例えば配線ＭＥ１等）へ接続するためのコンタクトが不要となる。これにより、ゲー
ト電極ＧＥと上層の配線とのコンタクト（例えばコンタクトＣＯ等）をそれぞれのトラン
ジスタのゲートに対して設けなくてもよいため、コンタクトの数を減らすことができ、ト
ランジスタ間の距離を小さくすることができる。また、トランジスタ３０１乃至３０８の
上層に配置する配線を少なくすることができるため、上層の配線の配置の自由度が上がる
。

図７（Ｂ）において、トランジスタ３０１、３０３、３０５および３０７は、ゲート電
極ＧＥを共通化している。また、トランジスタ３０２、３０４、３０６、および３０８は
、ゲート電極ＧＥを共通化している。

ここで図６において、２つのユニットＭＵ［０］を接続するゲート電極ＧＥは、配線Ｍ
Ｅ１と重なる領域を有し、該領域において、ゲート電極ＧＥはコンタクトＣＯを介して配
線ＭＥ１と電気的に接続する。配線ＭＥ１に比べてゲート電極ＧＥの抵抗が高い場合に、
ＰＴＬ１０におけるゲート電極ＧＥの抵抗の影響を小さくすることができる。

なお、ＰＴＬ１０は、図４の回路図に示される接続を満たすように、半導体ＳＥＭ及び
ゲート電極ＧＥの上層にさらに配線等が形成されているが、図７および図８では図の明瞭
化のために省略されている。

図９は、図６のユニットＵ［１］乃至Ｕ［３］を含む領域を拡大した図である。トラン
ジスタのソース、ドレインおよびゲートは、コンタクトＣＯを介して配線ＭＥ１に接続す
る。また、配線ＭＥ１は、コンタクトＣＯ２を介して、上層の配線である配線ＭＥ２に接
続する。また、図９ではコンタクトＣＯ２および配線ＭＥ２を省略したが、図９に加えて
コンタクトＣＯ２および配線ＭＥ２を表示した図が図１０である。

ここで、トランジスタ４０１および４０３のゲート電極ＧＥはコンタクトＣＯ等を介し
て上層の配線と電気的に接続され、信号ＤＥＣＰＢ［１］が入力される。また、トランジ
スタ４０２および４０４のゲート電極ＧＥはコンタクトＣＯを介して上層の配線と電気的
に接続され、信号ＤＥＣＰ［１］が入力される。

トランジスタ４０５のゲート電極ＧＥはコンタクトＣＯ等を介して上層の配線と電気的
に接続され、信号ＤＥＣＰＢ［２］が入力される。また、トランジスタ４０６のゲート電
極ＧＥはコンタクトＣＯ等を介して上層の配線と電気的に接続され、信号ＤＥＣＰ［２］
が入力される。

トランジスタ４０１のソースまたはドレインの一方と、トランジスタ４０２のソースま
たはドレインの一方は、配線ＭＥ１等を介してトランジスタ４０５のソースまたはドレイ
ンの一方に電気的に接続される。

トランジスタ４０１のソースまたはドレインの他方は、コンタクトＣＯおよび配線ＭＥ
１等を介してトランジスタ３０１のソースまたはドレインの一方と、トランジスタ３０２
のソースまたはドレインの一方と、に電気的に接続される。

トランジスタ４０２のソースまたはドレインの他方は、コンタクトＣＯおよび配線ＭＥ
１等を介してトランジスタ３０３のソースまたはドレインの一方と、トランジスタ３０４
のソースまたはドレインの一方と、に電気的に接続される。

トランジスタ４０３のソースまたはドレインの一方と、トランジスタ４０４のソースま
たはドレインの一方は、コンタクトＣＯおよび配線ＭＥ１等を介してトランジスタ４０６
のソースまたはドレインの一方に電気的に接続される。

トランジスタ４０３のソースまたはドレインの他方は、コンタクトＣＯおよび配線ＭＥ
１等を介してトランジスタ３０５のソースまたはドレインの一方と、トランジスタ３０６
のソースまたはドレインの一方と、に電気的に接続される。

トランジスタ４０４のソースまたはドレインの他方は、コンタクトＣＯおよび配線ＭＥ
１等を介してトランジスタ３０７のソースまたはドレインの一方と、トランジスタ３０８
のソースまたはドレインの一方と、に電気的に接続される。

ここで図６に示すトランジスタ３０１乃至３０８はｐチャネル型トランジスタであっても
、ｎチャネル型トランジスタであってもよい。ここで一例として、図６に示すトランジス
タ３０１乃至３０８が、図４に示すようにｐチャネル型トランジスタからなり、それぞれ
に電圧Ｖ［ｊ−１］乃至Ｖ［ｊ−８］が与えられる場合について考える。このとき、図６
において、トランジスタ３０１のソースまたはドレインの一方には、コンタクトＣＯ等を
介して上層の配線が接続し、電圧Ｖ［ｊ−１］が与えられる。同様に、トランジスタ３０
２のソースまたはドレインの一方には、電圧Ｖ［ｊ−２］が与えられ、トランジスタ３０
３のソースまたはドレインの一方には、電圧Ｖ［ｊ−３］が与えられ、トランジスタ３０
４のソースまたはドレインの一方には、電圧Ｖ［ｊ−４］が与えられ、トランジスタ３０
５のソースまたはドレインの一方には、電圧Ｖ［ｊ−５］が与えられ、トランジスタ３０
６のソースまたはドレインの一方には、電圧Ｖ［ｊ−６］が与えられ、トランジスタ３０
７のソースまたはドレインの一方には、電圧Ｖ［ｊ−７］が与えられ、トランジスタ３０
８のソースまたはドレインの一方には、電圧Ｖ［ｊ−８］が与えられる。

また図１８には、ユニットＵ［７］の上面図を示す。ここで、図３等に示すＰＴＬ１０
において、ユニットＵ［７］はｐチャネル型のトランジスタＰ_１［７］と、ｎチャネル型
のトランジスタＮ_１［７］を有する。トランジスタＰ_１［７］のソースまたはドレインの
一方と、トランジスタＮ_１［７］のソースまたはドレインの一方は、出力信号ＰＴＬ＿Ｏ
ＵＴが供給される。トランジスタＰ_１［７］のソースまたはドレインの他方は、配線ＭＥ
２等を介してトランジスタＰ_１［６］のソースまたはドレインの一方と、トランジスタＰ
_２［６］のソースまたはドレインの一方に接続される。トランジスタＮ_１［７］のソース
またはドレインの他方は、配線ＭＥ２等を介してトランジスタＮ_１［６］のソースまたは
ドレインの一方と、トランジスタＮ_２［６］のソースまたはドレインの一方に接続される
。

図６に示すように、上面図において、ユニットＵ［２］は２つのユニットＵ［１］で挟
まれ、ユニットＵ［２］と、２つのユニットＵ［１］と、は一列に配置される。また、ユ
ニットＵ［３］は２つのユニットＵ［２］で挟まれ、ユニットＵ［３］と、２つのユニッ
トＵ［２］と、は一列に配置される。このように各ユニットを配置することで、ＰＴＬ１
０の幅を縮小することができる。ここで幅を縮小するとは例えば、ｘ座標方向の幅を指す
。例えばＰＴＬ１０を画素マトリクスを有する装置へ接続する回路、例えばディスプレイ
等のドライバＩＣとして用いる場合に、高精細化により画素ピッチが小さくなるのに伴い
、回路幅の縮小が求められる。

ここで例えば、トランジスタ４０１、トランジスタ４０５およびトランジスタ４０３の
チャネル領域は一列に配置される。また例えば、トランジスタ４０１、トランジスタ４０
５およびトランジスタ４０３のチャネル領域は、水平方向の座標が一致する領域を有する
。

また例えば、トランジスタ４０１、トランジスタ４０５およびトランジスタ４０３は、
信号ＤＥＰＢ［０］乃至信号ＤＥＰＢ［２］および信号ＤＥＰ［０］乃至信号ＤＥＰ［２
］の信号が入力される配線のいずれかに沿って配列される。

トランジスタ４０５のチャネル領域の中央の水平方向の座標をｘ５とし、トランジスタ
４０６のチャネル領域の中央の水平方向の座標をｘ６とする。図６には矢印でｘ座標とｙ
座標の向きを示す。例えば、トランジスタ４０１またはトランジスタ４０２のチャネル領
域の少なくともいずれか一方は、水平方向の座標がｘ５とｘ６の間の領域を有する。また
例えば、トランジスタ４０３またはトランジスタ４０４のチャネル領域の少なくともいず
れか一方は、水平方向の座標がｘ５とｘ６の間の領域を有する。

あるいは、トランジスタ４０５およびトランジスタ４０６のチャネル領域のうち、最も
小さいｘ座標の値をｘ７、最も大きいｘ座標の値をｘ８とする。例えば、トランジスタ４
０１またはトランジスタ４０２のチャネル領域の少なくともいずれか一方は、水平方向の
座標がｘ７とｘ８の間の領域を有する。また例えば、トランジスタ４０３またはトランジ
スタ４０４のチャネル領域の少なくともいずれか一方は、水平方向の座標がｘ７とｘ８の
間の領域を有する。

ユニットＵ［ｃ］が２つのユニットＵ［ｃ−１］で挟まれる場合において、ユニットＵ
［ｃ］が有する２つのトランジスタのチャネル領域のうち、最も小さいｘ座標の値をｘ_１
［ｃ］、最も大きいｘ座標の値をｘ_２［ｃ］とする。２つのユニットＵ［ｃ−１］は、そ
れぞれが有する２つのトラジスタのうち少なくとも一方のチャネル領域は例えば、水平方
向の座標がｘ_１［ｃ］とｘ_２［ｃ］の間の領域を有する。

図１９には、ユニットＵ［７］が２つのユニットＵ［６］で挟まれる場合の、ｘ_１［７
］およびｘ_２［７］を示す。図１９には矢印でｘ座標とｙ座標の向きを示す。

ここで水平方向とは例えば、ユニットＵ［１］が有するトランジスタのチャネル長方向
に概略平行な方向である（図６の一点鎖線Ｘ１−Ｘ２参照）。または例えば、信号ＤＥＰ
Ｂ［０］乃至信号ＤＥＰＢ［２］および信号ＤＥＰ［０］乃至信号ＤＥＰ［２］などの信
号が入力される配線に対して概略垂直な方向である。または例えば、図６に示すユニット
ＭＵ［０］が有する、伸長されたゲート電極に概略垂直な方向である（図６の一点鎖線Ｙ
３−Ｙ４に垂直な方向）。

次に、図１１を用いて各ユニットの配置について説明する。図１１（Ａ）乃至（Ｃ）に
おいて、矢印でｘ座標とｙ座標の方向を示す。図１１（Ａ）には、図６に示す上面図をブ
ロック図として示す。４つのユニットＵ［１］、２つのユニットＵ［２］およびユニット
Ｕ［３］が上から、ユニットＵ［１］、ユニットＵ［２］、ユニットＵ［１］、ユニット
Ｕ［３］、ユニットＵ［１］、ユニットＵ［２］、ユニットＵ［１］の順に一列に配置さ
れたまとまりをＵＮＩＴ Ａ２とする。また、上下に並んだ２つのユニットＭＵ［０］を
ＵＮＩＴ Ａ１とする。ＵＮＩＴ Ａ２は、ＵＮＩＴ Ａ１の隣に配置される。ここで一
列に配置される、とは、例えばｙ座標の方向に沿って配置されることを指す。

また、図１１（Ｂ）に示すように、ユニットＵ［４］は２つのＵＮＩＴ Ａ２で挟まれ
る。ＵＮＩＴ Ａ２はユニットＵ［３］を一つ有するため、ユニットＵ［４］は２つのユ
ニットＵ［３］で挟まれる。また、ユニットＵ［５］は、２つのユニットＵ［４］で挟ま
れる。４つのＵＮＩＴ Ａ２、２つのユニットＵ［４］およびユニットＵ［５］が上から
、ＵＮＩＴ Ａ２、ユニットＵ［４］、ＵＮＩＴ Ａ２、ユニットＵ［５］、ＵＮＩＴ
Ａ２、ユニットＵ［４］、ＵＮＩＴ Ａ２の順に一列に配置されたまとまりをＵＮＩＴ
Ｂ２とする。また、４つのＵＮＩＴ Ａ１が一列に配置されたものをＵＮＩＴ Ｂ１とす
る。ここで一列に配置される、とは、例えばｙ座標の方向に沿って配置されることを指す
。

また、図１１（Ｃ）に示すように、ユニットＵ［６］は２つのＵＮＩＴ Ｂ２で挟まれ
る。ＵＮＩＴ Ｂ２はユニットＵ［５］を一つ有するため、ユニットＵ［６］は２つのユ
ニットＵ［５］で挟まれる。また、ユニットＵ［７］は、２つのユニットＵ［６］で挟ま
れる。よって、ＰＴＬ１０に、８ビットのデータ信号（ｋ＝８）が入力される場合には、
ＰＴＬ１０は例えば図１１（Ｃ）に示すように、４つのＵＮＩＴ Ｂ２、２つのユニット
Ｕ［６］およびユニットＵ［７］が上から、ＵＮＩＴ Ｂ２、ユニットＵ［６］、ＵＮＩ
Ｔ Ｂ２、ユニットＵ［７］、ＵＮＩＴ Ｂ２、ユニットＵ［６］、ＵＮＩＴ Ｂ２の順
に一列に配置されたまとまりと、４つのＵＮＩＴ Ｂ１が一列に配置されたまとまりが、
隣接するレイアウトとなる。ここで一列に配置される、とは、例えばｙ座標の方向に沿っ
て配置されることを指す。

次に、ｋビットのデータ信号が入力されるＰＴＬ１０が例えば、［ｃ＋１］ビットのデ
ータ信号が供給されるユニットＵ［ｃ］と、ｃビットのデータ信号が供給される２つのユ
ニットＵ［ｃ−１］と、を有する場合を考える。図１２（Ａ）は、ユニットＵ［ｃ］およ
び２つのユニットＵ［ｃ−１］の配置を示す上面図である。ここで図１２（Ａ）に示すよ
うに、上面において、ユニットＵ［ｃ］は、２つのユニットＵ［ｃ−１］に挟まれる。こ
こでｃは３以上（ｋ−１）以下の自然数である。以下に詳細を説明する。

図１２（Ｂ）および図１３に、図１に示すＰＴＬ回路の一部を抜粋した回路図を示す。
図１２（Ｂ）は、ｃビット、［ｃ＋１］ビットおよび［ｃ＋２］ビットの信号線に接続す
るトランジスタの一部を示す。ここでｃは３以上（ｋ−２）以下の自然数である。また、
図１３は、［ｋ−１］ビットおよびｋビットの信号線に接続するトランジスタの一部を示
す。

図１３は、図１２（Ｂ）において、ｃ＝ｋ−１とした場合の回路図を示す。但し、次の
２点において、図１３は図１２（Ｂ）と異なる。まず、図１２（Ｂ）においてはユニット
Ｕ［ｃ］がトランジスタ４０７ｃに接続されるのに対し、図１３においては、ユニットＵ
［ｃ］に出力信号ＰＴＬ＿ＯＵＴが供給される。また、図１２（Ｂ）に示す例では、トラ
ンジスタ４０１ｃ乃至４０７ｃがｐチャネル型トランジスタとしているのに対し、図１３
に示す例ではトランジスタ４０３ｃ、４０４ｃおよび４０６ｃはｎチャネル型トランジス
タである。

ユニットＵ［ｃ］はトランジスタ４０５ｃおよび４０６ｃを有し、２つのユニット［ｃ
−１］のうち一方はトランジスタ４０１ｃおよび４０２ｃを有し、他方はトランジスタ４
０３ｃおよび４０４ｃを有する。

トランジスタ４０１ｃおよび４０４ｃのゲートには信号ＤＥＣＰＢ［ｃ−１］が入力さ
れ、トランジスタ４０２ｃおよび４０３ｃのゲートには信号ＤＥＣＰ［ｃ−１］が入力さ
れる。トランジスタ４０５ｃのゲートには信号ＤＥＣＰＢ［ｃ］が入力され、トランジス
タ４０６ｃのゲートには信号ＤＥＣＰ［ｃ］が入力される。なお、図１３に示すようにト
ランジスタ４０５ｃおよびトランジスタ４０６ｃにｋビットの信号が入力される場合は、
それぞれのゲートへ、同一の信号ＤＥＣＰ［ｋ−１］に入力される。

トランジスタ４０５ｃのソースまたはドレインの一方と、トランジスタ４０６ｃのソー
スまたはドレインの一方は、図１２（Ｂ）においてはトランジスタ４０７ｃのソースまた
はドレインの一方に、図１３においては出力信号ＰＴＬ＿ＯＵＴが供給される。

トランジスタ４０５ｃのソースまたはドレインの他方は、トランジスタ４０１ｃのソー
スまたはドレインの一方と、トランジスタ４０２ｃのソースまたはドレインの一方に接続
される。トランジスタ４０６ｃのソースまたはドレインの他方は、トランジスタ４０３ｃ
のソースまたはドレインの一方と、トランジスタ４０４ｃのソースまたはドレインの一方
に接続される。

図７（Ｂ）、図８（Ａ）および図８（Ｂ）において、一点鎖線Ｙ１‐Ｙ２で示される方
向を、それぞれの図に示されるトランジスタのチャネル幅方向とし、一点鎖線Ｘ１‐Ｘ２
で示される方向を、それぞれの図に示されるトランジスタのチャネル長方向とする。

ここで、ユニットＵ［０］乃至Ｕ［２］が有するトランジスタのチャネル幅をＷ_０乃至
Ｗ_２、ユニットＵ［３］乃至Ｕ［６］が有するトランジスタのチャネル幅をＷ_３乃至Ｗ_６
、ユニットＵ［７］が有するトランジスタのチャネル幅をＷ_７とする。図６において、Ｗ
_０＝Ｗ_１＝Ｗ_２、Ｗ_３＝Ｗ_４である。また、図６には示されていないが、ユニットＵ［５
］およびＵ［６］において、ユニットＵ［３］が有するトランジスタと同じチャネル幅の
トランジスタを用いることができる。この場合には、Ｗ_３＝Ｗ_４＝Ｗ_５＝Ｗ_６である。

チャネル幅Ｗ_０は、チャネル幅Ｗ_３よりも、小さいことが好ましい。また、チャネル幅
Ｗ_７は、チャネル幅Ｗ_２より大きいことが好ましい。

また、ユニットＵ［ｋ−２］が有するトランジスタのチャネル幅をＷ_ｋ−２、ユニット
Ｕ［ｋ−１］が有するトランジスタのチャネル幅をＷ_ｋ−１とする。チャネル幅Ｗ_０は、
チャネル幅Ｗ_ｋ−１よりも、小さいことが好ましい。また、チャネル幅Ｗ_ｋ−１は、チャ
ネル幅Ｗ_ｋより小さいことが好ましい。

なお、チャネル幅とは、例えば、半導体ＳＥＭ（またはトランジスタがオン状態のとき
に半導体ＳＥＭの中で電流の流れる部分）とゲート電極ＧＥとが重なる領域、またはチャ
ネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをい
う。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは
限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある
。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれ
か一の値、最大値、最小値または平均値とする。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体ＳＥＭ（また
はトランジスタがオン状態のときに半導体ＳＥＭの中で電流の流れる部分）とゲート電極
ＧＥとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの
間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値
をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない
場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域におけ
る、いずれか一の値、最大値、最小値または平均値とする。

また、図７（Ｂ）のように、極性（ｎ型またはｐ型）が同じトランジスタ同士が隣接す
るように配置した場合、隣接するトランジスタ同士でソース及びドレインを共有できる場
合があるため、トランジスタの占有面積を小さくすることができて好ましい。

例えば、ＰＴＬ１０をドライバＩＣに適用した場合、表示装置の高精細化が進むにつれ
て、信号ＤＥＣＰＢ［０］乃至信号ＤＥＣＰＢ［ｋ−１］が与えられる配線同士の間隔が
狭まり、それに伴って、電圧Ｖ［０］乃至Ｖ［ｊ−１］が与えられる配線同士の間隔も狭
まる。その結果、トランジスタの微細化が要求される。このとき、図７（Ｂ）に示すよう
にトランジスタを配置することで、上述の要求を満たすことができ、表示装置の高精細化
に対応することが可能になる。

また、トランジスタ１５乃至１８のチャネル幅を大きくすることで、これらトランジス
タのオン抵抗を小さくすることが可能になり、回路の動作速度を向上させることが可能に
なる。

図１の回路を考えた場合、ＰＴＬ１０全体のオン抵抗Ｒ_{ｔｏｔａｌ}は以下の式（１）で
表すことができる。

また、このときのＰＴＬ１０全体の消費電力Ｐ_{ｔｏｔａｌ}は以下の式（２）で表すこと
ができる。

式（１）より、ＰＴＬ１０を構成するトランジスタのチャネル幅が大きければ、オン抵
抗Ｒ_{ｔｏｔａｌ}は小さくなることがわかる。オン抵抗Ｒ_{ｔｏｔａｌ}が小さくなれば、回路
の動作速度を向上させることができるため好ましい。

一方で、式（２）より、ＰＴＬ１０を構成するトランジスタのチャネル幅が大きければ
、消費電力Ｐ_{ｔｏｔａｌ}は増加することがわかる。そのため、オン抵抗Ｒ_{ｔｏｔａｌ}を小
さくし、且つ消費電力Ｐ_{ｔｏｔａｌ}も小さくなるように、トランジスタのチャネル幅を決
定する必要がある。

例えば、チャネル幅Ｗ_１乃至Ｗ_ｋ−１は、チャネル幅Ｗ_０に対して、１倍より大きく、
１０倍未満、さらに好ましくは２倍より大きく、８倍未満、さらに好ましくは３倍より大
きく、５倍未満である。

次に、ＰＴＬ１０を構成するトランジスタの形状の一例について、図１４を用いて説明
する。

図１４（Ａ）は、図８（Ａ）において、トランジスタ４０１の一点鎖線Ｘ１‐Ｘ２方向
の断面図を示し、図１４（Ｂ）は、同じくトランジスタ４０１の一点鎖線Ｙ１‐Ｙ２方向
の断面図を示している。なお、図４等では、トランジスタ４０１をｐチャネル型トランジ
スタとして図示しているが、図１４（Ａ）、（Ｂ）に示す断面図はｐチャネル型に限定さ
れず、ｎチャネル型トランジスタの場合にも、同じ構造を用いることができる。

トランジスタ４０１は、基板２０１と、チャネル２０２と、不純物領域２０３ａと、不
純物領域２０３ｂと、不純物領域２０４ａと、不純物領域２０４ｂと、素子分離層２０５
と、側壁絶縁層２０７と、絶縁膜２０８と、ゲート電極ＧＥと、を有する。

基板２０１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導
体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。なお、基板２０１としてｐ
型の単結晶シリコン基板を用いた場合、基板２０１の一部にｎ型を付与する不純物元素を
添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを
形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａ
ｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用
いることができる。

また、基板２０１は絶縁基板上に半導体膜を設けたものでもよい。該絶縁基板として、
例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、
繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては
、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなど
がある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチ
レンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチ
ック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例
としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなど
がある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミ
ド、エポキシ、無機蒸着フィルム、又は紙類などがある。

また、基板２０１は金属基板上に半導体膜を設けたものでもよい。該金属基板として、
例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングス
テン基板、タングステン・ホイルを有する基板などが挙げられる。

なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置し
てもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、
セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板
、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル
）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む
）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよい
トランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐
熱性の付与、軽量化、又は薄型化を図ることができる。

トランジスタ４０１は、素子分離層２０５により、基板２０１に形成される他のトラン
ジスタと分離されている。素子分離層２０５は、酸化アルミニウム、酸化窒化アルミニウ
ム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ラ
ンタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶
縁体を用いることができる。

素子分離層２０５は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉ
ｃｏｎ）で形成してもよい。また、素子分離層２０５はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅ
ｎｃｈ Ｉｓｏｌａｔｉｏｎ）で形成してもよい。

不純物領域２０３ａ、２０３ｂは、不純物添加によって低抵抗化された領域で、ソース
及びドレインとしての機能を有する。

また、側壁絶縁層２０７の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
領域やエクステンション領域として機能する不純物領域２０４ａ、２０４ｂを設けてもよ
い。特に、トランジスタ４０１をｎチャネル型とする場合は、ホットキャリアによる劣化
を抑制するため、ＬＤＤ領域やエクステンション領域を設けることが好ましい。

また、トランジスタ４０１としてシリサイド（サリサイド）を有するトランジスタや、
側壁絶縁層２０７を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を
有する構造であると、ソースおよびドレインがより低抵抗化でき、半導体装置の高速化が
可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可
能である。

絶縁膜２０８は、ゲート絶縁膜としての機能を有する。絶縁膜２０８には、酸化アルミ
ニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化
シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸
化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を
用いることができる。また、絶縁膜２０８は上記材料の積層であってもよい。なお、絶縁
膜２０８に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含ん
でいてもよい。

特に、絶縁膜２０８は、酸素、窒素、シリコン、ハフニウムなどを含むと好ましい。よ
り具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好
ましい。

ゲート電極ＧＥは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等
から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料（
例えば、窒化タンタル）で形成する。又は、リンやボロン等の不純物元素をドーピングし
た多結晶珪素に代表される半導体材料により形成してもよい。

ＵＮＩＴ Ａの、図１１（Ａ）とは異なる一例を図２０に示す。図２０において、ユニ
ットＭＵ［０］が縦に２つ配置し、さらにｘ座標がプラス側（図１１においては水平方向
の右側）の位置にユニットＵ［１］が縦に４つ配置し、さらにｘ座標がプラス側の位置に
ユニットＵ［２］、ユニットＵ［３］およびユニットＵ［２］の順に上から配置している
。図２０では図１１と比較し、ＵＮＩＴ Ａの縦方向の長さを短くすることができる。横
方向の長さは図１１（Ａ）よりも長くなる場合がある。ここで、横方向の長さは例えば、
トランジスタのチャネル長を小さくすることにより縮小することができる。

図２１（Ａ）は、ＰＴＬ１０が９ビットの場合のレイアウトの一例である。図２１（Ａ
）では、図１１（Ｃ）で示した８ビットのレイアウトを２つ、ユニットＵ［８］の上下に
配置する例を示す。

図１１（Ｃ）および図２１（Ａ）においては、最上位ビットのユニットを縦方向の中央
近傍に配置しているが、最上位ビットは縦方向の上端や下端に配置しても構わない。例え
ば、図２１（Ｂ）は、８ビットのＰＴＬ回路において最上位ビットのユニットを下端にレ
イアウトした場合の、図２１（Ｃ）は、９ビットのＰＴＬ回路において最上位ビットのユ
ニットを下端にレイアウトした場合の例をそれぞれ示す。

図１４は、トランジスタにプレーナー型トランジスタを用いた場合の一例であるが、以
下ではトランジスタにＦＩＮ型トランジスタを用いた場合について説明を行う。

図１５（Ａ）は、図８（Ａ）において、トランジスタ４０１の一点鎖線Ｘ１‐Ｘ２方向
の断面図を示し、図１５（Ｂ）は、同じくトランジスタ４０１の一点鎖線Ｙ１‐Ｙ２方向
の断面図を示している。なお、図３等では、トランジスタ４０１をｐチャネル型トランジ
スタとして図示しているが、図１５（Ａ）、（Ｂ）では、これに限定されず、トランジス
タ４０１をｎチャネル型トランジスタとして扱ってもよい。

トランジスタ４０１は、基板２１１と、チャネル２１２と、不純物領域２１３ａと、不
純物領域２１３ｂと、不純物領域２１４ａと、不純物領域２１４ｂと、素子分離層２１５
と、側壁絶縁層２１７と、絶縁膜２１８と、ゲート電極ＧＥと、を有する。

また、トランジスタ４０１は、凸形状を有する半導体２２１、２２２及び２２３を有す
る（図１５（Ｂ）参照）。半導体２２１乃至２２３の側面及び上面に沿って絶縁膜２１８
及びゲート電極ＧＥが設けられている。このようなトランジスタはＦＩＮ型トランジスタ
とも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する
絶縁膜を有していてもよい。また、ここでは基板２１１の一部を加工して凸部を形成する
場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。

基板２１１の詳細は、図１４の基板２０１の記載を参照すればよい。

不純物領域２１３ａ、２１３ｂの記載は、図１４の不純物領域２０３ａ、２０３ｂの記
載を参照すればよい。

不純物領域２１４ａ、２１４ｂの記載は、図１４の不純物領域２０４ａ、２０４ｂの記
載を参照すればよい。

素子分離層２１５の詳細は、図１４の素子分離層２０５の記載を参照すればよい。

絶縁膜２１８の詳細は、図１４の絶縁膜２０８の記載を参照すればよい。

側壁絶縁層２１７の詳細は、図１４の側壁絶縁層２０７の記載を参照すればよい。

図１５に示すＦＩＮ型トランジスタは、半導体２２１乃至２２３の側面がゲート電極Ｇ
Ｅに囲まれている。上記構成をとることで、半導体２２１乃至２２３に効果的にゲート電
界を印加することが可能になり、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅ
ｒ Ｌｏｗｅｒｉｎｇ）といった短チャネル効果を防ぐことが可能になる。また、半導体
２２１乃至２２３の側面にもチャネルが形成されるため、トランジスタの導通時の電流（
オン電流）を高くすることができる。ＦＩＮ型トランジスタは、微細化に適した構造とい
える。

ここでＦＩＮ型トランジスタとして、ユニットＵ［０］乃至ユニットＵ［２］には例え
ば図１５のトランジスタを用いればよい。また、ユニットＵ［３］乃至ユニットＵ［６］
には例えば図２０のトランジスタを用いればよい。また、ユニットＵ［７］には例えば図
２０のトランジスタを用いればよい。

図１６（Ａ）乃至（Ｃ）に示すトランジスタは、１つまたは複数の凸形状からなる半導
体ＳＥＭを有する。凸形状の幅は概略揃えることが好ましい。トランジスタのチャネル幅
を大きくするためには例えば凸形状の数を増やせばよい。

図１６（Ａ）の上面図において、トランジスタは１つの凸形状からなる半導体ＳＥＭを
有する。図１６（Ｂ）の上面図において、３つの凸形状からなる半導体ＳＥＭを有する。
図１６（Ｃ）の上面図において、トランジスタは６つの凸形状からなる半導体ＳＥＭを有
する。

図１６に示すトランジスタは一例である。ユニットＵ［０］乃至ユニットＵ［２］にお
いて、１つのユニット、あるいは一つのトランジスタの半導体ＳＥＭの凸形状を有する領
域（以下、凸部）の数をＮＭ_０、ユニットＵ［３］乃至ユニットＵ［６］において、１つ
のユニット、あるいは一つのトランジスタの半導体ＳＥＭの凸部の数をＮＭ_２、ユニット
Ｕ［７］において、１つのユニット、あるいは一つのトランジスタの半導体ＳＥＭの凸部
の数をＮＭ_７とする。図２０に示すように、ＮＭ_０は、ＮＭ_２よりも、ＮＭ_２はＮＭ_７よ
りも、それぞれ少ないことが好ましい。

また、図１において、トランジスタＰ_１［０］、Ｐ_２［０］、Ｎ_１［０］、Ｎ_２［０］
の半導体ＳＥＭの凸部の数をＮＭ_０、トランジスタＰ_１［１］、Ｐ_２［１］、Ｎ_１［１］
、Ｎ_２［１］の半導体ＳＥＭの凸部の数をＮＭ_１、トランジスタＰ_１［ｋ−２］、Ｐ_２［
ｋ−２］、Ｎ_１［ｋ−２］、Ｎ_２［ｋ−２］の半導体ＳＥＭの凸部の数をＮＭ_ｋ−２、ト
ランジスタＰ_１［ｋ−１］、Ｎ_１［ｋ−１］の半導体ＳＥＭの凸部の数をＮＭ_ｋ−１とす
る。図１において、ＮＭ_０は、ＮＭ_ｋ−１よりも少ないことが好ましい。

＜＜ＰＴＬの構成例２＞＞
図１７は、上述のＰＴＬ１０とは異なるＰＴＬ３０の回路構成を示している。

図１７は、図１のＰＴＬ１０において、ｐチャネル型トランジスタを全てｎチャネル型
トランジスタに置き換えたものである。

特に、上記ｎチャネル型トランジスタはチャネルに酸化物半導体を含むトランジスタ（
以下、酸化物半導体トランジスタ）であることが好ましい。酸化物半導体トランジスタは
、トランジスタを非導通にしたときのリーク電流（オフ電流）が極めて小さく、消費電力
の小さい回路を構成することが可能になる。

上記酸化物半導体は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。例えば
、酸化物半導体がインジウムを含むと、キャリア移動度（電子移動度）が高くなる。また
、酸化物半導体は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほか
の元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）
、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリ
ブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム
（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、
前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合
エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い
元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくす
る機能を有する元素である。また、酸化物半導体は、亜鉛（Ｚｎ）を含むと好ましい。酸
化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、上記酸化物半導体は、インジウムを含む酸化物半導体に限定されない。酸化物
半導体は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、
亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などで
あっても構わない。

図１７のＰＴＬ３０には、図６乃至図１０、および図１８に示したトランジスタの配置
及び構成例を適用することが可能である。

（実施の形態２）
本実施の形態では、レベルシフタＬＳ、パストランジスタロジックＰＴＬ、及びアンプ
ＡＭＰを含む表示装置の回路ブロック図について説明する。図２２には、ソースドライバ
、ゲートドライバ、表示部の回路ブロック図を示している。

図２２の回路ブロック図に示す表示装置は、ソースドライバ１００、ゲートドライバ１
０１、及び表示部１０２を有する。また図２２では、表示部１０２中にマトリクス状に配
置された複数の画素１０３を示している。

ソースドライバ１００は、シフトレジスタＳＲ、データラッチＤ−Ｌａｔｃｈ、レベル
シフタＬＳ、パストランジスタロジックＰＴＬ、電圧生成回路Ｖ−ｇｅｎｅ、及びアンプ
ＡＭＰを有する。ソースドライバ１００は、複数のソース線ＳＬにアナログの画像データ
を出力する機能を有する。また、ドライバＩＣでソースドライバ１００を作製してもよい
。

シフトレジスタＳＲは、例えばソースクロックＳＣＬＫ、ソーススタートパルスＳＳＰ
が入力される。シフトレジスタＳＲはサンプリングパルスを生成し、データラッチＤ−Ｌ
ａｔｃｈに出力する。

データラッチＤ−Ｌａｔｃｈは、上述したサンプリングパルスの他、デジタルの画像デ
ータであるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］が入力される。データラッ
チＤ−Ｌａｔｃｈでは、データ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］がサンプリン
グパルスに従ってラッチされる。データラッチＤ−Ｌａｔｃｈは、ラッチしたデータ信号
ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］をレベルシフタＬＳに出力する。

レベルシフタＬＳは、入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を
昇圧し、実施の形態１に示した信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［ｋ−１］にして出
力する。

パストランジスタロジックＰＴＬは上記実施の形態１での説明と同様である。すなわち
パストランジスタロジックＰＴＬは、昇圧された信号ＤＥＣＰＢ［０］乃至ＤＥＣＰＢ［
ｋ−１］に従ってトランジスタの導通状態を制御し、電圧生成回路Ｖ−ｇｅｎｅで生成さ
れる電圧Ｖ［０］乃至Ｖ［ｊ−１］に応じたアナログ信号である出力信号ＰＴＬ＿ＯＵＴ
を出力する。実施の形態１に示したＰＴＬ１０又はＰＴＬ３０を、パストランジスタロジ
ックＰＴＬに適用してもよい。

アンプＡＭＰは、入力される出力信号ＰＴＬ＿ＯＵＴの電流を大きくし、データ信号Ｖ
ｄａｔａとして出力する。

アンプＡＭＰで得られるデータ信号Ｖｄａｔａは、複数のソース線ＳＬに出力されるア
ナログ信号となる。

ゲートドライバ１０１は、一例としては、シフトレジスタ、バッファ等を有する。ゲー
トドライバ１０１は、ゲートスタートパルス、ゲートクロック等が入力され、パルス信号
を出力する。ゲートドライバ１０１を構成する回路は、ソースドライバ１００と同様にＩ
Ｃ化してもよいし、表示部１０２の画素１０３が有するトランジスタと同じトランジスタ
を用いてもよい。

ゲートドライバ１０１は、複数のゲート線ＧＬに走査信号を出力する。なお、ゲートド
ライバ１０１を複数設け、複数のゲートドライバ１０１により、複数のゲート線ＧＬを分
割して制御してもよい。

表示部１０２は、複数のゲート線ＧＬ、及び複数のソース線ＳＬが概略直交するように
設けられている。ゲート線ＧＬとソース線ＳＬの交差部には、画素１０３が設けられる。
なお表示部１０２における画素１０３の配置は、カラー表示であれば、ＲＧＢ（赤緑青）
の各色に対応した画素が順に設けられる。なお、ＲＧＢの画素の配列は、ストライプ配列
、モザイク配列、デルタ配列等適宜用いることができる。またＲＧＢに限らず、白あるい
は黄といった色を追加してカラー表示を行う構成としてもよい。

図２２の画素１０３は、例えば、図２３（Ａ）に示す構成とすることができる。

図２３（Ａ）に示す画素回路１０３ａは、液晶素子８７０と、トランジスタ８５０と、
容量素子８６０と、を有する。

液晶素子８７０の一対の電極の一方の電位は、画素回路１０３ａの仕様に応じて適宜設
定される。液晶素子８７０は、書き込まれるデータにより配向状態が設定される。なお、
複数の画素回路１０３ａのそれぞれが有する液晶素子８７０の一対の電極の一方に共通の
電位（コモン電位）を与えてもよい。また、各行の画素回路１０３ａの液晶素子８７０の
一対の電極の一方に異なる電位を与えてもよい。

例えば、液晶素子８７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。

画素回路１０３ａにおいて、トランジスタ８５０のソース電極またはドレイン電極の一
方は、ソース線ＳＬに電気的に接続され、他方は液晶素子８７０の一対の電極の他方に電
気的に接続される。また、トランジスタ８５０のゲート電極は、ゲート線ＧＬに電気的に
接続される。トランジスタ８５０は、画像データの書き込みを制御する機能を有する。

容量素子８６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子８７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路１０３ａの仕様に応じて適宜設定され
る。容量素子８６０は、書き込まれたデータを保持する保持容量としての機能を有する。

例えば、図２３（Ａ）の画素回路１０３ａを有する表示装置では、例えば、図２２に示
すゲートドライバ１０１により各行の画素回路１０３ａを順次選択し、トランジスタ８５
０をオン状態にして画像データを書き込む。

データが書き込まれた画素回路１０３ａは、トランジスタ８５０がオフ状態になること
で保持状態になる。これを行毎に順次行うことにより、画像を表示できる。

また、図２２に示す画素１０３は、例えば、図２３（Ｂ）に示す構成とすることができ
る。

図２３（Ｂ）に示す画素回路１０３ｂは、トランジスタ８５２、８５４と、容量素子８
６２と、発光素子８７２と、を有する。

画素回路１０３ｂにおいて、トランジスタ８５２のソース電極及びドレイン電極の一方
は、ソース線ＳＬに電気的に接続される。さらに、トランジスタ８５２のゲート電極は、
ゲート線ＧＬに電気的に接続される。

トランジスタ８５２は、画像データの書き込みを制御する機能を有する。

容量素子８６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ８５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。

容量素子８６２は、書き込まれたデータを保持する保持容量としての機能を有する。

トランジスタ８５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ８５４のゲート電極は、トランジスタ８５２の
ソース電極及びドレイン電極の他方に電気的に接続される。

発光素子８７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ８５４のソース電極及びドレイン電極の他方に電気的に接続
される。

発光素子８７２としては、例えば有機エレクトロルミネッセンス素子（有機ＥＬ素子と
もいう）などを用いることができる。ただし、発光素子８７２としては、これに限定され
ず、無機材料からなる無機ＥＬ素子を用いても良い。

なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。

図２３（Ｂ）の画素回路１０３ｂを有する表示装置では、例えば、図２２に示すゲート
ドライバ１０１により各行の画素回路１０３ｂを順次選択し、トランジスタ８５２をオン
状態にして画像データを書き込む。

データが書き込まれた画素回路１０３ｂは、トランジスタ８５２がオフ状態になること
で保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ８５４
のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子８７２は、流れる
電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。

ここでトランジスタ８５０、８５２および８５４等には例えば、酸化物半導体を半導体膜
に用いるトランジスタを利用することができる。

これにより、アモルファスシリコンを半導体膜に用いたトランジスタを利用する画素回
路と比較して、画素回路が画像信号を保持することができる時間を長くすることができる
。また、酸化物半導体を半導体膜に用いるトランジスタは、アモルファスシリコンを半導
体膜に用いたトランジスタに比べて移動度が高く、例えばトランジスタの微細化が可能で
ある。

画素回路１０３ｂは、発光素子に接続されたトランジスタの閾値を補正する目的で、外
部の補正回路に接続されていてもよい。その一例を図２４及び図２５に示す。

図２４は、図２２に示す表示装置の回路ブロックに、補正回路１０４及び複数の配線Ｍ
Ｌを追加したものである。

画素１０３の発光素子に流れる電流は、複数の配線ＭＬを通じて、補正回路１０４に供
給される。

補正回路１０４は、例えば、電流検出回路、メモリー、画像処理回路、ＣＰＵなどの回
路を含む。

補正回路１０４は、画素１０３から供給された発光素子の電流をモニターし、ソースド
ライバ１００に入力されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を補正する
機能を有する。

なお、補正回路１０４及びソースドライバ１００は、１つのドライバＩＣに含めてもよ
い。

図２４の画素１０３は、例えば、図２５に示す構成とすることができる。

図２５に示す画素回路１０３ｃは、トランジスタ６６５乃至トランジスタ６６７と、容
量素子６６８と、発光素子６６４とを有する。

画素回路１０３ｃにおいて、トランジスタ６６６は、ソース線ＳＬと、トランジスタ６
６５のゲートとの間の導通状態を制御する機能を有する。トランジスタ６６５は、ソース
及びドレインの一方が、発光素子６６４のアノード及びカソードの一方に電気的に接続さ
れ、ソース及びドレインの他方が電位供給線ＶＬ＿ａに電気的に接続されている。トラン
ジスタ６６７は、配線ＭＬと、トランジスタ６６５のソース及びドレインの一方の間の導
通状態を制御する機能を有する。容量素子６６８の一対の電極のうち、一方はトランジス
タ６６５のゲートに電気的に接続され、他方は発光素子６６４のアノード及びカソードの
一方に電気的に接続されている。発光素子６６４のアノード及びカソードの他方は、電位
供給線ＶＬ＿ｂに電気的に接続されている。

また、トランジスタ６６６及びトランジスタ６６７のスイッチングは、ゲート線ＧＬの
電位に従って行われる。

発光素子６６４の詳細は、図２３（Ｂ）の発光素子８７２の記載を参照すればよい。

発光素子６６４に流れる電流は、トランジスタ６６７及び配線ＭＬを介して補正回路１
０４に供給される。補正回路１０４は、当該電流の値をモニターし、ソースドライバ１０
０に供給されるデータ信号ＤＡＴＡ［０］乃至ＤＡＴＡ［ｋ−１］を補正する。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光
素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々
な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、
ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素
子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）
、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子
インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ
パネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた
表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・
シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モ
ジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示
素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチュ
ーブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的また
は磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有
していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがあ
る。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレ
イ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕ
ｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素
子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透
過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶
ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を
用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプ
レイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、
反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全
部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極
の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費
電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体
の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複
数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設ける
ことにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを
容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層など
を設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を
有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧ
ａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより
、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。

（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を用いた応用例として、電
子部品に適用する例、該電子部品を表示モジュールに適用する例、該表示モジュールの応
用例、及び電子機器への応用例について、図２６乃至図２９を用いて説明する。

まず図２６（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例
について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう
。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在
する。そこで、本実施の形態では、その一例について説明することにする。

図１４および図１５に示すようなトランジスタで構成される半導体装置は、組み立て工
程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２６（Ａ）に示す各工程を経ることで完成させることができる。
具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研
削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等
を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして
、分離したチップを個々にピックアップしてインターポーザ上に搭載し接合する、ダイボ
ンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとイ
ンターポーザとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適
した方法を選択する。

次いでインターポーザの配線とチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が
施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され
、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することがで
き、また水分や埃による特性の劣化を低減することができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ６）。そして最
終的な検査工程（ステップＳ７）を経て電子部品が完成する（ステップＳ８）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とするこ
とができる。そのため、小型化、信頼性に優れた電子部品を実現することができる。

また、完成した電子部品の断面模式図を図２６（Ｂ）に示す。図２６（Ｂ）に示す電子
部品８００は、インターポーザ８０２の表面に半導体装置８０１が設けられる。半導体装
置８０１は、ワイヤー８０５を介してインターポーザ８０２表面の配線に接続され、イン
ターポーザ裏面に設けられたバンプ端子８０６と電気的に接続される。インターポーザ８
０２上の半導体装置８０１は、エポキシ樹脂８０４が充填され、パッケージ８０３によっ
て封止される。

図２６（Ｂ）に示す電子部品８００は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ
ｅｄ Ｃｉｒｃｕｉｔ）、あるいは表示パネル上に実装される。

次いで図２６（Ｂ）に示す電子部品の表示パネルへの実装例について、図２７（Ａ）、
（Ｂ）を用いて説明する。

図２７（Ａ）は、表示部７１１の周辺にソースドライバ７１４、及びゲートドライバ７
１２Ａ、７１２Ｂが設けられ、ソースドライバ７１４として基板７１３上に複数の電子部
品８００が実装される例を示している。

複数の電子部品８００は、異方性導電接着剤、及び異方性導電フィルムを用いて基板７
１３上に実装される。

複数の電子部品８００は、ＦＰＣ７１５を介して、外部回路基板７１６と接続される。

また図２７（Ｂ）は、表示部７１１の周辺にソースドライバ７１４、及びゲートドライ
バ７１２Ａ、７１２Ｂが設けられ、ソースドライバ７１４としてＦＰＣ７１５上に複数の
電子部品８００が実装される例を示している。

複数の電子部品８００をＦＰＣ７１５上に実装することで、基板７１３に表示部７１１
を大きく設けることができ、狭額縁化を達成することができる。

次いで図２７（Ａ）、（Ｂ）の表示パネルを用いた表示モジュールの応用例について、
図２８を用いて説明を行う。

図２８に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基
板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッ
テリー８０１１、タッチパネル８００４などは、設けられない場合もある。

上記図２７（Ａ）、（Ｂ）で説明した表示パネルは、図２８における表示パネル８００
６に用いることができる。

上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。

タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル
８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式のタ
ッチパネルとすることも可能である。

バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライ
トユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。

フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。

プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１
１は、商用電源を用いる場合には、省略可能である。

また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を
追加して設けてもよい。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置など
も含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう
）、デジタルビデオカメラなどの電子機器の表示パネルを、上述の電子部品を適用した表
示パネルとする場合について説明する。

図２９（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９
０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の
少なくとも一部には、先の実施の形態に示す半導体装置を有する電子部品が設けられてい
る。そのため、小型化、信頼性に優れた携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図
２９（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により
「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々
な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば
「キーボード入力」を選択した場合、図２９（Ａ）の右図のように第１の表示部９０３ａ
にはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力に
よる素早い文字入力などが可能となる。

また、図２９（Ａ）に示す携帯型の情報端末は、図２９（Ａ）の右図のように、第１の
表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の
表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を
図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便
利である。

図２９（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像な
ど）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に
表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理
を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子
（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図２９（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成として
もよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロー
ドする構成とすることも可能である。

更に、図２９（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携
帯電話として用いてもよい。

図２９（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐
体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示
部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５に
より接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体
９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１
１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する電子部品
が設けられている。そのため、小型化、信頼性に優れた電子書籍端末が実現される。

図２９（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２
３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、
リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４に
は、先の実施の形態に示す半導体装置を有する電子部品が搭載されている。そのため、小
型化、信頼性に優れたテレビジョン装置が実現される。

図２９（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカ
ー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には
、先の実施の形態に示す半導体装置を有する電子部品が設けられている。そのため小型化
、信頼性に優れたスマートフォンが実現される。

図２９（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９
４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置
を有する電子部品が設けられている。そのため、小型化、信頼性に優れたデジタルカメラ
が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を
有する電子部品が搭載されている。このため、小型化、信頼性に優れた電子機器が実現さ
れる。

（実施の形態４）
本実施の形態では、本発明の一態様の表示パネルの構成について、図３０乃至図３３を
参照しながら説明する。

図３０は本発明の一態様の表示パネル７００の構成を説明する図である。図３０（Ａ）
は本発明の一態様の表示パネル７００の下面図である。図３０（Ｂ−１）は図３０（Ａ）
の一部を説明する下面図であり、図３０（Ｂ−２）は図３０（Ｂ−１）に図示する一部の
構成を省略して説明する下面図である。

図３１は本発明の一態様の表示パネル７００の構成を説明する図である。図３１（Ａ）
は図３０（Ａ）の切断線Ｘ３−Ｘ４、Ｘ５−Ｘ６、Ｘ７−Ｘ８、Ｘ９−Ｘ１０、Ｘ１１−
Ｘ１２、Ｘ１３−Ｘ１４における断面図である。図３１（Ｂ）は表示パネルの一部の構成
を説明する断面図であり、図３１（Ｃ）は表示パネルの他の一部の構成を説明する断面図
である。

図３２は本発明の一態様の表示パネル７００の構成を説明する図である。図３２は本発
明の一態様の表示パネル７００が備える画素回路に用いることができる画素回路５３０（
ｉ，ｊ）および画素回路５３０（ｉ，ｊ＋１）の回路図である。

図３３は本発明の一態様の表示パネル７００の構成を説明する図である。図３３（Ａ）
は本発明の一態様の表示パネル７００に用いることができる画素および配線等の配置を説
明するブロック図である。図３３（Ｂ−１）および図３３（Ｂ−２）は本発明の一態様の
表示パネル７００に用いることができる開口部７５１Ｈの配置を説明する模式図である。

＜表示パネルの構成例１．＞
本実施の形態で説明する表示パネル７００は、信号線Ｓ１（ｊ）と、画素７０２（ｉ，
ｊ）と、を有する（図３０（Ｂ−１）および図３０（Ｂ−２）参照）。

画素７０２（ｉ，ｊ）は、信号線Ｓ１（ｊ）と電気的に接続される。

画素７０２（ｉ，ｊ）は、第１の表示素子７５０（ｉ，ｊ）と、第１の導電膜と、第２
の導電膜と、絶縁膜５０１Ｃと、画素回路５３０（ｉ，ｊ）と、第２の表示素子５５０（
ｉ，ｊ）と、を有する（図３１（Ａ）および図３２参照）。

第１の導電膜は、第１の表示素子７５０（ｉ，ｊ）と電気的に接続される（図３１（Ａ
）参照）。例えば、第１の導電膜を、第１の表示素子７５０（ｉ，ｊ）の第１の電極７５
１（ｉ，ｊ）に用いることができる。

第２の導電膜は、第１の導電膜と重なる領域を備える。例えば、第２の導電膜を、スイ
ッチＳＷ１に用いることができるトランジスタのソース電極またはドレイン電極として機
能する導電膜５１２Ｂに用いることができる。

絶縁膜５０１Ｃは、第２の導電膜と第１の導電膜の間に挟まれる領域を備える。

画素回路５３０（ｉ，ｊ）は、第２の導電膜と電気的に接続される。例えば、第２の導
電膜をソース電極またはドレイン電極として機能する導電膜５１２Ｂに用いたトランジス
タを、画素回路５３０（ｉ，ｊ）のスイッチＳＷ１に用いることができる（図３１（Ａ）
および図３２参照）。

第２の表示素子５５０（ｉ，ｊ）は、画素回路５３０（ｉ，ｊ）と電気的に接続される
。

絶縁膜５０１Ｃは、開口部５９１Ａを備える（図３１（Ａ）参照）。

第２の導電膜は、開口部５９１Ａにおいて第１の導電膜と電気的に接続される。例えば
、導電膜５１２Ｂは、第１の導電膜を兼ねる第１の電極７５１（ｉ，ｊ）と電気的に接続
される。

画素回路５３０（ｉ，ｊ）は、信号線Ｓ１（ｊ）と電気的に接続される（図３２参照）
。なお、導電膜５１２Ａは、信号線Ｓ１（ｊ）と電気的に接続される（図３１（Ａ）およ
び図３２参照）。

第１の電極７５１（ｉ，ｊ）は、絶縁膜５０１Ｃに埋め込まれた側端部を備える。

また、本実施の形態で説明する表示パネルの画素回路５３０（ｉ，ｊ）は、スイッチＳ
Ｗ１を備える。スイッチＳＷ１はトランジスタを含み、トランジスタは、酸化物半導体を
含む。

また、本実施の形態で説明する表示パネルの第２の表示素子５５０（ｉ，ｊ）は、第１
の表示素子７５０（ｉ，ｊ）が表示をする方向と同一の方向に表示をする機能を備える。
例えば、外光を反射する強度を制御して第１の表示素子７５０（ｉ，ｊ）が表示をする方
向を、破線の矢印で図中に示す。また、第２の表示素子５５０（ｉ，ｊ）が表示をする方
向を、実線の矢印で図中に示す（図３１（Ａ）参照）。

また、本実施の形態で説明する表示パネルの第２の表示素子５５０（ｉ，ｊ）は、第１
の表示素子７５０（ｉ，ｊ）が表示をする領域に囲まれた領域に表示をする機能を備える
。なお、第１の表示素子７５０（ｉ，ｊ）は、第１の電極７５１（ｉ，ｊ）と重なる領域
に表示をし、第２の表示素子５５０（ｉ，ｊ）は、開口部７５１Ｈと重なる領域に表示を
する。

また、本実施の形態で説明する表示パネルの第１の表示素子７５０（ｉ，ｊ）は、入射
する光を反射する機能を備える反射膜と、反射する光の強さを制御する機能と、を有する
。そして、反射膜は、開口部７５１Ｈを備える。なお、例えば、第１の表示素子７５０（
ｉ，ｊ）の反射膜に、第１の導電膜または第１の電極７５１（ｉ，ｊ）等を用いることが
できる。

また、第２の表示素子５５０（ｉ，ｊ）は、開口部７５１Ｈに向けて光を射出する機能
を有する。

また、本実施の形態で説明する表示パネルは、画素７０２（ｉ，ｊ）と、一群の画素７
０２（ｉ，１）乃至画素７０２（ｉ，ｎ）と、他の一群の画素７０２（１，ｊ）乃至画素
７０２（ｍ，ｊ）と、走査線Ｇ１（ｉ）と、を有する（図３３（Ａ）参照）。なお、ｉは
１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数であり、ｍおよびｎは１以上の整数
である。

また、本実施の形態で説明する表示パネルは、走査線Ｇ２（ｉ）と、配線ＣＳＣＯＭと
、配線ＡＮＯと、を有する。

一群の画素７０２（ｉ，１）乃至画素７０２（ｉ，ｎ）は、画素７０２（ｉ，ｊ）を含
み、行方向（図中に矢印Ｒで示す方向）に配設される。

また、他の一群の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）は、画素７０２（ｉ
，ｊ）を含み、行方向と交差する列方向（図中に矢印Ｃで示す方向）に配設される。

走査線Ｇ１（ｉ）は、行方向に配設される一群の画素７０２（ｉ，１）乃至画素７０２
（ｉ，ｎ）と電気的に接続される。

列方向に配設される他の一群の画素７０２（１，ｊ）乃至画素７０２（ｍ，ｊ）は、信
号線Ｓ１（ｊ）と電気的に接続される。

例えば、画素７０２（ｉ，ｊ）の行方向に隣接する画素７０２（ｉ，ｊ＋１）は、画素
７０２（ｉ，ｊ）に対する開口部７５１Ｈの配置と異なるように画素７０２（ｉ，ｊ＋１
）に配置される開口部を備える（図３３（Ｂ−１）参照）。

例えば、画素７０２（ｉ，ｊ）の列方向に隣接する画素７０２（ｉ＋１，ｊ）は、画素
７０２（ｉ，ｊ）に対する開口部７５１Ｈの配置と異なるように画素７０２（ｉ＋１，ｊ
）に配置される開口部を備える（図３３（Ｂ−２）参照）。なお、例えば、第１の電極７
５１（ｉ，ｊ）を反射膜に用いることができる。

上記本発明の一態様の表示パネルは、第１の表示素子と、第１の表示素子と電気的に接
続される第１の導電膜と、第１の導電膜と重なる領域を備える第２の導電膜と、第２の導
電膜と第１の導電膜の間に挟まれる領域を備える絶縁膜と、第２の導電膜と電気的に接続
される画素回路と、画素回路と電気的に接続される第２の表示素子と、を含み、絶縁膜は
開口部を備え、第２の導電膜は第１の導電膜と開口部で電気的に接続される。

これにより、例えば同一の工程を用いて形成することができる画素回路を用いて、第１
の表示素子と、第１の表示素子とは異なる方法を用いて表示をする第２の表示素子と、を
駆動することができる。その結果、利便性または信頼性に優れた新規な表示パネルを提供
することができる。

また、本実施の形態で説明する表示パネルは、端子５１９Ｂと、導電膜５１１Ｂと、を
有する（図３１（Ａ）参照）。

絶縁膜５０１Ｃは、端子５１９Ｂおよび導電膜５１１Ｂの間に挟まれる領域を備える。
また、絶縁膜５０１Ｃは、開口部５９１Ｂを備える。

端子５１９Ｂは、開口部５９１Ｂにおいて導電膜５１１Ｂと電気的に接続される。また
、導電膜５１１Ｂは、画素回路５３０（ｉ，ｊ）と電気的に接続される。なお、例えば、
第１の電極７５１（ｉ，ｊ）または第１の導電膜を反射膜に用いる場合、端子５１９Ｂの
接点として機能する面は、第１の電極７５１（ｉ，ｊ）の、第１の表示素子７５０（ｉ，
ｊ）に入射する光に向いている面と同じ方向を向いている。

これにより、端子を介して電力または信号を、画素回路に供給することができる。その
結果、利便性または信頼性に優れた新規な表示パネルを提供することができる。

また、本実施の形態で説明する表示パネルの第１の表示素子７５０（ｉ，ｊ）は、液晶
材料を含む層７５３と、第１の電極７５１（ｉ，ｊ）および第２の電極７５２と、を備え
る。なお、第２の電極７５２は、第１の電極７５１（ｉ，ｊ）との間に液晶材料の配向を
制御する電界が形成されるように配置される。

また、本実施の形態で説明する表示パネルは、配向膜ＡＦ１および配向膜ＡＦ２を備え
る。配向膜ＡＦ２は、配向膜ＡＦ１との間に液晶材料を含む層７５３を挟むように配設さ
れる。

また、本実施の形態で説明する表示パネルの第２の表示素子５５０（ｉ，ｊ）は、第３
の電極５５１（ｉ，ｊ）と、第４の電極５５２と、発光性の有機化合物を含む層５５３（
ｊ）と、を備える。

第４の電極５５２は、第３の電極５５１（ｉ，ｊ）と重なる領域を備える。発光性の有
機化合物を含む層５５３（ｊ）は、第３の電極５５１（ｉ，ｊ）および第４の電極５５２
の間に配設される。そして、第３の電極５５１（ｉ，ｊ）は、接続部５２２において、画
素回路５３０（ｉ，ｊ）と電気的に接続される。

また、本実施の形態で説明する表示パネルの画素７０２（ｉ，ｊ）は、着色膜ＣＦ１と
、遮光膜ＢＭと、絶縁膜７７１と、機能膜７７０Ｐと、を有する。

着色膜ＣＦ１は、第１の表示素子７５０（ｉ，ｊ）と重なる領域を備える。遮光膜ＢＭ
は、第１の表示素子７５０（ｉ，ｊ）と重なる領域に開口部を備える。

絶縁膜７７１は、着色膜ＣＦ１と液晶材料を含む層７５３の間または遮光膜ＢＭと液晶
材料を含む層７５３の間に配設される。これにより、着色膜ＣＦ１の厚さに基づく凹凸を
平坦にすることができる。または、遮光膜ＢＭまたは着色膜ＣＦ１等から液晶材料を含む
層７５３への不純物の拡散を、抑制することができる。

機能膜７７０Ｐは、第１の表示素子７５０（ｉ，ｊ）と重なる領域を備える。機能膜７
７０Ｐは、第１の表示素子７５０（ｉ，ｊ）との間に基板７７０を挟むように配設される
。

また、本実施の形態で説明する表示パネルは、基板５７０と、基板７７０と、機能層５
２０と、を有する。

基板７７０は、基板５７０と重なる領域を備える。機能層５２０は、基板５７０および
基板７７０の間に配設される。

機能層５２０は、画素回路５３０（ｉ，ｊ）と、第２の表示素子５５０（ｉ，ｊ）と、
絶縁膜５２１と、絶縁膜５２８と、を含む。また、機能層５２０は、絶縁膜５１８および
絶縁膜５１６を含む。

絶縁膜５２１は、画素回路５３０（ｉ，ｊ）および第２の表示素子５５０（ｉ，ｊ）の
間に配設される。

絶縁膜５２８は、絶縁膜５２１および基板５７０の間に配設され、第２の表示素子５５
０（ｉ，ｊ）と重なる領域に開口部を備える。第３の電極５５１の周縁に沿って形成され
る絶縁膜５２８は、第３の電極５５１および第４の電極５５２の短絡を防止することがで
きる。

絶縁膜５１８は、絶縁膜５２１および画素回路５３０（ｉ，ｊ）の間に配設される領域を
備え、絶縁膜５１６は、絶縁膜５１８および画素回路５３０（ｉ，ｊ）の間に配設される
領域を備える。

また、本実施の形態で説明する表示パネルは、接合層５０５と、封止材７０５と、構造
体ＫＢ１と、を有する。

接合層５０５は、機能層５２０および基板５７０の間に配設され、機能層５２０および
基板５７０を貼り合せる機能を備える。

封止材７０５は、機能層５２０および基板７７０の間に配設され、機能層５２０および
基板７７０を貼り合わせる機能を備える。

構造体ＫＢ１は、機能層５２０および基板７７０の間に所定の間隙を設ける機能を備え
る。

また、本実施の形態で説明する表示パネルは、端子５１９Ｃと、導電膜５１１Ｃと、導
電体ＣＰと、を有する。

絶縁膜５０１Ｃは、端子５１９Ｃおよび導電膜５１１Ｃの間に挟まれる領域を備える。
また、絶縁膜５０１Ｃは、開口部５９１Ｃを備える。

端子５１９Ｃは、開口部５９１Ｃにおいて導電膜５１１Ｃと電気的に接続される。また
、導電膜５１１Ｃは、画素回路５３０（ｉ，ｊ）と電気的に接続される。

導電体ＣＰは、端子５１９Ｃと第２の電極７５２の間に挟まれ、端子５１９Ｃと第２の
電極７５２を電気的に接続する。例えば、導電性の粒子を導電体ＣＰに用いることができ
る。

また、本実施の形態で説明する表示パネルは、駆動回路ＧＤと、駆動回路ＳＤと、を有
する（図３０（Ａ）および図３３（Ａ）参照）。

駆動回路ＧＤは、走査線Ｇ１（ｉ）と電気的に接続される。駆動回路ＧＤは、例えばト
ランジスタＭＤを備える。具体的には、画素回路５３０（ｉ，ｊ）に含まれるトランジス
タと同じ工程で形成することができる半導体膜を含むトランジスタをトランジスタＭＤに
用いることができる（図３１（Ａ）および図３１（Ｃ）参照）。

駆動回路ＳＤは、信号線Ｓ１（ｊ）と電気的に接続される。駆動回路ＳＤは、例えば端
子５１９Ｂまたは端子５１９Ｃと同一の工程で形成することができる端子に導電材料を用
いて電気的に接続される。

駆動回路ＳＤは、本発明の一態様のＰＴＬ回路を有することが好ましい。駆動回路ＳＤ
が本発明の一態様のＰＴＬ回路を有することにより、駆動回路ＳＤの集積化が可能となる
。駆動回路ＳＤとして例えば、実施の形態２に示すソースドライバ１００の記載を参照す
ることができる。

以下に、表示パネルを構成する個々の要素について説明する。なお、これらの構成は明
確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある
。

例えば第１の導電膜を、第１の電極７５１（ｉ，ｊ）に用いることができる。また、第
１の導電膜を、反射膜に用いることができる。

また、第２の導電膜を、トランジスタのソース電極またはドレイン電極の機能を備える
導電膜５１２Ｂに用いることができる。

《構成例１．》
本発明の一態様の表示パネルは、基板５７０、基板７７０、構造体ＫＢ１封止材７０５ま
たは接合層５０５、を有する。

また、本発明の一態様の表示パネルは、機能層５２０、絶縁膜５２１、絶縁膜５２８、
を有する。

また、本発明の一態様の表示パネルは、信号線Ｓ１（ｊ）、信号線Ｓ２（ｊ）、走査線
Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭ、配線ＡＮＯを有する。

また、本発明の一態様の表示パネルは、第１の導電膜または第２の導電膜を有する。

また、本発明の一態様の表示パネルは、端子５１９Ｂ、端子５１９Ｃ、導電膜５１１Ｂ
または導電膜５１１Ｃを有する。

また、本発明の一態様の表示パネルは、画素回路５３０（ｉ，ｊ）、スイッチＳＷ１、
を有する。

また、本発明の一態様の表示パネルは、第１の表示素子７５０（ｉ，ｊ）、第１の電極
７５１（ｉ，ｊ）、反射膜、開口部７５１Ｈ、液晶材料を含む層７５３、第２の電極７５
２、を有する。

また、本発明の一態様の表示パネルは、配向膜ＡＦ１、配向膜ＡＦ２、着色膜ＣＦ１、
遮光膜ＢＭ、絶縁膜７７１、機能膜７７０Ｐを有する。

また、本発明の一態様の表示パネルは、第２の表示素子５５０（ｉ，ｊ）、第３の電極
５５１（ｉ，ｊ）、第４の電極５５２または発光性の有機化合物を含む層５５３（ｊ）を
有する。

また、本発明の一態様の表示パネルは、絶縁膜５０１Ｃを有する。

また、本発明の一態様の表示パネルは、駆動回路ＧＤまたは駆動回路ＳＤを有する。

《基板５７０》
作製工程中の熱処理に耐えうる程度の耐熱性を有する材料を基板５７０等に用いることが
できる。具体的には厚さ０．７ｍｍの無アルカリガラスを用いることができる。

例えば、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２０
０ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８０
０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の面積が大きなガラス基板を基
板５７０等に用いることができる。これにより、大型の表示装置を作製することができる
。

有機材料、無機材料または有機材料と無機材料等の複合材料等を基板５７０等に用いる
ことができる。例えば、ガラス、セラミックス、金属等の無機材料を基板５７０等に用い
ることができる。

具体的には、無アルカリガラス、ソーダ石灰ガラス、カリガラス、クリスタルガラス、
石英またはサファイア等を、基板５７０等に用いることができる。具体的には、無機酸化
物膜、無機窒化物膜または無機酸化窒化物膜等を、基板５７０等に用いることができる。
例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム等を、基板
５７０等に用いることができる。ＳＵＳまたはアルミニウム等を、基板５７０等に用いる
ことができる。

例えば、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリ
コンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を基板５７０等に用いることがで
きる。これにより、半導体素子を基板５７０等に形成することができる。

例えば、樹脂、樹脂フィルムまたはプラスチック等の有機材料を基板５７０等に用いる
ことができる。具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、
ポリカーボネートまたはアクリル樹脂等の樹脂フィルムまたは樹脂板を、基板５７０等に
用いることができる。

例えば、金属板、薄板状のガラス板または無機材料等の膜を樹脂フィルム等に貼り合わ
せた複合材料を基板５７０等に用いることができる。例えば、繊維状または粒子状の金属
、ガラスもしくは無機材料等を樹脂フィルムに分散した複合材料を、基板５７０等に用い
ることができる。例えば、繊維状または粒子状の樹脂もしくは有機材料等を無機材料に分
散した複合材料を、基板５７０等に用いることができる。

また、単層の材料または複数の層が積層された材料を、基板５７０等に用いることがで
きる。例えば、基材と基材に含まれる不純物の拡散を防ぐ絶縁膜等が積層された材料を、
基板５７０等に用いることができる。具体的には、ガラスとガラスに含まれる不純物の拡
散を防ぐ酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等から選ばれた一ま
たは複数の膜が積層された材料を、基板５７０等に用いることができる。または、樹脂と
樹脂を透過する不純物の拡散を防ぐ酸化シリコン膜、窒化シリコン膜または酸化窒化シリ
コン膜等が積層された材料を、基板５７０等に用いることができる。

具体的には、樹脂フィルム、樹脂板または積層体等を基板５７０等に用いることができ
る。ここで、樹脂フィルムは例えば、シロキサン結合を有する樹脂、アクリル樹脂、ポリ
エステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート、またはポリウ
レタン、等を有することが好ましい。

また、具体的には、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレー
ト（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）またはアクリル等を基板５７０等に用
いることができる。

また、紙または木材などを基板５７０等に用いることができる。

例えば、可撓性を有する基板を基板５７０等に用いることができる。

なお、トランジスタまたは容量素子等を基板に直接形成する方法を用いることができる
。また、例えば作製工程中に加わる熱に耐熱性を有する工程用の基板にトランジスタまた
は容量素子等を形成し、形成されたトランジスタまたは容量素子等を基板５７０等に転置
する方法を用いることができる。これにより、例えば可撓性を有する基板にトランジスタ
または容量素子等を形成できる。

《基板７７０》
例えば、透光性を備える材料を基板７７０に用いることができる。具体的には、基板５７
０に用いることができる材料から選択された材料を基板７７０に用いることができる。具
体的には厚さ０．７ｍｍまたは厚さ０．１ｍｍ程度まで研磨した無アルカリガラスを用い
ることができる。

《構造体ＫＢ１》
例えば、有機材料、無機材料または有機材料と無機材料の複合材料を構造体ＫＢ１等に用
いることができる。これにより、構造体ＫＢ１等を挟む構成の間に所定の間隔を設けるこ
とができる。

具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネ
ート、ポリシロキサン若しくはアクリル樹脂等またはこれらから選択された複数の樹脂の
複合材料などを構造体ＫＢ１等に用いることができる。また、感光性を有する材料を用い
て形成してもよい。

《封止材７０５》
無機材料、有機材料または無機材料と有機材料の複合材料等を封止材７０５等に用いるこ
とができる。

例えば、熱溶融性の樹脂または硬化性の樹脂等の有機材料を、封止材７０５等に用いる
ことができる。

例えば、反応硬化型接着剤、光硬化型接着剤、熱硬化型接着剤または／および嫌気型接
着剤等の有機材料を封止材７０５等に用いることができる。

具体的には、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ポリイ
ミド樹脂、イミド樹脂、ＰＶＣ（ポリビニルクロライド）樹脂、ＰＶＢ（ポリビニルブチ
ラル）樹脂、ＥＶＡ（エチレンビニルアセテート）樹脂等を含む接着剤を封止材７０５等
に用いることができる。

《接合層５０５》
例えば、封止材７０５に用いることができる材料を接合層５０５に用いることができる。

《絶縁膜５２１》
例えば、絶縁性の無機材料、絶縁性の有機材料または無機材料と有機材料を含む絶縁性の
複合材料を、絶縁膜５２１等に用いることができる。

具体的には、無機酸化物膜、無機窒化物膜または無機酸化窒化物膜等またはこれらから
選ばれた複数を積層した積層材料を、絶縁膜５２１等に用いることができる。例えば、酸
化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等またはこれ
らから選ばれた複数を積層した積層材料を含む膜を、絶縁膜５２１等に用いることができ
る。

具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネ
ート、ポリシロキサン若しくはアクリル樹脂等またはこれらから選択された複数の樹脂の
積層材料もしくは複合材料などを絶縁膜５２１等に用いることができる。また、感光性を
有する材料を用いて形成してもよい。

これにより、例えば絶縁膜５２１と重なるさまざまな構造に由来する段差を平坦化する
ことができる。

《絶縁膜５２８》
例えば、絶縁膜５２１に用いることができる材料を絶縁膜５２８等に用いることができる
。具体的には、厚さ１μｍのポリイミドを含む膜を絶縁膜５２８に用いることができる。

《絶縁膜５０１Ｃ》
例えば、絶縁膜５２１に用いることができる材料を絶縁膜５０１Ｃに用いることができる
。具体的には、シリコンおよび酸素を含む材料を絶縁膜５０１Ｃに用いることができる。
これにより、画素回路または第２の表示素子等への不純物の拡散を抑制することができる
。

例えば、シリコン、酸素および窒素を含む厚さ２００ｎｍの膜を絶縁膜５０１Ｃに用い
ることができる。

なお、絶縁膜５０１Ｃは、開口部５９１Ａ、開口部５９１Ｂまたは開口部５９１Ｃを有
する。

《配線、端子、導電膜》
導電性を備える材料を配線等に用いることができる。具体的には、導電性を備える材料を
、信号線Ｓ１（ｊ）、信号線Ｓ２（ｊ）、走査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線Ｃ
ＳＣＯＭ、配線ＡＮＯ、端子５１９Ｂ、端子５１９Ｃ、導電膜５１１Ｂまたは導電膜５１
１Ｃ等に用いることができる。

例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを配線
等に用いることができる。

具体的には、アルミニウム、金、白金、銀、銅、クロム、タンタル、チタン、モリブデ
ン、タングステン、ニッケル、鉄、コバルト、パラジウムまたはマンガンから選ばれた金
属元素などを、配線等に用いることができる。または、上述した金属元素を含む合金など
を、配線等に用いることができる。特に、銅とマンガンの合金がウエットエッチング法を
用いた微細加工に好適である。

具体的には、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタ
ン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タ
ンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と
、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構
造等を配線等に用いることができる。

具体的には、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛
、ガリウムを添加した酸化亜鉛などの導電性酸化物を、配線等に用いることができる。

具体的には、グラフェンまたはグラファイトを含む膜を配線等に用いることができる。

例えば、酸化グラフェンを含む膜を形成し、酸化グラフェンを含む膜を還元することに
より、グラフェンを含む膜を形成することができる。還元する方法としては、熱を加える
方法や還元剤を用いる方法等を挙げることができる。

具体的には、導電性高分子を配線等に用いることができる。

《第１の導電膜、第２の導電膜》
例えば、配線等に用いることができる材料を第１の導電膜または第２の導電膜に用いるこ
とができる。

また、第１の電極５７１（ｉ，ｊ）または配線等を第１の導電膜に用いることができる
。

また、スイッチＳＷ１に用いることができるトランジスタの導電膜５１２Ｂまたは配線
等を第２の導電膜に用いることができる。

《画素回路５３０（ｉ，ｊ）》
画素回路５３０（ｉ，ｊ）は、信号線Ｓ１（ｊ）、信号線Ｓ２（ｊ）、走査線Ｇ１（ｉ）
、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭおよび配線ＡＮＯと電気的に接続される（図３２参
照）。

画素回路５３０（ｉ，ｊ＋１）は、信号線Ｓ１（ｊ＋１）、信号線Ｓ２（ｊ＋１）、走
査線Ｇ１（ｉ）、走査線Ｇ２（ｉ）、配線ＣＳＣＯＭおよび配線ＡＮＯと電気的に接続さ
れる。

なお、信号線Ｓ２（ｊ）に供給する信号に用いる電圧が、信号線Ｓ１（ｊ＋１）に供給
する信号に用いる電圧と異なる場合、信号線Ｓ１（ｊ＋１）を信号線Ｓ２（ｊ）から離し
て配置する。具体的には、信号線Ｓ２（ｊ＋１）を信号線Ｓ２（ｊ）に隣接するように配
置する。

画素回路５３０（ｉ，ｊ）は、スイッチＳＷ１、容量素子Ｃ１、スイッチＳＷ２、トラ
ンジスタＭおよび容量素子Ｃ２を含む。

例えば、走査線Ｇ１（ｉ）と電気的に接続されるゲート電極と、信号線Ｓ１（ｊ）と電
気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ１に用いること
ができる。

容量素子Ｃ１は、スイッチＳＷ１に用いるトランジスタの第２の電極に電気的に接続さ
れる第１の電極と、配線ＣＳＣＯＭに電気的に接続される第２の電極と、を有する。

例えば、走査線Ｇ２（ｉ）と電気的に接続されるゲート電極と、信号線Ｓ２（ｊ）と電
気的に接続される第１の電極と、を有するトランジスタを、スイッチＳＷ２に用いること
ができる。

トランジスタＭは、スイッチＳＷ２に用いるトランジスタの第２の電極に電気的に接続
されるゲート電極と、配線ＡＮＯと電気的に接続される第１の電極と、を有する。

なお、半導体膜をゲート電極との間に挟むように設けられた導電膜を備えるトランジス
タを、トランジスタＭに用いることができる。例えば、トランジスタＭの第１の電極と同
じ電位を供給することができる配線と電気的に接続された導電膜を用いることができる。

容量素子Ｃ２は、スイッチＳＷ２に用いるトランジスタの第２の電極に電気的に接続さ
れる第１の電極と、トランジスタＭの第１の電極に電気的に接続される第２の電極と、を
有する。

なお、第１の表示素子７５０の第１の電極をスイッチＳＷ１に用いるトランジスタの第
２の電極と電気的に接続し、第１の表示素子７５０の第２の電極を配線ＶＣＯＭ１と電気
的に接続する。これにより、第１の表示素子７５０を駆動することができる。

また、第２の表示素子５５０の第１の電極をトランジスタＭの第２の電極と電気的に接
続し、第２の表示素子５５０の第２の電極を配線ＶＣＯＭ２と電気的に接続する。これに
より、第２の表示素子５５０を駆動することができる。

《スイッチＳＷ１、スイッチＳＷ２、トランジスタＭ、トランジスタＭＤ》
例えば、ボトムゲート型またはトップゲート型等のトランジスタをスイッチＳＷ１、スイ
ッチＳＷ２、トランジスタＭ、トランジスタＭＤ等に用いることができる。

例えば、１４族の元素を含む半導体を半導体膜に用いるトランジスタを利用することが
できる。具体的には、シリコンを含む半導体を半導体膜に用いることができる。例えば、
単結晶シリコン、ポリシリコン、微結晶シリコンまたはアモルファスシリコンなどを半導
体膜に用いたトランジスタを用いることができる。

例えば、酸化物半導体を半導体膜に用いるトランジスタを利用することができる。具体
的には、インジウムを含む酸化物半導体またはインジウムとガリウムと亜鉛を含む酸化物
半導体を半導体膜に用いることができる。

一例を挙げれば、アモルファスシリコンを半導体膜に用いたトランジスタと比較して、
オフ状態におけるリーク電流が小さいトランジスタをスイッチＳＷ１、スイッチＳＷ２、
トランジスタＭ、トランジスタＭＤ等に用いることができる。具体的には、酸化物半導体
を半導体膜５０８に用いたトランジスタをスイッチＳＷ１、スイッチＳＷ２、トランジス
タＭ、トランジスタＭＤ等に用いることができる。

これにより、アモルファスシリコンを半導体膜に用いたトランジスタを利用する画素回
路と比較して、画素回路が画像信号を保持することができる時間を長くすることができる
。具体的には、フリッカーの発生を抑制しながら、選択信号を３０Ｈｚ未満、好ましくは
１Ｈｚ未満より好ましくは一分に一回未満の頻度で供給することができる。その結果、情
報処理装置の使用者に蓄積する疲労を低減することができる。また、駆動に伴う消費電力
を低減することができる。

スイッチＳＷ１に用いることができるトランジスタは、半導体膜５０８および半導体膜
５０８と重なる領域を備える導電膜５０４を備える（図３１（Ｂ）参照）。また、スイッ
チＳＷ１に用いることができるトランジスタは、導電膜５１２Ａおよび導電膜５１２Ｂを
備える。

なお、導電膜５０４はゲート電極の機能を備え、絶縁膜５０６はゲート絶縁膜の機能を
備える。また、導電膜５１２Ａはソース電極の機能またはドレイン電極の機能の一方を備
え、導電膜５１２Ｂはソース電極の機能またはドレイン電極の機能の他方を備える。

また、導電膜５０４との間に半導体膜５０８を挟むように設けられた導電膜５２４を備
えるトランジスタを、トランジスタＭに用いることができる（図３１（Ｃ）参照）。

タンタルおよび窒素を含む厚さ１０ｎｍの膜と、銅を含む厚さ３００ｎｍの膜と、をこ
の順で積層した導電膜を導電膜５０４に用いることができる。

シリコンおよび窒素を含む厚さ４００ｎｍの膜と、シリコン、酸素および窒素を含む厚
さ２００ｎｍの膜と、を積層した材料を絶縁膜５０６に用いることができる。

インジウム、ガリウムおよび亜鉛を含む厚さ２５ｎｍの膜を、半導体膜５０８に用いる
ことができる。

タングステンを含む厚さ５０ｎｍの膜と、アルミニウムを含む厚さ４００ｎｍの膜と、
チタンを含む厚さ１００ｎｍの膜と、をこの順で積層した導電膜を、導電膜５１２Ａまた
は導電膜５１２Ｂに用いることができる。

《第１の表示素子７５０（ｉ，ｊ）》
例えば、光の反射または透過を制御する機能を備える表示素子を、第１の表示素子７５０
（ｉ，ｊ）等に用いることができる。例えば、液晶素子と偏光板を組み合わせた構成また
はシャッター方式のＭＥＭＳ表示素子等を用いることができる。反射型の表示素子を用い
ることにより、表示パネルの消費電力を抑制することができる。具体的には、反射型の液
晶表示素子を第１の表示素子７５０（ｉ，ｊ）に用いることができる。

ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＴＮ（Ｔｗｉｓｔｅｄ Ｎ
ｅｍａｔｉｃ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モー
ド、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅ
ｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉ
ｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓ
ｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒ
ｙｓｔａｌ）モードなどの駆動方法を用いて駆動することができる液晶素子を用いること
ができる。

また、例えば垂直配向（ＶＡ）モード、具体的には、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉ
ｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖ
ｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃ
ｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＣＰＡ（Ｃｏｎｔｉｎｕｏ
ｕｓ Ｐｉｎｗｈｅｅｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ Ｓ
ｕｐｅｒ−Ｖｉｅｗ）モードなどの駆動方法を用いて駆動することができる液晶素子を用
いることができる。

例えば、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電
性液晶、反強誘電性液晶等を用いることができる。または、コレステリック相、スメクチ
ック相、キュービック相、カイラルネマチック相、等方相等を示す液晶材料を用いること
ができる。または、ブルー相を示す液晶材料を用いることができる。

《第１の電極７５１（ｉ，ｊ）》
例えば、配線等に用いる材料を第１の電極７５１（ｉ，ｊ）に用いることができる。具体
的には、反射膜を第１の電極７５１（ｉ，ｊ）に用いることができる。

《反射膜》
例えば、可視光を反射する材料を反射膜に用いることができる。具体的には、銀を含む材
料を反射膜に用いることができる。例えば、銀およびパラジウム等を含む材料または銀お
よび銅等を含む材料を反射膜に用いることができる。

反射膜は、例えば、液晶材料を含む層７５３を透過してくる光を反射する。これにより
、第１の表示素子７５０を反射型の液晶素子にすることができる。また、例えば、表面に
凹凸を備える材料を、反射膜に用いることができる。これにより、入射する光をさまざま
な方向に反射して、白色の表示をすることができる。

なお、第１の電極７５１（ｉ，ｊ）を反射膜に用いる構成に限られない。例えば、液晶
材料を含む層７５３と第１の電極７５１（ｉ，ｊ）の間に反射膜を配設する構成を用いる
ことができる。または、反射膜と液晶材料を含む層７５３の間に透光性を有する第１の電
極７５１（ｉ，ｊ）を配置する構成を用いることができる。

《開口部７５１Ｈ》
非開口部の総面積に対する開口部７５１Ｈの総面積の比の値が大きすぎると、第１の表
示素子７５０（ｉ，ｊ）を用いた表示が暗くなってしまう。また、非開口部の総面積に対
する開口部７５１Ｈの総面積の比の値が小さすぎると、第２の表示素子５５０（ｉ，ｊ）
を用いた表示が暗くなってしまう。

また、反射膜に設ける開口部７５１Ｈの面積が小さすぎると、第２の表示素子５５０（
ｉ，ｊ）が射出する光から取り出せる光の効率が低下してしまう。

多角形、四角形、楕円形、円形または十字等の形状を開口部７５１Ｈの形状に用いるこ
とができる。また、細長い筋状、スリット状、市松模様状の形状を開口部７５１Ｈの形状
に用いることができる。また、開口部７５１Ｈを隣接する画素に寄せて配置してもよい。
好ましくは、開口部７５１Ｈを同じ色を表示する機能を備える他の画素に寄せて配置する
。これにより、第２の表示素子５５０が射出する光が隣接する画素に配置された着色膜に
入射してしまう現象（クロストークともいう）を抑制できる。

《第２の電極７５２》
例えば、可視光について透光性を有し且つ導電性を備える材料を、第２の電極７５２に用
いることができる。

例えば、導電性酸化物、光が透過する程度に薄い金属膜または金属ナノワイヤーを第２
の電極７５２に用いることができる。

具体的には、インジウムを含む導電性酸化物を第２の電極７５２に用いることができる
。または、厚さ１ｎｍ以上１０ｎｍ以下の金属薄膜を第２の電極７５２に用いることがで
きる。または、銀を含む金属ナノワイヤーを第２の電極７５２に用いることができる。

具体的には、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛
、ガリウムを添加した酸化亜鉛、アルミニウムを添加した酸化亜鉛などを、第２の電極７
５２に用いることができる。

《配向膜ＡＦ１、配向膜ＡＦ２》
例えば、ポリイミド等を含む材料を配向膜ＡＦ１または配向膜ＡＦ２に用いることができ
る。具体的には、所定の方向に配向するようにラビング処理または光配向技術を用いて形
成された材料を用いることができる。

例えば、可溶性のポリイミドを含む膜を配向膜ＡＦ１または配向膜ＡＦ２に用いること
ができる。

《着色膜ＣＦ１》
所定の色の光を透過する材料を着色膜ＣＦ１に用いることができる。これにより、着色膜
ＣＦ１を例えばカラーフィルターに用いることができる。

例えば、青色の光を透過する材料、緑色の光を透過する材料、赤色の光を透過する材料
、黄色の光を透過する材料または白色の光を透過する材料などを着色膜ＣＦ１に用いるこ
とができる。

《遮光膜ＢＭ》
光の透過を妨げる材料を遮光膜ＢＭに用いることができる。これにより、遮光膜ＢＭを例
えばブラックマトリクスに用いることができる。

《絶縁膜７７１》
例えば、ポリイミド、エポキシ樹脂、アクリル樹脂等を絶縁膜７７１に用いることができ
る。

《機能膜７７０Ｐ》
例えば、偏光板、位相差板、拡散フィルム、反射防止膜または集光フィルム等を機能膜７
７０Ｐに用いることができる。または、２色性色素を含む偏光板を機能膜７７０Ｐに用い
ることができる。

また、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に
伴う傷の発生を抑制するハードコート膜などを、機能膜７７０Ｐに用いることができる。

《第２の表示素子５５０（ｉ，ｊ）》
例えば、発光素子を第２の表示素子５５０（ｉ，ｊ）に用いることができる。具体的には
、有機エレクトロルミネッセンス素子、無機エレクトロルミネッセンス素子または発光ダ
イオードなどを、第２の表示素子５５０（ｉ，ｊ）に用いることができる。

例えば、青色の光を射出するように積層された積層体、緑色の光を射出するように積層
された積層体または赤色の光を射出するように積層された積層体等を、発光性の有機化合
物を含む層５５３（ｊ）に用いることができる。

例えば、信号線Ｓ１（ｊ）に沿って列方向に長い帯状の積層体を、発光性の有機化合物
を含む層５５３（ｊ）に用いることができる。また、発光性の有機化合物を含む層５５３
（ｊ）とは異なる色の光を射出する信号線Ｓ１（ｊ＋１）に沿って列方向に長い帯状の積
層体を、発光性の有機化合物を含む層５５３（ｊ＋１）に用いることができる。

また、例えば、白色の光を射出するように積層された積層体を、発光性の有機化合物を
含む層５５３（ｊ）および発光性の有機化合物を含む層５５３（ｊ＋１）に用いることが
できる。具体的には、青色の光を射出する蛍光材料を含む発光性の有機化合物を含む層と
、緑色および赤色の光を射出する蛍光材料以外の材料を含む層または黄色の光を射出する
蛍光材料以外の材料を含む層と、を積層した積層体を、発光性の有機化合物を含む層５５
３（ｊ）および発光性の有機化合物を含む層５５３（ｊ＋１）に用いることができる。

例えば、配線等に用いることができる材料を第３の電極５５１（ｉ，ｊ）または第４の
電極５５２に用いることができる。

例えば、配線等に用いることができる材料から選択された、可視光について透光性を有
する材料を、第３の電極５５１（ｉ，ｊ）に用いることができる。

具体的には、導電性酸化物またはインジウムを含む導電性酸化物、酸化インジウム、イ
ンジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛など
を、第３の電極５５１（ｉ，ｊ）に用いることができる。または、光が透過する程度に薄
い金属膜を第３の電極５５１（ｉ，ｊ）に用いることができる。

例えば、配線等に用いることができる材料から選択された可視光について反射性を有す
る材料を、第４の電極５５２に用いることができる。

《駆動回路ＧＤ》
シフトレジスタ等のさまざまな順序回路等を駆動回路ＧＤに用いることができる。例えば
、トランジスタＭＤ、容量素子等を駆動回路ＧＤに用いることができる。具体的には、ト
ランジスタＭと同一の工程で形成することができる半導体膜を備えるトランジスタを用い
ることができる。

または、スイッチＳＷ１に用いることができるトランジスタと異なる構成をトランジス
タＭＤに用いることができる。具体的には、導電膜５２４を有するトランジスタをトラン
ジスタＭＤに用いることができる（図３１（Ｃ）参照）。

導電膜５０４との間に半導体膜５０８を挟むように、導電膜５２４を配設し、導電膜５
２４および半導体膜５０８の間に絶縁膜５１６を配設し、半導体膜５０８および導電膜５
０４の間に絶縁膜５０６を配設する。例えば、導電膜５０４と同じ電位を供給する配線に
導電膜５２４を電気的に接続する。

なお、トランジスタＭと同一の構成を、トランジスタＭＤに用いることができる。

《駆動回路ＳＤ》
駆動回路ＳＤとして例えば、実施の形態２に示すソースドライバ１００を用いることがで
きる。

また例えば、ＣＯＧ（Ｃｈｉｐ ｏｎ ｇｌａｓｓ）法を用いて、画素回路５３０（ｉ
，ｊ）と電気的に接続されるパッドに駆動回路ＳＤを実装することができる。具体的には
、異方性導電膜を用いて、パッドに集積回路を実装できる。

なお、パッドは、端子５１９Ｂまたは端子５１９Ｃと同一の工程で形成することができ
る。

＜酸化物半導体膜の抵抗率の制御方法＞
酸化物半導体膜の抵抗率を制御する方法について説明する。

所定の抵抗率を備える酸化物半導体膜を、半導体膜５０８または導電膜５２４等に用い
ることができる。

例えば、酸化物半導体膜に含まれる水素、水等の不純物の濃度及び／又は膜中の酸素欠
損を制御する方法を、酸化物半導体膜の抵抗率を制御する方法に用いることができる。

具体的には、プラズマ処理を水素、水等の不純物濃度及び／又は膜中の酸素欠損を増加
または低減する方法に用いることができる。

具体的には、希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ）、水素、ボロン、リン及び窒素
の中から選ばれた一種以上を含むガスを用いて行うプラズマ処理を適用できる。例えば、
Ａｒ雰囲気下でのプラズマ処理、Ａｒと水素の混合ガス雰囲気下でのプラズマ処理、アン
モニア雰囲気下でのプラズマ処理、Ａｒとアンモニアの混合ガス雰囲気下でのプラズマ処
理、または窒素雰囲気下でのプラズマ処理などを適用できる。これにより、キャリア密度
が高く、抵抗率が低い酸化物半導体膜にすることができる。

または、イオン注入法、イオンドーピング法またはプラズマイマージョンイオンインプ
ランテーション法などを用いて、水素、ボロン、リンまたは窒素を酸化物半導体膜に注入
して、抵抗率が低い酸化物半導体膜にすることができる。

または、水素を含む絶縁膜を酸化物半導体膜に接して形成し、絶縁膜から酸化物半導体
膜に水素を拡散させる方法を用いることができる。これにより、酸化物半導体膜のキャリ
ア密度を高め、抵抗率を低くすることができる。

例えば、膜中の含有水素濃度が１×１０^２２ａｔｏｍｓ／ｃｍ^３以上の絶縁膜を酸化物
半導体膜に接して形成することで、効果的に水素を酸化物半導体膜に含有させることがで
きる。具体的には、窒化シリコン膜を酸化物半導体膜に接して形成する絶縁膜に用いるこ
とができる。

酸化物半導体膜に含まれる水素は、金属原子と結合する酸素と反応して水になると共に
、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損
に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が
金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。
これにより、キャリア密度が高く、抵抗率が低い酸化物半導体膜にすることができる。

具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓ
ｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度が、８×１０^１９ａｔｏｍｓ／
ｃｍ^３以上、好ましくは１×１０^２０ａｔｏｍｓ／ｃｍ^３以上、より好ましくは５×１０
^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物半導体膜を導電膜５２４に好適に用いることが
できる。

一方、抵抗率の高い酸化物半導体膜をトランジスタのチャネルが形成される半導体膜に
用いることができる。具体的には半導体膜５０８に好適に用いることができる。

例えば、酸素を含む絶縁膜、別言すると、酸素を放出することが可能な絶縁膜を酸化物
半導体膜に接して形成し、絶縁膜から酸化物半導体膜に酸素を供給させて、膜中または界
面の酸素欠損を補填することができる。これにより、抵抗率が高い酸化物半導体膜にする
ことができる。

例えば、酸化シリコン膜または酸化窒化シリコン膜を、酸素を放出することが可能な絶
縁膜に用いることができる。

酸素欠損が補填され、水素濃度が低減された酸化物半導体膜は、高純度真性化、又は実
質的に高純度真性化された酸化物半導体膜といえる。ここで、実質的に真性とは、酸化物
半導体膜のキャリア密度が、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ
^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であることを指す。高純度真性また
は実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア
密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物
半導体膜は、欠陥準位密度が低いため、トラップ準位密度を低減することができる。

また、高純度真性または実質的に高純度真性である酸化物半導体膜を備えるトランジス
タは、オフ電流が著しく小さく、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの
素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖ
の範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１
×１０^−１３Ａ以下という特性を備えることができる。

上述した高純度真性または実質的に高純度真性である酸化物半導体膜をチャネル領域に
用いるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓ
ｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度が、２×１０^２０ａｔｏｍｓ／
ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０
^１９ａｔｏｍｓ／ｃｍ^３以下、５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１
０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下、
さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以下である酸化物半導体膜を、トラン
ジスタのチャネルが形成される半導体膜に好適に用いることができる。

なお、半導体膜５０８よりも水素濃度及び／又は酸素欠損量が多く、抵抗率が低い酸化
物半導体膜を、導電膜５２４に用いる。

また、半導体膜５０８に含まれる水素濃度の２倍以上、好ましくは１０倍以上の濃度の
水素を含む膜を、導電膜５２４に用いることができる。

また、半導体膜５０８の抵抗率の１×１０^−８倍以上１×１０^−１倍未満の抵抗率を備
える膜を、導電膜５２４に用いることができる。

具体的には、１×１０^−３Ωｃｍ以上１×１０^４Ωｃｍ未満、好ましくは、１×１０^−
３Ωｃｍ以上１×１０^−１Ωｃｍ未満である膜を、導電膜５２４に用いることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

（実施の形態５）
本実施の形態では、本発明の一態様の情報処理装置の構成について、図３４を参照しな
がら説明する。

図３４（Ａ）は、情報処理装置２６０の構成を説明するブロック図である。図３４（Ｂ
）および図３４（Ｃ）は、情報処理装置２６０の外観の一例を説明する投影図である。

＜情報処理装置の構成例＞
本実施の形態で説明する情報処理装置２６０は、演算装置２１０と入出力装置２２０と
、を有する（図３４（Ａ）参照）。

そして、演算装置２１０は、位置情報Ｐ１を供給され、画像情報Ｖおよび制御情報を供
給する機能を備える。

入出力装置２２０は、位置情報Ｐ１を供給する機能を備え、画像情報Ｖおよび制御情報
を供給される。

入出力装置２２０は、画像情報Ｖを表示する表示部２３０および位置情報Ｐ１を供給す
る入力部２４０を備える。

また、表示部２３０は、第１の表示素子２３５ＬＣおよび第１の表示素子２３５ＬＣと
重なる第２の表示素子２３５ＥＬを備える。また、第１の表示素子２３５ＬＣを駆動する
第１の画素回路および第２の表示素子２３５ＥＬを駆動する第２の画素回路を備える。

入力部２４０は、ポインタの位置を検知して、位置に基づいて決定された位置情報Ｐ１
を供給する機能を備える。

演算装置２１０は、位置情報Ｐ１に基づいてポインタの移動速度を決定する機能を備え
る。

演算装置２１０は、画像情報Ｖのコントラストまたは明るさを移動速度に基づいて決定
する機能を備える。

本実施の形態で説明する情報処理装置２６０は、位置情報Ｐ１を供給し、画像情報を供
給される入出力装置２２０と、位置情報Ｐ１を供給され画像情報Ｖを供給する演算装置２
１０と、を含んで構成され、演算装置２１０は、位置情報Ｐ１の移動速度に基づいて画像
情報Ｖのコントラストまたは明るさを決定する機能を備える。

これにより、画像情報の表示位置を移動する際に、使用者の目に与える負担を軽減する
ことができ、使用者の目にやさしい表示をすることができる。また、消費電力を低減し、
直射日光等の明るい場所においても優れた視認性を提供できる。その結果、利便性または
信頼性に優れた新規な情報処理装置を提供することができる。

＜構成＞
本発明の一態様の情報処理装置は、演算装置２１０または入出力装置２２０を備える。

《演算装置２１０》
演算装置２１０は、演算部２６１および記憶部２６２を備える。また、伝送路２６４およ
び入出力インターフェース２６５を備える（図３４（Ａ）参照）。

《演算部２６１》
演算部２６１は、例えばプログラムを実行する機能を備える。

《記憶部２６２》
記憶部２６２は、例えば演算部２６１が実行するプログラム、初期情報、設定情報または
画像等を記憶する機能を有する。

具体的には、ハードディスク、フラッシュメモリまたは酸化物半導体を含むトランジス
タを用いたメモリ等を用いることができる。

《入出力インターフェース２６５、伝送路２６４》
入出力インターフェース２６５は端子または配線を備え、情報を供給し、情報を供給され
る機能を備える。例えば、伝送路２６４と電気的に接続することができる。また、入出力
装置２２０と電気的に接続することができる。

伝送路２６４は配線を備え、情報を供給し、情報を供給される機能を備える。例えば、
入出力インターフェース２６５と電気的に接続することができる。また、演算部２６１、
記憶部２６２または入出力インターフェース２６５と電気的に接続することができる。

《入出力装置２２０》
入出力装置２２０は、表示部２３０、入力部２４０、検知部２５０または通信部２９０を
備える。

《表示部２３０》
表示部２３０は、表示領域２３１と、駆動回路ＧＤと、駆動回路ＳＤと、を有する。

ここで、表示部２３０として、実施の形態２に示す表示装置や、実施の形態４に示す表
示パネルを用いることができる。

《入力部２４０》
さまざまなヒューマンインターフェイス等を入力部２４０に用いることができる（図３４
（Ａ）参照）。

例えば、キーボード、マウス、タッチセンサ、マイクまたはカメラ等を入力部２４０に
用いることができる。なお、表示部２３０に重なる領域を備えるタッチセンサを用いるこ
とができる。表示部２３０と表示部２３０に重なる領域を備えるタッチセンサを備える入
出力装置を、タッチパネルということができる。

例えば、使用者は、タッチパネルに触れた指をポインタに用いて様々なジェスチャー（
タップ、ドラッグ、スワイプまたはピンチイン等）をすることができる。

例えば、演算装置２１０は、タッチパネルに接触する指の位置または軌跡等の情報を解
析し、解析結果が所定の条件を満たすとき、特定のジェスチャーが供給されたとすること
ができる。これにより、使用者は、所定のジェスチャーにあらかじめ関連付けられた所定
の操作命令を、当該ジェスチャーを用いて供給できる。

一例を挙げれば、使用者は、画像情報の表示位置を変更する「スクロール命令」を、タ
ッチパネルに沿ってタッチパネルに接触する指を移動するジェスチャーを用いて供給でき
る。

《検知部２５０》
検知部２５０は、周囲の状態を検知して情報Ｐ２を取得する機能を備える。

例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、
照度センサまたはＧＰＳ（Ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）信号
受信回路等を、検知部２５０に用いることができる。

例えば、検知部２５０の照度センサが検知した周囲の明るさを、演算装置２１０が、所
定の照度と比較して十分に明るいと判断した場合、画像情報を第１の表示素子２３５ＬＣ
を使用して表示する。または、薄暗いと判断した場合、画像情報を第１の表示素子２３５
ＬＣおよび第２の表示素子２３５ＥＬを使用して表示する。または、暗いと判断した場合
、画像情報を第２の表示素子２３５ＥＬを使用して表示する。

具体的には、反射型の液晶素子または／および有機ＥＬ素子を用いて、周囲の明るさに
基づいて画像を表示する。

これにより、例えば、外光の強い環境において反射型の表示素子を用い、薄暗い環境に
おいて反射型の表示素子および自発光型の表示素子を用い、暗い環境において自発光型の
表示素子を用いて画像情報を表示することができる。その結果、消費電力が低減された、
利便性または信頼性に優れた新規な情報処理装置を提供することができる。

例えば、環境光の色度を検出する機能を備えるセンサを検知部２５０に用いることがで
きる。具体的には、ＣＣＤカメラ等を用いることができる。これにより、例えば、検知部
２５０が検出した環境光の色度に基づいて、ホワイトバランスの偏りを補うことができる
。

具体的には、第１のステップにおいて、環境光のホワイトバランスの偏りを検知する。

第２のステップにおいて、第１の表示素子を用いて環境光を反射して表示する画像に不
足する色の光の強さを予測する。

第３のステップにおいて、第１の表示素子を用いて環境光を反射し、第２の表示素子を
用いて不足する色の光を補うように光を射出して、画像を表示する。

これにより、ホワイトバランスが偏った環境光を第１の表示素子が反射する光と、第２
の表示素子が射出する光を用いて、ホワイトバランスの偏りが補正された表示をすること
ができる。その結果、消費電力が低減された、またはホワイトバランスが整えられた画像
を表示することができる、利便性または信頼性に優れた新規な情報処理装置を提供するこ
とができる。

《通信部２９０》
通信部２９０は、ネットワークに情報を供給し、ネットワークから情報を取得する機能を
備える。

ところで、検知部２５０を用いて情報処理装置の使用環境を検知して、検知された情報
に基づいて、画像情報を生成してもよい。例えば、環境の明るさ等を検知して、画像情報
の背景に使用者の嗜好に合わせた色を用いることができる（図３４（Ｂ）参照）。

ところで、通信部２９０を用いて特定の空間に配信された情報を受信して、受信した情
報に基づいて、画像情報を生成してもよい。例えば、学校または大学等の教室で配信され
る教材を受信して表示して、教科書に用いることができる。または、企業等の会議室で配
信される資料を受信して表示することができる（図３４（Ｃ）参照）。

これにより、情報処理装置２００を使用する使用者に好適な環境を提供することができ
る。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。

ＡＦ１ 配向膜
ＡＦ２ 配向膜
ＡＮＯ 配線
Ｃ１ 容量素子
Ｃ２ 容量素子
ＣＦ１ 着色膜
ＣＯ コンタクト
ＣＯ２ コンタクト
ＣＳＣＯＭ 配線
Ｇ１ 走査線
Ｇ２ 走査線
ＧＥ ゲート電極
ＧＬ ゲート線
ＫＢ１ 構造体
Ｍ トランジスタ
ＭＤ トランジスタ
ＭＥ１ 配線
ＭＥ２ 配線
ＭＬ 配線
Ｎ_１ トランジスタ
Ｎ_２ トランジスタ
Ｐ_１ トランジスタ
Ｐ_２ トランジスタ
ＰＴＬ＿ＯＵＴ 出力端子
Ｓ１ 信号線
Ｓ２ 信号線
ＳＥＭ 半導体
ＳＬ ソース線
ＳＷ１ スイッチ
ＳＷ２ スイッチ
Ｖ１ 高電源電位
ＶＣＯＭ１ 配線
ＶＣＯＭ２ 配線
ＶＤＤ 高電源電位
ＶＳＳ 低電源電位
１０ ＰＴＬ
１５ トランジスタ
１６ トランジスタ
１７ トランジスタ
３０ ＰＴＬ
１００ ソースドライバ
１０１ ゲートドライバ
１０２ 表示部
１０３ 画素
１０３ａ 画素回路
１０３ｂ 画素回路
１０３ｃ 画素回路
１０４ 補正回路
２００ 情報処理装置
２０１ 基板
２０２ チャネル
２０３ａ 不純物領域
２０３ｂ 不純物領域
２０４ａ 不純物領域
２０４ｂ 不純物領域
２０５ 素子分離層
２０７ 側壁絶縁層
２０８ 絶縁膜
２１０ 演算装置
２１１ 基板
２１２ チャネル
２１３ａ 不純物領域
２１３ｂ 不純物領域
２１４ａ 不純物領域
２１４ｂ 不純物領域
２１５ 素子分離層
２１７ 側壁絶縁層
２１８ 絶縁膜
２２０ 入出力装置
２２１ 半導体
２２２ 半導体
２２３ 半導体
２３０ 表示部
２３１ 表示領域
２３５ＥＬ 表示素子
２３５ＬＣ 表示素子
２４０ 入力部
２５０ 検知部
２６１ 演算部
２６２ 記憶部
２６４ 伝送路
２６５ 入出力インターフェース
２９０ 通信部
３０１ トランジスタ
３０２ トランジスタ
３０３ トランジスタ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ トランジスタ
３０８ トランジスタ
４０１ トランジスタ
４０１ｃ トランジスタ
４０２ トランジスタ
４０２ｃ トランジスタ
４０３ トランジスタ
４０３ｃ トランジスタ
４０４ トランジスタ
４０４ｃ トランジスタ
４０５ トランジスタ
４０５ｃ トランジスタ
４０６ トランジスタ
４０６ｃ トランジスタ
４０７ トランジスタ
４０７ｃ トランジスタ
４０８ トランジスタ
５０１Ｃ 絶縁膜
５０４ 導電膜
５０５ 接合層
５０６ 絶縁膜
５０８ 半導体膜
５１１Ｂ 導電膜
５１１Ｃ 導電膜
５１２Ａ 導電膜
５１２Ｂ 導電膜
５１６ 絶縁膜
５１８ 絶縁膜
５１９Ｂ 端子
５１９Ｃ 端子
５２０ 機能層
５２１ 絶縁膜
５２２ 接続部
５２４ 導電膜
５２８ 絶縁膜
５３０ 画素回路
５５０ 表示素子
５５１ 電極
５５２ 電極
５５３ 発光性の有機化合物を含む層
５５４ トランジスタ
５７０ 基板
５７１ 電極
５９１Ａ 開口部
５９１Ｂ 開口部
５９１Ｃ 開口部
６６４ 発光素子
６６５ トランジスタ
６６６ トランジスタ
６６７ トランジスタ
６６８ 容量素子
７００ 表示パネル
７０２ 画素
７０５ 封止材
７１１ 表示部
７１２Ａ ゲートドライバ
７１２Ｂ ゲートドライバ
７１３ 基板
７１４ ソースドライバ
７１５ ＦＰＣ
７１６ 外部回路基板
７５０ 表示素子
７５１ 電極
７５１Ｈ 開口部
７５２ 電極
７５３ 液晶材料を含む層
７７０ 基板
７７０Ｐ 機能膜
７７１ 絶縁膜
８００ 電子部品
８０１ 半導体装置
８０２ インターポーザ
８０３ パッケージ
８０４ エポキシ樹脂
８０５ ワイヤー
８０６ バンプ端子
８５０ トランジスタ
８５２ トランジスタ
８５４ トランジスタ
８６０ 容量素子
８６２ 容量素子
８７０ 液晶素子
８７２ 発光素子
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１０ 電子書籍端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライトユニット
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリー

Claims (7)

1. 第１回路と、第２回路と、第３回路と、を有し、
   前記第１回路及び第２回路は、第１のチャネル幅をもつ複数のトランジスタを有し、
   前記第３回路は、第２のチャネル幅をもつ複数のトランジスタを有し、
   前記第２のチャネル幅は前記第１のチャネル幅よりも大きく、
   前記第１回路は、ｋビットの電位である第１乃至第２Ｎの電位のうち、いずれか一を選択する機能を有し、
   前記第２回路は、ｋビットの電位である第（２Ｎ＋１）乃至第４Ｎの電位のうち、いずれか一を選択する機能を有し、
   ｋは２Ｎ＝２^ｋを満たし、
   前記第３回路は、前記第１回路が選択した電位または前記第２回路が選択した電位のうち、いずれか一を選択する機能を有し、
   前記第１回路乃至前記第３回路の複数のトランジスタのチャネル幅方向は、第１の方向に沿って配置され、
   前記第１回路乃至前記第３回路は、前記第１の方向に沿って配置され、
   前記第３回路は、前記第１回路と前記第２回路に挟まれている半導体装置。
2. 第１回路と、第２回路と、第３回路と、第４回路と、第５回路と、を有し、
   前記第１回路乃至第４回路は、第１のチャネル幅をもつ複数のトランジスタを有し、
   前記第５回路は、第２のチャネル幅をもつ複数のトランジスタを有し、
   前記第２のチャネル幅は前記第１のチャネル幅よりも大きく、
   前記第１回路は、ｋビットの電位である第１乃至第２Ｎの電位のうち、Ｎ個の電位を選択する機能を有し、
   前記第２回路は、ｋビットの電位である第（２Ｎ＋１）乃至第４Ｎの電位のうち、Ｎ個の電位を選択する機能を有し、
   ｋは２Ｎ＝２^ｋを満たし、
   前記第３回路は、前記第１回路が選択するＮ個の電位のうち、いずれか一を選択する機能を有し、
   前記第４回路は、前記第２回路が選択するＮ個の電位のうち、いずれか一を選択する機能を有し、
   前記第５回路は、前記第３回路が選択した電位または前記第４回路が選択した電位のうち、いずれか一を選択する機能を有し、
   前記第３回路乃至前記第５回路の複数のトランジスタのチャネル幅方向は、第１の方向に沿って配置され、
   前記第３回路乃至前記第５回路は、前記第１の方向に沿って配置され、
   前記第５回路は、前記第３回路と前記第４回路に挟まれている半導体装置。
3. 請求項２において、
   前記第１回路は、第１乃至第２Ｎの電位がそれぞれ入力される２Ｎ個のトランジスタを有し、
   前記２Ｎ個のトランジスタのゲート電極は、ひと続きの導電層で構成されている半導体装置。
4. 請求項２または請求項３において、
   前記第１回路および第２回路は、前記第１の方向に沿って配置され、
   前記第１回路および第２回路は、前記第３回路乃至前記第５回路と並列に配置される半導体装置。
5. 請求項２乃至請求項４のいずれか一において、
   前記第２のチャネル幅は、前記第１のチャネル幅の２倍より大きく、５倍未満である半導体装置。
6. 請求項１乃至５のいずれか一項に記載の半導体装置と、
   インターポーザと、を有し、
   前記半導体装置は、前記インターポーザの表面に設けられ、
   前記半導体装置は、ワイヤーを介して前記インターポーザの表面に設けられた配線と電気的に接続され、
   前記半導体装置は、前記インターポーザの裏面に設けられたバンプ端子と電気的に接続された電子部品。
7. 請求項６に記載の電子部品と、表示装置と、を有する電子機器。

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