JP6936438B2

JP6936438B2 - 半導体記憶装置

Info

Publication number: JP6936438B2
Application number: JP2018550091A
Authority: JP
Inventors: 真一森脇
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2016-11-09
Filing date: 2017-10-16
Publication date: 2021-09-15
Anticipated expiration: 2037-10-16
Also published as: US20190267079A1; US10685701B2; JPWO2018088137A1; WO2018088137A1

Description

本開示は、デュアルポート（Dual-Port：ＤＰ）ＳＲＡＭ（Static Random Access Memory）セルを有する半導体記憶装置に関する。

デュアルポートＳＲＡＭセルとは、１サイクル内に２つのデータアクセスが実現できるメモリセルである。一般的なデュアルポートＳＲＡＭセルは、図７（ａ）に示すように、２本のワード線と、２組のビット線対とに接続され、８個のトランジスタによって構成されている。一方、一般的な１ポート（Single-Port：ＳＰ）ＳＲＡＭセルは、図７（ｂ）に示すように、１本のワード線と、１組のビット線対とに接続され、６個のトランジスタによって構成されている。この１ポートＳＲＡＭセルと比較すると、デュアルポートＳＲＡＭセルは、トランジスタ数が多く、トランジスタのサイズも大きいので、１ビットあたりのセル面積および消費電流が大きい。

このようなデュアルポートＳＲＡＭセルの課題を解決するものとして、非特許文献１に、１ポートＳＲＡＭと同じ６個のトランジスタによって構成されたデュアルポートＳＲＡＭセルの構成が開示されている。この回路構成では、１ポートＳＲＡＭのワード線を分離して２本のワード線を設けて、２つのアクセストランジスタをそれぞれ別のワード線によって駆動するようにしている。これにより、６個のトランジスタからなるＳＲＡＭセルによって、２ポート同時アクセスを実現できるので、セル面積および消費電流を削減することができる。

Jason Stinson et al., "A 1.5GHz Third Generation Itanium Processor", IEEE, ISSCC(International Solid-State Circuits Conference) 2003, 2003

ところが、本願発明者等の検討により、上述の非特許文献１に開示されたデュアルポートＳＲＡＭセルの構成では、読み出し時の動作マージン（スタティックノイズマージン（Static Noise Margin：ＳＮＭ））が悪化することが分かった。

本開示は、デュアルポートＳＲＡＭセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、ライトマージンを悪化させることなく、スタティックノイズマージンを良好に確保することを目的とする。

本開示の一態様では、半導体記憶装置は、第１および第２ワード線、並びに、第１および第２ビット線と接続されたメモリセル回路と、前記第１および第２ワード線を駆動するワード線駆動回路とを備え、前記メモリセル回路は、高電位側電源線と第１ノードとの間に設けられた第１Ｐ型トランジスタと、前記第１ノードと低電位側電源線との間に設けられ、ゲートが前記第１Ｐ型トランジスタのゲートに接続された第１Ｎ型トランジスタと、前記高電位側電源線と第２ノードとの間に設けられた第２Ｐ型トランジスタと、前記第２ノードと前記低電位側電源線との間に設けられ、ゲートが前記第２Ｐ型トランジスタのゲートに接続された第２Ｎ型トランジスタと、前記第１ノードと前記第１ビット線との間に設けられ、ゲートが前記第１ワード線に接続された第３Ｎ型トランジスタと、前記第２ノードと前記第２ビット線との間に設けられ、ゲートが前記第２ワード線に接続された第４Ｎ型トランジスタとを備え、前記第１ノードと、前記第２Ｐ型トランジスタおよび前記第２Ｎ型トランジスタのゲートとが接続されており、前記第２ノードと、前記第１Ｐ型トランジスタおよび前記第１Ｎ型トランジスタのゲートとが接続されており、前記ワード線駆動回路は、前記第１および第２ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、前記第１および第２ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする。

この態様によると、半導体記憶装置は、６個のトランジスタからなるデュアルポートＳＲＡＭセルを構成するメモリセル回路を備えている。そして、ワード線駆動回路は、第１および第２ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、第１および第２ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする。これにより、ライトマージンを悪化させることなく、スタティックノイズマージンが改善される。

本開示によると、デュアルポートＳＲＡＭセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、ライトマージンを悪化させることなく、スタティックノイズマージンを良好に確保することが可能になる。

実施形態に係るメモリセル回路の回路構成を示す図半導体記憶装置の全体構成図ワード線に出力するハイレベル電圧を示す概念図実施形態に係るワード線駆動回路の回路構成例スタティックノイズマージン（ＳＮＭ）を示すグラフ（ａ）（ｂ）はワード線駆動回路の回路構成の他の例（ａ）は一般的なデュアルポートＳＲＡＭセルの回路構成図、（ｂ）は１ポートＳＲＡＭセルの回路構成図

以下、実施の形態について、図面を参照して説明する。なお、以下の説明では、ＶＤＤは高電位側電源線または高電位側電源線に供給される電源電圧を意味し、ＶＳＳは低電位側電源線または低電位側電源線に供給される電源電圧を意味するものとする。

図１は実施形態に係るメモリセル回路の回路構成を示す図である。図１に示すメモリセル回路１０は、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢ、並びに、第１ビット線ＢＬＡおよび第２ビット線ＢＬＢＸと接続されており、デュアルポート（Dual-Port：ＤＰ）ＳＲＡＭ（Static Random Access Memory）セルを構成している。なお、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢは、後述するメモリセルアレイの行毎に設けられており、図１におけるかぎ括弧［］内の数字は行アドレスを示す。また、第１ビット線ＢＬＡおよび第２ビット線ＢＬＢＸは、後述するメモリセルアレイの列毎に設けられている。

メモリセル回路１０は、６個のトランジスタ、すなわち２個のＰ型トランジスタＰ１，Ｐ２、および、４個のＮ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４によって構成されている。第１Ｐ型トランジスタとしてのトランジスタＰ１は、ＶＤＤ（高電位側電源線）と第１ノードＱとの間に設けられており、第１Ｎ型トランジスタとしてのトランジスタＮ１は、ＶＳＳ（低電位側電源線）と第１ノードＱとの間に設けられている。トランジスタＰ１，Ｎ１はゲート同士が接続されており、インバータを構成している。第２Ｐ型トランジスタとしてのトランジスタＰ２は、ＶＤＤと第２ノードＱＸとの間に設けられており、第２Ｎ型トランジスタとしてのトランジスタＮ２は、ＶＳＳと第２ノードＱＸとの間に設けられている。トランジスタＰ２，Ｎ２はゲート同士が接続されており、インバータを構成している。第１ノードＱとトランジスタＰ２，Ｎ２のゲートとが接続されており、第２ノードＱＸとトランジスタＰ１，Ｎ１のゲートとが接続されている。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。

第３Ｎ型トランジスタとしてのトランジスタＮ３および第４Ｎ型トランジスタとしてのトランジスタＮ４は、アクセストランジスタである。トランジスタＮ３は、第１ノードＱと第１ビット線ＢＬＡとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。トランジスタＮ４は、第２ノードＱＸと第２ビット線ＢＬＢＸとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。

図２は図１のメモリセル回路１０を有する半導体記憶装置の全体構成図である。図２において、メモリセルアレイ１に、図１のメモリセル回路１０がアレイ状に並べて配置されている。メモリセルアレイ１では、行方向（図２では横方向）に延びるワード線ＷＬＡ，ＷＬＢが、各行に２本ずつ配置されており、列方向（図２では縦方向）に延びるビット線ＢＬＡ，ＢＬＢＸが、各列に２本ずつ配置されている。アドレスデコーダ２は、読み出しアドレスＲＡＡ，ＲＡＢまたは書き込みアドレスＷＡを受け、このアドレスＲＡＡ，ＲＡＢ，ＷＡをデコードし、該当するアドレスのワード線ＷＬＡ，ＷＬＢを駆動するためのアドレス信号を出力する。書き込み回路３は書き込みデータＷＤを受け、この書き込みデータＷＤを変換した書き込み信号をメモリセルアレイ１のビット線ＢＬＡ，ＢＬＢＸに与える。ＷＥは書き込みパルス信号である。読み出し回路Ａ４は、メモリセルアレイ１の第１ビット線ＢＬＡと接続されており、選択した列の第１ビット線ＢＬＡに出力されたデータを読み出しデータＲＤＡとして出力する。読み出し回路Ｂ５は、メモリセルアレイ１の第２ビット線ＢＬＢＸと接続されており、選択した列の第２ビット線ＢＬＢＸに出力されたデータを読み出しデータＲＤＢとして出力する。

また、アドレスデコーダ２は、読み出し時には、２個の読み出しアドレスＲＡＡ，ＲＡＢのそれぞれに従って独立して、ワード線ＷＬＡ，ＷＬＢを駆動するが、書き込み時には、同一アドレスの２本のワード線ＷＬＡ，ＷＬＢを同時に駆動する。このため、切り替え回路６は、アドレスデコーダ２に入力するアドレスを、読み出し時と書き込み時とで切り替える。

データ読み出し時には、第１ビット線ＢＬＡと第２ビット線ＢＬＢＸとのそれぞれからデータが読み出される。すなわち、アドレスデコーダ２は、読み出しアドレスＲＡＡをデコードし、この読み出しアドレスＲＡＡに該当する行の第１ワード線ＷＬＡ［ｉ］にハイレベル電圧を出力する。これにより、当該行のメモリセル回路１０におけるトランジスタＮ３がオン状態になり、第１ノードＱのデータが第１ビット線ＢＬＡに読み出される。アドレスデコーダ２はまた、読み出しアドレスＲＡＢをデコードし、この読み出しアドレスＲＡＢに該当する行の第２ワード線ＷＬＢ［ｊ］にハイレベル電圧を出力する。これにより、当該行のメモリセル回路１０におけるトランジスタＮ４がオン状態になり、第２ノードＱＸのデータが第２ビット線ＢＬＡに読み出される。また、読み出しアドレスＲＡＡ，ＲＡＢが同一の行を示す場合も許容されている。この場合は、アドレスデコーダ２は、当該行の第１ワード線ＷＬＡ［ｋ］および第２ワード線ＷＬＢ［ｋ］の両方にハイレベル電圧を出力する。これにより、当該行のメモリセル回路１０におけるトランジスタＮ３，Ｎ４がオン状態になり、第１ノードＱのデータが第１ビット線ＢＬＡに読み出されるとともに、第２ノードＱＸのデータが第２ビット線ＢＬＢＸに読み出される。

一方、データ書き込み時は、第１ビット線ＢＬＡと第２ビット線ＢＬＢＸをビット対とし、相補関係にあるデータをビット対ＢＬＡ，ＢＬＢＸに出力し、アドレスデコーダ２は、当該行の第１ワード線ＷＬＡ［ｌ］および第２ワード線ＷＬＢ［ｌ］の両方にハイレベル電圧を出力する。

そして、本実施形態では、読み出し時における動作マージン、すなわち、スタティックノイズマージンを改善するために、異なる行アドレスのデータ読み出しを行うときには、同一行アドレスのデータ読み出しを行うときやデータ書き込みを行うときよりも、ワード線ＷＬＡ，ＷＬＢに出力するハイレベル電圧を低くする。

図３はワード線ＷＬＡ，ＷＬＢに出力するハイレベル電圧の違いを示す概念図である。図３に示すように、異なる行アドレスのデータ読み出しを行うとき（ａ，ｂ）のハイレベル電圧Ｖ１は、同一行アドレスのデータ読み出しを行うとき（ｃ）やデータ書き込みを行うとき（ｄ）のハイレベル電圧Ｖ２よりも低くする。例えば、電圧Ｖ２はＶＤＤと同じ電圧とし、電圧Ｖ１は（ＶＤＤ−α）とする。αは例えばＶＤＤの１０％程度とする。これは、ワード線ＷＬＡ，ＷＬＢの両方をハイレベルにするときよりも、ワード線ＷＬＡ，ＷＬＢのいずれか一方のみをハイレベルにするときの方が、スタティックノイズマージンが悪化するからである。ワード線ＷＬＡ，ＷＬＢのハイレベル電圧を低くすることによって、アクセストランジスタであるトランジスタＮ３，Ｎ４の駆動能力が下がり、これにより、スタティックノイズマージンの悪化を抑制することができる。またデータ書き込みでは、ワード線ＷＬＡ，ＷＬＢのハイレベル電圧Ｖ２を低くしないので、アクセストランジスタであるトランジスタＮ３，Ｎ４の駆動能力は下がらない。したがって、ライトマージンは悪化しない。

図４は本実施形態におけるワード線駆動回路の回路構成の例である。ワード線駆動回路は、図２の構成ではアドレスデコーダ２に含まれており、メモリセルアレイ１の行ごとに設けられている。図４に示すワード線駆動回路２０によって、図３に示すようなハイレベル電圧をワード線ＷＬＡ，ＷＬＢに出力することができる。

図４において、ワード線駆動回路２０は、第１ワード線ＷＬＡにハイレベル電圧を出力する第１ドライバ２１と、第２ワード線ＷＬＢにハイレベル電圧を出力する第２ドライバ２２とを備える。第１ドライバ２１は、トランジスタＰ２１，Ｎ２１からなるインバータを含み、デコード後のアドレス信号ＳＡＡがアクティブ（ここではローレベル）になったとき、ハイレベル電圧を出力する。第２ドライバ２２は、トランジスタＰ２２，Ｎ２２からなるインバータを含み、デコード後のアドレス信号ＳＡＢがアクティブ（ここではローレベル）になったとき、ハイレベル電圧を出力する。

また、ワード線駆動回路２０は、第１ワード線ＷＬＡとＶＳＳとの間に設けられた第１アシスト部２３と、第２ワード線ＷＬＢとＶＳＳとの間に設けられた第２アシスト部２４とを備える。第１アシスト部２３は、第２ドライバ２２がハイレベル電圧を出力しないときは、第２ドライバ２２がハイレベル電圧を出力するときよりも抵抗値が小さくなる。ここでは、第１アシスト部２３は、第１ワード線ＷＬＡとＶＳＳとの間に設けられており、ゲートに第２ドライバ２２の出力を受けるＰ型トランジスタＰ２３を含む。第２アシスト部２４は、第１ドライバ２１がハイレベル電圧を出力しないときは、第１ドライバ２１がハイレベル電圧を出力するときよりも抵抗値が小さくなる。ここでは、第２アシスト部２４は、第２ワード線ＷＬＢとＶＳＳとの間に設けられており、ゲートに第１ドライバ２１の出力を受けるＰ型トランジスタＰ２４を含む。

図４に示すワード線駆動回路２０は、第１および第２ドライバ２１，２２が両方ともハイレベル電圧を出力するとき、第１および第２アシスト部２３，２４はいずれも抵抗値が大きい。これに対して、例えば、第１ドライバ２１のみがハイレベル電圧を出力するとき、第１アシスト部２３の抵抗値が小さくなるので、第１ワード線ＷＬＡに出力されたハイレベル電圧は低下する。第２ドライバ２２のみがハイレベル電圧を出力するときも同様に、第２アシスト部２４の抵抗値が小さくなるので、第２ワード線ＷＬＢに出力されたハイレベル電圧は低下する。したがって、図４に示すワード線駆動回路２０によって、図３に示すようなハイレベル電圧をワード線ＷＬＡ，ＷＬＢに出力することができる。

図５は本実施形態におけるスタティックノイズマージン（ＳＮＭ）を示すグラフである。図５において、横軸は第１ノードＱの電圧、縦軸は第２ノードＱＸの電圧である。実線が本実施形態によるもの、破線が従来技術によるものである。このグラフの曲線はバタフライカーブと呼ばれるものであり、曲線に囲まれた２つの部分が大きいほどマージンが大きいことを示す。図５から分かるように、本実施形態によって曲線に囲まれた部分が大きく膨らんでおり、スタティックノイズマージンが大きくなっている。すなわち、本実施形態によって、スタティックノイズマージンが良好に確保されている。

以上のように本実施形態によると、半導体記憶装置は、６個のトランジスタＰ１，Ｐ２，Ｎ１〜Ｎ４からなるデュアルポートＳＲＡＭセルを構成するメモリセル回路１０を備えている。そして、ワード線駆動回路２０は、第１および第２ワード線ＷＬＡ，ＷＬＢのいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、第１および第２ワード線ＷＬＡ，ＷＬＢの両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする。これにより、スタティックノイズマージンが改善される。したがって、デュアルポートＳＲＡＭセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、スタティックノイズマージンを良好に確保することが可能になる。

＜ワード線駆動回路の他の構成例＞
図６（ａ），（ｂ）は本実施形態におけるワード線駆動回路の回路構成の他の例である。図６（ａ）のワード線駆動回路２０Ａでは、第１アシスト部２３は、第１ワード線ＷＬＡとＶＳＳとの間に設けられており、ゲートに第２ドライバ２２の入力を受けるＮ型トランジスタＮ２３を含む。第２アシスト部２４は、第２ワード線ＷＬＢとＶＳＳとの間に設けられており、ゲートに第１ドライバ２１の入力を受けるＮ型トランジスタＮ２４を含む。図６（ｂ）のワード線駆動回路２０Ｂでは、第１アシスト部２３は、第１ワード線ＷＬＡとＮ型トランジスタＮ２３との間に、ダイオード接続されたＮ型トランジスタＮ２５が設けられている。第２アシスト部２４は、第２ワード線ＷＬＢとＮ型トランジスタＮ２４との間に、ダイオード接続されたＮ型トランジスタＮ２６が設けられている。

図６（ａ）および（ｂ）においても、第１アシスト部２３は、第２ドライバ２２がハイレベル電圧を出力しないときは、第２ドライバ２２がハイレベル電圧を出力するときよりも抵抗値が小さくなる。また、第２アシスト部２４は、第１ドライバ２１がハイレベル電圧を出力しないときは、第１ドライバ２１がハイレベル電圧を出力するときよりも抵抗値が小さくなる。したがって、ワード線駆動回路２０Ａ，２０Ｂのいずれによっても、図３に示すようなハイレベル電圧をワード線ＷＬＡ，ＷＬＢに出力することができる。

本開示によると、デュアルポートＳＲＡＭセルを有する半導体記憶装置を、小面積かつ低消費電流で実現し、かつ、スタティックノイズマージンを良好に確保することが可能になるので、半導体記憶装置の性能向上に有用である。

１０メモリセル回路
２０，２０Ａ，２０Ｂワード線駆動回路
２１第１ドライバ
２２第２ドライバ
２３第１アシスト部
２４第２アシスト部
ＢＬＡ第１ビット線
ＢＬＢＸ第２ビット線
Ｎ１〜Ｎ４第１〜第４Ｎ型トランジスタ
Ｎ２３，Ｎ２４Ｎ型トランジスタ
Ｐ１，Ｐ２第１，第２Ｐ型トランジスタ
Ｐ２３，Ｐ２４Ｐ型トランジスタ
Ｑ第１ノード
ＱＸ第２ノード
ＷＬＡ第１ワード線
ＷＬＢ第２ワード線

Claims

半導体記憶装置であって、
第１および第２ワード線、並びに、第１および第２ビット線と接続されたメモリセル回路と、
前記第１および第２ワード線を駆動するワード線駆動回路とを備え、
前記メモリセル回路は、
高電位側電源線と第１ノードとの間に設けられた第１Ｐ型トランジスタと、
前記第１ノードと低電位側電源線との間に設けられ、ゲートが前記第１Ｐ型トランジスタのゲートに接続された第１Ｎ型トランジスタと、
前記高電位側電源線と第２ノードとの間に設けられた第２Ｐ型トランジスタと、
前記第２ノードと前記低電位側電源線との間に設けられ、ゲートが前記第２Ｐ型トランジスタのゲートに接続された第２Ｎ型トランジスタと、
前記第１ノードと前記第１ビット線との間に設けられ、ゲートが前記第１ワード線に接続された第３Ｎ型トランジスタと、
前記第２ノードと前記第２ビット線との間に設けられ、ゲートが前記第２ワード線に接続された第４Ｎ型トランジスタとを備え、
前記第１ノードと、前記第２Ｐ型トランジスタおよび前記第２Ｎ型トランジスタのゲートとが接続されており、前記第２ノードと、前記第１Ｐ型トランジスタおよび前記第１Ｎ型トランジスタのゲートとが接続されており、
前記ワード線駆動回路は、
前記第１および第２ワード線のいずれか一方を駆動するときに当該ワード線に出力するハイレベル電圧を、前記第１および第２ワード線の両方を駆動するときに両方のワード線に出力するハイレベル電圧よりも、低くする
ことを特徴とする半導体記憶装置。
請求項１記載の半導体記憶装置において、
前記ワード線駆動回路は、
入力がアクティブになったとき、前記第１ワード線にハイレベル電圧を出力する第１ドライバと、
入力がアクティブになったとき、前記第２ワード線にハイレベル電圧を出力する第２ドライバと、
前記第１ワード線と前記低電位側電源線との間に設けられ、前記第２ドライバの入力または出力を受け、前記第２ドライバがハイレベル電圧を出力しないとき、前記第２ドライバがハイレベル電圧を出力するときよりも抵抗値が小さくなる第１アシスト部と、
前記第２ワード線と前記低電位側電源線との間に設けられ、前記第１ドライバの入力または出力を受け、前記第１ドライバがハイレベル電圧を出力しないとき、前記第１ドライバがハイレベル電圧を出力するときよりも抵抗値が小さくなる第２アシスト部とを備えた
ことを特徴とする半導体記憶装置。
請求項２記載の半導体記憶装置において、
前記第１アシスト部は、前記第１ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第２ドライバの出力を受けるＰ型トランジスタを含み、
前記第２アシスト部は、前記第２ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第１ドライバの出力を受けるＰ型トランジスタを含む
ことを特徴とする半導体記憶装置。
請求項２記載の半導体記憶装置において、
前記第１アシスト部は、前記第１ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第２ドライバの入力を受けるＮ型トランジスタを含み、
前記第２アシスト部は、前記第２ワード線と前記低電位側電源線との間に設けられ、ゲートに前記第１ドライバの入力を受けるＮ型トランジスタを含む
ことを特徴とする半導体記憶装置。