JP6930858B2

JP6930858B2 - 半導体装置

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Publication number: JP6930858B2
Application number: JP2017102542A
Authority: JP
Inventors: 常雄小倉; 知子末代
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2017-05-24
Filing date: 2017-05-24
Publication date: 2021-09-01
Anticipated expiration: 2037-05-24
Also published as: US10553710B2; US20180342604A1; JP2018198266A

Description

実施形態は、半導体装置に関する。

近年、６００Ｖ以上の耐圧のパワー半導体デバイスとしてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。このパワー半導体デバイスは、一般的にスイッチとして用いられるので、オン電圧が低く、スイッチング速度が速いことが望まれている。これに加えて、高電圧、大電流のスイッチとして高信頼性化が特に望まれている。

特開２００２−３６８２２１号公報特開２００２−３７３９８８号公報

実施形態は、高い信頼性を有する半導体装置を提供する。

実施形態によれば、半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に設けられた半導体層と、前記半導体層内に設けられ、第１方向に延びる複数のゲート電極と、前記半導体層内に設けられ、前記第１方向に対して交差する第２方向に延び、前記ゲート電極と接続された複数のゲート配線と、前記ゲート電極と前記半導体層との間、および前記ゲート配線と前記半導体層との間に設けられた絶縁膜と、前記ゲート電極と前記第２電極との間、および前記ゲート配線と前記第２電極との間に設けられた層間絶縁膜と、を備える。前記半導体層は、前記第１電極上に設けられた第１半導体層と、前記第１半導体層上に設けられた第１導電型の第２半導体層と、前記第２半導体層上に設けられた第２導電型の第３半導体層と、前記第３半導体層上に設けられ、前記第２電極と接続された第１導電型の第４半導体層と、を有する。前記ゲート電極の幅と前記ゲート配線の幅は略等しい。

実施形態の半導体装置の模式平面図。図１における一部領域Ｓの拡大平面図。図２におけるＡ−Ａ’断面図。図２におけるＢ−Ｂ’断面図。図２におけるＣ−Ｃ’断面図。図２におけるＤ−Ｄ’断面図。図１におけるＥ−Ｅ’断面図。（ａ）および（ｂ）は、実施形態のゲート電極とゲート配線との接続レイアウトの他の例を示す模式平面図。ＩＧＢＴの回路図。

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。

以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。

また、実施形態では半導体材料はシリコンとするが、半導体材料は、シリコンに限らず、例えば、炭化シリコン、窒化ガリウム、酸化ガリウムなどであってもよい。

図１は、実施形態の半導体装置（半導体チップ）の模式平面図である。
図２は、図１における一部領域Ｓの拡大平面図である。
図３は、図２におけるＡ−Ａ’断面図である。

実施形態の半導体装置は、第１電極としてのコレクタ電極１１と、第２電極としてのエミッタ電極１２との間に半導体層２０が設けられ、コレクタ電極１１とエミッタ電極１２とを結ぶ方向（縦方向）に電流が流れる縦型ＩＧＢＴ構造のデバイスである。

または、半導体装置は、以下で説明するｐ^＋型の層２１をｎ^＋型の層に置き換えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造のデバイスでもよい。

半導体層２０は、不純物がドープされたシリコン層である。図３に示すように、半導体層２０は、ｐ^＋型のコレクタ層（第１半導体層）２１と、ｎ⁻型のベース層またはドリフト層（第２半導体層）２２と、ｐ型のベース層（第３半導体層）２３と、ｎ^＋型のエミッタ層（第４半導体層）２４とを有する。

一般にコレクタ層２１のｐ型不純物濃度はｐ型ベース層２３のｐ型不純物濃度よりも高い。また、一般にエミッタ層２４のｎ型不純物濃度はｎ⁻型ベース層２２のｎ型不純物濃度よりも高い。

コレクタ層２１は、コレクタ電極１１上に設けられ、コレクタ電極１１に接している。コレクタ層２１上にｎ⁻型ベース層２２が設けられている。ｎ⁻型ベース層２２上にｐ型ベース層２３が設けられている。ｐ型ベース層２３上にエミッタ層２４が設けられている。

図２に示すように、複数のエミッタ層２４は、Ｘ方向に互いに離間してｐ型ベース層２３の表面に選択的に形成され、Ｙ方向に延びている。Ｘ方向およびＹ方向は、半導体層２０の主面に対して平行な面内で互いに直交する方向を表す。

実施形態の半導体装置は、トレンチゲート構造のゲート電極３１を有する。図３に示すように、半導体層２０内にゲート電極３１が設けられている。ゲート電極３１の側面と半導体層２０との間、およびゲート電極３１のボトムと半導体層２０との間に、絶縁膜４１が設けられている。絶縁膜４１は、例えばシリコン酸化膜である。

半導体層２０の表面側に形成されたトレンチＴ１の内壁に例えば熱酸化法で絶縁膜４１が形成され、その絶縁膜４１の内側にゲート電極３１として例えば多結晶シリコンが埋め込まれる。

図１および図２に示すように、複数のゲート電極３１が、Ｘ方向に延び、Ｙ方向に互いに離間している。

図３に示すように、ゲート電極３１は、エミッタ層２４およびｐ型ベース層２３を貫通して、ｎ⁻型ベース層２２に達する。ゲート電極３１の下端は、ｐ型ベース層２３のボトム（ｐ型ベース層２３とｎ⁻型ベース層２２とのｐｎ接合）よりも下方（コレクタ層２１側）に位置する。ゲート電極３１の側面は、絶縁膜４１を介して、エミッタ層２４およびｐ型ベース層２３に対向している。

ゲート電極３１上に層間絶縁膜４３が設けられている。層間絶縁膜４３は例えばシリコン酸化膜である。層間絶縁膜４３を覆うように、エミッタ層２４上にエミッタ電極１２が設けられている。エミッタ電極１２は、エミッタ層２４に接している。

また、エミッタ電極１２は、エミッタ層２４が形成されていない領域（図２におけるＸ方向に離間したエミッタ層２４間の領域）のｐ型ベース層２３の表面にも接している。

図１に示すように、エミッタ電極１２は複数に分割されず、１つのチップにつき１つのエミッタ電極１２がチップの上面の大部分を占めて形成されている。そのエミッタ電極１２の下で、複数のゲート電極３１がＸ方向に延びている。

エミッタ電極１２の下の半導体層２０内には、複数のゲート配線３２も配置されている。図２に示すように、複数のゲート配線３２が配置されたゲート配線領域には、エミッタ層２４およびｐ型ベース層２３は設けられず、ｐ型半導体層（第５半導体層）２５が設けられている。

図４は、図２におけるＢ−Ｂ’断面図である。
図５は、図２におけるＣ−Ｃ’断面図である。
図６は、図２におけるＤ−Ｄ’断面図である。

図４に示すように、ゲート配線３２は、ゲート電極３１と同様、半導体層２０内に形成されたトレンチＴ２内に絶縁膜４１を介して埋め込まれる。図２に示すように、複数のトレンチＴ２が、Ｙ方向に延び、Ｘ方向に互いに離間している。したがって、複数のゲート配線３２は、Ｙ方向に延び、Ｘ方向に互いに離間している。

トレンチＴ１とトレンチＴ２は、例えばＲＩＥ（Reactive Ion Etching）法で同時に形成される。トレンチＴ１とトレンチＴ２は互いに交差（例えば直交）している。トレンチＴ１の幅とトレンチＴ２の幅とは略等しく、トレンチＴ１の深さとトレンチＴ２の深さとは略等しい。

それらトレンチＴ１、Ｔ２の内壁に絶縁膜４１を形成した後、ゲート電極３１およびゲート配線３２の材料として例えば多結晶シリコンがトレンチＴ１、Ｔ２内に埋め込まれる。したがって、ゲート電極３１とゲート配線３２は、同じ材料で一体に設けられ、互いに交差（例えば直交）している。その交差部分で、ゲート電極３１とゲート配線３２は一体に接続している。

ゲート電極３１の幅とゲート配線３２の幅とは略等しく、たとえば１μｍ前後であり、ゲート電極３１の深さとゲート配線３２の深さとは略等しく、たとえば５μｍ前後である。

複数のゲート配線３２が配置されたゲート配線領域に設けられた図４に示すｐ型半導体層２５のボトムは、図３に示すセル領域のｐ型ベース層２３のボトムよりも深い位置（コレクタ層２１側）にある。図４に示すように、ｐ型半導体層２５は、絶縁膜４１を介して、ゲート配線３２のボトムのコーナーを覆っている。ゲート配線３２とｐ型半導体層２５との間に絶縁膜４１が設けられている。

ｐ型半導体層２５は、エミッタ電極１２と電気的に接続される。または、ｐ型半導体層２５は電気的にフローティングでもよい。このようなｐ型半導体層２５は、電界が集中しやすいトレンチ構造のゲート配線３２のボトムのコーナーの電界を緩和する。

ゲート電極３１において、複数のゲート配線３２が配置されたゲート配線領域をＸ方向に横切る部分の下にも、図５および図６に示すように、ｐ型半導体層２５が設けられている。

図４に示すように、ゲート配線３２の上にもエミッタ電極１２が広がり、そのエミッタ電極１２とゲート配線３２との間に層間絶縁膜４３が設けられている。

図１に示すように、複数のゲート電極３１の数は、複数のゲート配線３２の数よりも多い。図２に示す領域Ｓが１つのチップにおいてＸ方向及びＹ方向に繰り返されている。

すなわち、ｐ型ベース層２３およびエミッタ層２４が配置されたセル領域１００と、ｐ型半導体層２５および複数のゲート配線３２が配置されたゲート配線領域２００とがＸ方向に交互に並んでいる。図１に示すように、複数のゲート配線領域２００がＸ方向に離間して配置されている。セル領域１００の面積（Ｘ方向の長さ）は、ゲート配線領域２００の面積（Ｘ方向の長さ）よりも大きい。

ゲート配線領域２００は１つでもよい。例えば、図１においてチップ横方向（Ｘ方向）の中央に配置され、Ｙ方向に延びる１つのゲート配線領域２００だけでもよい。

また、Ｙ方向に延びる複数のゲート配線領域２００を接続するゲート配線領域２００がＸ方向に形成されている。図１に示す例では、Ｙ方向の両端に、Ｘ方向に延びるゲート配線領域２００が配置されている。

Ｘ方向に延びるゲート配線領域２００は、Ｘ方向に延びる複数のゲート配線３２ｘを有する。複数のゲート配線３２ｘは、Ｙ方向に互いに離間している。ゲート配線３２ｘも、ゲート配線３２やゲート電極３１と同様に、半導体層２０に形成されたトレンチ内に埋め込まれた例えば多結晶シリコンで形成されている。Ｙ方向に延びる複数のゲート配線３２の両端が、Ｘ方向に延びるゲート配線３２ｘに接続されている。

図１に示すように、チップの上面には、ゲートパッド５０が設けられている。ゲートパッド５０は、チップ上面におけるエミッタ電極１２が形成されていない領域に、エミッタ電極１２に対して離間して配置されている。ゲートパッド５０の面積は、エミッタ電極１２の面積よりも小さい。エミッタ電極１２およびゲートパッド５０はともに金属材料からなり、例えばアルミニウムからなる。

図７は、図１におけるＥ−Ｅ’断面図である。

図１に示すように、Ｙ方向に延びる複数のゲート配線３２はＸ方向に延びる複数のゲート配線３２ｘに電気的に接続され、例えばＸ方向の中央に位置するゲート配線領域２００の複数のゲート配線３２はゲートパッド５０の下の領域にも延びている。ゲートパッド５０は、そのゲート配線３２のＹ方向の端部の上に配置されている。そのゲート配線３２とゲートパッド５０との間に、図７に示すように、スルー電極５１が設けられている。スルー電極５１は、ゲートパッド５０とゲート配線３２とを接続している。これにより、ゲートパッド５０は、ゲート配線３２、ゲート配線３２ｘを介して、チップ内のすべてのゲート電極３１に電気接続され、ゲート信号を供給できる。

エミッタ電極１２とゲートパッド５０は、略同じ高さに配置されている。エミッタ電極１２とゲートパッド５０との間には層間絶縁膜４３が設けられている。

ゲート電極３１は、ゲート配線３２、３２ｘおよびスルー電極５１を通じて、ゲートパッド５０と電気的に接続されている。ゲートパッド５０には例えばワイヤがボンディングされ、ゲートパッド５０はそのワイヤを通じて外部回路と接続される。

または、スルー電極５１を図１においてＸ方向に延在させ、そのスルー電極５１に、Ｙ方向に延びる複数のゲート配線領域２００のそれぞれのゲート配線３２を接続させてもよい。これにより、ゲートパッド５０は、より低抵抗でチップ内のすべてのゲート電極３１に電気接続され、ゲート信号を供給でき、よりバランスの改善された素子動作が可能となる。

エミッタ電極１２上には例えば板状のコネクタが接合され、エミッタ電極１２はそのコネクタを通じて外部回路と接続される。コレクタ電極１１は、リードフレーム上に接合される。

以上説明したＩＧＢＴにおいて、コレクタ電極１１とエミッタ電極１２との間に電圧が印加される。コレクタ電極１１に与えられる電位は、エミッタ電極１２に与えられる電位よりも高い。

ＩＧＢＴのオン動作時には、ゲート電極３１にしきい値以上の電位が与えられ、ｐ型ベース層２３におけるゲート電極３１に対向する領域に反転層（ｎ型のチャネル）が形成される。そして、コレクタ層２１、ｎ⁻型ベース層２２、チャネル、およびエミッタ層２４を通じて、コレクタ電極１１とエミッタ電極１２との間を電子電流が流れる。このとき、コレクタ層２１からｎ⁻型ベース層２２に正孔が供給され、ｎ⁻型ベース層２２に電子および正孔の高密度状態が作り出され、低いオン抵抗が得られる。

トレンチゲート構造のＩＧＢＴにおいて、チップ上面でエミッタ電極とほぼ同じ高さに配置された金属のゲート配線が、複数に分割されたエミッタ電極の間を延びてゲートパッドに接続された構造が、現在広く用いられている。トレンチゲートの多結晶シリコンの一部が上方に引き出されて、金属ゲート配線と接続される。

このような、チップ上面にエミッタ電極と金属ゲート配線がほぼ同一の高さに形成される構造は電気絶縁上の信頼性が問題になり得る。また、ゲート配線をポリイミドなどの絶縁膜で覆った上で、チップ上面のエミッタ電極形成領域の全面にめっき法などにより金属電極を形成する構造の場合、長期の高温動作でポリイミド絶縁膜が劣化する問題が懸念される。

実施形態によれば、ゲート配線３２は、チップ上面のエミッタ電極形成領域ではなく、ゲート電極３１と同様、半導体層２０内に形成され、チップ上面に金属ゲート配線が形成されない。この結果、長期の高温動作でも十分な絶縁信頼性を有するＩＧＢＴ素子を提供できる。

図９は、ＩＧＢＴの回路図である。

コレクタ電極１１とゲート電極３１との間に容量Ｃｇｃが存在し、エミッタ電極１２とゲート電極３１との間に容量Ｃｇｅが存在する。

実施形態のようにゲート配線３２を複数に分ける構造は、それら複数のゲート配線３２を分けずにＸ方向につなげた幅広のゲート配線構造（比較例）よりも、Ｃｇｅが大きくなる。これは、図４に示す複数のゲート配線３２と、エミッタ電位と同電位のｐ型半導体層２５との間に大きな容量成分を形成することによる。したがって、実施形態では、比較例よりもＣｇｃ／Ｃｇｅを小さくできる。Ｃｇｃ／Ｃｇｅを小さくすることは、ゲート電位Ｖｇを安定させ、外部の電圧変化に対して誤点弧を防止することを可能にする。

また、ゲート電極用のトレンチとゲート配線用のトレンチとを同時にＲＩＥ法で形成するにあたって、トレンチ間で幅が大きく異なると、トレンチの深さや形状がばらつきやすくなる。これはデバイス特性のばらつきにつながり得る。

これに対して実施形態によれば、ゲート電極３１用のトレンチＴ１とゲート配線３２用のトレンチＴ２は幅が略等しいため、それらトレンチＴ１とトレンチＴ２を同時にＲＩＥ法で形成するにあたって、トレンチＴ１、Ｔ２の深さや形状のばらつきを抑制できる。

図８（ａ）および（ｂ）は、ゲート電極３１とゲート配線３２との接続レイアウトの他の例を示す模式平面図である。

図８（ａ）では、トレンチＴ１（ゲート電極３１）はＸ方向に一直線状に延びている。これに対して、共通のトレンチＴ１（ゲート電極３１）に接続する複数のトレンチＴ２（ゲート配線３２）のうち、その共通のトレンチＴ１（ゲート電極３１）の一方の側面側に接続する複数のトレンチＴ２（ゲート配線３２）と、他方の側面側に接続する複数のトレンチＴ２（ゲート配線３２）とは、Ｘ方向の位置がずれている。

図８（ｂ）では、トレンチＴ２（ゲート配線３２）はＹ方向に一直線状に延びている。これに対して、共通のトレンチＴ２（ゲート配線３２）に接続する複数のトレンチＴ１（ゲート電極３１）のうち、その共通のトレンチＴ２（ゲート配線３２）の一方の側面側に接続する複数のトレンチＴ１（ゲート電極３１）と、他方の側面側に接続する複数のトレンチＴ１（ゲート電極３１）とは、Ｙ方向の位置がずれている。

図８（ａ）および（ｂ）のいずれの場合も、トレンチＴ１（ゲート電極３１）と、トレンチＴ２（ゲート配線３２）とはＴ字状に接続している。

図２に示すような、トレンチＴ１とトレンチＴ２とが十字状に接続するレイアウトでは、トレンチＴ１とトレンチＴ２との接続部（交差部）の中心から見て四方向にエッチングすべき領域が広がっている。

これに対して、図８（ａ）および（ｂ）に示すような、トレンチＴ１とトレンチＴ２とがＴ字状に接続するレイアウトでは、トレンチＴ１とトレンチＴ２との接続部（交差部）の中心から見て三方向にエッチングすべき領域が広がっている。このようなＴ字状交差部は、トレンチＴ１とトレンチＴ２を同時にエッチングするとき、十字状交差部よりも、交差部の中心付近にエッチングされない部分が残りにくくできる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…コレクタ電極、１２…エミッタ電極、２１…コレクタ層、２２…ｎ⁻型ベース層、２３…ｐ型ベース層、２４…エミッタ層、２５…ｐ型半導体層、３１…ゲート電極、３２…ゲート配線、５０…ゲートパッド、５１…スルー電極

Claims

第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体層と、
前記半導体層内に設けられ、第１方向に延びる複数のゲート電極と、
前記半導体層内に設けられ、前記第１方向に対して交差する第２方向に延び、前記ゲート電極と接続された複数のゲート配線と、
前記ゲート電極と前記半導体層との間、および前記ゲート配線と前記半導体層との間に設けられた絶縁膜と、
前記ゲート電極と前記第２電極との間、および前記ゲート配線と前記第２電極との間に設けられた層間絶縁膜と、
を備え、
前記半導体層は、
前記第１電極上に設けられた第１半導体層と、
前記第１半導体層上に設けられた第１導電型の第２半導体層と、
前記第２半導体層上に設けられた第２導電型の第３半導体層と、
前記第３半導体層上に設けられ、前記第２電極と接続された第１導電型の第４半導体層と、
を有し、
前記ゲート電極の幅と前記ゲート配線の幅は略等しい半導体装置。
前記ゲート配線の上に設けられたゲートパッドと、
前記ゲートパッドと前記ゲート配線との間に設けられ、前記ゲートパッドと前記ゲート配線とを接続するスルー電極と、
をさらに備えた請求項１記載の半導体装置。
前記ゲートパッドは、前記第２電極に重ならない領域における、前記ゲート配線の前記第２方向の端部の上に配置されている請求項２記載の半導体装置。
前記複数のゲート配線が配置されたゲート配線領域で前記ゲート配線のボトムよりも深い位置に設けられた第２導電型の第５半導体層をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
前記第５半導体層は、前記第２電極と電気的に接続されている請求項４記載の半導体装置。