JP6891448B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来の炭化珪素（ＳｉＣ）によるスイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、第１導電型の炭化珪素基板の表面に低不純物濃度の第１導電型の炭化珪素層を形成し、第１導電型の炭化珪素層表面側にゲート構造とソース構造を形成し、第１導電型の炭化珪素基板の、低不純物濃度の第１導電型の炭化珪素層の反対側の面にドレイン構造を形成する。ソース構造は第２導電型のベース領域によって囲まれ、ソース電極は第１導電型のソース領域と第２導電型のベース領域に接合する。

縦型ＭＯＳＦＥＴでは、高耐圧動作時にブレイクダウンが起こると大電流が流れる。素子構造が形成されオン状態のときに電流が流れる活性領域を囲む耐圧構造部よりも面積の大きい活性領域でブレイクダウンを起こすことにより、縦型ＭＯＳＦＥＴは面積当たりの吸収エネルギーを減らして耐量を上げる。このような理由により一般的に活性領域でブレイクダウンを起こしやすい構造に設計する。活性領域ではＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域にベース領域のコーナー部（例えば、後述する図１の符号２０１、図６の符号２０２）が形成されるため、このコーナー部に高電界がかかり易くブレイクダウンを起こすと電流がドレインからベース領域のコーナーを通りソース電極に流れる。この結果、ベース層に流れる電流による電圧降下によりベース層の電位が下がり、第１導電型のソース層、第２導電型のベース層、第１導電型の基板で構成される寄生トランジスタがオンし素子破壊に至る恐れがある。

このような問題を解決するため、ベース領域中の少なくともソース領域の下側に、高酸素（Ｏ₂）濃度領域を設け、ソース領域、ベース領域、エピタキシャル層からなる寄生トランジスタのベース電流を遮断し、寄生トランジスタのターンオンをし難くする技術がある（例えば、特許文献１参照）。また、ｎ型ドリフト層のうちコンタクト領域の下方において、ｐ型ベース領域から離間するようにｎ⁺型領域を形成することで、寄生トランジスタを動作させず、耐量を向上させることが可能となる技術がある（例えば、特許文献２参照）。

特開平５−５５５９４号公報 特開２００９−９４２０３号公報

しかしながら、上記特許文献１に示される手法は、シリコン（Ｓｉ）デバイスで一般的となっている拡散プロセスであり、拡散係数の高いＳｉＣ半導体装置の製造には応用困難である。また、上記特許文献２に示される手法はＳｉＣ基板中に濃い領域を形成するためプロセスの実現が非常に困難となる。

この発明は、上述した従来技術による問題点を解消するため、寄生トランジスタの動作を抑制し、簡易に形成可能な構造の半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素層が設けられる。前記第１炭化珪素層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第１半導体領域が設けられる。前記第１炭化珪素層と前記第１半導体領域の表面に選択的に、前記第１半導体領域より低不純物濃度の第２導電型の第２半導体領域が設けられる。前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第３半導体領域が設けられる。前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第４半導体領域が設けられる。前記第２半導体領域を貫通して前記第１炭化珪素層に達する第１導電型の第５半導体領域が設けられる。前記第３半導体領域と前記第５半導体領域とに挟まれた前記第２半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第３半導体領域と前記第４半導体領域の表面にソース電極が設けられる。前記炭化珪素半導体基板の裏面にドレイン電極が設けられる。前記第４半導体領域は、前記第２半導体領域より厚く、前記第４半導体領域の前記第１半導体領域側の幅は、前記ソース電極側の幅よりも狭い。前記第１半導体領域の、前記第４半導体領域と前記第１炭化珪素層とに挟まれた領域は、前記第１半導体領域と前記第１炭化珪素層との界面が前記第１半導体領域の他の領域より前記ソース電極側にあり、前記第１半導体領域の他の領域より厚さが薄い。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の、前記第４半導体領域と前記第１炭化珪素層とに挟まれた領域の厚さと、前記第１半導体領域の不純物濃度との積が、前記第１炭化珪素層の、前記第１半導体領域と前記炭化珪素半導体基板とに挟まれた領域の厚さと、前記第１炭化珪素層の不純物濃度との積よりも小さいことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域と前記第１半導体領域との界面のうち前記第１炭化珪素層側の界面は、前記第２半導体領域と前記第１半導体領域との界面より前記第１炭化珪素層側にあることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の厚さが薄い領域の幅は、前記第１半導体領域に挟まれる前記第１炭化珪素層の領域の幅より広いことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素層を形成する第１工程を行う。次に、前記第１炭化珪素層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第１半導体領域を形成する第２工程を行う。次に、前記第１炭化珪素層と前記第１半導体領域の表面に選択的に、前記第１半導体領域より低不純物濃度の第２導電型の第２半導体領域を形成する第３工程を行う。次に、前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第３半導体領域を形成する第４工程を行う。次に、前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第４半導体領域を形成する第５工程を行う。次に、前記第２半導体領域を貫通して前記第１炭化珪素層に達する第１導電型の第５半導体領域を形成する第６工程を行う。次に、前記第３半導体領域と前記第５半導体領域とに挟まれた前記第２半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第７工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第８工程を行う。次に、前記第３半導体領域と前記第４半導体領域の表面にソース電極を形成する第９工程を行う。次に、前記炭化珪素半導体基板の裏面に設けられたドレイン電極を形成する第１０工程を行う。前記第５工程は、前記第４半導体領域の厚さを、前記第２半導体領域より厚く、かつ、前記第４半導体領域の前記第１半導体領域側の幅を、前記ソース電極側の幅よりも狭く形成する。前記第２工程は、前記第１半導体領域の、前記第４半導体領域と前記第１炭化珪素層とに挟まれた領域を、前記第１半導体領域と前記第１炭化珪素層との界面が前記第１半導体領域の他の領域より前記ソース電極側になるように形成し、前記第１半導体領域の他の領域より厚さを薄く形成する。

上述した発明によれば、上述した構造により、高電圧をドレイン電極側に印加すると電界集中がｐ⁺型コンタクト領域（第２導電型の第３半導体領域）の下方で起こり、ｐ⁺型コンタクト領域の下方からアバランシェ電流が流れる。この結果として、ｐ型ベース領域（第２導電型の第１半導体領域）のコーナー部での電界集中によって起こるブレイクダウンによるソース電極からｐ型ベース領域のコーナー部への電流起因の寄生トランジスタの動作を回避することができ、素子破壊を回避することができる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、寄生トランジスタの動作を抑制し、簡易に形成可能な構造を実現できるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態４にかかる炭化珪素半導体装置の構成を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。炭化珪素半導体基板のおもて面の結晶学的面指数は、（０００−１）に対して平行な面または１０度以内に傾いた面であるとよい。また、炭化珪素半導体基板のおもて面の結晶学的面指数は、（０００１）に対して平行な面または１０度以内に傾いた面であるとよい。

（実施の形態１）
本発明にかかる半導体装置は、シリコンよりバンドギャップが広いワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。

図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の主面（おもて面）上にｎ型炭化珪素エピタキシャル層（第１導電型の第１炭化珪素層）２が堆積されている。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２を併せて炭化珪素半導体基体とする。

図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１０が設けられている。裏面電極１０は、ドレイン電極を構成する。また、外部装置と接続するための裏面電極パッド１２が設けられている。

活性領域において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ型ベース領域（第２導電型の第１半導体領域）３が選択的に設けられている。ｐ型ベース領域３は、例えばアルミニウム（Ａｌ）がドーピングされている。

ｐ型ベース領域３の部分には、ｎ⁺型ソース領域（第１導電型の第２半導体領域）４およびｐ⁺型コンタクト領域（第２導電型の第３半導体領域）５が設けられている。また、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５は互いに接する。ｎ⁺型ソース領域４は、ｐ⁺型コンタクト領域５の外周に配置されている。ｐ⁺型コンタクト領域５の厚さはｎ⁺型ソース領域４よりも厚く、ｐ⁺型コンタクト領域５の底部はｎ⁺型ソース領域４の底部よりも深い部分に位置する。なお、深い部分とは、裏面電極１０により近い部分であることを意味する。ここで、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ型ベース領域３の厚さ１０１とｐ型ベース領域３の不純物濃度との積は、このｐ型ベース領域３下部に位置するｎ型炭化珪素エピタキシャル層２の厚さ１０２とｎ型炭化珪素エピタキシャル層２の不純物濃度の積よりも小さい。なお、ｐ型ベース領域３下部に位置するｎ型炭化珪素エピタキシャル層２とは、ｐ型ベース領域３とｎ⁺型炭化珪素基板１に挟まれたｎ型炭化珪素エピタキシャル層２である。また、ｐ⁺型コンタクト領域５の底側（ｐ型ベース領域３側）の幅１０３は、ｐ⁺型コンタクト領域５の表面側（以下で説明するソース電極９側）の幅１０４よりも狭い。

また、ｐ型ベース領域３の、ｎ⁺型ソース領域４とｎ型炭化珪素エピタキシャル層２のｐ型ベース領域３が形成されていない表面側の領域とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ型炭化珪素エピタキシャル層２のｐ型ベース領域３が形成されていない領域の表面に設けられていてもよい。

図１では、活性領域に１つと半分のＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。

層間絶縁膜８は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極７を覆うように設けられている。ソース電極９は、層間絶縁膜８に開口されたコンタクトホールを介して、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５に接する。ソース電極９は、層間絶縁膜８によって、ゲート電極７と電気的に絶縁されている。ソース電極９上には、電極パッド１１が設けられている。

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。図２〜４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば１×１０¹⁸〜１×１０²¹／ｃｍ³程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよく、（０００１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ³の不純物濃度で窒素がドーピングされた厚さ５〜５０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。ここで、図２に示される構造となる。

次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ型炭化珪素エピタキシャル層２の表面層に、ｐ型ベース領域３を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ型ベース領域３の不純物濃度が１．０×１０¹⁶〜１．０×１０¹⁸／ｃｍ³となるようにドーズ量を設定してもよい。ｐ型ベース領域３の幅および深さは、それぞれ５〜２０μｍおよび０．２〜３．０μｍであってもよい。隣り合うｐ型ベース領域３間の距離は、例えば０．５〜３．０μｍであってもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース領域３の表面層に、ｎ⁺型ソース領域４を選択的に形成する。ｎ⁺型ソース領域４の深さは０．１μｍ以上でｐ型ベース領域３よりも薄い厚さであってもよい。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース領域３の表面層に、ｐ⁺型コンタクト領域５を選択的に形成する。ｐ⁺型コンタクト領域５の深さは０．１μｍ以上でｐ型ベース領域３よりも薄い厚さであってもよい。ここで、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ型ベース領域３の厚さ１０１（図１参照）とｐ型ベース領域３の不純物濃度の積が、このｐ型ベース領域３下部に位置するｎ型炭化珪素エピタキシャル層２の厚さ１０２（図１参照）とｎ型炭化珪素エピタキシャル層２の不純物濃度の積よりも小さくなるように形成する。

例えば、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ型ベース領域３の不純物濃度と厚さ１０１がそれぞれ１．０×１０¹⁷／ｃｍ^-3と０．２μｍとすると濃度と厚さの積は２．０×１０¹²／ｃｍ²になる。ｐ型ベース領域３下部に位置するｎ型炭化珪素エピタキシャル層２の不純物濃度と厚さ１０２をそれぞれ１．０×１０¹⁶／ｃｍ³と９μｍとすると不純物濃度と厚さの積は９．０×１０¹²／ｃｍ²となり、上記条件を満たす。また、ｐ⁺型コンタクト領域５の表面側の幅１０４は０．５〜３．０μｍ、底部側の幅１０３は０．１〜２．０μｍであってもよい。ここで、図３に示される構造となる。

ｐ型ベース領域３、ｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６００〜１９００℃および１〜１０分間であってもよい。

ｐ型ベース領域３、ｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５を形成する順序は種々変更可能である。

次に、図４に示すように炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６を形成する。このときの厚さは３０〜２００ｎｍであってもよい。この熱酸化は、酸素雰囲気中において熱処理を行う。熱処理の温度は８００〜１３００℃の温度で行ってもよい。これにより、ｐ型ベース領域３およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜６で覆われる。

次に、ゲート絶縁膜６上に、ゲート電極７として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域３の、ｎ⁺型ソース領域４とｎ型炭化珪素エピタキシャル層２のベース領域３が形成されていない表面側の領域とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型炭化珪素エピタキシャル層２のｐ型ベース領域３が形成されていない表面側の領域上に多結晶シリコン層を残してもよい。

次に、ゲート絶縁膜７を覆うように、層間絶縁膜８として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏｓｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。層間絶縁膜８の厚さは０．５〜２．０μｍであってもよい。次に、層間絶縁膜８およびゲート絶縁膜６をパターニングして選択的に除去してコンタクトホールを形成し、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５を露出させる。次に、層間絶縁膜８を平坦化するための熱処理（リフロー）を行う。ここで、図４に示される構造となる。

次に、層間絶縁膜８の表面に、ソース電極９を成膜する。このとき、コンタクトホール内にもソース電極９を埋め込み、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５とソース電極９とを接触させる。次に、活性領域上のコンタクトホール以外のソース電極９を選択的に除去する。

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極１０として例えばニッケル膜を成膜する。そして、例えば８００〜１２００℃の温度で熱処理し、ｎ⁺型炭化珪素基板１と裏面電極１０とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極９および活性領域の層間絶縁膜８を覆うように、電極パッド１１を堆積する。電極パッド１１の層間絶縁膜８上の部分の厚さは、例えば１〜１０μｍであってもよい。電極パッド１１は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッド１１を選択的に除去する。

次に、裏面電極１０の表面に、裏面電極パッド１２として例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜することにより、図１に示すＭＯＳＦＥＴが完成する。

以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、上述した構造により、高電圧をドレイン電極側に印加すると電界集中がｐ⁺型コンタクト領域の下方で起こり、ｐ⁺型コンタクト領域の下方からアバランシェ電流が流れる。この結果として、ｐ型ベース領域のコーナー部での電界集中によって起こるブレイクダウンによるソース電極からｐ型ベース領域のコーナー部への電流起因の寄生トランジスタの動作を回避することができ、素子破壊を回避することができる。

（実施の形態２）
図５は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。なお、本実施の形態にかかる半導体装置の基本構造はほぼ実施の形態１に示した半導体装置と同様であるため、異なる部分についてのみ説明し、重複する説明を省略する。

図５に示されるように、実施の形態２では、ｐ型ベース領域３の、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２とに挟まれた領域は、ｐ型ベース領域３とｎ型炭化珪素エピタキシャル層２との界面がｐ型ベース領域３の他の領域よりソース電極９にある。このため、ｐ型ベース領域３のｐ⁺型コンタクト領域５が設けられた領域の下部が、ｐ型ベース領域３の他の領域よりも薄い構造となっている。また、ｐ型ベース領域３の薄い構造の領域の幅１０５は、ｐ型ベース領域３に挟まれるｎ型炭化珪素エピタキシャル層２の幅１０６よりも広い方がよい。

実施の形態２にかかる炭化珪素半導体装置によれば、実施の形態１にかかる炭化珪素半導体装置と同様の効果を有する。

（実施の形態３）
図６は、実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。図６に示すように、実施の形態３にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（第１導電型の第１炭化珪素層）２が堆積されている。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２を併せて炭化珪素半導体基体とする。

図６に示すように、実施の形態３にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１０が設けられている。裏面電極１０は、ドレイン電極を構成する。また、外部装置と接続するための裏面電極パッド１２が設けられている。

活性領域において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ⁺型ベース領域（第２導電型の第１半導体領域）１３が選択的に設けられている。ｐ⁺型ベース領域１３は、例えばアルミニウムがドーピングされている。

ｐ⁺型ベース領域１３、および当該隣り合うｐ⁺型ベース領域１３に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（以下、ｐ型ベース層とする、第２導電型の第２半導体領域）１４が選択的に堆積されている。ｐ型ベース層１４の不純物濃度は、ｐ⁺型ベース領域１３の不純物濃度よりも低い。ｐ型ベース層１４は、例えばアルミニウムがドーピングされている。

ｐ⁺型ベース領域１３上のｐ型ベース層１４の表面には、ｎ⁺型ソース領域（第１導電型の第３半導体領域）４およびｐ⁺型コンタクト領域（第２導電型の第４半導体領域）５が設けられている。また、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５は互いに接する。ｎ⁺型ソース領域４は、ｐ⁺型コンタクト領域５の外周に配置されている。ここで、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ⁺型ベース領域１３の厚さ１０７とｐ⁺型ベース領域１３の不純物濃度との積は、このｐ⁺型ベース領域１３下部に位置するｎ型炭化珪素エピタキシャル層２の厚さ１０８とｎ型炭化珪素エピタキシャル層２の不純物濃度との積よりも小さい。なお、ｐ⁺型ベース領域１３下部に位置するｎ型炭化珪素エピタキシャル層２とは、ｐ⁺型ベース領域１３とｎ⁺型炭化珪素基板１に挟まれたｎ型炭化珪素エピタキシャル層２である。

また、ｐ型ベース層１４の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐ型ベース層１４を貫通しｎ型炭化珪素エピタキシャル層２に達するｎ型ウェル領域（第１導電型の第５半導体領域）１５が設けられている。ｎ型ウェル領域１５は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐ型ベース層１４の、ｎ⁺型ソース領域４とｎ型ウェル領域１５とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ型ウェル領域１５の表面に設けられていてもよい。

図６では、活性領域に１つと半分のＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。

層間絶縁膜８は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極７を覆うように設けられている。ソース電極９は、層間絶縁膜８に開口されたコンタクトホールを介して、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５に接する。ソース電極９は、層間絶縁膜８によって、ゲート電極７と電気的に絶縁されている。ソース電極９上には、電極パッド１１が設けられている。

（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。図７、８は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば１×１０¹⁸〜１×１０²¹／ｃｍ³程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよく、（０００１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ³の不純物濃度で窒素がドーピングされた厚さ５〜５０μｍのｎ型炭化珪素エピタキシャル層２を成長させる（実施の形態１の図２参照）。

次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ型炭化珪素エピタキシャル層２の表面層に、ｐ⁺型ベース領域１３を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ⁺型ベース領域１３の不純物濃度が１．０×１０¹⁷〜５．０×１０¹⁹／ｃｍ³となるようにドーズ量を設定してもよい。ｐ⁺型ベース領域１３の幅および深さは、それぞれ５〜２０μｍおよび０．２〜３．０μｍであってもよい。隣り合うｐ⁺型ベース領域１３間の距離は、例えば０．５〜３．０μｍであってもよい。

次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐ型ベース層１４となるｐ型炭化珪素エピタキシャル層を例えば０．２〜１．０μｍの厚さで成長させる。このとき、例えば、ｐ型ベース層１４の不純物濃度が１．０×１０¹⁵〜１．０×１０¹⁷／ｃｍ³となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層１４のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎ型ウェル領域１５を選択的に形成する。ｎ型ウェル領域１５の幅および深さは、それぞれ０．２〜３．０μｍおよび０．２〜２．０μｍであってもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐ⁺型ベース領域１３上のｐ型ベース層１４の表面層に、ｎ⁺型ソース領域４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ⁺型ベース領域１３上のｐ型ベース層１４の表面層に、ｐ⁺型コンタクト領域５を選択的に形成する。ｐ⁺型コンタクト領域５の厚さは０．１μｍ以上でｐ型⁺コンタクト領域５の底の位置がｐ型ベース領域１３の底の位置よりも表面側に位置する厚さであってもよい。ここで、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ型ベース領域１３の厚さ１０７とｐ型ベース領域１３の不純物濃度との積が、このｐ型ベース領域１３下部に位置するｎ型炭化珪素エピタキシャル層２の厚さ１０８とｎ型炭化珪素エピタキシャル層２の不純物濃度の積よりも小さくなるように形成する。

例えば、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ型ベース領域１３の不純物濃度と厚さ１０７がそれぞれ１．０×１０¹⁸／ｃｍ³と０．０５μｍとすると不純物濃度と厚さの積は５．０×１０¹²／ｃｍ²、ｐ型ベース領域３下部に位置するｎ型炭化珪素エピタキシャル層２の不純物濃度と厚さ１０８をそれぞれ１．０×１０¹⁶／ｃｍ³と１０μｍとすると不純物濃度と厚さの積は１．０×１０¹³／ｃｍ²となり、上記条件を満たす。また、ｐ⁺型コンタクト領域５の表面側の幅１１０（図６参照）は０．５〜３．０μｍ、底部側の幅１０９（図６参照）は０．１〜２．０μｍであってもよい。ここで、図７に示される構造となる。

ｐ⁺型ベース領域１３、ｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５、ｎ型ウェル領域１５を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６００〜１９００℃および１〜１０分間であってもよい。

ｐ⁺型ベース領域１３、ｎ⁺型ソース領域４、ｐ⁺型コンタクト領域５、ｎウェル領域１５を形成する順序は種々変更可能である。

次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜６を３０〜２００ｎｍの厚さで形成する。この熱酸化は、酸素雰囲気中において８００〜１３００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース層１４およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜６で覆われる。

次に、ゲート絶縁膜６上に、ゲート電極７として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース層１４の、ｎ⁺型ソース領域４とｎ型ウェル領域１５とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ウェル領域１５上に多結晶シリコン層を残してもよい。

次に、ゲート絶縁膜６を覆うように、層間絶縁膜８として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏｓｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。層間絶縁膜８の厚さは０．５〜２．０μｍであってもよい。次に、層間絶縁膜８およびゲート絶縁膜６をパターニングして選択的に除去してコンタクトホールを形成し、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５を露出させる。次に、層間絶縁膜８を平坦化するための熱処理（リフロー）を行う。ここで、図８に示される構造となる。

次に、層間絶縁膜８の表面に、ソース電極９を成膜する。このとき、コンタクトホール内にもソース電極９を埋め込み、ｎ⁺型ソース領域４およびｐ⁺型コンタクト領域５とソース電極９とを接触させる。次に、コンタクトホール以外のソース電極９を選択的に除去する。

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極１０として例えばニッケル膜を成膜する。そして、例えば８００〜１２００℃の温度で熱処理し、ｎ⁺型炭化珪素基板１と裏面電極１０とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極９および活性部の層間絶縁膜８を覆うように、電極パッド１１を堆積する。電極パッド１１の層間絶縁膜８上の部分の厚さは、例えば１〜１０μｍであってもよい。電極パッド１１は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッド１１を選択的に除去する。

次に、裏面電極１０の表面に、裏面電極パッド１２として例えばチタン、ニッケルおよび金をこの順に成膜することにより、図６に示すＭＯＳＦＥＴが完成する。

実施の形態３にかかる炭化珪素半導体装置によれば、実施の形態１にかかる炭化珪素半導体装置と同様の効果を有する。

（実施の形態４）
図９は、実施の形態４にかかる炭化珪素半導体装置の構成を示す断面図である。なお、実施の形態４にかかる半導体装置の基本構造はほぼ実施の形態３に示した半導体装置と同様であるため、異なる部分についてのみ説明し、重複する説明を省略する。

図９に示されるように、実施の形態４では、ｐ⁺型ベース領域１３の、ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２とに挟まれた領域は、ｐ⁺型ベース領域１３とｎ型炭化珪素エピタキシャル層２との界面がｐ⁺型ベース領域１３の他の領域よりソース電極９にある。このため、ｐ⁺型ベース領域１３のｐ⁺型コンタクト領域５が設けられた領域の下部が、ｐ⁺型ベース領域１３の他の領域より厚さが薄い構造となっている。また、ｐ⁺型ベース領域１３の薄い構造の領域の幅１１１は、ｐ⁺型ベース領域１３に挟まれるｎ型炭化珪素エピタキシャル層２の幅１１２よりも広い方がよい。

実施の形態４にかかる炭化珪素半導体装置によれば、実施の形態１にかかる炭化珪素半導体装置と同様の効果を有する。

以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００−１）面とし当該（０００−１）面上にＭＯＳＦＥＴを構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。

また、本発明では、耐圧構造の説明を省略しているが、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、製造の難易度によらずフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造のように複数のｐ型領域が所定間隔で配置された構成の終端構造に本発明を適用してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ ｐ型ベース領域
４ ｎ⁺型ソース領域
５ ｐ⁺型コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ソース電極
１０ 裏面電極
１１ 電極バッド
１２ 裏面電極バッド
１３ ｐ⁺型ベース領域
１４ ｐ型ベース層
１５ ｎ型ウェル領域
１０１ ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ型ベース領域３の厚さ
１０２ ｐ⁺型コンタクト領域５の下部のｎ型炭化珪素エピタキシャル層２の厚さ
１０３ ｐ⁺型コンタクト領域５の底部側の幅
１０４ ｐ⁺型コンタクト領域５の表面側の幅
１０５ ｐ型ベース領域３の厚さの薄い領域の幅
１０６ ｐ型ベース領域３に挟まれたｎ型炭化珪素エピタキシャル層２の幅
１０７ ｐ⁺型コンタクト領域５とｎ型炭化珪素エピタキシャル層２に挟まれたｐ⁺型ベース領域１３の厚さ
１０８ ｐ⁺型コンタクト領域５の下部のｎ型炭化珪素エピタキシャル層２の厚さ
１０９ ｐ⁺型ベース領域１３の底部側の幅
１１０ ｐ⁺型ベース領域１３の表面側の幅
１１１ ｐ⁺型ベース領域１３の厚さの薄い領域の幅
１１２ ｐ⁺型ベース領域１３に挟まれたｎ型炭化珪素エピタキシャル層２の幅
２０１ ｐ型ベース領域３のコーナー部
２０２ ｐ⁺型ベース領域１３のコーナー部

Claims (5)

1. 第１導電型の炭化珪素半導体基板と、
   前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素層と、
   前記第１炭化珪素層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１半導体領域と、
   前記第１炭化珪素層と前記第１半導体領域の表面に選択的に設けられた、前記第１半導体領域より低不純物濃度の第２導電型の第２半導体領域と、
   前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第３半導体領域と、
   前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第４半導体領域と、
   前記第２半導体領域を貫通して前記第１炭化珪素層に達する第１導電型の第５半導体領域と、
   前記第３半導体領域と前記第５半導体領域とに挟まれた前記第２半導体領域の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲート電極上に設けられた層間絶縁膜と、
   前記第３半導体領域と前記第４半導体領域の表面に設けられたソース電極と、
   前記炭化珪素半導体基板の裏面に設けられたドレイン電極と、
   を備え、
   前記第４半導体領域は、前記第２半導体領域より厚く、
   前記第４半導体領域の前記第１半導体領域側の幅は、前記ソース電極側の幅よりも狭く、
   前記第１半導体領域の、前記第４半導体領域と前記第１炭化珪素層とに挟まれた領域は、前記第１半導体領域と前記第１炭化珪素層との界面が前記第１半導体領域の他の領域より前記ソース電極側にあり、前記第１半導体領域の他の領域より厚さが薄いことを特徴とする半導体装置。
2. 前記第１半導体領域の、前記第４半導体領域と前記第１炭化珪素層とに挟まれた領域の厚さと、前記第１半導体領域の不純物濃度との積が、前記第１炭化珪素層の、前記第１半導体領域と前記炭化珪素半導体基板とに挟まれた領域の厚さと、前記第１炭化珪素層の不純物濃度との積よりも小さいことを特徴とする請求項１に記載の半導体装置。
3. 前記第４半導体領域と前記第１半導体領域との界面のうち前記第１炭化珪素層側の界面は、前記第２半導体領域と前記第１半導体領域との界面より前記第１炭化珪素層側にあることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１半導体領域の厚さが薄い領域の幅は、前記第１半導体領域に挟まれる前記第１炭化珪素層の領域の幅より広いことを特徴とする請求項１に記載の半導体装置。
5. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１炭化珪素層を形成する第１工程と、
   前記第１炭化珪素層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第１半導体領域を形成する第２工程と、
   前記第１炭化珪素層と前記第１半導体領域の表面に選択的に、前記第１半導体領域より低不純物濃度の第２導電型の第２半導体領域を形成する第３工程と、
   前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第３半導体領域を形成する第４工程と、
   前記第２半導体領域の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第２導電型の第４半導体領域を形成する第５工程と、
   前記第２半導体領域を貫通して前記第１炭化珪素層に達する第１導電型の第５半導体領域を形成する第６工程と、
   前記第３半導体領域と前記第５半導体領域とに挟まれた前記第２半導体領域の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第７工程と、
   前記ゲート電極上に層間絶縁膜を形成する第８工程と、
   前記第３半導体領域と前記第４半導体領域の表面にソース電極を形成する第９工程と、
   前記炭化珪素半導体基板の裏面に設けられたドレイン電極を形成する第１０工程と、
   を備え、
   前記第５工程は、前記第４半導体領域の厚さを、前記第２半導体領域より厚く、かつ、前記第４半導体領域の前記第１半導体領域側の幅を、前記ソース電極側の幅よりも狭く形成し、
   前記第２工程は、前記第１半導体領域の、前記第４半導体領域と前記第１炭化珪素層とに挟まれた領域を、前記第１半導体領域と前記第１炭化珪素層との界面が前記第１半導体領域の他の領域より前記ソース電極側になるように形成し、前記第１半導体領域の他の領域より厚さを薄く形成することを特徴とする半導体装置の製造方法。

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