JP6881148B2 - 磁気メモリ - Google Patents
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Description
本発明は、磁気メモリに関する。
磁気抵抗効果素子として、強磁性層と非磁性層の多層膜からなる巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔｉｖｅ）素子、および非磁性層として絶縁層（トンネルバリア層、バリア層）を用いたトンネル磁気抵抗（ＴＭＲ：Ｔｕｎｎｅｌ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）素子が知られている。一般に、ＴＭＲ素子はＧＭＲ素子と比較して素子抵抗が高いが、磁気抵抗（ＭＲ：ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）比は大きい。ＴＭＲ素子は、磁気センサ、高周波部品、磁気ヘッドおよび不揮発性ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）用の素子として注目されている。
ＭＲＡＭの書き込み方式としては、電流が作る磁場を利用して書き込み（磁化反転）を行う方式、あるいは、磁気抵抗素子の積層方向に電流を流して生ずるスピントランスファートルク（ＳＴＴ：Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ）を利用して書き込み（磁化反転）を行う方式が知られている。
磁場を利用する方式は、素子サイズが小さくなると、細い配線に流すことができる電流に限界が生じ、適切な書き込みができなくなる場合がある。
これに対して、スピントランスファートルク（ＳＴＴ）を利用する方式は、一方の強磁性層（固定層、参照層）が電流をスピン分極させ、そのスピン分極したスピンを電流によりもう一方の強磁性層（自由層、記録層）に移行し、その際に生じるトルク（ＳＴＴ）によって書き込み（磁化反転）を行う。そのため、スピントランスファートルク（ＳＴＴ）を利用する方式は、素子サイズが小さくなるほど書き込みに必要な電流が小さくて済むという利点がある。
ＳＴＴを用いたＴＭＲ素子の磁化反転はエネルギーの効率の視点から考えると効率的ではあるが、磁化反転をさせるための反転電流密度が高いという問題がある。ＴＭＲ素子の長寿命の観点からはこの反転電流密度は低いことが望ましい。この点は、ＧＭＲ素子についても同様である。
したがって、ＴＭＲ素子およびＧＭＲ素子のいずれの磁気抵抗効果素子においても、この磁気抵抗効果素子に流れる電流密度を低減することが望まれる。
したがって、ＴＭＲ素子およびＧＭＲ素子のいずれの磁気抵抗効果素子においても、この磁気抵抗効果素子に流れる電流密度を低減することが望まれる。
ＳＴＴを用いたＴＭＲ素子は、反転電流を印加してから磁化反転が生じるまでに時差があり、書き込みに時間を要する。
ＳＴＴを用いた磁化反転は、自由層中において誘起された磁化の歳差運動により生じる。磁化の歳差運動は、反転電流の印加と共に徐々に大きくなる。そのため、ＳＴＴを用いた磁化反転は、原理的に反転電流の印加から磁化反転が生じるまでに時差がある。
ＳＴＴを用いた磁化反転は、自由層中において誘起された磁化の歳差運動により生じる。磁化の歳差運動は、反転電流の印加と共に徐々に大きくなる。そのため、ＳＴＴを用いた磁化反転は、原理的に反転電流の印加から磁化反転が生じるまでに時差がある。
近年、スピン軌道相互作用して生成された純スピン流を利用した磁化反転も応用上可能であると提唱されている（例えば、非特許文献１）。スピン軌道相互作用した純スピン流は、スピン軌道トルク（ＳＯＴ：Ｓｐｉｎ Ｏｒｂｉｔ Ｔｏｒｑｕｅ）を誘起し、ＳＯＴにより磁化反転をひき起こす。純スピン流は上向きスピンの電子と下向きスピン電子が同数で互いに逆向きに流れることで生み出されるものであり、電荷の流れは相殺されており、純スピン流により生じる電流量はゼロである。純スピン流だけで磁化反転させることができれば、ＭＲ素子に流れる電流はゼロであり、磁気抵抗効果素子の長寿命化が期待できる。
非特許文献２には、ＳＯＴを用いた磁化反転において磁化反転が生じる現象論について記載されている（非特許文献２図１参照）。ＳＯＴによる磁化反転は、必ずしも歳差運動を行いながら生じるわけではない。つまりＳＯＴを用いた磁化反転のメカニズムは、ＳＴＴを用いた磁化反転とは異なる。
Ｉ．Ｍ．Ｍｉｒｏｎ，Ｋ．Ｇａｒｅｌｌｏ，Ｇ．Ｇａｕｄｉｎ，Ｐ．−Ｊ．Ｚｅｒｍａｔｔｅｎ，Ｍ．Ｖ．Ｃｏｓｔａｃｈｅ，Ｓ．Ａｕｆｆｒｅｔ，Ｓ．Ｂａｎｄｉｅｒａ，Ｂ．Ｒｏｄｍａｃｑ，Ａ．Ｓｃｈｕｈｌ，ａｎｄ Ｐ．Ｇａｍｂａｒｄｅｌｌａ，Ｎａｔｕｒｅ，４７６，１８９（２０１１）．
Ｓ．Ｆｕｋａｍｉ，Ｔ．Ａｎｅｋａｗａ，Ｃ．Ｚｈａｎｇ，ａｎｄ Ｈ．Ｏｈｎｏ，Ｎａｔｕｒｅ Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ，ＤＯＩ：１０．１０３８／ＮＮＡＮＯ．２０１６．２９．
磁気抵抗効果素子の自由層の近傍にＳＯＴ効果を得るための電流を流し、かつ、自由層および固定層を縦に貫く方向にＳＴＴ効果を得るための電流を流すＭＲＡＭ回路では、できるだけ高速なメモリであることが望ましく、さらに高密度化のため１Ｍ１Ｔ構成（１つのメモリに１つのトランジスタを備える構成）であることが望ましい。
しかしながら、１Ｍ１Ｔ構成である３端子デバイス半選択回路を採用した場合、書き込み／読み出しの時、重金属抵抗などの影響でマージン許容値を狭くする必要があること、および漏れ電流が大きいことなどがあった。
しかしながら、１Ｍ１Ｔ構成である３端子デバイス半選択回路を採用した場合、書き込み／読み出しの時、重金属抵抗などの影響でマージン許容値を狭くする必要があること、および漏れ電流が大きいことなどがあった。
本発明は、このような事情を考慮してなされたもので、マージンの許容値を大きくし、漏れ電流を小さくすることが可能な磁気メモリを提供することを課題とする。
本発明の一態様は、第１のビット線と、第２のビット線と、第３のビット線と、ワード線と、第１の磁気抵抗効果素子と、第１のトランジスタと、第２の磁気抵抗効果素子と、第２のトランジスタと、を備え、前記第１のビット線と前記第２のビット線との間に前記第１の磁気抵抗効果素子と前記第１のトランジスタとの直列回路があり、前記第１の磁気抵抗効果素子の自由層と前記第２のビット線とが繋がり、前記第１の磁気抵抗効果素子の固定層と前記第１のトランジスタのソース端子とが繋がり、前記第１のトランジスタのドレイン端子と前記第１のビット線とが繋がり、前記第２のビット線と前記第３のビット線との間に前記第２の磁気抵抗効果素子と前記第２のトランジスタとの直列回路があり、前記第２の磁気抵抗効果素子の自由層と前記第２のビット線とが繋がり、前記第２の磁気抵抗効果素子の固定層と前記第２のトランジスタのドレイン端子とが繋がり、前記第２のトランジスタのソース端子と前記第３のビット線とが繋がり、前記ワード線と前記第１のトランジスタのゲート端子および前記第２のトランジスタのゲート端子とが繋がり、第１のスイッチ回路と、第２のスイッチ回路と、第３のスイッチ回路と、第４のスイッチ回路と、第１の電圧発生回路と、第２の電圧発生回路と、第３の電圧発生回路と、第４の電圧発生回路と、ロウデコーダを備え、前記第１のスイッチ回路の一端は前記第１のビット線の一端に接続され、前記第１のスイッチ回路の他端は前記第１の電圧発生回路と接続され、前記第２のスイッチ回路の一端は前記第２のビット線の一端に接続され、前記第２のスイッチ回路の他端は前記第２の電圧発生回路と接続され、前記第３のスイッチ回路の一端は前記第２のビット線の他端に接続され、前記第３のスイッチ回路の他端は前記第３の電圧発生回路と接続され、前記第４のスイッチ回路の一端は前記第３のビット線の一端に接続され、前記第４のスイッチ回路の他端は前記第４の電圧発生回路と接続され、前記ロウデコーダは、前記ワード線の一端と接続された、ことを特徴とする磁気メモリである。
本発明の一態様は、磁気メモリにおいて、前記第２の電圧発生回路と前記第３の電圧発生回路との電位差が印加されることで前記第２のビット線にＳＯＴ電流が流され、前記ＳＯＴ電流の開始よりも後のタイミングで前記第１の電圧発生回路と前記第４の電圧発生回路との電位差が印加されて、前記ワード線に所定の電圧が印加されることで、前記第１の磁気抵抗効果素子および前記第２の磁気抵抗効果素子の両方にＳＴＴ電流が流されて、前記第１の磁気抵抗効果素子および前記第２の磁気抵抗効果素子に同一のデータが書き込まれる。
本発明の一態様は、磁気メモリにおいて、前記第２の電圧発生回路と前記第３の電圧発生回路との電位差が印加されることで前記第２のビット線にＳＯＴ電流が流され、前記ＳＯＴ電流の開始よりも後のタイミングで前記第１の電圧発生回路と前記第４の電圧発生回路との電位差が印加されて、前記ワード線に所定の電圧が印加されることで、前記第１の磁気抵抗効果素子あるいは前記第２の磁気抵抗効果素子の一方にＳＴＴ電流が流されて、前記第１の磁気抵抗効果素子あるいは前記第２の磁気抵抗効果素子の前記一方にデータが書き込まれる。
本発明の一態様は、磁気メモリにおいて、前記第２の電圧発生回路と前記第３の電圧発生回路との電位差が印加されることで前記第２のビット線にＳＯＴ電流が流され、前記ＳＯＴ電流の開始よりも後のタイミングで前記第１の電圧発生回路と前記第４の電圧発生回路との電位差が印加されて、前記ワード線に所定の電圧が印加されることで、前記第１の磁気抵抗効果素子および前記第２の磁気抵抗効果素子の両方にＳＴＴ電流が流されて、前記第１の磁気抵抗効果素子および前記第２の磁気抵抗効果素子に同一のデータが書き込まれる。
本発明の一態様は、磁気メモリにおいて、前記第２の電圧発生回路と前記第３の電圧発生回路との電位差が印加されることで前記第２のビット線にＳＯＴ電流が流され、前記ＳＯＴ電流の開始よりも後のタイミングで前記第１の電圧発生回路と前記第４の電圧発生回路との電位差が印加されて、前記ワード線に所定の電圧が印加されることで、前記第１の磁気抵抗効果素子あるいは前記第２の磁気抵抗効果素子の一方にＳＴＴ電流が流されて、前記第１の磁気抵抗効果素子あるいは前記第２の磁気抵抗効果素子の前記一方にデータが書き込まれる。
本発明の一態様は、磁気メモリにおいて、前記第２のビット線の両端に電圧差を印加し、スピン軌道トルクを誘起する。
本発明の一態様は、磁気メモリにおいて、前記第１の磁気抵抗効果素子の前記自由層と前記第２の磁気抵抗効果素子の前記自由層のそれぞれが、前記第２のビット線の互いに対向する第１の面と第２の面のそれぞれに導電接続された。
本発明の一態様は、磁気メモリにおいて、前記第１の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第１の面に導電接続された第１の接続点と、前記第２の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第２の面に導電接続された第２の接続点とにおいて、前記第１の面および前記第２の面に対して垂直な方向で見た場合に、前記第１の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第１の面に接触する面と、前記第２の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第２の面に接触する面とで、少なくとも一部が重なる。
本発明によれば、磁気メモリにおいて、マージンの許容値を大きくし、漏れ電流を小さくすることが可能である。
以下、本実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本実施形態の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本実施形態はそれらに限定されるものではなく、本実施形態の効果を奏する範囲で適宜変更して実施することが可能である。
［単位セルの磁気メモリ］
本実施形態では、説明の便宜上から、本実施形態において構成要素の単位セルとする磁気メモリを「単位磁気メモリ」と呼ぶ。本実施形態では、複数個の単位磁気メモリが用いられて１個の磁気メモリが構成される。当該磁気メモリは、不揮発性メモリである。
本実施形態では、説明の便宜上から、本実施形態において構成要素の単位セルとする磁気メモリを「単位磁気メモリ」と呼ぶ。本実施形態では、複数個の単位磁気メモリが用いられて１個の磁気メモリが構成される。当該磁気メモリは、不揮発性メモリである。
図１は、本発明の実施形態に係る単位セルの磁気メモリ（単位磁気メモリ１１）の構成を示す図である。
図２は、本発明の実施形態に係る単位セルの磁気メモリ（単位磁気メモリ１１）の等価回路を示す図である。
単位磁気メモリ１１は、スピン軌道トルク配線３１と、第１の磁気抵抗効果素子ＭＴＪ１と、第１のトランジスタＴｒ１と、第２の磁気抵抗効果素子ＭＴＪ２と、第２のトランジスタＴｒ２を備える。
また、単位磁気メモリ１１には、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、第１のワード線ＷＬ１が接続されている。
なお、ビット線（第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３）およびワード線（第１のワード線ＷＬ１）についても単位磁気メモリ１１に含まれると捉えられてもよい。
図２は、本発明の実施形態に係る単位セルの磁気メモリ（単位磁気メモリ１１）の等価回路を示す図である。
単位磁気メモリ１１は、スピン軌道トルク配線３１と、第１の磁気抵抗効果素子ＭＴＪ１と、第１のトランジスタＴｒ１と、第２の磁気抵抗効果素子ＭＴＪ２と、第２のトランジスタＴｒ２を備える。
また、単位磁気メモリ１１には、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、第１のワード線ＷＬ１が接続されている。
なお、ビット線（第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３）およびワード線（第１のワード線ＷＬ１）についても単位磁気メモリ１１に含まれると捉えられてもよい。
ここで、第１の磁気抵抗効果素子ＭＴＪ１と第１のトランジスタＴｒ１とは直列に接続されており、直列回路を構成している。
また、第２の磁気抵抗効果素子ＭＴＪ２と第２のトランジスタＴｒ２とは直列に接続されており、直列回路を構成している。
また、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２は、それぞれ、選択を行うために使用されているトランジスタ（選択トランジスタ）である。
また、第２の磁気抵抗効果素子ＭＴＪ２と第２のトランジスタＴｒ２とは直列に接続されており、直列回路を構成している。
また、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２は、それぞれ、選択を行うために使用されているトランジスタ（選択トランジスタ）である。
また、本実施形態では、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）のそれぞれとして、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子が用いられている。
他の構成例として、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）のそれぞれとして、巨大磁気抵抗が用いられてもよい。
他の構成例として、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）のそれぞれとして、巨大磁気抵抗が用いられてもよい。
スピン軌道トルク配線３１は、立方体であり、板状の形状を有している。
２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）は、それぞれ、スピン軌道トルク配線３１が有する互いに対向する２個の面のそれぞれに接続されている。このようなスピン軌道トルク配線３１における互いに対向する２個の面として、例えば、立方体が有する面のうちで幅が大きい方の面が用いられている。なお、この面は、例えば、互いに対向する「上面」および「下面」と呼ばれてもよく、あるいは、互いに対向する「（１つの）側面」、「（他の１つの）側面」と呼ばれてもよく、あるいは、他の呼称で呼ばれてもよい。
２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）は、それぞれ、スピン軌道トルク配線３１が有する互いに対向する２個の面のそれぞれに接続されている。このようなスピン軌道トルク配線３１における互いに対向する２個の面として、例えば、立方体が有する面のうちで幅が大きい方の面が用いられている。なお、この面は、例えば、互いに対向する「上面」および「下面」と呼ばれてもよく、あるいは、互いに対向する「（１つの）側面」、「（他の１つの）側面」と呼ばれてもよく、あるいは、他の呼称で呼ばれてもよい。
第１の磁気抵抗効果素子ＭＴＪ１は、自由層５１と、非磁性層５２と、固定層５３を積層した構成を有している。第１の磁気抵抗効果素子ＭＴＪ１は、自由層５１の面でスピン軌道トルク配線３１の面と接（接合）している。これらの層（自由層５１、非磁性層５２、固定層５３）は、積層方向から見て、円形（あるいは、ほぼ円形）の形状を有している。
第２の磁気抵抗効果素子ＭＴＪ２は、自由層７１と、非磁性層７２と、固定層７３を積層した構成を有している。第２の磁気抵抗効果素子ＭＴＪ２は、自由層７１の面でスピン軌道トルク配線３１の面と接（接合）している。これらの層（自由層７１、非磁性層７２、固定層７３）は、積層方向から見て、円形（あるいは、ほぼ円形）の形状を有している。
第２の磁気抵抗効果素子ＭＴＪ２は、自由層７１と、非磁性層７２と、固定層７３を積層した構成を有している。第２の磁気抵抗効果素子ＭＴＪ２は、自由層７１の面でスピン軌道トルク配線３１の面と接（接合）している。これらの層（自由層７１、非磁性層７２、固定層７３）は、積層方向から見て、円形（あるいは、ほぼ円形）の形状を有している。
第１のトランジスタＴｒ１および第２のトランジスタＴｒ２は、それぞれ、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、ゲート（ｇ）の端子と、ソース（ｓ）の端子と、ドレイン（ｄ）の端子を有する。
第１のトランジスタＴｒ１において、ゲート（ｇ）の端子と第１のワード線ＷＬ１とが接続されており、ソース（ｓ）の端子と第１の磁気抵抗効果素子ＭＴＪ１の固定層５３の面とが接続されており、ドレイン（ｄ）の端子と第１のビット線ＢＬ１とが接続されている。
第２のトランジスタＴｒ２において、ゲート（ｇ）の端子と第１のワード線ＷＬ１とが接続されており、ソース（ｓ）の端子と第３のビット線ＢＬ３とが接続されており、ドレイン（ｄ）の端子と第２の磁気抵抗効果素子ＭＴＪ２の固定層７３の面とが接続されている。
スピン軌道トルク配線３１は、第２のビット線ＢＬ２として用いられている。
第１のトランジスタＴｒ１において、ゲート（ｇ）の端子と第１のワード線ＷＬ１とが接続されており、ソース（ｓ）の端子と第１の磁気抵抗効果素子ＭＴＪ１の固定層５３の面とが接続されており、ドレイン（ｄ）の端子と第１のビット線ＢＬ１とが接続されている。
第２のトランジスタＴｒ２において、ゲート（ｇ）の端子と第１のワード線ＷＬ１とが接続されており、ソース（ｓ）の端子と第３のビット線ＢＬ３とが接続されており、ドレイン（ｄ）の端子と第２の磁気抵抗効果素子ＭＴＪ２の固定層７３の面とが接続されている。
スピン軌道トルク配線３１は、第２のビット線ＢＬ２として用いられている。
さらに詳しく説明する。
本実施形態では、スピン軌道トルク配線３１が２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）の積層方向に対して交差する方向に延在し、その一例として、スピン軌道トルク配線３１と２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）とが直交する構成について説明する。
本実施形態では、スピン軌道トルク配線３１が２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）の積層方向に対して交差する方向に延在し、その一例として、スピン軌道トルク配線３１と２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）とが直交する構成について説明する。
第１のトランジスタＴｒ１は、第１の磁気抵抗効果素子ＭＴＪ１の積層方向に電流を流すための配線である。
第２のトランジスタＴｒ２は、第２の磁気抵抗効果素子ＭＴＪ２の積層方向に電流を流すための配線である。
図１の構成では、例えば、これらの配線を形成する基板（図示せず）を備えてもよい。
第２のトランジスタＴｒ２は、第２の磁気抵抗効果素子ＭＴＪ２の積層方向に電流を流すための配線である。
図１の構成では、例えば、これらの配線を形成する基板（図示せず）を備えてもよい。
第１の磁気抵抗効果素子ＭＴＪ１は、磁化方向が変化する強磁性金属層である自由層５１と、磁化方向が固定された強磁性金属層である固定層５３と、自由層５１と固定層５３に挟持された非磁性層５２とを有する。
第２の磁気抵抗効果素子ＭＴＪ２は、磁化方向が変化する強磁性金属層である自由層７１と、磁化方向が固定された強磁性金属層である固定層７３と、自由層７１と固定層７３に挟持された非磁性層７２とを有する。
第２の磁気抵抗効果素子ＭＴＪ２は、磁化方向が変化する強磁性金属層である自由層７１と、磁化方向が固定された強磁性金属層である固定層７３と、自由層７１と固定層７３に挟持された非磁性層７２とを有する。
第１の磁気抵抗効果素子ＭＴＪ１は、一方向に固定された強磁性金属層である固定層５３の磁化に対して自由層５１の磁化の向きが相対的に変化することで、磁気抵抗効果素子として機能する。保磁力差型（擬似スピンバルブ型；Ｐｓｅｕｄｏ ｓｐｉｎ ｖａｌｖｅ 型）のＭＲＡＭに適用する場合には、固定層５３の保磁力を自由層５１の保磁力より大きくする。交換バイアス型（スピンバルブ；ｓｐｉｎ ｖａｌｖｅ型）のＭＲＡＭに適用する場合には、固定層５３は反強磁性層との交換結合によって磁化方向を固定する。
第２の磁気抵抗効果素子ＭＴＪ２についても、同様である。
第２の磁気抵抗効果素子ＭＴＪ２についても、同様である。
本実施形態では、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）は、それぞれ、非磁性層５２、７２が絶縁体からなる磁気トンネル接合素子である。
なお、他の構成例として、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）は、それぞれ、非磁性層５２、７２が金属からなる巨大磁気抵抗（ＧＭＲ）素子であってもよい。
なお、他の構成例として、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）は、それぞれ、非磁性層５２、７２が金属からなる巨大磁気抵抗（ＧＭＲ）素子であってもよい。
本実施形態に係る２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）としては、公知の磁気抵抗効果素子の構成を用いることができる。例えば、各層は複数の層からなるものでもよいし、固定層５３、７３の磁化方向を固定するための反強磁性層等の他の層を備えてもよい。自由層５１、７１は、例えば、記録層などと呼ばれてもよい。固定層５３、７３は、例えば、参照層などと呼ばれてもよい。
自由層５１、７１および固定層５３、７３は、それぞれ、磁化方向が層に平行な面内方向である面内磁化膜でもよく、あるいは、磁化方向が層に対して垂直方向である垂直磁化膜でもよい。
固定層５３、７３の材料には、公知のものを用いることができる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、ＦｅおよびＮｉからなる群から選択される金属およびこれらの金属を１種以上含み強磁性を示す合金を用いることができる。またこれらの金属と、Ｂ、Ｃ、およびＮの少なくとも１種以上の元素とを含む合金を固定層５３、７３の材料として用いることもできる。具体的には、Ｃｏ−ＦｅやＣｏ−Ｆｅ−Ｂが挙げられる。
より高い出力を得るためには、固定層５３、７３としてＣｏ２ＦｅＳｉなどのホイスラー合金を用いることが好ましい。ホイスラー合金は、Ｘ２ＹＺの化学組成をもつ金属間化合物を含み、Ｘは、周期表上でＣｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素であり、Ｙは、Ｍｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属またはＸの元素種であり、Ｚは、ＩＩＩ族からＶ族の典型元素である。例えば、Ｃｏ２ＦｅＳｉ、Ｃｏ２ＭｎＳｉやＣｏ２Ｍｎ１−ａＦｅａＡｌｂＳｉ１−ｂなどがホイスラー合金として挙げられる。
固定層５３、７３の自由層５１、７１に対する保磁力をより大きくするために、固定層５３、７３と接する材料としてＩｒＭｎ，ＰｔＭｎなどの反強磁性材料を用いてもよい。固定層５３、７３の漏れ磁場を自由層５１、７１に影響させないようにするため、シンセティック強磁性結合の構造としてもよい。
固定層５３、７３の磁化の向きを積層面に対して垂直にする場合には、固定層５３、７３にＣｏとＰｔの積層膜を用いることが好ましい。具体的には、固定層５３、７３として［Ｃｏ（０．２４ｎｍ）／Ｐｔ（０．１６ｎｍ）］６／Ｒｕ（０．９ｎｍ）／［Ｐｔ（０．１６ｎｍ）／Ｃｏ（０．１６ｎｍ）］４／Ｔａ（０．２ｎｍ）／ＦｅＢ（１．０ｎｍ）を用いることができる。
自由層５１、７１の材料には、強磁性材料、特に軟磁性材料を適用できる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、ＦｅおよびＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、およびＮの少なくとも１種以上の元素とが含まれる合金等を自由層５１、７１の材料として用いることができる。具体的には、Ｃｏ−Ｆｅ、Ｃｏ−Ｆｅ−Ｂ、Ｎｉ−Ｆｅが挙げられる。
自由層５１、７１の磁化の向きを積層面に対して垂直にする場合には、自由層５１、７１の厚みを２．５ｎｍ以下とすることが好ましい。自由層５１、７１と非磁性層５２、７２の界面で、自由層５１、７１に垂直磁気異方性を付加することができる。垂直磁気異方性は自由層５１、７１の膜厚を厚くすると、磁化を積層面に対して垂直方向に向けようとする効果が減衰するため、自由層５１、７１の膜厚は薄い方が好ましい。
非磁性層５２、７２には、公知の材料を用いることができる。
例えば、非磁性層５２、７２が絶縁体からなる場合（トンネルバリア層である場合）、その材料として、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、および、ＭｇＡｌ２Ｏ４等を用いることができる。またこれらの他にも、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も非磁性層５２、７２として用いることができる。これらの中でもＭｇＯやＭｇＡｌ２Ｏ４は、コヒーレントトンネルを実現できる材料であり、隣接する磁性金属層にスピンを効率よく注入できる。
非磁性層５２、７２が金属からなる場合、その材料としては、Ｃｕ、Ａｕ、Ａｇ等を用いることができる。
例えば、非磁性層５２、７２が絶縁体からなる場合（トンネルバリア層である場合）、その材料として、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、および、ＭｇＡｌ２Ｏ４等を用いることができる。またこれらの他にも、Ａｌ、Ｓｉ、Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も非磁性層５２、７２として用いることができる。これらの中でもＭｇＯやＭｇＡｌ２Ｏ４は、コヒーレントトンネルを実現できる材料であり、隣接する磁性金属層にスピンを効率よく注入できる。
非磁性層５２、７２が金属からなる場合、その材料としては、Ｃｕ、Ａｕ、Ａｇ等を用いることができる。
自由層５１、７１の非磁性層５２、７２と反対側の面には、キャップ層（図示を省略）が形成されていてもよい。キャップ層は、非磁性層５２、７２からの元素の拡散を抑制できる。またキャップ層は、磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）の各層の結晶配向性にも寄与する。キャップ層を設けることで、磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）の固定層５３、７３および自由層５１、７１の磁化が安定化し、磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）を低抵抗化できる。
キャップ層には、導電性が高い材料を用いることが好ましい。例えば、Ｒｕ、Ｔａ、Ｃｕ、Ａｇ、Ａｕ等を用いることができる。キャップ層の結晶構造は、隣接する強磁性金属層の結晶構造に合せて、ｆｃｃ構造、ｈｃｐ構造またはｂｃｃ構造から適宜設定することが好ましい。
キャップ層には、銀、銅、マグネシウム、および、アルミニウムからなる群から選択されるいずれかを用いることが好ましい。詳細は後述するが、キャップ層を介してスピン軌道トルク配線３１と磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）とが接続される場合、キャップ層はスピン軌道トルク配線３１から伝播するスピンを散逸しないことが好ましい。銀、銅、マグネシウム、および、アルミニウム等は、スピン拡散長が１００ｎｍ以上と長く、スピンが散逸しにくい。
キャップ層の厚みは、キャップ層を構成する物質のスピン拡散長以下であることが好ましい。キャップ層の厚みがスピン拡散長以下であれば、スピン軌道トルク配線３１から伝播するスピンを磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）に十分伝えることができる。
スピン軌道トルク配線３１は、磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）の積層方向に対して交差する方向に延在する。スピン軌道トルク配線３１は、磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）の積層方向に対して交差する方向に電流を流す電源（図示を省略）に電気的に接続され、その電源と共に、磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ１、第２の磁気抵抗効果素子ＭＴＪ２）に純スピン流を注入するスピン注入機能を有する。
スピン軌道トルク配線３１は、自由層５１、７１に直接接続されていてもよく、あるいは、他の層を介して接続されてもよい。例えば、キャップ層を介してスピン軌道トルク配線３１と自由層５１、７１とが接続されていてもよい。
スピン軌道トルク配線３１とそれぞれの自由層５１、７１とは導電した状態で接続される。
スピン軌道トルク配線３１は、自由層５１、７１に直接接続されていてもよく、あるいは、他の層を介して接続されてもよい。例えば、キャップ層を介してスピン軌道トルク配線３１と自由層５１、７１とが接続されていてもよい。
スピン軌道トルク配線３１とそれぞれの自由層５１、７１とは導電した状態で接続される。
スピン軌道トルク配線３１は、電流が流れるとスピンホール効果によって純スピン流が生成される材料からなる。かかる材料としては、スピン軌道トルク配線中に純スピン流が生成される構成のものであれば足りる。したがって、スピン軌道トルク配線３１は単体の元素からなる場合に限られず、純スピン流が生成される材料で構成される部分と純スピン流が生成されない材料で構成される部分とからなるもの等であってもよい。
スピンホール効果とは、材料に電流を流した場合にスピン軌道相互作用に基づき、電流の向きに直交する方向に純スピン流が誘起される現象である。
スピンホール効果とは、材料に電流を流した場合にスピン軌道相互作用に基づき、電流の向きに直交する方向に純スピン流が誘起される現象である。
図３は、本発明の実施形態に係るスピンホール効果について説明するための模式図である。図３に基づいてスピンホール効果により純スピン流が生み出されるメカニズムを説明する。
図３に示すように、スピン軌道トルク配線３１の延在方向に電流Ｉを流すと、上向きスピンＳ＋と下向きスピンＳ−はそれぞれ電流と直交する方向に曲げられる。通常のホール効果とスピンホール効果とは運動（移動）する電荷（電子）が運動（移動）方向を曲げられる点で共通する。一方で、通常のホール効果は磁場中で運動する荷電粒子がローレンツ力を受けて運動方向を曲げられるのに対して、スピンホール効果は磁場が存在しないのに電子が移動するだけ（電流が流れるだけ）で移動方向が曲げられる点で大きく異なる。
非磁性体（強磁性体ではない材料）では上向きスピンＳ＋の電子数と下向きスピンＳ−の電子数とが等しく、図中で上方向に向かう上向きスピンＳ＋の電子数と下方向に向かう下向きスピンＳ−の電子数が等しい。そのため、電荷の正味の流れとしての電流はゼロである。この電流を伴わないスピン流は特に純スピン流と呼ばれる。
これに対して、強磁性体中に電流を流した場合にも上向きスピン電子と下向きスピン電子が互いに反対方向に曲げられる。しかしながら、強磁性体中は上向きスピン電子と下向きスピン電子のいずれかが極端に多い状態であり、結果として電荷の正味の流れが生じてしまう（電圧が発生してしまう）。したがって、スピン軌道トルク配線３１の材料としては、強磁性体だけからなる材料は含まれない。
ここで、上向きスピンＳ＋の電子の流れをＪ↑、下向きスピンＳ−の電子の流れをＪ↓、スピン流をＪＳと表すと、ＪＳ＝Ｊ↑−Ｊ↓で定義される。図２においては、純スピン流としてＪＳが図中の上方向に流れる。ここで、ＪＳは分極率が１００％の電子の流れである。図３において、スピン軌道トルク配線３１の上面に強磁性体を接触させると、純スピン流は強磁性体中に拡散して流れ込む。
本実施形態では、このようにスピン軌道トルク配線３１に電流を流して純スピン流を生成し、その純スピン流がスピン軌道トルク配線３１に接する自由層５１、７１に拡散する。自由層５１、７１に拡散した純スピン流により、スピン軌道トルク（ＳＯＴ）効果が生じ、自由層５１、７１の磁化反転がアシストされる。
磁化反転をアシストする方法としては、外部磁場を印加する方法、電圧を加える方法、熱を加える方法および物質の歪みを利用する方法が知られている。しかしながら、外部磁場を印加する方法、電圧を加える方法および熱を加える方法の場合、外部に新たに配線、発熱源等を設ける必要があり、素子構成が複雑化する。物質の歪みを利用する方法の場合、一旦生じた歪みを使用態様中に制御することが難しく、制御性よく磁化反転を行うことができない。
スピン軌道トルク配線３１は、非磁性の重金属を含んでもよい。ここで、重金属とは、イットリウム以上の比重を有する金属の意味で用いている。スピン軌道トルク配線３１は、非磁性の重金属だけからなってもよい。
非磁性の重金属は、最外殻にｄ電子またはｆ電子を有する原子番号３９以上の原子番号が大きい非磁性金属であることが好ましい。かかる非磁性金属は、スピンホール効果を生じさせるスピン軌道相互作用が大きい。スピン軌道トルク配線３１は、最外殻にｄ電子またはｆ電子を有する原子番号３９以上の原子番号が大きい非磁性金属だけからなってもよい。
通常、金属に電流を流すとすべての電子はそのスピンの向きに関わりなく、電流とは逆向きに動く。これに対して、最外殻にｄ電子またはｆ電子を有する原子番号が大きい非磁性金属は、スピン軌道相互作用が大きく、スピンホール効果によって電子の動く方向が電子のスピンの向きに依存する。そのため、最外殻にｄ電子またはｆ電子を有する原子番号が大きい非磁性金属は、純スピン流ＪＳを発生しやすい。
スピン軌道トルク配線３１は、磁性金属を含んでもよい。磁性金属とは、強磁性金属、あるいは、反強磁性金属を指す。非磁性金属に微量な磁性金属が含まれるとスピン軌道相互作用が増強され、スピン軌道トルク配線３１に流す電流に対するスピン流生成効率が高くなる。スピン軌道トルク配線３１は、反強磁性金属だけからなってもよい。
スピン軌道相互作用は、スピン軌道トルク配線材料の物質の固有の内場によって生じ、非磁性材料でも純スピン流が生じる。スピン軌道トルク配線材料に微量の磁性金属を添加すると、磁性金属自体が流れる電子スピンを散乱し、スピン流生成効率が向上する。ただし、磁性金属の添加量が増大し過ぎると、発生した純スピン流が添加された磁性金属によって散乱され、結果としてスピン流が減少する。したがって、添加される磁性金属のモル比はスピン軌道トルク配線における純スピン生成部の主成分のモル比よりも十分小さい方が好ましい。目安で言えば、添加される磁性金属のモル比は３％以下であることが好ましい。
スピン軌道トルク配線３１は、トポロジカル絶縁体を含んでもよい。スピン軌道トルク配線３１は、トポロジカル絶縁体だけからなってもよい。トポロジカル絶縁体とは、物質内部が絶縁体、あるいは、高抵抗体であるが、その表面にスピン偏極した金属状態が生じている物質である。この物質にはスピン軌道相互作用という内部磁場のようなものが生じる。そのため、外部磁場が無くてもスピン軌道相互作用の効果で新たなトポロジカル相が発現する。これがトポロジカル絶縁体であり、強いスピン軌道相互作用とエッジにおける反転対称性の破れにより純スピン流を高効率で生成することができる。
トポロジカル絶縁体としては例えば、ＳｎＴｅ，Ｂｉ１．５Ｓｂ０．５Ｔｅ１．７Ｓｅ１．３，ＴｌＢｉＳｅ２，Ｂｉ２Ｔｅ３，（Ｂｉ１−ｘＳｂｘ）２Ｔｅ３などが好ましい。これらのトポロジカル絶縁体は、高効率でスピン流を生成することが可能である。
次に、単位磁気メモリ１１における書き込み動作および読み出し動作について説明する。
＜書き込み動作＞
書き込み動作としては、２種類の方式がある。
第１の方式は、純スピン流が誘起したスピン軌道トルク（ＳＯＴ）のみを利用して書き込み（磁化反転）を行う方式である。第２の方式は、スピントランスファートルク（ＳＴＴ）による書き込みをスピン軌道トルク（ＳＯＴ）でアシストする方式である。
ここで、本実施形態では、第２の方式が用いられるが、他の方式が用いられてよい。
＜書き込み動作＞
書き込み動作としては、２種類の方式がある。
第１の方式は、純スピン流が誘起したスピン軌道トルク（ＳＯＴ）のみを利用して書き込み（磁化反転）を行う方式である。第２の方式は、スピントランスファートルク（ＳＴＴ）による書き込みをスピン軌道トルク（ＳＯＴ）でアシストする方式である。
ここで、本実施形態では、第２の方式が用いられるが、他の方式が用いられてよい。
まず、第１の方式について説明する。
スピン軌道トルク配線３１に電流（ＳＯＴ効果を得るための電流）を流す。
スピン軌道トルク配線３１内を流れる電流は、スピン流を誘起する。スピン軌道トルク配線３１内に誘起されたスピン流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１に浸み出し、自由層５１、７１内のスピンに、スピン軌道トルク（ＳＯＴ）を与える。その結果、データを書き込む磁気抵抗効果素子ＭＴＪ１の自由層５１、７１の磁化の向きを反転する。すなわち、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み動作が行われる。
スピン軌道トルク配線３１に電流（ＳＯＴ効果を得るための電流）を流す。
スピン軌道トルク配線３１内を流れる電流は、スピン流を誘起する。スピン軌道トルク配線３１内に誘起されたスピン流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１に浸み出し、自由層５１、７１内のスピンに、スピン軌道トルク（ＳＯＴ）を与える。その結果、データを書き込む磁気抵抗効果素子ＭＴＪ１の自由層５１、７１の磁化の向きを反転する。すなわち、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み動作が行われる。
次いで、第２の方式について説明する。
スピン軌道トルク配線３１に電流（ＳＯＴ効果を得るための電流）を流す。
また、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向（自由層５１、７１、非磁性層５２、７２、固定層５３、７３の積層方向）に電流（ＳＴＴ効果を得るための電流）を流す。
スピン軌道トルク配線３１に電流（ＳＯＴ効果を得るための電流）を流す。
また、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向（自由層５１、７１、非磁性層５２、７２、固定層５３、７３の積層方向）に電流（ＳＴＴ効果を得るための電流）を流す。
スピン軌道トルク配線３１内を流れる電流は、スピン流を誘起する。スピン軌道トルク配線３１内に誘起されたスピン流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１に浸み出し、自由層５１、７１内のスピンに、スピン軌道トルク（ＳＯＴ）を与える。
また、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に流れる電流は、スピントランスファートルク（ＳＴＴ）を誘起する。その結果、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１の磁化の向きは、スピン軌道トルクおよびスピントランスファートルクを受け、反転する。すなわち、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み動作が行われる。
また、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に流れる電流は、スピントランスファートルク（ＳＴＴ）を誘起する。その結果、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１の磁化の向きは、スピン軌道トルクおよびスピントランスファートルクを受け、反転する。すなわち、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み動作が行われる。
＜読み出し動作＞
読み出し動作は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に電流を流すことで行う。流す電流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１の磁化の向きが反転しない程度の小さい電流である。
読み出し動作は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に電流を流すことで行う。流す電流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１の磁化の向きが反転しない程度の小さい電流である。
磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２では、書き込みが行われた場合と、書き込みが行われていない場合とで、抵抗値が異なる。この理由は、自由層５１、７１の磁化の向きと固定層５３、７３の磁化の向きとが反対の向きである場合と、同じ向きである場合とで、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向の抵抗値が異なるためである。
そして、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の抵抗値（記憶されたデータの値に応じて異なる抵抗値）を、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向における電位差として読み出すことで、読み出し動作が行われる。
そして、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の抵抗値（記憶されたデータの値に応じて異なる抵抗値）を、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向における電位差として読み出すことで、読み出し動作が行われる。
＜消去動作＞
また、本実施形態では、詳しい説明を省略するが、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に書き込まれたデータを消去する回路が備えられてもよい。一例として、スピン軌道トルク配線３１に電流を流すことで、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１の磁化の向きをリセット（つまり、記憶されたデータを消去）するような回路が備えられてもよい。
また、本実施形態では、詳しい説明を省略するが、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に書き込まれたデータを消去する回路が備えられてもよい。一例として、スピン軌道トルク配線３１に電流を流すことで、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の自由層５１、７１の磁化の向きをリセット（つまり、記憶されたデータを消去）するような回路が備えられてもよい。
＜配線および基板＞
磁気抵抗効果素子ＭＴＪ２の固定層７３の側の配線は、例えば、基板に形成されてもよい。また、磁気抵抗効果素子ＭＴＪ１の固定層５３の側の配線は、例えば、積層膜上部のメタル配線層（図示を省略）に繋がるように形成されてもよい。
基板は、例えば、平坦性に優れることが好ましい。基板として、例えば、Ｓｉ、ＡｌＴｉＣ等を用いることができ、これらを用いると平坦性に優れた表面が得られる。
磁気抵抗効果素子ＭＴＪ２の固定層７３の側の配線は、例えば、基板に形成されてもよい。また、磁気抵抗効果素子ＭＴＪ１の固定層５３の側の配線は、例えば、積層膜上部のメタル配線層（図示を省略）に繋がるように形成されてもよい。
基板は、例えば、平坦性に優れることが好ましい。基板として、例えば、Ｓｉ、ＡｌＴｉＣ等を用いることができ、これらを用いると平坦性に優れた表面が得られる。
基板の上には絶縁層を設けることが好ましく、これにより、配線などに流れる電流の散逸を防ぐことができる。絶縁層としては、例えば、（００１）配向したＮａＣｌ構造を有し、かつＭｇ、Ａｌ、Ｃｅの群から選択される少なくとも１つの元素を含む酸化物の層を用いることができる。この物質を絶縁層として用いると、絶縁層の結晶性を絶縁層上に積層される積層膜が反映し、積層膜の結晶の配向性が向上する。また、絶縁層としてＳｉＮｘなどの窒化物絶縁材料を用いてもよい。
基板の磁気抵抗効果素子ＭＴＪ２の側の面には、下地層が形成されていてもよい。下地層を設けると、基板上に積層される固定層７３を含む各層の結晶配向性、結晶粒径等の結晶性を制御することができる。
例えば１つの例として、下地層には（００１）配向したＮａＣｌ構造を有し、Ｔｉ、Ｚｒ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｍｏ、Ｗ、Ｂ、Ａｌ、Ｃｅの群から選択される少なくとも１つの元素を含む窒化物の層を用いることができる。
例えば１つの例として、下地層には（００１）配向したＮａＣｌ構造を有し、Ｔｉ、Ｚｒ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｍｏ、Ｗ、Ｂ、Ａｌ、Ｃｅの群から選択される少なくとも１つの元素を含む窒化物の層を用いることができる。
他の例として、下地層にはＡＢＯ３の組成式で表される（００２）配向したペロブスカイト系導電性酸化物の層を用いることができる。ここで、サイトＡはＳｒ、Ｃｅ、Ｄｙ、Ｌａ、Ｋ、Ｃａ、Ｎａ、Ｐｂ、Ｂａの群から選択された少なくとも１つの元素を含み、サイトＢはＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｉｒ、Ｔａ、Ｃｅ、Ｐｂの群から選択された少なくとも１つの元素を含む。
他の例として、下地層には（００１）配向した正方晶構造または立方晶構造を有し、かつＡｌ、Ｃｒ、Ｆｅ、Ｃｏ、Ｒｈ、Ｐｄ、Ａｇ、Ｉｒ、Ｐｔ、Ａｕ、Ｍｏ、Ｗの群から選択される少なくとも１つの元素を含む層を用いることができる。
下地層は一層に限られず、上述の例の層を複数層積層してもよい。下地層の構成を工夫することにより磁気抵抗効果素子ＭＴＪ２の各層の結晶性を高め、磁気特性の改善が可能となる。磁気抵抗効果素子ＭＴＪ１は、磁気抵抗効果素子ＭＴＪ２とスピン軌道トルク配線３１の上部に積層されるが、平坦性を維持することで、磁気抵抗効果素子ＭＴＪ１の各層の結晶性を高められ、磁気特性の向上が図られる。
配線は、磁気抵抗効果素子ＭＴＪ１の固定層５３に繋がる配線と、磁気抵抗効果素子ＭＴＪ１の自由層５１と磁気抵抗効果素子ＭＴＪ２の自由層７１とに挟まれたスピン軌道トルク配線３１と、磁気抵抗効果素子ＭＴＪ２の固定層７３に繋がる配線から構成され、電気的に磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２は接続されている。図１の例において、配線（図１の例では、第１のトランジスタＴｒ１を含む配線、磁気抵抗効果素子ＭＴＪ１、スピン軌道トルク配線３１、磁気抵抗効果素子ＭＴＪ２、第２のトランジスタＴｒ２を含む配線）は閉回路を構成し、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に電流を流す。
なお、当該電源としては、例えば、電圧発生回路が用いられてもよい。
配線は、導電性が高い材料であれば特に問わない。例えば、アルミニウム、銀、銅、金等を用いることができる。
なお、当該電源としては、例えば、電圧発生回路が用いられてもよい。
配線は、導電性が高い材料であれば特に問わない。例えば、アルミニウム、銀、銅、金等を用いることができる。
＜制御部＞
単位磁気メモリ１１は、制御部（図示を省略）により制御される。
制御部は、第１から第４の電圧発生回路１５１〜１５４（図４など参照。）と、第１から第４のスイッチ回路ＳＷ１〜ＳＷ４（図４など参照。）と、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のそれぞれのゲート端子とに電気的に接続され、それらを制御する。例えば、制御部は、ＳＯＴ効果を利用するために、第２の電圧発生回路１５２と第３の電圧発生回路１５３が所望の電圧を発生するように稼働させ、第２のスイッチＳＷ２および第３のスイッチＳＷ３をＯＮ状態にすることにより、スピン軌道トルク配線３１に流す電流（以下、「ＳＯＴ電流」ともいう。）を制御する。また、ＳＴＴ効果を利用するために、第１と第４の電圧発生回路１５１、１５４を所望の電圧が発生するように稼働させ、第１のスイッチＳＷ１および第４のスイッチＳＷ４をＯＮ状態にし、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のそれぞれのゲート端子をＨｉｇｈ状態にすることにより、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に流す電流（以下、「ＳＴＴ電流」ともいう。）を制御する。
単位磁気メモリ１１は、制御部（図示を省略）により制御される。
制御部は、第１から第４の電圧発生回路１５１〜１５４（図４など参照。）と、第１から第４のスイッチ回路ＳＷ１〜ＳＷ４（図４など参照。）と、第１のトランジスタＴｒ１と第２のトランジスタＴｒ２のそれぞれのゲート端子とに電気的に接続され、それらを制御する。例えば、制御部は、ＳＯＴ効果を利用するために、第２の電圧発生回路１５２と第３の電圧発生回路１５３が所望の電圧を発生するように稼働させ、第２のスイッチＳＷ２および第３のスイッチＳＷ３をＯＮ状態にすることにより、スピン軌道トルク配線３１に流す電流（以下、「ＳＯＴ電流」ともいう。）を制御する。また、ＳＴＴ効果を利用するために、第１と第４の電圧発生回路１５１、１５４を所望の電圧が発生するように稼働させ、第１のスイッチＳＷ１および第４のスイッチＳＷ４をＯＮ状態にし、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のそれぞれのゲート端子をＨｉｇｈ状態にすることにより、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に流す電流（以下、「ＳＴＴ電流」ともいう。）を制御する。
制御部は、ＳＯＴ電流とＳＴＴ電流を時間差を持って制御する。
制御部は、始めに、スピン軌道トルク配線３１に、ＳＯＴ電流を流す。制御部は、第２のスイッチＳＷ２および第３のスイッチＳＷ３の開閉状態を持って、当該ＳＯＴ電流を制御することができる。
ＳＯＴ電流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に対して直交する方向に流れる。
制御部は、始めに、スピン軌道トルク配線３１に、ＳＯＴ電流を流す。制御部は、第２のスイッチＳＷ２および第３のスイッチＳＷ３の開閉状態を持って、当該ＳＯＴ電流を制御することができる。
ＳＯＴ電流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に対して直交する方向に流れる。
制御部は、次に、第１のトランジスタＴｒ１を含む配線と、磁気抵抗効果素子ＭＴＪ１と、スピン軌道トルク配線３１と、磁気抵抗効果素子ＭＴＪ２と、第２のトランジスタＴｒ２を含む配線とにＳＴＴ電流を流す。制御部は、第１のスイッチＳＷ１および第４のスイッチＳＷ４の開閉状態と、第１のトランジスタＴｒ１および第２のトランジスタＴｒ２のそれぞれのゲート端子への印加電圧とを持って、当該ＳＴＴ電流を制御することができる。ＳＴＴ電流は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対して積層方向に流れる。
＜スピン軌道トルク配線に対する２個の磁気抵抗効果素子の配置＞
スピン軌道トルク配線３１に対する２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の配置について説明する。
本実施形態では、スピン軌道トルク配線３１における互いに対向する２個の面のそれぞれに、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２のそれぞれにおける自由層５１、７１の面が接合している。
スピン軌道トルク配線３１に対する２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の接合面（本実施形態では、自由層５１、７１の接合面）は、スピン軌道トルク配線３１における互いに対向する２個の面に対して垂直な方向（本実施形態では、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向）で見た場合に、少なくとも一部が重複する配置が用いられる。好ましくは、スピン軌道トルク配線３１に対する２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の接合面（本実施形態では、自由層５１、７１の接合面）は、スピン軌道トルク配線３１における互いに対向する２個の面に対して垂直な方向（本実施形態では、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向）で見た場合に、一致する配置が用いられる。
このような配置により、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２を貫通する電流（ＳＴＴ電流）が流れる。
スピン軌道トルク配線３１に対する２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の配置について説明する。
本実施形態では、スピン軌道トルク配線３１における互いに対向する２個の面のそれぞれに、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２のそれぞれにおける自由層５１、７１の面が接合している。
スピン軌道トルク配線３１に対する２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の接合面（本実施形態では、自由層５１、７１の接合面）は、スピン軌道トルク配線３１における互いに対向する２個の面に対して垂直な方向（本実施形態では、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向）で見た場合に、少なくとも一部が重複する配置が用いられる。好ましくは、スピン軌道トルク配線３１に対する２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の接合面（本実施形態では、自由層５１、７１の接合面）は、スピン軌道トルク配線３１における互いに対向する２個の面に対して垂直な方向（本実施形態では、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向）で見た場合に、一致する配置が用いられる。
このような配置により、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２を貫通する電流（ＳＴＴ電流）が流れる。
＜磁気メモリの製造方法＞
単位磁気メモリ１１について、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２が上下に積み重なる構造の製造方法の一例を示す。
なお、単位磁気メモリ１１の製造方法としては、これに限られず、他の任意の方法が用いられてもよい。
磁気メモリを作製する基板は、平坦性に優れることが好ましい。平坦性に優れた表面を得るために、材料として例えば、Ｓｉ、ＡｌＴｉＣ等を用いることができる。基板の上には半導体回路を設けることが好ましい。これは磁気メモリを駆動するための回路である。配線がパターニングされた基板上に、磁気抵抗効果素子ＭＴＪ２の固定層７３、非磁性層７２、自由層７１を成膜する。フォトリソグラフィによって磁気メモリセルの形状に加工した後、スピン軌道トルク配線３１を形成する。このとき、スピン軌道トルク配線３１と同じ高さの部分に層間絶縁膜を半導体プロセスを用いて形成する。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）で層間絶縁層とスピン軌道トルク配線３１を平坦化した後、磁気抵抗効果素子ＭＴＪ１の自由層５１、非磁性層５２、固定層５３の順に積層する。なお、基板と固定層７３との間に下地層を設けてもよい。下地層を設けると、基板上に積層される固定層７３を含む各層の結晶配向性、結晶粒径等の結晶性を制御することができる。
単位磁気メモリ１１について、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２が上下に積み重なる構造の製造方法の一例を示す。
なお、単位磁気メモリ１１の製造方法としては、これに限られず、他の任意の方法が用いられてもよい。
磁気メモリを作製する基板は、平坦性に優れることが好ましい。平坦性に優れた表面を得るために、材料として例えば、Ｓｉ、ＡｌＴｉＣ等を用いることができる。基板の上には半導体回路を設けることが好ましい。これは磁気メモリを駆動するための回路である。配線がパターニングされた基板上に、磁気抵抗効果素子ＭＴＪ２の固定層７３、非磁性層７２、自由層７１を成膜する。フォトリソグラフィによって磁気メモリセルの形状に加工した後、スピン軌道トルク配線３１を形成する。このとき、スピン軌道トルク配線３１と同じ高さの部分に層間絶縁膜を半導体プロセスを用いて形成する。ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）で層間絶縁層とスピン軌道トルク配線３１を平坦化した後、磁気抵抗効果素子ＭＴＪ１の自由層５１、非磁性層５２、固定層５３の順に積層する。なお、基板と固定層７３との間に下地層を設けてもよい。下地層を設けると、基板上に積層される固定層７３を含む各層の結晶配向性、結晶粒径等の結晶性を制御することができる。
これらの層は、例えば、マグネトロンスパッタ装置を用いて形成することができる。磁気抵抗効果素子ＭＴＪ２がＴＭＲ素子である場合、例えば、トンネルバリア層は、固定層７３上に最初に０．４〜２．０ｎｍ程度のアルミニウム、および複数の非磁性元素の二価の陽イオンとなる金属薄膜をスパッタし、プラズマ酸化あるいは酸素導入による自然酸化を行い、その後の熱処理によって形成される。成膜法としては、マグネトロンスパッタ法のほか、蒸着法、レーザアブレーション法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法等の薄膜作成法を用いることができる。
スピン軌道トルク配線３１は精度良く延伸方向に成膜することが望ましいが、下地面段差や配線引き回しによる屈曲等を避けるため、また、スピン軌道トルク配線３１の抵抗を低下させる目的等のため、必要に応じて金属の配線で補助してもよい。金属の配線は、アルミニウム、銀、銅、金等の導電性が高い材料であれば特に問題はない。
次いで、スピン軌道トルク配線３１の周辺は、Ａｌ２Ｏ３やＳiＯ２等の絶縁材料で埋めた後、その上面を平坦化する。平坦化することで、磁気抵抗効果素子ＭＴＪ１のトンネルバリア層に均一に電圧を印可することが可能となり、磁気抵抗比などの出力や素子の耐久性を向上させることができる。
また、制御素子は、例えば、公知の方法でトランジスタ等のスイッチング素子を作製してもよい。作製する基板が例えばシリコン等の半導体である場合には、同一の基板上に、幾つかの制御素子を作製することも可能である。
スピン軌道トルク配線３１は精度良く延伸方向に成膜することが望ましいが、下地面段差や配線引き回しによる屈曲等を避けるため、また、スピン軌道トルク配線３１の抵抗を低下させる目的等のため、必要に応じて金属の配線で補助してもよい。金属の配線は、アルミニウム、銀、銅、金等の導電性が高い材料であれば特に問題はない。
次いで、スピン軌道トルク配線３１の周辺は、Ａｌ２Ｏ３やＳiＯ２等の絶縁材料で埋めた後、その上面を平坦化する。平坦化することで、磁気抵抗効果素子ＭＴＪ１のトンネルバリア層に均一に電圧を印可することが可能となり、磁気抵抗比などの出力や素子の耐久性を向上させることができる。
また、制御素子は、例えば、公知の方法でトランジスタ等のスイッチング素子を作製してもよい。作製する基板が例えばシリコン等の半導体である場合には、同一の基板上に、幾つかの制御素子を作製することも可能である。
［磁気メモリの基本構成］
図４は、本発明の実施形態に係る磁気メモリＭの基本構成を示す図である。
磁気メモリＭは、複数個（本例では、３個）の単位セルの磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）を備えて構成されている。
本実施形態では、３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）のスピン軌道トルク配線（図１の例では、スピン軌道トルク配線３１）が、１個のスピン軌道トルク配線１１１に共通化されている。そして、共通のスピン軌道トルク配線１１１に沿って、３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）が直列に接続されている。
磁気メモリＭは、さらに、延在する３個のビット線（第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３）、延在する３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）、４個のスイッチ回路（第１のスイッチ回路ＳＷ１、第２のスイッチ回路ＳＷ２、第３のスイッチ回路ＳＷ３、第４のスイッチ回路ＳＷ４）、４個の電圧発生回路（第１の電圧発生回路１５１、第２の電圧発生回路１５２、第３の電圧発生回路１５３、第４の電圧発生回路１５４）、１個のロウ（ＲＯＷ）デコーダ１３１を備える。
図４は、本発明の実施形態に係る磁気メモリＭの基本構成を示す図である。
磁気メモリＭは、複数個（本例では、３個）の単位セルの磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）を備えて構成されている。
本実施形態では、３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）のスピン軌道トルク配線（図１の例では、スピン軌道トルク配線３１）が、１個のスピン軌道トルク配線１１１に共通化されている。そして、共通のスピン軌道トルク配線１１１に沿って、３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）が直列に接続されている。
磁気メモリＭは、さらに、延在する３個のビット線（第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３）、延在する３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）、４個のスイッチ回路（第１のスイッチ回路ＳＷ１、第２のスイッチ回路ＳＷ２、第３のスイッチ回路ＳＷ３、第４のスイッチ回路ＳＷ４）、４個の電圧発生回路（第１の電圧発生回路１５１、第２の電圧発生回路１５２、第３の電圧発生回路１５３、第４の電圧発生回路１５４）、１個のロウ（ＲＯＷ）デコーダ１３１を備える。
第１の単位磁気メモリ１１の構成は、スピン軌道トルク配線３１がスピン軌道トルク配線１１１に置き換わっている点を除いて、図１に示される構成と同様である。
第２の単位磁気メモリ１２の構成は、第１の単位磁気メモリ１１の構成と同様であり、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ３、第２の磁気抵抗効果素子ＭＴＪ４）、および２個のトランジスタ（第１のトランジスタＴｒ３、第２のトランジスタＴｒ４）を備える。
第３の単位磁気メモリ１３の構成は、第１の単位磁気メモリ１１の構成と同様であり、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ５、第２の磁気抵抗効果素子ＭＴＪ６）、および２個のトランジスタ（第１のトランジスタＴｒ５、第２のトランジスタＴｒ６）を備える。
第２の単位磁気メモリ１２の構成は、第１の単位磁気メモリ１１の構成と同様であり、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ３、第２の磁気抵抗効果素子ＭＴＪ４）、および２個のトランジスタ（第１のトランジスタＴｒ３、第２のトランジスタＴｒ４）を備える。
第３の単位磁気メモリ１３の構成は、第１の単位磁気メモリ１１の構成と同様であり、２個の磁気抵抗効果素子（第１の磁気抵抗効果素子ＭＴＪ５、第２の磁気抵抗効果素子ＭＴＪ６）、および２個のトランジスタ（第１のトランジスタＴｒ５、第２のトランジスタＴｒ６）を備える。
第１の単位磁気メモリ１１の第１のトランジスタＴｒ１において、ゲート（ｇ）の端子と第１のワード線ＷＬ１とが接続されている。
第２の単位磁気メモリ１２の第１のトランジスタＴｒ３において、ゲート（ｇ）の端子と第２のワード線ＷＬ２とが接続されている。
第３の単位磁気メモリ１３の第１のトランジスタＴｒ５において、ゲート（ｇ）の端子と第３のワード線ＷＬ３とが接続されている。
３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）の第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５において、ソース（ｓ）の端子と第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の固定層（図１の例では、固定層５３）の面とが接続されており、ドレイン（ｄ）の端子と第１のビット線ＢＬ１とが接続されている。
第２の単位磁気メモリ１２の第１のトランジスタＴｒ３において、ゲート（ｇ）の端子と第２のワード線ＷＬ２とが接続されている。
第３の単位磁気メモリ１３の第１のトランジスタＴｒ５において、ゲート（ｇ）の端子と第３のワード線ＷＬ３とが接続されている。
３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）の第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５において、ソース（ｓ）の端子と第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の固定層（図１の例では、固定層５３）の面とが接続されており、ドレイン（ｄ）の端子と第１のビット線ＢＬ１とが接続されている。
第１の単位磁気メモリ１１の第２のトランジスタＴｒ２において、ゲート（ｇ）の端子と第１のワード線ＷＬ１とが接続されている。
第２の単位磁気メモリ１２の第２のトランジスタＴｒ４において、ゲート（ｇ）の端子と第２のワード線ＷＬ２とが接続されている。
第３の単位磁気メモリ１３の第２のトランジスタＴｒ６において、ゲート（ｇ）の端子と第３のワード線ＷＬ３とが接続されている。
３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）の第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６において、ドレイン（ｄ）の端子と第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の固定層（図１の例では、固定層７３）の面とが接続されており、ソース（ｓ）の端子と第３のビット線ＢＬ３とが接続されている。
スピン軌道トルク配線１１１は、第２のビット線ＢＬ２として用いられている。
第２の単位磁気メモリ１２の第２のトランジスタＴｒ４において、ゲート（ｇ）の端子と第２のワード線ＷＬ２とが接続されている。
第３の単位磁気メモリ１３の第２のトランジスタＴｒ６において、ゲート（ｇ）の端子と第３のワード線ＷＬ３とが接続されている。
３個の単位磁気メモリ（第１の単位磁気メモリ１１、第２の単位磁気メモリ１２、第３の単位磁気メモリ１３）の第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６において、ドレイン（ｄ）の端子と第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の固定層（図１の例では、固定層７３）の面とが接続されており、ソース（ｓ）の端子と第３のビット線ＢＬ３とが接続されている。
スピン軌道トルク配線１１１は、第２のビット線ＢＬ２として用いられている。
第１のビット線ＢＬ１において、第１の単位磁気メモリ１１の側が、第１のスイッチ回路ＳＷ１を介して、第１の電圧発生回路１５１と接続されている。
第２のビット線ＢＬ２において、第１の単位磁気メモリ１１の側が、第２のスイッチ回路ＳＷ２を介して、第２の電圧発生回路１５２と接続されている。
第２のビット線ＢＬ２において、第３の単位磁気メモリ１３の側が、第３のスイッチ回路ＳＷ３を介して、第３の電圧発生回路１５３と接続されている。
第３のビット線ＢＬ３において、第３の単位磁気メモリ１３の側が、第４のスイッチ回路ＳＷ４を介して、第４の電圧発生回路１５４と接続されている。
第２のビット線ＢＬ２において、第１の単位磁気メモリ１１の側が、第２のスイッチ回路ＳＷ２を介して、第２の電圧発生回路１５２と接続されている。
第２のビット線ＢＬ２において、第３の単位磁気メモリ１３の側が、第３のスイッチ回路ＳＷ３を介して、第３の電圧発生回路１５３と接続されている。
第３のビット線ＢＬ３において、第３の単位磁気メモリ１３の側が、第４のスイッチ回路ＳＷ４を介して、第４の電圧発生回路１５４と接続されている。
３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）において、第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５の側が、ロウデコーダ１３１と接続されている。
ロウデコーダ１３１は、それぞれのワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）に印加される電圧を制御する。
ここで、本実施形態では、それぞれのスイッチ回路ＳＷ１〜ＳＷ４は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＰＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を組み合わせて構成されている。なお、それぞれのスイッチ回路ＳＷ１〜ＳＷ４の構成としては、他の構成が用いられてもよい。
また、それぞれの電圧発生回路１５１〜１５４、およびそれぞれのスイッチ回路ＳＷ１〜ＳＷ４などは、例えば、制御部（図示を省略）により制御される。
ロウデコーダ１３１は、それぞれのワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）に印加される電圧を制御する。
ここで、本実施形態では、それぞれのスイッチ回路ＳＷ１〜ＳＷ４は、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）とＰＭＯＳ（Ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を組み合わせて構成されている。なお、それぞれのスイッチ回路ＳＷ１〜ＳＷ４の構成としては、他の構成が用いられてもよい。
また、それぞれの電圧発生回路１５１〜１５４、およびそれぞれのスイッチ回路ＳＷ１〜ＳＷ４などは、例えば、制御部（図示を省略）により制御される。
なお、本実施形態では、複数のビット線ＢＬ１〜ＢＬ３は、互いに平行に配設されている。
また、本実施形態では、複数のワード線ＷＬ１〜ＷＬ３は、互いに平行に配設されている。
また、本実施形態では、複数の単位磁気メモリ１１〜１３は、直線状に、一定の間隔（距離の間隔）で並べられて配設されている。
また、本実施形態では、複数のワード線ＷＬ１〜ＷＬ３は、互いに平行に配設されている。
また、本実施形態では、複数の単位磁気メモリ１１〜１３は、直線状に、一定の間隔（距離の間隔）で並べられて配設されている。
［相補型の磁気メモリ］
図５は、本発明の実施形態に係る相補型の磁気メモリＭ１における読み出しの例を示す図である。
相補型の磁気メモリＭ１は、図４に示される磁気メモリＭの基本構成を利用して、さらに、第１のビット線ＢＬ１と第３のビット線ＢＬ３との間に差動読み出し回路２１１を備えている。
また、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）におけるロウデコーダ１３１とは反対側と、第３のビット線ＢＬ３における第１の単位磁気メモリ１１の側は、それぞれ、終端されている。
相補型の磁気メモリＭ１では、それぞれの１個の単位磁気メモリ１１〜１３が、最小のメモリセル（データを記憶する単位のセル）となる。
図５は、本発明の実施形態に係る相補型の磁気メモリＭ１における読み出しの例を示す図である。
相補型の磁気メモリＭ１は、図４に示される磁気メモリＭの基本構成を利用して、さらに、第１のビット線ＢＬ１と第３のビット線ＢＬ３との間に差動読み出し回路２１１を備えている。
また、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）におけるロウデコーダ１３１とは反対側と、第３のビット線ＢＬ３における第１の単位磁気メモリ１１の側は、それぞれ、終端されている。
相補型の磁気メモリＭ１では、それぞれの１個の単位磁気メモリ１１〜１３が、最小のメモリセル（データを記憶する単位のセル）となる。
＜データの書き込み＞
相補型の磁気メモリＭ１では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのそれぞれに所定の電圧を印加し、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリ（３個の単位磁気メモリ１１〜１３のうちのいずれか１個）を選択して、当該単位磁気メモリにデータを書き込むことができる。本例では、当該データは、２値のデータであり、１値または０値とする。
ここで、本例では、それぞれの単位磁気メモリ１１〜１３において、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５により記憶されるデータの値と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６により記憶されるデータの値とは、同じになる。
相補型の磁気メモリＭ１では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのそれぞれに所定の電圧を印加し、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリ（３個の単位磁気メモリ１１〜１３のうちのいずれか１個）を選択して、当該単位磁気メモリにデータを書き込むことができる。本例では、当該データは、２値のデータであり、１値または０値とする。
ここで、本例では、それぞれの単位磁気メモリ１１〜１３において、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５により記憶されるデータの値と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６により記憶されるデータの値とは、同じになる。
＜データの読み出し＞
相補型の磁気メモリＭ１では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのそれぞれに所定の電圧を印加し、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリ（３個の単位磁気メモリ１１〜１３のうちのいずれか１個）を選択して、当該単位磁気メモリに書き込まれたデータ（記憶されたデータ）の値を読み出すことができる。
ここで、本例では、それぞれの単位磁気メモリ１１〜１３ごとに、１値または０値のデータが読み出される。
相補型の磁気メモリＭ１では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのそれぞれに所定の電圧を印加し、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリ（３個の単位磁気メモリ１１〜１３のうちのいずれか１個）を選択して、当該単位磁気メモリに書き込まれたデータ（記憶されたデータ）の値を読み出すことができる。
ここで、本例では、それぞれの単位磁気メモリ１１〜１３ごとに、１値または０値のデータが読み出される。
概略的には、選択された１個の単位磁気メモリに記憶されたデータの値に応じて、差動読み出し回路２１１に入力される電流が変化し、これにより、差動読み出し回路２１１から出力される電流が変化する。そして、磁気メモリＭ１を制御する制御回路などにおいて、差動読み出し回路２１１から出力される電流に基づいて、選択された１個の単位磁気メモリに記憶されたデータの値を判定することが可能である。
ここで、差動読み出し回路２１１としては、任意の構成の回路が用いられてもよい。
本例では、差動読み出し回路２１１は、第１のビット線ＢＬ１を２分岐する２個の配線３４６、３４７と、配線３４６に接続されたＮＭＯＳ３４１と、配線３４７に接続されたＮＭＯＳ３４２と、ＮＭＯＳ３４１に接続されたＰＭＯＳ３５１を備える。
また、差動読み出し回路２１１は、第３のビット線ＢＬ３を２分岐する２個の配線３４８、３４９と、配線３４８に接続されたＮＭＯＳ３４３と、配線３４９に接続されたＮＭＯＳ３４４と、ＮＭＯＳ３４４に接続されたＰＭＯＳ３５４を備える。
また、差動読み出し回路２１１は、ＮＭＯＳ３４２に接続されたＰＭＯＳ３５３と、ＮＭＯＳ３４３に接続されたＰＭＯＳ３５２と、ＮＭＯＳ３４２とＰＭＯＳ３５３との接続点３５６に接続された配線３５７と、ＮＭＯＳ３４３とＰＭＯＳ３５２との接続点３５８に接続された配線３５９と、これら２個の配線３５７、３５９が２個の入力端に接続された増幅器３６０を備える。増幅器３６０は、差動増幅器である。
差動読み出し回路２１１では、第１のビット線ＢＬ１に流れる電流Ｉｄａｔａが選択された単位磁気メモリに記憶されたデータの値に応じた電流となり、第３のビット線ＢＬ３に流れる電流Ｉｒｅｆが参照電流となり、接続点３５６における電圧Ｖｄａｔａが当該データの値に応じた電圧となり、接続点３５８における電圧Ｖｒｅｆが当該参照値に応じた電圧となる。これにより、増幅器３６０の出力端３６１から当該データの値に応じた電圧が出力される。
本例では、差動読み出し回路２１１は、第１のビット線ＢＬ１を２分岐する２個の配線３４６、３４７と、配線３４６に接続されたＮＭＯＳ３４１と、配線３４７に接続されたＮＭＯＳ３４２と、ＮＭＯＳ３４１に接続されたＰＭＯＳ３５１を備える。
また、差動読み出し回路２１１は、第３のビット線ＢＬ３を２分岐する２個の配線３４８、３４９と、配線３４８に接続されたＮＭＯＳ３４３と、配線３４９に接続されたＮＭＯＳ３４４と、ＮＭＯＳ３４４に接続されたＰＭＯＳ３５４を備える。
また、差動読み出し回路２１１は、ＮＭＯＳ３４２に接続されたＰＭＯＳ３５３と、ＮＭＯＳ３４３に接続されたＰＭＯＳ３５２と、ＮＭＯＳ３４２とＰＭＯＳ３５３との接続点３５６に接続された配線３５７と、ＮＭＯＳ３４３とＰＭＯＳ３５２との接続点３５８に接続された配線３５９と、これら２個の配線３５７、３５９が２個の入力端に接続された増幅器３６０を備える。増幅器３６０は、差動増幅器である。
差動読み出し回路２１１では、第１のビット線ＢＬ１に流れる電流Ｉｄａｔａが選択された単位磁気メモリに記憶されたデータの値に応じた電流となり、第３のビット線ＢＬ３に流れる電流Ｉｒｅｆが参照電流となり、接続点３５６における電圧Ｖｄａｔａが当該データの値に応じた電圧となり、接続点３５８における電圧Ｖｒｅｆが当該参照値に応じた電圧となる。これにより、増幅器３６０の出力端３６１から当該データの値に応じた電圧が出力される。
＜４個以上の単位磁気メモリを有する構成＞
ここで、４個以上の単位磁気メモリを備える構成を示す。
図６は、本発明の実施形態に係る４個以上の単位磁気メモリを備える構成を示す図である。
本例では、共通のスピン軌道トルク配線４１１に対して、ｎを７以上の奇数として、｛（ｎ＋１）／２｝個の単位磁気メモリが直列に備えられている。
ここで、４個以上の単位磁気メモリを備える構成を示す。
図６は、本発明の実施形態に係る４個以上の単位磁気メモリを備える構成を示す図である。
本例では、共通のスピン軌道トルク配線４１１に対して、ｎを７以上の奇数として、｛（ｎ＋１）／２｝個の単位磁気メモリが直列に備えられている。
＜相補型の磁気メモリにおける電圧信号＞
図７は、本発明の実施形態に係る相補型の磁気メモリＭ１における各部の電圧の例を示す図である。
図７では、４個の電圧発生回路１５１〜１５４のそれぞれから出力される電圧１０１１〜１０１４、第１のスイッチ回路ＳＷ１における互いに反転する電圧（ＰＢＬＳＷ１の電圧１０２１、ＮＢＬＳＷ１の電圧１０２２）、第２のスイッチ回路ＳＷ２における互いに反転する電圧（ＰＢＬＳＷ２の電圧１０３１、ＮＢＬＳＷ２の電圧１０３２）、第３のスイッチ回路ＳＷ３における互いに反転する電圧（ＰＢＬＳＷ３の電圧１０４１、ＮＢＬＳＷ３の電圧１０４２）、第４のスイッチ回路ＳＷ４における互いに反転する電圧（ＰＢＬＳＷ４の電圧１０５１、ＮＢＬＳＷ４の電圧１０５２）、第１のワード線ＷＬ１に印加される電圧１０６１、第２のワード線ＷＬ２および第３のワード線ＷＬ３に印加される電圧１０７１を示してある。
ここで、ＰＢＬＳＷ１〜ＰＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＰＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。また、ＮＢＬＳＷ１〜ＮＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＮＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。
これらのそれぞれについて、縦軸は電圧を表わしており、横軸は時間（時刻）を表わしている。
図７は、本発明の実施形態に係る相補型の磁気メモリＭ１における各部の電圧の例を示す図である。
図７では、４個の電圧発生回路１５１〜１５４のそれぞれから出力される電圧１０１１〜１０１４、第１のスイッチ回路ＳＷ１における互いに反転する電圧（ＰＢＬＳＷ１の電圧１０２１、ＮＢＬＳＷ１の電圧１０２２）、第２のスイッチ回路ＳＷ２における互いに反転する電圧（ＰＢＬＳＷ２の電圧１０３１、ＮＢＬＳＷ２の電圧１０３２）、第３のスイッチ回路ＳＷ３における互いに反転する電圧（ＰＢＬＳＷ３の電圧１０４１、ＮＢＬＳＷ３の電圧１０４２）、第４のスイッチ回路ＳＷ４における互いに反転する電圧（ＰＢＬＳＷ４の電圧１０５１、ＮＢＬＳＷ４の電圧１０５２）、第１のワード線ＷＬ１に印加される電圧１０６１、第２のワード線ＷＬ２および第３のワード線ＷＬ３に印加される電圧１０７１を示してある。
ここで、ＰＢＬＳＷ１〜ＰＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＰＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。また、ＮＢＬＳＷ１〜ＮＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＮＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。
これらのそれぞれについて、縦軸は電圧を表わしており、横軸は時間（時刻）を表わしている。
本例では、互いに反転する電圧は、高い方の一定電圧であるハイ（Ｈｉｇｈ）の電圧と、低い方の一定電圧であるロウ（Ｌｏｗ）の電圧である。
また、本例では、第２のワード線ＷＬ２に印加される電圧と、第３のワード線ＷＬ３に印加される電圧とは、いずれも同じ電圧（電圧１０７１）である。
また、本例では、説明の便宜上から、時系列の順に並んだ時刻ｔ１〜ｔ６を示してある。
また、本例では、第２のワード線ＷＬ２に印加される電圧と、第３のワード線ＷＬ３に印加される電圧とは、いずれも同じ電圧（電圧１０７１）である。
また、本例では、説明の便宜上から、時系列の順に並んだ時刻ｔ１〜ｔ６を示してある。
第１の電圧発生回路１５１の電圧１０１１と、第４の電圧発生回路１５４の電圧１０１４とは、基準電圧（例えば、０［Ｖ］）に対して、互いに正負の向きが逆向きに差分を持つ電圧である。本例では、第１の電圧発生回路１５１の電圧１０１１の方が、第４の電圧発生回路１５４の電圧１０１４よりも大きい。
第２の電圧発生回路１５２の電圧１０１２と、第３の電圧発生回路１５３の電圧１０１３とは、基準電圧（例えば、０［Ｖ］）に対して、互いに正負の向きが逆向きに差分を持つ電圧である。本例では、第２の電圧発生回路１５２の電圧１０１２の方が、第３の電圧発生回路１５３の電圧１０１３よりも大きい。
本例では、第１の電圧発生回路１５１の電圧１０１１と第４の電圧発生回路１５４の電圧１０１４との差分（絶対値）の方が、第２の電圧発生回路１５２の電圧１０１２と第３の電圧発生回路１５３の電圧１０１３との差分（絶対値）よりも大きい。
第２の電圧発生回路１５２の電圧１０１２と、第３の電圧発生回路１５３の電圧１０１３とは、基準電圧（例えば、０［Ｖ］）に対して、互いに正負の向きが逆向きに差分を持つ電圧である。本例では、第２の電圧発生回路１５２の電圧１０１２の方が、第３の電圧発生回路１５３の電圧１０１３よりも大きい。
本例では、第１の電圧発生回路１５１の電圧１０１１と第４の電圧発生回路１５４の電圧１０１４との差分（絶対値）の方が、第２の電圧発生回路１５２の電圧１０１２と第３の電圧発生回路１５３の電圧１０１３との差分（絶対値）よりも大きい。
このように、本例では、第２の電圧発生回路１５２と第３の電圧発生回路１５３との電圧差は、第１の電圧発生回路１５１と第４の電圧発生回路１５４との電圧差と比べて、小さい。また、第１の電圧発生回路１５１の電圧は、第２の電圧発生回路１５２の電圧および第３の電圧発生回路１５３の電圧よりも、プラス側に高く設定される。また、第４の電圧発生回路１５４の電圧は、第２の電圧発生回路１５２の電圧および第３の電圧発生回路１５３の電圧よりも、マイナス側に低く設定される。
ここで、本実施形態では、それぞれのスイッチ回路ＳＷ１〜ＳＷ４の状態として、オン（ＯＮ）の状態は当該スイッチ回路ＳＷ１〜ＳＷ４の両端が接続された状態であるとし、オフ（ＯＦＦ）の状態は当該スイッチ回路ＳＷ１〜ＳＷ４の両端が開放された状態（接続されていない状態）であるとする。
また、本実施形態では、それぞれのワード線ＷＬ１〜ＷＬ３の電圧状態として、電圧がロウ（Ｌｏｗ）である状態は選択されていない状態であるとし、電圧がハイ（Ｈｉｇｈ）である状態は選択された状態であるとする。
また、本実施形態では、それぞれのワード線ＷＬ１〜ＷＬ３の電圧状態として、電圧がロウ（Ｌｏｗ）である状態は選択されていない状態であるとし、電圧がハイ（Ｈｉｇｈ）である状態は選択された状態であるとする。
第１のスイッチ回路ＳＷ１の状態は、時刻ｔ３まではオフであり、時刻ｔ３から時刻ｔ４にかけてオンに変化し、時刻ｔ６からオフに変化する。
第２のスイッチ回路ＳＷ２の状態は、時刻ｔ１まではオフであり、時刻ｔ１から時刻ｔ２にかけてオンに変化し、時刻ｔ４から時刻ｔ５にかけてオフに変化する。
第３のスイッチ回路ＳＷ３の状態は、時刻ｔ１まではオフであり、時刻ｔ１から時刻ｔ２にかけてオンに変化し、時刻ｔ４から時刻ｔ５にかけてオフに変化する。
第４のスイッチ回路ＳＷ４の状態は、時刻ｔ３まではオフであり、時刻ｔ３から時刻ｔ４にかけてオンに変化し、時刻ｔ６からオフに変化する。
第１のワード線ＷＬ１の電圧状態は、時刻ｔ４までロウ（Ｌｏｗ）の状態であり、時刻ｔ４から時刻ｔ５にかけてハイ（Ｈｉｇｈ）の状態に変化し、時刻ｔ６の手前から時刻ｔ６にかけてロウ（Ｌｏｗ）の状態に変化する。
第２のワード線ＷＬ２の電圧状態および第３のワード線ＷＬ３の電圧状態は、いずれも、ロウ（Ｌｏｗ）の状態が維持されている。
第２のスイッチ回路ＳＷ２の状態は、時刻ｔ１まではオフであり、時刻ｔ１から時刻ｔ２にかけてオンに変化し、時刻ｔ４から時刻ｔ５にかけてオフに変化する。
第３のスイッチ回路ＳＷ３の状態は、時刻ｔ１まではオフであり、時刻ｔ１から時刻ｔ２にかけてオンに変化し、時刻ｔ４から時刻ｔ５にかけてオフに変化する。
第４のスイッチ回路ＳＷ４の状態は、時刻ｔ３まではオフであり、時刻ｔ３から時刻ｔ４にかけてオンに変化し、時刻ｔ６からオフに変化する。
第１のワード線ＷＬ１の電圧状態は、時刻ｔ４までロウ（Ｌｏｗ）の状態であり、時刻ｔ４から時刻ｔ５にかけてハイ（Ｈｉｇｈ）の状態に変化し、時刻ｔ６の手前から時刻ｔ６にかけてロウ（Ｌｏｗ）の状態に変化する。
第２のワード線ＷＬ２の電圧状態および第３のワード線ＷＬ３の電圧状態は、いずれも、ロウ（Ｌｏｗ）の状態が維持されている。
図７の例では、第１のワード線ＷＬ１に対応する第１の単位磁気メモリ１１がデータの書き換えのために選択されている。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が先に（つまり、時間的に早く）流され、その後、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が後に（つまり、時間的に遅く）流される。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が流される持続時間（時間の幅）よりも、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が流される持続時間（時間の幅）の方が長い。
また、本例では、ＳＯＴ電流を流すための印加電圧よりも、ＳＴＴ電流を流すための印加電圧の方が大きい。
また、本例では、スピン軌道トルク配線１１１の両端（第２のスイッチ回路ＳＷ２と第３のスイッチ回路ＳＷ３との間）に電圧が印加されることで、スピン軌道トルク配線１１１への漏れ電流の影響を低減することが図られている。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が先に（つまり、時間的に早く）流され、その後、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が後に（つまり、時間的に遅く）流される。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が流される持続時間（時間の幅）よりも、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が流される持続時間（時間の幅）の方が長い。
また、本例では、ＳＯＴ電流を流すための印加電圧よりも、ＳＴＴ電流を流すための印加電圧の方が大きい。
また、本例では、スピン軌道トルク配線１１１の両端（第２のスイッチ回路ＳＷ２と第３のスイッチ回路ＳＷ３との間）に電圧が印加されることで、スピン軌道トルク配線１１１への漏れ電流の影響を低減することが図られている。
図８は、本発明の実施形態に係る相補型の磁気メモリＭ１における書き込みの例を示す図である。
図８の例では、第２の単位磁気メモリ１２に対して書き込みが行われる場合を示してある。この場合、スピン軌道トルク配線１１１にＳＯＴ電流２０１１が流され、第２の単位磁気メモリ１２における第１の磁気抵抗効果素子ＭＴＪ３の積層方向および第２の磁気抵抗効果素子ＭＴＪ４の積層方向に一貫してＳＴＴ電流２０２１が流されることで、書き込みが行われる。当該ＳＴＴ電流２０２１のスピン軌道トルク配線１１１への漏れ電流は小さく（理想的にはゼロに）なる。
図８の例では、第２の単位磁気メモリ１２に対して書き込みが行われる場合を示してある。この場合、スピン軌道トルク配線１１１にＳＯＴ電流２０１１が流され、第２の単位磁気メモリ１２における第１の磁気抵抗効果素子ＭＴＪ３の積層方向および第２の磁気抵抗効果素子ＭＴＪ４の積層方向に一貫してＳＴＴ電流２０２１が流されることで、書き込みが行われる。当該ＳＴＴ電流２０２１のスピン軌道トルク配線１１１への漏れ電流は小さく（理想的にはゼロに）なる。
図５に示されるような相補型の磁気メモリＭ１では、それぞれの単位磁気メモリ１１〜１３において、２個の磁気抵抗効果素子（例えば、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２など）に同一のデータが書き込まれる。このため、それぞれの単位磁気メモリ１１〜１３に書き込まれたデータの値が読み出される場合、差動読み出し回路２１１では、例えば、それぞれの単位磁気メモリ１１〜１３において１個の磁気抵抗効果素子（片側の磁気抵抗効果素子）のみにデータが書き込まれて読み出される場合と比べて、理論的には２倍の電圧で検出を行うことができる。
このため、相補型の磁気メモリＭ１では、書き込みのマージンおよび読み出しのマージンを大きくすることができ、これにより、ノイズに強くなり、書き込み処理や読み出し処理の高速化を図ることが可能である。
図５に示されるような相補型の磁気メモリＭ１では、それぞれの単位磁気メモリ１１〜１３において、例えば、０値または１値のうちのいずれかのデータを記憶することができる。
このため、相補型の磁気メモリＭ１では、書き込みのマージンおよび読み出しのマージンを大きくすることができ、これにより、ノイズに強くなり、書き込み処理や読み出し処理の高速化を図ることが可能である。
図５に示されるような相補型の磁気メモリＭ１では、それぞれの単位磁気メモリ１１〜１３において、例えば、０値または１値のうちのいずれかのデータを記憶することができる。
また、図５に示されるような相補型の磁気メモリＭ１では、それぞれの単位磁気メモリ１１〜１３において、２個の磁気抵抗効果素子（例えば、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２など）に相補的に書き込まれたデータの値を、第１のビット線ＢＬ１および第３のビット線ＢＬ３を経由して、差動対メモリとして読み出しを行うことが可能である。
図５に示されるような相補型の磁気メモリＭ１では、相補的にデータの書き込みおよび読み出しが可能であり、例えば、ＳＯＴを利用したＭＲＡＭの特長である１０［ｎｓ］以下の高速アクセスを可能とすることができる。
また、相補型の磁気メモリＭ１では、重金属に縦方向のＳＴＴ電流を流すことで、書き込みおよび読み出しのマージンを改善することができ、漏れ電流を改善することができ、メモリ動作を安定化することができる。
また、相補型の磁気メモリＭ１では、重金属に縦方向のＳＴＴ電流を流すことで、書き込みおよび読み出しのマージンを改善することができ、漏れ電流を改善することができ、メモリ動作を安定化することができる。
［両側独立型の磁気メモリ］
図９は、本発明の実施形態に係る両側独立型の磁気メモリＭ２における読み出しの例を示す図である。
両側独立型の磁気メモリＭ２は、図４に示される磁気メモリＭの基本構成を利用して、さらに、第１のビット線ＢＬ１に第１の差動読み出し回路５１１を備え、第３のビット線ＢＬ３に第２の差動読み出し回路５１２を備えている。
また、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）におけるロウデコーダ１３１とは反対側と、第３のビット線ＢＬ３における第１の単位磁気メモリ１１の側は、それぞれ、終端されている。
両側独立型の磁気メモリＭ２では、それぞれの１個の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６が、最小のメモリセル（データを記憶する単位のセル）となる。
図９は、本発明の実施形態に係る両側独立型の磁気メモリＭ２における読み出しの例を示す図である。
両側独立型の磁気メモリＭ２は、図４に示される磁気メモリＭの基本構成を利用して、さらに、第１のビット線ＢＬ１に第１の差動読み出し回路５１１を備え、第３のビット線ＢＬ３に第２の差動読み出し回路５１２を備えている。
また、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）におけるロウデコーダ１３１とは反対側と、第３のビット線ＢＬ３における第１の単位磁気メモリ１１の側は、それぞれ、終端されている。
両側独立型の磁気メモリＭ２では、それぞれの１個の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６が、最小のメモリセル（データを記憶する単位のセル）となる。
＜データの書き込み＞
両側独立型の磁気メモリＭ２では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのそれぞれに所定の電圧を印加し、この場合に、いずれかの電圧を０［Ｖ］にし、また、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリのうちの１個の磁気抵抗効果素子（３個の単位磁気メモリ１１〜１３のうちのいずれか１個における２個の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６のうちの１個の磁気抵抗効果素子）を選択して、当該磁気抵抗効果素子にデータを書き込むことができる。本例では、当該データは、２値のデータであり、１値または０値とする。
ここで、本例では、それぞれの単位磁気メモリ１１〜１３において、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５により記憶されるデータの値と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６により記憶されるデータの値とは、独立に制御することが可能である。
両側独立型の磁気メモリＭ２では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのそれぞれに所定の電圧を印加し、この場合に、いずれかの電圧を０［Ｖ］にし、また、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリのうちの１個の磁気抵抗効果素子（３個の単位磁気メモリ１１〜１３のうちのいずれか１個における２個の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６のうちの１個の磁気抵抗効果素子）を選択して、当該磁気抵抗効果素子にデータを書き込むことができる。本例では、当該データは、２値のデータであり、１値または０値とする。
ここで、本例では、それぞれの単位磁気メモリ１１〜１３において、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５により記憶されるデータの値と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６により記憶されるデータの値とは、独立に制御することが可能である。
＜データの読み出し＞
両側独立型の磁気メモリＭ２では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのいずれか１個に所定の電圧を印加し、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリのうちの１個の磁気抵抗効果素子（３個の単位磁気メモリ１１〜１３のうちのいずれか１個における２個の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６のうちの１個の磁気抵抗効果素子）を選択して、当該磁気抵抗効果素子に書き込まれたデータ（記憶されたデータ）の値を読み出すことができる。
ここで、本例では、それぞれの磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６ごとに、１値または０値のデータが読み出される。
両側独立型の磁気メモリＭ２では、第１のビット線ＢＬ１と第３のビット線ＢＬ３とのいずれか１個に所定の電圧を印加し、３個のワード線（第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３）のうちの任意の１個のワード線に所定の電圧を印加することで、当該ワード線に対応する１個の単位磁気メモリのうちの１個の磁気抵抗効果素子（３個の単位磁気メモリ１１〜１３のうちのいずれか１個における２個の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６のうちの１個の磁気抵抗効果素子）を選択して、当該磁気抵抗効果素子に書き込まれたデータ（記憶されたデータ）の値を読み出すことができる。
ここで、本例では、それぞれの磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６ごとに、１値または０値のデータが読み出される。
ここで、本例では、第１のビット線ＢＬ１に非ゼロの電圧を印加し、第３のビット線ＢＬ３に０［Ｖ］を印加することで、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５に対する書き込みあるいは読み出しを行うことができる。
また、本例では、第３のビット線ＢＬ３に非ゼロの電圧を印加し、第１のビット線ＢＬ１に０［Ｖ］を印加することで、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６に対する書き込みあるいは読み出しを行うことができる。
また、本例では、第３のビット線ＢＬ３に非ゼロの電圧を印加し、第１のビット線ＢＬ１に０［Ｖ］を印加することで、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６に対する書き込みあるいは読み出しを行うことができる。
概略的には、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５については、選択された１個の磁気抵抗効果素子に記憶されたデータの値に応じて、差動読み出し回路５１１に入力される電流が変化し、これにより、差動読み出し回路５１１から出力される電流が変化する。そして、磁気メモリＭ２を制御する制御回路などにおいて、差動読み出し回路５１１から出力される電流に基づいて、選択された１個の磁気抵抗効果素子に記憶されたデータの値を判定することが可能である。
同様に、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６については、選択された１個の磁気抵抗効果素子に記憶されたデータの値に応じて、差動読み出し回路５１２に入力される電流が変化し、これにより、差動読み出し回路５１２から出力される電流が変化する。そして、磁気メモリＭ２を制御する制御回路などにおいて、差動読み出し回路５１２から出力される電流に基づいて、選択された１個の磁気抵抗効果素子に記憶されたデータの値を判定することが可能である。
同様に、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６については、選択された１個の磁気抵抗効果素子に記憶されたデータの値に応じて、差動読み出し回路５１２に入力される電流が変化し、これにより、差動読み出し回路５１２から出力される電流が変化する。そして、磁気メモリＭ２を制御する制御回路などにおいて、差動読み出し回路５１２から出力される電流に基づいて、選択された１個の磁気抵抗効果素子に記憶されたデータの値を判定することが可能である。
ここで、差動読み出し回路５１１、５１２としては、任意の構成の回路が用いられてもよい。
本例では、差動読み出し回路５１１の構成は、図９に示される差動読み出し回路２１１の構成と比べて、参照電流Ｉｒｅｆとして、所定の参照部６７０を流れる電流を使用する点で相違し、他の点では同様である。
まず、差動読み出し回路５１１は、図９に示される差動読み出し回路２１１と同様な構成部として、２個の配線６４６、６４７と、２個のＮＭＯＳ６４１、６４２と、１個のＰＭＯＳ６５１と、２個の配線６４８、６４９と、２個のＮＭＯＳ６４３、６４４と、１個のＰＭＯＳ６５４を備える。
また、差動読み出し回路５１１は、１個のＰＭＯＳ６５２と、１個のＰＭＯＳ６５３と、接続点６５６に接続された配線６５７と、接続点６５８に接続された配線６５９と、これら２個の配線６５７、６５９が２個の入力端に接続された増幅器６６０を備える。増幅器６６０は、差動増幅器である。
差動読み出し回路５１１では、第１のビット線ＢＬ１に流れる電流Ｉｄａｔａが選択された磁気抵抗効果素子（３個の第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５のうちの１個）に記憶されたデータの値に応じた電流となり、接続点６５６における電圧Ｖｄａｔａが当該データの値に応じた電圧となり、接続点６５８における電圧Ｖｒｅｆが参照電流Ｉｒｅｆに応じた電圧となる。これにより、増幅器６６０の出力端６６１から当該データの値に応じた電圧が出力される。
本例では、差動読み出し回路５１１の構成は、図９に示される差動読み出し回路２１１の構成と比べて、参照電流Ｉｒｅｆとして、所定の参照部６７０を流れる電流を使用する点で相違し、他の点では同様である。
まず、差動読み出し回路５１１は、図９に示される差動読み出し回路２１１と同様な構成部として、２個の配線６４６、６４７と、２個のＮＭＯＳ６４１、６４２と、１個のＰＭＯＳ６５１と、２個の配線６４８、６４９と、２個のＮＭＯＳ６４３、６４４と、１個のＰＭＯＳ６５４を備える。
また、差動読み出し回路５１１は、１個のＰＭＯＳ６５２と、１個のＰＭＯＳ６５３と、接続点６５６に接続された配線６５７と、接続点６５８に接続された配線６５９と、これら２個の配線６５７、６５９が２個の入力端に接続された増幅器６６０を備える。増幅器６６０は、差動増幅器である。
差動読み出し回路５１１では、第１のビット線ＢＬ１に流れる電流Ｉｄａｔａが選択された磁気抵抗効果素子（３個の第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５のうちの１個）に記憶されたデータの値に応じた電流となり、接続点６５６における電圧Ｖｄａｔａが当該データの値に応じた電圧となり、接続点６５８における電圧Ｖｒｅｆが参照電流Ｉｒｅｆに応じた電圧となる。これにより、増幅器６６０の出力端６６１から当該データの値に応じた電圧が出力される。
また、参照部６７０は、所定の電圧に接続された抵抗部６７３と、抵抗部６７３と基準分岐点（２個の配線６４８、６４９の接続点）との間に接続されたＮＭＯＳ６７２を備える。
また、ＮＭＯＳ６７２のゲート（ｇ）には、ＯＲ回路６７１の出力端が接続されている。本例では、ＯＲ回路６７１の３個の入力端のそれぞれに、３個のワード線ＷＬ１〜ＷＬ３のそれぞれに印加される電圧が印加されている。
ＯＲ回路６７１は、３個のワード線ＷＬ１〜ＷＬ３のうちの少なくとも１個にハイ（Ｈｉｇｈ）の電圧が印加された場合に、ＮＭＯＳ６７２のゲート（ｇ）をハイ（Ｈｉｇｈ）にして、基準分岐点（２個の配線６４８、６４９の接続点）に参照電流Ｉｒｅｆが流されるようにする。一方、ＯＲ回路６７１は、３個のワード線ＷＬ１〜ＷＬ３のすべてについてロウ（Ｌｏｗ）の電圧が印加された場合には、ＮＭＯＳ６７２のゲート（ｇ）をロウ（Ｌｏｗ）にして、基準分岐点（２個の配線６４８、６４９の接続点）に参照電流Ｉｒｅｆが流されないようにする。
なお、ＯＲ回路６７１に印加される電圧としては、例えば、それぞれのワード線ＷＬ１〜ＷＬ３から分岐されてもよく、あるいは、ロウデコーダ１３１がそれぞれのワード線ＷＬ１〜ＷＬ３に印加する電圧と同じ電圧を印加してもよい。
また、ＮＭＯＳ６７２のゲート（ｇ）には、ＯＲ回路６７１の出力端が接続されている。本例では、ＯＲ回路６７１の３個の入力端のそれぞれに、３個のワード線ＷＬ１〜ＷＬ３のそれぞれに印加される電圧が印加されている。
ＯＲ回路６７１は、３個のワード線ＷＬ１〜ＷＬ３のうちの少なくとも１個にハイ（Ｈｉｇｈ）の電圧が印加された場合に、ＮＭＯＳ６７２のゲート（ｇ）をハイ（Ｈｉｇｈ）にして、基準分岐点（２個の配線６４８、６４９の接続点）に参照電流Ｉｒｅｆが流されるようにする。一方、ＯＲ回路６７１は、３個のワード線ＷＬ１〜ＷＬ３のすべてについてロウ（Ｌｏｗ）の電圧が印加された場合には、ＮＭＯＳ６７２のゲート（ｇ）をロウ（Ｌｏｗ）にして、基準分岐点（２個の配線６４８、６４９の接続点）に参照電流Ｉｒｅｆが流されないようにする。
なお、ＯＲ回路６７１に印加される電圧としては、例えば、それぞれのワード線ＷＬ１〜ＷＬ３から分岐されてもよく、あるいは、ロウデコーダ１３１がそれぞれのワード線ＷＬ１〜ＷＬ３に印加する電圧と同じ電圧を印加してもよい。
また、本例では、差動読み出し回路５１２の構成は、差動読み出し回路５１１の構成と同様である。
まず、差動読み出し回路５１２は、図９に示される差動読み出し回路２１１と同様な構成部として、２個の配線７４６、７４７と、２個のＮＭＯＳ７４１、７４２と、１個のＰＭＯＳ７５１と、２個の配線７４８、７４９と、２個のＮＭＯＳ７４３、７４４と、１個のＰＭＯＳ７５４を備える。
また、差動読み出し回路５１２は、１個のＰＭＯＳ７５２と、１個のＰＭＯＳ７５３と、接続点７５６に接続された配線７５７と、接続点７５８に接続された配線７５９と、これら２個の配線７５７、７５９が２個の入力端に接続された増幅器７６０を備える。増幅器７６０は、差動増幅器である。
差動読み出し回路５１２では、第３のビット線ＢＬ３に流れる電流Ｉｄａｔａが選択された磁気抵抗効果素子（３個の第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６のうちの１個）に記憶されたデータの値に応じた電流となり、接続点７５６における電圧Ｖｄａｔａが当該データの値に応じた電圧となり、接続点７５８における電圧Ｖｒｅｆが参照電流Ｉｒｅｆに応じた電圧となる。これにより、増幅器７６０の出力端７６１から当該データの値に応じた電圧が出力される。
まず、差動読み出し回路５１２は、図９に示される差動読み出し回路２１１と同様な構成部として、２個の配線７４６、７４７と、２個のＮＭＯＳ７４１、７４２と、１個のＰＭＯＳ７５１と、２個の配線７４８、７４９と、２個のＮＭＯＳ７４３、７４４と、１個のＰＭＯＳ７５４を備える。
また、差動読み出し回路５１２は、１個のＰＭＯＳ７５２と、１個のＰＭＯＳ７５３と、接続点７５６に接続された配線７５７と、接続点７５８に接続された配線７５９と、これら２個の配線７５７、７５９が２個の入力端に接続された増幅器７６０を備える。増幅器７６０は、差動増幅器である。
差動読み出し回路５１２では、第３のビット線ＢＬ３に流れる電流Ｉｄａｔａが選択された磁気抵抗効果素子（３個の第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６のうちの１個）に記憶されたデータの値に応じた電流となり、接続点７５６における電圧Ｖｄａｔａが当該データの値に応じた電圧となり、接続点７５８における電圧Ｖｒｅｆが参照電流Ｉｒｅｆに応じた電圧となる。これにより、増幅器７６０の出力端７６１から当該データの値に応じた電圧が出力される。
また、参照部７７０は、所定の電圧に接続された抵抗部７７３と、抵抗部７７３と基準分岐点（２個の配線７４８、７４９の接続点）との間に接続されたＮＭＯＳ７７２を備える。
また、ＮＭＯＳ７７２のゲート（ｇ）には、ＯＲ回路７７１の出力端が接続されている。本例では、ＯＲ回路７７１の３個の入力端のそれぞれに、３個のワード線ＷＬ１〜ＷＬ３のそれぞれに印加される電圧が印加されている。
ＯＲ回路７７１は、３個のワード線ＷＬ１〜ＷＬ３のうちの少なくとも１個にハイ（Ｈｉｇｈ）の電圧が印加された場合に、ＮＭＯＳ７７２のゲート（ｇ）をハイ（Ｈｉｇｈ）にして、基準分岐点（２個の配線７４８、７４９の接続点）に参照電流Ｉｒｅｆが流されるようにする。一方、ＯＲ回路７７１は、３個のワード線ＷＬ１〜ＷＬ３のすべてについてロウ（Ｌｏｗ）の電圧が印加された場合には、ＮＭＯＳ７７２のゲート（ｇ）をロウ（Ｌｏｗ）にして、基準分岐点（２個の配線７４８、７４９の接続点）に参照電流Ｉｒｅｆが流されないようにする。
なお、ＯＲ回路７７１に印加される電圧としては、例えば、それぞれのワード線ＷＬ１〜ＷＬ３から分岐されてもよく、あるいは、ロウデコーダ１３１がそれぞれのワード線ＷＬ１〜ＷＬ３に印加する電圧と同じ電圧を印加してもよい。
また、ＮＭＯＳ７７２のゲート（ｇ）には、ＯＲ回路７７１の出力端が接続されている。本例では、ＯＲ回路７７１の３個の入力端のそれぞれに、３個のワード線ＷＬ１〜ＷＬ３のそれぞれに印加される電圧が印加されている。
ＯＲ回路７７１は、３個のワード線ＷＬ１〜ＷＬ３のうちの少なくとも１個にハイ（Ｈｉｇｈ）の電圧が印加された場合に、ＮＭＯＳ７７２のゲート（ｇ）をハイ（Ｈｉｇｈ）にして、基準分岐点（２個の配線７４８、７４９の接続点）に参照電流Ｉｒｅｆが流されるようにする。一方、ＯＲ回路７７１は、３個のワード線ＷＬ１〜ＷＬ３のすべてについてロウ（Ｌｏｗ）の電圧が印加された場合には、ＮＭＯＳ７７２のゲート（ｇ）をロウ（Ｌｏｗ）にして、基準分岐点（２個の配線７４８、７４９の接続点）に参照電流Ｉｒｅｆが流されないようにする。
なお、ＯＲ回路７７１に印加される電圧としては、例えば、それぞれのワード線ＷＬ１〜ＷＬ３から分岐されてもよく、あるいは、ロウデコーダ１３１がそれぞれのワード線ＷＬ１〜ＷＬ３に印加する電圧と同じ電圧を印加してもよい。
＜４個以上の単位磁気メモリを有する構成＞
ここで、４個以上の単位磁気メモリを備える構成を示す。
図１０は、本発明の実施形態に係る４個以上の単位磁気メモリを備える構成を示す図である。
図１０の例では、それぞれの単位磁気メモリごとに存在するスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）が直列に接続されたイメージを示してある。図１０の例では、ｎを７以上の奇数として、｛（ｎ＋１）／２｝個の単位磁気メモリが直列に備えられている。
ここで、４個以上の単位磁気メモリを備える構成を示す。
図１０は、本発明の実施形態に係る４個以上の単位磁気メモリを備える構成を示す図である。
図１０の例では、それぞれの単位磁気メモリごとに存在するスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）が直列に接続されたイメージを示してある。図１０の例では、ｎを７以上の奇数として、｛（ｎ＋１）／２｝個の単位磁気メモリが直列に備えられている。
＜両側独立型の磁気メモリにおける電圧信号＞
図１１は、本発明の実施形態に係る両側独立型の磁気メモリＭ２における各部の電圧の例を示す図である。
図１１では、４個の電圧発生回路１５１〜１５４のそれぞれから出力される電圧１２１１〜１２１４、第１のスイッチ回路ＳＷ１における互いに反転する電圧（ＰＢＬＳＷ１の電圧１２２１、ＮＢＬＳＷ１の電圧１２２２）、第２のスイッチ回路ＳＷ２における互いに反転する電圧（ＰＢＬＳＷ２の電圧１２３１、ＮＢＬＳＷ２の電圧１２３２）、第３のスイッチ回路ＳＷ３における互いに反転する電圧（ＰＢＬＳＷ３の電圧１２４１、ＮＢＬＳＷ３の電圧１２４２）、第４のスイッチ回路ＳＷ４における互いに反転する電圧（ＰＢＬＳＷ４の電圧１２５１、ＮＢＬＳＷ４の電圧１２５２）、第１のワード線ＷＬ１に印加される電圧１２６１、第２のワード線ＷＬ２および第３のワード線ＷＬ３に印加される電圧１２７１を示してある。
ここで、ＰＢＬＳＷ１〜ＰＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＰＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。また、ＮＢＬＳＷ１〜ＮＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＮＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。
これらのそれぞれについて、縦軸は電圧を表わしており、横軸は時間（時刻）を表わしている。
図１１は、本発明の実施形態に係る両側独立型の磁気メモリＭ２における各部の電圧の例を示す図である。
図１１では、４個の電圧発生回路１５１〜１５４のそれぞれから出力される電圧１２１１〜１２１４、第１のスイッチ回路ＳＷ１における互いに反転する電圧（ＰＢＬＳＷ１の電圧１２２１、ＮＢＬＳＷ１の電圧１２２２）、第２のスイッチ回路ＳＷ２における互いに反転する電圧（ＰＢＬＳＷ２の電圧１２３１、ＮＢＬＳＷ２の電圧１２３２）、第３のスイッチ回路ＳＷ３における互いに反転する電圧（ＰＢＬＳＷ３の電圧１２４１、ＮＢＬＳＷ３の電圧１２４２）、第４のスイッチ回路ＳＷ４における互いに反転する電圧（ＰＢＬＳＷ４の電圧１２５１、ＮＢＬＳＷ４の電圧１２５２）、第１のワード線ＷＬ１に印加される電圧１２６１、第２のワード線ＷＬ２および第３のワード線ＷＬ３に印加される電圧１２７１を示してある。
ここで、ＰＢＬＳＷ１〜ＰＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＰＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。また、ＮＢＬＳＷ１〜ＮＢＬＳＷ４は、それぞれのスイッチ回路ＳＷ１〜ＳＷ４におけるＮＭＯＳのゲート（ｇ）の端子に印加される電圧を表わしている。
これらのそれぞれについて、縦軸は電圧を表わしており、横軸は時間（時刻）を表わしている。
本例では、互いに反転する電圧は、高い方の一定電圧であるハイ（Ｈｉｇｈ）の電圧と、低い方の一定電圧であるロウ（Ｌｏｗ）の電圧である。
また、本例では、第３の電圧発生回路１５３により印加される電圧１２１３と、第４の電圧発生回路１５４により印加される電圧１２１４とは、同じであり、０［Ｖ］である。
また、本例では、第２のワード線ＷＬ２に印加される電圧と、第３のワード線ＷＬ３に印加される電圧とは、いずれも同じ電圧（電圧１２７１）である。
また、本例では、説明の便宜上から、時系列の順に並んだ時刻ｔ１〜ｔ６を示してある。
また、本例では、第３の電圧発生回路１５３により印加される電圧１２１３と、第４の電圧発生回路１５４により印加される電圧１２１４とは、同じであり、０［Ｖ］である。
また、本例では、第２のワード線ＷＬ２に印加される電圧と、第３のワード線ＷＬ３に印加される電圧とは、いずれも同じ電圧（電圧１２７１）である。
また、本例では、説明の便宜上から、時系列の順に並んだ時刻ｔ１〜ｔ６を示してある。
第１の電圧発生回路１５１の電圧１２１１と、第４の電圧発生回路１５４の電圧１２１４とは、差分を持つ。本例では、第１の電圧発生回路１５１の電圧１２１１の方が、第４の電圧発生回路１５４の電圧１２１４よりも大きい。
第２の電圧発生回路１５２の電圧１２１２と、第３の電圧発生回路１５３の電圧１２１３とは、差分を持つ。本例では、第２の電圧発生回路１５２の電圧１２１２の方が、第３の電圧発生回路１５３の電圧１２１３よりも大きい。
本例では、第１の電圧発生回路１５１の電圧１２１１と第４の電圧発生回路１５４の電圧１２１４との差分（絶対値）の方が、第２の電圧発生回路１５２の電圧１２１２と第３の電圧発生回路１５３の電圧１２１３との差分（絶対値）よりも大きい。
第２の電圧発生回路１５２の電圧１２１２と、第３の電圧発生回路１５３の電圧１２１３とは、差分を持つ。本例では、第２の電圧発生回路１５２の電圧１２１２の方が、第３の電圧発生回路１５３の電圧１２１３よりも大きい。
本例では、第１の電圧発生回路１５１の電圧１２１１と第４の電圧発生回路１５４の電圧１２１４との差分（絶対値）の方が、第２の電圧発生回路１５２の電圧１２１２と第３の電圧発生回路１５３の電圧１２１３との差分（絶対値）よりも大きい。
ここで、本実施形態では、それぞれのスイッチ回路ＳＷ１〜ＳＷ４の状態として、オン（ＯＮ）の状態は当該スイッチ回路ＳＷ１〜ＳＷ４の両端が接続された状態であるとし、オフ（ＯＦＦ）の状態は当該スイッチ回路ＳＷ１〜ＳＷ４の両端が開放された状態（接続されていない状態）であるとする。
また、本実施形態では、それぞれのワード線ＷＬ１〜ＷＬ３の電圧状態として、電圧がロウ（Ｌｏｗ）である状態は選択されていない状態であるとし、電圧がハイ（Ｈｉｇｈ）である状態は選択された状態であるとする。
また、本実施形態では、それぞれのワード線ＷＬ１〜ＷＬ３の電圧状態として、電圧がロウ（Ｌｏｗ）である状態は選択されていない状態であるとし、電圧がハイ（Ｈｉｇｈ）である状態は選択された状態であるとする。
第１のスイッチ回路ＳＷ１の状態は、時刻ｔ３まではオフであり、時刻ｔ３から時刻ｔ４にかけてオンに変化し、時刻ｔ６からオフに変化する。
第２のスイッチ回路ＳＷ２の状態は、時刻ｔ１まではオフであり、時刻ｔ１から時刻ｔ２にかけてオンに変化し、時刻ｔ４から時刻ｔ５にかけてオフに変化する。
第３のスイッチ回路ＳＷ３の状態は、オフの状態が維持されている。
第４のスイッチ回路ＳＷ４の状態は、オフの状態が維持されている。
第１のワード線ＷＬ１の電圧状態は、時刻ｔ４までロウ（Ｌｏｗ）の状態であり、時刻ｔ４から時刻ｔ５にかけてハイ（Ｈｉｇｈ）の状態に変化し、時刻ｔ６の手前から時刻ｔ６にかけてロウ（Ｌｏｗ）の状態に変化する。
第２のワード線ＷＬ２の電圧状態および第３のワード線ＷＬ３の電圧状態は、いずれも、ロウ（Ｌｏｗ）の状態が維持されている。
第２のスイッチ回路ＳＷ２の状態は、時刻ｔ１まではオフであり、時刻ｔ１から時刻ｔ２にかけてオンに変化し、時刻ｔ４から時刻ｔ５にかけてオフに変化する。
第３のスイッチ回路ＳＷ３の状態は、オフの状態が維持されている。
第４のスイッチ回路ＳＷ４の状態は、オフの状態が維持されている。
第１のワード線ＷＬ１の電圧状態は、時刻ｔ４までロウ（Ｌｏｗ）の状態であり、時刻ｔ４から時刻ｔ５にかけてハイ（Ｈｉｇｈ）の状態に変化し、時刻ｔ６の手前から時刻ｔ６にかけてロウ（Ｌｏｗ）の状態に変化する。
第２のワード線ＷＬ２の電圧状態および第３のワード線ＷＬ３の電圧状態は、いずれも、ロウ（Ｌｏｗ）の状態が維持されている。
図１１の例では、第１のワード線ＷＬ１に対応する第１の単位磁気メモリ１１において、第１のビット線ＢＬ１に対応する第１の磁気抵抗効果素子ＭＴＪ１がデータの書き換えのために選択されている。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が先に（つまり、時間的に早く）流され、その後、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が後に（つまり、時間的に遅く）流される。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が流される持続時間（時間の幅）よりも、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が流される持続時間（時間の幅）の方が長い。
また、本例では、ＳＯＴ電流を流すための印加電圧よりも、ＳＴＴ電流を流すための印加電圧の方が大きい。
また、本例では、スピン軌道トルク配線１１１の両端（第２のスイッチ回路ＳＷ２と第３のスイッチ回路ＳＷ３との間）に電圧が印加されることで、スピン軌道トルク配線１１１への漏れ電流の影響を低減することが図られている。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が先に（つまり、時間的に早く）流され、その後、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が後に（つまり、時間的に遅く）流される。
また、本例では、第２のスイッチ回路ＳＷ２および第３のスイッチ回路ＳＷ３により流されるＳＯＴ電流が流される持続時間（時間の幅）よりも、第１のスイッチ回路ＳＷ１および第４のスイッチ回路ＳＷ４により流されるＳＴＴ電流が流される持続時間（時間の幅）の方が長い。
また、本例では、ＳＯＴ電流を流すための印加電圧よりも、ＳＴＴ電流を流すための印加電圧の方が大きい。
また、本例では、スピン軌道トルク配線１１１の両端（第２のスイッチ回路ＳＷ２と第３のスイッチ回路ＳＷ３との間）に電圧が印加されることで、スピン軌道トルク配線１１１への漏れ電流の影響を低減することが図られている。
図１２は、本発明の実施形態に係る両側独立型の磁気メモリＭ２における書き込みの例を示す図である。
図１２の例では、第２の単位磁気メモリ１２の第１の磁気抵抗効果素子ＭＴＪ３に対して書き込みが行われる場合を示してある。この場合、スピン軌道トルク配線１１１にＳＯＴ電流２１１１が流され、第２の単位磁気メモリ１２の第１の磁気抵抗効果素子ＭＴＪ３の積層方向にＳＴＴ電流２１２１が流されることで、書き込みが行われる。
なお、本例では、第２の単位磁気メモリ１２の第２の磁気抵抗効果素子ＭＴＪ４の積層方向には電流が流れない。
図１２の例では、第２の単位磁気メモリ１２の第１の磁気抵抗効果素子ＭＴＪ３に対して書き込みが行われる場合を示してある。この場合、スピン軌道トルク配線１１１にＳＯＴ電流２１１１が流され、第２の単位磁気メモリ１２の第１の磁気抵抗効果素子ＭＴＪ３の積層方向にＳＴＴ電流２１２１が流されることで、書き込みが行われる。
なお、本例では、第２の単位磁気メモリ１２の第２の磁気抵抗効果素子ＭＴＪ４の積層方向には電流が流れない。
図９に示されるような両側独立型の磁気メモリＭ２では、それぞれの単位磁気メモリ１１〜１３において、片側の磁気抵抗効果素子により、０値または１値のデータを記憶することができる。
また、図９に示されるような両側独立型の磁気メモリＭ２では、それぞれの単位磁気メモリ１１〜１３において、両側の磁気抵抗効果素子により、例えば、００、０１、１０、１１といった４つの値のうちのいずれかのデータを記憶することができる。
また、図９に示されるような両側独立型の磁気メモリＭ２では、それぞれの単位磁気メモリ１１〜１３において、両側の磁気抵抗効果素子により、例えば、００、０１、１０、１１といった４つの値のうちのいずれかのデータを記憶することができる。
また、図９に示されるような両側独立型の磁気メモリＭ２では、それぞれの単位磁気メモリ１１〜１３におけるそれぞれの磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ６について、書き込まれたデータの値を、第１のビット線ＢＬ１あるいは第３のビット線ＢＬ３のうちの一方を経由して、読み出しを行うことが可能である。
図９に示されるような両側独立型の磁気メモリＭ２では、図５に示されるような相補型の磁気メモリＭ１と比べて、例えば、片側データの書き込みおよび読み出しとすることで、高密度化が要求される用途に対応することができる。
［回路の特性の例］
図１３は、本発明の実施形態に係るスピン軌道トルク配線３０１１と磁気抵抗効果素子ＭＴＪの特性の例を示す図である。
なお、図１３の例では、スピン軌道トルク配線３０１１に対する第１の磁気抵抗効果素子ＭＴＪを示して説明するが、第２の磁気抵抗効果素子についても同様である。
１個の単位磁気メモリに対応する部分に関して、スピン軌道トルク配線３０１１の抵抗値を、例えば、５００［Ω］以下とする。また、磁気抵抗効果素子ＭＴＪの抵抗値を、例えば、５［ｋΩ］〜２０［ｋΩ］程度とする。また、磁気抵抗効果素子ＭＴＪの積層方向に対して垂直な面に関する直径を、例えば、３０［ｎｍ］〜４０［ｎｍ］とする。
ここで、磁気抵抗効果素子ＭＴＪの抵抗値に関し、Ｒｐ（磁化平行のときの抵抗値）は５［ｋΩ］〜１０［ｋΩ］程度であり、Ｒａｐ（磁化反平行のときの抵抗値）は１０［ｋΩ］〜２０［ｋΩ］程度である。
なお、これらの値は一例であり、これらの値に限定されない。
図１３は、本発明の実施形態に係るスピン軌道トルク配線３０１１と磁気抵抗効果素子ＭＴＪの特性の例を示す図である。
なお、図１３の例では、スピン軌道トルク配線３０１１に対する第１の磁気抵抗効果素子ＭＴＪを示して説明するが、第２の磁気抵抗効果素子についても同様である。
１個の単位磁気メモリに対応する部分に関して、スピン軌道トルク配線３０１１の抵抗値を、例えば、５００［Ω］以下とする。また、磁気抵抗効果素子ＭＴＪの抵抗値を、例えば、５［ｋΩ］〜２０［ｋΩ］程度とする。また、磁気抵抗効果素子ＭＴＪの積層方向に対して垂直な面に関する直径を、例えば、３０［ｎｍ］〜４０［ｎｍ］とする。
ここで、磁気抵抗効果素子ＭＴＪの抵抗値に関し、Ｒｐ（磁化平行のときの抵抗値）は５［ｋΩ］〜１０［ｋΩ］程度であり、Ｒａｐ（磁化反平行のときの抵抗値）は１０［ｋΩ］〜２０［ｋΩ］程度である。
なお、これらの値は一例であり、これらの値に限定されない。
図１４は、本発明の実施形態に係るスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）と磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ（ｎ）の特性の例を示す図である。
なお、図１４の例では、単位磁気メモリごとに、スピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）に対する第１の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ（ｎ）を示して説明するが、第２の磁気抵抗効果素子についても同様である。
また、図１４の例では、説明の便宜上、図１０に示されるようなスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）のイメージを示してあり、図１０に示される構成部と同じ符号を付してある。
なお、図１４の例では、単位磁気メモリごとに、スピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）に対する第１の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ（ｎ）を示して説明するが、第２の磁気抵抗効果素子についても同様である。
また、図１４の例では、説明の便宜上、図１０に示されるようなスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）のイメージを示してあり、図１０に示される構成部と同じ符号を付してある。
図１４の例では、それぞれのスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の抵抗値を２００［Ω］としてある。また、本例では、それぞれの第１の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ（ｎ）の抵抗値を１５［ｋΩ］としてある。また、本例では、ｎ＝３１の場合を一例として説明する。
まず、ＳＴＴ電流として１５０［μＡ］の電流を使用する場合、それぞれの第１の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ（ｎ）に印加される電圧は２．２５［Ｖ］（＝１５［ｋΩ］×１５０［μＡ］）となる。
また、ＳＯＴ電流として１００［μＡ］の電流を使用する場合、１６個のスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の全体の抵抗値は３．２［ｋΩ］（＝２００［Ω］×１６）となる。また、１６個のスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の全体に印加される電圧は０．３２［Ｖ］（＝３．２［ｋΩ］×１００［μＡ］）となる。
まず、ＳＴＴ電流として１５０［μＡ］の電流を使用する場合、それぞれの第１の磁気抵抗効果素子ＭＴＪ１〜ＭＴＪ（ｎ）に印加される電圧は２．２５［Ｖ］（＝１５［ｋΩ］×１５０［μＡ］）となる。
また、ＳＯＴ電流として１００［μＡ］の電流を使用する場合、１６個のスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の全体の抵抗値は３．２［ｋΩ］（＝２００［Ω］×１６）となる。また、１６個のスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の全体に印加される電圧は０．３２［Ｖ］（＝３．２［ｋΩ］×１００［μＡ］）となる。
なお、それぞれのスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の抵抗値として４００［Ω］が用いられる場合には、１６個のスピン軌道トルク配線Ａ１〜Ａ（（ｎ＋１）／２）の全体に印加される電圧は０．６４［Ｖ］となる。
図１５は、本発明の実施形態に係る電圧発生回路の電圧の特性の例を示す図である。
図１５に示されるグラフにおいて、縦軸は電圧を表わしており、横軸は時間（時刻）を表わしている。なお、図１５の例では、縦軸の電圧は任意のスケール値であり、横軸の時間（時刻）は任意のスケール値である。
図１５の例では、タイミングダイアグラムとして、第１の電圧発生回路１５１により発生させられる電圧４０１１と、第２の電圧発生回路１５２により発生させられる電圧４０１２と、第３の電圧発生回路１５３により発生させられる電圧４０１３と、第４の電圧発生回路１５４により発生させられる電圧４０１４を示してある。
図１５に示されるグラフにおいて、縦軸は電圧を表わしており、横軸は時間（時刻）を表わしている。なお、図１５の例では、縦軸の電圧は任意のスケール値であり、横軸の時間（時刻）は任意のスケール値である。
図１５の例では、タイミングダイアグラムとして、第１の電圧発生回路１５１により発生させられる電圧４０１１と、第２の電圧発生回路１５２により発生させられる電圧４０１２と、第３の電圧発生回路１５３により発生させられる電圧４０１３と、第４の電圧発生回路１５４により発生させられる電圧４０１４を示してある。
４個の電圧発生回路（第１の電圧発生回路１５１、第２の電圧発生回路１５２、第３の電圧発生回路１５３、第４の電圧発生回路１５４）の電圧は、初期には、同じであり、電圧Ｃ１である。その後、それぞれの電圧発生回路１５１〜１５４の電圧は、変化していき、所定の電圧付近で一定（または、ほぼ一定）となる。
具体的には、第１の電圧発生回路１５１の電圧４０１１は電圧Ｃ３付近で一定となり、第２の電圧発生回路１５２の電圧４０１２は電圧Ｃ２付近で一定となり、第３の電圧発生回路１５３の電圧４０１３は電圧Ｃ４付近で一定となり、第４の電圧発生回路１５４の電圧４０１４は電圧Ｃ５付近で一定となる。
ここで、一例として、電圧Ｃ１＝０［Ｖ］、電圧Ｃ２＝＋０．２５［Ｖ］、電圧Ｃ３＝＋２．２５［Ｖ］、電圧Ｃ４＝−０．２５［Ｖ］、電圧Ｃ５＝−２．２５［Ｖ］である。
他の例として、電圧Ｃ２＝＋０．４［Ｖ］程度および電圧Ｃ４＝−０．４［Ｖ］程度とされてもよい。
具体的には、第１の電圧発生回路１５１の電圧４０１１は電圧Ｃ３付近で一定となり、第２の電圧発生回路１５２の電圧４０１２は電圧Ｃ２付近で一定となり、第３の電圧発生回路１５３の電圧４０１３は電圧Ｃ４付近で一定となり、第４の電圧発生回路１５４の電圧４０１４は電圧Ｃ５付近で一定となる。
ここで、一例として、電圧Ｃ１＝０［Ｖ］、電圧Ｃ２＝＋０．２５［Ｖ］、電圧Ｃ３＝＋２．２５［Ｖ］、電圧Ｃ４＝−０．２５［Ｖ］、電圧Ｃ５＝−２．２５［Ｖ］である。
他の例として、電圧Ｃ２＝＋０．４［Ｖ］程度および電圧Ｃ４＝−０．４［Ｖ］程度とされてもよい。
［ＳＯＴ電流とＳＴＴ電流の印加のタイミング］
図１６〜図１８を参照して、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２を例として、ＳＯＴ電流（「ＳＯＴ反転電流」と呼ばれてもよい。）とＳＴＴ電流（「ＳＴＴ反転電流」と呼ばれてもよい。）の印加のタイミングについて説明する。
ＳＴＴ電流とＳＯＴ電流を磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に印加するタイミングについて説明する。当該タイミングは、例えば、制御部（図示を省略）により制御される。
図１６〜図１８を参照して、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２を例として、ＳＯＴ電流（「ＳＯＴ反転電流」と呼ばれてもよい。）とＳＴＴ電流（「ＳＴＴ反転電流」と呼ばれてもよい。）の印加のタイミングについて説明する。
ＳＴＴ電流とＳＯＴ電流を磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に印加するタイミングについて説明する。当該タイミングは、例えば、制御部（図示を省略）により制御される。
図１６は、本発明の実施形態に係るＳＴＴ電流とＳＯＴ電流の印加のタイミングの例を示す図である。
図１６には、ＳＴＴ電流ＳＴＴ（Ｉ１）の出力波形の例と、ＳＯＴ電流ＳＯＴ（Ｉ２）の出力波形の例を示してある。図１６に示されるグラフにおいて、横軸は時間（時刻）を表し、時刻ｔ２１〜ｔ２４を示してある。
本例では、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が開始された時刻を時刻ｔ２１とし、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められた時刻を時刻ｔ２２とし、ＳＴＴ電流ＳＴＴ（Ｉ１）の印加が開始された時間を時間ｔ２３とし、ＳＴＴ電流ＳＴＴ（Ｉ１）の印加が止められた時刻を時刻ｔ２４としている。
図１６には、ＳＴＴ電流ＳＴＴ（Ｉ１）の出力波形の例と、ＳＯＴ電流ＳＯＴ（Ｉ２）の出力波形の例を示してある。図１６に示されるグラフにおいて、横軸は時間（時刻）を表し、時刻ｔ２１〜ｔ２４を示してある。
本例では、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が開始された時刻を時刻ｔ２１とし、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められた時刻を時刻ｔ２２とし、ＳＴＴ電流ＳＴＴ（Ｉ１）の印加が開始された時間を時間ｔ２３とし、ＳＴＴ電流ＳＴＴ（Ｉ１）の印加が止められた時刻を時刻ｔ２４としている。
本実施形態において制御部は、ＳＯＴ電流ＳＯＴ（Ｉ２）と同時のタイミング、または、ＳＯＴ電流ＳＯＴ（Ｉ２）より後のタイミングで、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対してＳＴＴ電流ＳＴＴ（Ｉ１）を印加する。すなわち、時刻ｔ２３は、時刻ｔ２１と同時または時間ｔ２１より後である。
このようなタイミングでＳＯＴ電流ＳＯＴ（Ｉ２）およびＳＴＴ電流ＳＴＴ（Ｉ１）を印加すると、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の磁化反転に要する時間を短くすることができ、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み速度が速くなる。
このようなタイミングでＳＯＴ電流ＳＯＴ（Ｉ２）およびＳＴＴ電流ＳＴＴ（Ｉ１）を印加すると、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の磁化反転に要する時間を短くすることができ、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み速度が速くなる。
この理由について説明する。
非特許文献２にも記載されているように、ＳＯＴ効果による磁化反転のメカニズムと、ＳＴＴ効果による磁化反転のメカニズムとは異なっており、磁化反転に至るまでの挙動が異なると考えられる。
非特許文献２にも記載されているように、ＳＯＴ効果による磁化反転のメカニズムと、ＳＴＴ効果による磁化反転のメカニズムとは異なっており、磁化反転に至るまでの挙動が異なると考えられる。
図１７は、本発明の実施形態に係るＳＴＴ効果による磁化反転とＳＯＴ効果による磁化反転の挙動を模式的に示す図である。
図１７に示されるグラフにおいて、縦軸は自由層５１、７１の磁化の向きを表わしており、横軸は時間（時刻）を表わしている。縦軸において、「０」と「１」とでは磁化の向きが反転している。
図１７には、ＳＴＴ電流ＳＴＴ（Ｉ１）と、ＳＯＴ電流ＳＯＴ（Ｉ２）を示してある。
図１７に示されるグラフにおいて、縦軸は自由層５１、７１の磁化の向きを表わしており、横軸は時間（時刻）を表わしている。縦軸において、「０」と「１」とでは磁化の向きが反転している。
図１７には、ＳＴＴ電流ＳＴＴ（Ｉ１）と、ＳＯＴ電流ＳＯＴ（Ｉ２）を示してある。
ＳＴＴ効果は自由層５１、７１の磁化の歳差運動を促し、磁化反転に寄与する。そのため、熱や外部磁場等の揺らぎにより磁化の歳差運動のきっかけが加わらないと、ＳＴＴ電流ＳＴＴ（Ｉ１）を印加しても磁化反転は生じにくい。また、歳差運動によるエネルギーが充分大きくなるまで、自由層５１、７１内の磁化は磁化反転しない。そのため、図１７に示すように、ＳＴＴ電流ＳＴＴ（Ｉ１）を印加してからＳＴＴ効果が磁化反転に影響を及ぼすまでには時差がある。
これに対し、ＳＯＴ効果は自由層５１、７１の磁化を９０°回転させる力を与え、過剰に回転した磁化が安定配置になる際に磁化反転が生じる。非特許文献２の図１ａおよび図１ｃにも示されるように、磁化としては、磁化反転の開始時において磁化の歳差運動を経ずに、磁化反転が生じている。すなわち、ＳＯＴ効果を用いる場合には、磁化の歳差運動を経る必要が無く、図１７に示されるように、ＳＯＴ電流ＳＯＴ（Ｉ２）を印加してからＳＯＴ効果が磁化反転に影響を及ぼすまでに必要な時差が少ない。
ＳＴＴ効果は磁化の歳差運動によるエネルギーの蓄積過程を経るため、磁化反転が生じるまでに時間を要するが、充分なエネルギーを与えることで磁化反転の安定性が高まる。一方、ＳＯＴ効果は磁化に９０°回転させる力を与えた後の自然緩和を利用するため、磁化反転の安定性はＳＴＴ効果を用いた場合より劣るが、磁化反転が生じるまでの時間はＳＴＴ効果を用いた場合より短縮することができる。なお、磁化反転の安定性とは、磁化反転の確率が高まることを意味し、複数の磁化のうち磁化反転した磁化の比率が高まることを意味する。
したがって、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対して、ＳＯＴ電流ＳＯＴ（Ｉ２）より後のタイミング（時刻ｔ２１の後における時刻ｔ２３）にＳＴＴ電流ＳＴＴ（Ｉ１）を印加することで、ＳＯＴ効果を利用した後にＳＴＴ効果を利用することができ、磁化反転に要する時間を低減することができるとともに、磁化反転の安定性を高めることができる。
なお、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対して、ＳＯＴ電流ＳＯＴ（Ｉ２）とＳＴＴ電流ＳＴＴ（Ｉ１）とを同時に印加する場合（時刻ｔ２１＝時刻ｔ２３である場合）には、ＳＯＴ効果により磁化の歳差運動のきっかけを与えることができ、磁化反転に要する時間を低減することができる。
ここで、自由層５１、７１の磁化の向きと、スピン軌道トルク配線３１から自由層７１に供給されるスピンの向きと、が平行または反平行である場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）とＳＴＴ電流ＳＴＴ（Ｉ１）とは同時に印加することが好ましい。
自由層５１、７１の磁化の向きと、自由層５１、７１に供給されるスピンの向きと、が平行または反平行である場合には、自由層５１、７１の磁化と供給されるスピンとの間の相対角がゼロになるため、自由層５１、７１の磁化にトルクを与えにくい。そのため、磁化反転を起こすためには、磁化と供給されるスピンとの間における相対角の揺らぎを利用して、磁化の歳差運動を生み出す必要がある（例えば、非特許文献２の図１ｂ参照。）。
ここで、自由層５１、７１の磁化の向きと、スピン軌道トルク配線３１から自由層７１に供給されるスピンの向きと、が平行または反平行である場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）とＳＴＴ電流ＳＴＴ（Ｉ１）とは同時に印加することが好ましい。
自由層５１、７１の磁化の向きと、自由層５１、７１に供給されるスピンの向きと、が平行または反平行である場合には、自由層５１、７１の磁化と供給されるスピンとの間の相対角がゼロになるため、自由層５１、７１の磁化にトルクを与えにくい。そのため、磁化反転を起こすためには、磁化と供給されるスピンとの間における相対角の揺らぎを利用して、磁化の歳差運動を生み出す必要がある（例えば、非特許文献２の図１ｂ参照。）。
ＳＯＴ電流ＳＯＴ（Ｉ２）とＳＴＴ電流ＳＴＴ（Ｉ１）とを同時に印加する場合、ＳＯＴ効果により磁化にトルクを与えるきっかけを与え、そのきっかけが失われる前にＳＴＴ効果を重畳することができる。すなわち、磁化反転を生じさせる際の初期の段階からＳＴＴ効果の寄与を高め、磁化の歳差運動を促進することができる。
これに対し、自由層５１、７１の磁化の向きと、スピン軌道トルク配線３１から自由層５１、７１に供給されるスピンの向きと、が交差する場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）を印加した後に、ＳＴＴ電流ＳＴＴ（Ｉ１）を印加することが好ましい。
これに対し、自由層５１、７１の磁化の向きと、スピン軌道トルク配線３１から自由層５１、７１に供給されるスピンの向きと、が交差する場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）を印加した後に、ＳＴＴ電流ＳＴＴ（Ｉ１）を印加することが好ましい。
自由層５１、７１の磁化の向きと自由層５１、７１に供給されるスピンの向きとが交差する場合には、これらが平行または反平行である場合と比較して、磁化にトルクを与えやすい。そのため、電流を印加した直後から磁化に磁化反転を生み出すためのトルクを与えることができる（例えば、非特許文献２の図１ａ、図１ｃ参照。）。図１７に示されるように、ＳＯＴ電流ＳＯＴ（Ｉ２）はＳＴＴ電流ＳＴＴ（Ｉ１）よりも早く磁化に影響を与えることができるため、磁化反転に対するＳＯＴ効果による寄与率を初期に高めることで、より早く磁化反転を促すことができる。
また、本実施形態において、制御部は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対するＳＴＴ電流ＳＴＴ（Ｉ１）の印加をＳＯＴ電流ＳＯＴ（Ｉ２）よりも後のタイミングで止める（時刻ｔ２４が時刻ｔ２２より後である）ことが好ましい。
ＳＯＴ効果は、磁化に９０°回転させる力を与えるが、磁化が９０°回転した付近で磁化に与えるトルクが弱くなる。そのため、ＳＯＴ電流ＳＯＴ（Ｉ２）のみを印加し続けても、不安定な向き（例えば、図１７における縦軸における１／２の近傍）を向く磁化は、熱等の影響を受け、本来想定している向きとは反対側の方向を向く場合がある。これに対し、ＳＴＴ電流ＳＴＴ（Ｉ１）を最後まで印加しておくと、磁化反転を生じさせるために十分なエネルギーを与えることができ、磁化反転をより確実に起こすことができる。
ＳＯＴ電流ＳＯＴ（Ｉ２）が印加されてから、ＳＯＴ電流ＳＯＴ（Ｉ２）およびＳＴＴ電流ＳＴＴ（Ｉ１）の印加が止められるまでの時間が充分に長い場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）とＳＴＴ電流ＳＴＴ（Ｉ１）の印加を止める順番は特に問わない。しかしながら、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の長寿命化、高速駆動化等の観点からは、印加される電流の時間は短い方が好ましい。例えば、ＳＯＴ電流ＳＯＴ（Ｉ２）が印加されてからＳＯＴ電流ＳＯＴ（Ｉ２）およびＳＴＴ電流ＳＴＴ（Ｉ１）の印加が止められるまでの時間が１０ｎｓｅｃ以下であることが好ましい。
上述のように、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対するＳＴＴ電流ＳＴＴ（Ｉ１）の印加がＳＯＴ電流ＳＯＴ（Ｉ２）よりも後に止められると、ＳＯＴ電流ＳＯＴ（Ｉ２）およびＳＴＴ電流ＳＴＴ（Ｉ１）の印加時間が短い場合においても、磁化反転をより確実に行うことができる。
また、制御部は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対してＳＴＴ電流ＳＴＴ（Ｉ１）を印加した後、または、その印加と同時に、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加を止める（時刻ｔ２２が時刻ｔ２３の後または同時である）ように制御することが好ましい。
また、制御部は、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対してＳＴＴ電流ＳＴＴ（Ｉ１）を印加した後、または、その印加と同時に、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加を止める（時刻ｔ２２が時刻ｔ２３の後または同時である）ように制御することが好ましい。
ＳＯＴ効果は、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められると同時に消失する訳ではない。すなわち、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められてから、ＳＯＴ効果が消失するまでには時差がある。
その理由の一つが、ＳＯＴ効果によって生じたスピン流には、有限の寿命があるからである。物質中で生成されたスピン流はスピン寿命の時間で半減する。一般的なＡｌ、Ｃｕ，Ａｇなどの金属である場合にはスピン寿命が１０［ｐｓ］〜１００［ｐｓ］程度であり、Ｓｉや有機物などの半導体である場合にはスピン寿命が１［ｎｓ］〜１［ｍｓ］程度であることが知られている。
もう一つの理由が、ＳＯＴ効果によって回転したスピンが安定の状態に落ち着くまでの時間である。例えば、ＳＯＴ効果によって磁化容易軸から９０度程度傾いたスピンが元の磁化容易軸の方向に戻るまで必要な時間は、一般的に１００［ｐｓ］〜１［ｎｓ］程度である。
その理由の一つが、ＳＯＴ効果によって生じたスピン流には、有限の寿命があるからである。物質中で生成されたスピン流はスピン寿命の時間で半減する。一般的なＡｌ、Ｃｕ，Ａｇなどの金属である場合にはスピン寿命が１０［ｐｓ］〜１００［ｐｓ］程度であり、Ｓｉや有機物などの半導体である場合にはスピン寿命が１［ｎｓ］〜１［ｍｓ］程度であることが知られている。
もう一つの理由が、ＳＯＴ効果によって回転したスピンが安定の状態に落ち着くまでの時間である。例えば、ＳＯＴ効果によって磁化容易軸から９０度程度傾いたスピンが元の磁化容易軸の方向に戻るまで必要な時間は、一般的に１００［ｐｓ］〜１［ｎｓ］程度である。
そのため、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加された後、または、その印加と同時に、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められると、磁化反転のための電流印加の過程でＳＯＴ効果とＳＴＴ効果が重畳して加わるタイミングが確実に生じる。
つまり、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められたタイミングから、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加されるタイミングまで少なくとも１００［ｐｓ］以内であれば、ＳＯＴ効果が確実に残る。ＳＯＴ効果が残る時間は、例えば、スピン軌道トルク配線３１の材料によって異なり得る。
例えば、スピン軌道トルク配線３１が金属である場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められたタイミングから、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加されるタイミングまでは、１００［ｐｓ］以内である。また、例えば、スピン軌道トルク配線３１が半導体である場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められたタイミングから、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加されるタイミングまでは、１［ｎｓ］以内である。
つまり、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められたタイミングから、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加されるタイミングまで少なくとも１００［ｐｓ］以内であれば、ＳＯＴ効果が確実に残る。ＳＯＴ効果が残る時間は、例えば、スピン軌道トルク配線３１の材料によって異なり得る。
例えば、スピン軌道トルク配線３１が金属である場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められたタイミングから、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加されるタイミングまでは、１００［ｐｓ］以内である。また、例えば、スピン軌道トルク配線３１が半導体である場合には、ＳＯＴ電流ＳＯＴ（Ｉ２）の印加が止められたタイミングから、ＳＴＴ電流ＳＴＴ（Ｉ１）が印加されるタイミングまでは、１［ｎｓ］以内である。
図１８は、本発明の実施形態に係るＳＴＴ電流ＳＴＴ（Ｉ１）とＳＯＴ電流ＳＯＴ（Ｉ２）の印加および遮断のタイミングの例を示す図である。
図１８に示されるように、印加されたＳＯＴ電流ＳＯＴ（Ｉ２）がゼロになるまでのテール時間Δｔ２は、印加されたＳＴＴ電流ＳＴＴ（Ｉ１）がゼロになるまでのテール時間Δｔ１より短いことが好ましい。
図１８に示されるように、印加されたＳＯＴ電流ＳＯＴ（Ｉ２）がゼロになるまでのテール時間Δｔ２は、印加されたＳＴＴ電流ＳＴＴ（Ｉ１）がゼロになるまでのテール時間Δｔ１より短いことが好ましい。
図１７に示されるように、ＳＯＴ電流ＳＯＴ（Ｉ２）は、磁化に９０°回転させる力を与える。つまり、ＳＯＴ電流ＳＯＴ（Ｉ２）が印加され続けるということは、９０°回転した状態を保つ力を磁化に加え続けているともいえる。一方、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２は、磁化を反転させることを目的としている。そのため、テール時間Δｔ２を短くし、９０°回転した状態を保とうとする力を素早く取り除くことが好ましい。
これに対し、図１７に示されるように、ＳＴＴ電流ＳＴＴ（Ｉ１）は磁化を反転させる力を及ぼす。そのため、テール時間Δｔ１を長くすることで、熱等の外因の影響を受けて、磁化が確率的に想定と異なる方向に配向することを抑制することができる。
これに対し、図１７に示されるように、ＳＴＴ電流ＳＴＴ（Ｉ１）は磁化を反転させる力を及ぼす。そのため、テール時間Δｔ１を長くすることで、熱等の外因の影響を受けて、磁化が確率的に想定と異なる方向に配向することを抑制することができる。
上述のように、制御部により磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に印加するＳＴＴ電流ＳＴＴ（Ｉ１）とＳＯＴ電流ＳＯＴ（Ｉ２）の印加のタイミングを制御することで、自由層５１、７１の磁化反転に必要な時間を短縮することができ、磁化反転を起こす確率を高めて、磁化反転の安定性を高めることができる。すなわち、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の書き込み速度を高めることができる。
また、本実施形態に係る磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２では、ＳＴＴおよびＳＯＴの寄与率を、それぞれの電源から供給される電流量により自由に制御することが可能である。そのため、本実施形態に係る磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２では、デバイスに要求される性能に応じて、ＳＴＴとＳＯＴの寄与率を自由に制御することができ、より汎用性の高い磁気抵抗効果素子として機能することができる。
また、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の積層方向に流れる電流量と、当該積層方向に直交する方向に流れる電流量をそれぞれの電源によって制御することで、ＳＯＴとＳＴＴが磁化反転に対して寄与する寄与率を自由に制御することが可能である。
例えば、デバイスに大電流を流すことができない場合には、磁化反転に対するエネルギー効率が高いＳＴＴが主となるように制御することができる。すなわち、ＳＴＴのための電源から流れる電流量を増やし、ＳＯＴのための電源から流れる電流量を少なくすることができる。
例えば、薄いデバイスを作製する必要があり、非磁性層５２、７２の厚みを薄くする場合には、非磁性層５２、７２に流れる電流を少なくことが求められる。この場合、ＳＴＴのための電源から流れる電流量を少なくし、ＳＯＴのための電源から流れる電流量を多くし、ＳＯＴの寄与率を高めることができる。
例えば、デバイスに大電流を流すことができない場合には、磁化反転に対するエネルギー効率が高いＳＴＴが主となるように制御することができる。すなわち、ＳＴＴのための電源から流れる電流量を増やし、ＳＯＴのための電源から流れる電流量を少なくすることができる。
例えば、薄いデバイスを作製する必要があり、非磁性層５２、７２の厚みを薄くする場合には、非磁性層５２、７２に流れる電流を少なくことが求められる。この場合、ＳＴＴのための電源から流れる電流量を少なくし、ＳＯＴのための電源から流れる電流量を多くし、ＳＯＴの寄与率を高めることができる。
＜磁化反転手法＞
本実施形態に係る磁化反転手法は、上述の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２において、例えば、スピン軌道トルク配線３１に流れる電流密度が１×１０７Ａ／ｃｍ２未満とするものである。
スピン軌道トルク配線３１に流す電流の電流密度が大きすぎると、スピン軌道トルク配線３１に流れる電流によって熱が生じる。熱が自由層５１、７１に加わると、自由層５１、７１の磁化の安定性が失われ、想定外の磁化反転等が生じる場合がある。このような想定外の磁化反転が生じると、記録された情報（書き込まれたデータの値）が書き換わる可能性が生じる。すなわち、想定外の磁化反転を避けるためには、スピン軌道トルク配線３１に流される電流の電流密度が大きくなりすぎないようにすることが好ましい。例えば、スピン軌道トルク配線３１に流される電流の電流密度は１×１０７Ａ／ｃｍ２未満にすることで、少なくとも発生する熱により磁化反転が生じることを避けることが可能であると考えられる。
本実施形態に係る磁化反転手法は、上述の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２において、例えば、スピン軌道トルク配線３１に流れる電流密度が１×１０７Ａ／ｃｍ２未満とするものである。
スピン軌道トルク配線３１に流す電流の電流密度が大きすぎると、スピン軌道トルク配線３１に流れる電流によって熱が生じる。熱が自由層５１、７１に加わると、自由層５１、７１の磁化の安定性が失われ、想定外の磁化反転等が生じる場合がある。このような想定外の磁化反転が生じると、記録された情報（書き込まれたデータの値）が書き換わる可能性が生じる。すなわち、想定外の磁化反転を避けるためには、スピン軌道トルク配線３１に流される電流の電流密度が大きくなりすぎないようにすることが好ましい。例えば、スピン軌道トルク配線３１に流される電流の電流密度は１×１０７Ａ／ｃｍ２未満にすることで、少なくとも発生する熱により磁化反転が生じることを避けることが可能であると考えられる。
［他の構成例（変形例）に係る単位磁気メモリ］
本実施形態に係る単位磁気メモリ１１〜１３は、それぞれ、他の構成を有してもよい。
図１９〜図２０を参照して、他の構成例（変形例）に係る単位磁気メモリの構成を示す。
本実施形態に係る単位磁気メモリ１１〜１３は、それぞれ、他の構成を有してもよい。
図１９〜図２０を参照して、他の構成例（変形例）に係る単位磁気メモリの構成を示す。
＜第１の変形例＞
図１９は、本発明の実施形態に係る他の例の単位セルの磁気メモリ（単位磁気メモリ）の構成を示す図である。
ここで、図１９には、単位磁気メモリに含まれるスピン軌道トルク配線５０１１および２個の磁気抵抗効果素子（第１の磁気抵抗効果素子５０３１、第２の磁気抵抗効果素子５０３２）の部分の構成を示してあり、他の部分については図１に示される構成と同様である。
第１の磁気抵抗効果素子５０３１は、自由層５０５１と、非磁性層５０５２と、固定層５０５３とを積層した構成を有する。図１９の例では、これらの層（自由層５０５１、非磁性層５０５２、固定層５０５３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
同様に、第２の磁気抵抗効果素子５０３２は、自由層５０７１と、非磁性層５０７２と、固定層５０７３とを積層した構成を有する。図１９の例では、これらの層（自由層５０７１、非磁性層５０７２、固定層５０７３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
図１９は、本発明の実施形態に係る他の例の単位セルの磁気メモリ（単位磁気メモリ）の構成を示す図である。
ここで、図１９には、単位磁気メモリに含まれるスピン軌道トルク配線５０１１および２個の磁気抵抗効果素子（第１の磁気抵抗効果素子５０３１、第２の磁気抵抗効果素子５０３２）の部分の構成を示してあり、他の部分については図１に示される構成と同様である。
第１の磁気抵抗効果素子５０３１は、自由層５０５１と、非磁性層５０５２と、固定層５０５３とを積層した構成を有する。図１９の例では、これらの層（自由層５０５１、非磁性層５０５２、固定層５０５３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
同様に、第２の磁気抵抗効果素子５０３２は、自由層５０７１と、非磁性層５０７２と、固定層５０７３とを積層した構成を有する。図１９の例では、これらの層（自由層５０７１、非磁性層５０７２、固定層５０７３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
図１９の例では、立方体の形状を有するスピン軌道トルク配線５０１１における互いに対向する２個の面のそれぞれに、第１の磁気抵抗効果素子５０３１の自由層５０５１の側面と、第２の磁気抵抗効果素子５０３２の自由層５０７１の側面が接（接合）している。
ここで、本例では、それぞれの自由層５０５１、５０７１の側面とは、自由層５０５１、５０７１と非磁性層５０５２、５０７２と固定層５０５３、５０７３の積層方向と平行な面のことを意味している。なお、「側面」の代わりに、他の呼称で呼ばれてもよい。
また、スピン軌道トルク配線５０１１における互いに対向する２個の面は、例えば、立方体が有する面のうちで、幅が小さい方の面であってもよく、あるいは、幅が大きい方の面であってもよい。
ここで、本例では、それぞれの自由層５０５１、５０７１の側面とは、自由層５０５１、５０７１と非磁性層５０５２、５０７２と固定層５０５３、５０７３の積層方向と平行な面のことを意味している。なお、「側面」の代わりに、他の呼称で呼ばれてもよい。
また、スピン軌道トルク配線５０１１における互いに対向する２個の面は、例えば、立方体が有する面のうちで、幅が小さい方の面であってもよく、あるいは、幅が大きい方の面であってもよい。
また、図１９の例では、それぞれの磁気抵抗効果素子（第１の磁気抵抗効果素子５０３１、第２の磁気抵抗効果素子５０３２）に関して、自由層５０５１、５０７１と非磁性層５０５２、５０７２と固定層５０５３、５０７３の積層方向がスピン軌道トルク配線５０１１の延伸方向（例えば、複数の単位磁気メモリが直列に接続され得る方向）に対して垂直となっている。また、第１の磁気抵抗効果素子５０３１と第２の磁気抵抗効果素子５０３２とで、自由層５０５１、５０７１から固定層５０５３、５０７３へ向かう積層方向が互いに逆（つまり、１８０°反転）になっている。
＜第２の変形例＞
図２０は、本発明の実施形態に係る他の例の単位セルの磁気メモリ（単位磁気メモリ）の構成を示す図である。
ここで、図２０には、単位磁気メモリに含まれるスピン軌道トルク配線６０１１および２個の磁気抵抗効果素子（第１の磁気抵抗効果素子６０３１、第２の磁気抵抗効果素子６０３２）の部分の構成を示してあり、他の部分については図１に示される構成と同様である。
第１の磁気抵抗効果素子６０３１は、自由層６０５１と、非磁性層６０５２と、固定層６０５３とを積層した構成を有する。図２０の例では、これらの層（自由層６０５１、非磁性層６０５２、固定層６０５３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
同様に、第２の磁気抵抗効果素子６０３２は、自由層６０７１と、非磁性層６０７２と、固定層６０７３とを積層した構成を有する。図２０の例では、これらの層（自由層６０７１、非磁性層６０７２、固定層６０７３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
図２０は、本発明の実施形態に係る他の例の単位セルの磁気メモリ（単位磁気メモリ）の構成を示す図である。
ここで、図２０には、単位磁気メモリに含まれるスピン軌道トルク配線６０１１および２個の磁気抵抗効果素子（第１の磁気抵抗効果素子６０３１、第２の磁気抵抗効果素子６０３２）の部分の構成を示してあり、他の部分については図１に示される構成と同様である。
第１の磁気抵抗効果素子６０３１は、自由層６０５１と、非磁性層６０５２と、固定層６０５３とを積層した構成を有する。図２０の例では、これらの層（自由層６０５１、非磁性層６０５２、固定層６０５３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
同様に、第２の磁気抵抗効果素子６０３２は、自由層６０７１と、非磁性層６０７２と、固定層６０７３とを積層した構成を有する。図２０の例では、これらの層（自由層６０７１、非磁性層６０７２、固定層６０７３）として、積層方向から見て方形の形状を有する層のイメージを示してある。なお、これらの層の形状としては、様々な形状が用いられてもよい。
図２０の例では、立方体の形状を有するスピン軌道トルク配線６０１１における互いに対向する２個の面のそれぞれに、第１の磁気抵抗効果素子６０３１の自由層６０５１の面と、第２の磁気抵抗効果素子６０３２の自由層６０７１の面が接（接合）している。ここで、これらの自由層６０５１、６０７１の面は、自由層６０５１、６０７１と非磁性層６０５２、６０７２と固定層６０５３、６０７３の積層方向に対して垂直な面（かつ、他の層とは接合されていない面）である。また、スピン軌道トルク配線６０１１における互いに対向する２個の面は、例えば、立方体が有する面のうちで幅が小さい方の面である。
また、図２０の例では、それぞれの磁気抵抗効果素子（第１の磁気抵抗効果素子６０３１、第２の磁気抵抗効果素子６０３２）に関して、自由層６０５１、６０７１と非磁性層６０５２、６０７２と固定層６０５３、６０７３の積層方向がスピン軌道トルク配線６０１１の延伸方向（例えば、複数の単位磁気メモリが直列に接続され得る方向）に対して垂直となっている。また、第１の磁気抵抗効果素子６０３１と第２の磁気抵抗効果素子６０３２とで、自由層６０５１、６０７１から固定層６０５３、６０７３へ向かう積層方向が互いに逆（つまり、１８０°反転）になっている。
［以上の実施形態のまとめ］
以上のように、本実施形態に係る単位磁気メモリ１１では、３本の並行するビット線ＢＬ１〜ＢＬ３の間に、１個の磁気抵抗効果素子と１個のトランジスタ（１個の磁気抵抗効果素子ＭＴＪ１と１個のトランジスタＴｒ１、または、１個の磁気抵抗効果素子ＭＴＪ２と１個のトランジスタＴｒ２）から構成される回路を上下に計２つ配置することで、相補データの書き込み、または、片側データの書き込みの両方を実現することを可能とした。
以上のように、本実施形態に係る単位磁気メモリ１１では、３本の並行するビット線ＢＬ１〜ＢＬ３の間に、１個の磁気抵抗効果素子と１個のトランジスタ（１個の磁気抵抗効果素子ＭＴＪ１と１個のトランジスタＴｒ１、または、１個の磁気抵抗効果素子ＭＴＪ２と１個のトランジスタＴｒ２）から構成される回路を上下に計２つ配置することで、相補データの書き込み、または、片側データの書き込みの両方を実現することを可能とした。
また、本実施形態に係る単位磁気メモリ１１では、重金属に縦方向の電流を流すという作用があるため、書き込みあるいは読み出しのときに、許容値（マージン）を広げ、漏れ電流を小さくすることができる。
例えば、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の直下よりＳＴＴ電流を取り出す作用は、マージンと漏れ電流に良好な効果を与える。さらに、本実施形態に係る単位磁気メモリ１１では、スピン軌道トルク配線３１（第２のビット線ＢＬ２）に対して上下（または、左右などでもよい。）のそれぞれに磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２とトランジスタＴｒ１、Ｔｒ２を配置することで、例えば、相補データの書き込みおよび読み出しを実現することができ、高速で高マージンのメモリを実現することができる。
このように、本実施形態に係る単位磁気メモリ１１では、漏れ電流、マージン、高速性のうちの１以上を改善することができる。
例えば、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の直下よりＳＴＴ電流を取り出す作用は、マージンと漏れ電流に良好な効果を与える。さらに、本実施形態に係る単位磁気メモリ１１では、スピン軌道トルク配線３１（第２のビット線ＢＬ２）に対して上下（または、左右などでもよい。）のそれぞれに磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２とトランジスタＴｒ１、Ｔｒ２を配置することで、例えば、相補データの書き込みおよび読み出しを実現することができ、高速で高マージンのメモリを実現することができる。
このように、本実施形態に係る単位磁気メモリ１１では、漏れ電流、マージン、高速性のうちの１以上を改善することができる。
＜効果の例＞
本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、スピン軌道トルクを誘起することにより、スピン軌道トルク（ＳＯＴ）とスピントランスファートルク（ＳＴＴ）との両方で磁化反転を起こすことが可能である。このような構成では、例えば、スピントランスファートルク（ＳＴＴ）のみで磁化反転を起こす場合と比較して、磁化反転の速度が向上し、さらに、書き込み電流を減らすことができ、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の長寿命化に貢献することも可能である。
ここで、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、スピン軌道トルク（ＳＯＴ）が誘起されて、スピン軌道トルク配線３１（第２のビット線ＢＬ２）の一面（例えば、上面等）と他の一面（例えば、下面等）にアップスピンとダウンスピンの偏極電子が現れる。
本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、スピン軌道トルクを誘起することにより、スピン軌道トルク（ＳＯＴ）とスピントランスファートルク（ＳＴＴ）との両方で磁化反転を起こすことが可能である。このような構成では、例えば、スピントランスファートルク（ＳＴＴ）のみで磁化反転を起こす場合と比較して、磁化反転の速度が向上し、さらに、書き込み電流を減らすことができ、磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２の長寿命化に貢献することも可能である。
ここで、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、スピン軌道トルク（ＳＯＴ）が誘起されて、スピン軌道トルク配線３１（第２のビット線ＢＬ２）の一面（例えば、上面等）と他の一面（例えば、下面等）にアップスピンとダウンスピンの偏極電子が現れる。
本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、スピン軌道トルク配線３１（第２のビット線ＢＬ２）の一面（例えば、上面等）の接続点（接続面）および他の一面（例えば、下面等）の接続点（接続面）とのずれの分だけ第２のビット線ＢＬ２の抵抗が余分に現れるが、これらの接続点（接続面）を近接させることでその抵抗を小さくすることができる。
本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、各々の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対して、スピントランスファートルク（ＳＴＴ）による書き込みの電流Ｉおよび電圧Ｖを少ないバラツキで与えることが可能である。
本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、各々の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２に対して、スピントランスファートルク（ＳＴＴ）による書き込みの電流Ｉおよび電圧Ｖを少ないバラツキで与えることが可能である。
本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、複数の電圧発生回路１５１〜１５４を有し、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２にスピン注入電流による相補的な書き込みが可能である。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、読み出しにおいて、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２が差動対を構成することで、差動センシングを実現することができる。
このように、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、差動対を用いることで、書き込みおよび読み出しの高速化、高感度化、高マージン化が可能である。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、読み出しにおいて、差動センシングのバラツキを少なくすることができ、読み取りマージンを向上させることができる。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、読み出しにおいて、２個の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ２が差動対を構成することで、差動センシングを実現することができる。
このように、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、差動対を用いることで、書き込みおよび読み出しの高速化、高感度化、高マージン化が可能である。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、読み出しにおいて、差動センシングのバラツキを少なくすることができ、読み取りマージンを向上させることができる。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、書き込みにおいて、第１の磁気抵抗効果素子ＭＴＪ１と第２の磁気抵抗効果素子ＭＴＪ２とに別々のデータを書き込むことが可能である。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、読み出しにおいて、第１の磁気抵抗効果素子ＭＴＪ１に記憶された情報または第２の磁気抵抗効果素子ＭＴＪ２に記憶された情報を別々に読み出すことが可能である。
このように、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、高い記録密度を実現することが可能である。
また、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、読み出しにおいて、第１の磁気抵抗効果素子ＭＴＪ１に記憶された情報または第２の磁気抵抗効果素子ＭＴＪ２に記憶された情報を別々に読み出すことが可能である。
このように、本実施形態に係る単位磁気メモリ１１および磁気メモリＭでは、高い記録密度を実現することが可能である。
＜構成例＞
一構成例として、磁気メモリＭは、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、ワード線ＷＬ１〜ＷＬ３と、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５と、第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６と、第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６と、を備える。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５と第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５との直列回路がある。第１の磁気抵抗効果素子ＭＴＪ１、Ｔｒ３、Ｔｒ５の自由層５１と第２のビット線ＢＬ２とが繋がっている（接続されている）。第１の磁気抵抗効果素子ＭＴＪ１、Ｔｒ３、Ｔｒ５の固定層５３と第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５のソース端子とが繋がっている。第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５のドレイン端子と第１のビット線ＢＬ１とが繋がっている。
第２のビット線ＢＬ１と第３のビット線ＢＬ３との間に、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６と第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６との直列回路がある。第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１と第２のビット線ＢＬ２とが繋がっている。第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の固定層７３と第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６のドレイン端子とが繋がっている。第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６のソース端子と第３のビット線ＢＬ３とが繋がっている。
ワード線ＷＬ１〜ＷＬ３と第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５のゲート端子および第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６のゲート端子とが繋がっている。
一構成例として、磁気メモリＭは、第１のビット線ＢＬ１と、第２のビット線ＢＬ２と、第３のビット線ＢＬ３と、ワード線ＷＬ１〜ＷＬ３と、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５と、第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６と、第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６と、を備える。
第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５と第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５との直列回路がある。第１の磁気抵抗効果素子ＭＴＪ１、Ｔｒ３、Ｔｒ５の自由層５１と第２のビット線ＢＬ２とが繋がっている（接続されている）。第１の磁気抵抗効果素子ＭＴＪ１、Ｔｒ３、Ｔｒ５の固定層５３と第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５のソース端子とが繋がっている。第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５のドレイン端子と第１のビット線ＢＬ１とが繋がっている。
第２のビット線ＢＬ１と第３のビット線ＢＬ３との間に、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６と第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６との直列回路がある。第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１と第２のビット線ＢＬ２とが繋がっている。第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の固定層７３と第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６のドレイン端子とが繋がっている。第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６のソース端子と第３のビット線ＢＬ３とが繋がっている。
ワード線ＷＬ１〜ＷＬ３と第１のトランジスタＴｒ１、Ｔｒ３、Ｔｒ５のゲート端子および第２のトランジスタＴｒ２、Ｔｒ４、Ｔｒ６のゲート端子とが繋がっている。
一構成例として、磁気メモリＭにおいて、第２のビット線ＢＬ２の両端に電圧差を印加し、スピン軌道トルク（ＳＯＴ）を誘起する。
一構成例として、磁気メモリＭにおいて、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の自由層５１と第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１のそれぞれが、第２のビット線ＢＬ２の互いに対向する第１の面（例えば、上面等）と第２の面（例えば、下面等）のそれぞれに導電接続（導電の状態で接続）されている。
一構成例として、磁気メモリＭにおいて、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の自由層５１が第２のビット線ＢＬ２の第１の面に導電接続された第１の接続点と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１が第２のビット線ＢＬ２の第２の面に導電接続された第２の接続点とにおいて、第１の面および第２の面に対して垂直な方向で見た場合に、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の自由層５１が第２のビット線ＢＬ２の第１の面に接触する面（例えば、接合面）と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１が第２のビット線ＢＬ２の第２の面に接触する面（例えば、接合面）とで、少なくとも一部が重なる。
一構成例として、磁気メモリＭにおいて、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の自由層５１と第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１のそれぞれが、第２のビット線ＢＬ２の互いに対向する第１の面（例えば、上面等）と第２の面（例えば、下面等）のそれぞれに導電接続（導電の状態で接続）されている。
一構成例として、磁気メモリＭにおいて、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の自由層５１が第２のビット線ＢＬ２の第１の面に導電接続された第１の接続点と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１が第２のビット線ＢＬ２の第２の面に導電接続された第２の接続点とにおいて、第１の面および第２の面に対して垂直な方向で見た場合に、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５の自由層５１が第２のビット線ＢＬ２の第１の面に接触する面（例えば、接合面）と、第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の自由層７１が第２のビット線ＢＬ２の第２の面に接触する面（例えば、接合面）とで、少なくとも一部が重なる。
一構成例として、磁気メモリＭにおいて、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、第３のスイッチ回路ＳＷ３と、第４のスイッチ回路ＳＷ４と、第１の電圧発生回路１５１と、第２の電圧発生回路１５２と、第３の電圧発生回路１５３と、第４の電圧発生回路１５４と、ロウデコーダ１３１を備える。
第１のスイッチ回路ＳＷ１の一端は第１のビット線ＢＬ１の一端に接続され、第１のスイッチ回路ＳＷ１の他端は第１の電圧発生回路１５１と接続されている。
第２のスイッチ回路ＳＷ２の一端は第２のビット線ＢＬ２の一端に接続され、第２のスイッチ回路ＳＷ２の他端は第２の電圧発生回路１５２と接続されている。
第３のスイッチ回路ＳＷ３の一端は第２のビット線ＢＬ２の他端に接続され、第３のスイッチ回路ＳＷ３の他端は第３の電圧発生回路１５３と接続されている。
第４のスイッチ回路ＳＷ４の一端は第３のビット線ＢＬ３の一端に接続され、第４のスイッチ回路ＳＷ４の他端は第４の電圧発生回路１５４と接続されている。
ロウデコーダ１３１は、ワード線ＷＬ１〜ＷＬ３の一端と接続されている。
第１のスイッチ回路ＳＷ１の一端は第１のビット線ＢＬ１の一端に接続され、第１のスイッチ回路ＳＷ１の他端は第１の電圧発生回路１５１と接続されている。
第２のスイッチ回路ＳＷ２の一端は第２のビット線ＢＬ２の一端に接続され、第２のスイッチ回路ＳＷ２の他端は第２の電圧発生回路１５２と接続されている。
第３のスイッチ回路ＳＷ３の一端は第２のビット線ＢＬ２の他端に接続され、第３のスイッチ回路ＳＷ３の他端は第３の電圧発生回路１５３と接続されている。
第４のスイッチ回路ＳＷ４の一端は第３のビット線ＢＬ３の一端に接続され、第４のスイッチ回路ＳＷ４の他端は第４の電圧発生回路１５４と接続されている。
ロウデコーダ１３１は、ワード線ＷＬ１〜ＷＬ３の一端と接続されている。
一構成例として、相補型の磁気メモリＭ１において、第２の電圧発生回路１５２と第３の電圧発生回路１５３との電位差が印加されることで、第２のビット線ＢＬ２にＳＯＴ電流が流される。また、ＳＯＴ電流の開始よりも後のタイミングで第１の電圧発生回路１５１と第４の電圧発生回路１５４との電位差が印加されて、ワード線（例えば、ワード線ＷＬ１〜ＷＬ３のいずれか）に所定の電圧が印加されることで、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５および第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の両方にＳＴＴ電流が流されて、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５および第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６に同一のデータが書き込まれる。
一構成例として、両側独立型の磁気メモリＭ２において、第２の電圧発生回路１５２と第３の電圧発生回路１５３との電位差が印加されることで、第２のビット線ＢＬ２にＳＯＴ電流が流される。また、ＳＯＴ電流の開始よりも後のタイミングで第１の電圧発生回路１５１と第４の電圧発生回路１５４との電位差が印加されて、ワード線（例えば、ワード線ＷＬ１〜ＷＬ３のいずれか）に所定の電圧が印加されることで、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５あるいは第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の一方にＳＴＴ電流が流されて、第１の磁気抵抗効果素子ＭＴＪ１、ＭＴＪ３、ＭＴＪ５あるいは第２の磁気抵抗効果素子ＭＴＪ２、ＭＴＪ４、ＭＴＪ６の当該一方にデータが書き込まれる。
以上に示した実施形態に係る各装置（例えば、制御部を構成する装置など）の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体（記憶媒体）に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、処理を行ってもよい。
なお、ここでいう「コンピュータシステム」とは、オペレーティング・システム（ＯＳ：Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）あるいは周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
さらに、「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークあるいは電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記のプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）あるいは電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記のプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、上記のプログラムは、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
なお、ここでいう「コンピュータシステム」とは、オペレーティング・システム（ＯＳ：Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）あるいは周辺機器等のハードウェアを含むものであってもよい。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
さらに、「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークあるいは電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。
また、上記のプログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）あるいは電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。
また、上記のプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、上記のプログラムは、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
１１〜１３…単位磁気メモリ、３１、１１１、４１１、３０１１、５０１１、６０１１、Ａ１〜Ａ（（ｎ＋１）／２）…スピン軌道トルク配線、５１、７１、５０５１、５０７１、６０５１、６０７１…自由層、５２、７２、５０５２、５０７２、６０５２、６０７２…非磁性層、５３、７３、５０５３、５０７３、６０５３、６０７３…固定層、１３１…ロウデコーダ、１５１〜１５４…電圧発生回路、２１１、５１１〜５１２…差動読み出し回路、３４１〜３４４、６４１〜６４４、６７２、７４１〜７４４、７７２…ＮＭＯＳ、３４６〜３４９、３５７、３５９、６４６〜６４９、６５７、６５９、７４６〜７４９、７５７、７５９…配線、３５１〜３５４、６５１〜６５４、７５１〜７５４…ＰＭＯＳ、３５６、３５８、６５６、６５８、７５６、７５８…接続点、３６０、６６０、７６０…増幅器、３６１、６６１、７６１…出力端、６７１、７７１…ＯＲ回路、６７０、７７０…参照部、６７３、７７３…抵抗部、１０１１〜１０１４、１０２１〜１０２２、１０３１〜１０３２、１０４１〜１０４２、１０５１〜１０５２、１０６１，１０７１、１２１１〜１２１４、１２２１〜１２２２、１２３１〜１２３２、１２４１〜１２４２、１２５１〜１２５２、１２６１，１２７１、４０１１〜４０１４、Ｃ１〜Ｃ５…電圧、２０１１、２１１１…ＳＯＴ電流、２０２１、２１２１…ＳＴＴ電流、５０３１〜５０３２、６０３１〜６０３２、ＭＴＪ、ＭＴＪ１〜ＭＴＪ（ｎ＋１）…磁気抵抗効果素子、Ｍ、Ｍ１〜Ｍ２…磁気メモリ、Ｔｒ１〜Ｔｒ（ｎ＋１）…トランジスタ、ＢＬ１〜ＢＬ３…ビット線、ＷＬ１〜ＷＬ３…ワード線、ＳＷ１〜ＳＷ４…スイッチ回路
Claims (6)
- 第１のビット線と、第２のビット線と、第３のビット線と、ワード線と、第１の磁気抵抗効果素子と、第１のトランジスタと、第２の磁気抵抗効果素子と、第２のトランジスタと、を備え、
前記第１のビット線と前記第２のビット線との間に前記第１の磁気抵抗効果素子と前記第１のトランジスタとの直列回路があり、
前記第１の磁気抵抗効果素子の自由層と前記第２のビット線とが繋がり、
前記第１の磁気抵抗効果素子の固定層と前記第１のトランジスタのソース端子とが繋がり、
前記第１のトランジスタのドレイン端子と前記第１のビット線とが繋がり、
前記第２のビット線と前記第３のビット線との間に前記第２の磁気抵抗効果素子と前記第２のトランジスタとの直列回路があり、
前記第２の磁気抵抗効果素子の自由層と前記第２のビット線とが繋がり、
前記第２の磁気抵抗効果素子の固定層と前記第２のトランジスタのドレイン端子とが繋がり、
前記第２のトランジスタのソース端子と前記第３のビット線とが繋がり、
前記ワード線と前記第１のトランジスタのゲート端子および前記第２のトランジスタのゲート端子とが繋がり、
第１のスイッチ回路と、第２のスイッチ回路と、第３のスイッチ回路と、第４のスイッチ回路と、第１の電圧発生回路と、第２の電圧発生回路と、第３の電圧発生回路と、第４の電圧発生回路と、ロウデコーダを備え、
前記第１のスイッチ回路の一端は前記第１のビット線の一端に接続され、前記第１のスイッチ回路の他端は前記第１の電圧発生回路と接続され、
前記第２のスイッチ回路の一端は前記第２のビット線の一端に接続され、前記第２のスイッチ回路の他端は前記第２の電圧発生回路と接続され、
前記第３のスイッチ回路の一端は前記第２のビット線の他端に接続され、前記第３のスイッチ回路の他端は前記第３の電圧発生回路と接続され、
前記第４のスイッチ回路の一端は前記第３のビット線の一端に接続され、前記第４のスイッチ回路の他端は前記第４の電圧発生回路と接続され、
前記ロウデコーダは、前記ワード線の一端と接続された、
ことを特徴とする磁気メモリ。 - 前記第２の電圧発生回路と前記第３の電圧発生回路との電位差が印加されることで前記第２のビット線にＳＯＴ電流が流され、前記ＳＯＴ電流の開始よりも後のタイミングで前記第１の電圧発生回路と前記第４の電圧発生回路との電位差が印加されて、前記ワード線に所定の電圧が印加されることで、前記第１の磁気抵抗効果素子および前記第２の磁気抵抗効果素子の両方にＳＴＴ電流が流されて、前記第１の磁気抵抗効果素子および前記第２の磁気抵抗効果素子に同一のデータが書き込まれる、
ことを特徴とする請求項１に記載の磁気メモリ。 - 前記第２の電圧発生回路と前記第３の電圧発生回路との電位差が印加されることで前記第２のビット線にＳＯＴ電流が流され、前記ＳＯＴ電流の開始よりも後のタイミングで前記第１の電圧発生回路と前記第４の電圧発生回路との電位差が印加されて、前記ワード線に所定の電圧が印加されることで、前記第１の磁気抵抗効果素子あるいは前記第２の磁気抵抗効果素子の一方にＳＴＴ電流が流されて、前記第１の磁気抵抗効果素子あるいは前記第２の磁気抵抗効果素子の前記一方にデータが書き込まれる、
ことを特徴とする請求項１に記載の磁気メモリ。 - 前記第２のビット線の両端に電圧差を印加し、スピン軌道トルクを誘起する、
ことを特徴とする請求項１から請求項３のいずれか１項に記載の磁気メモリ。 - 前記第１の磁気抵抗効果素子の前記自由層と前記第２の磁気抵抗効果素子の前記自由層のそれぞれが、前記第２のビット線の互いに対向する第１の面と第２の面のそれぞれに導電接続された、
ことを特徴とする請求項１から請求項４のうちのいずれか１項に記載の磁気メモリ。 - 前記第１の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第１の面に導電接続された第１の接続点と、前記第２の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第２の面に導電接続された第２の接続点とにおいて、前記第１の面および前記第２の面に対して垂直な方向で見た場合に、前記第１の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第１の面に接触する面と、前記第２の磁気抵抗効果素子の前記自由層が前記第２のビット線の前記第２の面に接触する面とで、少なくとも一部が重なる、
ことを特徴とする請求項５に記載の磁気メモリ。
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