JP6863789B2

JP6863789B2 - Switching regulator

Info

Publication number: JP6863789B2
Application number: JP2017057925A
Authority: JP
Inventors: 洋祐福本; 直史赤穂
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2017-03-23
Filing date: 2017-03-23
Publication date: 2021-04-21
Anticipated expiration: 2037-03-23
Also published as: JP2018161008A

Description

本発明は、マルチフェイズ型のスイッチングレギュレータに関する。 The present invention relates to a multi-phase type switching regulator.

近年、様々なアプリケーションの電源（例えばＰＣのＣＰＵ電源）として、マルチフェイズ型のスイッチングレギュレータが用いられている。 In recent years, a multi-phase type switching regulator has been used as a power source for various applications (for example, a CPU power source for a PC).

また、従来より、本願出願人は、非線形制御方式（例えば、ボトム検出型オン時間制御方式、または、ピーク検出型オフ時間制御方式）のスイッチングレギュレータについて、数多くの有用な技術を提案している（特許文献１など）。 Further, conventionally, the applicant of the present application has proposed a number of useful techniques for a switching regulator of a nonlinear control method (for example, a bottom detection type on-time control method or a peak detection type off-time control method) (for example, a peak detection type off-time control method). Patent Document 1 etc.).

特開２０１３−２４７６９４号公報Japanese Unexamined Patent Publication No. 2013-247649

しかしながら、非線形制御方式のスイッチングレギュレータは、電流帰還ループを持たないので、マルチフェイズ動作の実装に際して電流バランスを取ることが困難であった。 However, since the non-linear control type switching regulator does not have a current feedback loop, it is difficult to balance the current when implementing the multi-phase operation.

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、非線形制御方式で電流バランスの取れたマルチフェイズ動作が可能なスイッチングレギュレータを提供することを目的とする。 In view of the above problems found by the inventors of the present application, the invention disclosed in the present specification provides a switching regulator capable of current-balanced multi-phase operation by a non-linear control method. The purpose.

本明細書中に開示されているスイッチングレギュレータの制御装置は、非線形制御方式の出力帰還制御によってｎ相（ただしｎは２以上の整数）のスイッチ出力段を所定の位相差で駆動することにより入力電圧から所望の出力電圧を生成するスイッチングレギュレータの制御主体であって、各相のスイッチ出力段それぞれのオン／オフ制御に用いられる各相の制御信号のパルス幅をそれぞれ設定するｎ相のパルス幅設定部を有し、各相のパルス幅設定部は、それぞれ、自相以外のスイッチ出力段に流れる電流の大きさを反映して自相のパルス幅を設定する構成（第１の構成）とされている。 The control device of the switching regulator disclosed in the present specification inputs by driving an n-phase (where n is an integer of 2 or more) switch output stage with a predetermined phase difference by output feedback control of a non-linear control method. The n-phase pulse width, which is the control body of the switching regulator that generates the desired output voltage from the voltage, and sets the pulse width of the control signal of each phase used for the on / off control of each switch output stage of each phase. It has a setting unit, and the pulse width setting unit of each phase has a configuration (first configuration) in which the pulse width of the own phase is set by reflecting the magnitude of the current flowing in the switch output stages other than the own phase. Has been done.

なお、第１の構成から成る制御装置において、各相のパルス幅設定部は、それぞれ、自相以外のスイッチ出力段に現れるスイッチ電圧を反映して自相のパルス幅を設定する構成（第２の構成）にするとよい。 In the control device having the first configuration, the pulse width setting unit of each phase sets the pulse width of the own phase by reflecting the switch voltage appearing in the switch output stage other than the own phase (second). (Structure of).

また、第２の構成から成る制御装置において、各相のパルス幅設定部は、それぞれ、所定の基準電圧を生成する基準電圧生成部と、自相以外のスイッチ電圧に応じて始点値が変動するスロープ電圧を生成するスロープ電圧生成部と、前記基準電圧と前記スロープ電圧とを比較するコンパレータと、を含む構成（第３の構成）にするとよい。 Further, in the control device having the second configuration, the pulse width setting unit of each phase has a reference voltage generation unit that generates a predetermined reference voltage, and the start point value fluctuates according to the switch voltage other than the own phase. It is preferable to have a configuration (third configuration) including a slope voltage generating unit that generates a slope voltage and a comparator that compares the reference voltage and the slope voltage.

また、第３の構成から成る制御装置において、前記スロープ電圧生成部は、その充放電により前記スロープ電圧を生成するキャパシタと、充電電流を用いて前記キャパシタを充電する充電部と、自相以外のスイッチ電圧を用いて前記キャパシタを放電する第１放電部と、を含む構成（第４の構成）にするとよい。 Further, in the control device having the third configuration, the slope voltage generating unit includes a capacitor that generates the slope voltage by its charge and discharge, a charging unit that charges the capacitor using a charging current, and a charging unit other than its own phase. It is preferable to have a configuration (fourth configuration) including a first discharge unit that discharges the capacitor using a switch voltage.

また、第４の構成から成る制御装置において、前記第１放電部は、軽負荷時に自相以外のスイッチ電圧をマスクする構成（第５の構成）にするとよい。 Further, in the control device having the fourth configuration, the first discharge unit may have a configuration (fifth configuration) that masks switch voltages other than its own phase when the load is light.

また、第４または第５の構成から成る制御装置において、前記スロープ電圧生成部は、前記第１放電部による前記キャパシタの放電動作に先立って前記キャパシタの両端間を瞬時的に短絡する第２放電部をさらに含む構成（第６の構成）にするとよい。 Further, in the control device having the fourth or fifth configuration, the slope voltage generation unit momentarily short-circuits between both ends of the capacitor prior to the discharge operation of the capacitor by the first discharge unit. It is preferable to have a configuration including a portion (sixth configuration).

また、第６の構成から成る制御装置において、前記第２放電部は、軽負荷時に前記キャパシタの両端間を短絡し続ける構成（第７の構成）にするとよい。 Further, in the control device having the sixth configuration, the second discharge unit may have a configuration (seventh configuration) in which both ends of the capacitor are continuously short-circuited when a light load is applied.

また、第６または第７の構成から成る制御装置において、前記第２放電部は、各相のスイッチ出力段がいずれも出力ハイインピーダンス状態とされている間、前記キャパシタの両端間を短絡し続ける構成（第８の構成）にするとよい。 Further, in the control device having the sixth or seventh configuration, the second discharge unit keeps short-circuiting between both ends of the capacitor while all the switch output stages of each phase are in the output high impedance state. The configuration (eighth configuration) may be used.

また、上記第１〜第８いずれかの構成から成る制御装置において、各相のパルス幅設定部は、それぞれ、自相のスイッチング周期を一定に保つように、自相のパルス幅を設定する構成（第９の構成）にするとよい。 Further, in the control device having any of the first to eighth configurations, the pulse width setting unit of each phase sets the pulse width of the own phase so as to keep the switching cycle of the own phase constant. (9th configuration) may be used.

また、上記第１〜第９いずれかの構成から成る制御装置は、前記出力電圧の帰還入力を受け付けてｎ相のセット信号を生成するパルス生成部と、前記パルス生成部から入力される各相のセット信号と各相のパルス幅設定部から入力される各相のリセット信号に応じて各相の制御信号をそれぞれ生成するｎ相のＲＳフリップフロップと、各相の制御信号に応じて各相のスイッチ出力段をそれぞれ駆動するｎ相のドライバとをさらに有する構成（第１０の構成）にするとよい。 Further, the control device having any of the first to ninth configurations includes a pulse generation unit that receives the feedback input of the output voltage and generates an n-phase set signal, and each phase input from the pulse generation unit. The n-phase RS flip-flop that generates the control signal of each phase according to the set signal of each phase and the reset signal of each phase input from the pulse width setting unit of each phase, and each phase according to the control signal of each phase. It is preferable to have a configuration (10th configuration) further including an n-phase driver for driving each of the switch output stages of the above.

また、上記第１〜第１０いずれかの構成から成る制御装置は、半導体装置に集積化されている構成（第１１の構成）にするとよい。 Further, the control device having any of the first to tenth configurations may be configured to be integrated in the semiconductor device (the eleventh configuration).

また、本明細書中に開示されているスイッチングレギュレータは、その制御主体として上記第１〜第１１いずれかの構成から成る制御装置を有している構成（第１２の構成）とされている。 Further, the switching regulator disclosed in the present specification has a configuration (12th configuration) having a control device having any of the above-mentioned first to eleventh configurations as a control main body thereof.

本明細書中に開示されている発明によれば、非線形制御方式で電流バランスの取れたマルチフェイズ動作が可能なスイッチングレギュレータを提供することができる。 According to the invention disclosed in the present specification, it is possible to provide a switching regulator capable of current-balanced multi-phase operation by a non-linear control method.

スイッチングレギュレータの全体構成を示す図The figure which shows the whole structure of a switching regulator パルス生成部の一構成例を示す図The figure which shows one configuration example of a pulse generation part パルス生成部の一動作例を示すタイミングチャートTiming chart showing an operation example of the pulse generator コイル抵抗が等しいときの出力波形図Output waveform diagram when coil resistance is equal コイル抵抗が異なるときの出力波形図Output waveform diagram when coil resistance is different オン時間設定部の第１実施形態を示す図The figure which shows the 1st Embodiment of the on-time setting part オン時間設定部の一動作例を示すタイミングチャートTiming chart showing an operation example of the on-time setting unit 領域αの拡大図Enlarged view of region α コイル電流とオン時間との相関図Correlation diagram between coil current and on-time コイル抵抗が異なっても電流バランスが取れている様子を示す出力波形図Output waveform diagram showing how the current is balanced even if the coil resistance is different. オン時間設定部の第２実施形態を示す図The figure which shows the 2nd Embodiment of the on-time setting part オン時間設定部の第３実施形態を示す図The figure which shows the 3rd Embodiment of the on-time setting part

＜全体構成＞
図１は、スイッチングレギュレータの全体構成を示す図である。本構成例のスイッチングレギュレータＸは、半導体装置１と、これに外付けされるディスクリート部品（コイルＬ１及びＬ２とキャパシタＣ１）と、を有し、非線形制御方式（本図ではボトム検出型オン時間制御方式）の出力帰還制御によってｎ相（ただしｎは２以上の整数であり、本図ではｎ＝２）のスイッチ出力段を所定の位相差（望ましくは３６０°／ｎ）で駆動することにより、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するマルチフェイズ型（インターリーブ型）のＤＣ／ＤＣコンバータである。 <Overall configuration>
FIG. 1 is a diagram showing an overall configuration of a switching regulator. The switching regulator X of this configuration example includes a semiconductor device 1 and discrete components (coils L1 and L2 and a capacitor C1) externally attached to the semiconductor device 1, and has a non-linear control method (bottom detection type on-time control in this figure). By driving the switch output stage of n-phase (where n is an integer of 2 or more and n = 2 in this figure) with a predetermined phase difference (preferably 360 ° / n) by the output feedback control of the method). This is a multi-phase type (interleaved type) DC / DC converter that generates a desired output voltage Vout from an input voltage Vin.

半導体装置１は、スイッチングレギュレータＸの制御主体となる制御装置（いわゆる電源コントローラＩＣ）であり、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ５を備えている。装置外部の接続について具体的に述べると、外部端子Ｔ１（＝電源端子）は、入力電圧Ｖｉｎの入力端に接続されている。外部端子Ｔ２（＝第１スイッチ端子）は、コイルＬ１の第１端に接続されている。外部端子Ｔ３（＝第２スイッチ端子）は、コイルＬ２の第１端に接続されている。外部端子Ｔ４（＝接地端子）は、接地端に接続されている。外部端子Ｔ５（＝帰還端子）は、出力電圧Ｖｏｕｔの出力端に接続されている。 The semiconductor device 1 is a control device (so-called power controller IC) that is a control body of the switching regulator X, and includes external terminals T1 to T5 as means for establishing an electrical connection with the outside of the device. Specifically describing the connection outside the device, the external terminal T1 (= power supply terminal) is connected to the input terminal of the input voltage Vin. The external terminal T2 (= first switch terminal) is connected to the first end of the coil L1. The external terminal T3 (= second switch terminal) is connected to the first end of the coil L2. The external terminal T4 (= ground terminal) is connected to the ground end. The external terminal T5 (= feedback terminal) is connected to the output end of the output voltage Vout.

なお、コイルＬ１の第２端、コイルＬ２の第２端、及び、キャパシタＣ１の第１端は、いずれも、出力電圧Ｖｏｕｔの出力端に接続されている。また、キャパシタＣ１の第２端は、接地端に接続されている。このように接続されたコイルＬ１及びＬ２とキャパシタＣ１は、外部端子Ｔ２及びＴ３それぞれの端子電圧（＝入力電圧Ｖｉｎと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷ１及びＳＷ２）を足し合わせて平滑することにより、負荷への出力電圧Ｖｏｕｔを生成するＬＣフィルタを形成する。 The second end of the coil L1, the second end of the coil L2, and the first end of the capacitor C1 are all connected to the output end of the output voltage Vout. Further, the second end of the capacitor C1 is connected to the ground end. The coils L1 and L2 and the capacitor C1 connected in this way have terminal voltages of the external terminals T2 and T3 (= rectangular wave-shaped switch voltages SW1 and SW2 that are pulse-driven between the input voltage Vin and the ground voltage GND). Is added and smoothed to form an LC filter that generates an output voltage Vout to the load.

＜半導体装置＞
引き続き、図１を参照しながら、半導体装置１の内部構成について詳細な説明を行う。半導体装置１は、パルス生成部１０と、オン時間設定部２１及び２２と、ＲＳフリップフロップ３１及び３２と、ドライバ４１及び４２と、スイッチ出力段５１及び５２と、を集積化して成る。 <Semiconductor device>
Subsequently, the internal configuration of the semiconductor device 1 will be described in detail with reference to FIG. The semiconductor device 1 is formed by integrating a pulse generation unit 10, on-time setting units 21 and 22, RS flip-flops 31 and 32, drivers 41 and 42, and switch output stages 51 and 52.

パルス生成部１０は、外部端子Ｔ５から出力電圧Ｖｏｕｔの帰還入力を受け付けて、所定の位相差を持つセット信号Ｓ１１及びＳ２１を生成する。なお、パルス生成部１０の構成及び動作については、後ほど詳述する。 The pulse generation unit 10 receives the feedback input of the output voltage Vout from the external terminal T5 and generates the set signals S11 and S21 having a predetermined phase difference. The configuration and operation of the pulse generation unit 10 will be described in detail later.

オン時間設定部２１は、セット信号Ｓ１１に応じて制御信号Ｓ１３がハイレベルにセットされてから所定のオン時間Ｔｏｎ１が経過した時点で制御信号Ｓ１３がローレベルにリセットされるようにリセット信号Ｓ１２を生成する。すなわち、オン時間設定部２１は、スイッチ出力段５１のオン／オフ制御に用いられる制御信号Ｓ１３のパルス幅（＝ハイレベル期間）を設定するためのパルス幅設定部に相当する。 The on-time setting unit 21 sets the reset signal S12 so that the control signal S13 is reset to the low level when a predetermined on-time Ton1 elapses after the control signal S13 is set to the high level according to the set signal S11. Generate. That is, the on-time setting unit 21 corresponds to the pulse width setting unit for setting the pulse width (= high level period) of the control signal S13 used for the on / off control of the switch output stage 51.

オン時間設定部２２は、セット信号Ｓ２１に応じて制御信号Ｓ２３がハイレベルにセットされてから所定のオン時間Ｔｏｎ２が経過した時点で制御信号Ｓ２３がローレベルにリセットされるようにリセット信号Ｓ２２を生成する。すなわち、オン時間設定部２２は、スイッチ出力段５２のオン／オフ制御に用いられる制御信号Ｓ２３のパルス幅（＝ハイレベル期間）を設定するためのパルス幅設定部に相当する。 The on-time setting unit 22 sets the reset signal S22 so that the control signal S23 is reset to the low level when a predetermined on-time Ton2 elapses after the control signal S23 is set to the high level according to the set signal S21. Generate. That is, the on-time setting unit 22 corresponds to the pulse width setting unit for setting the pulse width (= high level period) of the control signal S23 used for the on / off control of the switch output stage 52.

なお、オン時間設定部２１は、スイッチ出力段５２に現れるスイッチ電圧ＳＷ２（延いてはスイッチ出力段５２に流れるコイル電流ＩＬ２の大きさ）を反映して、オン時間Ｔｏｎ１（＝制御信号Ｓ１３のパルス幅）を設定する機能を備えている。同様に、オン時間設定部２２は、スイッチ出力段５１に現れるスイッチ電圧ＳＷ１（延いてはスイッチ出力段５１に流れるコイル電流ＩＬ１の大きさ）を反映して、オン時間Ｔｏｎ２（＝制御信号Ｓ２３のパルス幅）を設定する機能を備えている。これらは、スイッチングレギュレータＸの電流バランス機能（＝コイルＬ１及びＬ２それぞれの抵抗値が異なる場合であっても、コイル電流ＩＬ１及びＩＬ２を平衡状態に維持するための機能）を担うものであるが、この点については、後ほど詳述する。 The on-time setting unit 21 reflects the switch voltage SW2 (the magnitude of the coil current IL2 flowing in the switch output stage 52) that appears in the switch output stage 52, and the on-time Ton1 (= pulse of the control signal S13). It has a function to set the width). Similarly, the on-time setting unit 22 reflects the switch voltage SW1 (the magnitude of the coil current IL1 flowing in the switch output stage 51) appearing in the switch output stage 51, and the on-time Ton2 (= control signal S23). It has a function to set the pulse width). These are responsible for the current balance function of the switching regulator X (= the function of maintaining the coil currents IL1 and IL2 in an equilibrium state even when the resistance values of the coils L1 and L2 are different). This point will be described in detail later.

ＲＳフリップフロップ３１は、パルス生成部１０からセット端（Ｓ）に入力されるセット信号Ｓ１１と、オン時間設定部２１からリセット端（Ｒ）に入力されるリセット信号Ｓ１２の双方に応じて制御信号Ｓ１３を生成し、これを出力端（Ｑ）から出力する。なお、制御信号Ｓ１３は、セット信号Ｓ１１のトリガパルスに応じてハイレベルにセットされ、リセット信号Ｓ１２のトリガパルスに応じてローレベルにリセットされる。 The RS flip-flop 31 is a control signal according to both a set signal S11 input from the pulse generation unit 10 to the set end (S) and a reset signal S12 input from the on-time setting unit 21 to the reset end (R). S13 is generated, and this is output from the output end (Q). The control signal S13 is set to a high level according to the trigger pulse of the set signal S11, and is reset to a low level according to the trigger pulse of the reset signal S12.

ＲＳフリップフロップ３２は、パルス生成部１０からセット端（Ｓ）に入力されるセット信号Ｓ２１と、オン時間設定部２２からリセット端（Ｒ）に入力されるリセット信号Ｓ２２の双方に応じて制御信号Ｓ２３を生成し、これを出力端（Ｑ）から出力する。なお、制御信号Ｓ２３は、セット信号Ｓ２１のパルス入力に応じてハイレベルにセットされ、リセット信号Ｓ２２のパルス入力に応じてローレベルにリセットされる。 The RS flip-flop 32 is a control signal according to both a set signal S21 input from the pulse generation unit 10 to the set end (S) and a reset signal S22 input from the on-time setting unit 22 to the reset end (R). S23 is generated, and this is output from the output terminal (Q). The control signal S23 is set to a high level in response to the pulse input of the set signal S21, and is reset to a low level in response to the pulse input of the reset signal S22.

ドライバ４１は、制御信号Ｓ１３に応じてゲート信号ＨＧ１及びＬＧ１を生成することにより、スイッチ出力段５１の出力トランジスタＰ１と同期整流トランジスタＮ１を相補的に駆動する。なお、基本的には、制御信号Ｓ１３がハイレベルであるときにゲート信号ＨＧ１及びＬＧ１をそれぞれローレベルとすればよく、制御信号Ｓ１３がローレベルであるときにゲート信号ＨＧ１及びＬＧ１をそれぞれハイレベルとすればよい。 The driver 41 complementarily drives the output transistor P1 of the switch output stage 51 and the synchronous rectifier transistor N1 by generating the gate signals HG1 and LG1 in response to the control signal S13. Basically, the gate signals HG1 and LG1 may be set to low levels when the control signal S13 is at a high level, and the gate signals HG1 and LG1 may be set to high levels when the control signal S13 is at a low level. And it is sufficient.

ドライバ４２は、制御信号Ｓ２３に応じてゲート信号ＨＧ２及びＬＧ２を生成することにより、スイッチ出力段５２の出力トランジスタＰ２と同期整流トランジスタＮ２を相補的駆動する。なお、基本的には、制御信号Ｓ２３がハイレベルであるときにゲート信号ＨＧ２及びＬＧ２をそれぞれローレベルとすればよく、制御信号Ｓ２３がローレベルであるときにゲート信号ＨＧ２及びＬＧ２をそれぞれハイレベルとすればよい。 The driver 42 complementarily drives the output transistor P2 of the switch output stage 52 and the synchronous rectifier transistor N2 by generating the gate signals HG2 and LG2 in response to the control signal S23. Basically, when the control signal S23 is at a high level, the gate signals HG2 and LG2 may be set to low levels, respectively, and when the control signal S23 is at a low level, the gate signals HG2 and LG2 may be set to high levels, respectively. And it is sufficient.

ただし、上記で用いられている「相補的」という文言は、出力トランジスタＰ＊と同期整流トランジスタＮ＊（ただし＊＝１または２）のオン／オフ状態が完全に逆転している場合のほか、貫通電流防止の観点から、出力トランジスタＰ＊と同期整流トランジスタＮ＊のオン／オフ遷移タイミングに所定の遅延が与えられている場合（＝出力トランジスタＰ＊と同期整流トランジスタＮ＊の同時オフ期間が設けられている場合）も含む。 However, the word "complementary" used above is used only when the on / off states of the output transistor P * and the synchronous rectifier transistor N * (however * = 1 or 2) are completely reversed. From the viewpoint of preventing through current, when a predetermined delay is given to the on / off transition timing of the output transistor P * and the synchronous rectifier transistor N * (= the simultaneous off period of the output transistor P * and the synchronous rectifier transistor N * is (If provided) is also included.

スイッチ出力段５１は、出力トランジスタＰ１（本図ではＰＭＯＳＦＥＴ）と、同期整流トランジスタＮ１（本図ではＮＭＯＳＦＥＴ）とを含むハーフブリッジ出力段である。出力トランジスタＰ１のソースは、外部端子Ｔ１に接続されている。出力トランジスタＰ１及び同期整流トランジスタＮ１それぞれのドレインは、いずれも外部端子Ｔ２に接続されている。同期整流トランジスタＮ１のソースは、外部端子Ｔ４に接続されている。出力トランジスタＰ１及び同期整流トランジスタＮ１それぞれのゲートには、ゲート信号ＨＧ１及びＬＧ１がそれぞれ入力されている。従って、出力トランジスタＰ１は、ゲート信号ＨＧ１がハイレベルであるときにオフして、ゲート信号ＨＧ１がローレベルであるときにオンする。一方、同期整流トランジスタＮ１は、ゲート信号ＬＧ１がハイレベルであるときにオンして、ゲート信号ＬＧ１がローレベルであるときにオフする。 The switch output stage 51 is a half-bridge output stage including an output transistor P1 (PMOSFET in this figure) and a synchronous rectifier transistor N1 (NMOSFET in this figure). The source of the output transistor P1 is connected to the external terminal T1. The drains of the output transistor P1 and the synchronous rectifier transistor N1 are both connected to the external terminal T2. The source of the synchronous rectifier transistor N1 is connected to the external terminal T4. Gate signals HG1 and LG1 are input to the gates of the output transistor P1 and the synchronous rectifier transistor N1, respectively. Therefore, the output transistor P1 is turned off when the gate signal HG1 is at a high level and turned on when the gate signal HG1 is at a low level. On the other hand, the synchronous rectifier transistor N1 is turned on when the gate signal LG1 is at a high level and is turned off when the gate signal LG1 is at a low level.

例えば、ゲート信号ＨＧ１及びＬＧ１がいずれもローレベルであるときには、出力トランジスタＰ１がオンして同期整流トランジスタＮ１がオフするので、スイッチ電圧ＳＷ１がハイレベルＳＷ１Ｈ（＝Ｖｉｎ−ＩＬ１×Ｒｏｎ（Ｐ１）、ただしＲｏｎ（Ｐ１）は出力トランジスタＰ１のオン抵抗値）となる。一方、ゲート信号ＨＧ１及びＬＧ１がいずれもハイレベルであるときには、出力トランジスタＰ１がオフして同期整流トランジスタＮ１がオンするので、スイッチ電圧ＳＷ１がローレベルＳＷ１Ｌ（＝−ＩＬ１×Ｒｏｎ（Ｎ１）、ただしＲｏｎ（Ｎ１）は同期整流トランジスタＮ１のオン抵抗値）となる。 For example, when both the gate signals HG1 and LG1 are at a low level, the output transistor P1 is turned on and the synchronous rectifier transistor N1 is turned off, so that the switch voltage SW1 is set to a high level SW1H (= Vin-IL1 × Ron (P1)). However, Ron (P1) is the on-resistance value of the output transistor P1). On the other hand, when both the gate signals HG1 and LG1 are at high level, the output transistor P1 is turned off and the synchronous rectifier transistor N1 is turned on, so that the switch voltage SW1 is low level SW1L (= −IL1 × Ron (N1), but Ron (N1) is the on-resistance value of the synchronous rectifier transistor N1).

スイッチ出力段５２は、出力トランジスタＰ２（本図ではＰＭＯＳＦＥＴ）と、同期整流トランジスタＮ２（本図ではＮＭＯＳＦＥＴ）とを含むハーフブリッジ出力段である。出力トランジスタＰ２のソースは、外部端子Ｔ１に接続されている。出力トランジスタＰ２及び同期整流トランジスタＮ２それぞれのドレインは、いずれも外部端子Ｔ３に接続されている。同期整流トランジスタＮ２のソースは、外部端子Ｔ４に接続されている。出力トランジスタＰ２及び同期整流トランジスタＮ２それぞれのゲートには、ゲート信号ＨＧ２及びＬＧ２がそれぞれ入力されている。従って、出力トランジスタＰ２は、ゲート信号ＨＧ２がハイレベルであるときにオフして、ゲート信号ＨＧ２がローレベルであるときにオンする。一方、同期整流トランジスタＮ２は、ゲート信号ＬＧ２がハイレベルであるときにオンして、ゲート信号ＬＧ２がローレベルであるときにオフする。 The switch output stage 52 is a half-bridge output stage including an output transistor P2 (PMOSFET in this figure) and a synchronous rectifier transistor N2 (NMOSFET in this figure). The source of the output transistor P2 is connected to the external terminal T1. The drains of the output transistor P2 and the synchronous rectifier transistor N2 are both connected to the external terminal T3. The source of the synchronous rectifier transistor N2 is connected to the external terminal T4. Gate signals HG2 and LG2 are input to the gates of the output transistor P2 and the synchronous rectifier transistor N2, respectively. Therefore, the output transistor P2 is turned off when the gate signal HG2 is at a high level and turned on when the gate signal HG2 is at a low level. On the other hand, the synchronous rectifier transistor N2 is turned on when the gate signal LG2 is at a high level and turned off when the gate signal LG2 is at a low level.

例えば、ゲート信号ＨＧ２及びＬＧ２がいずれもローレベルであるときには、出力トランジスタＰ２がオンして同期整流トランジスタＮ２がオフするので、スイッチ電圧ＳＷ２がハイレベルＳＷ２Ｈ（＝Ｖｉｎ−ＩＬ２×Ｒｏｎ（Ｐ２）、ただしＲｏｎ（Ｐ２）は出力トランジスタＰ２のオン抵抗値）となる。一方、ゲート信号ＨＧ２及びＬＧ２がいずれもハイレベルであるときには、出力トランジスタＰ２がオフして同期整流トランジスタＮ２がオンするので、スイッチ電圧ＳＷ２がローレベルＳＷ２Ｌ（＝−ＩＬ２×Ｒｏｎ（Ｎ２）、ただしＲｏｎ（Ｎ２）は同期整流トランジスタＮ２のオン抵抗値）となる。 For example, when both the gate signals HG2 and LG2 are at low level, the output transistor P2 is turned on and the synchronous rectifier transistor N2 is turned off, so that the switch voltage SW2 is high level SW2H (= Vin-IL2 × Ron (P2)). However, Ron (P2) is the on-resistance value of the output transistor P2). On the other hand, when both the gate signals HG2 and LG2 are at high level, the output transistor P2 is turned off and the synchronous rectifier transistor N2 is turned on, so that the switch voltage SW2 is low level SW2L (= −IL2 × Ron (N2), but Ron (N2) is the on-resistance value of the synchronous rectifier transistor N2).

なお、スイッチ出力段５１及び５２それぞれの出力形式については、降圧型に限らず、昇圧型、昇降圧型、反転型などを採用してもよい。また、スイッチ出力段５１及び５２それぞれの整流方式については、同期整流方式に限らず、ダイオード整流方式であっても構わない。また、スイッチ出力段５１及び５２は、半導体装置１に外付けされるディスクリート部品で形成することも可能である。 The output formats of the switch output stages 51 and 52 are not limited to the step-down type, and a step-up type, a step-up / down type, an inversion type, or the like may be adopted. Further, the rectification method of each of the switch output stages 51 and 52 is not limited to the synchronous rectification method, and a diode rectification method may be used. Further, the switch output stages 51 and 52 can be formed of discrete components externally attached to the semiconductor device 1.

＜パルス生成部＞
図２はパルス生成部１０の一構成例を示す図である。本構成例のパルス生成部１０は、第１フィルタ１１０と、第２フィルタ１２０と、差動アンプ１３０と、コンパレータ１４０と、ワンショット生成部１５０と、分配信号生成部１６０と、論理積演算部１７０及び１８０と、を含む。 <Pulse generator>
FIG. 2 is a diagram showing a configuration example of the pulse generation unit 10. The pulse generation unit 10 of this configuration example includes a first filter 110, a second filter 120, a differential amplifier 130, a comparator 140, a one-shot generation unit 150, a distribution signal generation unit 160, and a logical product calculation unit. Includes 170 and 180.

第１フィルタ１１０は、抵抗１１１ａ及び１１１ｂとキャパシタ１１２を含み、スイッチ電圧ＳＷ１及びＳＷ２と出力電圧Ｖｏｕｔの入力を受け付けて正相信号ＣＳＰを生成する。抵抗１１１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗１１１ｂの第１端は、スイッチ電圧ＳＷ２の入力端に接続されている。抵抗１１１ａ及び１１１ｂそれぞれの第２端とキャパシタ１１２の第１端は、正相信号ＣＳＰの出力端に接続されている。キャパシタ１１２の第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。なお、第１フィルタ１１０で生成される正相信号ＣＳＰは、コイル電流ＩＬ１とコイル電流ＩＬ２との合算電流（＝ＩＬ１＋ＩＬ２）を疑似したリップル成分を持つ。 The first filter 110 includes resistors 111a and 111b and a capacitor 112, receives inputs of switch voltages SW1 and SW2 and an output voltage Vout, and generates a positive phase signal CSP. The first end of the resistor 111a is connected to the input end of the switch voltage SW1. The first end of the resistor 111b is connected to the input end of the switch voltage SW2. The second end of each of the resistors 111a and 111b and the first end of the capacitor 112 are connected to the output end of the positive phase signal CSP. The second end of the capacitor 112 is connected to the input end of the output voltage Vout. The positive phase signal CSP generated by the first filter 110 has a ripple component simulating the total current (= IL1 + IL2) of the coil current IL1 and the coil current IL2.

第２フィルタ１２０は、抵抗１２１ａ〜１２１ｆとキャパシタ１２２ａ〜１２２ｅとを含み、スイッチ電圧ＳＷ１及びＳＷ２と出力電圧Ｖｏｕｔの入力を受け付けて逆相信号ＣＳＮを生成する。抵抗１２１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗１２１ａの第２端は、抵抗１２１ｃ及びキャパシタ１２２ａそれぞれの第１端に接続されている。抵抗１２１ｂの第１端は、スイッチ電圧ＳＷ２の入力端に接続されている。抵抗１２１ｂの第２端は、抵抗１２１ｄ及びキャパシタ１２２ｂそれぞれの第１端に接続されている。抵抗１２１ｃ及び１２１ｄそれぞれの第２端とキャパシタ１２２ｃの第１端は、抵抗１２１ｅの第１端に接続されている。抵抗１２１ｅの第２端とキャパシタ１２２ｄの第１端は、抵抗１２１ｆの第１端に接続されている。抵抗１２１ｆの第２端とキャパシタ１２２ｅの第１端は、逆相信号ＣＳＮの出力端に接続されている。キャパシタ１２２ａ〜１２２ｅそれぞれの第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。なお、第２フィルタ１２０で生成される逆相信号ＣＳＮは、コイル電流ＩＬ１とコイル電流ＩＬ２の平均電流（延いては出力電流Ｉｏｕｔ）に応じたＤＣ成分を持つ。 The second filter 120 includes resistors 121a to 121f and capacitors 122a to 122e, receives inputs of the switch voltages SW1 and SW2 and the output voltage Vout, and generates a reverse phase signal CSN. The first end of the resistor 121a is connected to the input end of the switch voltage SW1. The second end of the resistor 121a is connected to the first end of each of the resistor 121c and the capacitor 122a. The first end of the resistor 121b is connected to the input end of the switch voltage SW2. The second end of the resistor 121b is connected to the first end of each of the resistor 121d and the capacitor 122b. The second end of each of the resistors 121c and 121d and the first end of the capacitor 122c are connected to the first end of the resistor 121e. The second end of the resistor 121e and the first end of the capacitor 122d are connected to the first end of the resistor 121f. The second end of the resistor 121f and the first end of the capacitor 122e are connected to the output end of the reverse phase signal CSN. The second end of each of the capacitors 122a to 122e is connected to the input end of the output voltage Vout. The reverse phase signal CSN generated by the second filter 120 has a DC component corresponding to the average current (and output current Iout) of the coil current IL1 and the coil current IL2.

差動アンプ１３０は、第１フィルタ１１０から正相入力端（＋）に入力される正相信号ＣＳＰと、第２フィルタ１２０から逆相入力端（−）に入力される逆相信号ＣＳＮとの差分（＝ＣＳＰ−ＣＳＮ）に応じた帰還信号ＦＢを生成し、これを正相出力端（＋）から出力する。なお、差動アンプ１３０の逆相出力端（−）には、出力電圧Ｖｏｕｔが印加されている。すなわち、差動アンプ１３０で生成される帰還信号ＦＢは、出力電圧Ｖｏｕｔに先出のリップル成分を重畳した電圧信号となる。 The differential amplifier 130 has a positive phase signal CSP input from the first filter 110 to the positive phase input end (+) and a negative phase signal CSN input from the second filter 120 to the negative phase input end (−). A feedback signal FB corresponding to the difference (= CSP-CSN) is generated, and this is output from the positive phase output end (+). An output voltage Vout is applied to the reverse phase output end (−) of the differential amplifier 130. That is, the feedback signal FB generated by the differential amplifier 130 becomes a voltage signal in which the above-mentioned ripple component is superimposed on the output voltage Vout.

コンパレータ１４０は、正相入力端（＋）に入力される所定の基準信号ＲＥＦと、逆相入力端（−）に入力される帰還信号ＦＢとを比較することにより、比較信号ＣＭＰを生成する。なお、比較信号ＣＭＰは、帰還信号ＦＢが基準信号ＲＥＦよりも高いときにローレベルとなり、帰還信号ＦＢが基準信号ＲＥＦよりも低いときにハイレベルとなる。 The comparator 140 generates a comparison signal CMP by comparing a predetermined reference signal REF input to the positive phase input end (+) with a feedback signal FB input to the negative phase input end (−). The comparison signal CMP has a low level when the feedback signal FB is higher than the reference signal REF, and a high level when the feedback signal FB is lower than the reference signal REF.

ワンショット生成部１５０は、コンパレータ１４０から比較信号ＣＭＰの入力を受け付けてワンショット信号Ｓ０を生成する。より具体的に述べると、ワンショット生成部１５０は、比較信号ＣＭＰがローレベルからハイレベルに立ち上がったときに、ワンショット信号Ｓ０のパルス生成を行う。 The one-shot generation unit 150 receives the input of the comparison signal CMP from the comparator 140 and generates the one-shot signal S0. More specifically, the one-shot generation unit 150 generates a pulse of the one-shot signal S0 when the comparison signal CMP rises from a low level to a high level.

分配信号生成部１６０は、ワンショット信号Ｓ０に順次生成されるパルス列をセット信号Ｓ１１及びＳ２１それぞれのパルスとして交互に分配するための分配信号Ｓ１及びＳ２を生成する。なお、分配信号Ｓ１及びＳ２は、互いに論理レベルが反転された２値信号とすればよい（詳細は後述）。 The distribution signal generation unit 160 generates distribution signals S1 and S2 for alternately distributing the pulse trains sequentially generated in the one-shot signal S0 as the pulses of the set signals S11 and S21, respectively. The distribution signals S1 and S2 may be binary signals whose logic levels are inverted from each other (details will be described later).

論理積演算部１７０は、ワンショット信号Ｓ０と分配信号Ｓ１との論理積演算を行うことによりセット信号Ｓ１１を生成する。従って、分配信号Ｓ１がハイレベルであるときには、ワンショット信号Ｓ０がセット信号Ｓ１１としてスルーされる状態となる。一方、分配信号Ｓ１がローレベルであるときには、ワンショット信号Ｓ０がマスクされる状態となり、その論理レベルに依ることなくセット信号Ｓ１１がローレベルに維持される。 The logical product calculation unit 170 generates a set signal S11 by performing a logical product calculation of the one-shot signal S0 and the distribution signal S1. Therefore, when the distribution signal S1 is at a high level, the one-shot signal S0 is passed through as the set signal S11. On the other hand, when the distribution signal S1 is at a low level, the one-shot signal S0 is masked, and the set signal S11 is maintained at a low level regardless of its logic level.

論理積演算器１８０は、ワンショット信号Ｓ０と分配信号Ｓ２との論理積演算を行うことによりセット信号Ｓ２１を生成する。従って、分配信号Ｓ２がハイレベルであるときには、ワンショット信号Ｓ０がセット信号Ｓ２１としてスルーされる状態となる。一方、分配信号Ｓ２がローレベルであるときには、ワンショット信号Ｓ０がマスクされる状態となり、その論理レベルに依ることなくセット信号Ｓ２１がローレベルに維持される。 The logical product calculator 180 generates a set signal S21 by performing a logical product operation on the one-shot signal S0 and the distribution signal S2. Therefore, when the distribution signal S2 is at a high level, the one-shot signal S0 is passed through as the set signal S21. On the other hand, when the distribution signal S2 is at a low level, the one-shot signal S0 is masked, and the set signal S21 is maintained at a low level regardless of its logic level.

図３は、パルス生成部１０の一動作例を示すタイミングチャートであり、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、帰還信号ＦＢ及び基準信号ＲＥＦ、ワンショット信号Ｓ０、分配信号Ｓ１及びＳ２、並びに、セット信号Ｓ１１及びＳ２１が描写されている。 FIG. 3 is a timing chart showing an operation example of the pulse generation unit 10, in order from the top, switch voltages SW1 and SW2, feedback signal FB and reference signal REF, one-shot signal S0, distribution signals S1 and S2, and The set signals S11 and S21 are depicted.

帰還信号ＦＢは、スイッチ電圧ＳＷ１及びＳＷ２の一方がハイレベルである期間（＝時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４、時刻ｔ５〜ｔ６、及び、時刻ｔ７〜ｔ８）に上昇し、スイッチ電圧ＳＷ１及びＳＷ２の双方がローレベルである期間（＝時刻ｔ２〜ｔ３、時刻ｔ４〜ｔ５、時刻ｔ６〜ｔ７、及び、時刻ｔ８〜ｔ９）に低下するリップル波形となる。 The feedback signal FB rises during the period when one of the switch voltages SW1 and SW2 is at a high level (= time t1 to t2, time t3 to t4, time t5 to t6, and time t7 to t8), and the switch voltage SW1 and SW2 The ripple waveform decreases during the period when both SW2 are at low level (= time t2 to t3, time t4 to t5, time t6 to t7, and time t8 to t9).

ワンショット信号Ｓ０には、帰還信号ＦＢが基準信号ＲＥＦを下回るタイミング（＝時刻ｔ１、時刻ｔ３、時刻ｔ５、時刻ｔ７、及び、時刻ｔ９）で順次パルスが生成される。 In the one-shot signal S0, pulses are sequentially generated at the timing (= time t1, time t3, time t5, time t7, and time t9) when the feedback signal FB falls below the reference signal REF.

分配信号Ｓ１は、例えば、スイッチ電圧ＳＷ２のローレベル遷移タイミング（＝時刻ｔ４及びｔ８、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でハイレベルとなり、スイッチ電圧ＳＷ１のローレベル遷移タイミング（＝時刻ｔ２及びｔ６、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でローレベルとなる。 The distribution signal S1 becomes high level at, for example, the low level transition timing of the switch voltage SW2 (= time t4 and t8, or when a predetermined minimum low level time elapses from the timing), and the low level transition of the switch voltage SW1. The low level is reached at the timing (= time t2 and t6, or when a predetermined minimum low level time has elapsed from the timing).

一方、分配信号Ｓ２は、例えば、スイッチ電圧ＳＷ１のローレベル遷移タイミング（＝時刻ｔ２及びｔ６、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でハイレベルとなり、スイッチ電圧ＳＷ２のローレベル遷移タイミング（＝時刻ｔ４及びｔ８、若しくは、当該タイミングから所定の最小ローレベル時間が経過した時点）でローレベルとなる。 On the other hand, the distribution signal S2 becomes high level at, for example, the low level transition timing of the switch voltage SW1 (= time t2 and t6, or when a predetermined minimum low level time elapses from the timing), and the switch voltage SW2 is low. The low level is reached at the level transition timing (= time t4 and t8, or when a predetermined minimum low level time has elapsed from the timing).

その結果、分配信号Ｓ１のハイレベル期間（時刻ｔ１〜ｔ２、時刻ｔ４〜ｔ６、及び、時刻ｔ８〜ｔ９）には、ワンショット信号Ｓ０のパルスがセット信号Ｓ１１のパルスとして出力され、分配信号Ｓ２のハイレベル期間（時刻ｔ２〜ｔ４、及び、時刻ｔ６〜ｔ８）には、ワンショット信号Ｓ０のパルスがセット信号Ｓ１２のパルスとして出力される。このようにして、パルス生成部１０では、ワンショット信号Ｓ０に順次生成されるパルス列がセット信号Ｓ１１及びＳ２１それぞれのパルスとして交互に分配される。 As a result, during the high level period of the distribution signal S1 (time t1 to t2, time t4 to t6, and time t8 to t9), the pulse of the one-shot signal S0 is output as the pulse of the set signal S11, and the distribution signal S2 During the high level period (time t2 to t4 and time t6 to t8), the pulse of the one-shot signal S0 is output as the pulse of the set signal S12. In this way, in the pulse generation unit 10, the pulse trains sequentially generated in the one-shot signal S0 are alternately distributed as the pulses of the set signals S11 and S21, respectively.

＜電流バランス＞
次に、スイッチングレギュレータＸで新規に導入された電流バランス機能の説明に先立ち、当該機能が設けられていない場合の出力挙動について、図４及び図５を参照しながら簡単に説明しておく。 <Current balance>
Next, prior to the description of the current balance function newly introduced in the switching regulator X, the output behavior when the function is not provided will be briefly described with reference to FIGS. 4 and 5.

図４は、コイルＬ１及びＬ２それぞれの抵抗値が等しいときの出力波形図であり、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、出力電圧Ｖｏｕｔ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。本図で示したように、コイルＬ１及びＬ２それぞれの抵抗値が等しいときには、仮に電流バランス機能が設けられていなくても、コイル電流ＩＬ１及びＩＬ２の平衡状態が大きく崩れることはない。 FIG. 4 is an output waveform diagram when the resistance values of the coils L1 and L2 are equal, and the switch voltages SW1 and SW2, the output voltage Vout, and the coil currents IL1 and IL2 are depicted in order from the top. As shown in this figure, when the resistance values of the coils L1 and L2 are equal, the equilibrium state of the coil currents IL1 and IL2 is not significantly disrupted even if the current balance function is not provided.

一方、図５は、コイルＬ１及びＬ２それぞれの抵抗値が異なるとき（例えば±３０％のばらつきが生じたとき）の出力波形図であり、先の図４と同じく、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、出力電圧Ｖｏｕｔ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。本図で示したように、コイルＬ１及びＬ２それぞれの抵抗値が異なるときには、電流バランス機能を設けない限り、コイル電流ＩＬ１及びＩＬ２の平衡状態がどんどん崩れていく。 On the other hand, FIG. 5 is an output waveform diagram when the resistance values of the coils L1 and L2 are different (for example, when a variation of ± 30% occurs). And SW2, the output voltage Vout, and the coil currents IL1 and IL2 are depicted. As shown in this figure, when the resistance values of the coils L1 and L2 are different, the equilibrium state of the coil currents IL1 and IL2 is gradually broken unless the current balance function is provided.

＜オン時間設定部（第１実施形態）＞
図６は、オン時間設定部２１の第１実施形態を示す図である。本実施形態のオン時間設定部２１は、基準電圧生成部２１０と、スロープ電圧生成部２２０と、コンパレータ２３０と、を含む。 <On time setting unit (first embodiment)>
FIG. 6 is a diagram showing a first embodiment of the on-time setting unit 21. The on-time setting unit 21 of the present embodiment includes a reference voltage generation unit 210, a slope voltage generation unit 220, and a comparator 230.

基準電圧生成部２１０は、抵抗２１１ａ〜２１１ｃとキャパシタ２１２ａ〜２１２ｃとを含み、スイッチ電圧ＳＷ１と出力電圧Ｖｏｕｔの入力を受け付けて所定の基準電圧Ｖ１を生成する。抵抗２１１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗２１１ａの第２端とキャパシタ２１２ａの第１端は、抵抗２１１ｂの第１端に接続されている。抵抗２１１ｂの第２端とキャパシタ２１２ｂの第１端は、抵抗２１１ｃの第１端に接続されている。抵抗２１１ｃの第２端とキャパシタ２１２ｃの第１端は、基準電圧Ｖ１の出力端に接続されている。キャパシタ２１２ａ〜２１２ｃそれぞれの第２端は、出力電圧Ｖｏｕｔの入力端に接続されている。このように、スイッチ電圧ＳＷ１をフィルタリングして生成される基準電圧Ｖ１は、スイッチ電圧ＳＷ１のオンデューティ（延いては出力電圧Ｖｏｕｔ）に応じたＤＣ成分を持つ。 The reference voltage generation unit 210 includes resistors 211a to 211c and capacitors 212a to 212c, receives inputs of the switch voltage SW1 and the output voltage Vout, and generates a predetermined reference voltage V1. The first end of the resistor 211a is connected to the input end of the switch voltage SW1. The second end of the resistor 211a and the first end of the capacitor 212a are connected to the first end of the resistor 211b. The second end of the resistor 211b and the first end of the capacitor 212b are connected to the first end of the resistor 211c. The second end of the resistor 211c and the first end of the capacitor 212c are connected to the output end of the reference voltage V1. The second end of each of the capacitors 212a to 212c is connected to the input end of the output voltage Vout. In this way, the reference voltage V1 generated by filtering the switch voltage SW1 has a DC component corresponding to the on-duty (and thus the output voltage Vout) of the switch voltage SW1.

スロープ電圧生成部２２０は、抵抗２２１ａ〜２２１ｃと、キャパシタ２２２と、スイッチ２２３ａ及び２２３ｂと、論理積演算器２２４と、ワンショット生成部２２５と、を含み、鋸波状のスロープ電圧Ｖ２を生成する。抵抗２２１ａの第１端は、スイッチ電圧ＳＷ１の入力端に接続されている。抵抗２２１ａの第２端と抵抗２２１ｂの第１端は、スロープ電圧Ｖ２の出力端に接続されている。抵抗２２１ｂの第２端は、キャパシタ２２２の第１端に接続されている。キャパシタ２２２の第２端は、接地端に接続されている。抵抗２２１ｃの第１端は、スイッチ電圧ＳＷ２の入力端に接続されている。抵抗２２１ｃの第２端は、スイッチ２２３ａの第１端に接続されている。スイッチ２２３ａの第２端とスイッチ２２３ｂの第１端は、キャパシタ２２２の第１端に接続されている。スイッチ２２３ｂの第２端は、接地端に接続されている。 The slope voltage generation unit 220 includes resistors 221a to 221c, capacitors 222, switches 223a and 223b, a logical product calculator 224, and a one-shot generation unit 225, and generates a sawtooth-shaped slope voltage V2. The first end of the resistor 221a is connected to the input end of the switch voltage SW1. The second end of the resistor 221a and the first end of the resistor 221b are connected to the output end of the slope voltage V2. The second end of the resistor 221b is connected to the first end of the capacitor 222. The second end of capacitor 222 is connected to the grounded end. The first end of the resistor 221c is connected to the input end of the switch voltage SW2. The second end of the resistor 221c is connected to the first end of the switch 223a. The second end of the switch 223a and the first end of the switch 223b are connected to the first end of the capacitor 222. The second end of the switch 223b is connected to the ground end.

論理積演算器２２４は、ゲート信号ＬＧ１及びＬＧ２の論理積演算を行うことにより、スイッチ制御信号Ｓａを生成する。すなわち、スイッチ制御信号Ｓａは、ゲート信号ＬＧ１及びＬＧ２の双方がハイレベルであるときにハイレベルとなり、ゲート信号ＬＧ１及びＬＧ２の少なくとも一方がローレベルであるときにローレベルとなる。 The logical product calculator 224 generates the switch control signal Sa by performing the logical product calculation of the gate signals LG1 and LG2. That is, the switch control signal Sa becomes high level when both the gate signals LG1 and LG2 are high level, and becomes low level when at least one of the gate signals LG1 and LG2 is low level.

ワンショット生成部２２５は、ゲート信号ＬＧ１がローレベルからハイレベルに立ち上がるタイミング（＝スイッチ電圧ＳＷ１がハイレベルからローレベルに立ち下がるタイミング）で、スイッチ制御信号Ｓｂのワンショットパルスを生成する。 The one-shot generation unit 225 generates a one-shot pulse of the switch control signal Sb at the timing when the gate signal LG1 rises from the low level to the high level (= the timing when the switch voltage SW1 falls from the high level to the low level).

上記構成から成るスロープ電圧生成部２２０において、抵抗２２１ａ及び２２１ｂは、スイッチ電圧ＳＷ１から充電電流Ｉｃｈｇを生成してキャパシタ２２２を充電する充電部に相当する。なお、オン時間Ｔｏｎ１の設定時（後述）における充電電流Ｉｃｈｇの電流値は、スイッチ電圧ＳＷ１のハイレベルＳＷ１Ｈに応じた可変値となる。 In the slope voltage generation unit 220 having the above configuration, the resistors 221a and 221b correspond to the charging unit that generates the charging current Ichg from the switch voltage SW1 to charge the capacitor 222. The current value of the charging current Ichg when the on-time Ton1 is set (described later) is a variable value according to the high level SW1H of the switch voltage SW1.

また、抵抗２２１ｃ、スイッチ２２３ａ、及び、論理積演算器２２４は、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌを用いてキャパシタ２２２を放電する第１放電部として機能する。なお、スイッチ２２３ａのオン期間中には、キャパシタ２２２からスイッチ電圧ＳＷ１の入力端に至る電流経路を無視することができるように、抵抗２２１ａの抵抗値Ｒａは、抵抗２２１ｃの抵抗値Ｒｃよりも十分に高い値（例えば、Ｒａ＝１６０ｋΩ、Ｒｃ＝３ｋΩ）に設定しておくことが望ましい。 Further, the resistor 221c, the switch 223a, and the AND calculator 224 function as a first discharge unit that discharges the capacitor 222 by using the low level SW2L of the switch voltage SW2. The resistance value Ra of the resistor 221a is sufficiently higher than the resistance value Rc of the resistor 221c so that the current path from the capacitor 222 to the input end of the switch voltage SW1 can be ignored during the ON period of the switch 223a. It is desirable to set a high value (for example, Ra = 160 kΩ, Rc = 3 kΩ).

さらに、スイッチ２２３ｂ及びワンショット生成部２２５は、上記の第１放電部（２２１ｃ、２２３ａ、２２４）によるキャパシタ２２２の放電動作に先立ち、キャパシタ２２２の両端間を瞬時的に短絡する第２放電部として機能する。 Further, the switch 223b and the one-shot generation unit 225 are used as a second discharge unit that instantaneously short-circuits between both ends of the capacitor 222 prior to the discharge operation of the capacitor 222 by the first discharge unit (221c, 223a, 224). Function.

このように、スロープ電圧生成部２２０は、キャパシタ２２２の充放電を行うことにより、スロープ電圧Ｖ２を生成する。なお、スロープ電圧生成部２２０で生成されるスロープ電圧Ｖ２は、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌに応じてボトム値Ｖ２Ｂが変動する鋸波状となるが、その詳細については後述する。 In this way, the slope voltage generation unit 220 generates the slope voltage V2 by charging and discharging the capacitor 222. The slope voltage V2 generated by the slope voltage generation unit 220 has a sawtooth shape in which the bottom value V2B fluctuates according to the low level SW2L of the switch voltage SW2, and the details thereof will be described later.

コンパレータ２３０は、反転入力端（−）に入力される基準電圧Ｖ１と、非反転入力端（＋）に入力されるスロープ電圧Ｖ２と、を比較してリセット信号Ｓ１２を生成する。リセット信号Ｓ１２は、基準電圧Ｖ１がスロープ電圧Ｖ２よりも高いときにローレベルとなり、基準電圧Ｖ１がスロープ電圧Ｖ２よりも低いときにハイレベルとなる。 The comparator 230 compares the reference voltage V1 input to the inverting input terminal (−) with the slope voltage V2 input to the non-inverting input terminal (+) to generate the reset signal S12. The reset signal S12 becomes a low level when the reference voltage V1 is higher than the slope voltage V2, and becomes a high level when the reference voltage V1 is lower than the slope voltage V2.

なお、オン時間設定部２２は、基本的にオン時間設定部２１と同様の構成であり、上記の説明について、「ＳＷ１」→「ＳＷ２」、「ＳＷ２」→「ＳＷ１」、「ＬＧ１」→「ＬＧ２」、「ＬＧ２」→「ＬＧ１」、及び、「Ｓ１２」→「Ｓ２２」というように、符号を読み替えることにより、その構成を理解することができる。 The on-time setting unit 22 has basically the same configuration as the on-time setting unit 21, and the above description is described in "SW1"-> "SW2", "SW2"-> "SW1", "LG1"-> ". The configuration can be understood by reading the reference numerals such as "LG2", "LG2" → "LG1", and "S12" → "S22".

図７は、オン時間設定部２１の一動作例を示すタイミングチャートであり、上から順番に、基準電圧Ｖ１及びスロープ電圧Ｖ２、リセット信号Ｓ１２、スイッチ電圧ＳＷ１及びＳＷ２、スイッチ制御信号Ｓａ及びＳｂ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。 FIG. 7 is a timing chart showing an operation example of the on-time setting unit 21, in order from the top, reference voltage V1 and slope voltage V2, reset signal S12, switch voltages SW1 and SW2, switch control signals Sa and Sb. Also, coil currents IL1 and IL2 are depicted.

時刻ｔ１１において、スロープ電圧Ｖ２が基準電圧Ｖ１よりも高くなり、リセット信号Ｓ１２がローレベルからハイレベルに立ち上げられると、スイッチ電圧ＳＷ１がハイレベル期間からローレベル期間（＝時刻ｔ１１〜ｔ１４）に移行される。 At time t11, when the slope voltage V2 becomes higher than the reference voltage V1 and the reset signal S12 is raised from the low level to the high level, the switch voltage SW1 changes from the high level period to the low level period (= time t11 to t14). Will be migrated.

このとき、スイッチ制御信号Ｓｂには、ワンショットパルスが生成されるので、キャパシタ２２２の両端間が瞬時的に短絡されて、スロープ電圧Ｖ２がゼロ値（＝ＧＮＤ）まで遅滞なく引き下げられる。ただし、スロープ電圧Ｖ２の急速放電が必須でない場合（例えば、スイッチング周波数がそれほど高くない場合）には、スロープ電圧生成部２２０のスイッチ２２３ｂとワンショット生成部２２５を省略しても構わない。 At this time, since a one-shot pulse is generated in the switch control signal Sb, both ends of the capacitor 222 are instantaneously short-circuited, and the slope voltage V2 is lowered to a zero value (= GND) without delay. However, when the rapid discharge of the slope voltage V2 is not essential (for example, when the switching frequency is not so high), the switch 223b and the one-shot generation unit 225 of the slope voltage generation unit 220 may be omitted.

また、スイッチ電圧ＳＷ１のローレベル期間において、スイッチ電圧ＳＷ２もローレベルであるとき（時刻ｔ１１〜ｔ１２、並びに、時刻ｔ１３〜ｔ１４）には、ゲート信号ＬＧ１及びＬＧ２がいずれもハイレベルとなるので、スイッチ制御信号Ｓａがハイレベルとなる。その結果、キャパシタ２２２の第１端とスイッチ電圧ＳＷ２の入力端との間が導通されるので、スロープ電圧Ｖ２がゼロ値（＝ＧＮＤ）から負のボトム値Ｖ２Ｂ（＝ＳＷ２Ｌ）までさらに引き下げられる。 Further, in the low level period of the switch voltage SW1, when the switch voltage SW2 is also at a low level (time t11 to t12 and times t13 to t14), both the gate signals LG1 and LG2 are at a high level. The switch control signal Sa becomes high level. As a result, since the first end of the capacitor 222 and the input end of the switch voltage SW2 are conducted, the slope voltage V2 is further lowered from the zero value (= GND) to the negative bottom value V2B (= SW2L).

なお、スイッチ電圧ＳＷ１のローレベル期間において、スイッチ電圧ＳＷ２がハイレベルであるとき（時刻ｔ１２〜ｔ１３）には、スイッチ制御信号Ｓａがローレベルとなる。従って、スイッチ電圧ＳＷ２のハイレベルＳＷ２Ｈを用いてスロープ電圧Ｖ２が充電されることはない。 In the low level period of the switch voltage SW1, when the switch voltage SW2 is at a high level (time t12 to t13), the switch control signal Sa becomes a low level. Therefore, the slope voltage V2 is not charged by using the high level SW2H of the switch voltage SW2.

その後、時刻ｔ１４において、スイッチ電圧ＳＷ１がローレベル期間から再びハイレベル期間に移行されると、スイッチ制御信号Ｓａがローレベルとなる。その結果、キャパシタ２２２の放電経路が遮断されるので、充電電流Ｉｃｈｇを用いたキャパシタ２２２の充電動作により、スロープ電圧Ｖ２が負のボトム値Ｖ２Ｂから所定の傾きで上昇し始める。 After that, at time t14, when the switch voltage SW1 shifts from the low level period to the high level period again, the switch control signal Sa becomes the low level. As a result, the discharge path of the capacitor 222 is cut off, so that the slope voltage V2 starts to rise with a predetermined inclination from the negative bottom value V2B by the charging operation of the capacitor 222 using the charging current Ichg.

そして、時刻ｔ１５において、スロープ電圧Ｖ２が基準電圧Ｖ１よりも高くなり、リセット信号Ｓ１２がローレベルからハイレベルに立ち上げられると、スイッチ電圧ＳＷ１がハイレベル期間から再びローレベル期間に移行される。時刻ｔ１５以降においても、上記と同様の動作が繰り返される。 Then, at time t15, when the slope voltage V2 becomes higher than the reference voltage V1 and the reset signal S12 is raised from the low level to the high level, the switch voltage SW1 is shifted from the high level period to the low level period again. Even after the time t15, the same operation as described above is repeated.

このように、本実施形態のオン時間設定部２１では、スロープ電圧Ｖ２が始点値（＝Ｖ２Ｂ）から終点値（＝Ｖ１）に至るまでの所要時間（＝時刻ｔ１４〜ｔ１５）がスイッチ出力段５１のオン時間Ｔｏｎ１として設定されることになる。 As described above, in the on-time setting unit 21 of the present embodiment, the required time (= time t14 to t15) from the start point value (= V2B) to the end point value (= V1) of the slope voltage V2 is the switch output stage 51. It will be set as the on-time Ton1 of.

なお、基準電圧Ｖ１がスイッチ電圧ＳＷ１のオンデューティ（ないしは出力電圧Ｖｏｕｔ）に対する依存性を持ち、スロープ電圧Ｖ２の傾き（＝充電電流Ｉｃｈｇの大きさ）がスイッチ電圧ＳＷ１のハイレベルＳＷ１Ｈ（延いては入力電圧Ｖｉｎ）に対する依存性を持つように、基準電圧Ｖ１及びスロープ電圧Ｖ２をそれぞれ生成することにより、スイッチング周波数の変動を抑制することが可能となる。ただし、このような機能が必要でない場合には、例えば、充電電流Ｉｃｈｇを固定値としても構わない。 The reference voltage V1 has a dependency on the on-duty (or output voltage Vout) of the switch voltage SW1, and the gradient of the slope voltage V2 (= the magnitude of the charging current Ichg) is the high level SW1H of the switch voltage SW1 (extended). By generating the reference voltage V1 and the slope voltage V2, respectively, so as to have a dependency on the input voltage Vin), it is possible to suppress the fluctuation of the switching frequency. However, when such a function is not required, for example, the charging current Ichg may be set to a fixed value.

また、本実施形態のオン時間設定部２１において、オン時間Ｔｏｎ１を設定するためのスロープ電圧Ｖ２は、ゼロ値（＝ＧＮＤ）からではなく、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌに応じた負のボトム値Ｖ２Ｂから上昇し始める。 Further, in the on-time setting unit 21 of the present embodiment, the slope voltage V2 for setting the on-time Ton1 is not from the zero value (= GND) but a negative bottom value according to the low level SW2L of the switch voltage SW2. It starts to rise from V2B.

なお、図８（＝図７の領域αの拡大図）で示したように、スイッチ電圧ＳＷ２のローレベルＳＷ２Ｌは、コイル電流ＩＬ２に応じた電圧値（＝−ＩＬ２×Ｒｏｎ（Ｎ２））を持つ。従って、オン時間設定部２１では、コイル電流ＩＬ２を反映したオン時間Ｔｏｎ１の設定が行われる。 As shown in FIG. 8 (= enlarged view of region α in FIG. 7), the low level SW2L of the switch voltage SW2 has a voltage value (= −IL2 × Ron (N2)) corresponding to the coil current IL2. .. Therefore, the on-time setting unit 21 sets the on-time Ton1 that reflects the coil current IL2.

一方、オン時間設定部２２では、上記と逆に、コイル電流ＩＬ１を反映したオン時間Ｔｏｎ２の設定が行われる。これらのオン時間設定動作により、コイルＬ１及びＬ２それぞれの抵抗値が異なるときでも、コイル電流ＩＬ１及びＩＬ２の平衡状態を維持することが可能となる。以下では、図９を参照しながら、電流バランス機能の動作原理を説明する。 On the other hand, in the on-time setting unit 22, the on-time Ton2 that reflects the coil current IL1 is set, contrary to the above. By these on-time setting operations, it is possible to maintain the equilibrium state of the coil currents IL1 and IL2 even when the resistance values of the coils L1 and L2 are different. Hereinafter, the operating principle of the current balance function will be described with reference to FIG.

図９は、コイル電流ＩＬ１及びＩＬ２とオン時間Ｔｏｎ１及びＴｏｎ２との相関図である。本図の上段には、オン時間設定部２１の基準電圧Ｖ１及びスロープ電圧Ｖ２が描写されており、本図の下段には、オン時間設定部２２の基準電圧Ｖ３及びスロープ電圧Ｖ４が描写されている。なお、基準電圧Ｖ３及びスロープ電圧Ｖ４は、それぞれ、基準電圧Ｖ１及びスロープ電圧Ｖ２に対応する電圧信号として理解すればよい。 FIG. 9 is a correlation diagram between the coil currents IL1 and IL2 and the on-time Ton1 and Ton2. The reference voltage V1 and the slope voltage V2 of the on-time setting unit 21 are depicted in the upper part of this figure, and the reference voltage V3 and the slope voltage V4 of the on-time setting unit 22 are depicted in the lower part of this figure. There is. The reference voltage V3 and the slope voltage V4 may be understood as voltage signals corresponding to the reference voltage V1 and the slope voltage V2, respectively.

例えば、ＩＬ１＝ＩＬ２である平衡状態（紙面中央）からＩＬ１＞ＩＬ２である非平衡状態（紙面左側）に遷移した場合を考える。この場合、コイル電流ＩＬ２の減少に伴ってスロープ電圧Ｖ２のボトム値Ｖ２Ｂが上昇し、コイル電流ＩＬ１の増大に伴ってスロープ電圧Ｖ４のボトム値Ｖ４Ｂが低下する。その結果、オン時間Ｔｏｎ１が短縮されてオン時間Ｔｏｎ２が延長される。すなわち、コイル電流ＩＬ１を減らしてコイル電流ＩＬ２を増やすように帰還が掛かるので、コイル電流ＩＬ１及びＩＬ２が平衡状態に戻る。 For example, consider a transition from an equilibrium state (center of the paper) where IL1 = IL2 to a non-equilibrium state (left side of the paper) where IL1> IL2. In this case, the bottom value V2B of the slope voltage V2 increases as the coil current IL2 decreases, and the bottom value V4B of the slope voltage V4 decreases as the coil current IL1 increases. As a result, the on-time Ton1 is shortened and the on-time Ton2 is extended. That is, since feedback is applied so as to decrease the coil current IL1 and increase the coil current IL2, the coil currents IL1 and IL2 return to the equilibrium state.

また、ＩＬ１＝ＩＬ２である平衡状態（紙面中央）からＩＬ１＜ＩＬ２である非平衡状態（紙面右側）に遷移した場合を考える。この場合、コイル電流ＩＬ２の増大に伴ってスロープ電圧Ｖ２のボトム値Ｖ２Ｂが低下し、コイル電流ＩＬ１の減少に伴ってスロープ電圧Ｖ４のボトム値Ｖ４Ｂが上昇する。その結果、オン時間Ｔｏｎ１が延長されてオン時間Ｔｏｎ２が短縮される。すなわち、コイル電流ＩＬ１を増やしてコイル電流ＩＬ２を減らすように帰還が掛かるので、コイル電流ＩＬ１及びＩＬ２が平衡状態に戻る。 Further, consider the case where the equilibrium state (center of the paper) where IL1 = IL2 is changed to the non-equilibrium state (right side of the paper) where IL1 <IL2. In this case, the bottom value V2B of the slope voltage V2 decreases as the coil current IL2 increases, and the bottom value V4B of the slope voltage V4 increases as the coil current IL1 decreases. As a result, the on-time Ton1 is extended and the on-time Ton2 is shortened. That is, since feedback is applied so as to increase the coil current IL1 and decrease the coil current IL2, the coil currents IL1 and IL2 return to the equilibrium state.

図１０は、コイルＬ１及びＬ２それぞれの抵抗値が異なるとき（例えば±３０％のばらつきが生じたとき）でも電流バランスが取れている様子を示す出力波形図であり、上から順に、スイッチ電圧ＳＷ１及びＳＷ２、出力電圧Ｖｏｕｔ、並びに、コイル電流ＩＬ１及びＩＬ２が描写されている。本図で示したように、電流バランス機能の導入により、コイルＬ１及びＬ２それぞれの抵抗値が異なるときでも、コイル電流ＩＬ１及びＩＬ２の平衡状態を維持することが可能となる。 FIG. 10 is an output waveform diagram showing how the current is balanced even when the resistance values of the coils L1 and L2 are different (for example, when a variation of ± 30% occurs), and the switch voltage SW1 is shown in order from the top. And SW2, the output voltage Vout, and the coil currents IL1 and IL2 are depicted. As shown in this figure, by introducing the current balance function, it is possible to maintain the equilibrium state of the coil currents IL1 and IL2 even when the resistance values of the coils L1 and L2 are different.

＜オン時間設定部（第２実施形態）＞
図１１は、オン時間設定部２１の第２実施形態を示す図である。本実施形態のオン時間設定部２１は、先の第１実施形態（図６）をベースとしつつ、３相のスイッチ出力段を備えたスイッチングレギュレータＸへの適用が考慮されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図６と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。 <On time setting unit (second embodiment)>
FIG. 11 is a diagram showing a second embodiment of the on-time setting unit 21. The on-time setting unit 21 of this embodiment is based on the first embodiment (FIG. 6), and is characterized in that application to a switching regulator X provided with a three-phase switch output stage is considered. Have. Therefore, the same components as those in the first embodiment are designated by the same reference numerals as those in FIG. 6 to omit duplicated explanations, and the feature portions of the present embodiment will be mainly described below.

本実施形態のオン時間設定部２１では、スイッチングレギュレータＸの相数ｎが「２」から「３」に増えたことに伴い、スロープ電圧生成部２２０の回路構成に若干の変更が加えられている。 In the on-time setting unit 21 of the present embodiment, the circuit configuration of the slope voltage generation unit 220 is slightly changed as the number of phases n of the switching regulator X increases from “2” to “3”. ..

まず、第１の変更点として、スイッチ２２３ａの第１端は、抵抗２２１ｃを介してスイッチ電圧ＳＷ２の入力端に接続されているだけでなく、別途新たに追加された抵抗２２１ｄを介してスイッチ電圧ＳＷ３（＝３相目のスイッチ出力段に現れるスイッチ電圧）の入力端にも接続されている。すなわち、スイッチ２２３ａがオンされているときには、スイッチ電圧ＳＷ２及びＳＷ３双方を用いてキャパシタ２２２が放電される。 First, as a first change, the first end of the switch 223a is not only connected to the input end of the switch voltage SW2 via the resistor 221c, but also the switch voltage via the newly added resistor 221d. It is also connected to the input end of SW3 (= switch voltage that appears in the switch output stage of the third phase). That is, when the switch 223a is turned on, the capacitor 222 is discharged using both the switch voltages SW2 and SW3.

また、第２の変更点として、論理積演算器２２４には、ゲート信号ＬＧ１及びＬＧ２だけでなく、ゲート信号ＬＧ３（＝３相目のスイッチ出力段に供給される下側ゲート信号）も入力されている。すなわち、スイッチ２２３ａは、ゲート信号ＬＧ１〜ＬＧ３がいずれもハイレベルであるときにオンし、ゲート信号ＬＧ１〜ＬＧ３の少なくとも一つがローレベルであるときにオフする。 As a second change, not only the gate signals LG1 and LG2 but also the gate signal LG3 (= lower gate signal supplied to the switch output stage of the third phase) is input to the logical product calculator 224. ing. That is, the switch 223a is turned on when all the gate signals LG1 to LG3 are at a high level, and turned off when at least one of the gate signals LG1 to LG3 is at a low level.

このように、スイッチ出力段の相数ｎを増やしても、オン時間設定部２１は、これまでに説明してきた回路構成と基本的に同様であり、自相以外のスイッチ出力段に現れるスイッチ電圧ＳＷ２〜ＳＷｎ（延いては自相以外のスイッチ出力段に流れるコイル電流ＩＬ２〜ＩＬｎの大きさ）を反映して、オン時間Ｔｏｎ１（＝制御信号Ｓ１３のパルス幅）を設定するように、若干の変更を加えれば足りる。 In this way, even if the number of phases n in the switch output stage is increased, the on-time setting unit 21 is basically the same as the circuit configuration described so far, and the switch voltage appearing in the switch output stage other than the own phase. The on-time Ton1 (= pulse width of the control signal S13) is slightly set to reflect SW2 to SWn (the magnitude of the coil currents IL2 to ILn flowing in the switch output stages other than the own phase). All you have to do is make changes.

なお、オン時間設定部２２（及びその他のオン時間設定部）についても、基本的にオン時間設定部２１と同様の構成であるので、重複した説明は割愛する。 Since the on-time setting unit 22 (and other on-time setting units) has basically the same configuration as the on-time setting unit 21, duplicate explanations will be omitted.

＜オン時間設定部（第３実施形態）＞
図１２は、オン時間設定部２１の第３実施形態を示す図である。本実施形態のオン時間設定部２１は、先の第１実施形態（図６）をベースとしつつ、軽負荷時の出力スキップ機能を備えたスイッチングレギュレータＸへの適用が考慮されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図６と同一の符号を付すことにより重複した説明を割愛し、以下では、本実施形態の特徴部分について重点的な説明を行う。 <On time setting unit (third embodiment)>
FIG. 12 is a diagram showing a third embodiment of the on-time setting unit 21. The on-time setting unit 21 of this embodiment is based on the first embodiment (FIG. 6), and is characterized in that application to a switching regulator X having an output skip function at the time of a light load is considered. Has. Therefore, the same components as those in the first embodiment are designated by the same reference numerals as those in FIG. 6 to omit duplicated explanations, and the feature portions of the present embodiment will be mainly described below.

上記の出力スキップ機能とは、軽負荷時にスイッチ出力段５１及び５２をいずれも出力ハイインピーダンス状態としてスイッチングレギュレータＸの消費電力を削減する機能である。なお、出力スキップ機能の導入に際しては、例えば、コイル電流ＩＬ１及びＩＬ２の逆流検出時にハイレベルとなる出力スキップ信号ＳＫＩＰを用意しておき、この出力スキップ信号ＳＫＩＰを用いてドライバ４１及び４２の出力可否を制御してやればよい。 The output skip function is a function of reducing the power consumption of the switching regulator X by setting both the switch output stages 51 and 52 to the output high impedance state when the load is light. When introducing the output skip function, for example, an output skip signal SKIP that becomes a high level when the backflow of the coil currents IL1 and IL2 is detected is prepared, and whether or not the drivers 41 and 42 can be output using this output skip signal SKIP. You just have to control.

ところで、出力スキップ中（ＳＫＩＰ＝Ｈ）には、スイッチ出力段５１及び５２をいずれも出力ハイインピーダンス状態とすべく、ＨＧ１＝ＨＧ２＝Ｈ、かつ、ＬＧ１＝ＬＧ２＝Ｌとなる。そのため、第１実施形態（図６）の構成では、Ｓａ＝Ｓｂ＝Ｌとなり、スイッチ２２３ａ及び２２３ｂがいずれもオフするので、キャパシタ２２２がスイッチ電圧ＳＷ１（出力スキップ中はＳＷ＝Ｖｏｕｔ）を用いて充電された状態となる。 By the way, during output skipping (SKIP = H), HG1 = HG2 = H and LG1 = LG2 = L in order to bring both the switch output stages 51 and 52 into the output high impedance state. Therefore, in the configuration of the first embodiment (FIG. 6), Sa = Sb = L, and both the switches 223a and 223b are turned off. Therefore, the capacitor 222 uses the switch voltage SW1 (SW = Vout during output skipping). It will be in a charged state.

一方、本実施形態のオン時間設定部２１は、スイッチ制御信号Ｓｂと出力スキップ信号ＳＫＩＰとの論理和演算によりスイッチ制御信号Ｓｂ’を生成する論理和演算器２２６をさらに含み、このスイッチ制御信号Ｓｂ’を用いてスイッチ２２３ｂのオン／オフ制御を行う構成とされている。なお、出力スキップ信号ＳＫＩＰがローレベル（＝出力スキップ解除時の論理レベル）であるときには、Ｓｂ’＝Ｓｂとなり、出力スキップ信号ＳＫＩＰがハイレベル（＝出力スキップ時の論理レベル）であるときには、スイッチ制御信号Ｓｂの論理レベルに依ることなく、スイッチ制御信号Ｓｂ’がハイレベルに固定される。 On the other hand, the on-time setting unit 21 of the present embodiment further includes a logical sum calculator 226 that generates a switch control signal Sb'by a logical sum calculation of the switch control signal Sb and the output skip signal SKIP, and this switch control signal Sb. 'Is used to control the on / off of the switch 223b. When the output skip signal SKIP is at a low level (= logic level at the time of canceling the output skip), Sb'= Sb, and when the output skip signal SKIP is at a high level (= logic level at the time of output skip), the switch is used. The switch control signal Sb'is fixed at a high level regardless of the logic level of the control signal Sb.

すなわち、軽負荷時の出力スキップ中（ＳＫＩＰ＝Ｈ）には、スイッチ２２３ｂをオンしてキャパシタ２２２の両端間を短絡し続けることができるので、スロープ電圧Ｖ２を接地電圧ＧＮＤに固定しておくことが可能となる。 That is, during output skipping (SKIP = H) at the time of light load, the switch 223b can be turned on to continue short-circuiting between both ends of the capacitor 222, so the slope voltage V2 should be fixed to the ground voltage GND. Is possible.

また、軽負荷時の出力スキップ中（ＬＧ１＝ＬＧ２＝Ｌ）には、スイッチ制御信号Ｓａがローレベルとなり、スイッチ２２３ａがオフするので、スイッチ電圧ＳＷ２がマスクされた状態となる。 Further, during output skipping (LG1 = LG2 = L) at the time of light load, the switch control signal Sa becomes a low level and the switch 223a is turned off, so that the switch voltage SW2 is masked.

なお、オン時間設定部２２についても、基本的にオン時間設定部２１と同様の構成であるので、重複した説明は割愛する。 Since the on-time setting unit 22 has basically the same configuration as the on-time setting unit 21, duplicate explanations will be omitted.

＜その他の変形例＞
なお、上記の実施形態では、ボトム検出型オン時間制御方式のスイッチングレギュレータを例示したが、スイッチングレギュレータの出力帰還制御方式は、これに限定されるものではなく、その他の非線形制御方式（ピーク検出型オフ時間制御方式など）を採用することも可能である。 <Other variants>
In the above embodiment, the bottom detection type on-time control type switching regulator is illustrated, but the output feedback control method of the switching regulator is not limited to this, and other non-linear control methods (peak detection type). It is also possible to adopt an off-time control method, etc.).

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 As described above, the various technical features disclosed in the present specification can be modified in addition to the above-described embodiment without departing from the spirit of the technical creation. That is, it should be considered that the above-described embodiment is exemplary in all respects and is not restrictive, and the technical scope of the present invention is not limited to the above-described embodiment, and claims for patent. It should be understood that the meaning equivalent to the scope of and all changes belonging to the scope are included.

本明細書中に開示されているスイッチングレギュレータは、例えば、ＰＣのＣＰＵ電源として利用することが可能である。 The switching regulator disclosed in the present specification can be used as, for example, a CPU power supply for a PC.

１半導体装置（制御装置）
１０パルス生成部
２１、２２オン時間設定部（パルス幅設定部）
３１、３２ＲＳフリップフロップ
４１、４２ドライバ
５１、５２スイッチ出力段
１１０第１フィルタ
１１１ａ、１１１ｂ抵抗
１１２キャパシタ
１２０第２フィルタ
１２１ａ〜１２１ｆ抵抗
１２２ａ〜１２２ｅキャパシタ
１３０差動アンプ
１４０コンパレータ
１５０ワンショット生成部
１６０分配信号生成部
１７０、１８０論理積演算部
２１０基準電圧生成部
２１１ａ〜２１１ｃ抵抗
２１２ａ〜２１２ｃキャパシタ
２２０スロープ電圧生成部
２２１ａ〜２２１ｄ抵抗
２２２キャパシタ
２２３ａ、２２３ｂスイッチ
２２４論理積演算器
２２５ワンショット生成部
２２６論理和演算器
２３０コンパレータ
Ｘスイッチングレギュレータ
Ｌ１、Ｌ２コイル
Ｃ１キャパシタ
Ｐ１、Ｐ２出力トランジスタ（ＰＭＯＳＦＥＴ）
Ｎ１、Ｎ２同期整流トランジスタ（ＮＭＯＳＦＥＴ）
Ｔ１〜Ｔ５外部端子 1 Semiconductor device (control device)
10 Pulse generation unit 21, 22 On-time setting unit (pulse width setting unit)
31, 32 RS flip flop 41, 42 Driver 51, 52 Switch output stage 110 First filter 111a, 111b Resistance 112 Capacitor 120 Second filter 121a to 121f Resistance 122a to 122e Capacitor 130 Differential amplifier 140 Comparator 150 One-shot generator 160 Distribution signal generator 170, 180 Logical product calculator 210 Reference voltage generator 211a to 211c Resistance 212a to 212c Capacitor 220 Slope voltage generator 221a to 221d Resistance 222 Capacitor 223a, 223b Switch 224 Logical product calculator 225 One-shot generator 226 Logical sum calculator 230 Comparator X Switching regulator L1, L2 Coil C1 Capacitor P1, P2 Output transistor (PMOSFET)
N1, N2 synchronous rectifier transistor (NMOSFET)
T1 to T5 external terminals

Claims

It is a control device of a switching regulator that generates a desired output voltage from an input voltage by driving an n-phase (where n is an integer of 2 or more) switch output stage with a predetermined phase difference by output feedback control of a nonlinear control method. hand,
Has a pulse width setting unit for n phases to set the pulse width of each phase of the control signals used in the switch output stage each of the on / off control of each phase, respectively,
The pulse width setting unit for the respective phases, respectively, to generate the slope voltage to change the starting point value according to the reference voltage and the generator, the switch voltage appearing at the switch output stage other than the self-phase to generate a predetermined reference voltage A control device including a slope voltage generator and a comparator that compares the reference voltage with the slope voltage.

The slope voltage generator
A capacitor that generates the slope voltage by its charge and discharge,
A charging unit that charges the capacitor using the charging current,
A first discharging unit for discharging the capacitor with the switch voltage other than its own phase,
The control device according to claim 1.

The first discharge unit, masking the switch voltage other than the self-phase at light load control device according to claim 2.

The control device according to claim 2 or 3 , wherein the slope voltage generation unit further includes a second discharge unit that momentarily short-circuits between both ends of the capacitor prior to the discharge operation of the capacitor by the first discharge unit. ..

The control device according to claim 4 , wherein the second discharge unit keeps short-circuiting between both ends of the capacitor when a light load is applied.

It said second discharge section, while none phases of the switch output stage is an output high impedance state, continue to short-circuit the both ends of the capacitor, the control device according to claim 4 or 5.

The control device according to any one of claims 1 to 6 , wherein the pulse width setting unit of each phase sets the pulse width of the own phase so as to keep the switching cycle of the own phase constant.

A pulse generator that receives the feedback input of the output voltage and generates an n-phase set signal,
RS flip n-phase respectively for producing said control signal of each phase in response to each phase of the reset signal input from the set signal and the phase of the pulse width setting unit of each phase input from the pulse generator And
And n phases of the driver for driving each said switch output stage of each phase in response to the control signal of each phase,
The control device according to any one of claims 1 to 7, further comprising.

The control device according to any one of claims 1 to 8, which is integrated in a semiconductor device.

As a control entity, having a control device according to any one of claims 1 to 9 switching regulator.